JP4448374B2 - Ｃｍｏｓ技術のためのデュアル・ゲートの製造方法 - Google Patents

Description

本発明は、一般に異なる型のトランジスタを用いるデバイスの製造方法に関する、より具体的には、単一の工程で全てのゲート酸化膜を形成し、さらに異なる材料を有する全てのゲート導体を単一の工程で同時にパターン化するプロセスに関する。

集積回路チップ製造プロセスの最近の進歩により、異なる型のトランジスタ（Ｎ型とＰ型）を異なる材料から形成された各々の型に対して、単一チップ上でゲート導体と同時に製造できるようになった。このことにより、製造コストあるいはチップの製造に要する時間の実質的な増大なしに、集積回路チップの性能を増すことができる。

しかし、複数のゲート導体材料を有する複数の型のトランジスタを用いる集積回路チップを製造するプロセスは、まださらに簡素化することができる。たとえば、多くの共通技術で冗長プロセスを実施して、既に形成されたゲート導体をそれぞれに化学的処理を行い、異なる型のトランジスタを形成している。しかし、その化学的処理に関する付加的な努力に加えて、デバイスの他の部分に悪影響を及ぼすことなしに材料変更できる限られた範囲が許されるのみである。加えて、いくつかの従来技術は、有機膜の堆積法を用いるが、その方法はたいてい熱処理後の互換性の問題を有する。さらに、いくつかの従来プロセスは異なる型のトランジスタに対して別々にゲート酸化膜を成長させる必要があり、また異なる型のゲート導体を独立してパターン化する必要がある。

以下に記載する本発明は、これらの問題を克服し、有機ポリマーの使用を避け、さらに全てのトランジスタに対して、ゲート酸化膜を同時に形成でき、かつ全てのトランジスタに対して、異なる材料で全てのゲート導体を同時にパターン化できる、プロセスを提供する。そのような方法を提供することによって、本発明によれば、該複数のトランジスタ型のチップ製造に必要なコストと時間が削減し、同時に製造プロセスの歩留まりが向上する。

デバイス内の異なる型のトランジスタを有するデバイスの製造方法であって、デバイス内の異なる型のトランジスタのゲートは異なる材料を含む、製造方法を提供することである。

本方法はゲート絶縁層（ゲート絶縁膜は薄い酸化膜、オキシナイトライド膜／その積層膜、もしくは高ｋ誘電体でありうる）上にシリコン層を堆積する工程と、前記シリコン層の上に第１の型のゲート材料を堆積する工程と、第２の型のゲートが形成される領域から前記第１の型のゲート材料を除去する工程と、前記前記第１の型のゲート材料が除去された領域内のシリコン層上に第２の型のゲート材料を堆積する工程と、単一の工程で前記第１の型のゲート材料および前記第２の型のゲート材料を第１の型のゲートおよび第２の型のゲートにするために同時にパタニングする工程を含む。

本方法では、また前記第２の型のゲート材料堆積後、前記第１の型のゲート材料および前記第２の型のゲート材料を平坦化する。従って、前記第１の型のゲート材料および前記第２の型のゲート材料はゲート導体にパターン化される前には連続層を構成する。本方法では、またリソグラフィ・パタニングおよびパターン転写プロセス後にデバイスをアニールする。ここでアニール工程は、材料をシリコン層から前記第１の型のゲートおよび前記第２の型のゲートに変化（例えば接合、一体化など）させる。

第１の型のゲート材料の堆積プロセスは、シリコン層を覆ってシリコン・ゲルマニウム層を堆積する工程およびシリコン・ゲルマニウム層を覆ってポリシリコン層を堆積する工程を含む。別の実施形態では、異なるゲルマニウム濃度で堆積されたシリコン・ゲルマニウム層は、異なる閾値電圧を有するトランジスタをもたらす。他の実施形態において、前記第１の型および前記第２の型のゲート材料は例えば異なるポリシリコンのグレイン・サイズ（ゲート底部でより小さいグレインでありゲートの上部でより大きいグレイン）を有する多層膜のような多層の積層膜が可能であり、ゲート・グレイン・サイズの最適制御により小さなゲート寸法でゲート空乏（gate depletion）を改善できる。他の実施形態において、前記第１の型および前記第２の型のゲート材料は例えばＷとＷＳｉ_ｘ、ＮｉとＮｉＷＳｉ_ｘ、またはＴａとＴａＷＳｉ_ｘのような金属膜と金属シリサイドが可能である。前記第２の型のゲート材料の堆積プロセスはドープされたポリシリコン材料の堆積を含む。従来のデュアル・ゲート材料プロセスと異なり、本発明のシリコン層は、ゲート絶縁層を、前記第１の型のゲート材料の除去および前記第２の型のゲート材料の堆積中に、歩留まり及び信頼性の低下から保護し、こうしてコストを低減する。本方法は、前記シリコン層の形成前に、単一のプロセスでゲート絶縁層を形成する。

本発明は、全てのトランスジスタに対してゲート酸化膜が同時に形成でき、全てのトランジスタに対して異なる材料で全てのゲート導体を同時にパターン化できるプロセスを提供する。Ｎ型とＰ型トランジスタを独立してパターン化する従来のデュアル・ゲート・プロセスと異なり、本プロセスは、ゲート・レベルでは厳しい寸法収縮として特に重要な各レジスト・パタニング工程に関係する位置合わせ問題を排除する。これはまたスループットタイムを向上する。このような方法を提供することによって、本発明は該複数のトランジスタ型のチップ製造に要するコストと時間を削減し、また同時にトランジスタの性能、歩留まり、製造プロセスの信頼性を向上する。

本発明は、異なる型のトランジスタに対して最適なゲート材料を選択する自由度を与えるプロセスを提供する。例えば、Ｎ型トランジスタは、より高い電子移動度およびより良好なゲート活性化を与える、Ｎ型ドープ（リンまたはヒ素）されたポリシリコン・ゲートの恩恵を受け、一方ポリＳｉＧｅゲートは、ゲート空乏、ホール移動度およびＰ型トランジスタのドーパント活性を改善し、同様に従来のホウ素ドープされたポリシリコンＰ型ゲートにおけるホウ素の侵入問題を排除する。異なる型のトランジスタに対するゲート空乏、キャリヤ移動度、ドーパント活性と不活性が改善でき、従ってトランジスタ性能が改善される。

加えて、本発明はＮ型とＰ型のトランジスタに対して、独立して可変な仕事関数を与えるプロセスを提供する。例えば、異なるゲルマニウム濃度（例えば２０−５０％）を有するシリコン・ゲルマニウム層の堆積によって、異なる閾値電圧を有するデバイスが同じチップ内に実現できる。異なるデバイスに対して閾値電圧を調整するためにイオン注入を用いる従来のプロセスと異なり、この技術は次には接合リーク（junction leakage）の増加および回路での静的電力消費の増加につながる、イオン注入がもたらす転位（dislocation）を免れる。

本発明は以下の本発明による好適な実施形態の詳細な説明を図面を参照しながら読むことでより良く理解できるであろう。

上記のように、本発明は、異なる材料を有する全てのトランスジスタに対してゲート酸化膜が同時に形成でき、全てのトランジスタに対して全てのゲート導体を同時にパターン化できるプロセスを提供する。これは図１乃至１０に示される集積回路の一部の概略断面図でより詳細に示される。より具体的には、図１は下にある基板９の上部に形成されるゲート絶縁膜１０を示す。ここでゲート絶縁膜は酸化物、オキシナイトライド、あるいは高ｋ誘電体（任意の互換性のある型）が可能で、下にある基板９上に成長する。またゲート絶縁膜はバルク・シリコンもしくはシリコン・オン・インシュレータ（ＳＯＩ）も可能である。次にアモルファス・シリコン層１１、シリコン・ゲルマニウム層１２、およびポリシリコン層１３が順番にゲート絶縁膜１０を覆って堆積される。本発明は任意の従来の堆積プロセス、たとえば化学的気相堆積法（ＣＶＤ）、物理的気相堆積法（ＰＶＤ）、もしくは他の通常知られる堆積技術を用いて、これらの層を堆積することができる。他の実施形態において、異なるポリシリコンのグレイン・サイズ（ゲートの底部により小さなグレイン、ゲートの上部により大きなグレインを用いる）を有する積層膜（ film stack）、もしくは金属膜と金属シリサイド（たとえばＷとＷＳｉ_ｘ、ＴａとＴａＷＳｉ_ｘ、またはＮｉとＮｉＷＳｉ_ｘ）が互換性のある（compatible）ゲート絶縁膜１０を覆って堆積される。この後、酸化膜１４（任意の互換性のある酸化膜、たとえばＴＥＯＳ膜、ＬＰＣＶＤ膜）がポリシリコン層１３の上に成長する

図２は酸化膜１４の上のレジスト層２０の形成及びパタニングを示す。次に、本発明では、マスク２０で保護されていない、酸化膜１４、ポリシリコン層１３、およびシリコン・ゲルマニウム層１２（あるいは他の実施形態では多層積層膜／金属膜）の一部を除去するためのエッチング・プロセス（反応性イオン・エッチング（ＲＩＥ））を実施する。ポリシリコン層１３とシリコン・ゲルマニウム層１２（あるいは他の実施形態では多層積層膜／金属膜）が最終的に１つの型のゲート導体を形成する。図３において、エッチング・プロセスで形成された領域３０は他の型のゲート導体が形成される領域を表す。

図４はインシチュー・ドープされたポリシリコン４０の堆積を示す。その名が示すように、ポリシリコンは同時にドープされ（例えばリンを用いて）、ドーパントはそれが堆積される間に活性化される。従来のシングル・ゲート材料の堆積プロセスは、一般に、１）膜の堆積、２）ドープされる（例えばＰ型）必要がないかもしくは異なるドーパントを必要とする１つの型のトランジスタをブロックするためのレジスト・パタニング、３）ドーパント・イオン注入、および４）ドーパント活性化のための付加的なアニールを必要とする。デュアル・ゲート材料を用いる本発明で説明するインシチュー・ドーピング・プロセスは、膜の堆積、ドーピング、およびドーパントの活性化を１つの単一工程に結合し、従ってプロセス工程数、熱消費、コストおよび製造時間を削減する。他の実施形態において、第２の型のゲート材料はインシチュー・ドープされた金属膜もしくは金属シリサイドである。図５において、別のレジスト５０がドープされたポリシリコン層４０を覆って形成され、さらに図６において、別のエッチング・プロセスを用いて、マスク５０で保護されていないポリシリコン層４０と酸化膜１４を除去する。図６で除去された領域は参照番号６０で表す。図７はマスク５０の除去を示す。図８において、集積回路チップ・デバイスは化学機械的研磨（ＣＭＰ）のような任意の従来の平坦化技術を用いて平坦化される。

図９において、別のマスク（図示せず）が形成され、ゲート導体が残存する領域を保護し、残存している材料（ゲート絶縁膜１０に至るまで）は選択的エッチング・プロセスを用いて除去され、ゲート導体９０、９１が残存するのを可能にする。本発明の１つの特徴は、２つの型のゲート９０、９１が単一のパタニング・プロセスで形成されることである。これはゲート導体をそれぞれ処理する従来のプロセスと比べて製造工程数を削減する。特に重要なゲート寸法が継続的に縮小される（たとえば６０ｎｍ）場合、従来プロセスの重大なオーバーレイ誤差が発生するのを避ける。図１０は、例えば急速熱アニール（Rapid Thermal Anneal）あるいはスパイク・アニール（Spike Anneal）のようなアニール・プロセス（例えば急速熱アニール（１０００℃を超える温度で５秒間）、あるいは１０００乃至１１００℃でスパイク・アニールを用いた）後の構造を示す。他の実施形態において、異なる型のトランジスタは異なる雰囲気（たとえばＡｒあるいはＮ_２）においてアニールされ、全てのトランジスタの閾値電圧を調整する。シリコン層１１がアモルファス・シリコンであるので、それは上記の熱プロセスのもとで、各ゲート導体９０、９１内部で、ポリシリコン・ゲルマニウム層１２およびポリシリコン層４０に容易に変化する。

従って、図１１に示すように、本発明は、異なる型のトランジスタを有するデバイスを製造する方法であって、デバイス内の異なる型のトランジスタのゲートが異なる材料を含む、製造方法を提供する。本方法は、シリコン層をゲート絶縁層の上に堆積することで開始し（工程１１００）、さらにシリコン層の上への第１の型のゲート材料の堆積（工程１１０２）が続く。本発明はシリコン層を形成する前に単一プロセスによってゲート絶縁層を形成する。第１の型のゲート材料の堆積プロセスは、シリコン層を覆ってシリコン・ゲルマニウム層を堆積する工程とシリコン・ゲルマニウム層を覆ってポリシリコン層を堆積する工程を含む。他の実施形態において、それは、特に小さなゲート寸法でのキャリヤ空乏を減らすのを助ける異なる／粒度合いのポリシリコン・グレイン・サイズ（ゲートの底部でより小さいグレインでゲートの上部でより大きいグレイン）を有するあるいは有しない積層膜、もしくは金属膜と金属シリサイド（たとえばＷとＷＳｉ_ｘ、またはＮｉとＮｉＷＳｉ_ｘ）を堆積する工程を含む。

本発明では、次に第２の型のゲートが形成される領域から、第１の型のゲート材料を除去し（工程１１０４）、さらに前記第１の型のゲート材料が除去された領域内のシリコン層上に第２の型のゲート材料を堆積する（工程１１０６）。第２の型のゲート材料を堆積するプロセスは、複数膜のポリシリコンあるいはドープされた金属膜もしくは金属シリサイドのインシチュー堆積を含む。シリコン層は第１の型のゲート材料の除去および第２の型のゲート材料の堆積の間、ゲート絶縁層を保護する。

本方法では、第２の型のゲート材料を堆積後、第１の型のゲート材料および第２の型のゲート材料を平坦化する（工程１１０８）。 このようにして、第１の型のゲート材料および第２の型のゲート材料はゲートのパタニング・プロセスの前に連続層を構成する。本発明では、第１の型のゲート材料および第２の型のゲート材料を同時にパターン化して、第１の型および第２の型のゲートを形成する(工程１１１０)。本発明では、またパタニング・プロセスの後、デバイスをアニールする（工程１１１２）。アニール工程は、材料をシリコン層から第１の型のゲートおよび第２の型のゲートに変化させる（各種雰囲気のもとで）。

従って、上述のように、本発明はゲート絶縁膜が全てのトランジスタに対して同時に形成でき、かつ全てのトランジスタに対して異なる材料を有する全てのゲート導体が同時にパターン化できる、プロセスを提供する。このような方法を提供することによって、本発明はこのような複数のトランジスタ型のチップ製造に必要なコストと時間を削減し、また同時に製造プロセスの歩留まりを向上する。

加えて、本発明は異なる型のトランジスタに対して最適なゲート材料を選択する自由度を与え、キャリヤ空乏およびドーパントの侵入によって引き起こされるトランジスタ性能の制約を排除し、さらに同じチップ上で全てのトランジスタに対して、独立して可変な仕事関数／閾値電圧を与える、プロセスを提供する。本発明の別の利点には、２つの型のトランジスタのゲート材料を、製造プロセスを特に複雑化することなく、独立して最適化できる。さらに、ゲート材料は、ゲートを通る実効電界をより高くし、それによってデバイスのオン状態でより高い電流を達成できる、最小のゲート空乏になるように調整できる。閾値電圧もまたゲート材料特性によって調整でき、その結果、閾値調整のためのイオン注入を最小化できる。それにより、チャネル内の電荷キャリヤ移動度が最適化され、その結果デバイスの性能がより高くなる。これは最新の製造プロセスと比べても製造コストを著しく付加することなしに達成できる。従って、現行の回路より優れ、コンピュータ、携帯電話などを高速で高性能にし得るコンピュータおよびロジック回路が形成できる。

本発明は好適な実施形態について記載されているが、当業者には理解できるように、本発明は特許請求の範囲の精神および範囲内で、変更して実施することが可能である。

本発明による未完成の構造を示す概略図である。 本発明による未完成の構造を示す概略図である。 本発明による未完成の構造を示す概略図である。 本発明による未完成の構造を示す概略図である。 本発明による未完成の構造を示す概略図である。 本発明による未完成の構造を示す概略図である。 本発明による未完成の構造を示す概略図である。 本発明による未完成の構造を示す概略図である。 本発明による未完成の構造を示す概略図である。 本発明による未完成の構造を示す概略図である。 本発明の好適な方法を示す流れ図である。

符号の説明

９ 基板
１０ ゲート絶縁膜
１１ アモルファス・シリコン層
１２ シリコン・ゲルマニウム（ＳｉＧｅ）層
１３ ポリシリコン層
１４ 酸化膜
２０、５０ レジスト層
４０ インシチュー堆積ポリシリコン
５０ マスク
９０、９１ ゲート導体

Claims (6)

1. 異なる型のトランジスタを有するデバイスの製造方法であって、前記デバイス内の前記異なる型のトランジスタのゲートは、異なる材料を含み、
   a)ゲート絶縁層上にアモルファス・シリコン層を堆積する工程と、
   b)前記アモルファス・シリコン層の上にシリコン・ゲルマニウム層を堆積し、さらに前記シリコン・ゲルマニウム層の上にポリシリコン層を堆積して、第１の型のゲート材料層を形成し、さらに最上層に酸化膜を堆積する、工程と、
   c)少なくとも１つの第２の型のゲートが形成される領域から前記第１の型のゲート材料層及び前記酸化膜を除去する工程と、
   d) ドープされたポリシリコン材料を堆積し、除去されずに残った前記第１の型のゲート材料層の領域上の前記ポリシリコン材料を前記酸化膜まで除去し、前記除去する工程で除去された領域内の前記アモルファス・シリコン層上に第２の型のゲート材料層を形成し、前記第１の型のゲート材料層および前記第２の型のゲート材料層を前記酸化膜が除去されるまで平坦化する工程であって、前記第１の型のゲート材料層および前記第２の型のゲート材料層は連続層を構成する、工程と、
   e)前記第１の型のゲート材料層および前記第２の型のゲート材料層を同時にパタニングして、前記ゲート絶縁層の上に第１の型のゲート部分および第２の型のゲート部分を残存させる工程と、
   f) 所定の雰囲気中でのアニールによって前記アモルファス・シリコン層を該アモルファス・シリコン層の直上の前記第１の型のゲート材料層および前記第２の型のゲート材料層と一体化するようにそれぞれポリシリコン・ゲルマニウム層およびポリシリコン層に変化させ、第１の型のゲートおよび前記第２の型のゲートを形成する工程と、
   を含み、前記アモルファス・シリコン層は、前記第１の型のゲート材料層を前記除去する工程と前記第２の型のゲート材料層を前記形成する工程の間、前記ゲート絶縁層を覆って保護する、製造方法。
2. 前記アモルファス・シリコン層の形成前に、単一のプロセスで前記ゲート絶縁層を形成する工程をさらに含む、請求項１に記載の方法。
3. 前記第１の型のゲート材料層を前記堆積する工程および前記第２の型のゲート材料層を前記堆積する工程の少なくとも１つは、粒度合いの違うグレイン・サイズを有する複数の積層膜を堆積する工程を含み、より小さいポリシリコン・グレインはより大きいポリシリコン・グレインに比べて、前記アモルファス・シリコン層により近接する、請求項１に記載の方法。
4. 前記第１の型のゲート材料層を前記堆積する工程および前記第２の型のゲート材料層を前記堆積する工程の少なくとも１つは、均一のグレイン・サイズを有する膜を堆積する工程を含む、請求項１に記載の方法。
5. 前記第２の型のゲート材料層を前記堆積する工程は、ドープされたポリシリコン材料をインシチュー堆積する工程であって、前記ドープされたポリシリコン材料は堆積中に活性化される、請求項１に記載の方法。
6. 前記シリコン・ゲルマニウム層は、２０乃至５０％のゲルマニウム濃度のシリコン・ゲルマニウムである、請求項１に記載の方法。

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