JP2006253317A - 半導体集積回路装置およびpチャネルMOSトランジスタ - Google Patents
半導体集積回路装置およびpチャネルMOSトランジスタ Download PDFInfo
- Publication number
- JP2006253317A JP2006253317A JP2005066028A JP2005066028A JP2006253317A JP 2006253317 A JP2006253317 A JP 2006253317A JP 2005066028 A JP2005066028 A JP 2005066028A JP 2005066028 A JP2005066028 A JP 2005066028A JP 2006253317 A JP2006253317 A JP 2006253317A
- Authority
- JP
- Japan
- Prior art keywords
- compressive stress
- mos transistor
- channel mos
- film
- silicon substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 239000013078 crystal Substances 0.000 claims abstract description 52
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims description 79
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 59
- 229910052710 silicon Inorganic materials 0.000 claims description 59
- 239000010703 silicon Substances 0.000 claims description 59
- 239000010410 layer Substances 0.000 claims description 49
- 238000009792 diffusion process Methods 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 239000011229 interlayer Substances 0.000 claims description 6
- 239000006104 solid solution Substances 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract description 2
- 229910021332 silicide Inorganic materials 0.000 description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 13
- 238000000034 method Methods 0.000 description 12
- 230000006872 improvement Effects 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 230000008569 process Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 6
- 230000000875 corresponding effect Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 230000007850 degeneration Effects 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】 pチャネルMOSトランジスタの動作速度を向上させる。
【解決手段】 pチャネルMOSトランジスタのチャネル領域両側にSiGe混晶層をエピタキシャルに形成し、前記チャネル領域に一軸性圧縮応力を発生させる。さらにゲート電極をゲート側壁絶縁膜を介して、圧縮応力を蓄積した圧縮応力膜により覆い、前記チャネル領域に面内圧縮応力を、さらに印加する。
【選択図】 図3
【解決手段】 pチャネルMOSトランジスタのチャネル領域両側にSiGe混晶層をエピタキシャルに形成し、前記チャネル領域に一軸性圧縮応力を発生させる。さらにゲート電極をゲート側壁絶縁膜を介して、圧縮応力を蓄積した圧縮応力膜により覆い、前記チャネル領域に面内圧縮応力を、さらに印加する。
【選択図】 図3
Description
本発明は一般に半導体装置に係り、特に歪み印加により動作速度を向上させた半導体装置を含む半導体集積回路装置およびその製造方法に関する。
微細化技術の進歩に伴い、今日では100nmを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。
このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
特開2003−86708号公報
国際公開WO2002/043151号公報
Shimizu. A., et al. IEDM Tech. Dig. p.433, 2001
Nakahara, Y., et al. IEDM Tech. Dig. p.281, 2003
Chen, C., et al., 2004 Symposium on VLSI Technology Digest ofTechnical Papers, pp.56-57
Ghani, T., et al.,IEDM2003, 978-980, June 10, 2003
Ota, K., IEDM Tech. Dig. p.27, 2003
Pidin, S., et al.,IEDM Tech. Dig. p.213, 2004
特に従来、nチャネルMOSトランジスタの動作速度を向上させるため、nチャネルMOSトランジスタの素子領域に、ゲート電極を含むように、引張り応力を蓄積した典型的にはSiN膜などの応力膜を形成し、ゲート電極直下のチャネル領域において電子移動度を向上させる構成が知られている。
図1は、このような応力膜を有するnチャネルMOSトランジスタの概略的構成を示す。
図1を参照するに、シリコン基板1上にはSTI型の素子分離領域1Iにより、前記nチャネルMOSトランジスタの素子領域1Aがp型ウェルとして画成されており、前記素子領域1Aにおいては前記シリコン基板1上にチャネル領域に対応してゲート電極3が、ゲート絶縁膜2を介して形成されており、前記シリコン基板1中には前記ゲート電極3の両側にn型ソース/ドレインエクステンション領域1a,1bが形成されている。
さらに前記ゲート電極の両側には側壁絶縁膜3A,3Bが形成され、前記シリコン基板1中、前記側壁絶縁膜3A,3Bの外側領域にはn+型のソース・ドレイン拡散領域1c,1dが、前記ソース/ドレインエクステンション領域1a,1bに重なるように形成されている。
前記ソース・ドレイン拡散領域1c,1dの表面部分にはシリサイド層4A,4Bがそれぞれ形成されており、さらに前記ゲート電極3上にはシリサイド層4Cが形成されている。
さらに図1の構成ではシリコン基板1上に、前記ゲート電極3および側壁絶縁膜3A,3B、さらにシリサイド層4を含むゲート構造を覆うように、内部に引っ張り応力を蓄積したSiN膜5が形成されている。
かかる引っ張り応力膜5は、前記ゲート電極3をシリコン基板1の方向に押圧する作用を有し、その結果、前記ゲート電極3直下のチャネル領域には基板面に垂直方向に圧縮応力が印加されるが、その結果、前記チャネル領域には、基板面に平行方向に引張り応力(面内引張り応力)が印加されたのと同等な歪みを誘起する。
このような構成により、前記チャネル領域を構成するSi結晶の対称性が局所的に変調され、結晶学的に等価な状態間において生じる電子の散乱が抑制されるため、nチャネルMOSトランジスタにおいてはチャネル領域において電子移動度が向上し、動作速度が向上する。
一方、従来、ホールをキャリアとするpチャネルMOSトランジスタにおいて、チャネル領域に一軸性の圧縮応力を印加することでキャリアの移動度が向上することが知られており、チャネル領域に圧縮応力を印加する手段として、図2に示す概略的構成が提案されている(非特許文献4)。
図2を参照するに、シリコン基板11上にはチャネル領域に対応してゲート電極13が、ゲート絶縁膜12を介して形成されており、前記シリコン基板11中には前記ゲート電極13の両側にチャネル領域を画成するように、p型拡散領域11aおよび11bが形成されている。さらに前記ゲート電極13の側壁には、前記シリコン基板11の表面の一部をも覆うように側壁絶縁膜13A,13Bが形成されている。
前記拡散領域11a,11bはそれぞれMOSトランジスタのソースおよびドレインエクステンション領域として作用し、前記拡散領域11aから11bへと前記ゲート電極13直下のチャネル領域を輸送されるホールの流れが、前記ゲート電極13に印加されたゲート電圧により制御される。
図2の構成では、さらに前記シリコン基板11中、前記側壁絶縁膜13Aおよび13Bのそれぞれ外側に、SiGe混晶層11A,11Bがシリコン基板1に対してエピタキシャルに形成されており、前記SiGe混晶層11A,11B中には、それぞれ前記拡散領域11aおよび11bに連続するp型のソースおよびドレイン領域が形成されている。
図2の構成のpチャネルMOSトランジスタでは、前記SiGe混晶層11A,11Bがシリコン基板11に対してより大きな格子定数を有するため、前記SiGe混晶層11A,11B中には矢印aで示す圧縮応力が形成され、その結果、SiGe混晶層11A,11Bは、矢印bで示す前記シリコン基板11の表面に略垂直な方向に歪む。
前記SiGe混晶層11A,11Bはシリコン基板11に対してエピタキシャルに形成されているため、このような矢印bで示すSiGe混晶層11A,11Bにおける歪みは対応する歪みを、前記シリコン基板中の前記チャネル領域に、矢印cで示すように誘起するが、かかる歪みに伴い前記シリコン基板11のチャネル領域はチャネル方向に収縮し、前記チャネル領域に、矢印dで示すように一軸性の圧縮応力が印加されたと同等な状態が誘起される。
図2のpチャネルMOSトランジスタでは、チャネル領域このような一軸性の圧縮応力に対応した変形の結果、前記チャネル領域を構成するSi結晶の対称性が局所的に変調され、さらにかかる対称性の変化に伴って、重いホールの価電子帯と軽いホールの価電子帯の縮退が解けるため、チャネル領域におけるホール移動度が増大し、トランジスタの動作速度が向上する。このようなチャネル領域に局所的に誘起された応力によるホール移動度の増大およびこれに伴うトランジスタ動作速度の向上は、特にゲート長が100nm以下の超微細化半導体装置に顕著に現れる。
そこで例えばCMOS素子などにおいて、このようなnチャネルMOSトランジスタとpチャネルMOSトランジスタを同一のシリコン基板上に形成した場合、図1の引張り応力膜5は、前記pチャネルMOSトランジスタのチャネル領域において、矢印cで示した変形を抑制するように作用し、その結果、ホール移動度の向上が得られないばかりか、かえってホール移動度の低下を招いてしまい、pチャネルMOSトランジスタの動作速度が低下してしまう問題が生じるのが知られている。一般にシリコン基板をチャネルとする半導体装置では、電子の移動度よりもホールの移動度の方が小さく、このため特にCMOS素子などでは、ホールをキャリアとするpチャネルMOSトランジスタの動作速度を向上させることが、半導体集積回路装置の設計にあたり重要課題となっている。
そこで従来、この問題を解決するため、例えば非特許文献1には、pチャネルMOSトランジスタの素子領域においてのみ、引張り応力膜を構成するSiN膜にGeをイオン注入し、応力を緩和させる構成が記載されている。また、非特許文献2において、前記SiN膜5の膜厚を、pチャネルMOSトランジスタ素子領域において減少させ、pチャネルMOSトランジスタのチャネル領域に印加される圧縮応力を軽減する技術が記載されている。
しかしながら、これら従来の技術では、pチャネルMOSトランジスタについて充分な素子特性の向上を実現することができず、また、仮にこれらに対して、図2で説明した非特許文献4の技術を組み合わせたとしても、それ以上の特性向上を得ることはできない。
本発明は一の側面において、第1の素子領域と第2の素子領域とを画成されたシリコン基板と、前記第1の素子領域上に形成されたnチャネルMOSトランジスタと、前記第2の素子領域上に形成されたpチャネルMOSトランジスタとよりなる半導体集積回路装置であって、前記nチャネルMOSトランジスタは、第1の側壁絶縁膜を両側壁面上に有する第1のゲート電極と、前記第1の素子領域中、前記第1の側壁絶縁膜の外側に形成されたn型ソースおよびドレイン拡散領域を含み、前記pチャネルMOSトランジスタは、
第2の側壁絶縁膜を両側壁面上に有する第2のゲート電極と、前記第2の素子領域中、前記第2の側壁絶縁膜の両側に形成されたp型ソースおよびドレイン拡散領域と、前記第2の素子領域中、前記第2の側壁絶縁膜の両側に、それぞれ前記p型ソースおよびドレイン拡散領域内に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第1および第2のSiGe混晶層領域とを含み、前記第1の素子領域には、前記シリコン基板の表面および前記第1の側壁絶縁膜を連続して覆うように、引張り応力を蓄積した引張り応力膜が形成されており、前記第2の素子領域には、前記シリコン基板の表面および前記第2の側壁絶縁膜を連続して覆うように、圧縮応力を蓄積した圧縮応力膜が形成されていることを特徴とする半導体集積回路装置を提供する。
第2の側壁絶縁膜を両側壁面上に有する第2のゲート電極と、前記第2の素子領域中、前記第2の側壁絶縁膜の両側に形成されたp型ソースおよびドレイン拡散領域と、前記第2の素子領域中、前記第2の側壁絶縁膜の両側に、それぞれ前記p型ソースおよびドレイン拡散領域内に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第1および第2のSiGe混晶層領域とを含み、前記第1の素子領域には、前記シリコン基板の表面および前記第1の側壁絶縁膜を連続して覆うように、引張り応力を蓄積した引張り応力膜が形成されており、前記第2の素子領域には、前記シリコン基板の表面および前記第2の側壁絶縁膜を連続して覆うように、圧縮応力を蓄積した圧縮応力膜が形成されていることを特徴とする半導体集積回路装置を提供する。
本発明は他の側面において、シリコン基板上に形成され、側壁絶縁膜を両側壁面上に有するゲート電極と、前記シリコン基板中、前記側壁絶縁膜の両側に形成されたp型ソースおよびドレイン拡散領域とを備えたpチャネルMOSトランジスタであって、前記シリコン基板中、前記側壁絶縁膜の両側に、それぞれ前記p型ソースおよびドレイン拡散領域内に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第1および第2のSiGe混晶層領域を含み、さらに前記シリコン基板表面および少なくとも前記側壁絶縁膜表面を連続して覆うように形成され、圧縮応力を蓄積した圧縮応力膜を有し、前記圧縮応力膜は大きさが400MPa以上の圧縮応力を蓄積し、前記圧縮応力膜は、前記pチャネルMOSトランジスタのチャネル領域において、100MPa以上の面内圧縮応力を、前記第1および第2のSiGe混晶層領域が、前記pチャネルMOSトランジスタのチャネル領域において、チャネル方向に形成する一軸性圧縮応力に加えて形成することを特徴とするpチャネルMOSトランジスタを提供する。
本発明によれば、前記第2の素子領域に形成されるpチャネルMOSトランジスタにおいて、前記p型ソースおよびドレイン拡散領域に前記第1および第2のSiGe混晶層領域を形成することにより、前記pチャネルMOSトランジスタのチャネル領域を構成するSi結晶中に、基板面に平行に一軸性圧縮応力を印加した場合と同様な歪みを、前記図1と同様にして誘起することにより、ホール移動度を向上させ、pチャネルMOSトランジスタの動作速度を向上させる。同時に、本発明では前記第1の素子領域において、前記第1のゲート電極上の第1の側壁絶縁膜上に前記引張り応力膜を形成することにより、前記第1のゲート電極を前記nチャネルMOSトランジスタのチャネル領域に押圧することにより、前記nチャネルMOSトランジスタのチャネル領域を構成するSi結晶中に、面内引張り応力が印加された場合と同等の歪みが誘起され、その結果、先に図1で説明した戸同様に、前記nチャネルMOSトランジスタの動作速度が向上する。その際、本発明では前記pチャネルMOSトランジスタの素子領域において、前記第2のゲート電極上の第2の側壁絶縁膜上に、前記圧縮応力膜を形成することにより、前記第2のゲート電極を介して前記pチャネルMOSトランジスタのチャネル領域に、基板面に垂直方向の引張り応力を印加し、前記チャネル領域を構成するSi結晶を、基板面内に作用する圧縮応力が印加された場合と同様に歪ませる。これにより、前記pチャネルMOSトランジスタのチャネル領域には、前記第1および第2のSiGe混晶層領域による一軸性圧縮応力に加えて、基板面に平行な面内圧縮応力が作用することになるが、本発明の発明者による、本発明の基礎となる研究においては、これによるpチャネルMOSトランジスタのホール移動度、すなわちオン電流値の向上効果は、これら一軸性圧縮応力の効果と面内圧縮応力の効果を単純に合わせたよりもより大きくなることが見出されており、本発明はこの発見に基づくものである。
[第1実施例]
最初に、本発明の第1実施例によるCMOS素子20の構成を示す図3を参照しながら、本発明の原理を説明する。
最初に、本発明の第1実施例によるCMOS素子20の構成を示す図3を参照しながら、本発明の原理を説明する。
図3を参照するに、シリコン基板21上にはSTI型の素子分離領域21Iにより、nチャネルMOSトランジスタの素子領域21AとpチャネルMOSトランジスタの素子領域21Bとが、それぞれp型ウェルおよびn型ウェルとして形成されており、前記素子領域21A上には、SiONなどのゲート絶縁膜22Aを介して、n+型のポリシリコンゲート電極23Aが、また前記素子領域21B上には、SiONなどのゲート絶縁膜22Bを介して、p+型のポリシリコンゲート電極23Bが形成されている。
さらに前記素子領域21Aにおいては前記シリコン基板21中、前記ゲート電極23Aの両側に,n型のソースおよびドレインエクステンション領域21a,21bが形成されている。
前記ゲート電極23Aの両側壁面上には、一対の側壁絶縁膜23WAが形成されており、前記素子領域21Aにおいては前記シリコン基板21中、前記側壁絶縁膜23WAの外側に一対のn+型ソースおよびドレイン領域21c,21dが形成されている。
また前記素子領域21Bにおいては前記シリコン基板21中、前記ゲート電極23Bの両側に,p型のソースおよびドレインエクステンション領域21e,21fが形成されている。
前記ゲート電極23Bの両側壁面上には、一対の側壁絶縁膜23WBが形成されており、前記素子領域21Bにおいては前記シリコン基板21中、前記側壁絶縁膜23WBの外側に一対のp+型ソースおよびドレイン領域21g,21hが形成されている。
さらに、前記n+型ソースおよびドレイン領域21c、21d上にはシリサイド層21Sが形成されており、同様なシリサイド層23Sが、前記ポリシリコンゲート電極23Aおよび23B上にも形成されている。
さらに、図3のCMOS素子20においては、前記pチャネルMOSトランジスタの素子領域21Bにおいて、前記p+型ソース領域21gおよびp+型ドレイン領域21hに、p型にドープされたSiGe混晶層21SGが形成されている。前記SiGe混晶層21SGは、典型的にはGeを原子濃度で20%以上含むもので、シリコン基板21を構成するSi結晶に対してより大きな格子定数を有している。
このため、先に図2で説明したのと同様に、前記SiGe混晶層21SGは、印加された圧縮応力の結果、基板面に垂直方向に延伸し、これに伴って、前記ゲート電極23B直下のチャネル領域においても、前記シリコン基板21を構成するSi結晶が基板面に垂直方向に延伸する。その結果、前記シリコン基板は前記pチャネルMOSトランジスタのチャネル領域において、チャネル方向に収縮し、基板面に平行にチャネル方向に一軸性圧縮応力を印加された場合と同様な歪みが誘起される。これにより、前記チャネル領域におけるホール移動度が向上し、pチャネルMOSトランジスタの動作速度が向上する。
さて、図3のCMOS素子20においては、前記素子領域21Aに、前記シリコン基板21の表面から前記ゲート電極23Aの側壁絶縁膜23WAを連続して覆うように、引張り応力を蓄積した、典型的にはSiNよりなる引張り応力膜24Aが形成されている。前記引張り応力膜24Aは、蓄積した引張り応力の結果、収縮しようとし、これに伴って、前記側壁絶縁膜23WA、従って前記ゲート電極23Aが、前記シリコン基板21に押圧され、前記素子領域21Aにおいては前記ゲート電極23A直下のチャネル領域において、基板面に垂直方向に圧縮応力が、図中に矢印で示したように印加される。
これに伴って、前記チャネル領域を構成するSi結晶は、基板面内方向に膨張し、前記チャネル領域には、面内引張り応力を印加した場合と同様な歪みが誘起される。その結果、図3のCMOS素子20においては、図1で説明した同様に、前記nチャネルMOSトランジスタの電子移動度が向上し、その動作速度が向上する。
一方、図3のCMOS素子20においては、前記素子領域21Bに、前記シリコン基板21の表面から前記ゲート電極23Bの側壁絶縁膜23WBを連続して覆うように、引張り応力を蓄積した、典型的にはSiNよりなる圧縮応力膜24Bが形成されている。前記圧縮応力膜24Bは、蓄積した圧縮応力の結果、膨張しようとし、これに伴って、前記側壁絶縁膜23WB、従って前記ゲート電極23Bが、前記シリコン基板21に垂直方向に引張られ、前記素子領域21Aにおいては前記ゲート電極23A直下のチャネル領域において、基板面に垂直方向に引張り応力が、図中に矢印で示したように印加される。
これに伴って、前記チャネル領域を構成するSi結晶は、基板面内方向に収縮し、前記チャネル領域には、面内圧縮応力を印加した場合と同様な歪みが、前記SiGe混晶層21SGによる歪みに加えて、誘起される。その結果、図3のCMOS素子20においては、図1で説明した同様に、前記pチャネルMOSトランジスタのホール移動度がさらに向上し、その動作速度が向上する。
図4は、図3のCMOS素子20における、pチャネルMOSトランジスタのオン電流と、前記応力膜24Bによる応力との関係を示す。ただし図4の実験では、前記応力膜24BとしてSiN膜を使い、前記SiN膜を、それぞれの応力状態が実現するような条件で堆積することにより、応力膜24Bを形成している。
図4を参照するに、前記pチャネルMOSトランジスタのソースおよびドレイン領域21g,21hにSiGe混晶層21SGを形成しなかった場合に、前記応力膜24Bの膜中応力を、大きさが1GPaの引張り応力から大きさが1GPaの圧縮応力まで変化させた場合、前記pチャネルMOSトランジスタのオン電流の向上は5%に過ぎないが、前記SiGe混晶層21SGを形成することにより、同じ応力膜24Bを使って、オン電流について約30%以上の向上を実現することができることがわかる。
その際、前記SiGe混晶層21SGによる、pチャネルMOSトランジスタのオン電流向上効果は、前記応力膜24Bによるオン電流向上効果に対して一律に加算されるのではなく、前記応力膜24B中に蓄積される応力により変化し、特に前記応力膜24B中に圧縮応力が蓄積されている場合、すなわち前記応力膜24Bが圧縮応力膜である場合に大きくなり、例えば前記応力膜24B中に1Paの圧縮応力が蓄積されている場合、単純にSiGe混晶層の効果を加算しただけの場合に対して、15%に達するオン電流向上効果を達成できることが見出された。
すなわち、図3のCMOS素子において、前記素子領域21B中のpチャネルMOSトランジスタのソース領域21gおよびドレイン領域21hにSiGe混晶層21SGを形成し、さらに前記素子領域21B上に形成される応力膜24Bを、圧縮応力を蓄積した圧縮応力膜とすることにより、pチャネルMOSトランジスタの動作速度を、単純なSiGe混晶層21SGの使用と圧縮応力膜24Bの使用から予期される以上に向上させることが可能であることが見出された。
このような前記圧縮応力膜47中の圧縮応力は、図4よりわかるようにわずかな大きさであっても対応する効果を生じるが、充分な半導体装置の動作速度の向上を実現するには、前記チャネル領域に印加される面内圧縮応力が100MPa以上となるように、400MPa以上とすることが望ましい。
このようなpチャネルMOSトランジスタの動作速度の向上は、図3のようなCMOS素子に限定されるものではなく、pチャネルMOSトランジスタ単独においても実現される。
なお、図3の構成では、前記SiGe混晶層領域21SGは、p+型ソースあるいはドレイン領域21g,21hに内包されるように形成されているが、かかる構成により、バンドギャップの小さいp+型SiGe混晶層が直接に前記素子領域21Bを構成するn型Siウェルと接することによるリーク電流の発生を抑制することができる。
[第2実施例]
図5〜12は、本発明の第2実施例によるCMOS素子40の製造工程を示す図である。
[第2実施例]
図5〜12は、本発明の第2実施例によるCMOS素子40の製造工程を示す図である。
図5を参照するに、本実施例ではシリコン基板41上にSTI型の素子分離構造41Iにより画成された素子領域41Aに、n+型ポリシリコンゲート電極43Aおよびn型ソース/ドレインエクステンション領域41a,41b、さらにn+型ソース/ドレイン領域41c,41dを有するnチャネルMOSトランジスタを形成し、また前記シリコン基板41上に同様に画成された素子領域41Bに、p+型ポリシリコンゲート電極43Bおよびp型ソース/ドレインエクステンション領域41e,41f、さらにp+型ソース/ドレイン領域41g、41hを有するpチャネルMOSトランジスタを形成される。
本実施例においては、前記素子領域41中に前記pチャネルMOSトランジスタを形成する際に、前記p+型ソース/ドレイン領域41g、41hを形成する前に、前記シリコン基板41中、前記側壁絶縁膜44Bの外側に、複数のファセットで画成された溝41TA,41TBを、前記側壁絶縁膜44Bをマスクとした、ドライエッチングとウェットエッチングを組み合わせたエッチングにより、自己整合的に形成する。
次に図6の工程において、前記溝41TA,41TB中に、SiH4およびGeH4を原料とし、B2H6をドーパントガスとし、さらにHClをエッチングガスとして使った減圧CVD法により、p型SiGe混晶層領域41SGを、例えば550℃の温度でエピタキシャルに成長させ、前記溝41TA,41TBを充填する。
SiGe混晶層領域41SGは、前記シリコン基板41よりも大きな格子定数を有しているため、基板面に垂直方向に延伸し、これに伴って、前記ゲート電極43B直下のチャネル領域も前記基板面に垂直方向に延伸される。
その結果、前記チャネル領域を構成するSi結晶は基板面に平行な方向に収縮し、前記SiGe混晶層領域41SGから圧縮応力を受けた場合と同様な歪みが、前記チャネル領域を構成するSi結晶に生じる。その結果、前記pチャネルMOSトランジスタのチャネル領域においては、価電子帯において生じていた重いホールのバンドと軽いホールのバンドの縮退が解け、ホールの移動度が向上する。
図6の工程では、前記SiGe混晶層領域41SGは、前記シリコン基板41とゲート絶縁膜42Aあるいは42Bとの界面よりも上の位置まで成長されており、結晶面よりなるファセットで画成されている。
次に図7の工程において前記素子領域41Aにおいて前記ソース/ドレイン領域41c,41d上にシリサイド層41SAが、素子領域41Bにおいて前記ソース/ドレイン領域41e,41f上にシリサイド層41SBが、また前記ポリシリコンゲート電極43A,43B上にそれぞれシリサイド層43SA,43SBが、サリサイド工程により形成される。
さらに図8の工程において、前記シリコン基板41上にSiN膜45が減圧CVD法により、膜中に引っ張り応力が蓄積されるような条件下で、約50nmの膜厚に堆積された後、CVD法によりSiO2膜46が、エッチングストッパ膜として形成される。例えば前記SiN膜45は、3000Paの処理圧下、500℃の基板温度でSiH4とNH3を、それぞれ20SCCMおよび7000SCCMの流量で供給しながら形成することができる。
次に図9の工程において、前記SiN膜45は、その上のSiO2膜共々、前記素子領域41Bからレジストプロセスを使ってエッチング除去され、さらに図10の工程において、前記図9の構造上にSiN膜47が減圧CVD法により、膜中に圧縮応力が蓄積されるような条件下で、約50nmの膜厚に堆積される。例えば前記SiN膜47は、250Paの処理圧下、400℃の基板温度でSiH4とNH3を、それぞれ600SCCMおよび1400SCCMの流量で供給しながら形成することができる。
次に図11の工程においてレジストプロセスにより、前記SiN膜47を前記素子領域41Aにおいて、前記SiO2膜46に対して選択的にエッチング除去し、さらに前記SiO2膜46をその下のSiN膜45に対して選択的にエッチング除去することにより、前記素子領域41AのnチャネルMOSトランジスタには引張り応力膜45が、前記素子領域41BのpチャネルMOSトランジスタには圧縮応力膜47が、素子分離領域41Iを境に形成される。
図3の実施例と同様、本実施例においても、前記pチャネルMOSトランジスタの素子領域41BにおいてSiGe混晶層21SGをp+型ソース・ドレイン領域21g,21hの一部として使い、さらにシリコン基板41の表面およびゲート電極23B上の側壁絶縁膜44Bを覆うように、圧縮応力を蓄積したSiN膜47を形成することにより、前記pチャネルMOSトランジスタの動作速度を、SiGe混晶層21SGを使うことにより得られる速度向上と圧縮応力膜47を使うことで得られる速度向上を単純加算したよりもさらに向上させることが可能になる。
さらに図12の工程において、図11の構造上に層間絶縁膜48が形成され、前記層間絶縁膜48中に、それぞれ前記ソース領域41c上のシリサイド層41SA、ドレイン領域41d上のシリサイド層41SA、ソース領域41g上のシリサイド層41SB,ドレイン領域41h上のシリサイド層41SBを露出するように、コンタクトホール48A〜48Dが形成され、さらに前記それぞれのコンタクトホール48A〜48D中にコンタクトプラグ49A〜49Dが形成される。
図12の工程において、前記引張り応力膜45および圧縮応力膜47はコンタクトエッチストッパとして使われ、このため、前記引張り応力膜45および圧縮応力膜47は、いずれも50nm以上の膜厚を有するのが好ましい。
[第3実施例]
図13は、本発明の第3実施例によるCMOS素子60の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
[第3実施例]
図13は、本発明の第3実施例によるCMOS素子60の構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図13を参照するに、本実施例ではpチャネルMOSトランジスタの構成は、先のCMOS素子40の場合と同じであるが、nチャネルMOSトランジスタのソースおよびドレイン領域41c、41dに、高濃度のC(炭素)をイオン注入することにより、これらソースおよびドレイン領域41c,41dに内包されるように、SiC領域41SCが形成されている。
このようにして形成されたSiC領域41SCは、シリコン基板41を構成するSi結晶よりも格子定数が小さく、このため、前記ポリシリコンゲート電極43A直下の前記nチャネルMOSトランジスタのチャネル領域には、チャネル方向に一軸性の引張り応力が作用し、前記nチャネルMOSトランジスタのチャネル領域における電子移動度が、前記引張り応力膜45の効果に加えてさらに増大する。
また図13の実施例では、前記ゲート電極43A中にAsを、Si結晶の固溶限界近傍の濃度で導入することにより、前記ポリシリコンゲート電極43Aを構成するSi結晶粒の格子定数、従って体積を増大させ、図1で説明したメカニズムにおいて、前記ゲート電極43Aを介して前記チャネル領域に基板面に垂直方向に印加される圧縮応力の値をさらに増大させ、前記チャネル領域における電子移動度をさらに向上させることが可能になる。
さらに本発明においては、例えば図3の実施例において前記pチャネルMOSトランジスタを、前記圧縮応力膜24Bの代わりに、前記素子領域21A上に形成された引張り応力膜24Aにより覆い、さらに前記素子領域21BにおいてGeなど、膜中の歪みを緩和させる元素を前記素子領域21Bにおいて選択的にイオン注入することも可能である。
また本発明においては、前記図3の実施例において前記pチャネルMOSトランジスタを、前記圧縮応力膜24Bの代わりに、前記素子領域21A上に形成された引張り応力膜24Aにより覆い、前記引張り応力膜の膜厚を、前記素子領域21Bにおいて選択的に減少させることも可能である。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
1,11,21,41 シリコン基板
1I,21I,41I 素子分離領域
1a,11a,21a,21e ソースエクステンション領域
1b,11b,21b,21f ドレインエクステンション領域
1c,21c,21g,41c,41g ソース領域
1d,21d,21h,41d,41h ドレイン領域
11A,11B,21SG,41SG SiGe混晶層領域
2,12,22A,22B,42A,42B ゲート絶縁膜
3,13、23A,23B,43A,43B ポリシリコンゲート電極
3A,3B,23WA,23WB,44A,44B ゲート側壁絶縁膜
4A,4B,4C,21S,23S,41SA,a1SB,43SA,43SB シリサイド層
5,24A,45 引張り応力膜
24B,47 圧縮応力膜
41SC SiC領域
46 エッチングストッパ
48 層間絶縁膜
48A〜48D コンタクトホール
49A〜49D コンタクトプラグ
1I,21I,41I 素子分離領域
1a,11a,21a,21e ソースエクステンション領域
1b,11b,21b,21f ドレインエクステンション領域
1c,21c,21g,41c,41g ソース領域
1d,21d,21h,41d,41h ドレイン領域
11A,11B,21SG,41SG SiGe混晶層領域
2,12,22A,22B,42A,42B ゲート絶縁膜
3,13、23A,23B,43A,43B ポリシリコンゲート電極
3A,3B,23WA,23WB,44A,44B ゲート側壁絶縁膜
4A,4B,4C,21S,23S,41SA,a1SB,43SA,43SB シリサイド層
5,24A,45 引張り応力膜
24B,47 圧縮応力膜
41SC SiC領域
46 エッチングストッパ
48 層間絶縁膜
48A〜48D コンタクトホール
49A〜49D コンタクトプラグ
Claims (8)
- 第1の素子領域と第2の素子領域とを画成されたシリコン基板と、
前記第1の素子領域上に形成されたnチャネルMOSトランジスタと、
前記第2の素子領域上に形成されたpチャネルMOSトランジスタとよりなる半導体集積回路装置であって、
前記nチャネルMOSトランジスタは、
第1の側壁絶縁膜を両側壁面上に有する第1のゲート電極と、
前記第1の素子領域中、前記第1の側壁絶縁膜の外側に形成されたn型ソースおよびドレイン拡散領域を含み、
前記pチャネルMOSトランジスタは、
第2の側壁絶縁膜を両側壁面上に有する第2のゲート電極と、
前記第2の素子領域中、前記第2の側壁絶縁膜の両側に形成されたp型ソースおよびドレイン拡散領域と、
前記第2の素子領域中、前記第2の側壁絶縁膜の両側に、それぞれ前記p型ソースおよびドレイン拡散領域内に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第1および第2のSiGe混晶層領域と
を含み、
前記第1の素子領域には、前記シリコン基板の表面および前記第1の側壁絶縁膜を連続して覆うように、引張り応力を蓄積した引張り応力膜が形成されており、
前記第2の素子領域には、前記シリコン基板の表面および前記第2の側壁絶縁膜を連続して覆うように、圧縮応力を蓄積した圧縮応力膜が形成されていることを特徴とする半導体集積回路装置。 - 前記引張り応力膜は大きさが500GPa以上の引張り応力を蓄積することを特徴とする請求項1記載の半導体集積回路装置。
- 前記圧縮応力膜は大きさが400MPa以上の圧縮応力を蓄積することを特徴とする請求項1または2記載の半導体集積回路装置。
- 前記圧縮応力膜は、前記pチャネルMOSトランジスタのチャネル領域において、100MPa以上の面内圧縮応力を、前記第1および第2のSiGe混晶層領域が、前記pチャネルMOSトランジスタのチャネル領域において、チャネル方向に形成する一軸性圧縮応力に加えて形成することを特徴とする請求項3記載の半導体集積回路装置。
- 前記第1の素子領域中、前記第1の側壁絶縁膜の両側に、それぞれ前記n型ソースおよびドレイン拡散領域に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第1および第2のSiC領域が形成されていることを特徴とする請求項1〜4のうち、いずれか一項記載の半導体集積回路装置。
- 前記第1のゲート電極はポリシリコンよりなり、AsをSiの固溶限界近傍の濃度で含んでいることを特徴とする請求項1〜5のうち、いずれか一項記載の半導体集積回路装置。
- 前記シリコン基板上には、前記第1の素子領域において前記引張り応力膜を介して層間絶縁膜が形成されており、前記層間絶縁膜は前記第2の素子領域においては、前記シリコン基板上に前記圧縮応力膜を介して形成されており、前記層間絶縁膜中には、前記第1の素子領域において前記n型ソースおよびドレイン拡散領域にそれぞれ対応した第1および第2のコンタクトホールが形成され、さらに前記第2の素子領域において前記p型ソースおよびドレイン拡散領域にそれぞれ対応した第3および第4のコンタクトホールが形成されており、前記引っ張り応力膜および前記圧縮応力膜は、それぞれ40nm以上の膜厚を有することを特徴とする請求項1〜6のうち、いずれか一項記載の半導体集積回路装置。
- シリコン基板上に形成され、側壁絶縁膜を両側壁面上に有するゲート電極と、
前記シリコン基板中、前記側壁絶縁膜の両側に形成されたp型ソースおよびドレイン拡散領域とを備えたpチャネルMOSトランジスタであって、
前記シリコン基板中、前記側壁絶縁膜の両側に、それぞれ前記p型ソースおよびドレイン拡散領域内に含まれるように形成されたトレンチを充填するように、前記シリコン基板に対してエピタキシャルに形成された第1および第2のSiGe混晶層領域を含み、
さらに前記シリコン基板表面および少なくとも前記側壁絶縁膜表面を連続して覆うように形成され、圧縮応力を蓄積した圧縮応力膜を有し、
前記圧縮応力膜は大きさが400MPa以上の圧縮応力を蓄積し、
前記圧縮応力膜は、前記pチャネルMOSトランジスタのチャネル領域において、100MPa以上の面内圧縮応力を、前記第1および第2のSiGe混晶層領域が、前記pチャネルMOSトランジスタのチャネル領域において、チャネル方向に形成する一軸性圧縮応力に加えて形成することを特徴とするpチャネルMOSトランジスタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005066028A JP2006253317A (ja) | 2005-03-09 | 2005-03-09 | 半導体集積回路装置およびpチャネルMOSトランジスタ |
US11/138,644 US20060202278A1 (en) | 2005-03-09 | 2005-05-27 | Semiconductor integrated circuit and cmos transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005066028A JP2006253317A (ja) | 2005-03-09 | 2005-03-09 | 半導体集積回路装置およびpチャネルMOSトランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006253317A true JP2006253317A (ja) | 2006-09-21 |
Family
ID=36969939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005066028A Withdrawn JP2006253317A (ja) | 2005-03-09 | 2005-03-09 | 半導体集積回路装置およびpチャネルMOSトランジスタ |
Country Status (2)
Country | Link |
---|---|
US (1) | US20060202278A1 (ja) |
JP (1) | JP2006253317A (ja) |
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007077748A1 (ja) * | 2005-12-27 | 2007-07-12 | Nec Corporation | 半導体装置および半導体装置の製造方法 |
JP2008108929A (ja) * | 2006-10-26 | 2008-05-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
WO2008102451A1 (ja) * | 2007-02-22 | 2008-08-28 | Fujitsu Microelectronics Limited | 半導体装置及びその製造方法 |
JP2008251688A (ja) * | 2007-03-29 | 2008-10-16 | Toshiba Corp | 半導体装置及びその製造装置 |
JP2008263168A (ja) * | 2007-03-20 | 2008-10-30 | Sony Corp | 半導体装置およびその製造方法 |
JP2009164364A (ja) * | 2008-01-08 | 2009-07-23 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2010516045A (ja) * | 2007-01-04 | 2010-05-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 非合金化シリサイドを有する移動度が高められたmosfetのための構造体及び方法 |
JP2010524259A (ja) * | 2007-04-12 | 2010-07-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 歪みが強化された半導体デバイスとその製造方法 |
JP2011129825A (ja) * | 2009-12-21 | 2011-06-30 | Renesas Electronics Corp | 半導体装置、および、半導体装置の製造方法 |
JP2012039034A (ja) * | 2010-08-11 | 2012-02-23 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
JP2012054587A (ja) * | 2011-10-24 | 2012-03-15 | Toshiba Corp | 半導体装置の製造方法 |
JP2012507162A (ja) * | 2008-10-31 | 2012-03-22 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | トランジスタにおいて進歩したシリサイド形成と組み合わされる凹型のドレイン及びソース区域 |
JP2012124503A (ja) * | 2007-03-20 | 2012-06-28 | Sony Corp | 半導体装置の製造方法 |
JP2013229597A (ja) * | 2012-04-25 | 2013-11-07 | Samsung Electronics Co Ltd | 応力近接効果を有する集積回路 |
KR101386172B1 (ko) * | 2007-03-29 | 2014-04-18 | 인터내셔널 비즈니스 머신즈 코오퍼레이션 | 반도체 구조 및 그의 제조 방법 |
US8853746B2 (en) | 2006-06-29 | 2014-10-07 | International Business Machines Corporation | CMOS devices with stressed channel regions, and methods for fabricating the same |
KR20200033738A (ko) * | 2018-09-19 | 2020-03-30 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 마스크 없는 제조 공정 흐름을 사용한 선택적 듀얼 실리사이드 형성 |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7855126B2 (en) * | 2004-06-17 | 2010-12-21 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device using a cyclic selective epitaxial growth technique and semiconductor devices formed using the same |
KR100593736B1 (ko) * | 2004-06-17 | 2006-06-28 | 삼성전자주식회사 | 단결정 반도체 상에 선택적으로 에피택시얼 반도체층을형성하는 방법들 및 이를 사용하여 제조된 반도체 소자들 |
US7361563B2 (en) * | 2004-06-17 | 2008-04-22 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device using a selective epitaxial growth technique |
JP4984665B2 (ja) * | 2005-06-22 | 2012-07-25 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
US7579617B2 (en) * | 2005-06-22 | 2009-08-25 | Fujitsu Microelectronics Limited | Semiconductor device and production method thereof |
US7589385B2 (en) * | 2005-07-26 | 2009-09-15 | United Microelectronics Corp. | Semiconductor CMOS transistors and method of manufacturing the same |
US20070222035A1 (en) * | 2006-03-23 | 2007-09-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stress intermedium engineering |
US7288822B1 (en) * | 2006-04-07 | 2007-10-30 | United Microelectronics Corp. | Semiconductor structure and fabricating method thereof |
US8207523B2 (en) * | 2006-04-26 | 2012-06-26 | United Microelectronics Corp. | Metal oxide semiconductor field effect transistor with strained source/drain extension layer |
TWI319211B (en) * | 2006-12-13 | 2010-01-01 | Univ Nat Taiwan | Mobility enhancement of thin film transistor by strain technology |
US20080283936A1 (en) * | 2007-05-18 | 2008-11-20 | Texas Instruments Incorporated | Silicon germanium flow with raised source/drain regions in the nmos |
JP5286701B2 (ja) * | 2007-06-27 | 2013-09-11 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
JP2009038103A (ja) * | 2007-07-31 | 2009-02-19 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法と半導体装置 |
JP5268385B2 (ja) * | 2008-02-13 | 2013-08-21 | パナソニック株式会社 | 半導体装置 |
US7906817B1 (en) * | 2008-06-06 | 2011-03-15 | Novellus Systems, Inc. | High compressive stress carbon liners for MOS devices |
US7977180B2 (en) * | 2008-12-08 | 2011-07-12 | GlobalFoundries, Inc. | Methods for fabricating stressed MOS devices |
JP5668277B2 (ja) | 2009-06-12 | 2015-02-12 | ソニー株式会社 | 半導体装置 |
KR101714003B1 (ko) | 2010-03-19 | 2017-03-09 | 삼성전자 주식회사 | 패시티드 반도체패턴을 갖는 반도체소자 형성방법 및 관련된 소자 |
CN101924139B (zh) | 2010-06-25 | 2012-05-30 | 北京大学 | 一种应变沟道场效应晶体管及其制备方法 |
US20120309171A1 (en) * | 2011-05-30 | 2012-12-06 | Tsuo-Wen Lu | Method for fabricating semiconductor device |
US8872228B2 (en) * | 2012-05-11 | 2014-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained-channel semiconductor device fabrication |
US10199485B2 (en) * | 2017-01-18 | 2019-02-05 | United Microelectronics Corp. | Semiconductor device including quantum wires |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6281559B1 (en) * | 1999-03-03 | 2001-08-28 | Advanced Micro Devices, Inc. | Gate stack structure for variable threshold voltage |
WO2002043151A1 (en) * | 2000-11-22 | 2002-05-30 | Hitachi, Ltd | Semiconductor device and method for fabricating the same |
US6808974B2 (en) * | 2001-05-15 | 2004-10-26 | International Business Machines Corporation | CMOS structure with maximized polysilicon gate activation and a method for selectively maximizing doping activation in gate, extension, and source/drain regions |
US6621131B2 (en) * | 2001-11-01 | 2003-09-16 | Intel Corporation | Semiconductor transistor having a stressed channel |
US6828181B2 (en) * | 2003-05-08 | 2004-12-07 | International Business Machines Corporation | Dual gate material process for CMOS technologies |
US7101742B2 (en) * | 2003-08-12 | 2006-09-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel complementary field-effect transistors and methods of manufacture |
US7227205B2 (en) * | 2004-06-24 | 2007-06-05 | International Business Machines Corporation | Strained-silicon CMOS device and method |
US7402535B2 (en) * | 2004-07-28 | 2008-07-22 | Texas Instruments Incorporated | Method of incorporating stress into a transistor channel by use of a backside layer |
-
2005
- 2005-03-09 JP JP2005066028A patent/JP2006253317A/ja not_active Withdrawn
- 2005-05-27 US US11/138,644 patent/US20060202278A1/en not_active Abandoned
Cited By (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7723808B2 (en) | 2005-12-27 | 2010-05-25 | Nec Corporation | Semiconductor device and method of manufacturing semiconductor device |
WO2007077748A1 (ja) * | 2005-12-27 | 2007-07-12 | Nec Corporation | 半導体装置および半導体装置の製造方法 |
US8853746B2 (en) | 2006-06-29 | 2014-10-07 | International Business Machines Corporation | CMOS devices with stressed channel regions, and methods for fabricating the same |
JP2008108929A (ja) * | 2006-10-26 | 2008-05-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
US8258576B2 (en) | 2006-10-26 | 2012-09-04 | Fujitsu Semiconductor Limited | Method of manufacturing a semiconductor device including epitaxially growing semiconductor epitaxial layers on a surface of semiconductor substrate |
US8642434B2 (en) | 2007-01-04 | 2014-02-04 | International Business Machines Corporation | Structure and method for mobility enhanced MOSFETS with unalloyed silicide |
JP2010516045A (ja) * | 2007-01-04 | 2010-05-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 非合金化シリサイドを有する移動度が高められたmosfetのための構造体及び方法 |
US9059316B2 (en) | 2007-01-04 | 2015-06-16 | International Business Machines Corporation | Structure and method for mobility enhanced MOSFETs with unalloyed silicide |
WO2008102451A1 (ja) * | 2007-02-22 | 2008-08-28 | Fujitsu Microelectronics Limited | 半導体装置及びその製造方法 |
JP5359863B2 (ja) * | 2007-02-22 | 2013-12-04 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
US8502284B2 (en) | 2007-02-22 | 2013-08-06 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing semiconductor device |
US8703596B2 (en) | 2007-02-22 | 2014-04-22 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing semiconductor device |
US9449974B2 (en) | 2007-03-20 | 2016-09-20 | Sony Corporation | Semiconductor device and method of manufacturing the same |
US11011518B2 (en) | 2007-03-20 | 2021-05-18 | Sony Corporation | Semiconductor device and method of manufacturing the same |
US11664376B2 (en) | 2007-03-20 | 2023-05-30 | Sony Group Corporation | Semiconductor device and method of manufacturing the same |
JP2012124503A (ja) * | 2007-03-20 | 2012-06-28 | Sony Corp | 半導体装置の製造方法 |
US9070783B2 (en) | 2007-03-20 | 2015-06-30 | Sony Corporation | Semiconductor device and method of manufacturing the same |
US10269801B2 (en) | 2007-03-20 | 2019-04-23 | Sony Corporation | Semiconductor device and method of manufacturing the same |
US10559567B2 (en) | 2007-03-20 | 2020-02-11 | Sony Corporation | Semiconductor device and method of manufacturing the same |
JP2008263168A (ja) * | 2007-03-20 | 2008-10-30 | Sony Corp | 半導体装置およびその製造方法 |
US9881920B2 (en) | 2007-03-20 | 2018-01-30 | Sony Corporation | Semiconductor device and method of manufacturing the same |
KR101386172B1 (ko) * | 2007-03-29 | 2014-04-18 | 인터내셔널 비즈니스 머신즈 코오퍼레이션 | 반도체 구조 및 그의 제조 방법 |
US8124472B2 (en) | 2007-03-29 | 2012-02-28 | Kabushiki Kaisha Toshiba | Manufacturing method of a semiconductor device |
USRE45462E1 (en) | 2007-03-29 | 2015-04-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
US8013398B2 (en) | 2007-03-29 | 2011-09-06 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2008251688A (ja) * | 2007-03-29 | 2008-10-16 | Toshiba Corp | 半導体装置及びその製造装置 |
TWI453829B (zh) * | 2007-04-12 | 2014-09-21 | Advanced Micro Devices Inc | 應變加強型半導體裝置及用於該半導體裝置製作之方法 |
JP2010524259A (ja) * | 2007-04-12 | 2010-07-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 歪みが強化された半導体デバイスとその製造方法 |
JP2009164364A (ja) * | 2008-01-08 | 2009-07-23 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2012507162A (ja) * | 2008-10-31 | 2012-03-22 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | トランジスタにおいて進歩したシリサイド形成と組み合わされる凹型のドレイン及びソース区域 |
JP2011129825A (ja) * | 2009-12-21 | 2011-06-30 | Renesas Electronics Corp | 半導体装置、および、半導体装置の製造方法 |
JP2012039034A (ja) * | 2010-08-11 | 2012-02-23 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
JP2012054587A (ja) * | 2011-10-24 | 2012-03-15 | Toshiba Corp | 半導体装置の製造方法 |
JP2013229597A (ja) * | 2012-04-25 | 2013-11-07 | Samsung Electronics Co Ltd | 応力近接効果を有する集積回路 |
KR20200033738A (ko) * | 2018-09-19 | 2020-03-30 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 마스크 없는 제조 공정 흐름을 사용한 선택적 듀얼 실리사이드 형성 |
US10998241B2 (en) | 2018-09-19 | 2021-05-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Selective dual silicide formation using a maskless fabrication process flow |
KR102248395B1 (ko) | 2018-09-19 | 2021-05-10 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 마스크 없는 제조 공정 흐름을 사용한 선택적 듀얼 실리사이드 형성 |
US11749682B2 (en) | 2018-09-19 | 2023-09-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Selective dual silicide formation using a maskless fabrication process flow |
Also Published As
Publication number | Publication date |
---|---|
US20060202278A1 (en) | 2006-09-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2006253317A (ja) | 半導体集積回路装置およびpチャネルMOSトランジスタ | |
JP4369379B2 (ja) | 半導体装置 | |
JP5141029B2 (ja) | 半導体装置とその製造方法 | |
TWI323944B (en) | Semiconductor device and fabrication method thereof | |
JP4361886B2 (ja) | 半導体集積回路装置およびその製造方法 | |
US7772071B2 (en) | Strained channel transistor and method of fabrication thereof | |
US7554110B2 (en) | MOS devices with partial stressor channel | |
US7413961B2 (en) | Method of fabricating a transistor structure | |
US7164163B2 (en) | Strained transistor with hybrid-strain inducing layer | |
US7675055B2 (en) | Strained complementary metal oxide semiconductor (CMOS) on rotated wafers and methods thereof | |
JP4426988B2 (ja) | pチャネルMOSトランジスタの製造方法 | |
JP4930375B2 (ja) | 半導体装置及びその製造方法 | |
JP2007324589A (ja) | 動作特性とフリッカーノイズ特性が向上したアナログトランジスタを備える半導体素子及びその製造方法 | |
JP2007227565A (ja) | 半導体装置とその製造方法 | |
JP5043862B2 (ja) | 半導体構造およびその製造方法(相補型金属酸化膜半導体) | |
US20080124875A1 (en) | Method for forming a strained channel in a semiconductor device | |
JP2009043916A (ja) | 半導体装置及びその製造方法 | |
JP5092754B2 (ja) | pチャネルMOSトランジスタおよび半導体装置 | |
US20090101945A1 (en) | Semiconductor device | |
WO2011033695A1 (ja) | 半導体装置とその製造方法 | |
JP5070779B2 (ja) | 半導体装置の製造方法および半導体装置 | |
JP2007165532A (ja) | 半導体装置の製造方法 | |
JP2008171999A (ja) | 半導体装置およびその製造方法 | |
JP5168140B2 (ja) | 応力印加半導体装置およびその製造方法 | |
JP2005209980A (ja) | 半導体装置の製造方法および半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20080218 |