JP2013229597A - 応力近接効果を有する集積回路 - Google Patents
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Abstract
【解決手段】本発明の集積回路は、基板上に特定導電型の第1FET及び第2FETを有し、第1FETの第1ソース/ドレイン領域から第1FETの第1チャネル領域の中心までの距離は、第2FETの第2ソース/ドレイン領域から第2FETの第2チャネル領域の中心までの距離より近い。
【選択図】図3
Description
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、特定格子定数(lattice constant)を含み、前記第1ソース/ドレイン領域は、前記第2ソース/ドレイン領域が前記第2チャネル領域に適用する応力(stree)より更に大きい応力を前記第1チャネル領域に適用する。
前記第1ソース/ドレイン領域は、前記第1FETのゲート構造の最外側の下段コーナーを通り前記第1チャネル領域に拡張して前記第1FETの下にアンダーカット領域(undercut region)を定義し、前記第2ソース/ドレイン領域は、前記第2FETのゲート構造に整列(align)される。
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、それぞれ第1上昇した(raised)ソース/ドレイン領域及び第2上昇したソース/ドレイン領域を含み、前記第1ソース/ドレイン領域は、前記第1FETのゲート構造の最外側の下段コーナーを通り前記第1チャネル領域に拡張して前記第1FETの下に第1アンダーカット領域(undercut region)を定義し、前記第2ソース/ドレイン領域は、前記第2FETのゲート構造の最外側の下段コーナーを通り前記第2チャネル領域に拡張して前記第2FETの下に第2アンダーカット領域(undercut region)を定義する。
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記第1チャネル領域及び前記第2チャネル領域と異なる格子定数を含む。
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、それぞれ第1上昇した(raised)ソース/ドレイン領域及び第2上昇したソース/ドレイン領域を含み、前記第1ソース/ドレイン領域は、前記第1チャネル領域に入り前記第1FETのゲート構造の最外側の下段コーナーを囲んで前記第1FETの下にアンダーカット領域(undercut region)を定義し、前記第2ソース/ドレイン領域は、前記第2FETのゲート構造に整列(align)されて形成される。
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、それぞれ第1上昇した(raised)ソース/ドレイン領域及び第2上昇したソース/ドレイン領域を含み、前記第1ソース/ドレイン領域は、前記第1チャネル領域に入り前記第1FETのゲート構造の最外側の下段コーナーを囲んで前記第1FETの下に第1アンダーカット領域(undercut region)を定義し、前記第2ソース/ドレイン領域は、前記第2チャネル領域に入り前記第2FETのゲート構造の最外側の下段コーナーを囲んで前記第2FETの下に第2アンダーカット領域(undercut region)を定義する。
前記集積回路は、前記第1FETのゲート構造の外部側壁を含んで第1厚さを提供する第1スペーサ(spacer)と、前記第2FETのゲート構造の外部側壁を含んで第1厚さより大きい第2厚さを提供する第2スペーサと、を更に含む。
前記第1ソース/ドレイン領域は、前記第1スペーサに自己整合的(self−aligned)に形成され、前記第2ソース/ドレイン領域は、前記第2スペーサに自己整合的に形成される。
前記第1スペーサ内に含まれる多数の層は、前記第2スペーサ内に含まれる多数の層より少ない。
前記第1ソース/ドレイン領域は、前記第1スペーサに自己整合的に形成され、前記第2ソース/ドレイン領域は、前記第2スペーサに自己整合的に形成される。
前記第1FET及び前記第2FETは、PMOSFETを含み、前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を含む第1物質を含み、前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記第1格子定数より大きい第2格子定数を含む第2物質を含む。
前記第1物質は、Siを含み、前記第2物質は、SIGeを含む。
前記第1FET及び前記第2FETは、NMOSFETを含み、前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を含む第1物質を含み、前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記第1格子定数より少ない第2格子定数を含む第2物質を含む。
前記第1物質は、Siを含み、前記第2物質は、SiCを含む。
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記基板表面下にいずれもリセスされる。
前記第1チャネル領域及び前記第2チャネル領域は、それぞれ基板から延びて素子分離膜から突出し、前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域間に位置するそれぞれのフィンの上部側壁及び上面を提供する。
前記それぞれのフィンのうちの一つ以上は、前記上部側壁間で測定される約20nm又はそれ以下の幅を含む。
前記それぞれのフィンのうちの一つ以上は、側壁イメージ伝送フィンを含む。
前記集積回路は、前記第1FET及び前記第2FET内にそれぞれ含まれる第1ゲート電極構造及び第2ゲート電極構造を更に含み、前記第1ゲート電極構造及び前記第2ゲート電極構造のそれぞれは、第1導電型ゲート層によって定義されたリセス(recess)内で、前記それぞれのゲート電極構造の外部の第1導電型ゲート層及び前記それぞれのゲート電極構造の内部の第2導電型ゲート層を含む。
前記第1導電型ゲート層及び前記第2導電型ゲート層は、それぞれ第1金属層及び第2金属層を含む。
前記第1金属層は、TiN、TaN、TiC、TaC、Si、又はSiGeを含み、前記第2金属層は、W及びAlのいずれか1つ以上を含む。
前記基板は、バルクシリコン(bulk silicon)又はSOI(silicon−on−insulator)基板を含む。
前記第1物質は、Siを含み、前記第2物質は、SiGeを含む。
前記第1FET及び前記第2FETは、NMOSFETを含み、前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を含む第1物質を含み、前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記第1格子定数より少ない第2格子定数を含む第2物質を含む。
前記第1物質は、Siを含み、前記第2物質は、SiCを含む。
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記基板表面下にいずれもリセスされる。
前記第1チャネル領域及び前記第2チャネル領域は、それぞれ基板から延びて素子分離膜から突出し、前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域間に位置する前記それぞれのフィンの上部側壁及び上面を提供する。
前記集積回路は、前記第1FET及び前記第2FET内にそれぞれ含まれる第1ゲート電極構造及び第2ゲート電極構造を更に含み、前記第1ゲート電極構造及び前記第2ゲート電極構造のそれぞれは、第1導電型ゲート層によって定義されたリセス内で、前記それぞれのゲート電極構造の外部の第1導電型ゲート層及び前記それぞれのゲート電極構造の内部の第2導電型ゲート層を含む。
前記第1導電型ゲート層及び前記第2導電型ゲート層は、それぞれ第1金属層及び第2金属層を含む。
前記第1金属層は、TiN、TaN、TiC、TaC、Si、又はSiGeを含み、前記第2金属層は、W及び/又はAlを含む。
前記基板は、バルクシリコン又はSOI(silicon−on−insulator)基板を含む。
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記第1チャネル領域及び前記第2チャネル領域と異なる格子定数を含む。
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記第1チャネル領域及び前記第2チャネル領域と異なる格子定数を含む。
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記基板表面下にいずれもリセスされる。
前記第1物質は、Siを含み、前記第2物質は、SiGeを含む。
前記第1FET及び前記第2FETは、NMOSFETを含み、前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を含む第1物質を含み、前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記第1格子定数より少ない第2格子定数を含む第2物質を含む。
前記第1物質は、Siを含み、前記第2物質は、SiCを含む。
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は。前記基板表面下にいずれもリセスされる。
前記第1チャネル領域及び前記第2チャネル領域は、それぞれ前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域間に位置する前記それぞれのフィンの上部側壁及び上段面を提供するために素子分離膜から突出するように前記基板から拡張するそれぞれのフィンを含む。
101、102、103、103a、104、205 第1フィン型トランジスタ
106、106a、107、107a、108、108a、411、412、421、422 フィン型トランジスタ
110、210 素子分離膜
121、123、511、512 トレンチ
125、321a 第1リセス
141 ダミーゲート絶縁膜
143 第1ダミーゲート電極
145 第1ゲート絶縁膜
147、351 第1ゲート電極
151 第1スペーサ
151a、151b、251a、251b、251c、451a、451b、451c 絶縁膜
155 第1層間絶縁膜
161、321 第1ソース/ドレイン
169 第1応力膜
201、202、203、203a、204、205 第2フィン型トランジスタ
225、311a 第2リセス
245 第2ゲート絶縁膜
247、352 第2ゲート電極
251、251d 第2スペーサ
255 第2層間絶縁膜
261、311 第2ソース/ドレイン
269 第2応力膜
310 第1フィン
320 第2フィン
330 第3フィン
340 第4フィン
350 コンタクト
353 第3ゲート電極
354 第4ゲート電極
361、362 共有コンタクト
371、372 配線
410 ロジック領域
420 SRAM形成領域
460 第1マスク
470 第2マスク
480 第3マスク
501 犠牲パターン
505 マスク層
506、2103、2104 マスクパターン
1100 電子システム
1110 コントローラ
1120 入出力装置
1130 記憶装置
1140 インターフェース
1150 バス
F1 第1フィン
F2 第2フィン
L1 第1距離
L2 第2距離
Claims (49)
- 基板上に特定導電型の第1FET及び第2FETを有し、
前記第1FETの第1ソース/ドレイン領域から前記第1FETの第1チャネル領域の中心までの距離は、前記第2FETの第2ソース/ドレイン領域から前記第2FETの第2チャネル領域の中心までの距離より近いことを特徴とする集積回路。 - 前記第1ソース/ドレイン領域と前記第1チャネル領域との間の第1インターフェースから前記第1チャネル領域の中心までの距離は、前記第2ソース/ドレイン領域と前記第2チャネル領域との間の第2インターフェースから前記第2チャネル領域の中心までの距離より近いことを特徴とする請求項1に記載の集積回路。
- 前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、特定格子定数を含み、
前記第1ソース/ドレイン領域は、前記第2ソース/ドレイン領域が前記第2チャネル領域に適用する応力より更に大きい応力を前記第1チャネル領域に適用することを特徴とする請求項1に記載の集積回路。 - 前記第1ソース/ドレイン領域は、前記第1FETのゲート構造の最外側の下段コーナーを通り前記第1チャネル領域に拡張して前記第1FETの下にアンダーカット領域を定義し、
前記第2ソース/ドレイン領域は、前記第2FETのゲート構造に整列(align)されることを特徴とする請求項3に記載の集積回路。 - 前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、それぞれ第1上昇した(raised)ソース/ドレイン領域及び第2上昇したソース/ドレイン領域を含み、
前記第1ソース/ドレイン領域は、前記第1FETのゲート構造の最外側の下段コーナーを通り前記第1チャネル領域に拡張して前記第1FETの下に第1アンダーカット領域を定義し、
前記第2ソース/ドレイン領域は、前記第2FETのゲート構造の最外側の下段コーナーを通り前記第2チャネル領域に拡張して前記第2FETの下に第2アンダーカット領域を定義することを特徴とする請求項1に記載の集積回路。 - 前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記第1チャネル領域及び前記第2チャネル領域と異なる格子定数を含むことを特徴とする請求項1に記載の集積回路。
- 前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、それぞれ第1上昇した(raised)ソース/ドレイン領域及び第2上昇したソース/ドレイン領域を含み、
前記第1ソース/ドレイン領域は、前記第1チャネル領域に入り前記第1FETのゲート構造の最外側の下段コーナーを囲んで前記第1FETの下にアンダーカット領域を定義し、
前記第2ソース/ドレイン領域は、前記第2FETのゲート構造に整列(align)されて形成されることを特徴とする請求項1に記載の集積回路。 - 前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、それぞれ第1上昇した(raised)ソース/ドレイン領域及び第2上昇したソース/ドレイン領域を含み、
前記第1ソース/ドレイン領域は、前記第1チャネル領域に入り前記第1FETのゲート構造の最外側の下段コーナーを囲んで前記第1FETの下に第1アンダーカット領域を定義し、
前記第2ソース/ドレイン領域は、前記第2チャネル領域に入り前記第2FETのゲート構造の最外側の下段コーナーを囲んで前記第2FETの下に第2アンダーカット領域を定義することを特徴とする請求項1に記載の集積回路。 - 前記第1FETのゲート構造の外部側壁を含んで第1厚さを提供する第1スペーサと、
前記第2FETのゲート構造の外部側壁を含んで第1厚さより大きい第2厚さを提供する第2スペーサを更に含むことを特徴とする請求項1に記載の集積回路。 - 前記第1ソース/ドレイン領域は、前記第1スペーサに自己整合的に形成され、
前記第2ソース/ドレイン領域は、前記第2スペーサに自己整合的に形成されることを特徴とする請求項9に記載の集積回路。 - 前記第1スペーサ内に含まれる多数の層は、前記第2スペーサ内に含まれる多数の層より少ないことを特徴とする請求項9に記載の集積回路。
- 前記第1ソース/ドレイン領域は、前記第1スペーサに自己整合的に形成され、
前記第2ソース/ドレイン領域は、前記第2スペーサに自己整合的に形成されることを特徴とする請求項11に記載の集積回路。 - 前記第1FET及び前記第2FETは、PMOSFETを含み、
前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を含む第1物質を含み、
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記第1格子定数より大きい第2格子定数を含む第2物質を含むことを特徴とする請求項1に記載の集積回路。 - 前記第1物質は、Siを含み、
前記第2物質は、SIGeを含むことを特徴とする請求項13に記載の集積回路。 - 前記第1FET及び前記第2FETは、NMOSFETを含み、
前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を含む第1物質を含み、
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記第1格子定数より少ない第2格子定数を含む第2物質を含むことを特徴とする請求項1に記載の集積回路。 - 前記第1物質は、Siを含み、
前記第2物質は、SiCを含むことを特徴とする請求項15に記載の集積回路。 - 前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記基板表面下にいずれもリセスされることを特徴とする請求項1に記載の集積回路。
- 前記第1チャネル領域及び前記第2チャネル領域は、それぞれ基板から延びて素子分離膜から突出し、前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域間に位置するそれぞれのフィンの上部側壁及び上面を提供することを特徴とする請求項1に記載の集積回路。
- 前記それぞれのフィンのうちの一つ以上は、前記上部側壁間で測定される20nm又はそれ以下の幅を含むことを特徴とする請求項18に記載の集積回路。
- 前記それぞれのフィンのうちの一つ以上は、側壁イメージ伝送フィンを含むことを特徴とする請求項19に記載の集積回路。
- 前記第1FET及び前記第2FET内にそれぞれ含まれる第1ゲート電極構造及び第2ゲート電極構造を更に含み、
前記第1ゲート電極構造及び前記第2ゲート電極構造のそれぞれは、第1導電型ゲート層によって定義されたリセス内で、前記それぞれのゲート電極構造の外部の第1導電型ゲート層及び前記それぞれのゲート電極構造の内部の第2導電型ゲート層を含むことを特徴とする請求項1に記載の集積回路。 - 前記第1導電型ゲート層及び前記第2導電型ゲート層は、それぞれ第1金属層及び第2金属層を含むことを特徴とする請求項21に記載の集積回路。
- 前記第1金属層は、TiN、TaN、TiC、TaC、Si、又はSiGeを含み、
前記第2金属層は、W及びAlのいずれか1つ以上を含むことを特徴とする請求項21に記載の集積回路。 - 前記基板は、バルクシリコン又はSOI(silicon−on−insulator)基板を含むことを特徴とする請求項1に記載の集積回路。
- 基板と、
前記基板上に形成された特定導電型の第1FETとして、第1ゲート電極構造、第1ソース/ドレイン領域、及び第1チャネル領域を含み、前記第1ソース/ドレイン領域と前記第1チャネル領域との間の第1インターフェースが前記第1チャネル領域の中心から前記基板内の第1距離で前記第1ゲート電極構造に整列(align)された第1FETと、
前記基板上に形成された特定導電型の第2FETとして、第2ゲート電極構造、第2ソース/ドレイン領域、及び第2チャネル領域を含み、前記第2ソース/ドレイン領域が前記第2ゲート電極構造の下段外周コーナーを囲み、前記第2チャネル領域の中心から前記第1距離より少ない第2距離で前記第2ソース/ドレイン領域と前記第2チャネル領域との間の第2インターフェースを前記基板内に形成する第2FETと、を有することを特徴とする集積回路。 - 前記第1FET及び前記第2FETは、PMOSFETを含み、
前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を含む第1物質を含み、
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記第1格子定数より大きい第2格子定数を含む第2物質を含むことを特徴とする請求項25に記載の集積回路。 - 前記第1物質は、Siを含み、
前記第2物質は、SiGeを含むことを特徴とする請求項26に記載の集積回路。 - 前記第1FET及び前記第2FETは、NMOSFETを含み、
前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を含む第1物質を含み、
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記第1格子定数より少ない第2格子定数を含む第2物質を含むことを特徴とする請求項25に記載の集積回路。 - 前記第1物質は、Siを含み、
前記第2物質は、SiCを含むことを特徴とする請求項28に記載の集積回路。 - 前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記基板表面下にいずれもリセスされることを特徴とする請求項25に記載の集積回路。
- 前記第1チャネル領域及び前記第2チャネル領域は、それぞれ基板から延びて素子分離膜から突出し、前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域間に位置する前記それぞれのフィンの上部側壁及び上面を提供することを特徴とする請求項25に記載の集積回路。
- 前記第1FET及び前記第2FET内にそれぞれ含まれる第1ゲート電極構造及び第2ゲート電極構造を更に含み、
前記第1ゲート電極構造及び前記第2ゲート電極構造のそれぞれは、第1導電型ゲート層によって定義されたリセス内で、前記それぞれのゲート電極構造の外部の第1導電型ゲート層及び前記それぞれのゲート電極構造の内部の第2導電型ゲート層を含むことを特徴とする請求項25に記載の集積回路。 - 前記第1導電型ゲート層及び前記第2導電型ゲート層は、それぞれ第1金属層及び第2金属層を含むことを特徴とする請求項32に記載の集積回路。
- 前記第1金属層は、TiN、TaN、TiC、TaC、Si、又はSiGeを含み、
前記第2金属層は、W及びAlのいずれか1つ以上を含むことを特徴とする請求項32に記載の集積回路。 - 前記基板は、バルクシリコン又はSOI(silicon−on−insulator)基板を含むことを特徴とする請求項25に記載の集積回路。
- 前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記第1チャネル領域及び前記第2チャネル領域と異なる格子定数を含むことを特徴とする請求項25に記載の集積回路。
- 基板と、
前記基板上に形成された特定導電型の第1FETとして、第1ゲート電極構造、第1ソース/ドレイン領域、及び第1チャネル領域を含み、前記第1ソース/ドレイン領域が前記第1ゲート電極構造の下段外周コーナーを囲み、前記第1チャネル領域の中心からの第1距離で前記第1ソース/ドレイン領域と前記第1チャネル領域との間の第1インターフェースを前記基板内に形成する第1FETと、
前記基板上に形成された特定導電型の第2FETとして、第2ゲート電極構造、第2ソース/ドレイン領域、及び第2チャネル領域を含み、前記第2ソース/ドレイン領域が前記第2ゲート電極構造の下段外周コーナーを囲み、前記第1距離より少ない第2距離で前記第2ソース/ドレイン領域と前記第2チャネル領域との間の第2インターフェースを前記基板内に形成し、前記第1ソース/ドレイン領域が前記第1チャネル領域に適用する応力より大きい応力を前記第2ソース/ドレイン領域が前記第2チャネル領域に適用する第2FETと、を有することを特徴とする集積回路。 - 前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記第1チャネル領域及び前記第2チャネル領域と異なる格子定数を含み、
前記集積回路は、前記第1FET上の第1応力薄膜及び前記第2FET上の第2応力薄膜を含むことを特徴とする請求項37に記載の集積回路。 - 前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記第1チャネル領域及び前記第2チャネル領域と異なる格子定数を含むことを特徴とする請求項37に記載の集積回路。
- 前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記基板表面下にいずれもリセスされることを特徴とする請求項37に記載の集積回路。
- 基板と、
前記基板上に形成された特定導電型の第1FETとして、第1ゲート電極構造、第1ゲート電極構造側壁上の第1スペーサ構造、第1ソース/ドレイン領域、及び第1チャネル領域を含み、前記第1ソース/ドレイン領域と前記第1チャネル領域との間の第1インターフェースが前記第1チャネル領域の中心から前記基板内の第1距離で前記第1スペーサ構造に整列(align)された第1FETと、
前記基板上に形成された特定導電型の第2FETとして、第2ゲート電極構造、前記第1スペーサ構造より多いスペーサ層を含む前記第2ゲート電極構造側壁上の第2スペーサ構造、第2ソース/ドレイン領域、及び第2チャネル領域を含み、前記第2ソース/ドレイン領域と前記第2チャネル領域との間の第2インターフェースが前記第2チャネル領域の中心から前記基板内の前記第1距離より大きい第2距離で前記第2スペーサ構造に整列(align)された第2FETと、を有することを特徴とする集積回路。 - 前記第1FET及び前記第2FETは、PMOSFETを含み、
前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を含む第1物質を含み、
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記第1格子定数より大きい第2格子定数を含む第2物質を含むことを特徴とする請求項41に記載の集積回路。 - 前記第1物質は、Siを含み、
前記第2物質は、SiGeを含むことを特徴とする請求項42に記載の集積回路。 - 前記第1FET及び前記第2FETは、NMOSFETを含み、
前記第1チャネル領域及び前記第2チャネル領域は、第1格子定数を含む第1物質を含み、
前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記第1格子定数より少ない第2格子定数を含む第2物質を含むことを特徴とする請求項41に記載の集積回路。 - 前記第1物質は、Siを含み、
前記第2物質は、SiCを含むことを特徴とする請求項44に記載の集積回路。 - 前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域は、前記基板表面下にいずれもリセスされることを特徴とする請求項41に記載の集積回路。
- 前記第1チャネル領域及び前記第2チャネル領域は、それぞれ前記第1ソース/ドレイン領域及び前記第2ソース/ドレイン領域間に位置する前記それぞれのフィンの上部側壁及び上段面を提供するために素子分離膜から突出するように前記基板から拡張するそれぞれのフィンを含むことを特徴とする請求項41に記載の集積回路。
- 基板のロジック領域内に含まれる特定導電型の第1FETと、
前記基板のSRAM領域内に含まれる特定導電型の第2FETと、を有し、
前記第1FETの第1ソース/ドレインが前記第1FETの第1チャネル領域から離れた距離は、前記第2FETの第1ソース/ドレインが前記第2FETの第2チャネル領域から離れた距離と異なることを特徴とする集積回路。 - 前記第1ソース/ドレイン領域と前記第1チャネル領域との間の第1インターフェース、及び前記第2ソース/ドレイン領域と前記第2チャネル領域との間の第2インターフェースは、前記第1チャネル領域及び前記第2チャネル領域の中心から異なるように分離されることを特徴とする請求項48に記載の集積回路。
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