JP2012505552A - フィン電界効果トランジスタ（フィンｆｅｔ）デバイスの製造方法 - Google Patents

フィン電界効果トランジスタ（フィンｆｅｔ）デバイスの製造方法 Download PDF

Info

Publication number
JP2012505552A
JP2012505552A JP2011531269A JP2011531269A JP2012505552A JP 2012505552 A JP2012505552 A JP 2012505552A JP 2011531269 A JP2011531269 A JP 2011531269A JP 2011531269 A JP2011531269 A JP 2011531269A JP 2012505552 A JP2012505552 A JP 2012505552A
Authority
JP
Japan
Prior art keywords
insulating spacer
width
fin
fins
sidewall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011531269A
Other languages
English (en)
Other versions
JP5377654B2 (ja
Inventor
スン−チュル・ソン
モハメド・ハッサン・アブ−ラハマ
ボム−モ・ハン
Original Assignee
クアルコム，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム，インコーポレイテッド filed Critical クアルコム，インコーポレイテッド
Publication of JP2012505552A publication Critical patent/JP2012505552A/ja
Application granted granted Critical
Publication of JP5377654B2 publication Critical patent/JP5377654B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

フィン電界効果トランジスタ（フィンＦＥＴ）を用いた半導体の製造方法が開示される。特定の実施形態の方法は、第一の幅によって離隔された第一の側壁及び第二の側壁を有する第一のダミー構造体をシリコン基板上に堆積させるステップを含む。また、本方法は、第一のダミー構造体を堆積させるのと同時に第二のダミー構造体をシリコン基板上に堆積させるステップも含む。第二のダミー構造体は、第二の幅によって離隔された第三の側壁及び第四の側壁を有する。第二の幅は第一の幅よりも実質的に大きい。第一のダミー構造体を用いて略第一の幅によって離隔された第一の対のフィンを形成する。第二のダミー構造体を用いて略第二の幅によって離隔された第二の対のフィンを形成する。

Description

本発明は一般的に、フィン電界効果トランジスタ（フィンＦＥＴ，ｆｉｎ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）デバイスの製造方法に関する。
スタティックランダムアクセスメモリ（ＳＲＡＭ，ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）ビットセルは、垂直二重ゲート又は三重ゲートフィン電界効果トランジスタ（フィンＦＥＤ）を用いて実現可能である。フィンＦＥＴを用いると、ＳＲＡＭビットセルが、従来の平面状の相補型金属酸化物半導体（ＣＭＯＳ，Ｃｏｍｐｌｉｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術に対する一つ以上の利点（小さなビットセルサイズ、大きなセル電流、低いセル漏れ電流、高いスタティックノイズマージン等）を有することができる。フィンＦＥＴは、偶数個のフィンが得られる側壁転写法を用いて形成可能である。側壁転写法を用いて奇数個のフィンを有するフィンＦＥＴデバイスを製造する場合、偶数個のフィンを形成した後に一つのフィンを除去する。しかしながら、一つのフィンを除去して奇数個のフィンを得ることは、困難なプロセスであり、高い精度を要する。
米国特許出願公開第２００８／１９１２８２号明細書 特開２００８−１１７８１６号公報 米国特許出願公開第２００７／１７０５２１号明細書 米国特許第６８７２６４７号明細書 米国特許出願公開第２００５／０９４４３４号明細書 米国特許出願公開第２００７／０６３２７６号明細書 米国特許出願公開第２００４／２６２６９８号明細書 米国特許第６９５１７８４号明細書 米国特許出願公開第２００８／３０８８８０号明細書
Ｙａｎｇ‐Ｋｙｕ Ｃｈｏｉ外、"Ａ Ｓｐａｃｅｒ Ｐａｔｔｅｒｎｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｎａｎｏｓｃａｌｅ ＣＭＯＳ"、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、ＩＥＥＥ ＳＥＲＶＩＣＥ ＣＥＮＴＥＲ、（米国ニュージャージー州ピスカタウェイ）、２００２年３月１日、第４９巻、第３号
特定の実施形態の一方法は、第一の幅によって離隔された第一の側壁及び第二の側壁を有する第一のダミー構造体をシリコン基板上に堆積させるステップを含む。また、本方法は、第一のダミー構造体を堆積させるのと同時に第二のダミー構造体をシリコン基板上に堆積させるステップも含む。第二のダミー構造体は、第二の幅によって離隔された第三の側壁及び第四の側壁を有する。第二の幅は第一の幅よりも実質的に大きい。第一のダミー構造体は、略第一の幅によって離隔された第一の対のフィンを形成するのに用いられる。第二のダミー構造体は、略第二の幅によって離隔された第二の対のフィンを形成するのに用いられる。
他の特定の実施形態では、電子デバイスが開示される。本電子デバイスは、エッチングされたシリコン基板上の第一及び第二の凸部である第一の対のフィンを含む。第一の凸部は第二の凸部に実質的に平行である。第一の凸部及び第二の凸部は第一の幅によって離隔されている。また、本電子デバイスは、エッチングされたシリコン基板上の第二の幅によって離隔された第三及び第四の凸部である第二の対のフィンも含む。第二の幅は第一の幅と異なる。また、本電子デバイスは、エッチングされたシリコン基板上の第三の幅によって離隔された第五及び第六の凸部である第三の対のフィンも含む。第二の対のフィンは、第一の対のフィンと第三の対のフィンとの間に位置する。第一及び第二の対のフィンは、サイズの異なるダミー構造体を用いた備えたリソグラフィマスクの適用によって形成される。
他の特定の実施形態では、スタティックランダムアクセスメモリ（ＳＲＡＭ）の製造法が開示される。本方法は、リソグラフィマスクを用いて第一のダミー構造体を形成するステップを含む。第一のダミー構造体は、第一の幅及び第一の横方向に対向する側壁を有する。本本法は更に、第一のダミー構造体を形成するのと同時に第二のダミー構造体を形成するステップを含む。第二のダミー構造体は、第一の幅よりも実質的に大きな第二の幅を有する。第二のダミー構造体は第二の横方向に対向する側壁を有する。本方法は更に、第一のダミー構造体を形成するのと同時に第三のダミー構造体を形成するステップを含む。第三のダミー構造体は、第一の幅及び第三の横方向に対向する側壁を有する。本方法は更に、第一の横方向に対向する側壁上に第一の絶縁体を堆積させて第一の絶縁スペーサ及び第二の絶縁スペーサを形成するステップを含む。本方法は更に、第二の横方向に対向する側壁上に第二の絶縁体を堆積させて第三の絶縁スペーサ及び第四の絶縁スペーサを形成するステップを含む。本方法は更に、第三の横方向に対向する側壁上に第三の絶縁体を堆積させて第五の絶縁スペーサ及び第六の絶縁スペーサを形成するステップを含む。本方法は更に、第一のダミー構造体を除去するステップ、第二のダミー構造体を除去するステップ、及び第三のダミー構造体を除去するステップを含む。
他の特定の実施形態の方法は、第一の幅によって離隔された第一の側壁及び第二の側壁を有する第一のダミー構造体をシリコン基板上に堆積させるステップを含む。また、本方法は、第一のダミー構造体を堆積させるのと同時に第二のダミー構造体をシリコン基板上に堆積させるステップも含む。第二のダミー構造体は、第二の幅によって離隔された第三の側壁及び第四の側壁を有する。第二の幅は第一の幅よりも実質的に大きい。また、本方法は、第一の絶縁体を堆積させて第一の側壁に隣接する第一の絶縁スペーサ及び第二の側壁に隣接する第二の絶縁スペーサを形成するステップも含む。また、本方法は、第二の絶縁体を堆積させて第三の側壁に隣接する第三の絶縁スペーサ及び第四の側壁に隣接する第四の絶縁スペーサを形成するステップも含む。また、本方法は、第一のダミー構造体をシリコン基板から除去するステップも含む。また、本方法は、第二のダミー構造体をシリコン基板から除去するステップも含む。
開示される複数の実施形態の少なくとも一つによって提供される特定の利点は、ビットセルの特定の電界効果トランジスタ（ＦＥＴ）に対する大きなフィーチャサイズに起因する簡略化されたダミー構造パターニングプロセスである。開示される複数の実施形態の少なくとも一つによって提供される他の特定の利点は、二つのフィンが各プルアップデバイス用に使用されるので一つのプルアップＦＥＴを形成するのに一つのフィンを除去する必要が無い点である。
本発明の他の態様、利点及び特徴は、以下の図面の簡単な説明、発明の詳細な説明及び特許請求の範囲を含む本願全体を参照することによって明らかになるものである。
フィン電界効果トランジスタ（フィンＦＥＴ）デバイスの製造の第一の例示的な実施形態のブロック図である。 フィンＦＥＴデバイスの製造の第二の例示的な実施形態のブロック図である。 フィンＦＥＴデバイスの製造の第三の例示的な実施形態のブロック図である。 フィンＦＥＴデバイスの製造の第四の例示的な実施形態のブロック図である。 フィンＦＥＴデバイスの製造の第五の例示的な実施形態のブロック図である。 フィンＦＥＴデバイスの製造の第六の例示的な実施形態のブロック図である。 フィンＦＥＴデバイスの製造の第七の例示的な実施形態のブロック図である。 フィンＦＥＴデバイスの製造の第八の例示的な実施形態のブロック図である。 フィンＦＥＴデバイスの製造の第九の例示的な実施形態のブロック図である。 フィンＦＥＴデバイスの製造の第十の例示的な実施形態のブロック図である。 フィンＦＥＴデバイスの製造の第十一の例示的な実施形態のブロック図である。 フィンＦＥＴデバイスの製造の第十二の例示的な実施形態のブロック図である。 フィンＦＥＴデバイスの製造方法の第一の例示的な実施形態のフロー図である。 スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスの製造方法の第二の例示的な実施形態のフロー図である。 スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスの製造方法の第三の例示的な実施形態のフロー図である。
図１を参照すると、フィン電界効果トランジスタ（フィンＦＥＴ）デバイスの製造プロセスの一部の第一の例示的な実施形態が示されていて、一般的に参照符号１００が付されている。図１は、第一のウィンドウ１０６、第二のウィンドウ１０８、及び第三のウィンドウ１１０を含むリソグラフィマスク１０２を示す。リソグラフィマスク１０２を用いて、第一のダミー構造体１１２、第二のダミー構造体１１４、及び第三のダミー構造体１１６をリソグラフィプロセスを介してシリコン基板１０４上に同時に堆積させることができる。
第一のダミー構造体１１２は、第一の幅１１８、第一の側壁１２０、及び第二の側壁１２２を有する。例示的な一実施形態では、第一の側壁１２０及び第二の側壁１２２は、第一の横方向に対向する側壁である。第二のダミー構造体１１４は第二の幅１２４を有する。例示的な一実施形態では、第二の幅１２４が第一の幅１１８と異なり得る。例えば、第二の幅１２４は、第一の幅１１８よりも実質的に大きい。
第二のダミー構造体１１４は第三の側壁１２６及び第四の側壁１２８を有する。例示的な一実施形態では、第三の側壁１２６及び第四の側壁１２８のことを第二の横方向に対向する側壁と称する。第三のダミー構造体１１６は第三の幅１３０を有する。例示的な一実施形態では、第三の幅１３０は第一の幅１１８と略同じであり得る。第三のダミー構造体１１６は第五の側壁１３２及び第六の側壁１３４を有する。例示的な一実施形態では、第五の側壁１３２及び第六の側壁１３４のことを、第三の横方向に対向する側壁と称する。フィン電界効果トランジスタ（フィンＦＥＴ）デバイスの製造の側面図の一例が図９に示されている。
特定の例示的で非限定的な一実施形態では、第二の幅１２４は第一の幅１１８よりも大きく、第二の幅１２４は第三の幅１３０よりも大きい。例示的で非限定的な一実施形態では、第一の幅１１８及び第三の幅１２４は、１０から３０ナノメートル（ｎｍ）の間の幅であり、第二の幅１３０は４０から７０ｎｍの間の幅である。
第一の側壁１２０及び第二の側壁１２２を用いて、二重フィントランジスタを形成する。同様に、第五の側壁１３２及び第六の側壁１３４を用いて二重フィントランジスタを形成する。第二の幅１２４を第一の幅１１８及び第三の幅１３０よりも実質的に大きくすることによって、第三の側壁１２６及び第四の側壁１２８を別個の単一フィンデバイスにおいて使用することができる。第二の幅１２４のサイズが第一の幅１１８及び第三の幅１３０のものに実質的に等しい場合、別個の単一フィンデバイスを形成するためには、第三の側壁１２６又は第四の側壁１２８のいずれかが除去される。
従って、第一のダミー構造体の幅及び第三のダミー構造体の幅よりも大きな幅を有する第二のダミー構造体を形成することによって、簡略化されたダミー構造パターニングプロセスが可能となる。図４において詳述するように、第二のダミー構造体の大きな幅によって、ダミー構造体の側部上に堆積した物質の一部を簡単に除去することができて、第二の構造体を用いて別個の単一フィンデバイスを形成することができる。更に、本方法では、各フィンがＦＥＴ（プルアップＦＥＴ等）用に用いられるので、一つのフィンを除去する必要がない。本方法は、同様のレイアウト、つまり一つの二重フィン及び一つの単一フィンを有するレイアウトを有するフィンＦＥＴの製造に適用可能である。例えば、本方法は、一つの二重フィン及び一つの単一フィンを有するレイアウトを複数有するフィンＦＥＴの製造に適用可能である。
図２を参照すると、フィン電界効果トランジスタ（フィンＦＥＴ）デバイスの製造プロセスの一部の第二の例示的な実施形態が示されていて、一般的に参照符号２００が付されている。シリコン基板１０４は、第一の横方向に対向する側壁１２０及び１２２を有する第一のダミー構造体１１２と、第二の横方向に対向する側壁１２６及び１２８を有する第二のダミー構造体１１４と、第三の横方向に対向する側壁１３２及び１３４を有する第三のダミー構造体１１６とを含む。
第一の絶縁体２０２を第一の横方向に対向する側壁１２０及び１２２上に堆積させて、第一の絶縁スペーサ２０４及び第二の絶縁スペーサ２０６を形成し得る。第二の絶縁体２０８を第二の横方向に対向する側壁１２６及び１２８上に堆積させて、第三の絶縁スペーサ２１０及び第四の絶縁スペーサ２１２を形成し得る。第三の絶縁体２１４を第三の横方向に対向する側壁１３２及び１３４上に堆積させて、第五の絶縁スペーサ２１６及び第六の絶縁スペーサ２１８を形成し得る。
初め、第一の絶縁スペーサ２０４及び第二の絶縁スペーサ２０６が結合する。しかしながら、後続ステップにおいて、第一の絶縁スペーサ２０４及び第二の絶縁スペーサ２０６を結合させる絶縁体の部分が除去されて、第一の絶縁スペーサをエッチングマスクとして使用して第一のフィンを形成し、第二の絶縁スペーサをエッチングマスクとして使用して第二のフィンを形成することができる。更に、後続ステップにおいて、第三の絶縁スペーサ２１０及び第四の絶縁スペーサ２１２を結合させる絶縁体の部分が除去されて、第三のフィン及び第四のフィンを形成することができる。また、第五の絶縁スペーサ２１６及び第六の絶縁スペーサ２１８を結合させる絶縁体の部分が除去されて、第五のフィン及び第六のフィンを形成することができる。
図３を参照すると、フィン電界効果トランジスタ（フィンＦＥＴ）デバイスの製造プロセスの一部の第三の例示的な実施形態が示されていて、一般的に参照符号３００が付されている。図３では、第一のダミー構造体１１２、第二のダミー構造体１１４、及び第三のダミー構造体１１６が、シリコン基板１０４から除去されている。図３では、ダミー構造体１１２、１１４及び１１６が構造全体として除去されてものとして示されているが、ダミー構造体１１２、１１４及び１１６をエッチングを介して除去したり、溶解させたりし得る。
図４を参照すると、フィン電界効果トランジスタ（フィンＦＥＴ）デバイスの製造プロセスの一部の第四の例示的な実施形態が示されていて、一般的に参照符号４００が付されている。図４では、第一の絶縁スペーサ２０４、第二の絶縁スペーサ２０６、第三の絶縁スペーサ２１０、第四の絶縁スペーサ２１２、第五の絶縁スペーサ２１６、及び第六の絶縁スペーサ２１８が、シリコン基板１０４上に示されている。第一のネガティブフォトレジスト４０２が第三の絶縁スペーサ２１０上に施されていて、第二のネガティブフォトレジスト４０４が第四の絶縁スペーサ２１２上に施されている。
フォトレジスト４０２及び４０４を絶縁スペーサ２１０及び２１２上に施すと、絶縁スペーサ２１０及び２１２が絶縁スペーサ２０４及び２０６の幅よりも実質的に大きな幅によって離隔されているので、二つの単一フィンデバイスを簡単に形成することができる。対照的に、絶縁スペーサ２１０及び２１２が絶縁スペーサ２０４及び２０６の幅と実質的に等しい幅で離隔されている場合には、単一フィンデバイスを形成するのに、絶縁スペーサ２１０及び２１２の一方を除去する必要がある。絶縁スペーサ２１０及び２１２の間の幅は非常に小さいので、絶縁スペーサ２１０及び２１２が絶縁スペーサ２０４及び２０６の幅に実質的に等しい幅で離隔されている場合には、絶縁スペーサ２１０及び２１２の一方の除去は典型的には困難である。
図５を参照すると、フィン電界効果トランジスタ（フィンＦＥＴ）デバイスの製造プロセスの一部の第五の例示的な実施形態が示されていて、一般的に参照符号５００が付されている。図５は、第一のネガティブフォトレジスト４０２を施し第二のネガティブフォトレジスト４０４を施した後の図４のフィンＦＥＴデバイスを示す。図５は、第一のネガティブフォトレジスト４０２が第三の絶縁スペーサ２１０の一部を除去し、第二のネガティブフォトレジスト４０４が第四の絶縁スペーサ２１２の一部を除去した様子を示す。第三の絶縁スペーサ２１０の一部を除去することによって、第三の絶縁スペーサ２１０を単一フィンデバイス用に使用することができる。更に、第四の絶縁スペーサ２１２の一部を除去することによって、第四の絶縁スペーサ２１２を単一フィンデバイス用に使用することができる。
図６を参照すると、フィン電界効果トランジスタ（フィンＦＥＴ）デバイスの製造プロセスの一部の第六の例示的な実施形態が示されていて、一般的に参照符号６００が付されている。図６では、コンタクトパッド構造体６０２、コンタクトパッド構造体６０４、及びコンタクトパッド構造体６０６が、第一の絶縁スペーサ２０４の各部分上に堆積されている。コンタクトパッド構造体６０２、コンタクトパッド構造体６０４、及びコンタクトパッド構造体６０６が、第二の絶縁スペーサ２０６の各部分上に堆積されている。
コンタクトパッド構造体６０８及びコンタクトパッド構造体６１０を第三の絶縁スペーサ２１０上に堆積させ得る。コンタクトパッド構造体６１２及びコンタクトパッド構造体６１４を第四の絶縁スペーサ２１２上に堆積させ得る。コンタクトパッド構造体６１６、コンタクトパッド構造体６１８、及びコンタクトパッド構造体６２０を、第五の絶縁スペーサ２１６及び第六の絶縁スペーサ２１８上に堆積させ得る。
図７を参照すると、フィン電界効果トランジスタデバイス（フィンＦＥＴ）デバイスの製造プロセスの一部の第七の例示的な実施形態が示されていて、一般的に参照符号７００が付されている。エッチング７０２を図６のシリコン基板１０４上に適用して、エッチングされたシリコン基板７０４を形成する。例示的な一実施形態では、エッチング７０２はシリコンエッチングであり得る。
図６の絶縁スペーサ２０４、２０６、２１０、２１２、２１６及び２１８は、エッチングマスクとして機能して、エッチング７０２によって複数のフィンが形成される。エッチング７０２を用いて、第一の絶縁スペーサ２０４の下に第一のフィン７１２、第二の絶縁スペーサ２０６の下に第二のフィン７１４、第三の絶縁スペーサ２１０の下に第三のフィン７２２、第四の絶縁スペーサ２１２の下に第四のフィン７２８、第五の絶縁スペーサ２１６の下に第五のフィン７３６、及び第六の絶縁スペーサ２１８の下に第六のフィン７３８を形成し得る。更に、エッチング７０２によって、第一及び第二の絶縁スペーサ２０４及び２０６の下に第七及び第八のフィン７４２及び７４４を形成し、第五及び第六の絶縁スペーサ２１６及び２１８の下に第九及び第十のフィン７４６及び７４８を形成し得る。従って、エッチング７０２によって、絶縁スペーサ２０４、２０６、２１０、２１２、２１６及び２１８をエッチングマスクとして用いて、エッチングされた基板７０４上に、フィン７１２、７１４、７４２、７４４、７２２、７２８、７３６、７３８、７４６及び７４８を形成し得る。例示的な一実施形態では、フィン７１２、７１４、７４２、７４４、７２２、７２８、７３６、７３８、７４６及び７４８の少なくとも一つが１５ナノメートル未満の幅のものであり得る。
更に、図６のコンタクトパッド構造体６０２、６０４、及び６０６がエッチングマスクとして機能して、エッチング７０２によってコンタクト７０６、７０８及び７１０がそれぞれ形成される。更に、エッチング７０２が完了した後に、コンタクトパッド構造体６０８及び６１０が除去されて、コンタクト７１８及び７２０をそれぞれ露出し得る。また、エッチング７０２が完了した後に、コンタクトパッド構造体６１２及び６１４が除去されて、コンタクト７２４及び７２６をそれぞれ露出し得る。また、エッチング７０２が完了した後に、コンタクトパッド構造体６１６、６１８及び６２０が除去されて、コンタクト７３０、７３２及び７３４を露出し得る。
図８を参照すると、フィン電界効果トランジスタ（フィンＦＥＴ）デバイスの製造プロセスの一部の第八の例示的な実施形態が示されていて、一般的に参照符号８００が付されている。図８は、本願で説明されるフィンＦＥＴ製造プロセスを用いて、６トランジスタ（６Ｔ）スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルを製造する方法を示す。
第一の電界効果トランジスタ８０２を、エッチングされたシリコン基板７０４上にフィン７１２及び７１４を横切る第一のゲート構造体８０４を堆積させて、その第一のゲート構造体８０４の一端にゲートパッド領域部８０６を堆積させることによって形成し得る。ゲートパッド領域部８０６は、信号又は電圧を第一のゲート構造体８０４に印加して、第一のゲート構図体８０４がフィン７１２及び７１４を通る電流を変調させることを可能にする。例示的な一実施形態では、第一の電界効果トランジスタ（ＦＥＴ）８０２は、パスゲート電界効果トランジスタであり得る。
第二の電界効果トランジスタ８０８及び第三の電界効果トランジスタ８１０を、フィン７４２、７４４及び７２２を横切る第二のゲート構造体８１２を堆積させて、その第二のゲート構造体８１２の一端にゲートパッド領域部８１４を堆積させることによって形成し得る。ゲートパッド領域部８１４は、電圧又は信号を第二のゲート構造体８１２に印加して、第二のゲート構造体８１２が、その第二のゲート構造体８１２を介してフィン７４２、７４４及び７２２を通る電流を変調させることを可能にする。例示的な一実施形態では、第二の電界効果トランジスタ８０８はプルダウン電界効果トランジスタであり、第三の電界効果トランジスタ８１０はプルアップ電界効果トランジスタである。
第四の電界効果トランジスタ８１６を、フィン７４６及び７４８を横切る第三のゲート構造体８１８を堆積させて、その第三のゲート構造体８１８の一端にゲートパッド領域部８２０を堆積させることによって形成し得る。ゲートパッド領域部８２０は、信号又は電圧を第三のゲート構造体８１８に印加して、フィン７４６及び７４８を通る電流を変調させることを可能にする。例示的な一実施形態では、第四の電界効果トランジスタ８１６はパスゲート電界効果トランジスタである。
第五の電界効果トランジスタ８２２及び第六の電界効果トランジスタ８２４を、フィン７２８、７３６及び７３８を横切る第四のゲート構造体８２６を堆積させて、その第四のゲート構造体８２６の一端にゲートパッド領域部８２８を堆積させることによって形成し得る。ゲートパッド領域部８２８は、信号又は電圧を第四のゲート構造体８２６に印加して、第四のゲート構造体８２６が、フィン７２８、７３６、及び７３８を通る電流を変調させることを可能にする。例示的な一実施形態では、第二の電界効果トランジスタ８０８はプルダウン電界効果トランジスタであり、第三の電界効果トランジスタ８１０はプルアップ電界効果トランジスタである。例示的な一実施形態では、第五の電界効果トランジスタはプルダウン電界効果トランジスタであり、第六の電界効果トランジスタ８２４はプルアップ電界効果トランジスタである。トランジスタ８０２、８０８、８１０、８１６、８２２及び８２４は相互接続されて、６Ｔ ＳＲＡＭビットセルとして動作し得る。
従って、図１の第一の幅１１８よりも実質的に大きな第二の幅１２４を有するダミー構造体１１４を堆積させることによって、結果物のフィン７２２及び７２８が、略第二の幅１２４によって離隔される。第二の幅１２４は第一の幅１１８及び第三の幅１３０よりも実質的に大きいので、この第二の幅１２４によって、トランジスタ８１０及び８２４がそれぞれ、単一のフィンを使用する一方、トランジスタ８０２、８０８、８１６及び８２２がそれぞれ二つのフィンを使用することが可能になる。
図９〜図１２は、変更可能な幅を有するダミー構造体を用いた側壁転写法を示す。図９を参照すると、フィン電界効果トランジスタ（フィンＦＥＴ）デバイスの製造プロセスの一部の第九の例示的な実施形態が示されていて、一般的に参照符号９００が付されている。図９は、透視側面図を用いてフィンＦＥＴの製造を示す。例示的な一実施形態では、図９は、図１の製造プロセスの一部１００の側面図を示す。
リソグラフィマスク９０２は、第一のウィンドウ９０６、第二のウィンドウ９０８、及び第三のウィンドウ９１０を含む。リソグラフィマスク９０２を用いて、シリコン基板９０４上に第一のダミー構造体９１２、第二のダミー構造体９１４、及び第三のダミー構造体９１６を単一のリソグラフィプロセスで同時に形成し得る。
第一のダミー構造体９１２は、第一の幅９１８によって離隔された第一の横方向に対向する側壁９２０及び９２２を有する。第二のダミー構造体９１４は、第二の幅９２４によって離隔された第二の横方向に対向する側壁９２６及び９２８を有する。例示的な一実施形態では、第二の幅９２４は第一の幅９１８と異なり得る。例えば、第二の幅９２４は、第一の幅９１８よりも実質的に大きい。第三のダミー構造体９１６は、第三の幅９３０によって離隔された第三の横方向に対向する側壁９３２及び９３４を有する。
図１０を参照すると、フィン電界効果トランジスタ（フィンＦＥＴ）の製造プロセスの一部の第十の例示的な実施形態が示されていて、一般的に参照符号１０００が付されている。例示的な一実施形態では、図１０は、図２の製造プロセスの一部２００の側面図を示す。シリコン基板９０４は、第一の横方向に対向する側壁９２０及び９２２を有する第一のダミー構造体９１２、第二の横方向に対向する側壁９２６及び９２８を有する第二のダミー構造体９１４、及び第三の横方向に対向する側壁９３２及び９３４を有する第三のダミー構造体９１６を含む。絶縁体１００２、１００８及び１０１４が、横方向に対向する側壁９２０、９２２、９２６、９２８、９３２及び９３４上に堆積されて、絶縁スペーサ１００４、１００６、１０１０、１０１２、１０１６及び１０１８がそれぞれ形成されている。
図１１を参照すると、フィン電界効果トランジスタ（フィンＦＥＴ）デバイスの製造プロセスの一部の第十一の例示的な実施形態が示されていて、一般的に参照符号１１００が付されている。例示的な一実施形態では、図１１は、図３の製造プロセスの一部３００の側面図を示す。図１１では、第一のダミー構造体９１２、第二のダミー構造体９１４、及び第三のダミー構造体９１６がシリコン基板９０４から除去されている。図１１は、ダミー構造体９１２、９１４及び９１６が構造全体として除去されている様子を示すが、ダミー構造体９１２、９１４及び９１６はエッチングによって除去されたり、溶解されたりし得る。ダミー構造体９１２、９１４及び９１６が除去されると、絶縁スペーサ１００４、１００６、１０１０、１０１２、１０１６及び１０１８がシリコン基板９０４上に残る。
図１２を参照すると、フィン電界効果トランジスタ（フィンＦＥＴ）の製造プロセスの一部の第十二の例示的な実施形態が示されていて、一般的に参照符号１２００が付されている。例示的な一実施形態では、図１２は、図７の製造プロセス７００の側面図を示すが、図示のためコンタクトが除去されている。図１２のフィンＦＥＴデバイスは、エッチング１２０２が適用されて、図１１のシリコン基板９０４から絶縁スペーサ１００４、１００６、１０１０、１０１２、１０１６及び１０１８が除去された結果を示す。例示的な一実施形態では、エッチング１２０２はシリコンエッチングであり得る。エッチング１２０２を用いて、第一の絶縁スペーサの下に第一のフィン１２０６、第二の絶縁スペーサ１００６の下に第二のフィン１２０８、第三の絶縁スペーサ１０１０の下に第三のフィン１２１０、第四の絶縁スペーサ１０１２の下に第四のフィン１２１２、第五の絶縁スペーサ１０１６の下に第五のフィン１２１４、及び第六の絶縁スペーサ１０１８の下に第六のフィン１２１６を形成する。従って、エッチング１２０２では、図１１の絶縁スペーサ１００４、１００６、１０１０、１０１２、１０１６及び１０１８がエッチングマスクとして使用されて、フィン１２０６、１２０８、１２１０、１２１２、１２１４及び１２１６が形成される。例示的な一実施形態では、フィン１２０６、１２０８、１２１０、１２１２、１２１４及び１２１６の少なくとも一つは、１５ナノメートル未満の幅のものであり得る。
各フィンは、エッチングされたシリコン基板１２０４上の凸部である。フィンは、第一の対のフィン１２０６及び１２０８、第二の対のフィン１２１０及び１２１２、第三の対のフィン１２１４及び１２１６等の対で形成される。各対のフィンは、互いに実質的に平行で、図９のダミー構造体９１２、９１４及び９１６の幅に対応する幅によって離隔されている。第一の対のフィン１２０６及び１２０８は、略図１の第一の幅１１８によって離隔されていて、第二の対のフィン１２１０及び１２１２は、略第二の幅１２４によって離隔されていて、第三の対のフィン１２１４及び１２１６は、略第三の幅１３０によって離隔されている。第二の対のフィン１２１０及び１２１２は、第一の対のフィン１２０６及び１２０８と、第三の対のフィン１２１４及び１２１６との間に位置していて、図８のトランジスタ８１０及び８２４等の別個の単一フィントランジスタにおいて使用され得る。
図１３は、フィン電界効果トランジスタ（フィンＦＥＴ）デバイスの製造方法の第一の例示的な実施形態のフロー図である。１３０２において、第一のダミー構造体をシリコン基板上に堆積させる。第一のダミー構造体は、第一の幅によって離隔された第一の側壁及び第二の側壁を有する。続いて１３０４において、第一のダミー構造体を堆積させるのと同時に、第二のダミー構造体をシリコン基板上に堆積させる。第二のダミー構造体は、第二の幅によって離隔された第三の側壁及び第四の側壁を有する。第二の幅は第一の幅よりも実質的に大きい。続いて１３０６において、第一のダミー構造体は、略第一の幅によって離隔された第一の対のフィンを形成するのに用いられ、第二のダミー構造体は、略第二の幅によって離隔された第二の対のフィンを形成するのに用いられる。特定の実施形態では、第一及び第二のダミー構造体は、図１のダミー構造体１０６及び１０８である。
続いて１３０８において、第一の絶縁体を堆積させて、第一の側壁に隣接する第一の絶縁スペーサを形成し、且つ第二の側壁に隣接する第二の絶縁スペーサを形成する。続いて１３１０において、第二の絶縁体を堆積させて、第三の側壁に隣接する第三の絶縁スペーサ及び第四の側壁に隣接する第四の隣接スペーサを形成する。特定の実施形態では、第一、第二、第三、及び第四の絶縁スペーサは、図２の絶縁スペーサ２０４、２０６、２１０及び２１２である。
続いて１３１２において、第一及び第二のダミー構造体をシリコン基板から除去する。特定の実施形態では、第一及び第二のダミー構造体を、エッチングプロセス又は他のダミー構造体を溶解するプロセスを用いたダミー構造体の溶解によって除去する。続いて１３１４において、第三の絶縁スペーサ及び第四の絶縁スペーサの少なくとも一方の一部を除去する。特定の実施形態では、図５に示されるようなネガティブフォトレジストプロセスを行って、第三及び第四の絶縁スペーサの少なくとも一方の一部を除去する。
続いて１３１６において、コンタクトパッド構造体を、第一の絶縁スペーサ、第二の絶縁スペーサ、第三の絶縁スペーサ、及び第四の絶縁スペーサのうち少なくとも一つの少なくとも一部の上に堆積させる。特定の実施形態では、図６に示されるようなコンタクトパッド構造体を、複数の絶縁スペーサのうち少なくとも一つの少なくとも一部の上に堆積させ得る。
続いて１３１８において、第一の絶縁スペーサ、第二の絶縁スペーサ、第三の絶縁スペーサ、及び第四の絶縁スペーサをエッチングマスクとして使用するエッチングを行い、複数のフィンを形成する。特定の実施形態では、実施されるエッチングはシリコンエッチングプロセスである。エッチングの結果の一例が図７に示されている。特定の実施形態では、複数のフィンは、６トランジスタ（６Ｔ）スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルに組み込まれる。
続いて１３２０において、少なくとも一つの電界効果トランジスタ（ＦＥＴ）を、第一のゲート構造体が複数のフィンのうち少なくとも一つのフィンを通る電流を変調させることができるように形成する。特定の実施形態では、少なくとも一つの電界効果トランジスタは、図８に示されるようなプルアップＦＥＴ、プルダウンＦＥＴ、及びパスゲートＦＥＴのうちの一つである。特定の実施形態では、少なくとも一つのフィンは１５ナノメートル未満の幅のものである。
続いて１３２２において、第一の絶縁スペーサ及び第二の絶縁スペーサを用いて形成されたフィンを通る電流を変調させる第一のゲートを用いて、プルダウンＦＥＴを形成する。続いて１３２４において、第三の絶縁スペーサ又は第四の絶縁スペーサを用いて形成されたフィンを通る電流を変調させる第二のゲートを用いて、プルアップＦＥＴを形成する。本方法は１３２６において終了する。
図１４は、フィン電界効果トランジスタ（フィンＦＥＴ）デバイスの製造方法の第二の例示的な実施形態のフロー図である。１４０２において、リソグラフィマスクを用いて第一のダミー構造体を形成する。第一のダミー構造体は第一の幅及び第一の横方向に対向する側壁を有する。続いて１４０４において、第一のダミー構造体と同時に第二のダミー構造体を形成する。第二のダミー構造体は第二の横方向に対向する側壁を有する。第二のダミー構造体は、第一の幅よりも大きな第二の幅を有し得る。例示的な一実施形態では、第二のダミー構造体は、第一の幅よりも実質的に大きな第二の幅を有する。続いて１４０６において、第三のダミー構造体を形成する。第三のダミー構造体は第三の横方向に対向する側壁を有する。第三のダミー構造体は第一の幅を有する。特定の実施形態では、第一、第二、及び第三のダミー構造体は、図１のダミー構造体１１２、１１４及び１１６であり得る。
続いて１４０８において、第一の絶縁体を第一の横方向に対向する側壁の上に堆積させて、第一の絶縁スペーサ及び第二の絶縁スペーサを形成する。続いて１４１０において、第二の絶縁体を第二の横方向に対向する側壁の上に堆積させて、第三の絶縁スペーサ及び第四の絶縁スペーサを形成する。続いて１４１２において、第三の絶縁体を第三の横方向に対向する側壁の上に堆積させて、第五の絶縁スペーサ及び第六の絶縁スペーサを形成する。特定の実施形態では、第一、第二、及び第三の横方向に対向する側壁は、図２の側壁２０４、２０６、２１０，２１２、２１６及び２１８であり得る。続いて１４１４において、第一のダミー構造体、第二のダミー構造体、及び第三のダミー構造体を除去する。
続いて１４１６において、エッチングを行い、第一の絶縁スペーサの下に第一のフィン、第二の絶縁スペーサの下に第二のフィン、第三の絶縁スペーサの下に第三のフィン、第四の絶縁スペーサの下に第四のフィン、第五の絶縁スペーサの下に第五のフィン、及び第六の絶縁スペーサの下に第六のフィンを形成する。特定の実施形態では、図７に示されるようなフィン７１２、７１４、７２２、７２８、７３６、７３８、７４２、７４４、７４６及び７４８がエッチング７０２を介して形成される。
続いて１４１８において、第一のフィン及び第二のフィンを通る電流を変調させる第一のゲートを用いてプルダウン電界効果トランジスタ（ＦＥＴ）を形成し、第三のフィン又は第四のフィンを通る電流を変調させる第二のゲートを用いてプルアップＦＥＴを形成し、第五のフィン及び第六のフィンを通る電流を変調させる第三のゲートを用いてパスゲートＦＥＴを形成する。特定の実施形態では、プルダウンＦＥＴは図８のＦＥＴ８０８であり、プルアップＦＥＴはＦＥＴ８１０であり、パスゲートＦＥＴはＦＥＴ８０２である。本方法は１４２０において終了する。
図１５は、フィン電界効果トランジスタ（フィンＦＥＴ）デバイスの製造方法の第三の例示的な実施形態のフロー図である。１５０２において、第一のダミー構造体をシリコン基板上に堆積させる。第一のダミー構造体は第一の幅によって離隔された第一の側壁及び第二の側壁を有する。続いて１５０４において、第一のダミー構造体を堆積させるのと同時に第二のダミー構造体をシリコン基板上に堆積させる。第二のダミー構造体は、第二の幅によって離隔された第三の側壁及び第四の側壁を有し、その第二の幅は第一の幅よりも実質的に大きい。特定の実施形態では、第一の幅は１０から３０ナノメートルの間であり、第二の幅は４０から７０ナノメートルの間である。特定の実施形態では、第一のダミー構造体は図１のダミー構造体１１２又は１１６であり、第二のダミー構造体はダミー構造体１１４である。
続いて１５０６において、第一の絶縁体を堆積させて、第一の側壁に隣接する第一の絶縁スペーサを形成し、且つ第二の側壁に隣接する第二の絶縁スペーサを形成する。続いて１５０８において、第二の絶縁体を堆積させて、第三の側壁に隣接する第三の絶縁スペーサ及び第四の側壁に隣接する第四の絶縁スペーサを形成する。
続いて１５１０において、第一のダミー構造体をシリコン基板から除去する。続いて１５１２において、第二のダミー構造体をシリコン基板から除去する。特定の実施形態では、図１の第一及び第二のダミー構造体１１２及び１１４がシリコン基板１０４から除去され得る。
続いて１５１４において、第三の絶縁スペーサ及び第四の絶縁スペーサの少なくとも一方の一部を除去する。特定の実施形態では、図５に示されるように絶縁スペーサ２１０及び２１２の一部を除去する。例示的な一実施形態では、ネガティブフォトレジストプロセス等のフォトレジストプロセスを用いて、絶縁スペーサを除去する。続いて１５１６において、コンタクトパッド構造体を、第一の絶縁スペーサ、第二の絶縁スペーサ、第三の絶縁スペーサ、及び第四の絶縁スペーサのうち少なくとも一つの少なくとも一部の上に堆積させる。特定の実施形態では、図６のようなコンタクトパッド構造体６０２、６０４、６０６、６０８、６１０、６１２、６１４、６１６、６１８及び６２０を絶縁スペーサ２０４、２０６、２１０、２１２、２１６及び２１８上に堆積させる。
続いて１５１８において、第一の絶縁スペーサ、第二の絶縁スペーサ、第三の絶縁スペーサ、及び第四の絶縁スペーサをエッチングマスクとして用いてエッチングを行い、複数のフィンを形成する。特定の実施形態では、エッチング７０２はシリコンエッチングであり、エッチング７０２によって、図７のようなフィン７１２、７１４、７２２、７２８、７３６、７３８、７４２、７４４、７４６、及び７４８を形成する。本方法は１５２０において終了する。
本願で開示される実施形態に関連する多様で例示的な論理ブロック、構成、モジュール、回路、及びアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、又は両者の組み合わせとして実現可能であることを当業者は理解されたい。ハードウェア及びソフトウェアの可換性を明確に示すため、多様で例示的な構成要素、ブロック、構成、モジュール、回路、及びステップを、それらの機能性に関して上記では一般的に説明している。このような機能性は、システム全体に課される特定の応用及び設計の制約に応じてハードウェア又はソフトウェアとして実現される。当業者は、各特定の応用に対して異なった方法で説明された機能性を実現可能であるが、そのような実現の決定は、本発明の範囲からの逸脱として解釈されるものではない。
本願で開示される実施形態に関連して説明される方法又はアルゴリズムのステップは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、又は両者の組み合わせにおいて直接実現可能である。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、リードオンリーメモリ（ＲＯＭ）、プログラマブルリードオンリーメモリ（ＰＲＯＭ）、イレーサブルプログラマブルリードオンリーメモリ（ＥＰＲＯＭ）、エレクトリカリーイレーサブルプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスクリードオンリーメモリ（ＣＤ‐ＲＯＭ）、又は他の形態の当該分野において知られているストレージ媒体によるものであり得る。例示的なストレージ媒体は、そのストレージ媒体に対してプロセッサが情報の読み書きができるようにプロセッサに接続される。代わりに、ストレージ媒体はプロセッサに集積され得る。プロセッサ及びストレージ媒体は特定用途集積回路（ＡＳＩＣ，ａｐｐｌｉｃａｔｉｏｎ‐ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）によるものであり得る。ＡＳＩＣは、計算デバイス又はユーザ端末によるものであり得る。代わりに、プロセッサ及びストレージ媒体は、計算デバイス又はユーザ端末内の別個の構成要素であり得る。
開示される実施形態のこれまでの説明は、当業者が開示される実施形態を実施することができるようにするために提供されるものである。これらの実施形態に対する多様な変更は当業者にとって自明であり、本願で定められる原理は、本発明の範囲から逸脱せずに他の実施形態に適用可能である。従って、本発明は、本願で示される実施形態に限定されるものではなく、添付の特許請求の範囲によって定められるような原理及び新規特徴に矛盾しない最大限の範囲によるものである。
１０２ リソグラフィマスク
１０４ シリコン基板
１０６ 第一のウィンドウ
１０８ 第二のウィンドウ
１１０ 第三のウィンドウ
１１２ 第一のダミー構造体
１１４ 第二のダミー構造体
１１６ 第三のダミー構造体
１１８ 第一の幅
１２０ 第一の側壁
１２２ 第二の側壁
１２４ 第二の幅
１２６ 第三の側壁
１２８ 第四の側壁
１３０ 第三の幅
１３２ 第五の側壁
１３４ 第六の側壁
２０２ 第一の絶縁体
２０４ 第一の絶縁スペーサ
２０６ 第二の絶縁スペーサ
２０８ 第二の絶縁体
２１０ 第三の絶縁スペーサ
２１２ 第四の絶縁スペーサ
２１４ 第三の絶縁体
２１６ 第五の絶縁スペーサ
２１８ 第六の絶縁スペーサ

Claims (25)

  1. 第一の幅によって離隔された第一の側壁及び第二の側壁を有する第一のダミー構造体をシリコン基板上に堆積させるステップと、
    前記第一のダミー構造体を堆積させるのと同時に、前記第一の幅よりも実質的に大きな第二の幅によって離隔された第三の側壁及び第四の側壁を有する第二のダミー構造体を前記シリコン基板上に堆積させるステップと、を含み、
    前記第一のダミー構造体が、略前記第一の幅によって離隔された第一の対のフィンを形成するのに用いられ、
    前記第二のダミー構造体が、略前記第二の幅によって離隔された第二の対のフィンを形成するのに用いられる、方法。
  2. 第一の絶縁体を堆積させて前記第一の側壁に隣接する第一の絶縁スペーサ及び前記第二の側壁に隣接する第二の絶縁スペーサを形成するステップと、
    第二の絶縁体を堆積させて前記第三の側壁に隣接する第三の絶縁スペーサ及び前記第四の側壁に隣接する第四の絶縁スペーサを形成するステップと、
    前記第一のダミー構造体を前記シリコン基板から除去するステップと、
    前記第二のダミー構造体を前記シリコン基板から除去するステップと、を更に備えた請求項１に記載の方法。
  3. 前記第三の絶縁スペーサ及び前記第四の絶縁スペーサの少なくとも一方の一部を除去するステップを更に備えた請求項２に記載の方法。
  4. 前記第一の絶縁スペーサ、前記第二の絶縁スペーサ、前記第三の絶縁スペーサ、及び前記第四の絶縁スペーサのうち少なくとも一つの少なくとも一部の上にコンタクトパッド構造体を堆積させるステップを更に備えた請求項３に記載の方法。
  5. 前記第一の絶縁スペーサ、前記第二の絶縁スペーサ、前記第三の絶縁スペーサ、及び前記第四の絶縁スペーサをエッチングマスクとして用いてシリコンエッチングを行い複数のフィンを形成するステップを更に備えた請求項４に記載の方法。
  6. 前記複数のフィンが、６トランジスタ（６Ｔ）スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルに組み込まれる、請求項５に記載の方法。
  7. 前記複数のフィンのうち少なくとも一つのフィンを通る電流を変調させる第一のゲート構造体を有する少なくとも一つの電界効果トランジスタ（ＦＥＴ）を形成するステップを更に備えた請求項６に記載の方法。
  8. 前記少なくとも一つの電界効果トランジスタが、プルアップＦＥＴ、プルダウンＦＥＴ、及びパスゲートＦＥＴのうちの一つである、請求項７に記載の方法。
  9. 前記複数のフィンのうち少なくとも一つのフィンが１５ナノメートル未満の幅のものである、請求項５に記載の方法。
  10. 前記第一の絶縁スペーサ及び前記第二の絶縁スペーサを用いて形成されたフィンを通る電流を変調させる第一のゲートを用いたプルダウンＦＥＴを形成するステップと、
    前記第三の絶縁スペーサ又は前記第四の絶縁スペーサを用いて形成されたフィンを通る電流を変調させる第二のゲートを用いたプルアップＦＥＴを形成するステップと、を更に備えた請求項５に記載の方法。
  11. エッチングされたシリコン基板上の、第一の幅によって離隔された実質的に平行な第一の凸部及び第二の凸部を備えた第一の対のフィンと、
    前記エッチングされたシリコン基板上の、前記第一の幅と異なる第二の幅によって離隔された第三の凸部及び第四の凸部を備えた第二の対のフィンと、
    前記エッチングされたシリコン基板上の、第三の幅によって離隔された第五の凸部及び第六の凸部を備えた第三の対のフィンと、を備え、
    前記第二の対のフィンが、前記第一の対のフィンと前記第三の対のフィンとの間に位置し、
    前記第一の対のフィン及び前記第二の対のフィンが、サイズの異なる複数のダミー構造体を用いたリソグラフィマスクの適用によって形成されている、電子デバイス。
  12. 前記第二の幅が前記第一の幅よりも実質的に大きく、且つ前記第二の幅が前記第三の幅よりも大きい、請求項１１に記載の電子デバイス。
  13. 前記第三の幅が前記第一の幅と同じである、請求項１１に記載の電子デバイス。
  14. 前記第一の対のフィン、前記第二の対のフィン、及び前記第三の対のフィンのうち少なくとも一つの少なくとも一部に接続されたコンタクトパッド構造体を更に備えた請求項１１に記載の電子デバイス。
  15. 前記第一の凸部及び前記第二の凸部を通る電流又は前記第五の凸部及び前記第六の凸部を通る電流を変調させる第一のゲートを用いたプルダウン電界効果トランジスタ（ＦＥＴ）と、
    前記第三の凸部又は前記第四の凸部を通る電流を変調させる第二のゲートを用いたプルアップＦＥＴと、を更に備えた請求項１１に記載の電子デバイス。
  16. 前記第一の対のフィンを通る電流を変調させるゲートを有するプルアップＦＥＴを更に備えた請求項１１に記載の電子デバイス。
  17. 前記第二の対のフィンを通る電流を変調させるゲートを有するプルダウンＦＥＴを更に備えた請求項１１に記載の電子デバイス。
  18. プルダウンＦＥＴと平行であり前記第一の対のフィンを通る電流を変調させるゲートを有するパスゲートＦＥＴを更に備えた請求項１１に記載の電子デバイス。
  19. 第一の幅及び第一の横方向に対向する側壁を有する第一のダミー構造体をリソグラフィマスクを用いて形成するステップと、
    前記第一のダミー構造体を形成するのと同時に、前記第一の幅よりも実質的に大きな第二の幅及び第二の横方向に対向する側壁を有する第二のダミー構造体を形成するステップと、
    前記第一のダミー構造体を形成するのと同時に、前記第一の幅及び第三の横方向に対向する側壁を有する第三のダミー構造体を形成するステップと、
    第一の絶縁体を前記第一の横方向に対向する側壁上に堆積させて第一の絶縁スペーサ及び第二の絶縁スペーサを形成するステップと、
    第二の絶縁体を前記第二の横方向に対向する側壁上に堆積させて第三の絶縁スペーサ及び第四の絶縁スペーサを形成するステップと、
    第三の絶縁体を前記第三の横方向に対向する側壁上に堆積させて第五の絶縁スペーサ及び第六の絶縁スペーサを形成するステップと、
    前記第一のダミー構造体を除去するステップと、
    前記第二のダミー構造体を除去するステップと、
    前記第三のダミー構造体を除去するステップと、を備えたスタティックランダムアクセスメモリ（ＳＲＡＭ）を製造する方法。
  20. エッチングを行い、前記第一の絶縁スペーサの下に第一のフィン、前記第二の絶縁スペーサの下に第二のフィン、前記第三の絶縁スペーサの下に第三のフィン、前記第四の絶縁スペーサの下に第四のフィン、前記第五の絶縁スペーサの下に第五のフィン、及び前記第六の絶縁スペーサの下に第六のフィンを形成するステップを更に備えた請求項１９に記載の方法。
  21. 前記第一のフィン及び前記第二のフィンを通る第一の電流を変調させる第一のゲートを用いた第一のプルダウン電界効果トランジスタ（ＦＥＴ）を形成するステップと、
    前記第一のプルダウンＦＥＴと平行であり、前記第一のフィン及び前記第二のフィンを通る第二の電流を変調させる第二のゲートを用いた第一のパスゲートＦＥＴを形成するステップと、
    前記第三のフィンを通る第三の電流を変調させる前記第二のゲートを用いた第一のプルアップＦＥＴを形成するステップと、
    前記第四のフィンを通る第四の電流を変調させる第三のゲートを用いた第二のプルアップＦＥＴを形成するステップと、
    前記第五のフィン及び前記第六のフィンを通る第五の電流を変調させる前記第三のゲートを用いた第二のプルダウンＦＥＴを形成するステップと、
    前記第二のプルダウンＦＥＴと平行であり、前記第五のフィン及び前記第六のフィンを通る第六の電流を変調させる第四のゲートを用いた第二のパスゲートＦＥＴを形成するステップと、を更に備えた請求項２０に記載の方法。
  22. 前記第三のフィン及び前記第四のフィンの少なくとも一方の少なくとも一部を除去するステップを更に備えた請求項２０に記載の方法。
  23. １０から３０ナノメートルの間の第一の幅によって離隔された第一の側壁及び第二の側壁を有する第一のダミー構造体をシリコン基板上に堆積させるステップと、
    前記第一のダミー構造体を堆積させるのと同時に、４０から７０ナノメートルの間の第二の幅によって離隔された第三の側壁及び第四の側壁を有する第二のダミー構造体を前記シリコン基板上に堆積させるステップと、
    第一の絶縁体を堆積させて前記第一の側壁に隣接する第一の絶縁スペーサ及び前記第二の側壁に隣接する第二の絶縁スペーサを形成するステップと、
    第二の絶縁体を堆積させて前記第三の側壁に隣接する第三の絶縁スペーサ及び前記第四の側壁に隣接する第四の絶縁スペーサを形成するステップと、
    前記第一のダミー構造体を前記シリコン基板から除去するステップと、
    前記第二のダミー構造体を前記シリコン基板から除去するステップと、を備えた方法。
  24. 前記第三の絶縁スペーサ及び前記第四の絶縁スペーサの少なくとも一方の一部を除去するステップと、
    前記第一の絶縁スペーサ、前記第二の絶縁スペーサ、前記第三の絶縁スペーサ、及び前記第四の絶縁スペーサのうち少なくとも一つの少なくとも一部の上にコンタクトパッド構造体を堆積させるステップと、を更に備えた請求項２３に記載の方法。
  25. 前記第一の絶縁スペーサ、前記第二の絶縁スペーサ、前記第三の絶縁スペーサ、及び前記第四の絶縁スペーサをエッチングマスクして用いるエッチングを行い複数のフィンを形成するステップを更に備えた請求項２４に記載の方法。
JP2011531269A 2008-11-06 2009-11-06 フィン電界効果トランジスタ（フィンｆｅｔ）デバイスの製造方法 Expired - Fee Related JP5377654B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/266,183 US7829951B2 (en) 2008-11-06 2008-11-06 Method of fabricating a fin field effect transistor (FinFET) device
US12/266,183 2008-11-06
PCT/US2009/063478 WO2010054139A1 (en) 2008-11-06 2009-11-06 A method of fabricating a fin field effect transistor (finfet) device

Publications (2)

Publication Number Publication Date
JP2012505552A true JP2012505552A (ja) 2012-03-01
JP5377654B2 JP5377654B2 (ja) 2013-12-25

Family

ID=41463196

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011531269A Expired - Fee Related JP5377654B2 (ja) 2008-11-06 2009-11-06 フィン電界効果トランジスタ（フィンｆｅｔ）デバイスの製造方法

Country Status (7)

Country Link
US (1) US7829951B2 (ja)
EP (1) EP2353178A1 (ja)
JP (1) JP5377654B2 (ja)
KR (1) KR101225086B1 (ja)
CN (1) CN102197467B (ja)
TW (1) TW201034127A (ja)
WO (1) WO2010054139A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011166142A (ja) * 2010-02-08 2011-08-25 Taiwan Semiconductor Manufacturing Co Ltd 半導体装置の製造方法
JP2013229597A (ja) * 2012-04-25 2013-11-07 Samsung Electronics Co Ltd 応力近接効果を有する集積回路
JP2016162942A (ja) * 2015-03-03 2016-09-05 キヤノン株式会社 形成方法
US10580771B2 (en) 2012-08-21 2020-03-03 Stmicroelectronics, Inc. Multi-fin FINFET device including epitaxial growth barrier on outside surfaces of outermost fins and related methods

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8110466B2 (en) * 2009-10-27 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cross OD FinFET patterning
US8258572B2 (en) * 2009-12-07 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with FinFETs having multiple fins
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8964455B2 (en) * 2010-03-10 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a SRAM circuit
US9130058B2 (en) 2010-07-26 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Forming crown active regions for FinFETs
US8633076B2 (en) * 2010-11-23 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for adjusting fin width in integrated circuitry
US9472550B2 (en) 2010-11-23 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Adjusted fin width in integrated circuitry
US8377754B1 (en) 2011-10-10 2013-02-19 International Business Machines Corporation Stress enhanced junction engineering for latchup SCR
US8557675B2 (en) * 2011-11-28 2013-10-15 Globalfoundries Inc. Methods of patterning features in a structure using multiple sidewall image transfer technique
US8669186B2 (en) * 2012-01-26 2014-03-11 Globalfoundries Inc. Methods of forming SRAM devices using sidewall image transfer techniques
CN103367152B (zh) * 2012-03-31 2016-05-25 中芯国际集成电路制造(上海)有限公司 半导体器件、鳍式场效应管的形成方法
US8697515B2 (en) 2012-06-06 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9059292B2 (en) 2012-08-02 2015-06-16 International Business Machines Corporation Source and drain doping profile control employing carbon-doped semiconductor material
US8841188B2 (en) 2012-09-06 2014-09-23 International Business Machines Corporation Bulk finFET with controlled fin height and high-K liner
KR101953240B1 (ko) 2012-09-14 2019-03-04 삼성전자 주식회사 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로
US9012287B2 (en) * 2012-11-14 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for SRAM FinFET transistors
US8987790B2 (en) 2012-11-26 2015-03-24 International Business Machines Corporation Fin isolation in multi-gate field effect transistors
US8779528B2 (en) * 2012-11-30 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell comprising FinFETs
US8889561B2 (en) * 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
JP2014120661A (ja) * 2012-12-18 2014-06-30 Tokyo Electron Ltd ダミーゲートを形成する方法
US8941189B2 (en) * 2013-01-07 2015-01-27 International Business Machines Corporation Fin-shaped field effect transistor (finFET) structures having multiple threshold voltages (Vt) and method of forming
US9184101B2 (en) * 2013-03-11 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for removing semiconductor fins using alternating masks
US8846490B1 (en) * 2013-03-12 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8999792B2 (en) * 2013-03-15 2015-04-07 Qualcomm Incorporated Fin-type semiconductor device
KR102054302B1 (ko) 2013-06-21 2019-12-10 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN104465751B (zh) * 2013-09-16 2018-08-31 联华电子股份有限公司 半导体装置
US9761594B2 (en) * 2013-10-02 2017-09-12 Globalfoundries Inc. Hardmask for a halo/extension implant of a static random access memory (SRAM) layout
KR20150058597A (ko) 2013-11-18 2015-05-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102193674B1 (ko) 2014-01-22 2020-12-21 삼성전자주식회사 반도체 장치의 레이아웃 디자인을 생성하는 레이아웃 디자인 시스템
US9257439B2 (en) * 2014-02-27 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET SRAM
US9647113B2 (en) 2014-03-05 2017-05-09 International Business Machines Corporation Strained FinFET by epitaxial stressor independent of gate pitch
US9196612B2 (en) 2014-03-26 2015-11-24 International Business Machines Corporation Semiconductor device including merged-unmerged work function metal and variable fin pitch
US9318574B2 (en) 2014-06-18 2016-04-19 International Business Machines Corporation Method and structure for enabling high aspect ratio sacrificial gates
KR102230450B1 (ko) * 2014-10-01 2021-03-23 삼성전자주식회사 반도체 장치의 설계 방법 및 설계 시스템
US9842182B2 (en) * 2014-10-01 2017-12-12 Samsung Electronics Co., Ltd. Method and system for designing semiconductor device
TWI642110B (zh) * 2014-12-03 2018-11-21 聯華電子股份有限公司 半導體元件及其製作方法
KR102352153B1 (ko) 2015-03-25 2022-01-17 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
KR102455433B1 (ko) 2015-07-03 2022-10-17 삼성전자주식회사 수직 정렬된 2차원 물질을 포함하는 소자 및 수직 정렬된 2차원 물질의 형성방법
US9793271B1 (en) 2016-04-29 2017-10-17 International Business Machines Corporation Semiconductor device with different fin pitches
TWI750316B (zh) 2018-02-09 2021-12-21 聯華電子股份有限公司 1-1強制性鰭狀堆疊反向器及形成強制性鰭狀堆疊反向器的方法
CN110828460B (zh) * 2018-08-14 2022-07-19 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070170521A1 (en) * 2006-01-12 2007-07-26 International Business Machines Corporation Method and structure to process thick and thin fins and variable fin to fin spacing
JP2008117816A (ja) * 2006-10-31 2008-05-22 Toshiba Corp 半導体装置の製造方法
JP2008177278A (ja) * 2007-01-17 2008-07-31 Toshiba Corp スタティック型半導体記憶装置
US20080191282A1 (en) * 2007-02-12 2008-08-14 Infineon Technologies Agst Mugfet array layout
JP2008311503A (ja) * 2007-06-15 2008-12-25 Toshiba Corp 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6872647B1 (en) 2003-05-06 2005-03-29 Advanced Micro Devices, Inc. Method for forming multiple fins in a semiconductor device
US6894326B2 (en) 2003-06-25 2005-05-17 International Business Machines Corporation High-density finFET integration scheme
CN1294685C (zh) 2003-07-29 2007-01-10 发那科株式会社 电机及电机制造装置
US6924560B2 (en) 2003-08-08 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Compact SRAM cell with FinFET
US6970373B2 (en) * 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
JP2005142289A (ja) 2003-11-05 2005-06-02 Toshiba Corp 半導体記憶装置
US6933183B2 (en) * 2003-12-09 2005-08-23 International Business Machines Corporation Selfaligned source/drain FinFET process flow
US7098477B2 (en) * 2004-04-23 2006-08-29 International Business Machines Corporation Structure and method of manufacturing a finFET device having stacked fins
US6951784B1 (en) 2004-08-05 2005-10-04 International Business Machines Corporation Three-mask method of constructing the final hard mask used for etching the silicon fins for FinFETs
US20070024917A1 (en) 2005-07-29 2007-02-01 Lexmark International, Inc. Device access area illumination in an imaging apparatus
US8299400B2 (en) 2005-08-04 2012-10-30 Guardian Industries Corp. Heatable vehicle window utilizing silver inclusive epoxy electrical connection and method of making same
US7323374B2 (en) 2005-09-19 2008-01-29 International Business Machines Corporation Dense chevron finFET and method of manufacturing same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070170521A1 (en) * 2006-01-12 2007-07-26 International Business Machines Corporation Method and structure to process thick and thin fins and variable fin to fin spacing
JP2008117816A (ja) * 2006-10-31 2008-05-22 Toshiba Corp 半導体装置の製造方法
JP2008177278A (ja) * 2007-01-17 2008-07-31 Toshiba Corp スタティック型半導体記憶装置
US20080191282A1 (en) * 2007-02-12 2008-08-14 Infineon Technologies Agst Mugfet array layout
JP2008311503A (ja) * 2007-06-15 2008-12-25 Toshiba Corp 半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011166142A (ja) * 2010-02-08 2011-08-25 Taiwan Semiconductor Manufacturing Co Ltd 半導体装置の製造方法
US8847361B2 (en) 2010-02-08 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell layout
US9362290B2 (en) 2010-02-08 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell layout
US9941173B2 (en) 2010-02-08 2018-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell layout
JP2013229597A (ja) * 2012-04-25 2013-11-07 Samsung Electronics Co Ltd 応力近接効果を有する集積回路
US10580771B2 (en) 2012-08-21 2020-03-03 Stmicroelectronics, Inc. Multi-fin FINFET device including epitaxial growth barrier on outside surfaces of outermost fins and related methods
US11069682B2 (en) 2012-08-21 2021-07-20 Stmicroelectronics, Inc. Multi-fin FINFET device including epitaxial growth barrier on outside surfaces of outermost fins and related methods
US11610886B2 (en) 2012-08-21 2023-03-21 Bell Semiconductor, Llc Multi-fin FINFET device including epitaxial growth barrier on outside surfaces of outermost fins and related methods
JP2016162942A (ja) * 2015-03-03 2016-09-05 キヤノン株式会社 形成方法

Also Published As

Publication number Publication date
JP5377654B2 (ja) 2013-12-25
TW201034127A (en) 2010-09-16
US7829951B2 (en) 2010-11-09
CN102197467A (zh) 2011-09-21
CN102197467B (zh) 2014-10-22
WO2010054139A1 (en) 2010-05-14
EP2353178A1 (en) 2011-08-10
KR20110092299A (ko) 2011-08-17
KR101225086B1 (ko) 2013-01-22
US20100109086A1 (en) 2010-05-06

Similar Documents

Publication Publication Date Title
JP5377654B2 (ja) フィン電界効果トランジスタ（フィンｆｅｔ）デバイスの製造方法
KR101508368B1 (ko) 패터닝 방법 및 메모리 장치를 형성하는 방법
TWI518533B (zh) 靜態隨機存取記憶體裝置的製造方法及其佈局
US8569125B2 (en) FinFET with improved gate planarity
US10468420B2 (en) Method of forming static random-access memory (SRAM) cell array
TWI593061B (zh) 半導體裝置、動態隨機存取記憶體單元及其製造方法
US8597994B2 (en) Semiconductor device and method of fabrication
JP2007201021A (ja) 半導体装置
KR20150123761A (ko) Finfet sram을 위한 구조물 및 방법
US9953988B2 (en) Method of forming static random-access memory (SRAM) cell array
JP6415602B2 (ja) 機能セルのコンパクトアレイを形成するための技術
US10833090B2 (en) Methods, structures and devices for intra-connection structures
US20080206996A1 (en) Sidewall image transfer processes for forming multiple line-widths
TW201725702A (zh) 具多個靜態隨機存取記憶胞之靜態隨機存取記憶體及其製造方法
US7820512B2 (en) Spacer patterned augmentation of tri-gate transistor gate length
TWI575787B (zh) 用於記憶體及邏輯的磁性元件
US9627389B1 (en) Methods to form merged spacers for use in fin generation in IC devices
JP2008117816A (ja) 半導体装置の製造方法
JP2016046535A (ja) 半導体素子及びその製造方法
US8101481B1 (en) Spacer lithography processes
US20230187541A1 (en) Cross bar vertical fets
US7902079B2 (en) Method for fabricating recess pattern in semiconductor device
JP2004342894A (ja) 半導体素子の製造方法
KR20060105288A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130104

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130326

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130416

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130716

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130723

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130801

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130827

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130924

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees