CN103367152B - 半导体器件、鳍式场效应管的形成方法 - Google Patents
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Abstract
提供了半导体器件、鳍式场效应管的形成方法，其中一种半导体器件的形成方法包括：提供半导体衬底；形成覆盖所述半导体衬底表面的硬掩膜薄膜；形成位于所述硬掩膜薄膜表面的凸起的支撑部；形成位于所述支撑部侧壁的侧墙；去除所述支撑部，并以所述侧墙为掩膜，刻蚀所述硬掩膜薄膜形成硬掩膜层；以所述硬掩膜层为掩膜，刻蚀所述半导体衬底形成鳍部。本发明的实施例的形成工艺简单，工艺步骤少，形成的鳍部的质量好，且宽度小，形成的半导体器件的性能稳定。
Description
技术领域
本发明涉及半导体技术领域，特别涉及半导体器件、鳍式场效应管的形成方法。
背景技术
随着半导体工艺技术的不断发展，随着工艺节点逐渐减小，后栅(gate-last)工艺得到了广泛应用，来获得理想的阈值电压，改善器件性能。但是当器件的特征尺寸(CD，CriticalDimension)进一步下降时，即使采用后栅工艺，常规的MOS场效应管的结构也已经无法满足对器件性能的需求，多栅器件作为常规器件的替代得到了广泛的关注。
鳍式场效应管(FinFET)是一种常见的多栅器件，图1示出了现有技术的一种鳍式场效应管的立体结构示意图。如图1所示，包括：半导体衬底10，所述半导体衬底10上形成有凸出的鳍部14，鳍部14一般是通过对半导体衬底10刻蚀后得到的；介质层11，覆盖所述半导体衬底10的表面以及鳍部14的侧壁的一部分；栅极结构12，横跨在所述鳍部14上，覆盖所述鳍部14的顶部和侧壁，栅极结构12包括栅介质层(图中未示出)和位于栅介质层上的栅电极(图中未示出)。对于FinFET，鳍部14的顶部以及两侧的侧壁与栅极结构12相接触的部分都成为沟道区，即具有多个栅，有利于增大驱动电流，改善器件性能。
然而随着工艺节点的进一步减小，现有技术的鳍式场效应管的器件性能存在问题。
更多关于鳍式场效应管的结构及形成方法请参考专利号为“US7868380B2”的美国专利。
发明内容
本发明解决的问题是提供器件性能好的半导体器件、鳍式场效应管的形成方法。
为解决上述问题，本发明的实施例提供了一种半导体器件，包括：
提供半导体衬底；
形成覆盖所述半导体衬底表面的硬掩膜薄膜；
形成位于所述硬掩膜薄膜表面的凸起的支撑部；
形成位于所述支撑部侧壁的侧墙；
去除所述支撑部，并以所述侧墙为掩膜，刻蚀所述硬掩膜薄膜形成硬掩膜层；
以所述硬掩膜层为掩膜，刻蚀所述半导体衬底形成鳍部。
可选地，所述侧墙的形成步骤包括：形成覆盖所述硬掩膜薄膜、支撑部的顶部和侧壁的侧墙薄膜；刻蚀所述侧墙薄膜直至暴露出硬掩膜薄膜和支撑部的顶部。
可选地，刻蚀所述侧墙薄膜直至暴露出硬掩膜薄膜和支撑部的顶部的工艺为各向异性的干法刻蚀工艺。
可选地，所述侧墙的材料为氮化硅、氧化硅或磷硅玻璃。
可选地，所述侧墙的厚度为10-40nm。
可选地，所述硬掩膜层的形成工艺为：采用各向同性的干法刻蚀工艺刻蚀所述硬掩膜薄膜。
可选地，所述硬掩膜层的形成工艺为：采用HF和水的体积比为1:80～1:120的氢氟酸刻蚀所述硬掩膜薄膜。
可选地，还包括：去除所述侧墙和硬掩膜层，暴露出所述鳍部的顶部。
可选地，所述硬掩膜层的材料为氮化硅、氧化硅或磷硅玻璃。
可选地，所述支撑部的材料为氮化硅、氧化硅或磷硅玻璃。
可选地，所述半导体衬底为单晶硅或锗绝缘体上硅。
相应的，发明人还提供了一种鳍式场效应管的形成方法，包括：
提供采用上述任一项方法形成的半导体器件；
形成栅极结构，所述栅极结构位于所述半导体器件的半导体衬底上，且横跨所述鳍部的顶部和侧壁；
以所述栅极结构为掩膜，向所述鳍部掺杂形成源/漏极。
相应的，发明人还提供了一种半导体器件的形成方法，包括：
提供半导体衬底；
形成覆盖所述半导体衬底表面的硬掩膜薄膜；
形成位于所述硬掩膜薄膜表面的凸起的支撑部；
形成位于所述支撑部侧壁的第一侧墙；
去除所述支撑部，并形成位于所述第一侧墙的侧壁的第二侧墙；
去除所述第一侧墙，并以所述第二侧墙为掩膜，刻蚀所述硬掩膜薄膜形成硬掩膜层；
以所述硬掩膜层为掩膜，刻蚀所述半导体衬底形成鳍部。
可选地，所述第一侧墙的形成步骤包括：形成覆盖所述硬掩膜薄膜、支撑部的顶部和侧壁的第一侧墙薄膜；刻蚀所述第一侧墙薄膜直至暴露出硬掩膜薄膜和支撑部的顶部。
可选地，刻蚀所述第一侧墙薄膜直至暴露出硬掩膜薄膜和支撑部的顶部的工艺为各向异性的干法刻蚀工艺。
可选地，所述第一侧墙的材料为氮化硅、氧化硅或磷硅玻璃，所述第一侧墙的厚度为10-40nm。
可选地，所述第二侧墙的形成步骤包括：形成覆盖所述第一侧墙的顶部和侧壁、半导体衬底的第二侧墙薄膜；刻蚀所述第二侧墙薄膜直至暴露出硬掩膜薄膜和第一侧墙的顶部。
可选地，刻蚀所述第二侧墙薄膜直至暴露出硬掩膜薄膜和第一侧墙的顶部的工艺为各向异性的干法刻蚀工艺。
可选地，所述第二侧墙的材料为氮化硅、氧化硅或磷硅玻璃。
可选地，所述第二侧墙的宽度为10-20nm。
可选地，还包括：去除第二侧墙和硬掩膜层，暴露出鳍部的顶部。
相应的，发明人还提供了一种鳍式场效应管的形成方法，包括：
提供采用上述任一种方法形成的半导体器件；
形成栅极结构，所述栅极结构位于所述半导体器件的半导体衬底上，且横跨所述鳍部的顶部和侧壁；
以所述栅极结构为掩膜，向所述鳍部掺杂形成源/漏极。
与现有技术相比，本发明的实施例具有以下优点：
形成覆盖所述半导体衬底表面的硬掩膜薄膜，形成位于所述硬掩膜薄膜表面的支撑部，后续去除所述支撑部时，所述硬掩膜薄膜可以为所述半导体衬底提供保护，避免其受到损害，并且后续以侧墙为掩膜，刻蚀所述硬掩膜薄膜形成硬掩膜层，再以硬掩膜层为掩膜刻蚀半导体衬底形成鳍部，由于有硬掩膜层的保护，后续形成的鳍部的顶部的质量好。并且，对于一个支撑部，采用本发明实施例的形成方法，最多可以形成与支撑部相对应的多个鳍部，所述鳍部的宽度尺寸小，形成的半导体器件的性能好，且形成工艺简单，本发明实施例的形成方法采用的工艺步骤少。
进一步的，在所述宽度尺寸小的鳍部的基础上，形成栅极结构和源/漏极，形成鳍式场效应管，所述鳍式场效应管的鳍部顶部和半导体衬底没有受到损害，质量好，形成的鳍式场效应管的器件性能好。
附图说明
图1是现有技术的鳍式场效应管的立体结构示意图；
图2是本发明第一实施例的半导体器件的形成方法的流程示意图；
图3-图10是本发明第一实施例的半导体器件的形成过程的剖面结构示意图；
图11是本发明第二实施例的半导体器件的形成方法的流程示意图；
图12-图17是本发明第二实施例的半导体器件的形成过程的剖面结构示意图。
具体实施方式
正如背景技术所述，现有技术的鳍式场效应管的器件性能存在问题。发明人发现，现有技术的鳍式场效应管的器件性能的问题，主要是由于形成的鳍部的宽度较大造成的，如何形成较小宽度的鳍部成为亟需解决的问题。
经过研究，发明人发现，可以在半导体衬底表面形成支撑部，然后形成位于所述支撑部侧壁的侧墙，然后以所述侧墙为掩膜刻蚀所述半导体衬底形成鳍部，通过所述侧墙的厚度决定后续形成的鳍部的宽度，此种方法不仅简单，而且形成的鳍部的宽度较小，能够解决鳍式场效应管的器件性能的问题。
进一步的，在形成支撑部前，如果先在半导体衬底表面形成硬掩膜薄膜，由于所述硬掩膜薄膜的硬度高于半导体衬底，后续去除支撑部时不会对半导体衬底造成损害，并且如果所述硬掩膜薄膜覆盖整个半导体衬底表面，所述硬掩膜薄膜在后续形成硬掩膜层，用于作为刻蚀半导体衬底的掩膜，形成鳍部时，还可以保护鳍部顶部不受损害，形成工艺简单。
更进一步的，为了形成鳍部的宽度更小，数量更多的鳍部，还可以在采用上述方法形成第一侧墙后，形成位于所述第一侧墙侧壁的第二侧墙，然后去除所述第一侧墙，以所述第二侧墙为掩膜刻蚀所述半导体衬底形成鳍部。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
第一实施例
请参考图2，本发明第一实施例的半导体器件的形成方法，包括：
步骤S201，提供半导体衬底；
步骤S203，形成覆盖所述半导体衬底表面的硬掩膜薄膜；
步骤S205，形成位于所述硬掩膜薄膜表面的凸起的支撑部；
步骤S207，形成位于所述支撑部侧壁的侧墙；
步骤S209，去除所述支撑部，并以所述侧墙为掩膜，刻蚀所述硬掩膜薄膜形成硬掩膜层；
步骤S211，以所述硬掩膜层为掩膜，刻蚀所述半导体衬底形成鳍部。
具体的，请参考图3-10，图3-10示出了本发明第一实施例的半导体器件的形成方法。
请参考图3，提供半导体衬底300，所述半导体衬底300表面覆盖有硬掩膜薄膜301，所述硬掩膜薄膜301表面形成有凸起的支撑部303。
所述半导体衬底300用于为后续工艺提供工作平台，所述半导体衬底300的材料为单晶硅(Si)或绝缘体上硅(SOI)。在本发明的实施例中，所述半导体衬底300的材料为单晶硅。
发明人发现，在形成支撑部303前，如果先在半导体衬底300表面形成硬掩膜薄膜301，由于所述硬掩膜薄膜301的硬度高于半导体衬底300，后续去除支撑部303时不会对半导体衬底300造成损害。
所述硬掩膜薄膜301用于后续形成硬掩膜层，防止在刻蚀的过程中鳍部受到损坏。所述硬掩膜薄膜301的形成工艺为沉积工艺，例如物理气相沉积工艺(PVD)或化学气相沉积工艺(CVD)。所述硬掩膜薄膜301的材料为氮化硅(SiN)、氧化硅(SiO2)或磷硅玻璃(phospho-silicateglass,PSG)等。在本发明的第一实施例中，所述硬掩膜薄膜301的材料为氧化硅。
所述支撑部303位于所述硬掩膜薄膜301表面，用于后续作为形成侧墙时的支撑。所述支撑部303的形成步骤为：形成覆盖所述硬掩膜薄膜301的支撑薄膜(未示出)；形成位于所述支撑薄膜表面的光刻胶层(未示出)，所述光刻胶层覆盖部分支撑薄膜；以所述光刻胶层为掩膜刻蚀所述支撑薄膜，形成支撑部303。所述支撑部303的材料为氮化硅、氧化硅或磷硅玻璃，但为便于后续的刻蚀工艺，所述支撑部303的材料不同于硬掩膜薄膜301的材料。在本发明的实施例中，所述支撑部303的材料为氮化硅。
需要说明的是，在本发明的第一实施例中，仅示出了一个支撑部303，在本发明的实施例中，所述硬掩膜薄膜301表面还可以具有多个相互分立的凸起的支撑部303。
需要说明的是，经过研究，发明人发现，如果在形成支撑部303后，去除支撑部303两侧的硬掩膜薄膜301，仅保留支撑部303底部的部分硬掩膜薄膜301，不仅增加了工艺步骤，而且后续只能直接以侧墙作为掩膜，刻蚀所述半导体衬底300形成鳍部，由于所述侧墙的硬度较低，形成鳍部的顶部的质量较差。因此，在本发明的实施例中，在形成支撑部303后，不用对所述硬掩膜薄膜301进行任何处理，所述硬掩膜薄膜301仍然覆盖所述半导体衬底300表面，既减小了工艺步骤，又可以在后续保护鳍部顶部不受损害。
请参考图4，形成覆盖所述硬掩膜薄膜301、支撑部303的顶部和侧壁的侧墙薄膜305。
所述侧墙薄膜305用于后续形成侧墙，所述侧墙薄膜305的形成工艺为沉积工艺，例如物理或化学气相沉积工艺。所述侧墙薄膜305的材料为氮化硅、氧化硅或磷硅玻璃，但为便于后续的刻蚀工艺，所述侧墙薄膜305的材料不同于硬掩膜薄膜301和支撑部303的材料。在本发明的实施例中，所述侧墙薄膜305的形成工艺为低压化学气相沉积工艺(LPCVD)，所述侧墙薄膜305的材料为磷硅玻璃。
所述侧墙薄膜305的厚度决定了后续形成的侧墙的宽度(平行于半导体衬底表面的方向)，而所述侧墙的宽度又决定了后续形成的硬掩膜层以及鳍部的宽度，为了使后续形成的鳍部的宽度较小，所述侧墙薄膜305的厚度为10-40nm。在本发明的实施例中，所述侧墙薄膜305的厚度为30nm。
请参考图5，刻蚀所述侧墙薄膜直至暴露出硬掩膜薄膜301和支撑部305的顶部，形成位于所述支撑部303侧壁的侧墙305a。
所述侧墙305a用于后续作为掩膜刻蚀所述硬掩膜薄膜301和半导体衬底300。所述刻蚀所述侧墙薄膜直至暴露出硬掩膜薄膜301和支撑部303的顶部的工艺为各向异性的干法刻蚀工艺。
由于侧墙305a是由侧墙薄膜刻蚀后得到，所述侧墙305a的材料与侧墙薄膜一样，为氮化硅、氧化硅或磷硅玻璃。所述侧墙305a的宽度与侧墙薄膜的厚度一致，为10-40nm。在本发明的实施例中，所述侧墙305a的材料为磷硅玻璃，所述侧墙305a的宽度为30nm。
需要说明的是，可以在所述支撑部303两侧的侧壁各形成一个侧墙305a，即一个支撑部303对应于两个侧墙305a，后续可以形成至少两个鳍部。
需要说明的是，正如前文所述，所述硬掩膜薄膜301覆盖所述半导体衬底300表面，在后续去除所述支撑部303时，所述硬掩膜薄膜301用于保护半导体衬底300不受损害，以及后续刻蚀所述半导体衬底300形成鳍部前，所述硬掩膜薄膜301用于形成硬掩膜层，使得形成的鳍部顶部质量更好。
请参考图6，去除所述支撑部，形成开口307，所述开口307暴露出硬掩膜薄膜301。
去除所述支撑部，形成开口307，以利于后续以侧墙305a为掩膜，刻蚀所述硬掩膜薄膜301。去除所述支撑部的工艺为刻蚀工艺，例如各向异性的干法刻蚀工艺。由于去除所述支撑部的工艺已为本领域技术人员所熟知，在此不再赘述。
请参考图7，以所述侧墙305a为掩膜，刻蚀所述硬掩膜薄膜形成硬掩膜层301a。
所述硬掩膜层301a后续用于作为掩膜刻蚀半导体衬底300，形成鳍部。发明人发现，由于所述硬掩膜层301a的硬度较侧墙305a的硬度高，后续形成鳍部时，以所述硬掩膜层301a为掩膜形成的鳍部的顶部质量好，利于提高鳍式场效应管的性能。
由于所述硬掩膜层301a由硬掩膜薄膜刻蚀后得到，所述硬掩膜层301a的材料与所述硬掩膜薄膜相同，为氮化硅、氧化硅或磷硅玻璃。在本发明的实施例中，所述硬掩膜层301a的材料为氧化硅。
并且，形成所述硬掩膜层301a时是以侧墙305a为掩膜的，所述硬掩膜层301a中未被刻蚀部分图案的宽度与所述侧墙305a的宽度接近，为10-40nm。在本发明的实施例中，不考虑其他因素对硬掩膜层301a中未被刻蚀部分图案的宽度的影响，该部分的宽度与硬侧墙305a的宽度一致，为30nm。
所述硬掩膜层301a的形成工艺为干法刻蚀或湿法刻蚀。其中，在本发明的一个实施例中，所述硬掩膜层301a的形成工艺为：采用各向同性的干法刻蚀工艺刻蚀所述硬掩膜薄膜，所述干法刻蚀气体为S4F8、O2和Ar，刻蚀腔室的压强为2-30毫托(mTorr)，射频频率为2-4GHz，功率为600-900W。在本发明的另一个实施例中，所述硬掩膜层301a的形成工艺为：采用HF和水的体积比为1:80～1:120的氢氟酸刻蚀所述硬掩膜薄膜。
请参考图8，对所述硬掩膜层301a(图7所示)进行修剪，使修剪后的硬掩膜层301b的宽度小于侧墙305a的宽度。
考虑到实际工艺需要，可能实际形成的侧墙305a的宽度与待形成的鳍部的宽度存在差距，当实际形成的侧墙305a的宽度大于待形成的鳍部的宽度时，如果直接对所述侧墙305a进行修剪(trimming)，由于所述侧墙305a较高，且所述侧墙305a的宽度较小，很容易造成侧墙305a的断裂，影响后续工艺步骤。而对所述硬掩膜层301a(图7所示)进行修剪时则不会出现上述问题，后续工艺可以较好的进行。
为使后续形成的鳍部的宽度与实际工艺需求一致，对所述硬掩膜层301a(图7所示)进行修剪后，所述硬掩膜层301b的宽度与待形成的鳍部的宽度相同。例如，在本发明的实施例中，所述侧墙305a的宽度为30nm，而工艺上要求形成宽度为25nm的鳍部，则需要对硬掩膜层进行修剪(trimming)，使修剪后的所述硬掩膜层301b的宽度为25nm，以满足工艺要求。对所述硬掩膜层301a进行修剪的工艺参数范围为：修剪气体为NH3和HF，修剪温度为30-80℃，修剪压强为10-40毫托(mTorr)。
对所述硬掩膜层301a(图7所示)进行修剪时的工艺为刻蚀工艺，由于刻蚀所述硬掩膜层301a(图7所示)的工艺已为本领域技术人员所熟知，在此不再赘述。
请参考图9，以所述修剪后的硬掩膜层301b为掩膜，刻蚀所述半导体衬底300(图8所示)，形成位于刻蚀后的半导体衬底300a表面的鳍部309。
刻蚀所述半导体衬底300(图8所示)的工艺为刻蚀工艺，例如各向异性的干法刻蚀工艺。在本发明的实施例中，刻蚀所述半导体衬底300的工艺参数为：温度600-800℃，压力为1个大气压，流量为150-300sccm的HCl，流量为15-30SLM的H2。
所述鳍部309位于刻蚀后的半导体衬底300a表面，用于后续形成鳍式场效应管。所述鳍部309由硬掩膜层301b作为掩膜刻蚀后形成，所述鳍部309的个数为支撑部303(图3所示)个数的两倍。在本发明的实施例中，仅示出了两个鳍部309，其均与支撑部303对应。
所述鳍部309的宽度与所述修剪后的硬掩膜层301b的宽度一致，为10-40nm。在本发明的实施例中，所述鳍部309的宽度为25nm。
所述鳍部309的材料与半导体衬底300a的材料相同。在本发明的实施例中，所述鳍部309的材料为单晶硅。
需要说明的是，本发明的实施例在形成硬掩膜层301b后、形成鳍部309前，还包括：去除所述侧墙，以利于形成宽度与硬掩膜层301b的宽度一致的鳍部309。去除所述侧墙的工艺为刻蚀工艺，例如干法刻蚀，在此不再赘述。
需要说明的是，在本发明的其他实施例中，所述侧墙也可以在形成鳍部309后去除，虽然以硬掩膜层301b为掩膜，但受侧墙的宽度的影响，形成的鳍式场效应管的鳍部的宽度不如本发明实施例形成的精确。
需要说明的是，在本发明的实施例中，请参考图10，还包括：去除修剪后的硬掩膜层301b。
上述步骤完成后，本发明第一实施例的半导体器件的制作完成。由于有支撑部的支撑，形成的侧墙的宽度较小，以所述侧墙为掩膜形成的硬掩膜层的宽度小，再加上后续的修剪，使得以修剪后的硬掩膜层为掩膜刻蚀所述半导体衬底后形成的鳍部的宽度尺寸较小，所述鳍部的宽度尺寸较小的半导体器件的性能稳定。
需要说明的是，在本发明的第一实施例中，请结合参考图3-10，发明人还提供了一种鳍式场效应管的形成方法，在采用上述方法形成鳍部的基础上，还包括：在所述刻蚀后的半导体衬底300a上形成横跨所述鳍部309的顶部和侧壁的栅极结构(未图示)；以所述栅极结构为掩膜，向所述鳍部309掺杂形成源/漏极(未图示)。
其中，所述栅极结构包括位于所述刻蚀后的半导体衬底300a表面、且横跨所述鳍部309的顶部和侧壁的栅介质层，以及覆盖所述栅介质层的栅电极层。所述栅介质层的材料为氧化硅或者高K介质，所述栅电极层的材料为多晶硅或金属。
所述源/漏极形成在栅极结构两侧的鳍部309内，其形成工艺为掺杂工艺，在此不再赘述。
上述步骤完成之后，本发明第一实施例的鳍式场效应管制作完成。本发明第一实施例的鳍式场效应管的形成工艺简单，形成的鳍部的宽度小，鳍式场效应管的集成度高，器件性能稳定。
第二实施例
与本发明的第一实施例略有不同，本发明的第二实施例中，首先形成位于支撑部侧壁的第一侧墙，然后再形成位于所述第一侧墙侧壁的第二侧墙，然后以第二侧墙为掩膜，刻蚀硬掩膜层、半导体衬底，形成鳍部。在本发明的第二实施例中，一个支撑部最多可以形成四个与其相对应的鳍部，并且形成的鳍部的宽度可以更小，鳍式场效应管的性能更加稳定。
请参考图11，本发明第二实施例的半导体器件的形成方法，包括：
步骤S401，提供半导体衬底；
步骤S403，形成覆盖所述半导体衬底表面的硬掩膜薄膜；
步骤S405，形成位于所述硬掩膜薄膜表面的凸起的支撑部；
步骤S407，形成位于所述支撑部侧壁的第一侧墙；
步骤S409，去除所述支撑部，并形成位于所述第一侧墙的侧壁的第二侧墙；
步骤S411，去除所述第一侧墙，并以所述第二侧墙为掩膜，刻蚀所述硬掩膜薄膜形成硬掩膜层；
步骤S413，以所述硬掩膜层为掩膜，刻蚀所述半导体衬底形成鳍部。
具体的，请参考图12-17，图12-17示出了本发明第二实施例的半导体器件的形成方法。
请参考图12，提供半导体衬底500，所述半导体衬底500表面覆盖有硬掩膜薄膜501，所述硬掩膜薄膜501表面形成有凸起的支撑部503；形成位于所述支撑部503侧壁的第一侧墙505。
所述半导体衬底500用于为后续工艺提供工作平台，所述半导体衬底500的材料为单晶硅(Si)或绝缘体上硅(SOI)。在本发明的实施例中，所述半导体衬底500的材料为单晶硅。
所述硬掩膜薄膜501用于保护半导体衬底500在去除所述支撑部503的过程中受到破坏，并且还用于后续形成硬掩膜层，防止在刻蚀的过程中鳍部受到损坏。所述硬掩膜薄膜501的形成工艺为沉积工艺，例如物理气相沉积工艺(PVD)或化学气相沉积工艺(CVD)。所述硬掩膜薄膜501的材料为氮化硅(SiN)、氧化硅(SiO2)或磷硅玻璃(phospho-silicateglass,PSG)等。在本发明的第二实施例中，所述硬掩膜薄膜501的材料为氧化硅。
所述支撑部503位于所述硬掩膜薄膜501表面，用于后续作为形成侧墙时的支撑。所述支撑部503的形成步骤为：形成覆盖所述硬掩膜薄膜501的支撑薄膜(未示出)；形成位于所述支撑薄膜表面的光刻胶层(未示出)，所述光刻胶层覆盖部分支撑薄膜；以所述光刻胶层为掩膜刻蚀所述支撑薄膜，形成支撑部503。所述支撑部503的材料为氮化硅、氧化硅或磷硅玻璃，但为便于后续的刻蚀工艺，所述支撑部503的材料不同于硬掩膜薄膜501的材料。在本发明的实施例中，所述支撑部503的材料为氮化硅。
需要说明的是，在本发明的第二实施例中，仅示出了一个支撑部503，在本发明的实施例中，所述硬掩膜薄膜501表面还可以具有多个相互分立的凸起的支撑部503。
所述第一侧墙505用于后续作为形成第二侧墙时的支撑。所述第一侧墙505的材料为氮化硅、氧化硅或磷硅玻璃，但为便于后续的刻蚀工艺，所述第一侧墙505的材料不同于支撑部503和硬掩膜薄膜501。在本发明的第二实施例中，所述第一侧墙505的材料为磷硅玻璃。
由于有支撑部503作为支撑，所述第一侧墙505的宽度可以较小，为10-40nm，所述第一侧墙505的宽度与后续形成的相邻两个鳍部之间的距离相关。在本发明的第二实施例中，所述第一侧墙505的宽度为30nm。
更多关于上述各个部分的形成方法和步骤，请参考本发明的第一实施例。
请参考图13，去除所述支撑部，并形成位于所述第一侧墙505的侧壁的第二侧墙509。
去除所述支撑部后，形成第一开口507，所述第一开口507暴露出硬掩膜薄膜501。去除所述支撑部的工艺为刻蚀工艺，例如各向异性的干法刻蚀工艺。由于去除所述支撑部的工艺已为本领域技术人员所熟知，在此不再赘述。
所述第二侧墙509位于所述第一侧墙505的侧壁，用于后续作为掩膜刻蚀硬掩膜薄膜501和半导体衬底500。所述二侧墙509的形成步骤包括：形成覆盖所述第一侧墙505的顶部和侧壁、半导体衬底500的第二侧墙薄膜(未示出)；刻蚀所述第二侧墙薄膜直至暴露出硬掩膜薄膜501和第一侧墙505的顶部。其中，刻蚀所述第二侧墙薄膜直至暴露出硬掩膜薄膜501和第一侧墙505的顶部的工艺为各向异性的干法刻蚀工艺，在此不再赘述。
所述第二侧墙509的材料为氮化硅、氧化硅或磷硅玻璃，但为便于后续的刻蚀工艺，所述第二侧墙509的材料不同于第一侧墙505和硬掩膜薄膜501。
所述第二侧墙509用于后续形成宽度小的鳍部，由于有第一侧墙505的支撑，所述第二侧墙509的宽度较小，为10-20nm，在本发明的第二实施例中，所述第二侧墙509的宽度为15nm。
请参考图14，形成第二侧墙509后，去除所述第一侧墙，形成第二开口511，所述第二开口511暴露出硬掩膜薄膜501。
去除所述第一侧墙的工艺为刻蚀工艺，例如各向异性的干法刻蚀工艺，在此不再赘述。
请参考图15，以所述第二侧墙509为掩膜，刻蚀所述硬掩膜薄膜形成硬掩膜层501a。
形成所述硬掩膜层501a的方法为各向同性的干法刻蚀工艺，或者为湿法刻蚀工艺。其具体形成工艺和步骤，请参考本发明第一实施例中硬掩膜层的形成方法。
需要说明的是，在形成硬掩膜层501a后还可以对所述硬掩膜层501a进行修剪，使其宽度与后续待形成的鳍部的宽度相同，具体请参考本发明第一实施例中关于硬掩膜层501a的修剪。
请参考图16，以所述硬掩膜层501a为掩膜，刻蚀所述半导体衬底形成鳍部513。
所述鳍部513位于刻蚀后的半导体衬底500a表面，所述鳍部513的形成工艺为刻蚀工艺，例如各向异性的干法刻蚀工艺，详情请参考本发明的第一实施例，在此不再赘述。
所述鳍部513的材料与半导体衬底500a的材料一致，在本发明的实施例中，所述鳍部513的材料为单晶硅。
所述鳍部513的宽度与第二侧墙509的宽度相同或相近，为10-20nm。在本发明的第二实施例中，所述鳍部513的宽度为15nm。本发明第二实施例形成的鳍部513的宽度比第一实施例中形成的鳍部的宽度更小，且一个支撑部，在后续最多可以用于形成四个鳍部513，且形成工艺简单，形成的半导体器件，例如鳍式场效应管的性能稳定。
请参考图17，去除所述第二侧墙，去除所述硬掩膜层，暴露出鳍部513顶部。
所述去除所述硬掩膜层的步骤在形成鳍部513后执行。所述去除所述第二侧墙的步骤可以在形成鳍部513后，同去除所述硬掩膜层在同一工艺步骤中执行，也可以在形成硬掩膜层后，形成鳍部513前执行。
上述步骤完成后，本发明第二实施例的半导体器件的制作完成。本发明第二实施例中，首先以支撑部为支撑，形成位于所述支撑部侧壁的第一侧墙；然后去除支撑部，又形成位于所述第一侧墙侧壁的第二侧墙，再去除第一侧墙，最后以第二侧墙为掩膜刻蚀所述硬掩膜层、半导体衬底，最终形成的鳍部的宽度更小，且一个支撑部最多可以对应于四个鳍部，形成工艺简单。
需要说明的是，在本发明的第二实施例中，还提供了一种采用上述方法形成鳍式场效应管的方法，具体的，请继续参考图12-17，在形成如图12-17所示的鳍部后，还包括：在所述刻蚀后的半导体衬底500a上形成横跨所述鳍部513的顶部和侧壁的栅极结构(未图示)；以所述栅极结构为掩膜，向所述鳍部513掺杂形成源/漏极(未图示)。
其中，所述栅极结构包括位于所述刻蚀后的半导体衬底500a表面、且横跨所述鳍部513的顶部和侧壁的栅介质层，以及覆盖所述栅介质层的栅电极层。所述栅介质层的材料为氧化硅或者高K介质，所述栅电极层的材料为多晶硅或金属。
所述源/漏极形成在栅极结构两侧的鳍部513内，其形成工艺为掺杂工艺，在此不再赘述。
上述步骤完成后，本发明第二实施例的鳍式场效应管制作完成。本发明第二实施例形成的鳍式场效应管的形成工艺简单，工艺步骤少，且形成的鳍部的质量好，鳍部的宽度更小，鳍式场效应管的集成度高，器件性能稳定，并且对于一个支撑部，经过本发明第二实施例的形成方法后，最多可以形成与之相对应的四个鳍部，形成工艺简单。
综上，形成覆盖所述半导体衬底表面的硬掩膜薄膜，形成位于所述硬掩膜薄膜表面的支撑部，后续去除所述支撑部时，所述硬掩膜薄膜可以为所述半导体衬底提供保护，避免其受到损害，并且后续以侧墙为掩膜，刻蚀所述硬掩膜薄膜形成硬掩膜层，再以硬掩膜层为掩膜刻蚀半导体衬底形成鳍部，由于有硬掩膜层的保护，后续形成的鳍部的顶部的质量好。并且，对于一个支撑部，采用本发明实施例的形成方法，最多可以形成与支撑部相对应的多个鳍部，所述鳍部的宽度尺寸小，形成的半导体器件的性能好，且形成工艺简单，本发明实施例的形成方法采用的工艺步骤少。
进一步的，在所述宽度尺寸小的鳍部的基础上，形成栅极结构和源/漏极，形成鳍式场效应管，所述鳍式场效应管的鳍部顶部和半导体衬底没有受到损害，质量好，形成的鳍式场效应管的器件性能好。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (22)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底；
形成覆盖所述半导体衬底表面的硬掩膜薄膜；
形成位于所述硬掩膜薄膜表面的凸起的支撑部；
形成位于所述支撑部侧壁的侧墙；
去除所述支撑部，并以所述侧墙为掩膜，刻蚀所述硬掩膜薄膜形成硬掩膜层；
对所述硬掩膜层进行修剪，使修剪后的硬掩膜层的宽度小于所述侧墙的宽度；
以所述硬掩膜层为掩膜，刻蚀所述半导体衬底形成鳍部。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙的形成步骤包括：形成覆盖所述硬掩膜薄膜、支撑部的顶部和侧壁的侧墙薄膜；刻蚀所述侧墙薄膜直至暴露出硬掩膜薄膜和支撑部的顶部。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，刻蚀所述侧墙薄膜直至暴露出硬掩膜薄膜和支撑部的顶部的工艺为各向异性的干法刻蚀工艺。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙的材料为氮化硅、氧化硅或磷硅玻璃。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述侧墙的厚度为10-40nm。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述硬掩膜层的形成工艺为：采用各向同性的干法刻蚀工艺刻蚀所述硬掩膜薄膜。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述硬掩膜层的形成工艺为：采用HF和水的体积比为1:80～1:120的氢氟酸刻蚀所述硬掩膜薄膜。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，还包括：去除所述侧墙和硬掩膜层，暴露出所述鳍部的顶部。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，所述硬掩膜层的材料为氮化硅、氧化硅或磷硅玻璃。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述支撑部的材料为氮化硅、氧化硅或磷硅玻璃。
11.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体衬底为单晶硅或锗绝缘体上硅。
12.一种鳍式场效应管的形成方法，其特征在于，包括：
提供采用如权利要求1-11中任一项所述的方法形成的半导体器件；
形成栅极结构，所述栅极结构位于所述半导体器件的半导体衬底上，且横跨所述鳍部的顶部和侧壁；
以所述栅极结构为掩膜，向所述鳍部掺杂形成源/漏极。
13.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底；
形成覆盖所述半导体衬底表面的硬掩膜薄膜；
形成位于所述硬掩膜薄膜表面的凸起的支撑部；
形成位于所述支撑部侧壁的第一侧墙；
去除所述支撑部，并形成位于所述第一侧墙的侧壁的第二侧墙；
去除所述第一侧墙，并以所述第二侧墙为掩膜，刻蚀所述硬掩膜薄膜形成硬掩膜层；
对所述硬掩膜层进行修剪，使修剪后的硬掩膜层的宽度小于所述侧墙的宽度；
以所述硬掩膜层为掩膜，刻蚀所述半导体衬底形成鳍部。
14.如权利要求13所述的半导体器件的形成方法，其特征在于，所述第一侧墙的形成步骤包括：形成覆盖所述硬掩膜薄膜、支撑部的顶部和侧壁的第一侧墙薄膜；刻蚀所述第一侧墙薄膜直至暴露出硬掩膜薄膜和支撑部的顶部。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，刻蚀所述第一侧墙薄膜直至暴露出硬掩膜薄膜和支撑部的顶部的工艺为各向异性的干法刻蚀工艺。
16.如权利要求13所述的半导体器件的形成方法，其特征在于，所述第一侧墙的材料为氮化硅、氧化硅或磷硅玻璃，所述第一侧墙的厚度为10-40nm。
17.如权利要求13所述的半导体器件的形成方法，其特征在于，所述第二侧墙的形成步骤包括：形成覆盖所述第一侧墙的顶部和侧壁、半导体衬底的第二侧墙薄膜；刻蚀所述第二侧墙薄膜直至暴露出硬掩膜薄膜和第一侧墙的顶部。
18.如权利要求17所述的半导体器件的形成方法，其特征在于，刻蚀所述第二侧墙薄膜直至暴露出硬掩膜薄膜和第一侧墙的顶部的工艺为各向异性的干法刻蚀工艺。
19.如权利要求13所述的半导体器件的形成方法，其特征在于，所述第二侧墙的材料为氮化硅、氧化硅或磷硅玻璃。
20.如权利要求13所述的半导体器件的形成方法，其特征在于，所述第二侧墙的宽度为10-20nm。
21.如权利要求13所述的半导体器件的形成方法，其特征在于，还包括：去除第二侧墙和硬掩膜层，暴露出鳍部的顶部。
22.一种鳍式场效应管的形成方法，包括：
提供采用如权利要求13-21中任一种所述的方法形成的半导体器件；
形成栅极结构，所述栅极结构位于所述半导体器件的半导体衬底上，且横跨所述鳍部的顶部和侧壁；
以所述栅极结构为掩膜，向所述鳍部掺杂形成源/漏极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210093167.8A CN103367152B (zh) | 2012-03-31 | 2012-03-31 | 半导体器件、鳍式场效应管的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210093167.8A CN103367152B (zh) | 2012-03-31 | 2012-03-31 | 半导体器件、鳍式场效应管的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103367152A CN103367152A (zh) | 2013-10-23 |
| CN103367152B true CN103367152B (zh) | 2016-05-25 |
Family
ID=49368244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210093167.8A Active CN103367152B (zh) | 2012-03-31 | 2012-03-31 | 半导体器件、鳍式场效应管的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103367152B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106206307B (zh) * | 2015-05-05 | 2019-03-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN107437497B (zh) * | 2016-05-27 | 2019-11-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7101763B1 (en) * | 2005-05-17 | 2006-09-05 | International Business Machines Corporation | Low capacitance junction-isolation for bulk FinFET technology |
| CN1846309A (zh) * | 2003-07-01 | 2006-10-11 | 国际商业机器公司 | 具有平行互补鳍片场效应晶体管对的集成电路 |
| CN1890798A (zh) * | 2003-10-02 | 2007-01-03 | 英特尔公司 | 用于改善6t cmos sram单元稳定性的方法和装置 |
| CN101183664A (zh) * | 2006-11-14 | 2008-05-21 | 国际商业机器公司 | 半导体结构及制造多个鳍片场效应晶体管的方法 |
| CN102197467A (zh) * | 2008-11-06 | 2011-09-21 | 高通股份有限公司 | 制造鳍式场效晶体管(finfet)装置的方法 |
-
2012
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1846309A (zh) * | 2003-07-01 | 2006-10-11 | 国际商业机器公司 | 具有平行互补鳍片场效应晶体管对的集成电路 |
| CN1890798A (zh) * | 2003-10-02 | 2007-01-03 | 英特尔公司 | 用于改善6t cmos sram单元稳定性的方法和装置 |
| US7101763B1 (en) * | 2005-05-17 | 2006-09-05 | International Business Machines Corporation | Low capacitance junction-isolation for bulk FinFET technology |
| CN101183664A (zh) * | 2006-11-14 | 2008-05-21 | 国际商业机器公司 | 半导体结构及制造多个鳍片场效应晶体管的方法 |
| CN102197467A (zh) * | 2008-11-06 | 2011-09-21 | 高通股份有限公司 | 制造鳍式场效晶体管(finfet)装置的方法 |
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| Publication number | Publication date |
|---|---|
| CN103367152A (zh) | 2013-10-23 |
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