CN104681424A - 晶体管的形成方法 - Google Patents

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Abstract

一种晶体管的形成方法，包括：提供衬底，所述衬底表面具有伪栅极结构，所述伪栅极结构包括位于衬底表面的伪栅介质层、以及位于伪栅介质层表面的伪栅极层，位于衬底表面和伪栅极结构侧壁表面的介质层，所述介质层的表面与伪栅极结构的表面齐平；在所述介质层和伪栅极结构表面形成阻挡膜，位于介质层表面的阻挡膜厚度大于位于伪栅极层表面的阻挡膜厚度；刻蚀所述阻挡膜直至暴露出伪栅极层表面为止，在介质层表面形成阻挡层；在形成所述阻挡层之后，去除所述伪栅极层和伪栅介质层，在介质层内形成开口；在所述开口的侧壁和底部表面形成栅介质层；在所述栅介质层表面形成填充满开口的栅极层。所形成的晶体管性能稳定。

Description

晶体管的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。
背景技术
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS（Metal Oxide Semiconductor，金属-氧化物-半导体）器件的尺寸不断地缩小，以此满足集成电路发展的小型化和集成化的要求。在MOS晶体管器件的尺寸持续缩小的过程中，现有工艺以氧化硅或氮氧化硅作为栅介质层的工艺受到了挑战。以氧化硅或氮氧化硅作为栅介质层所形成的晶体管出现了一些问题，包括漏电流增加以及杂质的扩散，从而影响晶体管的阈值电压，进而影响半导体器件的性能。
为解决以上问题，以高K栅介质层和金属栅构成的晶体管被提出，即高K金属栅（HKMG，High K Metal Gate）晶体管。所述高K金属栅晶体管采用高K（介电常数）材料代替常用的氧化硅或氮氧化硅栅介质材料，能够使晶体管尺寸缩小的同时，减小漏电流的产生，并提高晶体管的性能。
具体地，请参考图1，图1是一种高K金属栅晶体管的剖面结构示意图，包括：位于衬底100表面的介质层105和栅极结构110，所述栅极结构110的顶部表面与所述介质层105的表面齐平，所述栅极结构110包括：位于衬底100表面的高K栅介质层101，位于高K栅介质层101表面的金属栅103，位于高K栅介质层101和金属栅103两侧的衬底100表面的侧墙104；位于所述栅极结构两侧的衬底100内的源区和漏区106。
然而，现有技术所形成的高K金属栅晶体管的性能不稳定。
发明内容
本发明解决的问题是提供一种晶体管的形成方法，改善所形成晶体管的形貌，使所形成的晶体管的性能提高。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底，所述衬底表面具有伪栅极结构，所述伪栅极结构包括位于衬底表面的伪栅介质层、以及位于伪栅介质层表面的伪栅极层，位于衬底表面和伪栅极结构侧壁表面的介质层，所述介质层的表面与伪栅极结构的表面齐平；在所述介质层和伪栅极结构表面形成阻挡膜，位于介质层表面的阻挡膜厚度大于位于伪栅极层表面的阻挡膜厚度；刻蚀所述阻挡膜直至暴露出伪栅极层表面为止，在介质层表面形成阻挡层；在形成所述阻挡层之后，去除所述伪栅极层和伪栅介质层，在介质层内形成开口；在所述开口的侧壁和底部表面形成栅介质层；在所述栅介质层表面形成填充满开口的栅极层。
可选的，所述阻挡膜的形成工艺为原子层沉积工艺，所述原子层沉积工艺在介质层表面的成膜速率大于在伪栅极层表面对成膜速率。
可选的，所述阻挡膜通过2次～50次原子层沉积工艺形成，直至介质层表面的阻挡膜厚度大于预设厚度；在刻蚀所述阻挡膜之后，所形成的阻挡层厚度为预设尺寸。
可选的，当所述阻挡膜的厚度大于预设厚度时，位于介质层表面的阻挡膜厚度、与位于伪栅极层表面的阻挡膜厚度之间的厚度比为5:1～2:1。
可选的，包括：每一次原子层沉积工艺所形成的阻挡膜厚度小于1纳米。
可选的，在形成所述阻挡层之后，还包括：步骤1，采用原子层沉积工艺在所述阻挡层和伪栅极结构表面形成阻挡膜；步骤2，刻蚀所述阻挡膜直至暴露出伪栅极层的表面为止；重复步骤1至步骤2，直至介质层表面所形成的阻挡层厚度达到预设厚度为止。
可选的，所述预设厚度为2纳米～10纳米。
可选的，所述刻蚀阻挡膜的工艺为脉冲干法刻蚀工艺。
可选的，所述阻挡层的材料为氮化硅、氧化铪、氧化铝或氧化硅。
可选的，所述伪栅介质层的材料为氧化硅，所述介质层的材料为氧化硅，所述伪栅极层的材料为多晶硅。
可选的，所述栅介质层的材料为高K材料，所述栅极层的材料为金属。
可选的，所述栅介质层和栅极层的形成工艺包括：在所述保护层表面、开口的侧壁和底部表面形成栅介质膜；在所述栅介质膜表面形成填充满开口的栅极膜；抛光所述栅极膜和栅介质膜，直至暴露出阻挡层为止。
可选的，在暴露出阻挡层之后，所述抛光工艺还对所述阻挡层进行抛光，直至暴露出介质层表面为止。
可选的，所述伪栅极结构还包括：位于伪栅极层和伪栅介质层两侧的衬底表面的侧墙，所述侧墙的材料与介质层或伪栅介质层的材料不同。
与现有技术相比，本发明的技术方案具有以下优点：
在本发明的晶体管的形成方法中，在去除伪栅极层之前，在介质层和伪栅极结构表面形成阻挡膜，而且，位于介质层表面的阻挡膜厚度大于位于伪栅极层表面的阻挡膜厚度，能够使后续的刻蚀工艺去除伪栅极层表面的阻挡膜后，在介质层的表面保留部分阻挡膜。位于介质层表面的阻挡膜能够在后续去除伪栅极层和伪栅介质层时，保护所述介质层不被减薄，以此保证了所述介质层的厚度精确易控，使后续形成于开口内的栅极层的厚度尺寸能够精确控制。因此，所形成的晶体管性能稳定。
进一步，所述阻挡膜的形成工艺为原子层沉积工艺，由于所述原子层沉积工艺在不同材料表面的成膜速率不一致，而且，所述原子层沉积工艺在介质层表面的成膜速率大于在伪栅极层表面对成膜速率，因此，能够使形成于介质层表面的阻挡膜厚度大于位于伪栅极层表面的阻挡膜厚度。在后续对所述阻挡膜进行刻蚀，直至暴露出伪栅极层表面时，所述介质层表面仍能够保留阻挡层，所述阻挡层能够在后续去除伪栅极层和伪栅介质层时，保护所述介质层的表面。
附图说明
图1是一种高K金属栅晶体管的剖面结构示意图；
图2至图4是一种形成如图1所示的栅极结构的过程的剖面结构示意图；
图5至图10是本发明的晶体管的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术所形成的高K金属栅晶体管的性能不稳定。
经过研究发现，现有形成高K金属栅晶体管的工艺为后栅工艺（GateLast），而所述后栅工艺会对所形成的栅极结构的尺寸造成损害。具体请参考图2至图4，图2至图4是一种形成如图1所示的栅极结构110的过程的剖面结构示意图。
请参考图2，提供衬底100，所述衬底100表面具有伪栅极结构120，所述伪栅极结构120包括：位于衬底表面的伪栅介质层121、位于伪栅介质层121表面的伪栅极层122、以及位于伪栅极层122和伪栅介质层121两侧衬底100表面的侧墙123，所述衬底100表面还具有介质层105，所述介质层105的表面与伪栅极层122的表面齐平。
请参考图3，去除所述伪栅极层122（如图2所示），在所述介质层105内形成开口124。
请参考图4，去除所述开口124底部的伪栅介质层121（如图3所示）。
其中，由于伪栅极层122的材料为多晶硅，而衬底100常采用硅衬底，因此伪栅极层122和衬底100之间的刻蚀选择性较差，而所述伪栅介质层121能够在去除伪栅极层122时，保护衬底100表面不受损伤。在去除所述伪栅极层122之后，需要去除所述伪栅介质层121并暴露出衬底100表面，以便后续在衬底100表面形成栅介质层。为了使伪栅介质层121易于形成且易于去除，不会在衬底100表面附着残留，所述伪栅介质层121的材料为氧化硅。
然而，为了使所述介质层105易于形成，所述介质层105的材料也为氧化硅，且所述氧化硅材料疏松，使所述介质层105的具有良好的电隔离能力。由于所述栅介质层和介质层的材料均为氧化硅，因此在去除所述伪栅介质层121时，会减薄所述介质层105的厚度。而且，在去除伪栅极层122时，也会导致所述介质层105的厚度被减薄。由于所述介质层105的厚度决定了后续形成的金属栅的厚度，因此，一旦所述介质层105的厚度被减薄，会导致后续所述金属栅的厚度减小，使所形成的金属栅的尺寸难以精确控制，影响所形成的晶体管的性能。
经过进一步研究，本发明提出一种晶体管的形成方法。其中，在去除伪栅极层之前，在介质层和伪栅极结构表面形成阻挡膜，而且，位于介质层表面的阻挡膜厚度大于位于伪栅极层表面的阻挡膜厚度，能够使后续的刻蚀工艺去除伪栅极层表面的阻挡膜后，在介质层的表面保留部分阻挡膜。位于介质层表面的阻挡膜能够在后续去除伪栅极层和伪栅介质层时，保护所述介质层不被减薄，以此保证了所述介质层的厚度精确易控，使后续形成于开口内的栅极层的厚度尺寸能够精确控制。因此，所形成的晶体管性能稳定。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图10是本发明的晶体管的形成过程的剖面结构示意图。
请参考图5，提供衬底200，所述衬底200表面具有伪栅极结构201，所述伪栅极结构201包括位于衬底200表面的伪栅介质层210、以及位于伪栅介质层210表面的伪栅极层211，位于衬底200表面和伪栅极结构201侧壁表面的介质层202，所述介质层202的表面与伪栅极结构201的表面齐平。
所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如氮化硅或砷化镓等）。本实施例中，所述衬底200表面形成高K金属栅晶体管，所述高K金属栅晶体管采用后栅工艺形成。
本实施例中，所述伪栅极结构201还包括：位于伪栅极层211和伪栅介质层210两侧的衬底200表面的侧墙212，所述侧墙212的材料与介质层202或伪栅介质层210的材料不同。所述伪栅介质层210的材料为氧化硅，所述伪栅极层211的材料为多晶硅，所述侧墙212的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
其中，所述伪栅极层211用于为后续形成的栅极层占据空间，所述伪栅极层211需要在后续工艺中被去除，并在所述伪栅极层211的位置形成栅极层，以完成所述后栅工艺。所述伪栅介质层210能够在后续去除伪栅极层211时，保护衬底200表面免受损伤，在去除所述伪栅极层211之后，去除所述栅介质层210，所述伪栅介质层210的材料为氧化硅时，形成工艺简单，且易于被去除。
在衬底200表面形成所述伪栅极结构201之后，在所述伪栅极结构201两侧的衬底200内掺杂P型或N型离子，形成源区和漏区；在形成所述源区和漏区之后，在所述衬底200表面形成介质层202。
本实施例中，所述介质层202的材料为氧化硅，所述介质层202的形成工艺包括：采用沉积工艺在衬底200和伪栅极结构201表面形成介质膜；对所述介质膜进行抛光，直至暴露出所述伪栅极结构201的顶部表面为止。在其他实施例中，所述介质层202的材料还能够为氮化硅、氮氧化硅、或低K介质材料。
在所述抛光工艺之后，所述介质层202的表面与伪栅极结构201的顶部表面齐平，使所述介质层202能够保留所述伪栅极结构201的位置和结构。后续去除伪栅极层211之后，能够在介质层202内形成保留有伪栅极层211结构的开口，所述开口能够用于形成以金属为栅极层。
然而，由于后续需要采用刻蚀去除伪栅极层211和伪栅介质层210，所述刻蚀工艺容易对所述介质层202造成损伤，尤其是容易使介质层202的厚度减薄，致使后续形成于开口内的伪栅极层211尺寸不一控制。因此，本实施例在去除所述伪栅极层211和伪栅介质层210之前，在所述介质层202的表面形成阻挡层，以保护所述介质层免受损伤。
请参考图6，在所述介质层202和伪栅极结构201表面形成阻挡膜203，位于介质层202表面的阻挡膜203厚度大于位于伪栅极层211表面的阻挡膜203厚度。
所述阻挡膜203的材料与所述伪栅极层211或伪栅介质层210的材料不同，能够在后续去除伪栅极层211和伪栅介质层210时，保护所述介质层202。本实施例中，所述阻挡膜203的材料为氮化硅、氧化铪、氧化铝或氧化硅。
所述阻挡膜203的形成工艺为原子层沉积工艺，所述原子层沉积工艺在不同材料表面的成膜速率不同；而所述介质层202和伪栅极层211的材料不同，因此所述原子层沉积工艺能够在介质层202表面和伪栅极层211表面形成厚度不同的阻挡膜203。
本实施例中，所述伪栅极层211的材料为多晶硅，所述介质层202的材料为氧化硅，所述原子层沉积工艺在介质层202表面的成膜速率大于在伪栅极层211表面对成膜速率，因此，形成于介质层202表面的阻挡膜203的厚度较大，而形成于伪栅极层211表面的阻挡膜203厚度较小。
由于形成于介质层202表面的阻挡膜203厚度大于形成于伪栅极层211表面的阻挡膜203厚度，后续通过刻蚀工艺，能够去除伪栅极层211表面的阻挡膜203，同时，位于介质层202表面的阻挡膜203能够被保留，使得保留于介质层202表面的阻挡膜203能够在后续去除伪栅极层211和伪栅介质层210时，保护介质层202的表面。
当所述阻挡膜203的材料为氧化铪时，所述阻挡膜203通过2次～50次原子层沉积工艺形成，而每一次原子层沉积工艺所形成的阻挡膜203厚度为小于1纳米。
所述原子层沉积工艺的参数包括：通入第一前驱物，在介质层202和伪栅极结构201表面形成吸附层；排出残留的第一前驱物和第一反应产物；通入第二前驱物，第二前驱物与吸附层反应，形成阻挡膜203，介质层202表面的阻挡膜203厚度大于伪栅极层211表面的阻挡膜203厚度；排出残留的第二前驱物和第二反应产物。
其中，所述第一前驱物为水或臭氧，第一前驱物的流量为1sccm～300sccm，第一前驱物通入时间为0.01秒～10秒。所述第二前驱物为四氯化铪、四氯化锆或三甲基铝，所述第二前驱物的流量为1sccm～300sccm，第二前驱物的通入时间为0.01秒～10秒。
在本实施例中，在采用若干次原子层沉积工艺形成一层阻挡膜203之后，后续对所述阻挡膜203进行刻蚀直至暴露出伪栅介质层211表面为止，在介质层202表面形成阻挡层；在所述刻蚀工艺之后，重复前述原子层沉积工艺和刻蚀工艺，直至形成于介质层202表面的阻挡层厚度达到预设尺寸。由于所述阻挡层的通过重复若干次原子层沉积工艺和刻蚀工艺形成，所形成的阻挡层厚度更容易控制，从而能够使所形成的阻挡层的保护能力得到保证，避免后续在去除伪栅极层211和伪栅介质层210的同时，所述阻挡层被完全去除。
在另一实施例中，采用若干次原子层沉积工艺形成阻挡膜203，直至介质层202表面的阻挡膜203厚度大于预设厚度。并且，所述阻挡膜203的厚度需要保证在后续刻蚀阻挡膜203的工艺之后，所形成的阻挡层厚度为预设尺寸。
其中，所述预设厚度为2纳米～10纳米。当采用若干次原子层沉积工艺形成的阻挡膜203厚度大于预设厚度时，位于介质层202表面的阻挡膜203厚度、与位于伪栅极层211表面的阻挡膜203厚度之间的厚度比为5:1～2:1。由于后续仅通过一次刻蚀工艺，即能够暴露出伪栅极层211，并形成阻挡层，因此工艺简单。
请参考图7，刻蚀所述阻挡膜203（如图6所示）直至暴露出伪栅极层211表面为止，在介质层202表面形成阻挡层203a。
由于位于介质层202表面的阻挡膜203的厚度大于位于伪栅极层211表面的阻挡膜厚度，因此当刻蚀所述阻挡膜203直至暴露出伪栅极层211表面时，所述介质层202表面仍具有剩余的阻挡膜203形成阻挡层203a。所述阻挡层230a用于在后续去除伪栅极层211和伪栅介质层210时，保护介质层202的表面免受损伤，从而保证了后续形成的栅极层的形貌和尺寸精确。
刻蚀所述阻挡膜203的工艺为各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺在垂直于衬底200表面方向上的刻蚀速率相同，以实现暴露出伪栅极层211的同时，在介质层202表面形成阻挡层203a。
本实施例中，所述刻蚀阻挡膜203的工艺为脉冲干法刻蚀工艺，所述脉冲干法刻蚀工艺用于刻蚀较小的刻蚀深度，而且所述刻蚀深度得到能够精确控制。由于所形成的阻挡膜203的厚度较小，因此采用所述脉冲式干法刻蚀工艺时，能够精确地控制刻蚀工艺进行暴露出伪栅极层211表面，并在介质层202表面保留阻挡层203，不易导致因刻蚀速率过快而将介质层202和伪栅极层211表面的阻挡膜203全被去除。
所述脉冲干法刻蚀工艺的参数包括：等离子体源功率为500瓦～2000瓦，偏置功率为200瓦～1500瓦，所述等离子体功率源功率的脉冲频率、与偏置功率的脉冲频率同步或异步，所述等离子体功率源功率的脉冲频率或偏置功率的脉冲频率为50Hz～20kHz，所述等离子体功率源功率的脉冲频率或偏置功率的脉冲频率占空比为10%～90%，气压为1毫托～50毫托，气体包括Ar、He、Cl2、HBr、CF4和CHF3，其中，Ar的流量为10sccm～500sccm，He的流量为10sccm～500sccm，Cl2的流量为50sccm～200sccm，HBr的流量为20sccm～500sccm，CF4的流量为10sccm～150sccm，CHF3的流量为10sccm～200sccm。
请参考图8，在形成所述阻挡层203a之后，采用原子层沉积工艺在所述阻挡层和伪栅极结构表面形成阻挡膜（未示出）；刻蚀所述阻挡膜直至暴露出伪栅极层211的表面为止；重复形成阻挡膜、以及刻蚀阻挡膜至暴露出伪栅极层211表面的步骤，直至介质层202表面所形成的阻挡层203b厚度达到预设厚度为止。
本实施例中，达到预设厚度的阻挡层203b通过若干次原子层沉积工艺、以及原子层沉积工艺之后的刻蚀工艺形成，能够使所形成的阻挡层203b的厚度更精确且易于控制。所述预设厚度为2纳米～10纳米。
各层阻挡膜的材料为氮化硅、氧化铪、氧化铝或氧化硅，形成各层阻挡膜的工艺为原子层沉积工艺。当所述阻挡膜的材料为氧化铪时，各层阻挡膜均能通过2次～50次原子层沉积工艺形成，且每一次原子层沉积工艺所形成的阻挡膜203厚度为小于1纳米。
所述原子层沉积工艺包括：通入第一前驱物，在阻挡层203a和伪栅极层211表面形成吸附层；排出残留的第一前驱物和第一反应产物；通入第二前驱物，第二前驱物与吸附层反应，形成阻挡膜203，阻挡层203a表面的阻挡膜厚度大于伪栅极层211表面的阻挡膜厚度；排出残留的第二前驱物和第二反应产物。
其中，所述第一前驱物为水或臭氧，第一前驱物的流量为1sccm～300sccm，第一前驱物通入时间为0.01秒～10秒。所述第二前驱物为四氯化铪、四氯化锆或三甲基铝，所述第二前驱物的流量为1sccm～300sccm，第二前驱物的通入时间为0.01秒～10秒。
需要说明的是，当所述阻挡膜的材料与伪栅介质层211的材料相同时，所形成的阻挡层203b的厚度需要大于所述伪栅介质层211的厚度，以保证在去除伪栅介质层211的过程中，所述阻挡层203b不会被完全去除。
所述刻蚀各层阻挡膜的工艺为各向异性的干法刻蚀工艺，本实施例中为脉冲干法刻蚀工艺，所述脉冲干法刻蚀工艺的参数包括：等离子体源功率为500瓦～2000瓦，偏置功率为200瓦～1500瓦，所述等离子体功率源功率的脉冲频率、与偏置功率的脉冲频率同步或异步，所述等离子体功率源功率的脉冲频率或偏置功率的脉冲频率为50Hz～20kHz，所述等离子体功率源功率的脉冲频率或偏置功率的脉冲频率占空比为10%～90%，气压为1毫托～50毫托，气体包括Ar、He、Cl2、HBr、CF4和CHF3，其中，Ar的流量为10sccm～500sccm，He的流量为10sccm～500sccm，Cl2的流量为50sccm～200sccm，HBr的流量为20sccm～500sccm，CF4的流量为10sccm～150sccm，CHF3的流量为10sccm～200sccm。
通过重复形成阻挡膜、以及刻蚀阻挡膜至暴露出伪栅极层211表面的步骤，能够使最终形成的阻挡层203b的厚度更为精确且不符合设计标准，从而保证了所述阻挡层203b在后续去除伪栅极层211和伪栅介质层210的过程中的保护能力。
请参考图9，在形成所述阻挡层203b之后，去除所述伪栅极层211和伪栅介质层210，在介质层202内形成开口204。
所述去除伪栅极层211或伪栅介质层210的工艺为干法刻蚀工艺或湿法刻蚀工艺。所形成的开口204用于形成以高K材料形成的栅介质层，以及以金属材料形成的栅极层，从而构成高K金属栅晶体管。
所述伪栅极层211的材料为多晶硅。在一实施例中，去除伪栅极层211的工艺为干法刻蚀工艺，所述干法刻蚀工艺的刻蚀气体包括氯气、氦气、溴化氢、或者氦气和氧气的混合物。在另一实施例中，去除伪栅极层211的工艺为湿法刻蚀工艺，刻蚀液包括四甲基氢氧化铵，所述四甲基氢氧化铵在刻蚀液中的质量百分比浓度为2%～4%，刻蚀温度为50℃～90℃。
所述伪栅介质层210的材料为氧化硅。在一实施例中，去除伪栅介质层210的工艺为干法刻蚀工艺，所述干法刻蚀工艺的气体包括CHF3、CF4、HF中的一种或多种组合。在另一实施例中，去除伪栅介质层210的工艺为湿法刻蚀工艺，刻蚀液包括氢氟酸。
在去除伪栅极层211和伪栅介质层210的过程中，由于介质层202表面具有阻挡层203b的保护，所述介质层202的厚度不会被减薄，即所形成的开口204深度能够与所述伪栅极层211和伪栅介质层210的厚度保持一致，使后续形成于开口204内的栅介质层和栅极层的结构和尺寸精确易控、且符合设计标准。
请参考图10，在所述开口204（如图9所示）的侧壁和底部表面形成栅介质层205；在所述栅介质层205表面形成填充满开口的204的栅极层206。
所述栅介质层205的材料为高K材料，所述栅极层206的材料为金属。其中，所述高K材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝；所述金属包括铜、钨、铝、钴、镍中的一种或多种组合。
需要说明的是，在所述栅介质层205和栅极层206之间还能够形成功函数层，所述功函数层的材料为导电材料。所述功函数层用于调节晶体管的阈值电压，所述功函数层的材料根据所需形成的晶体管的类型选择，使所形成的晶体管更适用于形成PMOS晶体管或NMOS晶体管。
所述栅介质层205和栅极层206的形成工艺包括：在所述保护层203b（如图9所示）表面、开口204的侧壁和底部表面形成栅介质膜；在所述栅介质膜表面形成填充满开口的栅极膜；抛光所述栅极膜和栅介质膜，直至暴露出阻挡层203b为止。
由于所述介质层202表面具有阻挡层203b进行保护，使所述开口204的尺寸精确，则能够使形成于所述开口204内的栅介质层205和栅极层206的尺寸精确，则所形成的晶体管的性能更为稳定。
其中，所述栅介质膜和栅极膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺；所述抛光工艺为化学机械抛光工艺。需要说明的是，在暴露出阻挡层203b之后，还能够根据技术需要，对所述阻挡层203b继续进行抛光工艺，直至暴露出介质层202表面为止。在其他实施例中，也能够保留所述阻挡层203b以进行后续工艺。
本实施例中，在去除伪栅极层之前，在介质层和伪栅极结构表面形成阻挡膜，而且，位于介质层表面的阻挡膜厚度大于位于伪栅极层表面的阻挡膜厚度，能够使后续的刻蚀工艺去除伪栅极层表面的阻挡膜后，在介质层的表面保留部分阻挡膜。位于介质层表面的阻挡膜能够在后续去除伪栅极层和伪栅介质层时，保护所述介质层不被减薄，以此保证了所述介质层的厚度精确易控，使后续形成于开口内的栅极层的厚度尺寸能够精确控制。因此，所形成的晶体管性能稳定。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底表面具有伪栅极结构，所述伪栅极结构包括位于衬底表面的伪栅介质层、以及位于伪栅介质层表面的伪栅极层，位于衬底表面和伪栅极结构侧壁表面的介质层，所述介质层的表面与伪栅极结构的表面齐平；
在所述介质层和伪栅极结构表面形成阻挡膜，位于介质层表面的阻挡膜厚度大于位于伪栅极层表面的阻挡膜厚度；
刻蚀所述阻挡膜直至暴露出伪栅极层表面为止，在介质层表面形成阻挡层；
在形成所述阻挡层之后，去除所述伪栅极层和伪栅介质层，在介质层内形成开口；
在所述开口的侧壁和底部表面形成栅介质层；
在所述栅介质层表面形成填充满开口的栅极层。
2.如权利要求1所述的晶体管的形成方法，其特征在于，所述阻挡膜的形成工艺为原子层沉积工艺，所述原子层沉积工艺在介质层表面的成膜速率大于在伪栅极层表面对成膜速率。
3.如权利要求2所述的晶体管的形成方法，其特征在于，所述阻挡膜通过2次～50次原子层沉积工艺形成，直至介质层表面的阻挡膜厚度大于预设厚度；在刻蚀所述阻挡膜之后，所形成的阻挡层厚度为预设尺寸。
4.如权利要求3所述的晶体管的形成方法，其特征在于，当所述阻挡膜的厚度大于预设厚度时，位于介质层表面的阻挡膜厚度、与位于伪栅极层表面的阻挡膜厚度之间的厚度比为5:1～2:1。
5.如权利要求3所述的晶体管的形成方法，其特征在于，每一次原子层沉积工艺所形成的阻挡膜厚度小于1纳米。
6.如权利要求1所述的晶体管的形成方法，其特征在于，在形成所述阻挡层之后，还包括：步骤1，采用原子层沉积工艺在所述阻挡层和伪栅极结构表面形成阻挡膜；步骤2，刻蚀所述阻挡膜直至暴露出伪栅极层的表面为止；重复步骤1至步骤2，直至介质层表面所形成的阻挡层厚度达到预设厚度为止。
7.如权利要求3或6所述的晶体管的形成方法，其特征在于，所述预设厚度
为2纳米～10纳米。
8.如权利要求1或6所述的晶体管的形成方法，其特征在于，所述刻蚀阻挡膜的工艺为脉冲干法刻蚀工艺。
9.如权利要求1所述的晶体管的形成方法，其特征在于，所述阻挡层的材料为氮化硅、氧化铪、氧化铝或氧化硅。
10.如权利要求1所述的晶体管的形成方法，其特征在于，所述伪栅介质层的材料为氧化硅，所述介质层的材料为氧化硅，所述伪栅极层的材料为多晶硅。
11.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅介质层的材料为高K材料，所述栅极层的材料为金属。
12.如权利要求11所述的晶体管的形成方法，其特征在于，所述栅介质层和栅极层的形成工艺包括：在所述保护层表面、开口的侧壁和底部表面形成栅介质膜；在所述栅介质膜表面形成填充满开口的栅极膜；抛光所述栅极膜和栅介质膜，直至暴露出阻挡层为止。
13.如权利要求11所述的晶体管的形成方法，其特征在于，在暴露出阻挡层之后，所述抛光工艺还对所述阻挡层进行抛光，直至暴露出介质层表面为止。
14.如权利要求1所述的晶体管的形成方法，其特征在于，所述伪栅极结构还包括：位于伪栅极层和伪栅介质层两侧的衬底表面的侧墙，所述侧墙的材料与介质层或伪栅介质层的材料不同。
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