CN105226023A - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，包括：提供衬底，在第一区域衬底表面形成有第一伪栅结构，在第二区域衬底表面形成有第二伪栅结构；在第一区域和第二区域衬底表面形成层间介质层；去除第一伪栅结构和第二伪栅结构，直至暴露出衬底表面，在第一区域形成第一凹槽，在第二区域形成第二凹槽；对第二凹槽底部的衬底进行掺杂处理，提高氧化工艺氧化第二凹槽底部衬底的氧化速率；采用氧化工艺进行氧化处理，在第一凹槽底部形成第一栅介质层，同时在第二凹槽底部形成第二栅介质层，且第一栅介质层厚度小于第二栅介质层厚度；在第一栅介质层表面以及第二栅介质层表面形成栅极。本发明提高形成的第一栅介质层和第二栅介质层的质量，提高半导体器件的电学性能。
Description
技术领域
本发明涉及半导体制造领域技术，特别涉及半导体器件的形成方法。
背景技术
半导体器件按照功能区分可主要分为核心(Core)器件和周边(I/O)器件(或称为输入/输出器件)。按照半导体器件的电性类型区分，核心器件可分为核心NMOS器件和核心PMOS器件，输入/输出器件可分为输入/输出NMOS器件和输入/输出PMOS器件。
通常情况下，输入/输出器件的工作电压比核心器件的工作电压大的多，为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，输入/输出器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。
而随着半导体制造技术的飞速发展，集成电路朝向高器件密度、高集成度方向发展，核心器件和输入/输出器件中的栅介质层的厚度不断减小，栅介质层的厚度的减小带来漏电流增大的问题。
为解决漏电流增大的问题，当前提出的解决方法是，采用高k栅介质层材料代替传统的二氧化硅栅介质层材料，并使用金属作为栅电极层材料，以避免高k栅介质层材料与传统栅电极层材料发生费米能级钉扎效应。
然而，现有技术形成的半导体器件依然存在电学性能差的问题，并且半导体器件的形成工艺复杂。
发明内容
本发明解决的问题是提供一种半导体器件的形成方法，在满足核心器件和输入/输出器件对栅介质层厚度的要求的同时，提高形成的栅介质层的质量，从而提高半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供包括第一区域和第二区域的衬底，在所述第一区域衬底表面形成有第一伪栅结构，在所述第二区域衬底表面形成有第二伪栅结构；在所述第一区域和第二区域衬底表面形成层间介质层，且所述层间介质层顶部与第一伪栅结构和第二伪栅结构顶部齐平；去除所述第一伪栅结构和第二伪栅结构，直至暴露出衬底表面，在第一区域层间介质层内形成第一凹槽，在第二区域层间介质层内形成第二凹槽；对所述第二凹槽底部的衬底进行掺杂处理，提高氧化工艺氧化第二凹槽底部衬底的氧化速率；采用氧化工艺对所述第一凹槽底部的衬底、掺杂处理后第二凹槽底部的衬底进行氧化处理，在第一凹槽底部形成第一栅介质层，同时在第二凹槽底部形成第二栅介质层，且所述第一栅介质层厚度小于第二栅介质层厚度；在所述第一栅介质层表面以及第二栅介质层表面形成栅极，且所述栅极填充满所述第一凹槽和第二凹槽。
可选的，所述掺杂处理的掺杂离子为氯离子、氟离子或溴离子。
可选的，采用离子注入工艺进行所述掺杂处理。
可选的，所述离子注入工艺的工艺参数为：注入离子为氟离子、氯离子、溴离子、含氟离子、含氯离子或含溴离子，离子注入能量为200ev至10kev，离子注入剂量为1E14atom/cm2至1E16atom/cm2。
可选的，所述第一栅介质层和第二栅介质层的材料为氧化硅。
可选的，所述氧化工艺为热氧化工艺。
可选的，所述热氧化工艺的工艺参数为：反应气体包括O2、H2和N2，其中，O2流量为0.1slm至20slm，H2流量为0.1slm至20slm，N2流量为0.1slm至50slm，反应腔室温度为650度至1000度，反应腔室压强为0.1托至760托，反应时长为5秒至10分。
可选的，所述第一伪栅结构包括第一伪栅介质层、位于第一伪栅介质层表面第一伪栅导电层；所述第二伪栅结构包括第二伪栅介质层、位于第二伪栅介质层表面的第二伪栅导电层。
可选的，去除所述第一伪栅结构和第二伪栅结构的工艺步骤包括：采用干法刻蚀工艺刻蚀去除第一伪栅导电层和第二伪栅导电层；采用湿法刻蚀工艺刻蚀去除第一伪栅介质层和第二伪栅介质层。
可选的，所述第一伪栅结构和第二伪栅结构的形成步骤包括：在所述第一区域和第二区域衬底表面形成伪栅介质膜、以及位于伪栅介质膜表面的伪栅导电膜；在所述伪栅导电膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述伪栅导电膜和伪栅介质膜，在第一区域衬底表面形成第一伪栅结构，在第二区域衬底表面形成第二伪栅结构。
可选的，采用化学气相沉积工艺形成所述伪栅介质膜。
可选的，所述伪栅介质膜的材料为氧化硅；所述伪栅导电膜的材料为多晶硅。
可选的，在形成所述层间介质层之前，还包括步骤：在所述第一伪栅结构两侧的第一区域衬底内形成第一掺杂区；在所述第二伪栅结构两侧的第二区域衬底内形成第二掺杂区。
可选的，所述栅极的材料为多晶硅或掺杂的多晶硅。
可选的，所述栅极为金属栅极。
可选的，形成所述金属栅极的工艺步骤包括：在所述第一栅介质层表面、第二栅介质层表面、第一凹槽侧壁表面以及第二凹槽侧壁表面形成高k栅介质层；在所述高k栅介质层表面形成金属栅电极层，且所述金属栅电极层填充满第一凹槽和第二凹槽；去除高于层间介质层顶部的高k栅介质层和金属栅电极层，使得金属电极层与层间介质层齐平，获得栅极。
可选的，所述高k栅介质层的材料为相对介电常数大于氧化硅的相对介电常数的材料。
可选的，所述高k栅介质层的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
可选的，所述金属栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi。
可选的，所述第一区域为待形成核心器件的区域，所述第二区域为待形成输入/输出器件的区域。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例中，在形成层间介质层后，去除第一伪栅结构和第二伪栅结构，直至暴露出衬底表面，在第一区域层间介质层内形成第一凹槽，在第二区域层间介质层内形成第二凹槽；对第二凹槽底部的衬底进行掺杂处理，提高氧化工艺氧化第二凹槽底部衬底的氧化速率；当采用氧化工艺对第一凹槽底部衬底、第二凹槽底部衬底进行氧化处理时，在第一凹槽底部形成第一栅介质层，在第二凹槽底部形成第二栅介质层，由于所述氧化工艺对第二凹槽底部衬底的氧化速率比对第一凹槽底部衬底的氧化速率大的多，因此形成的第一栅介质层厚度小于第二栅介质层厚度，满足第一区域和第二区域对栅介质层厚度不同的需求。同时，由于本发明实施例在刻蚀去除第一伪栅结构和第二伪栅结构之后，在第一区域衬底表面形成第一栅介质层，在第二区域衬底表面形成第二栅介质层，避免了所述刻蚀工艺对第一栅介质层和第二栅介质层造成刻蚀损伤，提高了形成的第一栅介质层和第二栅介质层的性能，从而提高半导体器件的电学性能。
并且，本发明实施例在形成第一栅介质层的同时，在第二区域形成第二栅介质层，与现有技术相比，本发明实施例的工艺步骤明显减少，降低了半导体器件的工艺难度。
进一步，本发明实施例掺杂离子为卤族离子，具体的，所述卤族离子为氯离子、氟离子或溴离子，所述卤族离子在氧化工艺中起到催化剂的作用，提高氧化工艺对氧化速率，使得形成的第二栅介质层的厚度大于第一栅介质层的厚度。具体的，当氧化反应中的O2与衬底材料发生氧化反应形成SiO2膜时，SiO2膜材料中具有氯族离子，所述氯族离子具有弱化SiO2材料中的Si-O键能的作用，因此O2能够很快的通过SiO2膜扩散进入材料为Si的衬底内；因此当衬底内掺杂有氯族离子时，O2与衬底材料Si发生氧化反应的速率更快，从而使第二栅介质层的厚度大于第一栅介质层的厚度。
进一步，本发明实施例中氧化工艺为热氧化工艺，采用热氧化工艺形成第一栅介质层和第二栅介质层时，氧化部分厚度的衬底形成第一栅介质层和第二栅介质层，因此第一栅介质层和衬底之间、第二栅介质层和衬底之间的界面缺陷(如界面孔洞、位错等界面缺陷)非常少，第一栅介质层与衬底之间、第二栅介质层与衬底之间的界面性能好，从而避免界面缺陷带来的漏电或电击穿问题，提高形成的半导体器件的电学性能。
进一步，本发明实施例中第一伪栅结构包括第一伪栅介质层和第一伪栅导电层，所述第一伪栅介质层起到刻蚀停止作用，防止刻蚀去除第一伪栅导电层的刻蚀工艺对衬底造成不必要的刻蚀。
更进一步，本发明实施例采用化学气相沉积工艺形成所述伪栅导电膜，图形化伪栅导电膜形成第一伪栅介质层和第二伪栅介质层，因此所述第一伪栅介质层和第二伪栅介质层是经由化学气相沉积工艺形成的；对于湿法刻蚀工艺而言，湿法刻蚀工艺对采用化学气相沉积工艺形成的膜的刻蚀速率较大，因此本发明实施例湿法刻蚀去除第一伪栅介质层和第二伪栅介质层的工艺难度低，减少湿法刻蚀工艺时间，从而减小湿法刻蚀带来的不良影响，进一步提高半导体器件的电学性能。
附图说明
图1为一实施例形成半导体器件的流程示意图；
图2至图10为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术提供的半导体器件的形成工艺复杂，且形成的半导体器件的电学性能有待提高。
针对半导体器件的形成方法进行研究，半导体器件的形成方法包括以下步骤：步骤S1、提供包括第一区域和第二区域的衬底，采用热氧化工艺在所述第一区域和第二区域衬底表面形成第一氧化层；步骤S2、去除位于第二区域的第一氧化层，暴露出第二区域衬底表面；步骤S3、采用热氧化工艺在所述第二区域衬底表面形成第二氧化层，所述第二氧化层还位于第一氧化层表面，且第二氧化层厚度小于第一氧化层厚度；步骤S4、在所述第一区域和第二区域的第二氧化层表面形成多晶硅层；步骤S5、图形化所述多晶硅层、第二氧化层和第一氧化层，在第一区域衬底表面形成第一伪栅结构，第一伪栅结构包括第一氧化层、第二氧化层和多晶硅层，在第二区域衬底表面形成第二伪栅结构，第二伪栅结构包括第二氧化层和多晶硅层；步骤S6、在所述第一伪栅结构两侧的第一区域衬底内形成第一掺杂区，在第二伪栅结构两侧的衬底内形成第二掺杂区，在所述第一区域和第二区域衬底表面形成层间介质层；步骤S7、去除所述第一区域和第二区域的多晶硅层；去除第二区域的第二氧化层，暴露出第二区域部分衬底表面；步骤S8、采用热氧化工艺在所述暴露的第二区域衬底表面形成第三氧化层，且第三氧化层厚度小于第一氧化层厚度；步骤S9、在所述第一区域的第二氧化层表面形成第一金属栅极，在所述第二区域的第三氧化层表面形成第二金属栅极。
上述提供的半导体器件的形成方法，包括多次的热氧化工艺以及多次的去除氧化层的工艺，工艺步骤极为复杂。并且，第一区域为待形成输入/输出器件的区域，输入/输出器件的栅介质层为第一氧化层和第二氧化层的叠层结构，所述栅介质层在去除多晶硅层之前形成；在去除多晶硅层时，所述去除多晶硅层的工艺很容易对输入/输出器件的栅介质层造成不良影响，例如，输入/输出器件的第二氧化层厚度减小或者第二氧化层表面质量变差，造成半导体器件的良率下降，影响半导体器件的电学性能。
为此，本发明提供一种半导体器件的形成方法，在形成层间介质层后，去除第一伪栅结构和第二伪栅结构直至暴露出衬底表面，在第一区域内形成第一凹槽，在第二区域内形成第二凹槽；对第二凹槽底部的衬底进行掺杂处理，提高氧化工艺氧化第二凹槽底部衬底的氧化速率；采用氧化工艺对第一凹槽底部的衬底、掺杂处理后的第二凹槽底部的衬底进行氧化处理，在第一凹槽底部形成第一栅介质层，同时在第二凹槽底部形成第二栅介质层，且所述第一栅介质层厚度小于第二栅介质层厚度；在所述第一栅介质层以及第二栅介质层表面形成栅极。本发明提供的半导体器件的形成工艺简单，并且，第一栅介质层和第二栅介质层均在去除第一伪栅结构和第二伪栅结构之后形成，避免了去除第一伪栅结构和第二伪栅结构的工艺对第一栅介质层和第二栅介质层造成不良影响，使得形成的第一栅介质层和第二栅介质层具有较高的质量，从而提高半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图10为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。
请参考图2，提供包括第一区域I和第二区域II的衬底100。
所述衬底100为单晶硅、多晶硅、非晶硅或绝缘体上的硅中的一种；所述衬底100也可以为Si衬底、Ge衬底、GeSi衬底或GaAs衬底；所述衬底100表面还可以形成若干外延界面层或应变层以提高半导体器件的电学性能。
在本发明的实施例中，所述衬底100为Si衬底。
本实施例中，所述第一区域I为待形成核心器件的区域，所述第二区域II为待形成输入/输出器件的区域。所述第一区域I和第二区域II可以相邻也可以相隔。
在所述衬底100内还可以形成隔离结构，现有的隔离结构通常采用浅沟槽隔离。所述浅沟槽隔离结构的填充材料可以为氧化硅、氮化硅、氮氧化硅中的一种或几种，浅沟槽隔离结构主要用于隔离第一区域I和第二区域II，防止不同半导体器件之间电学连接。
在本实施例中，衬底100内形成浅沟槽隔离结构200，所述浅沟槽隔离结构200内填充氧化硅。
请继续参考图2，在所述第一区域I和第二区域II衬底100表面形成伪栅介质膜101、以及位于伪栅介质膜101表面的伪栅导电膜102。
所述伪栅介质膜101用于后续形成第一伪栅介质层和第二伪栅介质层，所述伪栅导电膜102用于后续形成第一伪栅导电层和第二伪栅导电层。
采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述伪栅介质膜101和伪栅导电膜102。
本实施例中，所述伪栅介质膜101的材料为氧化硅，所述伪栅导电膜102的材料为多晶硅；所述伪栅介质膜101的厚度为10埃至100埃，所述伪栅导电膜102的厚度为300埃至2000埃。
由于后续在伪栅介质膜101基础上形成的第一伪栅介质层和第二伪栅介质层会被去除，为了降低后续去除第一伪栅介质层和第二伪栅介质层的工艺难度，避免去除第一伪栅介质层和第二伪栅介质层对衬底100造成不良影响，本实施例中，采用化学气相沉积工艺形成所述伪栅介质膜101，使得后续去除第一伪栅介质层和第二伪栅介质层的工艺难度较低。
请参考图3，在所述伪栅导电膜102(请参考图2)表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述伪栅导电膜102和伪栅介质膜101(请参考图2)，在第一区域I衬底100表面形成第一伪栅结构，在第二区域II衬底100表面形成第二伪栅结构。
所述第一伪栅结构包括：第一伪栅介质层111、位于第一伪栅介质层111表面的第一伪栅导电层112；所述第二伪栅结构包括：第二伪栅介质层121、位于第二伪栅介质层121表面的第二伪栅导电层122。
所述第一伪栅介质层111作为后续刻蚀去除第一伪栅导电层112的刻蚀停止层，防止刻蚀去除第一伪栅导电层112的工艺对衬底100造成刻蚀；所述第二伪栅介质层121作为后续刻蚀去除第二伪栅导电层122的刻蚀停止层，防止刻蚀去除第二伪栅导电层122的工艺对衬底100造成刻蚀。
请参考图4，在所述第一伪栅结构侧壁形成第一侧墙103，在所述第二伪栅结构侧壁形成第二侧墙104。
所述第一侧墙103和第二侧墙104的材料为氧化硅、氮化硅或氮氧化硅。
作为一个具体实施例，所述第一侧墙103和第二侧墙104的形成步骤包括：在所述第一区域I和第二区域I的衬底100表面、第一伪栅结构侧壁和顶部以及第二伪栅结构的侧壁和顶部形成侧墙膜；采用无掩膜刻蚀工艺，回刻蚀所述侧墙膜，刻蚀去除位于第一伪栅结构顶部和第二伪栅结构顶部、以及第一区域I和第二区域II衬底100表面的侧墙膜，在第一伪栅结构侧壁形成第一侧墙103，在第二伪栅结构侧壁形成第二侧墙104。
后续在第一区域I和第二区域I衬底100表面会形成层间介质层，当形成有第一侧墙103和第二侧墙104时，能防止后续刻蚀去除第一伪栅介质层111和第二伪栅介质层121的工艺对层间介质层的侧壁(所述侧壁为层间介质层靠近第一伪栅介质层111和第二伪栅介质层121的侧壁)造成刻蚀，避免待形成第一栅介质层和第二栅介质层的区域变大，从而防止后续形成的第一栅介质层和第二栅介质层的尺寸变大，提高形成的半导体器件的电学性能。
本实施例中，所述第一侧墙103和第二侧墙104的材料为氮化硅。其好处在于：湿法刻蚀工艺对氧化硅的刻蚀速率比对氮化硅的刻蚀速率大得多，当第一侧墙103和第二侧墙104的材料为氮化硅时，后续刻蚀去除第一伪栅介质层111和第二伪栅介质层121的工艺对第一侧墙103和第二侧墙104几乎不造成刻蚀，进一步防止待形成第一栅介质层和第二栅介质层的区域变大，进一步防止后续形成的第一栅介质层和第二栅介质层的尺寸变大或偏离设计目标。
在形成所述第一侧墙103和第二侧墙104之前，还可以在第一伪栅结构两侧的第一区域衬底内形成第一轻掺杂区，在第二伪栅结构两侧的第二区域衬底内形成第二轻掺杂区。所述第一轻掺杂区和第二轻掺杂区有利于缓解半导体器件的热载流子效应。
请参考图5，在所述第一伪栅结构两侧的第一区域I衬底100内形成第一掺杂区105；在所述第二伪栅结构两侧的第二区域II衬底100内形成第二掺杂区106。
所述第一掺杂区105和第二掺杂区106的掺杂类型可以相同也可以相反，所述第一掺杂区105和第二掺杂区106的掺杂类型为N型掺杂或P型掺杂，其中，N型掺杂的掺杂离子为P、As或Sb，P型掺杂的掺杂离子为B、Ga或In。当第一区域I为待形成核心NMOS器件的区域时，所述第一掺杂区105的掺杂类型为N型掺杂；当第一区域I为待形成核心PMOS器件的区域时，所述第一掺杂区105的掺杂类型为P型掺杂；当第二区域II为待形成输入/输出NMOS器件的区域时，所述第二掺杂区106的掺杂类型为N型掺杂；当第二区域II为待形成输入/输出PMOS器件的区域时，所述第二掺杂区106的掺杂类型为P型掺杂。
本实施例中，为了提高半导体器件的载流子迁移率，在第一掺杂区105内形成第一应力层，在第二掺杂区106内形成第二应力层。
所述第一掺杂区105的掺杂类型为N型掺杂时，所述第一应力层的材料为SiC或SiCP，所述第一应力层为第一区域I沟道区施加拉应力作用，提高第一区域I载流子迁移率；所述第一掺杂区105的掺杂类型为P型掺杂时，所述第一应力层的材料为SiGe或SiGeB，所述第一应力层为第一区域I沟道区施加压应力作用，提高第一区域I载流子迁移率。
所述第二掺杂区106的掺杂类型为N型掺杂时，所述第二应力层的材料为SiC或SiCP，所述第二应力层为第二区域II沟道区施加拉应力作用，提高第二区域II载流子迁移率；所述第二掺杂区106的掺杂类型为P型掺杂时，所述第一应力层的材料为SiGe或SiGeB，所述第二应力层为第二区域II沟道区施加压应力作用，提高第二区域II载流子迁移率。
本实施例中，所述第一掺杂区105的掺杂类型为N型掺杂，第一应力层的材料为SiC，其中，碳原子的原子百分比为0.1％至10％；所述第二掺杂区106的掺杂类型为P型掺杂，所述第二应力层的材料为SiGe，其中，锗原子的原子百分比为10％至50％。
作为一个具体实施例，形成第一应力层的工艺步骤包括：形成覆盖于第二区域II衬底100和第二伪栅结构的掩膜层；以所述掩膜层为掩膜，刻蚀去除第一伪栅结构两侧的部分厚度的衬底100，在所述第一区域I衬底100内形成凹槽，所述凹槽的形状为方形、U形或sigma形；采用选择性外延工艺，形成填充满所述凹槽的第一应力层，所述第一应力层表面与第一区域I衬底100表面齐平或高于第一区域I衬底100表面，所述第一应力层的材料为SiC或SiCP；去除所述掩膜层。
作为一个具体实施例，第一应力层的材料为SiC，采用选择性外延工艺形成第一应力层的工艺参数为：反应气体包括硅源气体和碳源气体，硅源气体为SiH4或SiH2Cl2，碳源气体为C2H4、C3H8或C2H6，反应气体还包括HCl和H2，其中，硅源气体流量为5sccm至500sccm，碳源气体流量为5sccm至500sccm，HCl流量为5sccm至500sccm，H2流量为1000sccm至50000sccm，外延温度450度至600度，反应腔室压强1托至500托。
在形成第一掺杂区105和第二掺杂区106后，还包括步骤：对所述第一掺杂区105和第二掺杂区106进行热处理，使第一掺杂区105和第二掺杂区106中的掺杂离子进行再分布，激活第一掺杂区105和第二掺杂区106内的掺杂离子，并且修复形成第一掺杂区105和第二掺杂区106的工艺对衬底100造成的晶格损伤。
请参考图6，在所述第一区域I和第二区域II衬底100表面形成层间介质层107，且所述层间介质层107顶部与第一伪栅结构和第二伪栅结构顶部齐平。
本实施例中，由于第一伪栅结构侧壁形成有第一侧墙103，第二伪栅结构侧壁形成有第二侧墙104，因此所述层间介质层107还位于第一侧墙103和第二侧墙104侧壁表面。
所述层间介质层107的材料为氧化硅、含碳氧化物或氮氧化硅。
所述层间介质层107的形成方法为化学气相沉积法、原子层沉积法或物理气相沉积等。采用化学机械研磨(CMP)方法研磨层间介质层107至露出第一伪栅结构和第二伪栅结构顶部表面。
本实施例中，所述层间介质层107的材料为氧化硅，形成所述层间介质层107的方法为化学气相沉积法。
本实施例中，在形成层间介质层107之前，还包括步骤：在所述第一区域I和第二区域II衬底100表面、第一伪栅结构侧壁表面和第二伪栅结构侧壁表面形成接触刻蚀停止层117，在后续刻蚀层间介质层107以暴露出第一掺杂区105和第二掺杂区106表面时，所述接触刻蚀停止层117起到刻蚀停止作用，防止刻蚀工艺对第一掺杂区105和第二掺杂区106造成不必要的刻蚀。
请参考图7，去除所述第一伪栅结构和第二伪栅结构直至暴露出衬底100表面，在第一区域I层间介质层107内形成第一凹槽108，在第二区域II层间介质层107内形成第二凹槽109。
本实施例中，采用干法刻蚀工艺刻蚀去除第一伪栅导电层112(请参考图6)和第二伪栅导电层122(请参考图6)；采用湿法刻蚀工艺刻蚀去除第一伪栅介质层111(请参考图6)和第二伪栅介质层121(请参考图6)。
作为一个具体实施例，所述干法刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：刻蚀气体为HBr、O2、Cl2和He，刻蚀反应腔室压强为2毫托至50毫托，刻蚀的源功率为200瓦至2000瓦，刻蚀加偏压功率为10瓦至100瓦，HBr流量为50sccm至500sccm，O2流量为2sccm至20sccm，Cl2流量为10sccm至300sccm，He流量为50sccm至500sccm。
由于第一伪栅介质层111和第二伪栅介质层121的材料与第一伪栅导电层112和第二伪栅导电层122的材料类型区别较大，干法刻蚀工艺对第一伪栅导电层112和第二伪栅导电层122的刻蚀速率远大于对第一伪栅介质层111和第二伪栅介质层121的刻蚀速率，因此，所述第一伪栅介质层111和第二伪栅介质层121为干法刻蚀工艺的刻蚀停止层，防止干法刻蚀工艺对衬底100造成刻蚀。
由于本实施例第一伪栅介质层111和第二伪栅介质层121是经由化学气相沉积工艺形成的，湿法刻蚀工艺对化学气相沉积工艺形成的氧化硅的刻蚀速率较大，因此，刻蚀去除第一伪栅介质层111和第二伪栅介质层121的工艺难度较低。
作为一个具体实施例，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液，其中，氢氟酸和去离子水的体积比为1:300至1:700。
同时，由于第一侧墙103和第二侧墙104的存在，避免了干法刻蚀工艺或湿法刻蚀工艺对层间介质层107的侧壁(所述侧壁指的是，层间介质层107靠近第一侧墙103或第二侧墙104的侧壁)造成刻蚀，使形成的第一凹槽108的尺寸与第一伪栅介质层111的尺寸保持一致，第二凹槽109的尺寸与第二伪栅介质层121的尺寸保持一致，从而使后续形成的第一栅介质层和第二栅介质层的尺寸符合设计标准，避免后续形成的第一栅介质层和第二栅介质层发生尺寸偏离问题。
请参考图8，形成覆盖于所述第一区域I的光刻胶层140；以所述光刻胶层140为掩膜，对所述第二凹槽109底部的衬底100进行掺杂处理130，提高氧化工艺氧化第二凹槽109底部衬底100的氧化速率。
所述光刻胶层140防止对第一凹槽108(请参考图7)进行掺杂处理130。
由于第一区域I为待形成核心器件的区域，第二区域II为待形成输入/输出器件的区域，核心器件的工作电压远大于输入/输出器件的工作电压，为了防止发生电压击穿的问题，工作电压越大相应的栅介质层的厚度越厚，因此后续在第二区域II形成的第二栅介质层的厚度大于在第一区域I形成的第一栅介质层的厚度。
本实施例中，对第二凹槽109底部的衬底100进行掺杂处理130后，提高氧化工艺氧化第二凹槽109底部衬底100的氧化速率，使得后续进行氧化工艺形成第一栅介质层和第二栅介质层时，位于第二凹槽109底部的第二栅介质层厚度大于位于第一凹槽108底部的第一栅介质层厚度，从而满足输入/输出器件的第二栅介质层厚度大于核心器件的第一栅介质层厚度的要求。
所述掺杂处理130的掺杂离子为卤族离子，所述卤族离子起到催化剂的作用，提高后续氧化工艺对第二凹槽109底部衬底100的氧化速率。具体的，所述掺杂处理130的掺杂离子为氯离子(Cl)、氟离子(F)或溴离子(Br)。
本实施例中，采用离子注入工艺进行所述掺杂处理130。
若离子注入工艺的注入能量过大，会导致注入离子的深度过深，后续容易造成第二凹槽109底部衬底100被氧化的过多，导致后续形成的第二栅介质层厚度过厚；若注入能量过小，会造成注入离子的深度过浅，后续形成的第二栅介质层厚度过薄。若离子注入工艺的注入剂量过大，会造成后续形成的第二栅介质层厚度过厚；若注入剂量过小，也会导致后续形成的第二栅介质层厚度过薄。
为此，本实施例中，所述离子注入工艺的工艺参数为：注入离子为氟离子、氯离子、溴离子、含氟离子、含氯离子或含溴离子，离子注入能量为200ev至10kev，离子注入剂量为1E14atom/cm2至1E16atom/cm2。
在掺杂处理130后，还包括步骤：去除所述光刻胶层140。
请参考图9，采用氧化工艺对所述第一凹槽108底部的衬底100、掺杂处理130后第二凹槽109底部的衬底100进行氧化处理，在第一凹槽108底部形成第一栅介质层131，同时在第二凹槽109底部形成第二栅介质层141，且所述第一栅介质层131厚度小于第二栅介质层141厚度。
本实施例中，所述氧化工艺为热氧化工艺，采用热氧化工艺形成第一栅介质层131和第二栅介质层141时，所述第一栅介质层131与衬底100紧密接触，两者间具有良好的界面性能，防止界面缺陷的产生，同样的，所述第二栅介质层141与衬底100间具有良好的界面性能，防止界面缺陷的产生，从而防止界面缺陷带来的漏电或电击穿问题，提高半导体器件的电学性能。
由于第二凹槽109底部的衬底100内具有卤族离子，所述卤族离子在热氧化工艺过程中起到催化剂的作用，因此，所述热氧化工艺对第二凹槽109底部衬底100的氧化速率远大于对第一凹槽108底部衬底100的氧化速率，在热氧化工艺完成后，形成的第二栅介质层141的厚度大于第一栅介质层131的厚度，从而满足核心器件和输入/输出器件对栅介质层厚度的不同需求。
作为一种解释，所述卤族离子在热氧化工艺中起到催化剂作用的原因在于：在热氧化工艺初始阶段，热氧化工艺中的O2与衬底100的材料硅发生氧化反应形成SiO2膜，由于SiO2膜的存在使得O2扩散进入SiO2下方的衬底100内的难度增加，会造成氧化速率下降；而本实施例中，由于对衬底100内掺杂有氯族离子，因此形成的SiO2膜材料中也具有卤族离子，例如，所述卤族离子为Cl离子，所述卤族离子具有弱化Si-O键能的作用，因此第二凹槽109底部形成的SiO2膜的S-O键能更弱，使得O2更容易扩散进入第二凹槽109下方的衬底100内，O2扩散的深度更深，因此热氧化工艺对第二凹槽109底部的衬底100氧化速率远大于对第一凹槽108底部衬底100的氧化速率，从而使形成的第二栅介质层141厚度大于第一栅介质层131厚度。
并且，本实施例中，在刻蚀去除第一伪栅结构和第二伪栅结构后，形成第一栅介质层131和第二栅介质层141，避免所述刻蚀工艺对第一栅介质层131和第二栅介质层141造成不良影响，使得第一栅介质层131和第二栅介质层141保持具有较高的性能，从而提高半导体器件的电学性能。
同时，由于本实施例在同一道工艺步骤中形成第一栅介质层131和第二栅介质层141，使得半导体器件的形成工艺简单，降低了工艺难度；并且，与现有技术相比，本实施例明显减少了刻蚀工艺步骤，从而减少了刻蚀工艺带来的不良影响，从而进一步提高半导体器件的电学性能。
所述第一栅介质层131和第二栅介质层141的材料为氧化硅。作为一个具体实施例，所述第一栅介质层131的厚度为5埃至20埃，所述第二栅介质层141的厚度为20埃至100埃。
本实施例中，所述热氧化工艺的工艺参数为：反应气体包括O2、H2和N2，其中，O2流量为0.1slm至20slm，H2流量为0.1slm至20slm，N2流量为0.1slm至50slm，反应腔室温度为650度至1000度，反应腔室压强为0.1托至760托，反应时长为5秒至10分。
其中，slm为流量单位，为标准状况下升每分。
请参考图10，在所述第一栅介质层131表面以及第二栅介质层141表面形成栅极，且所述栅极填充满所述第一凹槽108(请参考图9)和第二凹槽109(请参考图9)。
为了满足半导体器件小型化微型化的发展趋势，且减小栅极电流泄漏的问题，本实施例中，所述栅极为金属栅极。
作为一个具体实施例，形成所述金属栅极的工艺步骤包括：在所述第一栅介质层131表面、第二栅介质层141表面、第一凹槽108侧壁表面以及第二凹槽109侧壁表面形成高k栅介质层132；在所述高k栅介质层132表面形成金属栅电极层133，且所述金属栅电极层133填充满第一凹槽108和第二凹槽109；去除高于层间介质层107顶部的高k栅介质层132和金属栅电极层133，使得金属电极层133与层间介质层107齐平，获得栅极。
所述高k栅介质层132的材料为相对介电常数大于氧化硅的相对介电常数的材料，也就是说，高k栅介质层132的材料的相对介电常数大于3.9。
所述高k栅介质层132的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，所述高k栅介质层132的材料为HfO2，所述HfO2的形成工艺为原子层沉积，所述高k栅介质层132的厚度为5埃至30埃。
所述金属栅电极层133的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi。
所述金属栅电极层133为单层结构或叠层结构。所述金属栅电极层133为单层结构时，所述金属栅电极层为位于高k栅介质层132表面的金属体层；所述金属栅电极层为叠层结构时，所述金属栅电极层包括：位于高k栅介质层132表面的扩散阻挡层，位于扩散阻挡层表面的功函数层，位于功函数层表面的金属体层。
所述扩散阻挡层能阻挡金属体层中的离子扩散至层间介质层107或高k栅介质层132中，提高半导体器件的稳定性。所述扩散阻挡层的材料为TiN、TaN、TiAlN、TaAlN、TaSiN或TiSiN。
所述功函数层用于改善栅极的功函数，以提高半导体器件的驱动性能。所述功函数层的材料为Ti或Ta的金属氮化物、金属硅氮化物或金属铝氮化物。具体的，所述功函数层的材料为TiN、TaN、TaSiN、TiSiN、TaAlN或TiAlN。
所述金属体层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi。
当所述栅极为金属栅极时，第一区域I和第二区域II的高k栅介质层132为在同一道工艺步骤中形成的，因此第一区域I和第二区域II的高k栅介质层132厚度相同；第一栅介质层131不仅作为高k栅介质层132和衬底100之间的界面层，提高高k栅介质层132和衬底100之间的界面性能，所述第一栅介质层131还作为核心器件的栅介质层的一部分；同样的，第二栅介质层141既起到界面层作用，又作为输入/输出器件的栅介质层的一部分。也就是说，核心器件的栅介质层由第一栅介质层131和高k栅介质层132共同组成，输入/输出器件的栅介质层由第二栅介质层141和高k栅介质层132共同组成。
对于第一区域I形成的核心器件而言，第一栅介质层131厚度为d1(未图示)，第一栅介质层131材料的相对介电常数为k1，高k栅介质层133的厚度为d3(未图示)，高k栅介质层132材料的相对介电常数为k3，那么，核心器件的栅介质层的有效厚度D1＝d1+d3k3/k1；对于第二区域II形成的输入/输出器件而言，第二栅介质层141厚度为d2(未图示)，且d2大于d1，第二栅介质层141材料的相对介电常数为k2，且k2等于k1，高k栅介质层132的厚度为d3，高k栅介质层132材料的相对介电常数为k2，那么，输入/输入器件的栅介质层的有效厚度D2＝d2+d3k3/k2。从有效厚度D1和有效厚度D2的关系式中可以看出，对于形成的栅极为金属栅极而言，仍然具有第一区域I栅介质层厚度小于第二区域II栅介质层厚度的关系，满足核心器件和输入/输出器件对栅介质层厚度的不同要求。
并且，由于第一区域I和第二区域II的栅介质层均为刻蚀去除第一伪栅结构和第二伪栅结构之后形成，避免了所述刻蚀工艺对栅介质层造成的不良影响，提高形成的半导体器件的良率，从而提高半导体器件的电学性能。
而现有技术中，通常在刻蚀第一伪栅结构和第二伪栅结构之前，形成输入/输入器件的栅介质层，刻蚀工艺会对所述栅介质层造成不必要的刻蚀，造成栅介质层的厚度发生改变，并且所述刻蚀工艺还会导致栅介质层的表面性能变差，造成半导体器件的良率变低。
本实施例中，在形成第一掺杂区105和第二掺杂区106之后，形成金属栅极，避免了形成第一掺杂区105和第二掺杂区106的热处理工艺对金属栅极造成不良影响，提高了形成的金属栅极的质量。
在本发明其他实施例中，所述栅极的材料为多晶硅或掺杂的多晶硅；形成栅极的工艺步骤包括：在所述第一栅介质层表面和第二栅介质层表面形成多晶硅层，且所述多晶硅层填充满所述第一凹槽和第二凹槽，所述多晶硅层还覆盖于层间介质层表面；去除高于层间介质层顶部表面的多晶硅层，形成栅极，所述栅极顶部与层间介质层表面齐平。
综上，本发明提供的半导体器件的形成方法的技术方案具有以下优点：
首先，在形成层间介质层后，去除第一伪栅结构和第二伪栅结构，直至暴露出衬底表面，在第一区域层间介质层内形成第一凹槽，在第二区域层间介质层内形成第二凹槽；对第二凹槽底部的衬底进行掺杂处理，提高氧化工艺氧化第二凹槽底部衬底的氧化速率；当采用氧化工艺对第一凹槽底部衬底、第二凹槽底部衬底进行氧化处理时，在第一凹槽底部形成第一栅介质层，在第二凹槽底部形成第二栅介质层，由于所述氧化工艺对第二凹槽底部衬底的氧化速率比对第一凹槽底部衬底的氧化速率大的多，因此形成的第一栅介质层厚度小于第二栅介质层厚度，满足第一区域和第二区域对栅介质层厚度不同的需求。并且，由于本发明实施例在刻蚀去除第一伪栅结构和第二伪栅结构之后，在第一区域衬底表面形成第一栅介质层，在第二区域衬底表面形成第二栅介质层，避免了所述刻蚀工艺对第一栅介质层和第二栅介质层造成刻蚀损伤，提高了形成的第一栅介质层和第二栅介质层的性能，从而提高半导体器件的电学性能。
其次，本发明实施例掺杂离子为卤族离子，具体的，所述卤族离子为氯离子、氟离子或溴离子，所述卤族离子在氧化工艺中起到催化剂的作用，提高氧化工艺对氧化速率，使得形成的第二栅介质层的厚度大于第一栅介质层的厚度。
再次，本发明实施例中氧化工艺为热氧化工艺，采用热氧化工艺形成第一栅介质层和第二栅介质层时，第一栅介质层与衬底之间的界面性能好，第二栅介质层与衬底之间的界面性能好，防止界面缺陷的产生，从而避免界面缺陷带来的漏电或电击穿问题，提高形成的半导体器件的电学性能。
最后，本发明实施例采用化学气相沉积工艺形成所述伪栅导电膜，图形化伪栅导电膜形成第一伪栅介质层和第二伪栅介质层，因此所述第一伪栅介质层和第二伪栅介质层是经由化学气相沉积工艺形成的；对于湿法刻蚀工艺而言，湿法刻蚀工艺对采用化学气相沉积工艺形成的膜的刻蚀速率较大，因此本发明实施例湿法刻蚀去除第一伪栅介质层和第二伪栅介质层的工艺难度低，减少湿法刻蚀工艺时间，从而减小湿法刻蚀带来的不良影响，进一步提高半导体器件的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体器件的形成方法，其特征在于，包括：
提供包括第一区域和第二区域的衬底，在所述第一区域衬底表面形成有第一伪栅结构，在所述第二区域衬底表面形成有第二伪栅结构；
在所述第一区域和第二区域衬底表面形成层间介质层，且所述层间介质层顶部与第一伪栅结构和第二伪栅结构顶部齐平；
去除所述第一伪栅结构和第二伪栅结构，直至暴露出衬底表面，在第一区域层间介质层内形成第一凹槽，在第二区域层间介质层内形成第二凹槽；
对所述第二凹槽底部的衬底进行掺杂处理，提高氧化工艺氧化第二凹槽底部衬底的氧化速率；
采用氧化工艺对所述第一凹槽底部的衬底、掺杂处理后第二凹槽底部的衬底进行氧化处理，在第一凹槽底部形成第一栅介质层，同时在第二凹槽底部形成第二栅介质层，且所述第一栅介质层厚度小于第二栅介质层厚度；
在所述第一栅介质层表面以及第二栅介质层表面形成栅极，且所述栅极填充满所述第一凹槽和第二凹槽。
2.如权利要求1所述半导体器件的形成方法，其特征在于，所述掺杂处理的掺杂离子为氯离子、氟离子或溴离子。
3.如权利要求2所述半导体器件的形成方法，其特征在于，采用离子注入工艺进行所述掺杂处理。
4.如权利要求3所述半导体器件的形成方法，其特征在于，所述离子注入工艺的工艺参数为：注入离子为氟离子、氯离子、溴离子、含氟离子、含氯离子或含溴离子，离子注入能量为200ev至10kev，离子注入剂量为1E14atom/cm2至1E16atom/cm2。
5.如权利要求1所述半导体器件的形成方法，其特征在于，所述第一栅介质层和第二栅介质层的材料为氧化硅。
6.如权利要求1所述半导体器件的形成方法，其特征在于，所述氧化工艺为热氧化工艺。
7.如权利要求6所述半导体器件的形成方法，其特征在于，所述热氧化工艺的工艺参数为：反应气体包括O2、H2和N2，其中，O2流量为0.1slm至20slm，H2流量为0.1slm至20slm，N2流量为0.1slm至50slm，反应腔室温度为650度至1000度，反应腔室压强为0.1托至760托，反应时长为5秒至10分。
8.如权利要求1所述半导体器件的形成方法，其特征在于，所述第一伪栅结构包括第一伪栅介质层、位于第一伪栅介质层表面第一伪栅导电层；所述第二伪栅结构包括第二伪栅介质层、位于第二伪栅介质层表面的第二伪栅导电层。
9.如权利要求8所述半导体器件的形成方法，其特征在于，去除所述第一伪栅结构和第二伪栅结构的工艺步骤包括：采用干法刻蚀工艺刻蚀去除第一伪栅导电层和第二伪栅导电层；采用湿法刻蚀工艺刻蚀去除第一伪栅介质层和第二伪栅介质层。
10.如权利要求8所述半导体器件的形成方法，其特征在于，所述第一伪栅结构和第二伪栅结构的形成步骤包括：在所述第一区域和第二区域衬底表面形成伪栅介质膜、以及位于伪栅介质膜表面的伪栅导电膜；在所述伪栅导电膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述伪栅导电膜和伪栅介质膜，在第一区域衬底表面形成第一伪栅结构，在第二区域衬底表面形成第二伪栅结构。
11.如权利要求10所述半导体器件的形成方法，其特征在于，采用化学气相沉积工艺形成所述伪栅介质膜。
12.如权利要求10所述半导体器件的形成方法，其特征在于，所述伪栅介质膜的材料为氧化硅；所述伪栅导电膜的材料为多晶硅。
13.如权利要求1所述半导体器件的形成方法，其特征在于，在形成所述层间介质层之前，还包括步骤：在所述第一伪栅结构两侧的第一区域衬底内形成第一掺杂区；在所述第二伪栅结构两侧的第二区域衬底内形成第二掺杂区。
14.如权利要求1所述半导体器件的形成方法，其特征在于，所述栅极的材料为多晶硅或掺杂的多晶硅。
15.如权利要求1所述半导体器件的形成方法，其特征在于，所述栅极为金属栅极。
16.如权利要求15所述半导体器件的形成方法，其特征在于，形成所述金属栅极的工艺步骤包括：在所述第一栅介质层表面、第二栅介质层表面、第一凹槽侧壁表面以及第二凹槽侧壁表面形成高k栅介质层；在所述高k栅介质层表面形成金属栅电极层，且所述金属栅电极层填充满第一凹槽和第二凹槽；去除高于层间介质层顶部的高k栅介质层和金属栅电极层，使得金属电极层与层间介质层齐平，获得栅极。
17.如权利要求16所述半导体器件的形成方法，其特征在于，所述高k栅介质层的材料为相对介电常数大于氧化硅的相对介电常数的材料。
18.如权利要求17所述半导体器件的形成方法，其特征在于，所述高k栅介质层的材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
19.如权利要求16所述半导体器件的形成方法，其特征在于，所述金属栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi。
20.如权利要求1所述半导体器件的形成方法，其特征在于，所述第一区域为待形成核心器件的区域，所述第二区域为待形成输入/输出器件的区域。
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