CN109560046A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：基底，基底包括第三区和第三区两侧第一区和第二区，基底上具有伪栅极膜和掩膜材料层；去除第一区和部分第三区掩膜材料层，在第一区形成第一掩膜层；以第一掩膜层为掩膜，在第一区形成第一伪栅极层；去除第二区和部分第三区掩膜材料层，在第二区形成第二掩膜层，在第三区形成第三掩膜层，第三掩膜层最大厚度大于第一掩膜层或第二掩膜层厚度；以第二掩膜层为掩膜，在第二区形成第二伪栅极层；在基底上形成第一初始介质膜，第一初始介质膜暴露出第三掩膜层；采用第一刻蚀去除部分第一初始介质膜，暴露出第一掩膜层和第二掩膜层顶部；采用第二刻蚀去除第一掩膜层、第二掩膜层和第三掩膜层。所形成器件性能好。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工艺以及进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件的不断缩小来自制造和设计方面的挑战促使三维设计如鳍式场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述鳍式场效应晶体管在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在鳍式场效应晶体管中所述栅极结构环绕所述鳍部设置，因此，能够从三个面来控制静电，在静电控制方面的性能更加突出。
然而，现有技术制备的鳍式场效应晶体管中的栅极层的高度均一性较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高鳍式场效应晶体管中栅极层高度的均一性。
为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第三区和位于第三区两侧的第一区和第二区，所述基底上具有由第一区延伸至第二区的伪栅极膜和位于伪栅极膜上的掩膜材料层；采用第一图形化工艺去除所述第一区和部分第三区掩膜材料层和伪栅极膜，在所述第一区基底上形成第一掩膜层；以所述第一掩膜层为掩膜，刻蚀第一区伪栅极膜，直至暴露出基底，形成若干第一伪栅极层；在第一图形化工艺之后，采用第二图形化工艺，去除所述第二区和部分第三区的掩膜材料层，在所述第二区基底上形成第二掩膜层，在第三区基底上形成第三掩膜层，所述第三掩膜层的最大厚度大于第一掩膜层或第二掩膜层的厚度；以所述第二掩膜层为掩膜，刻蚀第二区伪栅极膜，直至暴露出基底，形成若干第二伪栅极层；在所述基底上、第一伪栅极层和第二伪栅极层的侧壁、第一掩膜层的侧壁和顶部表面、以及第二掩膜层的侧壁和顶部形成第一初始介质膜，所述第一初始介质膜暴露出第三掩膜层；采用第一刻蚀工艺去除部分第一初始介质膜，直至暴露出第一掩膜层和第二掩膜层顶部，形成第一介质膜；所述第一刻蚀工艺之后，采用第二刻蚀工艺去除第一掩膜层、第二掩膜层和第三掩膜层。
可选的，若干所述第一掩膜层的厚度不同；所述第一掩膜层的厚度为：400埃～800埃。
可选的，若干所述第二掩膜层的厚度不同；所述第二掩膜层的厚度为：400埃～800埃。
可选的，所述第三掩膜层的厚度为：850埃～1000埃。
可选的，所述第一介质膜的形成步骤包括：在所述基底上、第一掩膜层侧壁和顶部、第二掩膜层侧壁和顶部以及第三掩膜层的侧壁和顶部形成第一初始介质材料层；平坦化所述第一初始介质材料层，直至暴露出第三掩膜层的顶部表面，形成第一初始介质膜。
可选的，所述第一初始介质材料层的材料包括：氧化硅；所述第一初始介质材料层的形成工艺包括：流体化学气相沉积工艺。
可选的，所述第一刻蚀工艺为SiCoNi工艺；所述SiCoNi工艺的步骤包括：远程电浆刻蚀；远程电浆刻蚀之后，进行退火处理；所述远程电浆刻蚀工艺的参数为：刻蚀气体包括NF3和NH3，温度为32摄氏度～35摄氏度，频率为20千赫兹～100千赫兹；所述退火处理的参数包括：温度为100摄氏度～120摄氏度。
可选的，所述第一刻蚀工艺之后，所述第二刻蚀工艺之前，所述形成方法还包括：继续采用第一刻蚀工艺去除部分第一介质膜，形成第一介质层，所述第一介质层的顶部表面低于第一伪栅极和第二伪栅极层的顶部表面；在所述第一介质层上形成第二介质膜，所述第二介质膜覆盖第一掩膜层、第二掩膜层的侧壁和顶部，且暴露出第三掩膜层顶部；采用第三刻蚀工艺去除部分第二介质膜，直至暴露出第一掩膜层和第二掩膜层顶部。
可选的，形成所述第一介质层的过程中，所述第一初始介质膜的去除量为：300埃～1000埃。
可选的，所述第二介质膜的形成步骤包括：在所述第一介质层上、第一掩膜层的侧壁和顶部表面、第二掩膜层的侧壁和顶部表面、以及第三掩膜层的侧壁和顶部表面形成第二初始介质膜；平坦化所述第二初始介质膜，直至暴露出第三掩膜层的顶部表面，形成第二介质膜。
可选的，所述第二初始介质膜的材料包括：氧化硅；所述第二初始介质膜的形成工艺包括：高密度等离子化学气相沉积工艺。
可选的，所述第三刻蚀工艺包括：第一干法刻蚀工艺；所述第一干法刻蚀工艺的参数包括：所述第一干法刻蚀工艺对第二介质膜和对第一掩膜层、第二掩膜层以及第三掩膜层的刻蚀选择比大于5:1。
可选的，所述第二刻蚀工艺为第二干法刻蚀工艺；所述第二干法刻蚀工艺对第一掩膜层、第二掩膜层以及第三掩膜层和对第二介质膜的刻蚀选择比大于18:1。
可选的，所述形成方法还包括：位于第三区基底上的第三伪栅极层，所述第三伪栅极层的顶部表面具有所述第三掩膜层。
可选的，所述第一区用于形成NMOS晶体管；所述第二区用于形成PMOS晶体管。
可选的，所述第二刻蚀工艺之后，所述形成方法还包括：去除第一伪栅极层，在第一介质膜内形成第一伪栅开口；在所述第一伪栅开口内形成第一栅极层；去除第二伪栅极层，在第一介质膜内形成第二伪栅开口；在所述第二伪栅开口内形成第二栅极层。
可选的，所述第一图形化工艺的步骤包括：在所述第二区和第三区部分掩膜材料层上形成第一光刻胶；以所述第一光刻胶为掩膜，刻蚀第一区和第三区部分掩膜材料层，形成所述第一掩膜层。
可选的，所述第二图形化工艺的步骤包括：在所述第一区和第三区部分掩膜材料层上形成第二光刻胶；以所述第二光刻胶为掩膜，刻蚀第二区和第三区部分掩膜材料层，形成所述第二掩膜层和第三掩膜层；所述第一光刻胶在基底上具有第一投影，所述第二光刻胶在基底上具有第二投影，所述第二投影和第一投影在所述第三区部分重叠。
本发明还提供一种半导体结构，其特征在于，包括：基底，所述基底包括第三区和位于第三区两侧的第一区和第二区；位于第一区基底上的第一伪栅极层；位于第二区基底上的第二伪栅极层；位于基底上的第一介质膜，所述第一介质膜覆盖第一伪栅极层和第二伪栅极层的侧壁。
可选的，所述半导体结构还包括：位于第三区基底上的第三伪栅极层。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，先后形成第一伪栅极层和第二伪栅极层，以分别满足第一区和第二区不同器件的性能要求。形成所述第一伪栅极层和第二伪栅极层之后，采用第一刻蚀工艺去除部分第一初始介质膜，第一刻蚀工艺刻蚀速率均匀，用于形成表面平坦的第一介质层膜。由于第一初始介质膜与所述第一掩膜层的材料不同，则所述第一初始介质膜与第一掩膜层具有不同的刻蚀选择比，使所述第一掩膜层在第一刻蚀工艺过程中能够对第一伪栅极层顶部进行保护，因此，所述第一刻蚀工艺过程中，若干所述第一伪栅极层顶部未被损耗，因此，若干第一伪栅极层的高度相同。相应的，所述第一刻蚀工艺之后，若干第二伪栅极层的高度相同。所述第一刻蚀工艺之后，采用第二刻蚀工艺去除第一掩膜层、第二掩膜层和第三掩膜层。由于第一掩膜层与第一伪栅极层的材料不同，使得第一掩膜层与第一伪栅极层具有较大的刻蚀选择比，因此，尽管第三掩膜层的厚度大于第一掩膜层的厚度，所述第二刻蚀工艺过程对第一伪栅极层的损耗仍较小，使得所述第二刻蚀工艺之后，若干第一伪栅极层高度差较小。所述第一伪栅极层的高度决定后续第一栅极层的高度，因此，若干所述第一栅极层的高度差异性较小，有利于提高第一区半导体器件的性能。相应的，若干所述第二栅极层的高度差异性较小，有利于提高第二区半导体器件的性能。
进一步，尽管若干所述第一掩膜层的厚度不同，所述第二刻蚀工艺过程对若干第一伪栅极层顶部的损耗均较小，使得若干第一伪栅极层的高度差较小。所述第一伪栅极层的高度决定后续第一栅极层的高度，因此，后续形成的若干第一栅极层的高度差较小，有利于提高第一区器件的性能。
进一步，尽管若干所述第二掩膜层的厚度不同，所述第二刻蚀工艺过程对若干第二伪栅极层顶部的损耗均较小，使得若干第二伪栅极层的高度差较小。所述第二伪栅极层的高度决定后续第二栅极层的高度，因此，后续形成的若干第二栅极层的高度差较小，有利于提高第二区器件的性能。
附图说明
图1至图4是一种半导体结构的形成方法各步骤的结构示意图；
图5至图19是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：鳍式场效应晶体管中栅极层的高度差异性较大。
现结合一种半导体结构的形成方法，分析鳍式场效应晶体管中栅极层的高度差异性较大的原因：
图1至图4是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100包括交界区D以及位于交界区D两侧的NMOS区和PMOS区；在所述基底100上形成伪栅极膜(图中未标出)；在所述伪栅极膜的顶部形成掩膜材料层101；在所述PMOS区和部分交界区D掩膜材料层101上形成第一光刻胶102；以所述第一光刻胶102为掩膜，刻蚀NMOS区和交界区D部分掩膜材料层101和伪栅极膜，在所述NMOS基底100上形成第一伪栅极层103和位于第一伪栅极层103上的第一掩膜层104。
请参考图2，形成第一伪栅极层103和第一掩膜层104之后，去除第一光刻胶102；去除第一光刻胶102之后，在所述NMOS区和交界区D部分基底100上形成第二光刻胶105；以所述第二光刻胶105为掩膜，刻蚀PMOS区和部分交界区D掩膜材料层101和伪栅极膜，在PMOS区基底100上形成第二伪栅极层106和位于所述第二伪栅极层106上的第二掩膜层107，在交界区D基底100上第三掩膜层111。
请参考图3，在所述基底100、第一掩膜层104、第二掩膜层107和第三掩膜层111上形成介质材料层(图中未标出)，所述介质材料层覆盖第一伪栅极层103和第二伪栅极层106的侧壁；采用第一平坦化工艺去除部分所述介质材料层，直至暴露出第三掩膜层111的顶部表面，形成介质膜108。
请参考图4，所述第一平坦化工艺之后，采用第二平坦化工艺去除第一掩膜层104、第二掩膜层107和第三掩膜层111、以及部分介质膜108，直至暴露出第一伪栅极层103和第二伪栅极层106的顶部表面，形成介质层109。
上述方法中，为了分别满足NMOS区和PMOS区器件的不同性能要求，先后形成第一伪栅极层103和第二伪栅极层106。形成第一伪栅极层103之前，在所述PMOS区基底100上形成第一光刻胶102。为了完全保护到PMOS区掩膜材料层和伪栅极膜，且完全暴露出NMOS区掩膜材料层101，所述第一光刻胶102还覆盖部分交界区D掩膜材料层101。同样的，为了完全保护到NMOS区第一伪栅极层103和第一掩膜层104，且完全暴露出PMOS区掩膜材料层101，所述第二光刻胶105还覆盖部分交界区D掩膜材料层101。
然而，所述第一光刻胶102在基底100上具有第一投影，所述第二光刻胶105在基底100上具有第二投影，且所述第二投影与第一投影有部分重叠，所述重叠部分对应的掩膜材料层101不被刻蚀，则在交界区D基底100上形成的第三掩膜层111顶部呈凸型，所述凸型即为掩膜材料层不被刻蚀的部分，因此，所述第三掩膜层111的最大厚度大于第一掩膜层104和第二掩膜层107的厚度，所述第三掩膜层111的最大厚度为所述凸型的顶部到第三掩膜层111底部的厚度。由于所述第三掩膜层111的最大厚度大于第一掩膜层104和第二掩膜层107的厚度，因此，所述第一平坦化工艺之后，所形成的部分介质膜108覆盖于第一掩膜层104和第二掩膜层107之上。
并且，由于第三掩膜层111的材料包括：氮化硅，氮化硅的密度较大，而所述介质材料层的材料包括氧化硅，所述介质材料层的形成工艺包括：流体化学气相沉积工艺，采用流体化学气相沉积工艺形成的介质材料层的密度较小，则所述第一平坦化工艺之后，所述位于NMOS区和PMOS区的介质膜108的顶部表面均出现凹陷，其中，位于NMOS区的介质膜108的顶部表面出现凹陷，使得位于若干第一掩膜层104上的介质膜108的厚度不同；位于PMOS区的介质膜108的顶部表面出现凹陷，使得位于若干第二掩膜层107上的介质膜108的厚度不同。
所述第一平坦化工艺之后，进行所述第二平坦化工艺，所述第二平坦化工艺包括：化学机械掩膜工艺。在所述第二平坦化工艺过程中，由于若干所述第一掩膜层104上介质膜108的厚度不同，即便是若干所述第一掩膜层104的厚度相同时，也难以确保第二平坦化工艺对若干第一掩膜层104和若干第一掩膜层104上的介质膜108的平均速率均相同。更何况若干第一掩膜层104的厚度不同，因此，若干第一伪栅极层103顶部被暴露出的时间不同，则待完全去除若干第一掩膜层104之后，若干第一伪栅极层103被磨损的程度不同，使得第二刻蚀工艺之后，剩余的若干第一伪栅极层103的高度差异性较大，不利于提高NMOS区器件的性能。同样的，若干第二伪栅极层106的高度差异性较大，不利于提高PMOS区器件的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：采用第一刻蚀工艺去除部分第一初始介质膜，直至暴露出第一掩膜层和第二掩膜层顶部，形成第一介质膜；所述第一刻蚀工艺之后，采用第二刻蚀工艺去除第一掩膜层、第二掩膜层和第三掩膜层。所述方法能够缩小若干第一伪栅极层的高度差、以及第二伪栅极层的高度差。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图19是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图5，提供基底200，所述基底200包括第三区C和位于第三区C两侧的第一区A和第二区B；在所述基底200上形成由第一区A延伸至第二区C的伪栅极膜202，所述伪栅极膜202的顶部表面具有掩膜材料层203。
所述第一区A用于形成NMOS晶体管，所述第二区B用于形成PMOS晶体管，所述第三区C为NMOS晶体管和PMOS晶体管的交界区域。
在本实施例中，所述基底200包括：衬底(图中未示出)以及位于衬底上的鳍部(图中未示出)，所述衬底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗，所述鳍部的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。在其他实施例中，所述基底为平面基底，所述基底的材料包括：硅、锗、硅锗、绝缘体上硅或绝缘体上锗。
所述基底200内还具有隔离层(图中未示出)，所述隔离层的顶部表面低于鳍部的顶部表面，且覆盖鳍部的部分侧壁。
所述隔离层的形成步骤包括：在所述衬底上、以及鳍部的侧壁和顶部表面形成隔离材料膜；去除部分隔离材料膜，形成所述隔离层。
所述隔离材料膜的形成工艺包括：流体化学气相沉积工艺。
所述隔离材料膜的材料包括氧化硅。相应的，所述隔离层的材料包括氧化硅。所述隔离层用于半导体器件之间的电隔离。
在本实施例中，形成所述伪栅极膜202之前，还包括：在所述基底200上形成由第一区A延伸至第二区B的伪栅介质膜201。
所述伪栅介质膜201的材料包括：氧化硅。所述伪栅介质膜201的形成工艺包括：化学气相沉积工艺。所述伪栅介质膜201用于后续形成第一伪栅介质层、第二伪栅介质层和第三伪栅介质层。
所述伪栅极膜202的材料包括：硅。所述伪栅极膜202的形成工艺包括：化学气相沉积工艺。所述伪栅极膜202用于后续形成第一伪栅极层、第二伪栅极层和第三伪栅极层。
所述掩膜材料层203的材料包括：氮化硅或者氮化钛。所述掩膜材料层203的形成工艺包括：化学气相沉积工艺。所述掩膜材料层203用于后续形成第一掩膜层、第二掩膜层和第三掩膜层。
所述掩膜材料层203的厚度为850埃～1000埃。所述掩膜材料层203的厚度决定后续形成的第三掩膜层的最大厚度。
形成所述掩膜材料层203之后，还包括：采用第一图形化工艺去除所述第一区A和第三区C的部分掩膜材料层203，在第一区A形成第一掩膜层。所述第一图形化的步骤包括：在所述第二区B和第三区C部分掩膜材料层203上形成第一光刻胶；以所述第一光刻胶为掩膜，刻蚀第一区A和部分第三区C掩膜材料层203，在所述第一区A基底200上形成所述第一掩膜层。具体请参考图6。
请参考图6，在所述第二区B和部分第三区C掩膜材料层203上形成第一光刻胶204；以所述第一光刻胶204为掩膜，刻蚀第一区A和部分第三区的掩膜材料层203，在第一区A基底200上形成若干第一掩膜层206。
所述第一光刻胶204用于保护第二区B基底200的掩膜材料层203、伪栅介质膜201和伪栅极膜202。
在本实施例中，所述第一光刻胶204还覆盖第三区C部分掩膜材料层203，有利于更好地保护第二区B基底200的掩膜材料层203、伪栅介质膜202和伪栅极膜201，且完全暴露出第一区A掩膜材料层203，有利于后续在第一区A基底200上形成第一伪栅极层和位于第一伪栅极层上的第一掩膜层206。
以所述第一光刻胶204为掩膜，刻蚀第一区A和第三区C部分的掩膜材料层203的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一掩膜层206的厚度为：400埃～800埃。
在本实施例中，若干所述第一掩膜层206的厚度不相同，以满足第一区A半导体器件的不同性能需求。在其他实施例中，若干所述第一掩膜层的厚度相同。
在本实施例中，所述第一光刻胶204中具有若干第一掩膜开口，所述第一掩膜开口沿平行于基底200方向上的尺寸决定所述第一掩膜层206的厚度。具体的，第一掩膜开口沿平行于基底200表面的方向上的尺寸较大，使得刻蚀气体易进入第一掩膜开口内，则所形成的第一掩膜层206的厚度较薄；相反的，第一掩膜开口沿平行于基底200表面的方向上的尺寸较小，使得刻蚀气体进入第一掩膜开口内较困难，则对第一区A掩膜材料层203进行刻蚀较困难，所形成的第一掩膜层206的厚度较厚。
所述第一掩膜层206用于保护第一伪栅极层205的顶部表面。
在本实施例中，所述第一图形化工艺过程中，位于第三区C被第一光刻胶204覆盖的第一掩膜材料层203未被去除。
请参考图7，以所述第一掩膜层206和第一光刻胶204为掩膜，刻蚀所述第一区A伪栅极膜202，直至暴露出伪栅介质膜201，在第一区A基底200上形成第一伪栅极层205。
以所述第一掩膜层206和第一光刻胶204为掩膜，刻蚀所述第一区A伪栅极膜202的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一伪栅极层205的材料包括：硅。
在本实施例中，形成第一伪栅极层205之后，还包括：以所述第一光刻胶204、第一掩膜层206和第一伪栅极层205为掩膜，刻蚀第一区A伪栅介质膜201，在第一区A基底200上形成第一伪栅介质层(图中未标出)。
以所述第一光刻胶204、第一掩膜层206和第一伪栅极层205为掩膜，刻蚀第一区A伪栅介质膜201的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第一伪栅介质层的材料包括：氧化硅。
在本实施例中，形成第一伪栅极层之后，形成第二伪栅极层。
在其他实施例中，形成第一伪栅极层之前，形成第二伪栅极层。
所述第二伪栅极层的形成步骤包括：在第二区B基底200上形成第二掩膜层；以所述第二掩膜层为掩膜，刻蚀第二区B的伪栅极膜202，直至暴露出伪栅介质膜201，形成第二伪栅极层。其中，第二掩膜层的形成步骤包括：在所述第一图形化工艺之后，采用第二图形化工艺，去除所述第二区B的掩膜材料层203，在第二区B基底200上形成若干第二掩膜层。所述第二图形化工艺还包括：刻蚀部分第三区C的掩膜材料层203，在第三区C基底200上形成第三掩膜层。所述第二图形化工艺步骤包括：在所述第一区A和部分第三区C掩膜材料层203上形成第二光刻胶；以所述第二光刻胶为掩膜，刻蚀第二区B和部分第三区C掩膜材料层203，直至暴露出伪栅极膜202，形成所述第二掩膜层。具体请参考图8。
请参考图8，形成第一伪栅极层205和第一掩膜层206之后，去除第一光刻胶204；去除第一光刻胶204之后，在第一区A和部分第三区C基底200上形成第二光刻胶207；以所述第二光刻胶207为掩膜，刻蚀第二区B和部分第三区掩膜材料层203(见图6)，在第二区B基底200上形成若干第二掩膜层209，在第三区C基底200上形成第三掩膜层211。
在去除第一光刻胶204的工艺包括：湿法刻蚀工艺、干法刻蚀工艺和灰化工艺中的一种或者多种组合。
去除第一光刻胶204有利于暴露出第二区B掩膜材料层203，有利于后续形成第二掩膜层209。
所述第二光刻胶207用于保护第一区A基底200、第一栅极结构和第一掩膜层206。
在本实施例中，所述第二光刻胶207还覆盖第三区C的部分掩膜材料层203，有利于更好地保护第一区A基底200、第一栅极结构和第一掩膜层206，且完全暴露出第二区B掩膜材料层203，有利于后续在第二区B基底200上形成第二伪栅极层和位于第一伪栅极层上的第一掩膜层206。
以所述第二光刻胶207为掩膜，刻蚀第二区B和第三区C部分的掩膜材料层203的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
若干所述第二掩膜层209的厚度为：400埃～800埃。
在本实施例中，若干所述第二掩膜层209的厚度不相同，以满足第二区B半导体器件的不同性能需求。在其他实施例中，若干所述第二掩膜层的厚度相同。
在本实施例中，所述第二光刻胶207中具有若干第二掩膜开口，所述第二掩膜开口沿平行于基底200方向上的尺寸决定所述第二掩膜层209的厚度。具体的，第二掩膜开口沿平行于基底200表面的方向上的尺寸较大，使得刻蚀气体易进入第二掩膜开口内，则所形成的第二掩膜层209的厚度较薄；相反的，第二掩膜开口沿平行于基底200表面的方向上的尺寸较小，使得刻蚀气体进入第二掩膜开口内较困难，对第二区B掩膜材料层203进行刻蚀较困难，则所形成的第二掩膜层209的厚度较厚。
所述第二掩膜层209用于保护后续形成的第二伪栅极层的顶部表面。
在本实施例中，所述第二图形化工艺过程中，位于第三区C被第二光刻胶207覆盖的第一掩膜材料层203未被去除。
所述第一光刻胶204在基底200上具有第一投影，所述第二光刻胶207在基底200上具有第二投影，所述第二投影与第一投影在第三区C部分重叠，所述重叠部分对应的掩膜材料层203未被去除，因此，所形成的第三掩膜层211的顶部呈凸型。所述凸型的顶部到第三掩膜层211的底部为第三掩膜层211的最大厚度，所述最大厚度是由掩膜材料层203的厚度所决定的。
所述第三掩膜层211的厚度为：850埃～1000埃。
所述第三掩膜层211的最大厚度大于第一掩膜层206或第二掩膜层209的厚度。
请参考图9，以所述第二光刻胶207和第二掩膜层209为掩膜，刻蚀第二区B伪栅极膜202(见图8)，在第二区B形成第二伪栅极层208。
以所述第二光刻胶207和第二掩膜层209为掩膜，刻蚀第二区B伪栅极膜202的工艺包括：法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述第二伪栅极层208的材料包括：硅。
在本实施例中，还包括：在所述第三区C基底200上形成第三伪栅极层210；所述第三伪栅极层210的形成步骤包括：以第二光刻胶207和第三掩膜层211为掩膜，刻蚀第三区C的伪栅极膜202，在第三区C基底200上形成第三伪栅极层210。
所述第三伪栅极层210的材料包括：氧化硅。
在本实施例中，形成第二伪栅极层208之后，还包括：以所述第二光刻胶207、第二伪栅极层208和第二掩膜层209为掩膜，刻蚀第二区B伪栅介质膜201，形成第二伪栅介质层(图中未标出)。
所述第二栅介质层的材料包括：氧化硅。
在本实施例中，形成第三伪栅极层210之后，还包括：以所述第二光刻胶207、第三伪栅极层210和第三掩膜层211为掩膜，刻蚀第三区C伪栅介质膜201，形成第三伪栅介质层(图中未标出)。所述第三栅介质层的材料包括：氧化硅。
请参考图10，形成第二伪栅层208之后，去除所述第二光刻胶207；去除所述第二光刻胶207之后，在所述第一伪栅极层205两侧的基底200内形成第一源漏掺杂区(图中未示出)；去除所述第二光刻胶207之后，在所述第二伪栅极层208两侧的基底200内形成第二源漏掺杂区(图中未示出)。
去除所述第二光刻胶207的工艺包括：湿法刻蚀工艺、干法刻蚀工艺和灰化工艺中的一种或者多种组合。
所述第一源漏掺杂区的形成步骤包括：在所述第一伪栅极层205两侧的基底200内形成第一源漏开口；在所述第一源漏开口内形成第一外延层；在所述第一外延层中掺入第一掺杂离子。
所述第一外延层的材料与第一掺杂离子的导电类型与晶体管的类型相关。在本实施例中，所述第一区A用于形成NMOS晶体管，因此，所述第一外延层的材料包括：碳化硅或者硅，第一掺杂离子为N型离子，如：磷离子或者砷离子。在其他实施例中，所述第一区用于形成PMOS晶体管，因此，所述第一外延层的材料包括：硅锗或者硅，第一掺杂离子为P型离子，如：硼离子。
所述第二源漏掺杂区的形成步骤与第一源漏掺杂区的形成步骤相同，在此不做赘述。
在本实施例中，所述第二区B用于形成PMOS晶体管，因此，所述第二外延层的材料硅锗或者硅，第二掺杂离子为P型离子，如：硼离子。
在其他实施例中，所述第二区用于形成NMOS晶体管，因此，所述第二外延层的材料包括：碳化硅或者硅，第二掺杂离子为N型离子，如：磷离子或者砷离子。
请参考图11，在所述基底200、第一源漏掺杂区和第二源漏掺杂区上、第一伪栅极层205、第二伪栅极层208和第三伪栅极层210的侧壁、以及第一掩膜层206、第二掩膜层209和第三掩膜层211的侧壁和顶部表面形成第一初始介质材料层212。
所述第一初始介质材料层212的材料包括：氧化硅或者氮氧化硅，所述第一初始介质材料层205的形成工艺包括：流体化学气相沉积工艺。
采用流体化学气相沉积工艺形成的第一初始介质材料层205填充性能较好。所述第一初始介质材料层205的密度较小。
所述第一初始介质材料层212用于后续形成第一初始介质膜。
请参考图12，平坦化所述第一初始介质材料层212，直至暴露出第三掩膜层211的顶部表面，形成第一初始介质膜213。
平坦化所述第一初始介质材料层212的工艺包括：化学机械研磨工艺。
由于第三掩膜层211的最大厚度较第一掩膜层206和第二掩膜层209的厚度厚，因此，所述平坦化工艺之后，所述第一伪栅极层205和第二伪栅极层208的顶部覆盖部分第一初始介质膜213。
由于第一初始介质膜213是通过平坦化所述第一初始介质材料层212得到，因此，所述第一初始介质膜213的材料包括：氧化硅，所述第一初始介质膜213的密度较小，而所述第三掩膜层211的材料包括：氮化硅，氮化硅密度较大，因此，所述平坦化工艺之后，第一初始介质膜213的顶部表面凹陷，即：位于若干第一掩膜层206上的第一初始介质膜213的厚度不同，位于若干第二掩膜层209上的第一初始介质膜213的厚度不同。
并且，在本实施例中，若干所述第一掩膜层206的厚度不同，使得位于第一掩膜层206上的第一初始介质膜213的厚度差异性更大。同样的，若干所述第二掩膜层209的厚度不同，使得位于第二掩膜层209上的第一初始介质膜213的厚度差异性更大。
在其他实施例中，若干所述第一掩膜层的厚度相同，位于第一掩膜层上的第一初始介质膜的厚度差异性小。同样的，若干所述第二掩膜层的厚度相同，位于第二掩膜层上的第一初始介质膜的厚度差异性较小。
请参考图13，形成第一初始介质膜213之后，采用第一刻蚀工艺去除部分第一初始介质膜213，形成第一介质层214，所述第一介质层214的顶部低于第一伪栅极层205、第二伪栅极层208和第三伪栅极层210的顶部表面。
所述第一介质层214的材料包括：氧化硅。
在本实施例中，所述第一刻蚀工艺为：SiCoNi工艺；所述SiCoNi工艺的步骤包括：远程电浆刻蚀；远程电浆刻蚀之后，进行退火处理。
所述远程电浆刻蚀工艺的参数为：刻蚀气体包括NF3和NH3，温度为32摄氏度～35摄氏度，频率为20千赫兹～100千赫兹。
所述退火处理的参数包括：温度为100摄氏度～120摄氏度。
所述第一初始介质膜213的材料包括：氧化硅，所述SiCoNi工艺过程中，NF3和NH3转变为氟化物，氟化物与氧化硅的结合能力较强，因此，所述SiCoNi工艺对氧化硅具有非常好的选择性，能够降低对第一伪栅极层205和第二伪栅极层208侧壁的损伤，且第一伪栅极层205和第二伪栅极层208的侧壁轮廓不会被SiCoNi工艺改变，有利于保持第一伪栅极层205和第二伪栅极层208的形貌。
在本实施例中，形成所述第一介质层214的过程中，第一初始介质膜213的去除量为300埃～1000埃。
所述第一介质层214的顶部低于第一伪栅极层205、第二伪栅极层208和第三伪栅极层210的顶部表面，有利于后续在第一介质层214上形成第二介质层。
所述第一介质层214用于实现半导体不同器件之间的电隔离。
请参考图14，在所述第一介质层214、第一掩膜层206、第二掩膜层209和第三掩膜层211上形成第二初始介质膜215，所述第二初始介质膜205覆盖第一伪栅极层205、第二伪栅极层208和第三伪栅极层210，且所述第二初始介质膜215的密度较第一介质层214的密度大。
所述第二初始介质膜215的材料包括：氧化硅，所述第二介质材料膜215的形成工艺包括：高密度等离子化学气相沉积工艺。
所述第二初始介质膜215的密度较第一介质层214的密度大，使得后续平坦化所述第二初始介质膜215时，第二初始介质膜215顶部的凹陷程度较小，有利于提高半导体器件的性能。
所述第二初始介质膜215用于后续形成第二介质层。
在其他实施例中，采用第一刻蚀工艺去除部分第一初始介质膜，形成第一介质膜，所述第一介质膜暴露出第一掩膜层和第二掩膜层顶部。在形成第一介质膜的过程中，第一初始介质膜的去除量小于300埃～1000埃，形成第一介质膜之后，不形成第二初始介质膜。
请参考图15，平坦化工艺所述第二初始介质膜215，直至暴露出第三掩膜层211的顶部表面，形成第二介质膜216。
平坦化所述第二初始介质膜215的工艺包括：化学机械研磨工艺。
由于第三掩膜层211的厚度大于第一掩膜层206和第二掩膜层209的厚度，使得所述第二平坦化工艺之后，所述第一掩膜层206和第二掩膜层209上覆盖部分第二介质膜216。
由于第二初始介质膜215的密度较大，使得所述平坦化工艺之后，所形成的位于第一区A的第二介质膜216和位于第二区B的第二介质膜216顶部表面凹陷程度较小。其中，位于第一区A的第二介质膜216顶部的凹陷小，使得位于若干第一掩膜层206上的第二介质膜216的厚度差异性较小；位于第二区B的第二介质膜216顶部的凹陷小，使得位于若干第二掩膜层209上的第二介质膜216的厚度差异性较小。
在本实施例中，若干所述第一掩膜层206的厚度不同，使得位于第一掩膜层206上的第二介质膜216的厚度不同。同样的，若干所述第二掩膜层209的厚度不同，使得位于第二掩膜层209上的第二介质膜216的厚度不同。
在其他实施例中，若干所述第一掩膜层的厚度相同，位于第一掩膜层上的第二介质膜的厚度差异性较小。同样的，若干所述第二掩膜层的厚度相同，位于第二掩膜层上的第二介质膜的厚度差异性较小。
请参考图16，采用第三刻蚀工艺去除部分第二介质膜216，直至暴露出第一掩膜层206和第二掩膜层209顶部。
所述第三刻蚀工艺包括：干法刻蚀工艺和湿法刻蚀工艺中一种或者两种组合。
在本实施例中，所述第三刻蚀工艺为第一干法刻蚀工艺；所述第一干法刻蚀工艺对第二介质膜216和对第一掩膜层206、第二掩膜层209以及第三掩膜层211的刻蚀选择比大于5:1。
在本实施例中，选择所述第一干法刻蚀工艺对第二介质膜216和对第一掩膜层206、第二掩膜层209以及第三掩膜层211的刻蚀选择比大于5:1的意义在于：若所述第一干法刻蚀工艺对第二介质膜216和对第一掩膜层206、第二掩膜层209以及第三掩膜层211的刻蚀选择比小于5:1，使得第一刻蚀工艺对第一掩膜层206、第二掩膜层209以及第三掩膜层211的去除速率较大，而所述第一掩膜层206、第二掩膜层209以及第三掩膜层211的厚度较小，使得第一伪栅极层205、第二伪栅极层208和第三伪栅极层210可能被损伤。由于若干第一掩膜层206和第二掩膜层209的厚度不同，厚度较薄的第一掩膜层206下方的第一伪栅极层205相比于厚度较厚的第一掩膜层206下方的第一伪栅极层205更容易被损伤，则位于厚度较薄的第一掩膜层206下方的第一伪栅极层205的高度小于厚度较厚的第一掩膜层206下方的第一伪栅极层205的高度。
尽管位于若干所述第一掩膜层206上的第二介质膜216的厚度不同，所述第一干法刻蚀工艺对第一掩膜层206和第二介质膜216的刻蚀选择比较大，使得第一干法刻蚀工艺对第一掩膜层206的损伤较小。所述第一掩膜层206用于保护第一伪栅极层205，则所述第一干法刻蚀工艺之后，若干第一伪栅极层205的高度相同。相应的，所述第一干法刻蚀工艺之后，若干第二伪栅极层208的高度相同。
所述第三刻蚀工艺暴露出第一掩膜层206和第二掩膜层209顶部，有利于后续去除第一掩膜层206、第二掩膜层209和第三掩膜层211。
请参考图17，所述第三刻蚀工艺之后，采用第二刻蚀工艺去除第一掩膜层206、第二掩膜层209和第三掩膜层211。
所述第二刻蚀工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。
在本实施例中，所述第二刻蚀工艺为第二干法刻蚀工艺；所述第二干法刻蚀工艺对第一掩膜层206、第二掩膜层209和第三掩膜层211与对第二介质膜216的刻蚀选择比大于18:1。
由于第一掩膜层206与第一伪栅极层205的材料不同，使得第一掩膜层206与第一伪栅极层205具有较大的刻蚀选择比，且所述刻蚀选择比为：18:1，因此，尽管第三掩膜层211的厚度大于第一掩膜层206的厚度，所述第二刻蚀工艺过程对第一伪栅极层205的损耗较小，使得若干所述第一伪栅极层205的高度差异较小。所述第一伪栅极层205的高度决定后续第一栅极层的高度，因此，若干所述第一栅极层的高度差异性较小，有利于提高第一区A半导体器件的性能。相应的，若干第二伪栅极层208的高度差异性小，而所述第二伪栅极层208的高度决定后续第二栅极层的高度，因此，第二栅极层的高度差异性小，有利于提高第二区B器件的性能。
请参考图18，去除所述第一掩膜层206、第二掩膜层204和第三掩膜层211之后，平坦化工艺，所述第二介质膜216，直至暴露出第一伪栅极层205和第二伪栅极层208的顶部表面，形成第二介质层217。
所述第三平坦化工艺包括：化学机械研磨工艺。
所述第二介质层217的材料包括：氧化硅。
在本实施例中，所述第二介质膜216的密度较大，使得所述平坦化工艺之后，所形成的第二介质层217的顶部较平整，能够防止后续栅极材料层在第二介质层217的顶部表面堆积，有利于提高第二介质层217的隔离性能。
请参考图19，去除第一伪栅极层205，在第一介质层214和第二介质膜216内形成第一伪栅开口；在所述第一伪栅开口内形成第一栅极层218；去除第二伪栅极层208，在第一介质层214和第二介质膜216内形成第二伪栅开口；在所述第二伪栅开口内形成第二栅极层219。
去除第一伪栅极层205的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。
去除第二伪栅极层208的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。
在本实施例中，所述第一栅极层218和第二栅极层219同时形成，所述第一栅极层218和第二栅极层219的形成步骤包括：在所述第二介质层217顶部表面、以及第一伪栅开口和第二伪栅开口内形成栅极材料层；平坦化所述栅极材料层，直至暴露出第二介质层217的顶部表面，在第一伪栅开口内形成第一栅极层218，在第二伪栅开口内形成第二栅极层219。
在其他实施例中，形成第一栅极层之后，形成第二栅极层；或者，形成第一栅极层之前，形成第二栅极层。
所述栅极材料层的材料为金属，如：铜、铝或者钨。相应的，第一栅极层218和第二栅极层219的材料为金属，如：铜、铝或者钨。
所述栅极材料层的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。
平坦化所述栅极材料层的工艺包括：化学机械研磨工艺。
由于若干第一伪栅极层205的高度差异较小，而所述第一伪栅极层205的高度决定第一栅极层218的高度，因此，若干第一栅极层218的高度差异性较小，有利于提高半导体器件的性能。相应的，若干第二伪栅极层208的高度差异性小，所述第二伪栅极层208的高度决定第二栅极层219的高度，因此，若干第二栅极层219的高度差异性小，有利于提高第二区B器件的性能。
另外，由于第二介质层217的顶部较平整，因此，平坦化所述栅极材料层时，残留在第二介质层217顶部表面的栅极材料层的量较少，有利于提高第二介质层217的隔离性能。
本实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图17，包括：
基底200，所述基底200包括第三区C和位于第三区C两侧的第一区A和第二区B；
位于第一区A基底200上的第一伪栅极层205；
位于第二区B基底200上的第二伪栅极层208；
位于基底200上的第一介质膜214，所述第一介质膜214覆盖第一伪栅极层205和第二伪栅极层208的侧壁。
所述半导体结构还包括：位于第三区C基底200上的第三伪栅极层210。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第三区和位于第三区两侧的第一区和第二区，所述基底上具有由第一区延伸至第二区的伪栅极膜和位于伪栅极膜上的掩膜材料层；
采用第一图形化工艺去除所述第一区和部分第三区的掩膜材料层，在第一区形成若干第一掩膜层；
以所述第一掩膜层为掩膜，刻蚀第一区伪栅极膜，直至暴露出基底，形成若干第一伪栅极层；
在第一图形化工艺之后，采用第二图形化工艺，去除所述第二区和部分第三区的掩膜材料层，在第二区基底上形成若干第二掩膜层，在第三区基底上形成第三掩膜层，所述第三掩膜层的最大厚度大于第一掩膜层或第二掩膜层的厚度；
以所述第二掩膜层为掩膜，刻蚀第二区伪栅极膜，直至暴露出基底，形成若干第二伪栅极层；
在所述基底上、第一伪栅极层和第二伪栅极层的侧壁、第一掩膜层的侧壁和顶部表面、以及第二掩膜层的侧壁和顶部表面形成第一初始介质膜，所述第一初始介质膜暴露出第三掩膜层；
采用第一刻蚀工艺去除部分第一初始介质膜，直至暴露出第一掩膜层和第二掩膜层顶部，形成第一介质膜；
所述第一刻蚀工艺之后，采用第二刻蚀工艺去除第一掩膜层、第二掩膜层和第三掩膜层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，若干所述第一掩膜层的厚度不同；所述第一掩膜层的厚度为：400埃～800埃。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，若干所述第二掩膜层的厚度不同；所述第二掩膜层的厚度为：400埃～800埃。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第三掩膜层的厚度为：850埃～1000埃。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一初始介质膜的形成步骤包括：在所述基底上、第一掩膜层侧壁和顶部、第二掩膜层侧壁和顶部、以及第三掩膜层的侧壁和顶部形成第一初始介质材料层；平坦化所述第一初始介质材料层，直至暴露出第三掩膜层的顶部表面，形成第一初始介质膜。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一初始介质材料层的材料包括：氧化硅；所述第一初始介质材料层的形成工艺包括：流体化学气相沉积工艺。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺为SiCoNi工艺；所述SiCoNi工艺的步骤包括：远程电浆刻蚀；远程电浆刻蚀之后，进行退火处理；所述远程电浆刻蚀工艺的参数为：刻蚀气体包括NF3和NH3，温度为32摄氏度～35摄氏度，频率为20千赫兹～100千赫兹；所述退火处理的参数包括：温度为100摄氏度～120摄氏度。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺之后，所述第二刻蚀工艺之前，所述形成方法还包括：继续采用第一刻蚀工艺去除部分第一介质膜，形成第一介质层，所述第一介质层的顶部表面低于第一伪栅极和第二伪栅极层的顶部表面；在所述第一介质层上形成第二介质膜，所述第二介质膜覆盖第一掩膜层、第二掩膜层的侧壁和顶部，且暴露出第三掩膜层顶部；采用第三刻蚀工艺去除部分第二介质膜，直至暴露出第一掩膜层和第二掩膜层顶部。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述第一介质层的过程中，所述第一初始介质膜的去除量为：300埃～1000埃。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二介质膜的形成步骤包括：在所述第一介质层上、第一掩膜层的侧壁和顶部表面、第二掩膜层的侧壁和顶部表面、以及第三掩膜层的侧壁和顶部表面形成第二初始介质膜；平坦化所述第二初始介质膜，直至暴露出第三掩膜层的顶部表面，形成第二介质膜。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第二初始介质膜的材料包括：氧化硅；所述第二初始介质膜的形成工艺包括：高密度等离子化学气相沉积工艺。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第三刻蚀工艺包括：第一干法刻蚀工艺；所述第一干法刻蚀工艺对第二介质膜和对第一掩膜层、第二掩膜层以及第三掩膜层的刻蚀选择比大于5:1。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二刻蚀工艺为第二干法刻蚀工艺；所述第二干法刻蚀工艺对第一掩膜层、第二掩膜层以及第三掩膜层和对第二介质膜的刻蚀选择比大于18:1。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成方法还包括：位于第三区基底上的第三伪栅极层，所述第三伪栅极层的顶部表面具有所述第三掩膜层。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区用于形成NMOS晶体管；所述第二区用于形成PMOS晶体管。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二刻蚀工艺之后，所述形成方法还包括：去除第一伪栅极层，在第一介质膜内形成第一伪栅开口；在所述第一伪栅开口内形成第一栅极层；去除第二伪栅极层，在第一介质膜内形成第二伪栅开口；在所述第二伪栅开口内形成第二栅极层。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一图形化工艺的步骤包括：在所述第二区和第三区部分掩膜材料层上形成第一光刻胶；以所述第一光刻胶为掩膜，刻蚀第一区和第三区部分掩膜材料层，形成所述第一掩膜层。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，所述第二图形化工艺的步骤包括：在所述第一区和第三区部分掩膜材料层上形成第二光刻胶；以所述第二光刻胶为掩膜，刻蚀第二区和第三区部分掩膜材料层，形成所述第二掩膜层和第三掩膜层；所述第一光刻胶在基底上具有第一投影，所述第二光刻胶在基底上具有第二投影，所述第二投影和第一投影在所述第三区域部分重叠。
19.一种半导体结构，其特征在于，包括：
基底，所述基底包括第三区和位于第三区两侧的第一区和第二区；
位于第一区基底上的若干第一伪栅极层；
位于第二区基底上的若干第二伪栅极层；
位于基底上的第一介质膜，所述第一介质膜覆盖第一伪栅极层和第二伪栅极层的侧壁。
20.如权利要求19所述的半导体结构，其特征在于，所述半导体结构还包括：
位于第三区基底上的第三伪栅极层。
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