CN109686702A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底包括若干非器件区，相邻非器件区之间的基底上具有中间鳍部结构和位于中间鳍部结构周围的边缘鳍部；在所述边缘鳍部的侧壁形成第一阻挡层；在所述基底和边缘鳍部顶部、中间鳍部结构的侧壁和顶部表面以及第一阻挡层的侧壁形成隔离材料层，所述隔离材料层的密度小于第一阻挡层的密度。所述方法形成的边缘鳍部不易发生变形，有利于提高半导体器件的性能的一致性。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工艺以及进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件的不断缩小来自制造和设计方面的挑战促使三维设计如鳍式场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述鳍式场效应晶体管在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在鳍式场效应晶体管中所述栅极结构环绕所述鳍部设置，因此，能够从三个面来控制静电，在静电控制方面的性能更加突出。
然而，现有技术制备的鳍式场效应晶体管的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高鳍式场效应晶体管的性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括若干非器件区，相邻非器件区之间的基底上具有中间鳍部结构和位于中间鳍部结构周围的边缘鳍部；在所述边缘鳍部的侧壁形成第一阻挡层；在所述基底和边缘鳍部顶部、中间鳍部结构的侧壁和顶部表面以及第一阻挡层的侧壁形成隔离材料层，所述隔离材料层的密度小于第一阻挡层的密度。
可选的，所述第一阻挡层还覆盖边缘鳍部的顶部表面和非器件区基底；第一阻挡层的形成步骤包括：在所述基底上形成第一阻挡膜，所述第一阻挡膜覆盖边缘鳍部的侧壁和顶部表面、以及中间鳍部结构的侧壁和顶部表面；去除相邻非器件区之间基底上、以及中间鳍部结构的侧壁和顶部表面的第一阻挡膜，在所述非器件区基底上、以及边缘鳍部的侧壁和顶部表面形成第一阻挡层。
可选的，所述第一阻挡膜的材料包括氧化硅或者氮化硅；所述第一阻挡膜的形成工艺包括：原子层沉积工艺或者高密度等离子化学气相沉积工艺。
可选的，所述第一阻挡层的厚度为：1.5纳米～6纳米。
可选的，所述非器件区沿垂直于边缘鳍部侧壁方向上具有第一尺寸，所述边缘鳍部到中间鳍部结构侧壁具有第二尺寸，且所述第二尺寸小于第一尺寸。
可选的，所述第一尺寸大于56纳米。
可选的，所述第二尺寸为：32纳米～40纳米。
可选的，所述边缘鳍部沿垂直于边缘鳍部侧壁方向上的尺寸为：6纳米～10纳米。
可选的，所述隔离材料层的材料包括：氧化硅；所述隔离材料层的形成工艺包括：流体化学气相沉积工艺，所述流体化学气相沉积工艺的参数包括：温度为30摄氏度～90摄氏度，硅前驱体包括N(SiH3)3，氧前驱体包括O2，氧前驱体的流量为20标准毫升/分钟～10000标准毫升/分钟，压强为0.01托～10托。
可选的，形成所述第一阻挡层之后，形成所述隔离材料层之前，所述形成方法还包括：在所述基底上形成第二阻挡层，所述第二阻挡层覆盖边缘鳍部的侧壁和顶部表面、以及中间鳍部结构的侧壁和顶部表面。
可选的，所述第二阻挡层的材料包括：氧化硅、氮化硅或者非晶硅。
可选的，所述第二阻挡层的厚度为：2纳米～8纳米。
可选的，形成所述隔离材料层之后，所述形成方法还包括：去除部分隔离材料层，形成隔离层，所述隔离层的顶部表面低于边缘鳍部和中间鳍部结构的顶部表面，且覆盖第一阻挡层的部分侧壁；形成所述隔离层之后，去除边缘鳍部侧壁被暴露出的第一阻挡层；去除边缘鳍部侧壁被暴露出的第一阻挡层之后，形成横跨边缘鳍部和中间鳍部结构的栅极结构；在栅极结构两侧的边缘鳍部和中间鳍部结构内分别形成源漏掺杂区。
本发明还提供一种半导体结构，包括：基底，所述基底包括若干非器件区，相邻非器件区之间的基底上具有中间鳍部结构和位于中间鳍部结构周围的边缘鳍部；位于边缘鳍部侧壁的第一阻挡层；位于基底和边缘鳍部顶部、中间鳍部结构侧壁和顶部表面以及第一阻挡层侧壁的隔离材料层，所述隔离材料层的密度小于第一阻挡层的密度。
可选的，所述非器件区沿垂直于边缘鳍部侧壁方向上具有第一尺寸，所述边缘鳍部到中间鳍部结构侧壁具有第二尺寸，且所述第二尺寸小于第一尺寸；所述第一尺寸大于56纳米；第二尺寸为：32纳米～40纳米。
可选的，所述边缘鳍部沿垂直于边缘鳍部侧壁方向上的尺寸为：6纳米～10纳米。
可选的，所述第一阻挡层的材料包括：氧化硅或者氮化硅。
可选的，所述第一阻挡层的厚度为：1.5纳米～6纳米。
可选的，所述半导体结构还包括：位于基底上的隔离层，所述隔离层的顶部表面低于边缘鳍部和中间鳍部结构的顶部表面，且覆盖边缘鳍部和中间鳍部结构的部分侧壁；横跨边缘鳍部和中间鳍部结构的栅极结构；分别位于所述栅极结构两侧边缘鳍部和中间鳍部结构内的源漏掺杂区。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，形成所述隔离材料层之前，在所述边缘鳍部的侧壁形成第一阻挡层。由于所述第一阻挡层的密度大于隔离材料层的密度，因此，在形成所述隔离材料层的过程中，所述第一阻挡层能够平衡边缘鳍部两侧隔离材料层带来的受力差，则形成所述隔离材料层后，所述边缘鳍部不易发生变形，使得边缘鳍部与中间鳍部结构的形貌差异较小，有利于提高半导体器件性能的一致性。
进一步，所述边缘鳍部侧壁的第一阻挡层上还具有第二阻挡层，一方面，所述第二阻挡层能够进一步平衡边缘鳍部两侧隔离材料层带来的受力差；另一方面，在形成隔离材料层的过程中，所述第二阻挡层和第一阻挡层还能够防止边缘鳍部的侧壁被损耗，有利于提高边缘鳍部的形貌。
进一步，所述第二阻挡层还覆盖中间鳍部结构的侧壁和顶部表面。在形成所述隔离材料层的过程中，所述第二阻挡层能够防止中间鳍部结构的侧壁和顶部表面被损耗，有利于提高中间鳍部结构的形貌。
进一步，随着半导体器件集成度的提高，边缘鳍部和中间鳍部结构之间的间距不断减小。在形成所述第一阻挡层的过程中，去除中间鳍部结构侧壁和顶部表面的第一阻挡膜，使得边缘鳍部与中间鳍部之间的间隙较大，则后续填充所述隔离材料层较容易，所形成的隔离材料层较致密。所述隔离材料层用于后续形成隔离层，因此，所述隔离层也较致密，所述隔离层隔离半导体不同器件的性能较好。
附图说明
图1是一种半导体结构的结构示意图；
图2至图9是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，所述鳍式场效应晶体管的性能较差。
图1是一种半导体结构的结构示意图。
请参考图1，提供基底100，所述基底100包括非器件区A，所述非器件区A之间的基底100上具有中间鳍部结构101和位于中间鳍部结构101周围的边缘鳍部102，所述边缘鳍部102和中间鳍部结构101之间具有间隔区B；在所述基底100上、边缘鳍部102的侧壁和顶部表面、以及中间鳍部结构101侧壁和顶部表面上的隔离材料层104。
上述方法中，所述非器件区A不用于形成半导体器件，所述非器件区A沿垂直于边缘鳍部102侧壁的方向上具有第一尺寸。所述间隔区B沿垂直于边缘鳍部102侧壁方向上具有第二尺寸，为了满足半导体器件高集成度的要求，所述第二尺寸较小，且所述第二尺寸远远小于第一尺寸。后续在基底100上形成隔离材料层104，则非器件区A隔离材料层104的体积远远大于间隔区B隔离材料层104的体积。
所述隔离材料层104的材料包括氧化硅，所述隔离材料层104的形成工艺包括：流体化学气相沉积工艺，所述流体化学气相沉积工艺的参数包括：温度为30摄氏度～90摄氏度。采用流体化学气相沉积工艺形成所述隔离材料层104的过程中，所述边缘鳍部102第一侧壁1受非器件区A隔离材料层104的热制程影响，而与所述边缘鳍部102第一侧壁1相对的边缘鳍部102第二侧壁2受间隔区C隔离材料层104的热制程影响，而所述非器件区A隔离材料层104的体积远远大于间隔区C隔离材料层的体积，使得边缘鳍部103第一侧墙1受热制程的影响大于第二侧墙2受热制程的影响，使得形成所述隔离材料层104之后，所述边缘鳍部102容易向非器件区A发生变形，使得边缘鳍部102与中间鳍部结构101的相貌差异性较大，不利于提高半导体器件性能的一致性。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：所述非器件区基底上具有中间鳍部结构和位于中间鳍部结构周围的边缘鳍部；在所述基底上、边缘鳍部的侧壁和顶部表面、以及中间鳍部结构的侧壁和顶部表面形成隔离材料层之前，在边缘鳍部的侧壁形成第一阻挡层。所述第一阻挡层在形成隔离材料层的过程中能够平衡边缘鳍部两侧的受力差，防止边缘鳍部发生变形。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图2，提供基底200，所述基底200包括若干非器件区Ⅰ，相邻非器件区Ⅰ之间的基底200上具有中间鳍部结构202和位于中间鳍部结构202周围的边缘鳍部203。
在本实施例中，所述基底200、边缘鳍部203和中间鳍部结构202的形成步骤包括：提供初始基底，所述初始基底上具有掩膜层，所述掩膜层暴露出部分初始基底；以所述掩膜层为掩膜，刻蚀所述初始基底，形成基底200、位于基底200上的边缘鳍部203和中间鳍部结构202。
在本实施例中，所述初始基底的材料为硅，相应的，所述基底200、边缘鳍部203和中间鳍部结构202的材料为硅。
在其他实施例中，所述初始基底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗，相应的，所述基底、边缘鳍部和中间鳍部结构的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。
所述掩膜层的材料包括：硅的氮化物、硅的氧化物或者硅的氮氧化物。所述掩膜层作为形成基底200、边缘鳍部203和中间鳍部结构202的掩膜。
所述中间鳍部结构202包括若干第一鳍部230。
在本实施例中，所述第一鳍部230的个数为：2个，2个所述第一鳍部230沿垂直于第一鳍部230的延伸方向上进行平行排列。
在其他实施例中，所述第一鳍部的个数为1个或者2个以上，2个以上的所述第一鳍部沿垂直于第一鳍部的延伸方向上进行平行排列。
在本实施例中，所述边缘鳍部203沿垂直于第一鳍部230的延伸方向上与第一鳍部230平行排列。在其他实施例中，所述边缘鳍部沿平行于第一鳍部的延伸方向上与第一鳍部平行排列。
所述非器件区Ⅰ不用于形成半导体器件，相邻非器件区Ⅰ之间用于形成半导体器件，所述非器件区Ⅰ沿垂直于边缘鳍部203侧壁方向上具有第一尺寸b，所述边缘鳍部203到中间鳍部结构202之间具有第二尺寸a，且所述第二尺寸a小于第一尺寸b。
在本实施例中，所述第一尺寸b为56纳米，所述第二尺寸a为：32纳米～40纳米。
所述第二尺寸a与相邻第一鳍部230之间的间距相等。
所述边缘鳍部203的侧壁包括第一侧壁11和与第一侧墙11相对的第二侧墙22，所述边缘鳍部203的第一侧壁11靠近非器件区Ⅰ，所述边缘鳍部203的第二侧壁22靠近中间鳍部结构202。
请参考图3，在所述基底200上、以及鳍部结构201的侧壁和顶部表面形成第一阻挡膜204。
在本实施例中，所述第一阻挡膜204的材料包括：氮化硅。在其他实施例中，所述第一阻挡膜的材料包括氧化硅。
在本实施例中，所述第一阻挡膜204的形成工艺包括：原子层沉积工艺。在其他实施例中，所述第一阻挡膜的形成工艺包括高密度等离子化学气相沉积工艺。
在本实施例中，采用原子层沉积工艺形成的第一阻挡膜204，对基底200与边缘鳍部203的拐角处、以及中间鳍部结构202与基底200的拐角处的台阶覆盖能力均较强，使得所形成的第一阻挡膜204较致密。所述第一阻挡膜204用于后续形成第一阻挡层，因此，所述第一阻挡层较致密，则第一阻挡层后续平衡边缘鳍部203两侧的受力差的能力较强，有利于防止边缘鳍部203发生变形。
所述第一阻挡膜204的厚度为：1.5纳米～6纳米。
所述第一阻挡膜204用于后续形成第一阻挡层。所述第一阻挡膜204的厚度决定第一阻挡层的厚度。
请参考图4，在所述非器件区Ⅰ基底200上、以及边缘鳍部203的侧壁和顶部表面形成光刻胶205；以所述光刻胶205为掩膜，刻蚀所述第一阻挡膜204，直至暴露出中间鳍部结构202的侧壁和顶部表面，在所述非器件区Ⅰ基底200上、以及边缘鳍部203的侧壁和顶部表面形成第一阻挡层206。
所述光刻胶205用于保护边缘鳍部203侧壁上的第一阻挡膜204不被去除，有利于形成所述第一阻挡层206。
以所述光刻胶205为掩膜，刻蚀所述第一阻挡膜204的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
去除中间鳍部结构202侧壁和顶部表面的第一阻挡膜204，有利于防止第一阻挡膜204使得中间鳍部结构202和边缘鳍部203之间、以及中间鳍部结构202内第一鳍部230之间的距离减小，则去除中间鳍部结构202侧壁和顶部表面的第一阻挡膜204后，中间鳍部结构202和边缘鳍部203之间、以及第一鳍部230之间的距离较大，有利于降低后续在中间鳍部结构202和边缘鳍部203之间、以及第一鳍部230之间填充隔离材料层的难度。
所述第一阻挡层206是由第一阻挡膜204形成，因此，所述第一阻挡层206的材料包括：氧化硅，所述第一阻挡层206的厚度为：1.5纳米～6纳米。
选择所述第一阻挡层206的厚度的意义在于：若所述第一阻挡层206的厚度小于1.5纳米，使得第一阻挡层206缓冲边缘鳍部203两侧因隔离材料层带来的受力差的能力较弱，则边缘鳍部203仍易发生变形，使得边缘鳍部203与中间鳍部结构202的形貌差异较大，不利于提高半导体器件性能的一致性；若所述第一阻挡层206的厚度大于6纳米，则所需第一阻挡膜204的厚度较厚，使得去除中间鳍部结构202侧壁和顶部表面的第一阻挡膜204的难度较大。
请参考图5，形成所述第一阻挡层206之后，去除光刻胶205(见图4)。
去除光刻胶205的工艺包括：干法刻蚀工艺、湿法刻蚀工艺和灰化工艺中的一种或者多种组合。
在去除所述光刻胶205的过程中，所述第一阻挡层206用于保护边缘鳍部203的侧壁被损伤，能够防止边缘鳍部203沿垂直于边缘鳍部203延伸方向上的尺寸变小，能够降低边缘鳍部203与中间鳍部结构202中第一鳍部230沿垂直于边缘鳍部203延伸方向上尺寸的差异，有利于提高半导体器件的性能的一致性。
请参考图6，在所述基底200和边缘鳍部203上、第一阻挡层206的侧壁、以及中间鳍部结构202的侧壁和顶部表面形成第二阻挡层207。
在本实施例中，所述第二阻挡层207的材料为氮化硅。
在其他实施例中，所述第二阻挡层的材料包括：氧化硅或者非晶硅。
在本实施例中，所述第二阻挡层207的形成工艺为原子层沉积工艺。
在其他实施例中，所述第二阻挡层的形成工艺包括：高密度等离子化学气相沉积工艺。
在本实施例中，采用原子层沉积工艺形成的第二阻挡层207对边缘鳍部203与基底200的拐角处、以及中间鳍部结构202与基底200的拐角处的台阶覆盖能力较强，使得所形成的第二阻挡层207的材料较致密，则第二阻挡层207在后续形成隔离材料层的过程中，缓冲边缘鳍部203两侧隔离材料层带来的受力差的能力较强，使得边缘鳍部203不易发生变形，有利于降低边缘鳍部203与中间鳍部结构202形貌的差异，进而有利于提高半导体器件性能的一致性。并且，后续形成隔离材料层的过程中，所述第二阻挡层207和第一阻挡层206还能够防止边缘鳍部203的侧壁被损耗，有利于提高边缘鳍部203的形貌。
另外，第二阻挡层207还覆盖中间鳍部202的侧壁和顶部表面，则后续形成隔离材料层的过程中，所述第二阻挡层207还能够防止中间鳍部结构202的侧壁和顶部被损耗，有利于提高中间鳍部结构202的形貌。
所述第二阻挡层207的厚度为：2纳米～8纳米，选择所述第二阻挡层207的意义在于：若所述第二阻挡层207的厚度小于2纳米，使得后续形成隔离材料层时，所述第二阻挡层207和第一阻挡层205平衡边缘鳍部203两侧受力差的能力不够，则形成所述隔离材料层后，边缘鳍部203仍易发生变形；若所述第二阻挡层207的厚度大于8纳米，使得边缘鳍部203和中间鳍部202之间、以及第一鳍部230之间的距离较小，则后续填充隔离材料层的难度较大。
请参考图7，在所述第二阻挡层207的侧壁形成隔离材料层208。
所述隔离材料层208的材料包括：氧化硅，所述隔离材料层208的形成工艺包括：流体化学气相沉积工艺，所述流体化学气相沉积工艺的参数包括：温度为30摄氏度～90摄氏度，硅前驱体包括N(SiH3)3，氧前驱体包括O2，氧前驱体的流量为20标准毫升/分钟～10000标准毫升/分钟，压强为0.01托～10托。
在形成隔离材料层208的过程中，由于边缘鳍部203到中间鳍部202之间的第二尺寸a和相邻第一鳍部230之间的间距相同，使得所述中间鳍部结构202内第一鳍部230两侧因隔离材料层208带来的受力差异较小，因此，所述第一鳍部230不易发生变形，即：在形成隔离材料层208的过程中，中间鳍部结构202不易发生变形。
而对于边缘鳍部203来说，所述边缘鳍部203第一侧壁11受非器件区Ⅰ隔离材料层208热制程的影响，而所述边缘鳍部203第二侧壁12受边缘鳍部203和中间鳍部202之间隔离材料层208热制程的影响。尽管位于非器件区Ⅰ隔离材料层208的体积大于边缘鳍部203和中间鳍部结构202之间隔离材料层208的体积，使得边缘鳍部203第一侧壁11受隔离材料层208的热制程影响大于第二侧壁12受隔离材料层208的热制程影响，所述第一阻挡层206和第二阻挡层207能够缓冲边缘鳍部203两侧受隔离材料层208热制程影响的差异，使得边缘鳍部203不易发生变形，有利于降低边缘鳍部203与中间鳍部结构202形貌的差异，进而有利于提高半导体器件性能的一致性。
另外，尽管边缘鳍部203到中间鳍部202之间的第二尺寸a、以及第一鳍部230之间的距离较小，但是，所述第二阻挡层207的厚度相对较薄，使得隔离材料层208易填充在边缘鳍部203和中间鳍部202之间、以及第一鳍部230之间的间隙内，所形成的隔离材料层208较致密，有利于提高隔离材料层208的隔离性能。
在形成所述隔离材料层208的过程中，所述第二阻挡层207能够防止边缘鳍部203和中间鳍部结构202被损耗，有利于提高边缘鳍部203和中间鳍部结构202的形貌。
请参考图8，平坦化所述隔离材料层208，直至暴露出边缘鳍部203和中间鳍部结构202顶部的掩膜层，形成初始隔离层209。
平坦化所述隔离材料层208的工艺包括：化学机械研磨工艺。
在形成所述初始隔离层209的过程中，边缘鳍部203上的第一阻挡层206和第二阻挡层207被去除，中间鳍部结构202上的第二阻挡层207被去除。
所述初始隔离层209暴露出掩膜层，有利于后续去除掩膜层。
请参考图9，去除掩膜层和部分初始隔离层209(如图8所示)，形成隔离层210，所述隔离层210的顶部表面低于边缘鳍部203和中间鳍部结构202的顶部表面，且覆盖第二阻挡层207的部分侧壁。
去除掩膜层的工艺包括：干法刻蚀工艺或者湿法刻蚀工艺中的一种或者两种组合。
去除部分初始隔离层209的工艺包括：湿法刻蚀工艺。
所述隔离层210用于实现半导体不同器件之间的电隔离。
形成所述隔离层210之后，还包括：去除边缘鳍部203侧壁和顶部表面、以及中间鳍部结构202侧壁和顶部表面暴露出的第二保护层207；去除边缘鳍部203侧壁和顶部表面、以及中间鳍部结构202侧壁和顶部表面暴露出的第二保护层207之后，去除边缘鳍部203侧壁和顶部表面暴露出的第一保护层206；去除边缘鳍部203侧壁和顶部表面暴露出的第一保护层206之后，形成横跨边缘鳍部203和中间鳍部结构202的栅极结构；在所述栅极结构两侧的边缘鳍部203和中间鳍部结构202内形成源漏掺杂区。
相应的，本发明实施例还提供一种用上述方法所形成的半导体结构，请参考图7，包括：
基底200，所述基底200包括若干非器件区Ⅰ，相邻非器件区Ⅰ之间的基底200上具有中间鳍部结构202和位于中间鳍部结构202周围的边缘鳍部203；
位于边缘鳍部203侧壁的第一阻挡层206；
位于基底200和边缘鳍部203顶部、中间鳍部结构202的侧壁和顶部表面、以及第一阻挡层207侧壁的隔离材料层208。
所述非器件区沿垂直于边缘鳍部203侧壁方向上具有第一尺寸b，所述边缘鳍部203到中间鳍部结构202侧壁具有第二尺寸a，且所述第二尺寸a小于第一尺寸b；所述第一尺寸b的尺寸大于56纳米，所述第二尺寸a为：32纳米～40纳米。
所述边缘鳍部203沿垂直于边缘鳍部203侧壁方向上的尺寸为：6纳米～10纳米。
所述第一阻挡层206的材料包括：氧化硅或者氮化硅或者非晶硅。
所述第一阻挡层206的厚度为：1.5纳米～6纳米。
所述半导体结构还包括：位于基底200上的隔离层，所述隔离层的顶部表面低于边缘鳍部203和中间鳍部结构202的顶部表面，且覆盖边缘鳍部203和中间鳍部结构202的部分侧壁；横跨边缘鳍部203和中间鳍部结构202的栅极结构；分别位于所述栅极结构两侧边缘鳍部203和中间鳍部结构202内的源漏掺杂区。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括若干非器件区，相邻非器件区之间的基底上具有中间鳍部结构和位于中间鳍部结构周围的边缘鳍部；
在所述边缘鳍部的侧壁形成第一阻挡层；
在所述基底和边缘鳍部顶部、中间鳍部结构的侧壁和顶部表面以及第一阻挡层的侧壁形成隔离材料层，所述隔离材料层的密度小于第一阻挡层的密度。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一阻挡层还覆盖边缘鳍部的顶部表面和非器件区基底；第一阻挡层的形成步骤包括：在所述基底上形成第一阻挡膜，所述第一阻挡膜覆盖边缘鳍部的侧壁和顶部表面、以及中间鳍部结构的侧壁和顶部表面；去除相邻非器件区之间基底上、以及中间鳍部结构的侧壁和顶部表面的第一阻挡膜，在所述非器件区基底上、以及边缘鳍部的侧壁和顶部表面形成第一阻挡层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一阻挡膜的材料包括氧化硅或者氮化硅；所述第一阻挡膜的形成工艺包括：原子层沉积工艺或者高密度等离子化学气相沉积工艺。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一阻挡层的厚度为：1.5纳米～6纳米。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述非器件区沿垂直于边缘鳍部侧壁方向上具有第一尺寸，所述边缘鳍部到中间鳍部结构侧壁具有第二尺寸，且所述第二尺寸小于第一尺寸。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第一尺寸大于56纳米。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，所述第二尺寸为：32纳米～40纳米。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述边缘鳍部沿垂直于边缘鳍部侧壁方向上的尺寸为：6纳米～10纳米。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离材料层的材料包括：氧化硅；所述隔离材料层的形成工艺包括：流体化学气相沉积工艺，所述流体化学气相沉积工艺的参数包括：温度为30摄氏度～90摄氏度，硅前驱体包括N(SiH3)3，氧前驱体包括O2，氧前驱体的流量为20标准毫升/分钟～10000标准毫升/分钟，压强为0.01托～10托。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一阻挡层之后，形成所述隔离材料层之前，所述形成方法还包括：在所述基底上形成第二阻挡层，所述第二阻挡层覆盖边缘鳍部的侧壁和顶部表面、以及中间鳍部结构的侧壁和顶部表面。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第二阻挡层的材料包括：氧化硅、氮化硅或者非晶硅。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第二阻挡层的厚度为：2纳米～8纳米。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离材料层之后，所述形成方法还包括：去除部分隔离材料层，形成隔离层，所述隔离层的顶部表面低于边缘鳍部和中间鳍部结构的顶部表面，且覆盖第一阻挡层的部分侧壁；形成所述隔离层之后，去除边缘鳍部侧壁被暴露出的第一阻挡层；去除边缘鳍部侧壁被暴露出的第一阻挡层之后，形成横跨边缘鳍部和中间鳍部结构的栅极结构；在栅极结构两侧的边缘鳍部和中间鳍部结构内分别形成源漏掺杂区。
14.一种半导体结构，其特征在于，包括：
基底，所述基底包括若干非器件区，相邻非器件区之间的基底上具有中间鳍部结构和位于中间鳍部结构周围的边缘鳍部；
位于边缘鳍部侧壁的第一阻挡层；
位于基底和边缘鳍部顶部、中间鳍部结构侧壁和顶部表面以及第一阻挡层侧壁的隔离材料层，所述隔离材料层的密度小于第一阻挡层的密度。
15.如权利要求14所述的半导体结构，其特征在于，所述非器件区沿垂直于边缘鳍部侧壁方向上具有第一尺寸，所述边缘鳍部到中间鳍部结构侧壁具有第二尺寸，且所述第二尺寸小于第一尺寸；所述第一尺寸大于56纳米；所述第二尺寸为：32纳米～40纳米。
16.如权利要求14所述的半导体结构，其特征在于，所述边缘鳍部沿垂直于边缘鳍部侧壁方向上的尺寸为：6纳米～10纳米。
17.如权利要求14所述的半导体结构，其特征在于，所述第一阻挡层的材料包括：氧化硅或者氮化硅。
18.如权利要求14所述的半导体结构，其特征在于，所述第一阻挡层的厚度为：1.5纳米～6纳米。
19.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：位于基底上的隔离层，所述隔离层的顶部表面低于边缘鳍部和中间鳍部结构的顶部表面，且覆盖边缘鳍部和中间鳍部结构的部分侧壁；横跨边缘鳍部和中间鳍部结构的栅极结构；分别位于所述栅极结构两侧边缘鳍部和中间鳍部结构内的源漏掺杂区。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113972136A (zh) * 2020-07-22 2022-01-25 中芯南方集成电路制造有限公司 半导体结构及其形成方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109686702B (zh) 2017-10-19 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10510874B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8709901B1 (en) * 2013-04-17 2014-04-29 United Microelectronics Corp. Method of forming an isolation structure
CN104752218A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN104979199A (zh) * 2014-04-03 2015-10-14 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN105513965A (zh) * 2014-09-26 2016-04-20 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US9508604B1 (en) * 2016-04-29 2016-11-29 Globalfoundries Inc. Methods of forming punch through stop regions on FinFET devices on CMOS-based IC products using doped spacers

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9029228B2 (en) * 2011-10-19 2015-05-12 SunEdision Semiconductor Limited (UEN201334164H) Direct and sequential formation of monolayers of boron nitride and graphene on substrates
US10840354B2 (en) * 2017-02-06 2020-11-17 International Business Machines Corporation Approach to bottom dielectric isolation for vertical transport fin field effect transistors
US10529833B2 (en) * 2017-08-28 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with a fin and gate structure and method making the same
US10510580B2 (en) * 2017-09-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy fin structures and methods of forming same
CN109686702B (zh) * 2017-10-19 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8709901B1 (en) * 2013-04-17 2014-04-29 United Microelectronics Corp. Method of forming an isolation structure
CN104752218A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN104979199A (zh) * 2014-04-03 2015-10-14 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN105513965A (zh) * 2014-09-26 2016-04-20 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US9508604B1 (en) * 2016-04-29 2016-11-29 Globalfoundries Inc. Methods of forming punch through stop regions on FinFET devices on CMOS-based IC products using doped spacers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113972136A (zh) * 2020-07-22 2022-01-25 中芯南方集成电路制造有限公司 半导体结构及其形成方法

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