CN109148447A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底上具有栅极结构，所述栅极结构的顶部表面具有掩膜层；在所述栅极结构两侧的基底内形成口袋区；形成所述口袋区之后，在所述掩膜层上形成第一保护部，所述第一保护部完全覆盖所述掩膜层的顶部表面；形成所述第一保护部之后，在所述栅极结构两侧的基底内和部分口袋区内分别形成源漏掺杂区。所述方法形成的半导体结构的性能较好。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸，以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到纳米级别时，半导体器件的制备收到各种物理极限的限制。
当半导体器件的尺寸降到纳米级别时，器件中栅极关键尺寸(gate CD)相应的缩小。随着技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，同时避免高温处理过程，现有技术提供一种将高K金属栅极替代多晶硅栅极的解决方案。
现有的高K/后金属栅的制程工艺过程中，为了提高载流子的迁移率，往往会在源漏区外延生长应力层，例如在PMOS器件的制造方法中采用压应力材料硅锗，在NMOS器件的制造方法中采用拉应力材料硅锗。
然而，形成所述应力层时，易引起半导体器件的性能较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够改善半导体结构性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有栅极结构，所述栅极结构的顶部表面具有掩膜层；在所述栅极结构两侧的基底内形成口袋区；形成所述口袋区之后，在所述掩膜层上形成第一保护部，所述第一保护部完全覆盖所述掩膜层的顶部表面；形成所述第一保护部之后，在所述栅极结构两侧的基底内和部分口袋区内分别形成源漏掺杂区。
可选的，所述掩膜层的材料为：氮化硅；所述掩膜层的厚度为：3纳米～25纳米。
可选的，所述第一保护部的材料包括：氮化硅；所述第一保护部的厚度为：2纳米～10纳米。
可选的，形成口袋区之后，形成源漏掺杂区之前，还包括：在所述基底上和栅极结构侧壁上形成第二保护部；所述第二保护部的材料包括：氮化硅；所述第二保护部的厚度为：2纳米～10纳米。
可选的，形成所述源漏掺杂区之前，还包括：去除第二保护部。
可选的，去除所述第二保护部之前，还包括：在所述第一保护部中掺入掺杂离子。
可选的，在所述第一保护部中掺入掺杂离子的工艺包括：离子注入工艺；所述离子注入工艺的参数包括：注入离子包括硅离子、砷离子、硼离子、磷离子、碳离子、锗离子或者BF2离子，注入剂量为1e12atm/cm2～1e16atm/cm2，注入深度为1纳米～10纳米。
可选的，在所述第一保护部中掺入掺杂离子之前，还包括：在所述第二保护部上形成牺牲层，所述牺牲层暴露出第一保护部的顶部表面。
可选的，所述牺牲层的厚度为：40纳米～150纳米。
可选的，在所述第一保护部中掺入掺杂离子之后，形成源漏掺杂区之前，还包括：去除所述牺牲层。
可选的，所述基底包括第一区和第二区，若干所述栅极结构分别位于第一区基底和第二区基底上，且所述第一区栅极结构两侧基底内的源漏掺杂区为第一源漏掺杂区，所述第二区栅极结构两侧基底内的源漏掺杂区为第二源漏掺杂区；所述第一区用于形成NMOS晶体管；所述第二区用于形成PMOS晶体管。
可选的，形成所述第一保护部之后，形成所述第一源漏掺杂区之前，还包括：在所述基底上、以及栅极结构的侧壁和顶部形成第一覆盖膜；去除第一区基底和第一区栅极结构侧壁和顶部的第一覆盖膜，形成第一覆盖层；所述第一覆盖膜的材料包括：氮化硅；所述第一覆盖层的材料包括：氮化硅。
可选的，去除第一区基底和第一区栅极结构侧壁和顶部的第一覆盖膜的工艺包括：湿法刻蚀工艺；所述湿法刻蚀工艺的参数包括：刻蚀剂包括磷酸溶液，温度为30摄氏度～100摄氏度。
可选的，所述第一源漏掺杂区的形成步骤包括：在第一区栅极结构两侧的基底内形成第一开口；在所述第一开口内形成第一外延层；对所述第一外延层进行N型离子掺杂。
可选的，所述第一开口的形成工艺包括：干法刻蚀工艺。
可选的，形成第一保护部之后，形成所述第二源漏掺杂区之前，还包括：在所述基底上、以及栅极结构侧壁和顶部表面形成第二覆盖膜；去除第二区基底和第二区栅极结构侧壁和顶部表面的第二覆盖膜，形成第二覆盖层；所述第二覆盖膜的材料包括：氮化硅；所述第二覆盖层的材料包括：氮化硅。
可选的，去除第二区基底和第二区栅极结构侧壁和顶部表面的第二覆盖膜的工艺包括：湿法刻蚀工艺；所述湿法刻蚀工艺的参数包括：刻蚀剂包括磷酸溶液，温度为30摄氏度～100摄氏度。
可选的，所述第二源漏掺杂区的形成步骤包括：在第二区栅极结构两侧的基底内形成第二开口；在所述第二开口内形成第二外延层；对所述第二外延层进行P型离子掺杂。
可选的，所述第二开口的形成工艺包括：干法刻蚀工艺。
相应的，本发明还提供一种采用上述方法形成的一种半导体结构。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，在所述掩膜层上形成所述第一保护部之前，在所述栅极结构两侧的基底内形成口袋区。在形成口袋区的过程中，由于所述栅极结构的顶部表面仅覆盖有掩膜层，因此，相较于由相邻栅极结构、掩膜层以及第一保护部构成的沟槽的深宽比来说，由相邻栅极结构及掩膜层构成的沟槽的深宽比较小，在形成口袋区的离子注入工艺中，离子受到投影效应(shadow effect)的影响较小，使得离子容易注入到部分栅极结构下方的基底内，使得形成口袋区较容易，所形成的口袋区性能较好。形成所述口袋区之后，在所述掩膜层上形成第一保护部。在形成源漏掺杂区的过程中，所述第一保护部能够保护栅极结构的顶部表面，能够有效地防止栅极结构的部分顶部表面被暴露出。使得在形成源漏掺杂区材料层的过程中，所述栅极结构的顶部表面无副产物的形成，使得所述栅极结构的形貌良好，从而有利于提高半导体结构的性能。
进一步，去除基底上和栅极结构侧壁上的第二保护部，使得源漏掺杂区之间的距离减小，有利于降低半导体器件的接触电阻。
进一步，为了去除基底上和栅极结构侧壁上的第二保护部，在所述第一保护部中掺入掺杂离子。在所述第一保护部中掺入掺杂离子之前，在所述第二保护部上形成牺牲层。所述第一保护部中掺入掺杂离子的工艺包括：离子注入工艺，在所述离子注入工艺过程中，所述牺牲层用于保护基底，能够防止高能量离子对基底造成损伤，有利于提高半导体器件的性能。
附图说明
图1至图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：半导体器件的性能较差。
现结合一种半导体结构的形成方法，分析半导体器件的性能较差的原因：
图1至图2是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100包括NMOS区和PMOS区，所述基底100上具有若干栅极结构101，若干栅极结构101分别位于NMOS区基底100上和PMOS区基底100上，所述栅极结构101的顶部表面上具有掩膜层103；在所述栅极结构101两侧的基底100内形成口袋区104。
请参考图2，形成所述口袋区104之后，在所述NMOS区栅极结构101两侧的基底100内和部分口袋区104内形成第一源漏掺杂区106；在所述PMOS区栅极结构101两侧的基底100内和部分口袋区104内形成第二源漏掺杂区107。
然而，采用上述方法制备的半导体结构性能较差，原因在于：
上述方法中，所述掩膜层103用于保护栅极结构101。所述掩膜层103的厚度较小，后续形成第一源漏掺杂区106和第二源漏掺杂区107时，易在栅极结构101上出现蘑菇形缺陷效应，原因如下：
在形成第一源漏掺杂区106之前，还包括：在PMOS区基底100、PMOS区栅极结构101的侧壁和顶部表面形成第一覆盖层。所述第一覆盖层的形成步骤包括：在所述基底100、以及栅极结构101的侧壁和顶部表面上形成第一覆盖膜(图中未标出)；去除NMOS区基底100上、NMOS区栅极结构101侧壁和顶部表面上的第一覆盖膜，形成第一覆盖层。
在去除NMOS区基底100上、NMOS区栅极结构101侧壁和顶部表面上的第一覆盖膜的过程中，所述NMOS区的掩膜层103沿垂直于基底100表面的方向上受到第一次损伤。所述第一源漏掺杂区106的形成步骤包括：在所述NMOS区栅极结构101两侧的基底100内形成第一开口；在所述第一开口内形成第一外延层；在所述外延层内掺杂N型离子。在形成第一开口的过程中，所述NMOS区的掩膜层103沿垂直于基底100表面的方向上受到第二次损伤，使得所述NMOS区掩膜层103沿垂直于基底100表面的方向上消耗过多。并且，所述掩膜层103厚度较薄，因此，所述NMOS区栅极结构101的顶部表面易被暴露出。在所述第一开口内形成第一外延层时，NMOS区栅极结构101顶部表面被暴露出的部分也将外延生长，即：在所述NMOS区栅极结构101上出现蘑菇形缺陷效应。所述NMOS区栅极结构101的形貌发生变化，不利于提高NMOS区器件的性能。
相应的，形成第二源漏掺杂区107时，所述PMOS区栅极结构101上也容易出现蘑菇形缺陷效应。所述PMOS区栅极结构101的形貌发生变化，不利于提高第二区B器件的性能。
为了防止栅极结构101上出现蘑菇形缺陷效应，一种解决办法包括：增加所述掩膜层103的厚度。然而，所述掩膜层103厚度较厚，使得由相邻栅极结构101和掩膜层103构成的沟槽的深宽比较大，在形成口袋区104的离子注入工艺中，离子受到投影效应(shadoweffect)的影响较大，使得离子难以注入到部分栅极结构101下方的基底100内，使得形成口袋区104较困难，所形成的口袋区104的性能较差。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，形成所述口袋区之后，在所述掩膜层上形成所述第一保护部；形成所述第一保护部之后，在所述栅极结构两侧的基底内形成所述源漏掺杂区。所述方法中，形成第一保护部之前，形成所述口袋区，使得形成所述口袋区较容易。形成口袋区之后，形成所述第一保护部。在形成源漏掺杂区的过程中，所述第一保护部对栅极结构的顶部进行保护。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3，提供基底200，所述基底200上具有若干栅极结构201，若干所述栅极结构201的顶部表面具有掩膜层203。
所述基底200包括第一区Ⅰ和第二区Ⅱ，若干所述栅极结构分别位于第一区Ⅰ基底200上和第二区Ⅱ基底200上。
所述第一区Ⅰ用于形成NMOS晶体管，所述第二区Ⅱ用于形成PMOS晶体管。
本实施例中，所述基底200包括：衬底204和位于所述衬底204上的鳍部205。在其他实施例中，所述基底还可以为平面基底，例如，硅基底、锗基底或硅锗基底。
本实施例中，所述鳍部205和衬底204的材料为硅。在其他实施例中，所述鳍部和衬底的材料包括锗或硅锗。
本实施例中，形成所述基底200的步骤包括：提供初始衬底；对所述初始衬底进行图形化，形成衬底204和位于所述衬底204上的鳍部205。
所述基底上还具有隔离结构(图中未标出)，所述隔离结构覆盖所述鳍部205的部分侧壁，且所述隔离结构的顶部表面低于所述鳍部205的顶部表面。
本实施例中，所述隔离结构的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅。
所述栅极结构201包括：位于所述鳍部205的部分侧壁和顶部表面的栅介质层(图中未标出)以及位于栅介质层上的栅极层(图中未标出)。
所述栅介质层的材料包括：氧化硅，所述栅极层的材料包括：硅。
在本实施例中，所述栅极结构201的个数为：两个。在其他实施例中，所述栅极结构的个数为：1个或者两个以上。
在本实施例中，所述掩膜层203的材料为：氮化硅。在其他实施例中，所述掩膜层的材料包括：氮氧化硅。
所述掩膜层203的形成工艺包括：化学气相沉积工艺。
所述掩膜层203用于作为刻蚀形成所述栅极结构201的掩膜，在形成所述栅极结构201时，掩膜层203顶部的边缘区域的刻蚀速率大于掩膜层203顶部的中间区域刻蚀速率，使得掩膜层203的顶角为圆角，且掩膜层203边缘区域的厚度小于中间区域的厚度。所述掩膜层203还用于保护所述栅极结构201的顶部表面。
所述掩膜层203的厚度为：3纳米～25纳米，选择所述掩膜层203的厚度的意义在于：若所述掩膜层203的厚度小于3纳米，不利于形成形貌良好的栅极结构201；若所述掩膜层203的厚度大于25纳米，不利于后续在栅极结构201两侧的基底200内形成口袋区。
所述栅极结构201的侧壁上具有第一侧墙(图中未标出)。所述第一侧墙的材料包括：氮化硅。所述第一侧墙用于定义后续形成口袋区的位置，并保护栅极结构201的侧壁。
请参考图4，在所述栅极结构201两侧的鳍部205内形成口袋区206。
所述掩膜层203的厚度较小，所述第一侧墙沿垂直于栅极结构201侧壁的方向上的尺寸也较小，使得由相邻栅极结构201、第一侧墙和掩膜层203构成的沟槽(图中未示出)的深宽比较小，在形成口袋区206的离子注入工艺中，离子受到投影效应(shadow effect)的影响较小，使得离子易注入到栅极结构201下方的基底200内，使得形成口袋区206均较容易，且所形成的口袋区206的性能较好。
请参考图5，在所述基底200和掩膜层203上、以及第一侧墙(图中未标出)的侧壁上形成保护层207。
所述保护层207的形成工艺包括：化学气相沉积工艺。所述保护层207的材料包括：氮化硅。
所述保护层207包括：位于掩膜层203上的第一保护部207a、以及位于基底200上、栅极结构201侧壁的第二保护部207b。
所述保护层207的厚度为：2纳米～10纳米，选择所述保护层207的厚度的意义在于：若所述保护层207的厚度小于2纳米，使得所述第一保护部207a对栅极结构201的保护力度不够，使得后续形成源漏掺杂区时，所述栅极结构201上易出现蘑菇形缺陷效应，不利于提高半导体结构的性能；若所述保护层207的厚度大于10纳米，增加后续工艺的难度。
相应的，第一保护部207a的厚度为：2纳米～10纳米。位于基底200上的第二保护部207b沿垂直于基底200表面的方向上的尺寸为：2纳米～10纳米；位于栅极结构201侧壁上的第二保护部207b沿垂直于栅极结构201侧壁的方向上的尺寸为：2纳米～10纳米。
后续在栅极结构201两侧的鳍部205内形成源漏掺杂区。所述第一保护部207a完全覆盖所述掩膜层203的顶部表面，所述第一保护部207a和掩膜层203用于保护栅极结构201的顶部表面，防止在栅极结构201的顶部出现蘑菇效应，有利于提高半导体器件的性能。
在本实施例中，形成所述源漏掺杂区之前，还包括：去除第二保护部207b。具体请参考图6至图10。
在其他实施例中，不去除第二保护部。
请参考图6，在所述保护层207上形成牺牲膜208。
所述牺牲膜208的材料包括：底部抗反射层材料。
所述牺牲膜208用于后续形成牺牲层。
在其他实施例中，不形成牺牲膜。
请参考图7，去除部分牺牲膜208(见图6)，形成牺牲层209，所述牺牲层209暴露出第一保护部207a。
在本实施例中，去除部分牺牲膜208的工艺为：湿法刻蚀工艺。
在其他实施例中，去除部分牺牲层的工艺包括：干法刻蚀工艺、或者湿法刻蚀工艺与干法刻蚀工艺相结合的工艺。
所述牺牲层209的厚度为：40纳米～150纳米。
选择所述牺牲层209的厚度的意义在于：若所述牺牲层209的厚度大于150纳米，使得牺牲层209暴露出的第一保护部207a较少，使得后续在第一保护部207a中掺入掺杂离子的量较少，使得后续去除第二保护部207b的量较多，使得所述第一保护部207a对栅极结构201的保护力度不够，使得后续形成源漏掺杂区时，易在栅极结构201上形成蘑菇形缺陷效应，不利于提高半导体结构的性能；若所述牺牲层209的厚度小于40纳米，使得后续对第一保护部207a掺入掺杂离子时，易对牺牲层209下方的鳍部205造成损伤，不利于提高半导体结构的性能。
请参考图8，在所述第一保护部207a中掺入掺杂离子。
在所述第一保护部207a中掺入掺杂离子的工艺包括：离子注入工艺，所述离子注入工艺的参数为：注入离子包括硅离子、砷离子、硼离子、磷离子、碳离子、锗离子或者BF2离子，注入剂量为1e12atm/cm2～1e16atm/cm2，注入深度为1纳米～10纳米。
选择所述注入剂量的意义在于：若所述注入剂量小于1e12atm/cm2，使得所述第一保护部207a与第二保护部207b的刻蚀选择比较小，使得去除后续去除第二保护207b时，对第一保护部207a的损伤较大，使得第一保护部207a的厚度过薄，使得所述第一保护部207a对栅极结构201的保护力度不够，使得后续形成源漏掺杂区时，易在栅极结构201上易出现蘑菇效应，不利于提高半导体结构的性能；若所述注入剂量大于1e16atm/cm2，易对栅极结构201造成物理损坏。
所述第一保护部207a的材料包括：氮化硅，所述第一保护部207a中具有掺杂离子，所述第二保护部207b的材料包括：氮化硅，使得所述第一保护部207a与第二保护部207b具有不同刻蚀选择比，且所述第一保护部207a的耐腐蚀性较第二保护部207b的耐腐蚀能力强。
请参考图9，去除所述牺牲层209(见图8)，暴露出第二保护部207b的表面。
在本实施例中，去除所述牺牲层209的工艺为：灰化工艺。在其他实施例中，去除所述牺牲层的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺。
请参考图10，去除所述牺牲层209之后，去除第二保护部207b(见图9)，暴露出基底200表面和栅极结构201的侧壁。
去除第二保护部207b的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺。
去除栅极结构201侧壁上的第二保护部207b的意义在于：一方面使得后续在栅极结构201两侧鳍部205内形成的源漏掺杂区相距较近，使得所述源漏掺杂区对栅极结构201下方的沟道区的应力较强，有利于提高晶体管的性能；另一方面有利于降低晶体管的电阻。
请参考图11，在所述第一区Ⅰ栅极结构201两侧的鳍部205内形成第一源漏掺杂区211。
形成所述第一源漏掺杂区211之前，还包括：在所述第一区Ⅰ栅极结构201的侧壁形成第二侧墙(图中未标出)，所述第二侧墙位于第一侧墙的侧壁。
形成所述第二侧墙之后，形成所述第一源漏掺杂区211之前，还包括：在所述基底200上、以及栅极结构201的侧壁和顶部表面形成第一覆盖膜(图中未示出)；去除第一区Ⅰ基底200和第一区Ⅰ栅极结构201侧壁和顶部表面的第一覆盖膜，形成第一覆盖层212。
所述第一覆盖膜的材料包括：氮化硅；所述第一覆盖层212的材料包括：氮化硅。
去除第一区Ⅰ基底200和第一区Ⅰ栅极结构201侧壁和顶部表面的第一覆盖膜的工艺包括：湿法刻蚀工艺；所述湿法刻蚀工艺的参数包括：刻蚀剂包括磷酸溶剂，温度为30摄氏度～100摄氏度。
在去除第一区Ⅰ基底200和第一区Ⅰ栅极结构201侧壁和顶部表面的第一覆盖膜的过程中，所述第一保护部207a和掩膜层203能够保护所述第一区Ⅰ栅极结构201的顶部表面，所述第一侧墙和第二侧墙保护第一栅极结构201的侧壁，因此，所述第一区Ⅰ栅极结构201的侧壁和顶部表面均无暴露。
所述第一源漏掺杂区211的形成步骤包括：在第一区Ⅰ栅极结构201两侧的基底200内形成第一开口(图中未示出)；在所述第一开口内形成第一外延层(图中未标出)；对所述第一外延层进行N型离子掺杂。
形成所述第一开口的工艺包括：干法刻蚀工艺。
所述第一外延层的形成工艺包括：第一外延生长工艺。所述第一外延层的材料包括：硅或者碳化硅。
在形成第一开口的过程中，所述第一保护部207a和掩膜层203能够保护第一区Ⅰ栅极结构201的顶部表面，使得所述第一区Ⅰ栅极结构201的顶部表面不会被暴露出来，使得后续在所述第一开口内形成第一外延层时，所述第一区Ⅰ栅极结构201上不会外延生长，即：所述第一区Ⅰ栅极结构201上不会出现蘑菇形缺陷效应。所形成第一区Ⅰ栅极结构201的形貌良好，有利于提高器件的性能。
请参考图12，在所述第二区Ⅱ栅极结构201两侧的鳍部205内形成第二源漏掺杂区213。
在本实施例中，形成所述第一源漏掺杂区211之后，形成所述第二源漏掺杂区213。在其他实施例中，形成所述第一源漏掺杂区之前，形成所述第二源漏掺杂区。
形成所述第二源漏掺杂区213之前，还包括：在所述第二区Ⅱ栅极结构201的侧壁形成第二侧墙(图中未标出)，所述第二区侧墙位于第一侧墙的侧壁。
形成第二侧墙之后，形成所述第二源漏掺杂区213之前，还包括：在所述基底200上、以及栅极结构201的侧壁和顶部表面形成第二覆盖膜(图中未示出)；去除第二区Ⅱ基底200和第二区Ⅱ栅极结构201侧壁和顶部表面的第二覆盖膜，形成第二覆盖层214。
所述第二覆盖膜的材料包括：氮化硅；所述第二覆盖层214的材料包括：氮化硅。
去除第二区Ⅱ基底200和第二区Ⅱ栅极结构201侧壁和顶部表面的第二覆盖膜的工艺包括：湿法刻蚀工艺；所述湿法刻蚀工艺的参数包括：刻蚀剂包括磷酸，温度为30摄氏度～100摄氏度。
在去除第二区Ⅱ基底200和第二区Ⅱ栅极结构201侧壁和顶部表面的第二覆盖膜的过程中，所述第一保护部207a和掩膜层203能够保护所述第二区栅极结构201的顶部表面，所述第一侧墙和第二侧墙保护第二区Ⅱ栅极结构201的侧壁，因此，所述第二区Ⅱ栅极结构201的侧壁和顶部表面均无暴露。
所述第二源漏掺杂区213的形成步骤包括：在第二区Ⅱ栅极结构201两侧的基底200内形成第二开口(图中未示出)；在所述第二开口内形成第二外延层(图中未标出)；对所述第二外延层进行P型离子掺杂；所述第二外延层的材料包括：硅。
形成所述第二开口的工艺包括：干法刻蚀工艺。
所述第二外延层的形成工艺包括：第二外延生长工艺。所述第二外延层的材料包括：硅锗或者硅。
在形成第二开口的过程中，所述第一保护部207a和掩膜层203能够保护第二区Ⅱ栅极结构201的顶部表面，使得所述第二区Ⅱ栅极结构201的顶部表面不会被暴露出来，使得后续在所述第二开口内形成第二外延层时，所述第二区Ⅱ栅极结构201上不会外延生长，即：所述第二区Ⅱ栅极结构201上不会出现蘑菇形缺陷效应。所形成第二区Ⅱ栅极结构201的形貌良好。
相应的，本发明实施例还提供一种采用上述方法所形成的半导体结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有栅极结构，所述栅极结构的顶部表面具有掩膜层；
在所述栅极结构两侧的基底内形成口袋区；
形成所述口袋区之后，在所述掩膜层上形成第一保护部，所述第一保护部完全覆盖所述掩膜层的顶部表面；
形成所述第一保护部之后，在所述栅极结构两侧的基底内和部分口袋区内分别形成源漏掺杂区。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料为：氮化硅；所述掩膜层的厚度为：3纳米～25纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一保护部的材料包括：氮化硅；所述第一保护部的厚度为：2纳米～10纳米。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成口袋区之后，形成源漏掺杂区之前，还包括：在所述基底上和栅极结构侧壁上形成第二保护部；所述第二保护部的材料包括：氮化硅；所述第二保护部的厚度为：2纳米～10纳米。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂区之前，还包括：去除第二保护部。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，去除所述第二保护部之前，还包括：在所述第一保护部中掺入掺杂离子。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，在所述第一保护部中掺入掺杂离子的工艺包括：离子注入工艺；所述离子注入工艺的参数包括：注入离子包括硅离子、砷离子、硼离子、磷离子、碳离子、锗离子或者BF2离子，注入剂量为1e12atm/cm2～1e16atm/cm2，注入深度为1纳米～10纳米。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，在所述第一保护部中掺入掺杂离子之前，还包括：在所述第二保护部上形成牺牲层，所述牺牲层暴露出第一保护部的顶部表面。
9.如权利要求8所述的半导体结构的形成方法，所述牺牲层的厚度为40纳米～150纳米。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述第一保护部中掺入掺杂离子之后，形成源漏掺杂区之前，还包括：去除所述牺牲层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括第一区和第二区，若干所述栅极结构分别位于第一区基底和第二区基底上，且所述第一区栅极结构两侧基底内的源漏掺杂区为第一源漏掺杂区，所述第二区栅极结构两侧基底内的源漏掺杂区为第二源漏掺杂区；所述第一区用于形成NMOS晶体管；所述第二区用于形成PMOS晶体管。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述第一保护部之后，形成所述第一源漏掺杂区之前，还包括：在所述基底上、以及栅极结构的侧壁和顶部形成第一覆盖膜；去除第一区基底和第一区栅极结构侧壁和顶部的第一覆盖膜，形成第一覆盖层；所述第一覆盖膜的材料包括：氮化硅；所述第一覆盖层的材料包括：氮化硅。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，去除第一区基底和第一区栅极结构侧壁和顶部的第一覆盖膜的工艺包括：湿法刻蚀工艺；所述湿法刻蚀工艺的参数包括：刻蚀剂包括磷酸溶液，温度为30摄氏度～100摄氏度。
14.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第一源漏掺杂区的形成步骤包括：在第一区栅极结构两侧的基底内形成第一开口；在所述第一开口内形成第一外延层；对所述第一外延层进行N型离子掺杂。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述第一开口的形成工艺包括：干法刻蚀工艺。
16.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述第一保护部之后，形成所述第二源漏掺杂区之前，还包括：在所述基底上、以及栅极结构侧壁和顶部形成第二覆盖膜；去除第二区基底和第二区栅极结构侧壁和顶部表面的第二覆盖膜，形成第二覆盖层；所述第二覆盖膜的材料包括：氮化硅；所述第二覆盖层的材料包括：氮化硅。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，去除第二区基底和第二区栅极结构侧壁和顶部表面的第二覆盖膜的工艺包括：湿法刻蚀工艺；所述湿法刻蚀工艺的参数包括：刻蚀剂包括磷酸溶液，温度为30摄氏度～100摄氏度。
18.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第二源漏掺杂区的形成步骤包括：在第二区栅极结构两侧的基底内形成第二开口；在所述第二开口内形成第二外延层；对所述第二外延层进行P型离子掺杂。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，所述第二开口的形成工艺包括：干法刻蚀工艺。
20.一种采用如权利要求1至19任一项方法所形成的半导体结构。
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