CN108630549A - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，其中方法包括：提供基底；在所述基底上形成多个栅极结构、覆盖栅极结构部分侧壁的第一层间介质层、以及位于第一层间介质层上且覆盖栅极结构部分侧壁的第二层间介质层，第二层间介质层的密度大于第一层间介质层的密度；至少去除第二层间介质层；至少去除第二层间介质层后，在栅极结构两侧的基底上形成第三层间介质层，所述第三层间介质层的密度小于第二层间介质层的密度；形成至少贯穿第三层间介质层的接触孔，且所述接触孔位于相邻栅极结构之间。所述方法降低了形成接触孔的难度。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，位于栅极结构一侧半导体衬底内的源区和位于栅极结构另一侧半导体衬底内的漏区。MOS晶体管的工作原理是：通过在栅极结构施加电压，调节通过栅极结构底部沟道的电流来产生开关信号。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。而鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁表面的栅极结构，位于栅极结构一侧的鳍部内的源区和位于栅极结构另一侧的鳍部内的漏区。
然而，无论是平面式的MOS晶体管还是鳍式场效应晶体管构成的半导体器件的性能有待提高。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以降低形成接触孔的难度。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底；在所述基底上形成多个栅极结构、覆盖栅极结构部分侧壁的第一层间介质层、以及位于第一层间介质层上且覆盖栅极结构部分侧壁的第二层间介质层，第二层间介质层的密度大于第一层间介质层的密度；至少去除第二层间介质层；至少去除第二层间介质层后，在栅极结构两侧的基底上形成第三层间介质层，所述第三层间介质层的密度小于第二层间介质层的密度；形成至少贯穿第三层间介质层的接触孔，且所述接触孔位于相邻栅极结构之间。
可选的，仅去除第二层间介质层；去除第二层间介质层后，在第一层间介质层的表面形成第三层间介质层；形成贯穿第三层间介质层和第一层间介质层的所述接触孔。
可选的，去除第二层间介质层和第一层间介质层；去除第二层间介质层和第一层间介质层后，形成所述第三层间介质层；形成仅贯穿第三层间介质层的所述接触孔。
可选的，形成所述栅极结构、第一层间介质层和第二层间介质层的方法包括：在所述基底上形成多个伪栅极结构；在所述基底上形成覆盖伪栅极结构部分侧壁的第一层间介质层；在所述第一层间介质层上形成覆盖伪栅极结构部分侧壁的第二层间介质层，且所述第二层间介质层暴露出伪栅极结构的顶部表面；形成第二层间介质层后，去除伪栅极结构，形成贯穿第一层间介质层和第二层间介质层的开口；在所述开口中形成栅极结构。
可选的，还包括：在形成第一层间介质层之前，在所述伪栅极结构侧壁形成侧墙；所述第一层间介质层覆盖侧墙部分侧壁；第二层间介质层覆盖侧墙部分侧壁；所述栅极结构的顶部表面低于所述侧墙的顶部表面；在所述开口中形成位于栅极结构顶部表面的保护层；形成所述第三层间介质层后，所述第三层间介质层还覆盖侧墙的侧壁、以及侧墙和保护层的顶部表面。
可选的，所述接触孔暴露出侧墙和保护层的侧壁、保护层的部分顶部表面以及基底。
可选的，所述保护层的材料为氮化硅、碳化硅或氮化硼；所述侧墙的材料为氮化硅、碳化硅或氮化硼。
可选的，所述多个栅极结构沿着垂直于栅极结构延伸方向排列；在所述栅极结构排列方向上，所述接触孔的尺寸小于相邻栅极结构之间的尺寸。
可选的，形成所述第一层间介质层的方法包括：在所述基底上形成覆盖伪栅极结构的第一层间介质膜；去除伪栅极结构两侧的部分第一层间介质膜、以及伪栅极结构上的第一层间介质膜，使第一层间介质膜形成所述第一层间介质层；形成所述第二层间介质层的方法包括：在所述第一层间介质层和伪栅极结构上形成第二层间介质膜；平坦化所述第二层间介质膜直至暴露出伪栅极结构的顶部表面，使第二层间介质膜形成第二层间介质层。
可选的，所述第一层间介质层的材料包括氧化硅；所述第二层间介质层的材料包括氧化硅。
可选的，形成所述第一层间介质膜的工艺包括流体化学气相沉积工艺；形成所述第二层间介质膜的工艺为高密度等离子体化学气相沉积工艺。
可选的，所述第三层间介质层的材料为氧化硅；形成所述第三层间介质层的工艺为流体化学气相沉积工艺、等离子体增强化学气相沉积工艺、常压化学气相沉积工艺、低压化学气相沉积工艺或亚大气压化学气相沉积工艺。
可选的，所述第三层间介质层的材料为低K介质材料。
可选的，所述第三层间介质层还位于栅极结构上。
可选的，去除所述第二层间介质层的工艺为刻蚀工艺。
可选的，所述刻蚀工艺对第二层间介质层的刻蚀速率与对第一层间介质层的刻蚀速率的比为2:5～3:5。
本发明还提供一种采用上述任意一项方法形成的半导体器件。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，在形成第三层间介质层之前，至少去除了第二层间介质层；形成第三层间介质层后，栅极结构两侧基底上的第三层间介质层至少替代了第二层间介质层的位置。由于第三层间介质层的密度小于第二层间介质层的密度，因此第三层间介质层的密度相对较小。进而在形成所述接触孔的过程中，容易去除接触孔位置对应的第三层间介质层的材料。因此使得形成接触孔的难度降低。
进一步，在形成第三层间介质层之前，仅去除了第二层间介质层；形成第三层间介质层后，栅极结构两侧基底上的第三层间介质层仅替代了第二层间介质层的位置。由于第三层间介质层和第一层间介质层的密度均小于第二层间介质层的密度，因此第三层间介质层和第一层间介质层的密度均相对较小。进而在形成所述接触孔的过程中，容易去除接触孔位置对应的第三层间介质层和第一层间介质层的材料。因此使得形成接触孔的难度降低。
进一步，在形成第三层间介质层之前，去除了第二层间介质层和第一层间介质层；形成第三层间介质层后，栅极结构两侧基底上的第三层间介质层替代了第二层间介质层和第一层间介质层的位置。由于第三层间介质层的密度小于第二层间介质层的密度，因此第三层间介质层的密度相对较小。进而在形成所述接触孔的过程中，容易去除接触孔位置对应的第三层间介质层材料。因此使得形成接触孔的难度降低。
附图说明
图1至图4是一种半导体器件形成过程的结构示意图；
图5至图13是本发明一实施例中半导体器件形成过程的结构示意图；
图14至图16是本发明另一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
图1至图4是一种半导体器件形成过程的结构示意图。
参考图1，提供半导体衬底100；在所述半导体衬底100上形成多个伪栅极结构110；在半导体衬底100上形成覆盖伪栅极结构110部分侧壁的第一层间介质层120；在第一层间介质层120上形成覆盖伪栅极结构110部分侧壁的第二层间介质层130，所述第二层间介质层130暴露出伪栅极结构110的顶部表面，第二层间介质层130的密度大于第一层间介质层120。
参考图2，形成第二层间介质层130后，去除伪栅极结构110(参考图1)，形成贯穿第二层间介质层130和第一层间介质层120的开口140。
参考图3，在所述开口140(参考图2)中形成栅极结构150；在所述第二层间介质层130和栅极结构150上形成第三层间介质层160，第三层间介质层160和第一层间介质层120的密度相同。
参考图4，形成贯穿第三层间介质层160、第二层间介质层130和第一层间介质层120的接触孔170，且接触孔170位于相邻栅极结构150之间。
然而，上述方法形成的半导体器件的性能较差，经研究发现，原因在于：
第三层间介质层160中用于形成位于栅极结构150顶部表面的导电插塞。
形成所述栅极结构150的方法包括：在所述开口140中以及第二层间介质层130的顶部表面形成栅极结构材料层(未图示)；平坦化所述栅极结构材料层直至暴出第二层间介质层130的顶部表面，栅极结构150。为了使得在平坦化所述栅极结构材料层的过程中，避免第二层间介质层130表面形成较大的凹陷，需要第二层间介质层130的密度大于第一层间介质层120。
但是，在形成所述接触孔170的过程中，所述接触孔170不仅需要贯穿密度相对较小的第三层间介质层160和第一层间介质层120，还需要贯穿密度相对较大的第二层间介质层130。因此，难以去除接触孔170位置对应第二层间介质层130的材料。从而导致形成接触孔170的难度较高。
在此基础上，本发明提供一种半导体器件的形成方法，包括：提供基底；在所述基底上形成多个栅极结构、覆盖栅极结构部分侧壁的第一层间介质层、以及位于第一层间介质层上且覆盖栅极结构部分侧壁的第二层间介质层，第二层间介质层的密度大于第一层间介质层的密度；至少去除第二层间介质层；至少去除第二层间介质层后，在栅极结构两侧的基底上形成第三层间介质层，所述第三层间介质层的密度小于第二层间介质层的密度；形成至少贯穿第三层间介质层的接触孔，且所述接触孔位于相邻栅极结构之间。
所述方法中，在形成第三层间介质层之前，至少去除了第二层间介质层；形成第三层间介质层后，栅极结构两侧基底上的第三层间介质层至少替代了第二层间介质层的位置。由于第三层间介质层的密度小于第二层间介质层的密度，因此第三层间介质层的密度相对较小。进而在形成所述接触孔的过程中，容易去除接触孔位置对应的第三层间介质层的材料。因此使得形成接触孔的难度降低。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图13是本发明一实施例中半导体器件形成过程的结构示意图。
参考图5，提供基底200。
本实施例中，以所述半导体器件为鳍式场效应晶体管为示例进行说明。相应的，所述基底200包括半导体衬底201和位于半导体衬底201上的鳍部202。
所述半导体衬底201为形成半导体器件提供工艺平台。
本实施例中，所述半导体衬底201的材料为单晶硅。所述半导体衬底201还可以是多晶硅或非晶硅。所述半导体衬底201的材料还可以为锗、锗化硅、砷化镓等半导体材料。
本实施例中，所述鳍部202通过图形化所述半导体衬底201而形成。在其它实施例中，可以是：在所述半导体衬底上形成鳍部材料层，然后图形化所述鳍部材料层，从而形成鳍部。
本实施例中，所述半导体衬底201上还具有隔离结构，所述隔离结构覆盖鳍部202的部分侧壁表面。所述隔离结构的顶部表面低于所述鳍部202的顶部表面。
所述隔离结构的材料包括氧化硅。
在其它实施例中，所述半导体器件为平面式MOS晶体管，相应的，所述基底为平面式的半导体衬底。
接着，在所述基底200上形成多个栅极结构、覆盖栅极结构部分侧壁的第一层间介质层、以及位于第一层间介质层上且覆盖栅极结构部分侧壁的第二层间介质层，第二层间介质层的密度大于第一层间介质层的密度。
形成所述栅极结构、第一层间介质层和第二层间介质层的方法包括：在所述基底200上形成多个伪栅极结构；在所述基底200上形成覆盖伪栅极结构部分侧壁的第一层间介质层；在所述第一层间介质层上形成覆盖伪栅极结构部分侧壁的第二层间介质层，且所述第二层间介质层暴露出伪栅极结构的顶部表面；形成第二层间介质层后，去除伪栅极结构，形成贯穿第一层间介质层和第二层间介质层的开口；在所述开口中形成栅极结构。
下面参考图6至图10具体介绍形成所述栅极结构、第一层间介质层和第二层间介质层的方法。
参考图6，在所述基底200上形成多个伪栅极结构210。
所述伪栅极结构210包括：位于基底200上的伪栅介质层(未图示)和位于伪栅介质层上的伪栅电极层(未图示)。
所述多个伪栅极结构210沿着垂直于伪栅极结构210延伸方向排列。
本实施例中，所述伪栅极结构210横跨所述鳍部202、覆盖鳍部202的部分侧壁表面和部分顶部表面。所述伪栅介质层横跨所述鳍部202。所述伪栅介质层位于部分隔离结构上、覆盖鳍部202的部分侧壁表面和部分顶部表面。
所述伪栅电极层的材料为多晶硅。
若后续去除伪栅电极层而形成开口，那么形成开口后，伪栅电极层构成栅介质层，那么需要所述伪栅介质层的材料为高K(K大于3.9)介质材料。若后续去除伪栅极结构210而形成开口，那么所述伪栅介质层的材料为氧化硅。
本实施例中，以后续去除伪栅极结构210而形成开口为示例进行说明。
本实施例中，还在所述伪栅极结构210侧壁形成侧墙220。在其它实施例中，也可以不形成侧墙。
所述侧墙220的材料为氮化硅、碳化硅或氮化硼。
本实施例中，伪栅极结构210的顶部表面还具有硬掩膜层(未标示)。所述硬掩膜层的材料为氮化硅、碳化硅或氮化硼。相应的，在所述伪栅极结构210侧壁和硬掩膜层的侧壁形成侧墙220。
在其它实施例中，伪栅极结构的顶部表面不具有硬掩膜层。
参考图7，在所述基底200上形成覆盖伪栅极结构210部分侧壁的第一层间介质层230。
本实施例中，由于形成了侧墙220，第一层间介质层230还覆盖侧墙220的部分侧壁。
本实施例中，在形成所述第一层间介质层230之前，还包括：在所述伪栅极结构210和侧墙220两侧的基底200中形成源漏掺杂区(未图示)，具体的，在所述伪栅极结构210和侧墙220两侧的鳍部202中形成源漏掺杂区。
形成所述第一层间介质层230的方法包括：在所述基底200上形成覆盖伪栅极结构210的第一层间介质膜(未图示)；去除伪栅极结构210两侧的部分第一层间介质膜、以及伪栅极结构210上的第一层间介质膜，使第一层间介质膜形成所述第一层间介质层230。
在一个实施例中，去除伪栅极结构210两侧的部分第一层间介质膜、以及伪栅极结构210上的第一层间介质膜的工艺为回刻蚀工艺。
在另一个实施中，去除伪栅极结构210两侧的部分第一层间介质膜、以及伪栅极结构210上的第一层间介质膜的步骤包括：采用平坦化工艺去除伪栅极结构210上的第一层间介质膜；去除伪栅极结构210上的第一层间介质膜后，回刻蚀伪栅极结构210两侧的部分第一层间介质膜。
本实施例中，第一层间介质膜的材料包括氧化硅。相应的，第一层间介质层230的材料包括氧化硅。
第一层间介质层230的顶部表面低于伪栅极结构210的顶部表面。后续形成栅极结构后，第一层间介质层230的顶部表面低于栅极结构的顶部表面。
形成所述第一层间介质膜的工艺包括流体化学气相沉积工艺。
采用流体化学气相沉积工艺形成第一层间介质膜，使得第一层间介质膜的填充性好。
所述第一层间介质层230的密度小于后续的第二层间介质层。
本实施例中，所述第一层间介质膜还覆盖所述硬掩膜层和侧墙。在去除伪栅极结构210两侧的部分第一层间介质膜、以及伪栅极结构210上的第一层间介质膜的过程中，硬掩膜层能够保护伪栅极结构210。这样，在形成所述第一层间介质层230的过程中，所述伪栅极结构210在垂直于半导体衬底201表面方向上的尺寸受到的影响较小，满足工艺设计的要求。
在其它实施例中，还可以：在侧墙与第一层间介质膜之间、硬掩膜层与第一层间介质膜之间、基底200与第一层间介质膜之间形成有刻蚀阻挡层。
所述刻蚀阻挡层的材料为氮化硅、碳化硅或氮化硼。
参考图8，在所述第一层间介质层230上形成覆盖伪栅极结构210部分侧壁的第二层间介质层240，且所述第二层间介质层240暴露出伪栅极结构210的顶部表面。
所述第二层间介质层240的材料为氧化硅或碳氧化硅。本实施例中，所述第二层间介质层240的材料为氧化硅。
形成所述第二层间介质层240的方法包括：在所述第一层间介质层230和伪栅极结构210上形成第二层间介质膜(未图示)；平坦化所述第二层间介质膜直至暴露出伪栅极结构210的顶部表面，使第二层间介质膜形成第二层间介质层240。
形成所述第二层间介质膜的工艺为高密度等离子体化学气相沉积工艺、平坦化所述第二层间介质膜的工艺为化学机械研磨工艺或回刻蚀工艺。
本实施例中，平坦化所述第二层间介质膜的工艺为化学机械研磨工艺。
本实施例中，第二层间介质层240的密度大于第一层间介质层230的密度，因此第二层间介质层240的硬度比第一层间介质层230的硬度大。在此情况下，在平坦化所述第二层间介质膜的过程中、后续平坦化栅电极材料层和栅介质材料层的过程中、以及后续平坦化保护材料层的过程中，避免第二层间介质层240表面形成较大的凹陷。
本实施例中，在平坦化所述第二层间介质膜的过程中平坦化所述硬掩膜层以及硬掩膜层侧壁的侧墙220，以去除硬掩膜层和硬掩膜层侧壁的侧墙220，从而暴露出伪栅极结构210的顶部表面。
需要说明的是，在其它实施例中，当形成刻蚀阻挡层时，在平坦化第二层间介质膜的过程中还平坦化了位于伪栅极结构上的刻蚀阻挡层。
需要说明的是，在一个实施例中，受到工艺精度的限制，在平坦化所述第二层间介质膜的过程，对不同区域的第二层间介质膜的平坦化程度具有差别，使得形成的第二层间介质层240的厚度具有一定差别。
参考图9，形成第二层间介质层240后，去除伪栅极结构210，形成贯穿第一层间介质层230和第二层间介质层240的开口250。
去除所述伪栅极结构210的工艺为干刻工艺、湿刻工艺或二者的结合。
本实施例中，所述开口250的侧壁还具有侧墙220。
参考图10，在所述开口250(参考图9)中形成栅极结构260。
所述栅极结构260沿着垂直于栅极结构260延伸方向排列。
所述栅极结构260包括：位于所述开口250底部和侧壁的栅介质层261和位于栅介质层261上的栅电极层262。
所述栅介质层261的材料为高K介质材料。所述栅电极层262的材料为金属，如钨。
本实施例中，所述栅极结构260的顶部表面低于侧墙220和第二层间介质层240的顶部表面。相应的，还包括：在所述开口250中形成位于栅极结构260的顶部表面的保护层270。
本实施例中，形成所述栅极结构260的方法包括：在所述开口250的侧壁和底部、以及第二层间介质层240的顶部表面形成栅介质材料层和位于栅介质材料层上的栅电极材料层；平坦化所述栅电极材料层和栅介质材料层直至暴露出第二层间介质层240的顶部表面，在开口250中成位于所述开口250底部和侧壁的栅介质层和位于栅介质层上的栅电极层，所述栅介质层和栅电极层构成栅极结构260；回刻蚀栅极结构260，使栅极结构260的顶部表面低于侧墙220和第二层间介质层240的顶部表面。
所述栅介质层261对应所述栅介质层。所述栅电极层262对应所述栅电极层。
平坦化所述栅电极材料层和栅介质材料层的工艺为化学机械研磨工艺或回刻蚀工艺。本实施例中，平坦化所述栅电极材料层和栅介质材料层的工艺为化学机械研磨工艺。
所述保护层270的材料为氮化硅、碳化硅或氮化硼。
形成所述保护层270的方法包括：在所述开口250中的栅极结构260顶部表面、以及第二层间介质层240顶部表面形成保护材料层；平坦化所述保护材料层直至暴露出第二层间介质层240的顶部表面，形成保护层270。
所述侧墙220位于栅极结构260和第一层间介质层230之间以及栅极结构260和第二层间介质层240之间，且所述侧墙220覆盖栅极结构260侧壁和保护层270侧壁。
在其它实施例中，栅极结构的顶部表面与侧墙和第二层间介质层的顶部表面齐平，相应的，未形成保护层。
需要说明的是，在一个实施例中，受到工艺精度的限制，在平坦化所述栅介质材料层和栅电极材料层的过程，对第二层间介质层顶部表面不同区域的栅介质材料层和栅电极材料层的平坦化程度具有差别。在此情况下，在平坦化所述栅介质材料层和栅电极材料层的过程中，部分区域暴露出第二层间介质层240的顶部表面时，部分区域还未暴露出第二层间介质层240的顶部表面。因此，形成所述栅极结构260后，使得第二层间介质层240的厚度具有一定差别。
需要说明的是，在一个实施例中，受到工艺精度的限制，在平坦化所述保护材料层的过程中，对第二层间介质层240顶部表面不同区域的保护材料层的平坦化程度具有差别。在此情况下，在平坦化所述保护材料层的过程中，部分区域暴露出第二层间介质层240的顶部表面时，部分区域还未暴露出第二层间介质层240的顶部表面。因此，形成所述保护层270后，使得第二层间介质层240的厚度具有一定差别。
接着，参考图11，去除第二层间介质层240(参考图10)。
本实施例中，仅去除第二层间介质层240。
去除所述第二层间介质层240的工艺为刻蚀工艺。
本实施例中，去除第二层间介质层240采用的刻蚀工艺对第二层间介质层的刻蚀速率与对第一层间介质层的刻蚀速率的比为2:5～3:5，如1:2。
参考图12，去除第二层间介质层240(参考图10)后，在第一层间介质层230的表面形成第三层间介质层280，所述第三层间介质层280的密度小于第二层间介质层240的密度。
本实施例中，所述第三层间介质层280还位于栅极结构260上。
本实施例中，形成所述第三层间介质层280后，所述第三层间介质层280还覆盖侧墙220的部分侧壁、以及侧墙220和保护层270的顶部表面。
所述第三层间介质层280的材料包括氧化硅或低K(K小于3.9)介质材料。本实施例中，第三层间介质层280的材料为氧化硅。
当所述第三层间介质层280的材料为氧化硅时，形成所述第三层间介质层280的工艺为流体化学气相沉积工艺、等离子体增强化学气相沉积工艺、常压化学气相沉积工艺、低压化学气相沉积工艺或亚大气压化学气相沉积工艺。
本实施例中，采用流体化学气相沉积工艺形成所述第三层间介质层280，使得第三层间介质层280的填充性较好。
当所述第三层间介质层280的材料为低K介质材料时，形成第三层间介质层280的工艺为沉积工艺，如等离子体化学气相沉积工艺、低压化学气相沉积工艺或亚大气压化学气相沉积工艺。
参考图13，形成贯穿第三层间介质层280和第一层间介质层230的接触孔292，且所述接触孔292位于相邻栅极结构260之间。
形成所述接触孔292的步骤包括：在所述第三层间介质层280上形成掩膜层，所述掩膜层中具有开口，所述开口位于相邻栅极结构260之间第三层间介质层280上；以所述掩膜层为掩膜刻蚀第三层间介质层280和第一层间介质层230，形成接触孔292；之后，去除所述掩膜层。
所述掩膜层的材料包括光刻胶。
本实施例中，所述接触孔292暴露出侧墙220和保护层270的侧壁、保护层270的部分顶部表面以及基底200。相应的，所述开口在栅极结构260排列方向上的尺寸大于相邻栅极结构260之间的距离。
在其它实施例中，在所述栅极结构排列方向上，所述接触孔的尺寸小于相邻栅极结构之间的尺寸，所述接触孔的侧壁暴露出第三层间介质层和第一层间介质层。相应的，所述开口在栅极结构排列方向上的尺寸小于相邻栅极结构之间的距离。
本实施例中，还包括：在接触孔292中形成接触孔插塞。
本实施例中，还在第三层间介质层280中形成通孔，所述通孔暴露出栅极结构260的顶部表面；在所述通孔中形成通孔插塞。
本实施例中，在形成第三层间介质层280之前，仅去除了第二层间介质层240；形成第三层间介质层280后，栅极结构260两侧基底200上的第三层间介质层280仅替代了第二层间介质层240的位置。由于第三层间介质层280和第一层间介质层230的密度均小于第二层间介质层240的密度，因此第三层间介质层280和第一层间介质层230的密度均相对较小。进而在形成所述接触孔292的过程中，容易去除接触孔292位置对应的第三层间介质层280和第一层间介质层230的材料。因此使得形成接触孔292的难度降低。
其次，当第二层间介质层240的厚度具有一定差别时，在形成第三层间介质层280之前，仅去除了第二层间介质层240，接触孔292无需贯穿密度相对较大的第二层间介质层240。而刻蚀第三层间介质层280和第一层间介质层230的速率相对于刻蚀第二层间介质层240的速率较大，因此，不同区域刻蚀第三层间介质层280和第一层间介质层230而形成接触孔292的时间差别减小。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
图14至图16是本发明另一实施例中半导体器件形成过程的结构示意图。
本实施例与前一实施例的区别在于：在形成第三层间介质层之前，去除了第二层间介质层和第一层间介质层；接触孔仅贯穿第三层间介质层。关于本实施例与前一实施例中相同的内容，不再详述。
参考图14，图14为在图10基础上的示意图，去除第二层间介质层240(参考图10)和第一层间介质层230(参考图10)。
去除第二层间介质层240和第一层间介质层230的工艺为刻蚀工艺。
当在第一层间介质层230和基底200之间形成有刻蚀阻挡层时，去除第二层间介质层240和第一层间介质层230的过程中，以刻蚀阻挡层为停止层。
参考图15，去除第二层间介质层240(参考图10)和第一层间介质层230(参考图10)后，在栅极结构260两侧的基底200上形成的第三层间介质层380，所述第三层间介质层380的密度小于第二层间介质层240的密度相同。
本实施例中，所述第三层间介质层380还位于栅极结构260上。
本实施例中，形成所述第三层间介质层380后，所述第三层间介质层380还覆盖侧墙220的侧壁、以及侧墙220和保护层270的顶部表面。
所述第三层间介质层380的材料和形成工艺参照前一实施例中第三层间介质层280的材料和形成工艺，不再详述。
参考图16，形成仅贯穿第三层间介质层380的接触孔390，且所述接触孔390位于相邻栅极结构260之间。
形成所述接触孔390的步骤包括：在所述第三层间介质层380上形成掩膜层，所述掩膜层中具有开口，所述开口位于相邻栅极结构260之间第三层间介质层380上；以所述掩膜层为掩膜刻蚀第三层间介质层380，形成接触孔390；之后，去除所述掩膜层。
本实施例中，接触孔390暴露出侧墙220和保护层270的侧壁、保护层270的部分顶部表面以及基底200。相应的，所述开口在栅极结构260排列方向上的尺寸大于相邻栅极结构260之间的距离。
在其它实施例中，在所述栅极结构排列方向上，所述接触孔的尺寸小于相邻栅极结构之间的尺寸，所述接触孔的侧壁仅暴露出第三层间介质层。相应的，所述开口在栅极结构排列方向上的尺寸小于相邻栅极结构之间的距离。
本实施例中，还包括：在接触孔390中形成接触孔插塞。
本实施例中，还在第三层间介质层380中形成通孔，所述通孔暴露出栅极结构260的顶部表面；在所述通孔中形成通孔插塞。
本实施例中，在形成第三层间介质层380之前，去除了第二层间介质层240和第一层间介质层230；形成第三层间介质层380后，栅极结构260两侧基底200上的第三层间介质层380替代了第二层间介质层240和第一层间介质层230的位置。由于第三层间介质层380的密度小于第二层间介质层240的密度，因此第三层间介质层380的密度相对较小。进而在形成所述接触孔390的过程中，容易去除接触孔390位置对应的第三层间介质层380材料。因此使得形成接触孔390的难度降低。
相应的，本实施例还提供一种采用上述方法形成的半导体器件。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体器件的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成多个栅极结构、覆盖栅极结构部分侧壁的第一层间介质层、以及位于第一层间介质层上且覆盖栅极结构部分侧壁的第二层间介质层，第二层间介质层的密度大于第一层间介质层的密度；
至少去除第二层间介质层；
至少去除第二层间介质层后，在栅极结构两侧的基底上形成第三层间介质层，所述第三层间介质层的密度小于第二层间介质层的密度；
形成至少贯穿第三层间介质层的接触孔，且所述接触孔位于相邻栅极结构之间。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，仅去除第二层间介质层；去除第二层间介质层后，在第一层间介质层的表面形成第三层间介质层；形成贯穿第三层间介质层和第一层间介质层的所述接触孔。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除第二层间介质层和第一层间介质层；去除第二层间介质层和第一层间介质层后，形成所述第三层间介质层；形成仅贯穿第三层间介质层的所述接触孔。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述栅极结构、第一层间介质层和第二层间介质层的方法包括：在所述基底上形成多个伪栅极结构；在所述基底上形成覆盖伪栅极结构部分侧壁的第一层间介质层；在所述第一层间介质层上形成覆盖伪栅极结构部分侧壁的第二层间介质层，且所述第二层间介质层暴露出伪栅极结构的顶部表面；形成第二层间介质层后，去除伪栅极结构，形成贯穿第一层间介质层和第二层间介质层的开口；在所述开口中形成栅极结构。
5.根据权利要求4所述的半导体器件的形成方法，其特征在于，还包括：在形成第一层间介质层之前，在所述伪栅极结构侧壁形成侧墙；所述第一层间介质层覆盖侧墙部分侧壁；第二层间介质层覆盖侧墙部分侧壁；所述栅极结构的顶部表面低于所述侧墙的顶部表面；在所述开口中形成位于栅极结构顶部表面的保护层；形成所述第三层间介质层后，所述第三层间介质层还覆盖侧墙的侧壁、以及侧墙和保护层的顶部表面。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述接触孔暴露出侧墙和保护层的侧壁、保护层的部分顶部表面以及基底。
7.根据权利要求5所述的半导体器件的形成方法，其特征在于，所述保护层的材料为氮化硅、碳化硅或氮化硼；所述侧墙的材料为氮化硅、碳化硅或氮化硼。
8.根据权利要求4或5所述的半导体器件的形成方法，其特征在于，所述多个栅极结构沿着垂直于栅极结构延伸方向排列；在所述栅极结构排列方向上，所述接触孔的尺寸小于相邻栅极结构之间的尺寸。
9.根据权利要求4所述的半导体器件的形成方法，其特征在于，形成所述第一层间介质层的方法包括：在所述基底上形成覆盖伪栅极结构的第一层间介质膜；去除伪栅极结构两侧的部分第一层间介质膜、以及伪栅极结构上的第一层间介质膜，使第一层间介质膜形成所述第一层间介质层；
形成所述第二层间介质层的方法包括：在所述第一层间介质层和伪栅极结构上形成第二层间介质膜；平坦化所述第二层间介质膜直至暴露出伪栅极结构的顶部表面，使第二层间介质膜形成第二层间介质层。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，所述第一层间介质层的材料包括氧化硅；所述第二层间介质层的材料包括氧化硅。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，形成所述第一层间介质膜的工艺包括流体化学气相沉积工艺；形成所述第二层间介质膜的工艺为高密度等离子体化学气相沉积工艺。
12.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第三层间介质层的材料为氧化硅；形成所述第三层间介质层的工艺为流体化学气相沉积工艺、等离子体增强化学气相沉积工艺、常压化学气相沉积工艺、
低压化学气相沉积工艺或亚大气压化学气相沉积工艺。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第三层间介质层的材料为低K介质材料。
14.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第三层间介质层还位于栅极结构上。
15.根据权利要求1所述的半导体器件的形成方法，其特征在于，去除所述第二层间介质层的工艺为刻蚀工艺。
16.根据权利要求15所述的半导体器件的形成方法，其特征在于，所述刻蚀工艺对第二层间介质层的刻蚀速率与对第一层间介质层的刻蚀速率的比为2:5～3:5。
17.一种根据权利要求1至16任意一项方法形成的半导体器件。
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