CN106571336A - 鳍式场效应管的形成方法 - Google Patents

鳍式场效应管的形成方法 Download PDF

Info

Publication number
CN106571336A
CN106571336A CN201510658333.8A CN201510658333A CN106571336A CN 106571336 A CN106571336 A CN 106571336A CN 201510658333 A CN201510658333 A CN 201510658333A CN 106571336 A CN106571336 A CN 106571336A
Authority
CN
China
Prior art keywords
layer
fin
area
medium
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510658333.8A
Other languages
English (en)
Other versions
CN106571336B (zh
Inventor
赵海
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201510658333.8A priority Critical patent/CN106571336B/zh
Publication of CN106571336A publication Critical patent/CN106571336A/zh
Application granted granted Critical
Publication of CN106571336B publication Critical patent/CN106571336B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Element Separation (AREA)

Abstract

一种鳍式场效应管的形成方法，包括：提供衬底，衬底包括第一区域和位于相邻第一区域之间的第二区域，衬底表面形成有若干分立的鳍部，且相邻鳍部之间的距离相同；在相邻鳍部之间的衬底表面填充满第一介质层，第一介质层覆盖鳍部侧壁表面；去除第二区域的第一介质层，暴露出第二区域的鳍部侧壁表面；对第二区域的鳍部进行氧化处理，将第二区域的鳍部转化为氧化结构；在第二区域衬底上形成第二介质层，第二介质层还覆盖于氧化结构侧壁表面以及第一区域第一介质层侧壁表面；回刻蚀去除部分厚度的第一介质层、第二介质层以及氧化结构。本发明形成具有不同图形密度的若干鳍部，且鳍部具有良好的特征尺寸和形貌，改善鳍式场效应管的电学性能。

Description

鳍式场效应管的形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种鳍式场效应管的形成方法。
背景技术
随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。
然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
然而，现有技术形成的鳍式场效应管的电学性能有待提高。
发明内容
本发明解决的问题是提供一种鳍式场效应管的形成方法，改善稀疏区和密集区的鳍部特征尺寸以及形貌，从而优化鳍式场效应管的电学性能。
为解决上述问题，本发明提供一种鳍式场效应管的形成方法，包括：提供衬底，所述衬底包括第一区域和位于相邻第一区域之间的第二区域，所述衬底表面形成有若干分立的鳍部，且相邻鳍部之间的距离相同；在所述相邻鳍部之间的衬底表面填充满第一介质层，所述第一介质层覆盖鳍部侧壁表面；去除所述第二区域的第一介质层，暴露出所述第二区域的鳍部侧壁表面；对所述第二区域的鳍部进行氧化处理，使所述第二区域的鳍部转化为氧化结构；在所述第二区域衬底上形成第二介质层，所述第二介质层还覆盖于氧化结构侧壁表面以及第一区域第一介质层侧壁表面；回刻蚀去除部分厚度的第一介质层、第二介质层以及氧化结构，暴露出所述第一区域的鳍部部分侧壁表面。
可选的，所述氧化处理的工艺为炉内热氧化工艺或原位水汽生成氧化工艺。
可选的，采用原位水汽生成氧化工艺进行所述氧化处理，所述氧化处理的工艺参数包括：反应温度为700摄氏度至1200摄氏度，反应气体包括氢气和氧气，氢气流量为1.5sccm至15sccm，氧气流量为1sccm至30sccm，反应时长为1分钟至2小时。
可选的，所述鳍部的材料包括硅；所述氧化结构的材料包括氧化硅或氮氧化硅。
可选的，采用干法刻蚀工艺进行所述回刻蚀。
可选的，去除所述第二区域的第一介质层的工艺步骤包括：在所述第一区域的第一介质层表面以及第一区域的鳍部上方形成图形层；以所述图形层为掩膜，刻蚀去除第二区域的第一介质层。
可选的，在形成所述第一介质层之前，所述鳍部顶部表面形成有硬掩膜层；且所述第一介质层顶部与硬掩膜层顶部齐平。
可选的，在形成所述第一介质层之前，所述鳍部顶部表面被暴露出来；所述第一介质层顶部与鳍部顶部齐平。
可选的，所述硬掩膜层包括氧化硅层和位于氧化硅层顶部表面的氮化硅层。
可选的，所述图形层的材料为光刻胶或硬掩膜材料；在进行所述氧化处理之前，去除所述图形层。
可选的，所述图形层的材料为硬掩膜材料；在进行所述氧化处理的过程中，保留所述图形层。
可选的，在形成所述氧化结构之后，去除所述图形层。
可选的，所述硬掩膜材料为氮化硅、氮氧化硅或氮化硼。
可选的，形成所述第一介质层的工艺步骤包括：在所述相邻鳍部之间的衬底表面填充满第一介质膜，所述第一介质膜顶部高于硬掩膜层顶部；平坦化所述第一介质膜直至暴露出硬掩膜层顶部表面，形成所述第一介质层。
可选的，采用流动性化学气相沉积工艺形成所述第一介质膜；在平坦化所述第一介质膜之前，还包括对所述第一介质膜退火固化处理。
可选的，所述第二介质层顶部与硬掩膜层顶部齐平，形成所述第二介质层的工艺步骤包括：在所述第二区域衬底上形成第二介质膜，所述第二介质膜还覆盖于氧化结构侧壁表面以及第一区域第一介质层侧壁表面，所述第二介质膜顶部高于硬掩膜层顶部；平坦化所述第二介质膜直至暴露出硬掩膜层顶部表面，形成所述第二介质层。
可选的，采用流动性化学气相沉积工艺形成所述第二介质膜；在平坦化所述第二介质膜之前，还包括对第二介质膜进行退火固化处理。
可选的，在回刻蚀去除部分厚度的第一介质层、第二介质层和氧化结构之前，还包括步骤：刻蚀去除高于氧化硅层顶部的第一介质层、第二介质层，且还刻蚀去除氮化硅层，使第一介质层顶部、第二介质层顶部与氧化结构顶部齐平。
可选的，在回刻蚀去除部分厚度的第一介质层、第二介质层和氧化结构的工艺过程中，还刻蚀去除所述氧化硅层。
可选的，在形成所述第一介质层之前，还包括步骤：在所述衬底表面以及鳍部表面形成线性氧化层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的鳍式场效应管的形成方法的技术方案中，首先提供衬底，且衬底表面相邻鳍部之间的距离相同，因此位于衬底表面的鳍部的形成工艺中避免了负载效应，使得位于衬底表面的鳍部具有良好的特征尺寸和形貌；接着，在相邻鳍部之间的衬底表面形成第一介质层；去除第二区域的第一介质层，暴露出第二区域鳍部侧壁表面，为了对第二区域鳍部进行氧化处理提供基础；对第二区域鳍部进行氧化处理，使第二区域鳍部转化为氧化结构，因此第二区域鳍部不再存在，而是为形成隔离结构提供工艺基础；接着在第二区域衬底上形成第二介质层；回刻蚀去除部分厚度第一介质层、第二介质层以及氧化结构，剩余第一介质层、剩余第二介质层以及剩余氧化结构为鳍式场效应管的隔离结构。其中，剩余第二介质层以及剩余氧化结构隔离开的两个鳍部之间的距离明显大于同一第一区域内相邻鳍部之间的距离，从而使得衬底上的鳍部具有不同图形密集度，获得具有图形稀疏区和图形密集区的衬底，且鳍部未经历具有负载效应的刻蚀工艺，使得鳍部保持良好的特征尺寸和形貌，从而改善形成的鳍式场效应管的电学性能。
进一步，所述氧化处理的工艺参数包括：反应温度为700摄氏度至1200摄氏度，反应气体包括氢气和氧气，氢气流量为1.5sccm至15sccm，氧气流量为1sccm至30sccm，反应时长为1分钟至2小时，使第二区域鳍部被氧化程度高，提高氧化结构的电绝缘性能，且避免第二区域衬底被氧化的厚度过厚。
附图说明
图1至图12为本发明一实施例提供的鳍式场效应管形成过程的剖面结构示意图；
图13至图19为本发明又一实施例提供的鳍式场效应管形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的鳍式场效应管的电学性能有待提高。
经研究发现，衬底各区域的图形密度并非完全相同，按照衬底表面图形密度区分，衬底能够包括图形密集区(Dense Area)和图形稀疏区(ISO Area)。位于密集区衬底表面的鳍部图形密度大于位于稀疏区衬底表面的鳍部图形密度。
形成鳍部的工艺步骤包括：提供包括稀疏区和密集区的初始衬底；在所述初始衬底表面形成图形化的掩膜层，所述图形化的掩膜层内形成有开口，其中，位于稀疏区上方的掩膜层内的开口尺寸大于位于密集区上方的掩膜层内的开口尺寸；以所述图形化的掩膜层为掩膜，刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底、以及位于衬底表面的凸起的鳍部。然而，密集区衬底表面的鳍部以及稀疏区衬底表面的鳍部的特征尺寸(CD，Critical Dimension)不符合预期目标尺寸，密集区衬底表面的鳍部以及稀疏区衬底表面的鳍部形貌差，导致鳍式场效应管的电学性能降低。
进一步研究发现，造成上述问题的原因主要为负载效应(Loading Effect)，负载效应其实就是刻蚀速率随着待刻蚀层被刻蚀表面面积的大小的变化而产生不同的特性。采用干法刻蚀工艺对初始衬底进行刻蚀，由于稀疏区待刻蚀初始衬底的面积大于密集区待刻蚀初始衬底的面积，轰击稀疏区初始衬底表面的等离子体的量与轰击密集区初始衬底表面的等离子体的量不同，进而导致鳍部的特征尺寸与预期目标不符，且形成的鳍部的形貌差。
并且，为了使相邻鳍部之间电绝缘，通常需要在鳍式场效应管内形成隔离结构，具体的，包括步骤：在相邻鳍部之间的衬底表面填充满介质层；平坦化所述介质层；接着，采用干法刻蚀工艺回刻蚀去除部分厚度的介质层，使得剩余介质层顶部低于鳍部顶部。由于密集区的鳍部密度和稀疏区的鳍部密度不同，造成回刻蚀去除部分厚度的介质层的工艺也存在负载效应问题，造成剩余的介质层厚度不均，因此隔离结构的电绝缘性能也有待提高。
为解决上述问题，本发明提供一种鳍式场效应管的形成方法，提供衬底，所述衬底包括第一区域和位于相邻第一区域之间的第二区域，所述衬底表面形成有若干分立的鳍部，且相邻鳍部之间的距离相同；在所述相邻鳍部之间的衬底表面填充满第一介质层，所述第一介质层覆盖鳍部侧壁表面；去除所述第二区域的第一介质层，暴露出所述第二区域的鳍部侧壁表面；对所述第二区域的鳍部进行氧化处理，将所述第二区域的鳍部转化为氧化结构；在所述第二区域衬底上形成第二介质层，所述第二介质层还覆盖于氧化结构侧壁表面以及第一区域第一介质层侧壁表面；回刻蚀去除部分厚度的第一介质层、第二介质层以及氧化结构，暴露出所述第一区域的鳍部部分侧壁表面。
本发明中，由于提供的衬底表面的相邻鳍部之间的距离相同，使得衬底表面的鳍部的形成工艺不会受到负载效应问题的影响，因此鳍部具有良好的特征尺寸和形貌。在将第二区域鳍部转化为氧化结构之后，位于第二区域两侧的鳍部之间的距离增加了，从而获得具有不同图形密集度的鳍部，且所述鳍部具有良好的特征尺寸和形貌，进而改善形成的鳍式场效应管的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图12为本发明一实施例提供的鳍式场效应管形成过程的剖面结构示意图。
参考图1，提供衬底101，所述衬底101表面形成有若干分立的鳍部102，且相邻鳍部102之间的距离相同。
所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底101为硅衬底。
所述鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述鳍部102的材料为硅。
所述衬底101包括第一区域I和位于相邻第一区域I之间的第二区域II。后续会将第二区域II的鳍部102转化为氧化结构，继而在相邻第一区域I之间的第二区域II形成隔离结构，从而使得第一区域I中紧挨第二区域II的鳍部102之间的距离增加，获得具有图形稀疏区和图形密集区的鳍式场效应管。
本实施例中，形成所述衬底101、鳍部102的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，位于衬底101表面的凸起作为鳍部102。
相邻所述鳍部102之间的距离相同，从而避免在形成鳍部102过程中产生负载效应问题，使得形成的鳍部102具有良好的形貌且鳍部102的特征尺寸符合预期目标。其中，所述相邻鳍部102之间的距离指的是，在垂直于鳍部102延伸方向上，相邻鳍部102相对侧壁之间的距离。
在一个实施例中，形成所述硬掩膜层的工艺步骤包括：在初始衬底表面形成初始硬掩膜；在所述初始硬掩膜表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜刻蚀所述初始硬掩膜，在初始衬底表面形成硬掩膜层；去除所述图形化的光刻胶层。在其他实施例中，所述硬掩膜层的形成工艺还能够包括：自对准双重图形化(SADP，Self-aligned Double Patterned)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned)工艺。所述双重图形化工艺包括LELE(Litho-Etch-Litho-Etch)工艺或LLE(Litho-Litho-Etch)工艺。
所述硬掩膜层的材料为氧化硅、氮化硅或氮氧化硅；所述硬掩膜层为单层结构或叠层结构。本实施例中，所述硬掩膜层包括氧化硅层103和位于氧化硅层103顶部表面的氮化硅层104。在形成所述鳍部102之后，保留位于鳍部102顶部表面的硬掩膜层，后续在进行平坦化工艺时，所述硬掩膜层顶部表面能够作为平坦化工艺的停止位置，从而避免鳍部顶部表面受到损伤。
本实施例中，所述鳍部102顶部尺寸与底部尺寸相同，且各鳍部102的宽度尺寸相同。在其他实施例中，鳍部的顶部尺寸还能够小于底部尺寸，且各个鳍部的宽度尺寸还能够不相同。
参考图2，在所述衬底101表面以及鳍部102表面形成线性氧化层105。
本实施例中，由于鳍部102顶部表面形成有硬掩膜层，使得线性氧化层105还位于硬掩膜层表面。
形成所述线性氧化层105的作用包括：一方面，前述对初始衬底进行刻蚀后形成鳍部102，所述刻蚀工艺会对鳍部102造成损伤，在鳍部102表面形成的线性氧化层105能够修复鳍部102表面的损伤，去除鳍部102表面的晶格缺陷。另一方面，在衬底101表面和鳍部102表面形成线性氧化层105，能够修复凸出的鳍部102表面的尖角，对鳍部102进行尖角圆化(cornerrounding)处理。
形成所述线性氧化层105的工艺能够为热氧化工艺、氧等离子体氧化工艺、或者硫酸和过氧化氢的混合溶液氧化工艺。本实施例中，采用ISSG(原位蒸汽生成，In-situ Stream Generation)氧化工艺，氧化所述衬底101表面和鳍部102表面，形成所述线性氧化层105。所述鳍部102的材料为硅，相应形成位于衬底101表面和鳍部102侧壁表面的线性氧化层105的材料为氧化硅；位于氮化硅层104表面的线性氧化层105的材料为氮氧化硅。
参考图3，在所述相邻鳍部102之间的衬底101表面填充满第一介质膜106，所述第一介质膜106顶部高于硬掩膜层顶部。
所述第一介质膜106的材料为氧化硅、氮化硅或氮氧化硅。采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第一介质膜106。
本实施例中，所述第一介质膜106的材料为氧化硅。为了提高第一介质膜106形成工艺的填孔能力，减小第一介质膜106内的空洞，采用流动性化学气相沉积工艺(FCVD，Flowable CVD)形成所述第一介质膜106。在采用流动性化学气相沉积工艺形成所述第一介质膜106之后，对所述第一介质膜106进行退火固化处理，使第一介质膜106进行化学键重组，提高第一介质膜106的致密度。
参考图4，平坦化所述第一介质膜106(参考图3)直至暴露出硬掩膜层顶部表面，在所述相邻鳍部102之间的衬底101表面填充满第一介质层107，所述第一介质层107覆盖于鳍部102侧壁表面。
所述第一介质层107顶部与硬掩膜层顶部齐平，具体的，所述第一介质层107顶部与氮化硅层104顶部齐平。
本实施例中，采用化学机械研磨工艺，研磨去除高于硬掩膜层顶部表面的第一介质膜106，所述化学机械研磨工艺的停止位置为氮化硅层104顶部表面。
参考图5，在所述第一区域I的第一介质层107表面以及第一区域I的鳍部102上方形成图形层108。
所述图形层108为后续刻蚀去除第二区域II的第一介质层107的掩膜。所述图形层108位于第一区域I上方，除覆盖于第一区域I的第一介质层107顶部表面外，还覆盖于第一区域I鳍部102上方的硬掩膜层顶部表面。
本实施例中，所述图形层108的材料为光刻胶，形成所述图形层108的工艺步骤包括：形成覆盖第一介质层107表面和硬掩膜层表面的初始光刻胶层；对所述初始光刻胶层进行曝光处理以及显影处理，去除位于第二区域II上方的初始光刻胶层，形成所述图形层108。
在其他实施例中，所述图形层的材料还能够为硬掩膜材料，所述硬掩膜材料包括氮化硅、氮氧化硅或氮化硼等介质硬掩膜材料，所述硬掩膜材料还能够为氮化钛或氮化钽等金属硬掩膜材料。
参考图6，以所述图形层108为掩膜，刻蚀去除第二区域II的第一介质层107，暴露出第二区域II鳍部102侧壁表面。
本实施例中，采用干法刻蚀工艺，刻蚀去除第二区域II的第一介质层107，直至暴露出第二区域II衬底101表面。
暴露出所述第二区域II鳍部102侧壁表面，为后续对第二区域II鳍部102进行氧化处理提供工艺基础。
参考图7，去除所述图形层108(参考图6)。
本实施例中，所述图形层108的材料为光刻胶，若后续在氧化处理过程中仍保留所述图形层108，则在氧化处理环境中光刻胶易转化为难以去除的材料，对鳍式场效应管的形成工艺造成不必要的影响。为此，在进行后续的氧化处理之前，去除所述图形层108。
采用湿法去胶工艺或灰化工艺去除所述图形层108。
在其他实施例中，所述图形层的材料为硬掩膜材料时，在进行后续的氧化处理之前，去除所述图形层；或者，不去除所述图形层，在后续的氧化处理过程中，保留所述图形层，在后续的平坦化工艺过程中去除所述图形层即可。
参考图8，对所述第二区域II的鳍部102(参考图7)进行氧化处理，将所述第二区域II的鳍部102转化为氧化结构109。
本实施例中，在对第二区域II的鳍部102进行氧化处理的过程中，还对第二区域II部分厚度的衬底101进行了氧化处理。所述鳍部102的材料为硅，所述氧化结构109的材料为氧化硅。
所述氧化处理的工艺为炉内热氧化工艺或原位水汽生成氧化工艺。所述氧化处理的工艺还能够为干氧氧化工艺或湿氧氧化工艺。所述氧化处理的氧化速率不宜过快，否则容易导致第二区域II的衬底101被氧化的厚度过厚或者被完全氧化；所述氧化处理的氧化速率也不宜过慢，否则第二区域II鳍部102的氧化程度低，使得形成的氧化结构109的绝缘性差。
为此，本实施例中，采用原位水汽生成氧化工艺进行所述氧化处理，所述氧化处理的工艺参数包括：反应温度为700摄氏度至1200摄氏度，反应气体包括氢气和氧气，氢气流量为1.5sccm至15sccm，氧气流量为1sccm至30sccm，反应时长为1分钟至2小时。
采用上述氧化处理，能够将鳍部102转化为绝缘性好的氧化结构109的同时，使得第二区域II的衬底101被氧化的厚度较小。
在进行氧化处理过程中，第一区域I鳍部102侧壁表面被第一介质层107覆盖，第一区域I鳍部102顶部表面被硬掩膜层覆盖，因此第一区域I鳍部102未暴露在氧化处理环境中，从而避免了第一区域I鳍部102造成不必要的氧化。
参考图9，在所述第二区域II衬底101上形成第二介质膜110，所述第二介质膜110还覆盖于氧化结构109侧壁表面以及第一区域I第一介质层107侧壁表面，所述第二介质膜110顶部高于硬掩膜层顶部。
所述第二介质膜110的材料为氧化硅、氮化硅或氮氧化硅。采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第二介质膜110。
本实施例中，所述第二介质膜110的材料为氧化硅。为了提高第二介质膜110形成工艺的填孔能力，减小第二介质膜110内的空洞，采用流动性化学气相沉积工艺(FCVD，Flowable CVD)形成所述第二介质膜110。在采用流动性化学气相沉积工艺形成所述第二介质膜110之后，对所述第二介质膜110进行退火固化处理，使第二介质膜110进行化学键重组，提高第二介质膜110的致密度。
参考图10，平坦化所述第二介质膜110(参考图9)直至暴露出硬掩膜层顶部表面，形成所述第二介质层111。
所述第二介质层111顶部与硬掩膜层顶部齐平。具体的，所述第二介质层111顶部与氮化硅层104顶部齐平。
本实施例中，采用化学机械研磨工艺，研磨去除高于硬掩膜层顶部表面的第二介质膜110，所述化学机械研磨工艺的停止位置为氮化硅层104顶部表面。
在其他实施例中，若在前述氧化处理过程中保留了图形层，则在平坦化所述第二介质膜的工艺过程中，还去除所述图形层。
参考图11，刻蚀去除高于氧化硅层103顶部表面的第一介质层107、第二介质层111，且还刻蚀去除氮化硅层104(参考图10)。
本实施例中，在进行后续的回刻蚀处理之前，先刻蚀去除高于氧化硅层103顶部表面的第一介质层107和第二介质层111，使得第一介质层107顶部、第二介质层111顶部与氧化硅层103顶部齐平。因此，在后续对第一介质层107、第二介质层111和氧化结构109进行回刻蚀处理后，剩余第一介质层107、剩余第二介质层111与剩余氧化结构109的顶部表面高度一致。
在平坦化第二介质膜110(参考图9)获得第二介质层111之后，所述第一介质层107和第二介质层111顶部与氮化硅层104顶部齐平，而氧化结构109顶部低于第一介质层107顶部和第二介质层111顶部。若后续直接对所述第一介质层107、第二介质层111和氧化结构109进行回刻蚀处理，则回刻蚀处理后的第一介质层107、第二介质层111和氧化结构109的顶部表面高度不一致。
本实施例中，采用湿法刻蚀工艺刻蚀去除高于氧化硅层103顶部的第一介质层107和第二介质层111，所述湿法刻蚀工艺采用的刻蚀液体包括氢氟酸溶液。采用湿法刻蚀工艺去除氮化硅层104，所述湿法刻蚀工艺采用的刻蚀液体包括磷酸溶液。
在其他实施例中，若硬掩膜层为氮化硅层的单层结构，则刻蚀去除高于鳍部顶部的第一介质层和第二介质层，还刻蚀去除氮化硅层，使第一介质层、第二介质层和氧化结构顶部齐平。
参考图12，回刻蚀去除部分厚度的第一介质层107、第二介质层111以及氧化结构109，暴露出所述第一区域I的鳍部102部分侧壁表面。
剩余第一介质层107、剩余第二介质层111和剩余氧化结构109作为鳍式场效应管的隔离结构。在所述回刻蚀工艺过程中，还刻蚀去除所述氧化硅层103(参考图11)，且刻蚀去除部分厚度的线性氧化层105，使得剩余线性氧化层105顶部与剩余第一介质层107顶部齐平。所述氧化硅层103起到保护鳍部102顶部表面的作用，防止鳍部102顶部在回刻蚀工艺之前的工艺步骤中受到损伤。
采用干法刻蚀工艺、湿法刻蚀工艺或干法刻蚀与湿法刻蚀相结合的工艺，进行所述回刻蚀工艺。
本实施例中，相邻鳍部102之间的第二区域II上的第二介质层111和氧化结构109的表面面积为第一面积，而相邻鳍部102之间的第一区域I上的第一介质层107的表面面积为第二面积，所述第一面积明显大于第二面积。为了减小或避免所述回刻蚀工艺引入负载效应问题，提高第二区域II上剩余第二介质层111和剩余氧化结构109表面平坦度，避免在第二区域II上剩余第二介质层111和剩余氧化结构109表面出现凹陷(dishing)，所述回刻蚀采用的工艺为干法刻蚀工艺。
所述回刻蚀工艺还能够采用SiCoNi刻蚀系统或Certas刻蚀系统。在一个实施例中，采用SiCoNi刻蚀系统来执行回刻蚀，刻蚀体气体包括NH3和HF，也可能包括其它惰性气体，如N2、He或Ar。
采用上述回刻蚀工艺，第二区域II上剩余第二介质层111和剩余氧化结构109表面平坦度高，因此与第二区域II相邻的鳍部102之间具有较高的电绝缘性能，从而提高鳍式场效应管的电学性能和可靠性。
并且，紧挨第二区域II的第一区域I鳍部102之间的距离大于同一第一区域I相邻鳍部102之间的距离，具体的，第二区域II一侧的第一区域I中离第二区域II最近的鳍部102为第一鳍部，第二区域II另一侧的第一区域I中离第二区域II最近的鳍部102为第二鳍部，第一鳍部与第二鳍部之间的距离明显大于同一个第一区域I相邻鳍部102之间的距离。因此，衬底101上的鳍部102具有不同的图形密度，从而使衬底101获得图形稀疏区和图形密集区，继而获得具有不同图形密度的鳍式场效应管。
同时，本实施例中，在将第二区域II的鳍部102转化为氧化结构109之前，衬底101上的相邻鳍部102之间的距离相同，因此形成所述鳍部102的工艺中不存在负载效应问题，使得衬底101上的鳍部102的特征尺寸符合预期目标，且所述鳍部102具有良好的形貌。接着，将第二区域II鳍部102转化为氧化结构109，氧化结构109为形成鳍式场效应管的隔离结构提供工艺基础。所述第一区域I鳍部102具有良好的特征尺寸和形貌，且第一区域I鳍部102未经历具有负载效应的刻蚀工艺。因此，本实施例中，衬底101上形成了图形密度不同的鳍部102，且在形成鳍式场效应管的隔离结构之后，第一区域I鳍部102始终保持良好的特征尺寸和形貌，从而改善形成的鳍式场效应管的电学性能。
图13至图19为本发明又一实施例提供的鳍式场效应管形成过程的剖面结构示意图。
参考图13，提供衬底201，所述衬底201表面形成有若干分立的鳍部202，且相邻鳍部202之间的距离相同。
有关衬底201、鳍部202的描述可参考前述实施例的说明。与前一实施例不同的是，本实施中，所述鳍部202顶部表面被暴露出来。
继续参考图13，在所述衬底201表面以及鳍部202表面形成线性氧化层205。
本实施例中，所述线性氧化层205还位于鳍部202顶部表面。有关线性氧化层205的形成工艺和材料可参考前述实施例的说明，在此不再赘述。
参考图14，在所述相邻鳍部202之间的衬底201表面填充满所述第一介质层207，所述第一介质层207覆盖鳍部202侧壁表面。
形成所述第一介质层207的工艺步骤包括：在所述相邻鳍部202之间的衬底202表面填充满第一介质膜，所述第一介质膜顶部高于鳍部202顶部；平坦化所述第一介质膜，去除高于鳍部202顶部表面的第一介质膜，形成所述第一介质层207。
在形成所述第一介质层207的工艺过程中，去除位于鳍部202顶部表面的线性氧化层205。本实施例中，所述第一介质层207顶部与鳍部202顶部齐平。
参考图15，在所述第一区域I的第一介质层207表面以及第一区域I的鳍部202上方形成图形层208；以所述图形层208为掩膜，刻蚀去除第二区域II第一介质层207，暴露出第二区域II鳍部202侧壁表面。
本实施例中，所述图形层208位于第一区域I鳍部202顶部表面。
所述图形层208作为后续刻蚀去除第二区域II第一介质层207的掩膜，且所述图形层208还能够作为后续氧化处理过程中第一区域I鳍部202的保护层，避免第一区域I鳍部202暴露在氧化处理环境中。所述图形层208的材料为硬掩膜材料，所述硬掩膜材料包括氮化硅、氮氧化硅或氮化硼等介质硬掩膜材料，所述硬掩膜材料还能够为氮化钛或氮化钽等金属硬掩膜材料。
本实施例中，所述图形层208的材料为氮化硅。在其他实施例中，所述图形层的材料还能够为光刻胶，则在后续进行氧化处理之前，去除所述图形层，且在进行氧化处理之前在第一区域鳍部顶部表面形成保护层。
参考图16，对所述第二区域II鳍部202(参考图15)进行氧化处理，将第二区域II鳍部202转化为氧化结构209。
有关氧化处理的方法可参考前述实施例的说明，在此不再赘述。在氧化处理过程中，所述第一区域I鳍部202顶部表面被图形层208覆盖，所述图形层208能够防止第一区域I鳍部202暴露在氧化处理环境中，从而防止第一区域I鳍部202被氧化。
在其他实施例中，所述图形层的材料为光刻胶时，则在进行氧化处理之前去除所述图形层，然后在第一区域鳍部顶部表面形成保护层。
参考图17，去除所述图形层208(参考图16)。
本实施例中，所述图形层208的材料为氮化硅，采用湿法刻蚀工艺刻蚀去除所述图形层208。
参考图18，在所述第二区域II衬底201上形成第二介质层211，所述第二介质层211还覆盖于氧化结构209表面以及第一区域I第一介质层207侧壁表面。
形成所述第二介质层211的工艺步骤包括：在所述第二区域II衬底201上形成第二介质膜，所述第二介质膜还覆盖于氧化结构209表面以及第一区域I第一介质层207侧壁表面，所述第二介质膜顶部高于鳍部202顶部；平坦化所述第二介质膜，去除高于鳍部202顶部的第二介质膜，形成所述第二介质层211。
本实施例中，在形成所述第二介质层211之后，所述第二介质层211顶部、第一介质层207顶部以及氧化结构209顶部齐平。
参考图19，回刻蚀去除部分厚度的第一介质层207、第二介质层211以及氧化结构209，暴露出所述第一区域I鳍部202部分侧壁表面。
有关回刻蚀工艺可参考前述实施例的说明，在此不再赘述。
紧挨第二区域II的第一区域I鳍部202之间的距离大于同一第一区域I相邻鳍部202之间的距离，具体的，第二区域II一侧的第一区域I中离第二区域II最近的鳍部202为第一鳍部，第二区域II另一侧的第一区域I中离第二区域II最近的鳍部202为第二鳍部，第一鳍部与第二鳍部之间的距离明显大于同一个第一区域I相邻鳍部202之间的距离。因此，衬底201上的鳍部202具有不同的图形密度，从而使衬底201获得图形稀疏区和图形密集区，继而获得具有不同图形密度的鳍式场效应管。
同时，本实施例中，在将第二区域II的鳍部202转化为氧化结构209之前，衬底201上的相邻鳍部202之间的距离相同，因此形成所述鳍部202的工艺中不存在负载效应问题，使得衬底201上的鳍部202的特征尺寸符合预期目标，且所述鳍部202具有良好的形貌。接着，将第二区域II鳍部202转化为氧化结构209，氧化结构209为形成鳍式场效应管的隔离结构提供工艺基础。所述第一区域I鳍部202具有良好的特征尺寸和形貌，且第一区域I鳍部202未经历具有负载效应的刻蚀工艺。因此，本实施例中，衬底201上形成了具有不同图形密度的鳍部202，且在形成鳍式场效应管的隔离结构之后，第一区域I鳍部202始终保持良好的特征尺寸和形貌，从而改善形成的鳍式场效应管的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种鳍式场效应管的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区域和位于相邻第一区域之间的第二区域，所述衬底表面形成有若干分立的鳍部，且相邻鳍部之间的距离相同；
在所述相邻鳍部之间的衬底表面填充满第一介质层，所述第一介质层覆盖鳍部侧壁表面；
去除所述第二区域的第一介质层，暴露出所述第二区域的鳍部侧壁表面；
对所述第二区域的鳍部进行氧化处理，使所述第二区域的鳍部转化为氧化结构；
在所述第二区域衬底上形成第二介质层，所述第二介质层还覆盖于氧化结构侧壁表面以及第一区域第一介质层侧壁表面；
回刻蚀去除部分厚度的第一介质层、第二介质层以及氧化结构，暴露出所述第一区域的鳍部部分侧壁表面。
2.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述氧化处理的工艺为炉内热氧化工艺或原位水汽生成氧化工艺。
3.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，采用原位水汽生成氧化工艺进行所述氧化处理，所述氧化处理的工艺参数包括：反应温度为700摄氏度至1200摄氏度，反应气体包括氢气和氧气，氢气流量为1.5sccm至15sccm，氧气流量为1sccm至30sccm，反应时长为1分钟至2小时。
4.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，所述鳍部的材料包括硅；所述氧化结构的材料包括氧化硅或氮氧化硅。
5.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，采用干法刻蚀工艺进行所述回刻蚀。
6.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，去除所述第二区域的第一介质层的工艺步骤包括：在所述第一区域的第一介质层表面以及第一区域的鳍部上方形成图形层；以所述图形层为掩膜，刻蚀去除第二区域的第一介质层。
7.如权利要求6所述的鳍式场效应管的形成方法，其特征在于，在形成所述第一介质层之前，所述鳍部顶部表面形成有硬掩膜层；且所述第一介质层顶部与硬掩膜层顶部齐平。
8.如权利要求6所述的鳍式场效应管的形成方法，其特征在于，在形成所述第一介质层之前，所述鳍部顶部表面被暴露出来；所述第一介质层顶部与鳍部顶部齐平。
9.如权利要求7所述的鳍式场效应管的形成方法，其特征在于，所述硬掩膜层包括氧化硅层和位于氧化硅层顶部表面的氮化硅层。
10.如权利要求7所述的鳍式场效应管的形成方法，其特征在于，所述图形层的材料为光刻胶或硬掩膜材料；在进行所述氧化处理之前，去除所述图形层。
11.如权利要求6所述的鳍式场效应管的形成方法，其特征在于，所述图形层的材料为硬掩膜材料；在进行所述氧化处理的过程中，保留所述图形层。
12.如权利要求11所述的鳍式场效应管的形成方法，其特征在于，在形成所述氧化结构之后，去除所述图形层。
13.如权利要求11所述的鳍式场效应管的形成方法，其特征在于，所述硬掩膜材料为氮化硅、氮氧化硅或氮化硼。
14.如权利要求7所述的鳍式场效应管的形成方法，其特征在于，形成所述第一介质层的工艺步骤包括：在所述相邻鳍部之间的衬底表面填充满第一介质膜，所述第一介质膜顶部高于硬掩膜层顶部；平坦化所述第一介质膜直至暴露出硬掩膜层顶部表面，形成所述第一介质层。
15.如权利要求14所述的鳍式场效应管的形成方法，其特征在于，采用流动性化学气相沉积工艺形成所述第一介质膜；在平坦化所述第一介质膜之前，还包括对所述第一介质膜退火固化处理。
16.如权利要求7所述的鳍式场效应管的形成方法，其特征在于，所述第二介质层顶部与硬掩膜层顶部齐平，形成所述第二介质层的工艺步骤包括：在所述第二区域衬底上形成第二介质膜，所述第二介质膜还覆盖于氧化结构侧壁表面以及第一区域第一介质层侧壁表面，所述第二介质膜顶部高于硬掩膜层顶部；平坦化所述第二介质膜直至暴露出硬掩膜层顶部表面，形成所述第二介质层。
17.如权利要求16所述的鳍式场效应管的形成方法，其特征在于，采用流动性化学气相沉积工艺形成所述第二介质膜；在平坦化所述第二介质膜之前，还包括对第二介质膜进行退火固化处理。
18.如权利要求9所述的鳍式场效应管的形成方法，其特征在于，在回刻蚀去除部分厚度的第一介质层、第二介质层和氧化结构之前，还包括步骤：刻蚀去除高于氧化硅层顶部的第一介质层、第二介质层，且还刻蚀去除氮化硅层，使第一介质层顶部、第二介质层顶部与氧化结构顶部齐平。
19.如权利要求9所述的鳍式场效应管的形成方法，其特征在于，在回刻蚀去除部分厚度的第一介质层、第二介质层和氧化结构的工艺过程中，还刻蚀去除所述氧化硅层。
20.如权利要求1所述的鳍式场效应管的形成方法，其特征在于，在形成所述第一介质层之前，还包括步骤：在所述衬底表面以及鳍部表面形成线性氧化层。
CN201510658333.8A 2015-10-12 2015-10-12 鳍式场效应管的形成方法 Active CN106571336B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510658333.8A CN106571336B (zh) 2015-10-12 2015-10-12 鳍式场效应管的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510658333.8A CN106571336B (zh) 2015-10-12 2015-10-12 鳍式场效应管的形成方法

Publications (2)

Publication Number Publication Date
CN106571336A true CN106571336A (zh) 2017-04-19
CN106571336B CN106571336B (zh) 2020-04-07

Family

ID=58508634

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510658333.8A Active CN106571336B (zh) 2015-10-12 2015-10-12 鳍式场效应管的形成方法

Country Status (1)

Country Link
CN (1) CN106571336B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108735813A (zh) * 2017-04-24 2018-11-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109994471A (zh) * 2017-12-29 2019-07-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110176400A (zh) * 2018-02-19 2019-08-27 东京毅力科创株式会社 处理方法
CN110729244A (zh) * 2018-07-16 2020-01-24 台湾积体电路制造股份有限公司 集成电路器件及其形成方法
CN113394112A (zh) * 2021-05-31 2021-09-14 上海华力集成电路制造有限公司 应用于鳍式场效应晶体管的截断方法
WO2022143586A1 (zh) * 2020-12-29 2022-07-07 广州集成电路技术研究院有限公司 一种FinFET器件及其形成方法和电子装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8785284B1 (en) * 2013-02-20 2014-07-22 International Business Machines Corporation FinFETs and fin isolation structures
US20140353801A1 (en) * 2013-05-31 2014-12-04 Globalfoundries Inc. Device isolation in finfet cmos
CN104835848A (zh) * 2014-02-11 2015-08-12 美国博通公司 提供具有介电隔离的finFET技术的基于块状finFET的器件
US20150249127A1 (en) * 2014-03-03 2015-09-03 Globalfoundries Inc. Methods of forming fins for finfet semiconductor devices and selectively removing some of the fins by performing a cyclical fin cutting process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8785284B1 (en) * 2013-02-20 2014-07-22 International Business Machines Corporation FinFETs and fin isolation structures
US20140353801A1 (en) * 2013-05-31 2014-12-04 Globalfoundries Inc. Device isolation in finfet cmos
CN104835848A (zh) * 2014-02-11 2015-08-12 美国博通公司 提供具有介电隔离的finFET技术的基于块状finFET的器件
US20150249127A1 (en) * 2014-03-03 2015-09-03 Globalfoundries Inc. Methods of forming fins for finfet semiconductor devices and selectively removing some of the fins by performing a cyclical fin cutting process

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108735813B (zh) * 2017-04-24 2021-12-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108735813A (zh) * 2017-04-24 2018-11-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109994471A (zh) * 2017-12-29 2019-07-09 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN109994471B (zh) * 2017-12-29 2020-12-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110176400A (zh) * 2018-02-19 2019-08-27 东京毅力科创株式会社 处理方法
CN110176400B (zh) * 2018-02-19 2022-07-26 东京毅力科创株式会社 处理方法
CN110729244A (zh) * 2018-07-16 2020-01-24 台湾积体电路制造股份有限公司 集成电路器件及其形成方法
KR102237258B1 (ko) * 2018-07-16 2021-04-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 폭 균일성을 달성하기 위한 핀형 전계 효과 트랜지스터 패터닝 방법
US10930767B2 (en) 2018-07-16 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-like field effect transistor patterning methods for achieving fin width uniformity
KR20200008522A (ko) * 2018-07-16 2020-01-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 폭 균일성을 달성하기 위한 핀형 전계 효과 트랜지스터 패터닝 방법
US11652160B2 (en) 2018-07-16 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-like field effect transistor patterning methods for achieving fin width uniformity
US11742415B2 (en) 2018-07-16 2023-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-like field effect transistor patterning methods for achieving fin width uniformity
WO2022143586A1 (zh) * 2020-12-29 2022-07-07 广州集成电路技术研究院有限公司 一种FinFET器件及其形成方法和电子装置
CN113394112A (zh) * 2021-05-31 2021-09-14 上海华力集成电路制造有限公司 应用于鳍式场效应晶体管的截断方法

Also Published As

Publication number Publication date
CN106571336B (zh) 2020-04-07

Similar Documents

Publication Publication Date Title
CN104795331B (zh) 晶体管的形成方法
CN106571336A (zh) 鳍式场效应管的形成方法
CN107591362B (zh) 半导体结构及其形成方法
CN105448717A (zh) 鳍式场效应管的形成方法
CN106684144A (zh) 半导体结构的制造方法
CN104733315B (zh) 半导体结构的形成方法
CN107958873A (zh) 鳍式场效应管及其形成方法
TW201842535A (zh) 閘極切割整合及相關裝置
CN106653691A (zh) 半导体结构的制造方法
CN104779147B (zh) 一种金属栅极结构及其制备方法
CN108807532A (zh) 半导体装置及其制造方法
CN106409789A (zh) 半导体器件及其形成方法
CN107369643A (zh) 半导体结构及其形成方法
CN105513965A (zh) 晶体管的形成方法
CN104425264B (zh) 半导体结构的形成方法
CN107481933A (zh) 半导体结构及其制造方法
CN106952816A (zh) 鳍式晶体管的形成方法
CN107039272A (zh) 鳍式晶体管的形成方法
CN105261566A (zh) 半导体结构的形成方法
CN105719972B (zh) 半导体结构的形成方法
CN107785318B (zh) 半导体结构的制造方法
CN106876335A (zh) 半导体结构的制造方法
CN108807177A (zh) 半导体器件及其形成方法
CN104347414B (zh) 鳍式场效应管的形成方法
CN106653604B (zh) 鳍式场效应管的形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant