CN108735813A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供衬底，所述衬底包括相邻的器件区和隔离区，所述衬底上形成有分立的鳍部，相邻所述鳍部之间的距离相等；在所述鳍部侧壁上形成保护层；采用第一刻蚀工艺刻蚀去除所述隔离区部分厚度的保护层和鳍部；以剩余保护层为掩膜，采用第二刻蚀工艺刻蚀所述隔离区的剩余鳍部，形成伪鳍部；在第二刻蚀工艺后，去除所述剩余保护层；去除所述剩余保护层后，在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述器件区鳍部的顶部，且高于所述伪鳍部的顶部。本发明将刻蚀所述隔离区鳍部的步骤分为两步，从而可以增大去除隔离区鳍部的刻蚀工艺窗口，且减小对相邻器件区鳍部的刻蚀损伤。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造领域中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，相比平面MOSFET器件，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有的集成电路制造具有更好的兼容性。
但是，现有技术半导体结构的电学性能有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括相邻的器件区和隔离区，所述衬底上形成有分立的鳍部，其中，相邻所述鳍部之间的距离相等；在所述鳍部的侧壁上形成保护层；采用第一刻蚀工艺，刻蚀去除所述隔离区部分厚度的所述保护层和所述鳍部；以剩余保护层为掩膜，采用第二刻蚀工艺，刻蚀所述隔离区的剩余鳍部，形成伪鳍部；在第二刻蚀工艺后，去除所述剩余保护层；去除所述剩余保护层后，在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述器件区鳍部的顶部，且高于所述伪鳍部的顶部。
相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底包括相邻的器件区和隔离区，所述衬底上具有分立的鳍部，其中，相邻所述鳍部之间的距离相等；保护层，位于所述鳍部的侧壁上。
与现有技术相比，本发明的技术方案具有以下优点：
本发明将刻蚀所述隔离区鳍部的步骤分为两步，通过第一刻蚀工艺，在去除所述隔离区部分厚度鳍部的同时，减小对相邻器件区鳍部的横向刻蚀等离子体损伤，通过第二刻蚀工艺，以剩余保护层为掩膜刻蚀所述隔离区的剩余鳍部，且使所述剩余保护层对所述器件区鳍部起到保护作用；因此，相比未形成保护层且一步刻蚀所述隔离区鳍部的方案，本发明可以增大去除所述隔离区鳍部的刻蚀工艺窗口(Process Window)，提高所述隔离区鳍部的去除效果，且在刻蚀所述隔离区鳍部的过程中，减小对相邻器件区鳍部的横向刻蚀等离子体损伤，从而可以提高所形成半导体结构的电学性能。
可选方案中，在所述第一刻蚀工艺后，所述隔离区的剩余鳍部高度为至所述第一刻蚀工艺的刻蚀量设置合理，从而权衡所述第一刻蚀工艺的刻蚀量以及所述器件区鳍部受到横向刻蚀等离子体损伤两个方面；也就是说，在所述第一刻蚀工艺的步骤中，在尽可能多地刻蚀所述隔离区鳍部的同时，减小对相邻器件区鳍部的横向刻蚀等离子体损伤，且有利于降低后续第二刻蚀工艺的工艺难度，从而有利于提高所述隔离区鳍部的去除效果。
可选方案中，形成所述保护层的工艺为原子层沉积工艺，所述保护层还形成于所述鳍部顶部以及鳍部露出的衬底上，因此在刻蚀所述隔离区鳍部的过程中，所述保护层还可以对所述隔离区的衬底起到保护作用，以减小所述衬底受到的刻蚀损耗，有利于改善所形成半导体结构的电学性能。
本发明提供一种半导体结构，所述半导体结构包括衬底，所述衬底包括器件区和隔离区，所述衬底上具有分立的鳍部，相邻所述鳍部之间的距离相等；所述鳍部的侧壁上具有保护层。所述隔离区用于形成半导体器件之间的隔离结构，相应的，所述隔离区的鳍部为待刻蚀鳍部，因此在去除所述隔离区鳍部的过程中，所述保护层可以对所述器件区鳍部起到保护作用，从而可以增大去除所述隔离区鳍部的刻蚀工艺窗口，提高所述隔离区鳍部的去除效果，而且可以减小对相邻器件区鳍部造成的横向刻蚀等离子体损伤，从而有利于提高所形成半导体结构的电学性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图11是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，现有技术半导体结构的电学性能有待提高。分析其原因在于：
在半导体制造中，随着特征尺寸的不断减小，为了有效地填补更小节点的光刻技术空白、改进相邻半导体图形之间的最小间距(pitch)、以及改善线宽粗糙度(Liner WidthRoughness，LWR)和线边缘粗糙度(Liner Edge Roughness，LER)，自对准工艺越来越被广泛地应用于鳍部形成工艺中，例如自对准双重图形化(Self-aligned Double Patterned，SADP)工艺。
其中，根据实际版图(layout)设计，衬底各区域的图形密度并非完全相同，按照衬底表面图形密度区分，衬底包括图形密集区(Dense Area)和图形稀疏区(ISO Area)。相应的，相邻鳍部之间的距离(pitch)也并非完全相同。
结合参考图1，示出了一种半导体结构的结构示意图。所述半导体结构包括衬底10以及位于所述衬底10上分立的鳍部(未标示)。
以所述半导体结构为6T的SRAM为例，所述鳍部包括用于形成N型器件的第一鳍部11以及用于形成P型器件的第二鳍部12，因此相邻第一鳍部11和第二鳍部12之间的距离(pitch)与相邻两个第一鳍部11之间的距离不同，相邻两个第一鳍部11之间的距离也不同。
当相邻鳍部距离不同时，通常采用自对准双重图形化工艺形成硬掩膜层后，去除部分区域的硬掩膜层，以剩余硬掩膜层为掩膜进行刻蚀，形成衬底和鳍部；但在刻蚀形成所述鳍部的过程中容易出现刻蚀负载效应(etch loading effect)，从而导致所形成鳍部的形貌对称性较差，所述鳍部容易因两侧应力不对称而出现弯曲的问题。
为了解决相邻鳍部距离不同所带来的问题，提出了一种等距离(Equal Pitch)鳍部的方案。具体地，采用自对准双重图形化工艺形成衬底以及位于所述衬底上分立的鳍部，所述衬底包括相邻的器件区和隔离区，其中，相邻所述鳍部之间的距离相等；刻蚀去除所述隔离区的鳍部。
但是，在刻蚀去除所述隔离区的鳍部的过程中，所述刻蚀工艺还容易对相邻的器件区鳍部造成横向刻蚀等离子体损伤，且随着刻蚀工艺的进行，所述器件区鳍部受到的损伤越来越严重，从而导致去除所述隔离区鳍部的工艺受到限制。
为了解决所述技术问题，本发明将刻蚀所述隔离区鳍部的步骤分为两步，通过第一刻蚀工艺，在去除所述隔离区部分厚度鳍部的同时，减小对相邻器件区鳍部的横向刻蚀等离子体损伤，通过第二刻蚀工艺，以剩余保护层为掩膜刻蚀所述隔离区的剩余鳍部，且使剩余所述保护层对所述器件区鳍部起到保护作用；因此，相比未形成保护层且一步刻蚀所述隔离区鳍部的方案，本发明可以增大去除所述隔离区鳍部的刻蚀工艺窗口，提高所述隔离区鳍部的去除效果，且在刻蚀所述隔离区鳍部的过程中，减小对相邻器件区鳍部的横向刻蚀等离子体损伤，从而可以提高所形成半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图11是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
参考图2，提供衬底100，所述衬底100包括相邻的器件区I和隔离区II，所述衬底100上形成有分立的鳍部(未标示)，其中，相邻所述鳍部之间的距离(Pitch)相等。
所述衬底100为后续形成鳍式场效应晶体管提供工艺平台。
本实施例中，所述器件区I和隔离区II的衬底100上均形成有分立的鳍部。具体地，位于所述器件区I衬底100上的鳍部为第一鳍部110，位于所述隔离区II衬底100上的鳍部为第二鳍部120。
本实施例中，采用了等距离(Equal Pitch)鳍部的方案，相邻所述鳍部之间的距离相等。由于在形成所述鳍部时，所述器件区I和隔离区II的衬底100上均形成有分立的鳍部，且相邻所述鳍部之间的距离相等，因此在所述鳍部的形成工艺中可以改善或避免刻蚀负载效应，使得所述鳍部具有良好的特征尺寸和形貌，改善所述鳍部的形貌对称性，降低所述鳍部因两侧应力不对称而出现弯曲(bending)的概率。
所述第一鳍部110为有效鳍部(Effective Fin)，所述第一鳍部110用于提供所形成鳍式场效应晶体管的沟道。
所述第二鳍部120为牺牲鳍部(Sacrificial Fin)，也就是说，所述第二鳍部120为待刻蚀鳍部，后续会将所述第二鳍部120去除，从而使得相邻所述第一鳍部110之间的距离增加，并在相邻所述器件区I之间的隔离区II衬底100上形成隔离结构。
本实施例中，以所述器件区I和隔离区II为相邻区域且间隔排布为例进行说明。但所述器件区I和隔离区II的位置关系不限于此。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部的材料与所述衬底100的材料相同。本实施例中，所述鳍部的材料为硅，即所述第一鳍部110和第二鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，为了缩小所述鳍部的特征尺寸，以及相邻所述鳍部之间的距离，进而提高所形成半导体结构的集成度，采用多重图形化工艺形成所述鳍部。
本实施例中，所述多重图形化工艺为自对准双重图形化(Self-Aligned DoublePatterned，SADP)工艺。
具体地，形成所述衬底100和鳍部的步骤包括：提供初始衬底；在所述初始衬底上形成图形化的核心层(core)；形成保形覆盖所述核心层和初始衬底的侧墙膜；去除所述核心层顶部和所述初始衬底上的侧墙膜，保留所述核心层侧壁的侧墙膜作为鳍部掩膜层200(如图2所示)；去除所述核心层；去除所述核心层后，以所述鳍部掩膜层200为掩膜，刻蚀所述初始衬底，形成衬底100以及位于所述衬底100上多个分立的鳍部。
在其他实施例中，形成所述衬底和鳍部的工艺还可以为自对准四重图形化(Self-aligned Quadruple Patterning，SAQP)工艺。
本实施例中，形成所述衬底100和鳍部后，保留位于所述鳍部顶部的鳍部掩膜层200。所述鳍部掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述鳍部掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并起到保护所述鳍部顶部的作用。
本实施例中，形成所述衬底100和鳍部的步骤中，平行于所述衬底100表面且沿垂直于鳍部延伸方向上，所述鳍部的顶部尺寸小于底部尺寸。
参考图3，在所述鳍部(未标示)的侧壁上形成保护层300。
所述保护层300用于作为后续刻蚀所述第二鳍部120的刻蚀掩膜，还用于在刻蚀所述第二鳍部120的过程中，对与所述第二鳍部120相邻的第一鳍部110起到保护作用，以减小对所述第一鳍部110造成的横向刻蚀等离子体损伤。
所述保护层300的材料与所述鳍部的材料不同，且所述保护层300的材料为易于被去除的材料，从而可以减小后续去除所述保护层300的工艺对所述衬底100和剩余所述鳍部的损伤；此外，所述保护层300的材料与所述鳍部掩膜层200的材料也不相同，从而避免后续去除所述保护层300时所述鳍部掩膜层200被去除。本实施例中，所述保护层300的材料为氧化硅。
本实施例中，形成所述保护层300的工艺为原子层沉积工艺。因此，在所述鳍部的侧壁上形成保护层300的步骤中，所述保护层300还形成于所述鳍部顶部以及所述鳍部露出的衬底100上。相应的，所述保护层300还可以在后续的刻蚀工艺过程中对所述衬底100起到保护作用，减小所述衬底100受到的刻蚀损伤。
需要说明的是，所述鳍部顶部形成有鳍部掩膜层200，因此形成所述保护层300的步骤中，所述保护层300位于所述鳍部掩膜层200侧壁和顶部表面。
还需要说明的是，所述保护层300的厚度不宜过小，也不宜过大。如果所述保护层300的厚度过小，则在后续刻蚀工艺中难以作为刻蚀掩膜，且对所述第一鳍部110的保护效果较差，容易导致所述第一鳍部110受到刻蚀损伤；由于相邻所述鳍部之间的距离较小，如果所述保护层300厚度过大，相邻所述鳍部之间的保护层300容易发生互相连接(Merge)的问题，从而降低所述保护层300的形成质量。为此，本实施例中，所述保护层300的厚度为至
结合参考图4和图5，采用第一刻蚀工艺，刻蚀去除所述隔离区II部分厚度的所述保护层300和所述鳍部(未标示)。
具体地，采用第一刻蚀工艺，刻蚀去除所述隔离区II部分厚度的所述保护层300和所述第二鳍部120。
通过所述第一刻蚀工艺，为后续采用第二刻蚀工艺继续刻蚀剩余所述第二鳍部120提供工艺基础，降低所述第二刻蚀工艺的难度。
需要说明的是，如图4所示，进行所述第一刻蚀工艺之前，所述形成方法还包括：在所述衬底100上形成平坦层310，所述平坦层310覆盖所述鳍部顶部；在所述平坦层310上形成抗反射涂层320；在所述抗反射涂层320上形成图形化的光刻胶层330，所述光刻胶层330内具有露出所述隔离区II抗反射涂层320顶部的图形开口(未标示)；以所述光刻胶层330为掩膜，沿所述图形开口刻蚀所述隔离区II的抗反射涂层320和平坦层310。
其中，所述鳍部侧壁和顶部、以及所述鳍部露出的衬底100上形成有所述保护层300，因此在形成所述平坦层310的步骤中，在所述保护层300上形成所述平坦层310。
所述平坦层310、抗反射涂层320和光刻胶层330构成三层结构(tri-layer)的掩膜层，用于作为所述第一刻蚀工艺的刻蚀掩膜。
所述平坦层310的顶部表面为平坦面，从而在形成所述光刻胶层330时能够使光刻胶材料旋涂均匀性和致密度的均匀性得到提高，进而提高所述光刻胶层330的图形质量。
本实施例中，所述平坦层310的材料为掺C的有机底部抗反射涂层(BottomAnti-reflective Coating，BARC)。在其他实施例中，所述平坦层的材料还可以是通过旋涂工艺形成的碳涂层。
所述抗反射涂层320用于在形成所述光刻胶层330的光刻工艺过程中，吸收折射进入所述抗反射涂层320的光线，减小所述抗反射涂层320表面对特定波长区域光的反射率，从而改善驻波效应，提高曝光显影后所述光刻胶层330的质量，从而提高光刻工艺的图形传递效果。
本实施例中，所述抗反射涂层320的材料为掺Si的底部抗反射涂层。
相应的，进行所述第一刻蚀工艺的步骤中，以所述光刻胶层330、剩余抗反射涂层320和平坦层310为掩膜，刻蚀所述隔离区II部分厚度的所述保护层300和第二鳍部120。
本实施例中，所述第一刻蚀工艺为等离子体干法刻蚀工艺。
需要说明的是，本实施例中，通过合理设定所述第一刻蚀工艺的工艺参数，使所述第一刻蚀工艺对所述保护层300和第二鳍部120的刻蚀速率相近，从而使得所述隔离区II部分厚度的所述保护层300和第二鳍部120可以被同时刻蚀去除，进而为后续继续刻蚀所述隔离区II的剩余第二鳍部120提供工艺基础。
还需要说明的是，所述第一刻蚀工艺对所述第二鳍部120的刻蚀量不宜过小，也不宜过大，也就是说，在第一刻蚀工艺后，剩余所述第二鳍部120的高度不宜过小，也不宜过大。采用所述第一刻蚀工艺刻蚀所述第二鳍部120的过程中，容易对相邻的第一鳍部110造成刻蚀等离子体损伤，且所述第一刻蚀工艺对所述第二鳍部120的刻蚀量越大，所述第一鳍部110受到的损伤越严重，因此所述第一刻蚀工艺对所述第二鳍部120的刻蚀量不宜过大；如果刻蚀量过小，相应会增加后续采用第二刻蚀工艺刻蚀剩余所述第二鳍部120的工艺难度。为此，本实施例中，在第一刻蚀工艺后，剩余所述第二鳍部120的高度为至
相应的，根据刻蚀速率的设定以及所述第一刻蚀工艺后剩余第二鳍部120的高度设定，合理设定所述第一刻蚀工艺的参数。具体地，所述第一刻蚀工艺的参数包括：刻蚀气体包括N2和H2的混合气体、或O2和CO的混合气体，工艺时间为60秒至600秒，工艺压强为10毫托至50毫托，源功率为300瓦至800瓦，偏置功率为50瓦至300瓦。
如图5所示，本实施例中，在所述第一刻蚀工艺后，所述形成方法还包括：去除所述光刻胶层330和抗反射涂层320。
具体地，采用灰化工艺或湿法刻蚀工艺，去除所述光刻胶层330和抗反射涂层320。
本实施例中，在去除所述光刻胶层330和抗反射涂层320后，保留所述平坦层310。所述平坦层310可以在后续第二刻蚀工艺过程中，起到保护所述第一鳍部110和器件区I衬底100的作用，从而可以进一步减小对所述第一鳍部110和衬底100造成的刻蚀损伤。
在其他实施例中，还可以在去除所述光刻胶层和抗反射涂层后，去除所述平坦层。
结合参考图6和图7，以剩余保护层300为掩膜，采用第二刻蚀工艺，刻蚀所述隔离区II的剩余鳍部(未标示)，形成伪鳍部130。
具体地，采用第二刻蚀工艺，刻蚀剩余第二鳍部120。
所述第二鳍部120为牺牲鳍部，通过去除剩余第二鳍部120，为后续在所述隔离区II衬底100上形成隔离结构提供工艺基础。
本实施例中，所述第一刻蚀工艺对所述保护层300和第二鳍部120的刻蚀速率相近，相比所述第一刻蚀工艺，增加所述第二刻蚀工艺的刻蚀选择比(Etch Ratio)，也就是说，通过合理设定所述第二刻蚀工艺的工艺参数，使所述第二刻蚀工艺对所述第二鳍部120的刻蚀速率大于对所述保护层300的刻蚀速率，从而使所述保护层300在所述第二刻蚀工艺过程中起到刻蚀掩膜的作用。
本实施例中，所述第二刻蚀工艺为等离子体干法刻蚀工艺，且根据所述第一刻蚀工艺后剩余第二鳍部120的高度，以及不影响所述保护层300的保护效果的情况下，合理设定所述第二刻蚀工艺的参数。
具体地，所述第二刻蚀工艺的参数包括：刻蚀气体包括O2、CF4、HBr和Cl2，工艺时间为30秒至300秒，工艺压强为3毫托至12毫托，源功率为200瓦至800瓦，偏置功率为150瓦至500瓦。
本实施例中，在所述第二刻蚀工艺后，所述第二鳍部120仍有剩余，且所述第二刻蚀工艺后的剩余第二鳍部120作为所述伪鳍部130。
本实施例中，所述器件区I形成有平坦层310，在所述第二刻蚀工艺过程中，所述平坦层310也可以起到保护所述第一鳍部110和衬底100的作用。相应的，如图7所示，在所述第二刻蚀工艺后，所述形成方法还包括：去除所述平坦层310(如图6所示)。
需要说明的是，形成所述衬底100和鳍部的步骤中，平行于所述衬底100表面且沿垂直于鳍部延伸方向上，所述鳍部的顶部尺寸小于底部尺寸，即所述鳍部的侧壁与所述衬底100表面呈非垂直的关系，因此在所述第二刻蚀工艺后，所述隔离区II的剩余保护层300侧壁以及衬底100上的部分第二鳍部120被保留，作为所述伪鳍部130。
还需要说明的是，在所述第二刻蚀工艺后，所述伪鳍部130的体积较小，因此对后续隔离结构的形成质量以及所述隔离结构的绝缘效果的影响较小。
在所述第二刻蚀工艺后，所述伪鳍部130的的高度根据所述第二刻蚀工艺的刻蚀量而定。本实施例中，沿所述衬底100表面法线方向上，所述伪鳍部130的顶部至所述衬底100顶部的距离为至
参考图8，在第二刻蚀工艺后，去除所述剩余保护层300(如图7所示)。
本实施例中，去除所述保护层300的工艺为湿法刻蚀工艺。
所述保护层300的材料为氧化硅，因此所述湿法刻蚀工艺的刻蚀溶液为氢氟酸溶液。其中，所述湿法刻蚀工艺的具体参数根据所述保护层300的剩余量而定。
需要说明的是，参考图9，去除所述保护层300(如图7所示)后，所述形成方法还包括：在所述剩余鳍部(未标示)表面形成衬垫氧化层(liner oxide)101。
具体地，在所述第一鳍部110和伪鳍部130表面形成所述衬垫氧化层101。
本实施例中，通过对所述鳍部进行氧化处理以在所述鳍部表面形成所述衬垫氧化层101。
所述衬垫氧化层101的作用包括：一方面，在刻蚀形成所述衬底100和鳍部的过程中，所述刻蚀工艺会对所述鳍部容易造成损伤，通过形成所述衬垫氧化层101的方案，能够修复所述鳍部表面的损伤，去除所述鳍部表面的晶格缺陷；另一方面，通过形成所述衬垫氧化层101的方案，能够修复所述鳍部凸出的棱角部分，起到对所述鳍部进行尖角圆化(Corner Rounding)处理的效果，避免所述鳍部的顶角尖端放电问题，有利于改善后续所形成半导体结构的电学性能。
本实施例中，所述氧化处理还会对所述衬底100表面和所述鳍部掩膜层200表面进行氧化，因此，所述衬垫氧化层101还位于所述衬底100表面和所述鳍部掩膜层200表面。
所述衬底100和鳍部的材料为硅，所述鳍部掩膜层200的材料为氮化硅，相应的，位于所述衬底100表面和鳍部侧壁的衬垫氧化层101的材料为氧化硅，位于所述鳍部掩膜层200表面的衬垫氧化层101的材料为氮氧化硅。
结合参考图10和图11，去除所述剩余保护层300(如图7所示)后，在所述衬底100上形成隔离结构102(如图11所示)，所述隔离结构102的顶部低于所述器件区I鳍部的顶部，且高于所述伪鳍部130的顶部。
所述隔离结构102作为半导体器件的隔离结构，用于对相邻器件或相邻鳍部起到隔离作用。本实施例中，所述隔离结构102的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离结构102的步骤包括：在所述衬底100上形成隔离膜150(如图10所示)，所述隔离膜150覆盖所述第一鳍部110顶部；采用平坦化工艺，去除高于所述第一鳍部110顶部的隔离膜150；回刻部分厚度的剩余隔离膜150，剩余所述隔离膜150作为隔离结构102。
本实施例中，为了提高所述隔离膜150的填充效果，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)工艺形成所述隔离膜150，从而使所述隔离膜150较好地填充满相邻所述鳍部之间的空间，且降低所述隔离膜150内出现空隙(void)的概率，进而使所形成隔离结构102的致密性较好。其中，所述第一鳍部110顶部形成有鳍部掩膜层200，因此形成所述隔离膜150的步骤中，所述隔离膜150顶部高于所述鳍部掩膜层200顶部。
本实施例中，所述平坦化工艺为化学机械研磨工艺，在所述平坦化工艺的步骤中，研磨去除高于所述鳍部掩膜层200顶部的所述隔离膜150，即所述化学机械研磨工艺的停止位置为所述鳍部掩膜层200的顶部表面；在平坦化工艺后，去除所述鳍部掩膜层200。
具体地，采用湿法刻蚀工艺去除所述鳍部掩膜层200。所述鳍部掩膜层200的材料为氮化硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸溶液。
需要说明的是，所述鳍部表面和所述鳍部掩膜层200表面形成有衬垫氧化层101，因此去除高于所述第一鳍部110顶部的隔离膜150的步骤中，去除所述鳍部掩膜层200顶部的所述衬垫氧化层101，在回刻部分厚度的剩余隔离膜150的步骤中，还回刻所述衬垫氧化层101，也就是说，高于所述隔离结构102顶部的所述衬垫氧化层101被去除。
还需要说明的是，根据实际工艺需求，控制回刻剩余所述隔离膜150的刻蚀量。本实施例中，在所述衬底100上形成隔离结构102后，露出所述隔离结构102顶部的器件区I鳍部高度为至即露出所述隔离结构102顶部的第一鳍部110高度为至
本发明先采用第一刻蚀工艺，且通过合理控制所述第一刻蚀工艺的参数以及刻蚀量，在去除部分厚度所述第二鳍部120的同时，减小与所述第二鳍部120相邻的所述第一鳍部110受到的横向刻蚀等离子体损伤；再采用第二刻蚀工艺，且通过合理控制所述第二刻蚀工艺的参数，以剩余所述保护层300为掩膜刻蚀剩余所述第二鳍部120；因此，相比未形成保护层且一步刻蚀所述第二鳍部的方案，本发明可以增大去除所述第二鳍部120的刻蚀工艺窗口，提高所述第二鳍部120的去除效果，且在刻蚀所述第二鳍部120的过程中，减小对相邻所述第一鳍部110的横向刻蚀等离子体损伤。
继续参考图3，示出了本发明半导体结构一实施例的结构示意图。相应的，本发明还提供一种半导体结构，所述半导体结构包括：
衬底100，所述衬底100包括相邻的器件区I和隔离区II，所述衬底100上具有分立的鳍部(未标示)，其中，相邻所述鳍部之间的距离相等；保护层300，位于所述鳍部的侧壁上。
所述衬底100为形成鳍式场效应晶体管提供工艺平台。
本实施例中，所述器件区I和隔离区II的衬底100上均具有分立的鳍部。具体地，位于所述器件区I衬底100上的鳍部为第一鳍部110，位于所述隔离区II衬底100上的鳍部为第二鳍部120。
需要说明的是，相邻所述鳍部之间的距离相等，因此在所述鳍部的形成工艺中可以改善、避免刻蚀负载效应，使得所述鳍部具有良好的特征尺寸和形貌，改善所述鳍部的形貌对称性，降低所述鳍部因两侧应力不对称而出现弯曲(Bending)的概率。
所述第一鳍部110为有效鳍部(Effective Fin)，所述器件区I的鳍部用于提供所形成鳍式场效应晶体管的沟道。
所述第二鳍部120为牺牲鳍部(Sacrificial Fin)，也就是说，所述第二鳍部120为待刻蚀的鳍部，从而使得相邻所述第一鳍部110之间的距离增加，并在相邻所述器件区I之间的隔离区II衬底100上形成隔离结构。
本实施例中，以所述器件区I和隔离区II为相邻区域且间隔排布为例进行说明。但所述器件区I和隔离区II的位置关系不限于此。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。
所述鳍部的材料与所述衬底100的材料相同。本实施例中，所述鳍部的材料为硅，即所述第一鳍部110和第二鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述半导体结构还包括：位于所述鳍部顶部的鳍部掩膜层200。所述鳍部掩膜层200用于作为刻蚀形成所述衬底100和鳍部的刻蚀掩膜，所述鳍部掩膜层200顶部还用于在形成隔离结构的平坦化处理工艺中定义停止位置。本实施例中，所述鳍部掩膜层200的材料为氮化硅。
所述保护层300用于作为刻蚀去除所述第二鳍部120的刻蚀掩膜，还用于在刻蚀所述第二鳍部120的过程中，对与所述第二鳍部120相邻的第一鳍部110起到保护作用，以减小对所述第一鳍部110造成的横向刻蚀等离子体损伤。
本实施例中，所述保护层300的形成工艺为原子层沉积工艺，因此所述保护层300还位于所述鳍部顶部以及所述鳍部露出的衬底100上。
需要说明的是，所述鳍部顶部具有鳍部掩膜层200，相应的，所述保护层300位于所述鳍部掩膜层200侧壁和顶部表面。
所述保护层300的材料与所述鳍部的材料不同，且所述保护层300的材料为易于被去除的材料，从而可以减小去除所述保护层300的工艺对所述衬底100和剩余所述鳍部的损伤；此外，所述保护层300的材料与所述鳍部掩膜层200的材料也不相同，从而避免去除所述保护层300时所述鳍部掩膜层200被去除。本实施例中，所述保护层300的材料为氧化硅。
需要说明的是，所述保护层300的厚度不宜过小，也不宜过大。如果所述保护层300的厚度过小，则在刻蚀所述第二鳍部120的刻蚀工艺中难以作为刻蚀掩膜，且对所述第一鳍部110的保护效果较差，容易导致所述第一鳍部110受到损伤；由于相邻所述鳍部之间的距离较小，如果所述保护层300厚度过大，相邻所述鳍部之间的保护层300容易发生互相连接(Mmerge)的问题，从而降低所述保护层300的形成质量。为此，本实施例中，所述保护层300的厚度为至
本实施例中，所述隔离区II用于形成半导体器件之间的隔离结构，相应的，所述第二鳍部120为待刻蚀鳍部，因此在去除所述第二鳍部120的过程中，所述保护层300可以对所述第一鳍部110可以起到保护作用，从而可以增大去除所述第二鳍部120的刻蚀工艺窗口，提高所述第二鳍部120的去除效果，而且可以减小对相邻所述第一鳍部110造成的横向刻蚀等离子体损伤。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括相邻的器件区和隔离区，所述衬底上形成有分立的鳍部，其中，相邻所述鳍部之间的距离相等；
在所述鳍部的侧壁上形成保护层；
采用第一刻蚀工艺，刻蚀去除所述隔离区部分厚度的所述保护层和所述鳍部；
以剩余保护层为掩膜，采用第二刻蚀工艺，刻蚀所述隔离区的剩余鳍部，形成伪鳍部；
在第二刻蚀工艺后，去除所述剩余保护层；
去除所述剩余保护层后，在所述衬底上形成隔离结构，所述隔离结构的顶部低于所述器件区鳍部的顶部，且高于所述伪鳍部的顶部。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氧化硅。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的工艺为原子层沉积工艺；
在所述鳍部的侧壁上形成保护层的步骤中，所述保护层还形成于所述鳍部顶部以及鳍部露出的衬底上。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为至
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺为等离子体干法刻蚀工艺，所述第一刻蚀工艺的参数包括：刻蚀气体包括N2和H2的混合气体、或O2和CO的混合气体，工艺时间为60秒至600秒，工艺压强为10毫托至50毫托，源功率为300瓦至800瓦，偏置功率为50瓦至300瓦。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一刻蚀工艺后，所述第二区域的剩余鳍部的高度为至
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二刻蚀工艺为等离子体干法刻蚀工艺，所述第二刻蚀工艺的参数包括：刻蚀气体包括O2、CF4、HBr和Cl2，工艺时间为30秒至300秒，工艺压强为3毫托至12毫托，源功率为200瓦至800瓦，偏置功率为150瓦至500瓦。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述鳍部的侧壁上形成保护层后，进行第一刻蚀工艺之前，还包括：在所述衬底上形成平坦层，所述平坦层覆盖所述鳍部顶部；
在所述平坦层上形成抗反射涂层；
在所述抗反射涂层上形成图形化的光刻胶层，所述光刻胶层内具有露出所述第二区域抗反射涂层顶部的图形开口；
以所述光刻胶层为掩膜，沿所述图形开口刻蚀所述第二区域的抗反射涂层和平坦层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，进行所述第一刻蚀工艺的步骤中，以所述光刻胶层、剩余抗反射涂层和平坦层为掩膜，刻蚀所述第二区域部分厚度的所述保护层和鳍部。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，在所述第一刻蚀工艺后，去除所述光刻胶层和剩余抗反射涂层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，沿所述衬底表面法线方向上，所述伪鳍部的顶部至所述衬底顶部的距离为至
12.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述衬底上形成隔离结构的步骤包括：在所述衬底上形成隔离膜，所述隔离膜覆盖所述器件区鳍部顶部；
采用平坦化工艺，去除高于所述器件区鳍部顶部的隔离膜；
回刻部分厚度的剩余隔离膜，剩余所述隔离膜作为隔离结构。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，去除剩余所述保护层后，在所述衬底上形成隔离结构之前，还包括：在剩余所述鳍部表面形成衬垫氧化层。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述衬底上形成隔离结构后，露出所述隔离结构顶部的器件区鳍部高度为至
15.如权利要求1所述的半导体结构的形成方法，其特征在于，去除剩余所述保护层的工艺为湿法刻蚀工艺。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述衬底以及位于所述衬底上分立的鳍部的工艺为自对准双重图形化工艺或自对准四重图形化工艺。
17.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括相邻的器件区和隔离区，所述衬底上具有分立的鳍部，其中，相邻所述鳍部之间的距离相等；
保护层，位于所述鳍部的侧壁上。
18.如权利要求17所述的半导体结构，其特征在于，所述保护层的材料为氧化硅。
19.如权利要求17所述的半导体结构，其特征在于，所述保护层还位于所述鳍部顶部以及鳍部露出的衬底上。
20.如权利要求17所述的半导体结构，其特征在于，所述保护层的厚度为至
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