CN112309977A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底；刻蚀基底，形成初始衬底和凸出于初始衬底的顶部鳍部；在顶部鳍部侧壁上形成保护层；刻蚀保护层和顶部鳍部露出的部分厚度初始衬底，形成衬底以及位于衬底和顶部鳍部之间的初始底部鳍部；以保护层为掩膜，对初始底部鳍部进行减薄处理，适于使剩余初始底部鳍部的顶部宽度小于顶部鳍部的底部宽度，在减薄处理后，剩余初始底部鳍部作为底部鳍部，底部鳍部与顶部鳍部构成鳍部；在鳍部露出的衬底上形成隔离结构，隔离结构顶部低于顶部鳍部底部。本发明分别形成顶部鳍部和初始底部鳍部，并结合形成保护层的步骤和减薄处理的步骤，减小有效鳍部的顶部宽度和底部宽度的差值，从而提高晶体管的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高晶体管的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，用于形成鳍部；刻蚀所述基底，形成初始衬底以及凸出于所述初始衬底的顶部鳍部；在所述顶部鳍部侧壁上形成保护层；刻蚀所述保护层和顶部鳍部露出的部分厚度的所述初始衬底，形成衬底以及位于所述衬底和顶部鳍部之间的初始底部鳍部；以所述保护层为掩膜，沿垂直于所述初始底部鳍部侧壁的方向，对所述初始底部鳍部进行减薄处理，适于使剩余所述初始底部鳍部的顶部宽度小于所述顶部鳍部的底部宽度，在所述减薄处理后，剩余的所述初始底部鳍部作为底部鳍部，所述底部鳍部与所述顶部鳍部构成鳍部；在所述鳍部露出的衬底上形成隔离结构，所述隔离结构顶部低于所述顶部鳍部底部。
可选的，形成所述保护层的工艺包括沉积工艺。
可选的，所述沉积工艺为原子层沉积工艺。
可选的，形成所述保护层的步骤包括：形成保形覆盖所述初始衬底和顶部鳍部的保护膜；去除所述初始衬底上和所述顶部鳍部顶部上的保护膜，保留所述顶部鳍部侧壁上的保护膜作为所述保护层。
可选的，采用各向异性的干法刻蚀工艺，去除所述初始衬底上和所述顶部鳍部顶部上的保护膜。
可选的，所述保护层的材料为氧化硅、氮氧化硅或氮化硅。
可选的，对所述初始底部鳍部进行减薄处理的步骤包括：对所述初始底部鳍部的侧壁氧化处理，将部分宽度的所述初始底部鳍部氧化为衬垫氧化层。
可选的，采用ISSG工艺进行所述氧化处理。
可选的，对所述初始底部鳍部进行减薄处理后，所述顶部鳍部的底部宽度与所述底部鳍部的顶部宽度的差值为1nm至2nm。
可选的，在所述顶部鳍部侧壁上形成保护层的步骤中，所述保护层的厚度为
Figure BDA0002149695020000021
至
Figure BDA0002149695020000022
可选的，形成所述顶部鳍部的步骤中，所述顶部鳍部高度为所述鳍部高度的35％至50％。
可选的，采用干法刻蚀工艺，刻蚀所述基底。
可选的，采用干法刻蚀工艺，刻蚀所述保护层和顶部鳍部露出的部分厚度的所述初始衬底。
可选的，形成所述鳍部后，还包括：在所述鳍部露出的衬底上形成隔离结构，所述隔离结构顶部低于所述顶部鳍部底部。
可选的，刻蚀所述基底的步骤包括：在所述基底上形成图形化的硬掩膜层；以所述硬掩膜层为掩膜，刻蚀所述基底；以所述硬掩膜层为掩膜，刻蚀所述保护层和顶部鳍部露出的部分厚度的所述初始衬底；以所述硬掩膜层为掩膜，对所述初始底部鳍部进行减薄处理。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；鳍部，凸出于所述衬底上，所述鳍部包括底部鳍部以及位于所述底部鳍部上的顶部鳍部，沿垂直于所述鳍部侧壁的方向，所述底部鳍部的顶部宽度小于所述顶部鳍部的底部宽度；隔离结构，位于所述鳍部露出的衬底上，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部低于所述顶部鳍部的底部。
可选的，所述半导体结构还包括：衬垫氧化层，位于所述隔离结构和所述鳍部侧壁之间，所述衬垫氧化层由所述底部鳍部氧化而成。
可选的，所述顶部鳍部的底部宽度与所述底部鳍部的顶部宽度的差值为1nm至2nm。
可选的，所述顶部鳍部高度为所述鳍部高度的35％至50％。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例刻蚀基底，形成初始衬底以及凸出于所述初始衬底的顶部鳍部，并在所述顶部鳍部侧壁上形成保护层，后续刻蚀所述保护层和顶部鳍部露出的部分厚度的所述初始衬底，形成衬底以及位于所述衬底和顶部鳍部之间的初始底部鳍部，随后以所述保护层为掩膜，对所述初始底部鳍部进行减薄处理，减小所述初始底部鳍部的宽度，并使剩余所述初始底部鳍部的顶部宽度小于所述顶部鳍部的底部宽度，减薄处理的剩余初始底部鳍部作为底部鳍部，所述底部鳍部与顶部鳍部构成鳍部，而后续所形成的隔离结构顶部低于顶部鳍部底部，相应的，露出于所述隔离结构的顶部鳍部和部分底部鳍部用于作为有效鳍部(effective Fin)；与通过一次刻蚀步骤形成鳍部的方案相比，本发明实施例通过两次刻蚀步骤分别形成所述底部鳍部与所述顶部鳍部，并结合形成保护层的步骤以及减薄处理的步骤，使得底部鳍部的顶部宽度小于顶部鳍部的底部宽度，从而有利于减小有效鳍部的顶部宽度和底部宽度的差值，进而提高晶体管的性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前晶体管性能仍有待提高。现结合一种半导体结构，分析晶体管性能仍有待提高的原因。
图1是一种半导体结构的结构示意图。
所述半导体结构包括：衬底10；凸出于所述衬底10上的鳍部11；隔离结构12，位于所述鳍部11露出的衬底10上，所述隔离结构12覆盖所述鳍部11的部分侧壁，且所述隔离结构12顶部低于所述鳍部11顶部；位于所述隔离结构12上且横跨所述鳍部11的栅极结构13，所述栅极结构13覆盖所述鳍部11的部分顶部和部分侧壁。
所述鳍部11通常通过刻蚀工艺形成，受到刻蚀工艺的影响，所述鳍部11难以获得垂直于所述衬底10表面的侧壁，也就是说，在垂直于所述衬底10表面且沿所述鳍部11顶部指向底部的方向上，所述鳍部11的宽度尺寸逐渐增加。其中，所述鳍部11的宽度指的是：与所述鳍部11延伸方向相垂直的方向上，所述鳍部11的尺寸。
露出于所述隔离结构12的鳍部11为有效鳍部，即所述有效鳍部为所述鳍部11中被所述栅极结构13所覆盖的部分，因此，在垂直于所述衬底10表面且沿所述鳍部11顶部指向底部的方向上，所述栅极结构13对位于鳍部11内的沟道区的控制能力越来越差，从而导致晶体管的性能变差。
而且，所述半导体结构通常还包括源漏掺杂区(图未示)，所述源漏掺杂区位于所述栅极结构13两侧的鳍部11内，在垂直于所述衬底10表面且沿所述鳍部11顶部指向底部的方向上，所述鳍部11的宽度尺寸逐渐增加，这相应会导致与源漏掺杂区顶部对应的沟道区相比，所述源漏掺杂区底部对应的沟道区内更易发生短沟道效应问题，且源漏掺杂区底部对应的沟道区内的漏端引入的势垒降低(drain induced barrier lowering，DIBL)效应也更为显著。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，用于形成鳍部；刻蚀所述基底，形成初始衬底以及凸出于所述初始衬底的顶部鳍部；在所述顶部鳍部侧壁上形成保护层；刻蚀所述保护层和顶部鳍部露出的部分厚度的所述初始衬底，形成衬底以及位于所述衬底和顶部鳍部之间的初始底部鳍部；以所述保护层为掩膜，沿垂直于所述初始底部鳍部侧壁的方向，对所述初始底部鳍部进行减薄处理，适于使剩余所述初始底部鳍部的顶部宽度小于所述顶部鳍部的底部宽度，在所述减薄处理后，剩余的所述初始底部鳍部作为底部鳍部，所述底部鳍部与所述顶部鳍部构成鳍部；在所述鳍部露出的衬底上形成隔离结构，所述隔离结构顶部低于所述顶部鳍部底部。
本发明实施例通过两次刻蚀步骤分别形成所述底部鳍部与所述顶部鳍部，并结合形成保护层的步骤以及减薄处理的步骤，使得底部鳍部的顶部宽度小于顶部鳍部的底部宽度，而隔离结构顶部低于顶部鳍部底部，露出于所述隔离结构的顶部鳍部和部分底部鳍部用于作为有效鳍部，这相应减小有效鳍部的顶部宽度和底部宽度的差值，从而提高晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图9是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2，提供基底20。
所述基底20用于形成衬底以及凸出于所述衬底的鳍部。
本实施例中，所述基底20的材料为硅。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
本实施例中，所述基底20为一体结构。在其他实施例中，所述基底也可以包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，第一半导体层用于作为衬底，所述第二半导体层用于形成鳍部。
继续参考图2，并结合参考图3，刻蚀所述基底20(如图2所示)，形成初始衬底30以及凸出于所述初始衬底30的顶部鳍部110。
所述顶部鳍部110用于作为鳍部的一部分。
具体地，刻蚀所述基底20的步骤包括：如图2所示，在所述基底20上形成图形化的硬掩膜层130；如图3所示，以所述硬掩膜层130为掩膜，刻蚀所述基底20。
所述硬掩膜层130用于作为刻蚀所述基底20的掩膜，还用于在后续制程中保护所述基底20。
本实施例中，所述硬掩膜层130的材料为氮化硅。
本实施例中，采用干法刻蚀工艺，刻蚀所述基底20。干法刻蚀工艺具有各向异性的刻蚀特性，通过选用干法刻蚀工艺，有利于提高所述顶部鳍部110的侧壁平整度，且易于控制所述顶部鳍部110的高度H。
需要说明的是，受到刻蚀工艺的影响，所述顶部鳍部110侧壁与所述初始衬底30表面法线具有一定夹角，因此，所述顶部鳍部110的顶部宽度通常小于所述顶部鳍部110的底部宽度。
后续制程还包括刻蚀所述顶部鳍部110露出的部分厚度的初始衬底30，以形成衬底以及位于所述衬底和顶部鳍部110之间的初始底部鳍部，且后续制程还包括对所述初始底部鳍部进行减薄处理，以减小所述初始底部鳍部的宽度，且剩余的所述初始底部鳍部作为底部鳍部，所述底部鳍部与所述顶部鳍部构成鳍部。因此，本实施例中，所述顶部鳍部110的高度H小于有效鳍部(effect Fin)的高度，即所述顶部鳍部110的高度H小于鳍部的有效高度。
其中，后续制程还包括在衬底100上形成隔离结构，有效鳍部指的是所述鳍部中露出于隔离结构的部分。也就是说，鳍部的有效高度指的是隔离结构所露出的鳍部高度。
通过使所述顶部鳍部110的高度H小于鳍部的有效高度，相应使得有效鳍部包括所述顶部鳍部110以及部分高度的底部鳍部，从而易于通过对所述初始底部鳍部进行减薄处理的方式，使剩余初始底部鳍部的顶部宽度小于顶部鳍部110的底部宽度，从而减小有效鳍部的顶部宽度和底部宽度的差值。
所述顶部鳍部110的高度H占鳍部高度的比例不宜过小，也不宜过大。如果所述比例过小，则容易导致在所述顶部鳍部110的高度H占鳍部的有效高度的比例过小，相应的，为了使有效鳍部的顶部宽度和底部宽度的差值能够位于工艺可接受范围内，后续形成初始底部鳍部后，容易增大减薄处理的工艺成本和工艺时间，而且，还容易导致底部鳍部的顶部宽度尺寸过小，从而降低鳍部的机械强度；如果所述比例过大，则容易降低工艺的可控性，从而导致所述顶部鳍部110的高度H大于或等于鳍部的有效高度，进而无法减小有效鳍部的顶部宽度和底部宽度的差值。为此，本实施例中，所述顶部鳍部110的高度H占鳍部高度的35％至50％。
其中，通过合理调节干法刻蚀工艺的刻蚀时间，使所述顶部鳍部110的高度H能够满足工艺需求。
而且，本实施例中，通过将所述顶部鳍部110的高度H占鳍部高度的比例控制在35％至50％的范围内，易于提高所述顶部鳍部110的侧壁垂直度，使所述顶部鳍部110侧壁与所述初始衬底30表面法线的夹角小于1度，这相应有利于减小后续底部鳍部侧壁和衬底的表面法线的夹角。
还需要说明的是，在形成硬掩膜层130之前，还包括：在所述基底20上形成缓冲层120。
由于所述硬掩膜层130的应力较大，在所述基底20上形成所述硬掩膜层130时，容易在所述基底20表面造成位错，所述缓冲层120用于为形成所述硬掩膜层130时提供缓冲作用，避免直接在所述基底20上形成所述硬掩膜层130时产生位错的问题。
相应的，在刻蚀所述基底20之前，还包括：以所述硬掩膜层130为掩膜，刻蚀所述缓冲层120。
本实施例中，所述缓冲层120的材料为氧化硅。
参考图4和图5，在所述顶部鳍部110侧壁上形成保护层150。
所述保护层150用于作为后续刻蚀所述初始衬底30的掩膜。
后续刻蚀所述初始衬底，形成衬底以及位于所述衬底和顶部鳍部之间的初始底部鳍部后，通过以所述保护层150作为掩膜，使得初始底部鳍部的宽度大于顶部鳍部110的宽度，从而能够通过沿垂直于所述初始底部鳍部侧壁的方向，对所述初始底部鳍部进行减薄处理的方式，减小所述初始底部鳍部的宽度，从而减小有效鳍部的顶部宽度和底部宽度的差值。
在所述减薄处理的过程中，所述保护层150还用于对所述顶部鳍部110侧壁起到保护作用，从而减小减薄处理对所述顶部鳍部110宽度的影响。
此外，在刻蚀所述基底20(如图2所示)以形成初始衬底30和顶部鳍部110之后，形成所述保护层150，所述初始衬底30用于为所述保护层150的形成提供工艺平台，这降低了形成所述保护层150的工艺难度和工艺复杂度。
本实施例中，形成所述保护层150的工艺包括沉积工艺。
通过选用沉积工艺，从而避免消耗所述顶部鳍部110的材料，从而避免对所述顶部鳍部110宽度产生影响。
具体地，所述沉积工艺为原子层沉积工艺。原子层沉积工艺是以单原子层形式逐层沉积形成薄膜，通常用于进行原子尺度可控的薄膜生长，该工艺具有较强的填隙能力和台阶覆盖能力，有利于提高所述保护层150的形成质量和厚度均一性，且降低对所述保护层150厚度T1(如图5所示)的控制难度。而且，通过选用原子层沉积工艺，能够满足半导体工艺节点的不断减小的发展趋势。
在其他实施例中，根据实际工艺情况，所述沉积工艺也可以为化学气相沉积工艺。
本实施例中，形成所述保护层150的步骤包括：如图4所示，形成保形覆盖所述初始衬底30和顶部鳍部110的保护膜140；如图5所示，采用各向异性刻蚀工艺，去除所述初始衬底30上和所述顶部鳍部110顶部上的保护膜140(如图4所示)，保留所述顶部鳍部110侧壁上的保护膜140作为所述保护层150。
本实施例中，所述保护膜140的材料为氧化硅。氧化硅是半导体领域中常用的材料，易于形成氧化硅材料的膜层且工艺成本低；而且，通过选用氧化硅，使得所述保护膜140与初始衬底30以及顶部鳍部110之间的粘附性较好，能够减小应力问题。相应的，所述保护层150的材料为氧化硅。
在其他实施例中，所述保护层的材料还可以为氮氧化硅或氮化硅。
本实施例中，所述各向异性刻蚀工艺为干法刻蚀工艺。干法刻蚀工艺具有各向异性的刻蚀特性，从而能够在去除所述初始衬底30上的保护膜140的同时，使得所述顶部鳍部110侧壁上的保护膜140被保留。
具体地，所述各向异性刻蚀工艺为无掩膜刻蚀(blanket etch)工艺。通过选用无掩膜刻蚀工艺，不仅能够降低工艺成本，还提高了所述各向异性刻蚀工艺的工艺窗口。其中，所述顶部鳍部110顶部上形成有硬掩膜层130，因此，即使所述保护层150露出所述硬掩膜层130，所述硬掩膜层130仍能够对所述顶部鳍部110顶部起到保护作用。
需要说明的是，所述保护层150的厚度T1不宜过小，也不宜过大。如果所述保护层150的厚度T1过小，则在后续的减薄处理过程中，所述保护层150对所述顶部鳍部110侧壁的保护作用相应较差；如果所述保护层150的厚度T1过大，则容易导致后续所形成初始底部鳍部的宽度过大，从而增加减薄处理的难度，此外，还容易导致相邻顶部鳍部110侧壁上的保护层150接触(merge)，从而影响后续对初始衬底30的刻蚀。为此，本实施例中，所述保护层150的厚度T1为
Figure BDA0002149695020000091
至
Figure BDA0002149695020000092
参考图6，刻蚀所述保护层150和顶部鳍部110露出的部分厚度的所述初始衬底30(如图5所示)，形成衬底100以及位于所述衬底100和顶部鳍部110之间的初始底部鳍部160。
所述初始底部鳍部160用于为后续形成底部鳍部做准备。
本实施例中，采用干法刻蚀工艺，刻蚀所述保护层150和顶部鳍部110露出的部分厚度的所述初始衬底30。
干法刻蚀工艺具有各向异性的刻蚀特性，通过选用干法刻蚀工艺，有利于提高所述初始底部鳍部160的侧壁平整度和衬底100的表面平坦度，且易于控制所述初始底部鳍部160的高度。
其中，通过合理调节干法刻蚀工艺的刻蚀时间，使所述初始底部鳍部160的高度能够满足工艺需求，从而使鳍部的高度满足工艺需求。
需要说明的是，受到刻蚀工艺的影响，所述初始底部鳍部160侧壁与所述衬底100表面法线具有一定夹角，因此，所述初始底部鳍部160的顶部宽度通常小于所述初始底部鳍部160的底部宽度。
还需要说明的是，所述顶部鳍部110的顶部上形成有硬掩膜层130，因此，在刻蚀部分厚度的所述初始衬底30的过程中，还以所述硬掩膜层130作为刻蚀掩膜。
此外，在刻蚀所述初始衬底30的过程中，以所述保护层150作为掩膜，因此，沿垂直于所述初始底部鳍部160侧壁的方向上，所述初始底部鳍部160的宽度大于所述顶部鳍部110的宽度。
因此，参考图7，以所述保护层150为掩膜，沿垂直于所述初始底部鳍部160(如图6所示)侧壁的方向，对所述初始底部鳍部160进行减薄处理，适于使剩余所述初始底部鳍部160的顶部宽度小于所述顶部鳍部110的底部宽度减小所述初始底部鳍部160的宽度，在所述减薄处理后，剩余的所述初始底部鳍部160作为底部鳍部180，所述底部鳍部180与所述顶部鳍部110(如图6所示)构成鳍部200。
通过所述减薄处理，减小所述初始底部鳍部160的宽度，使得底部鳍部180的顶部宽度小于顶部鳍部110的底部宽度，从而减小有效鳍部的顶部宽度和底部宽度的差值。其中，后续所形成的栅极结构覆盖有效鳍部的部分顶部和部分侧壁，减小有效鳍部的顶部宽度尺寸和底部宽度尺寸的差值，这提高了栅极结构对有效鳍部底部位置处的沟道区的控制能力，从而提高了晶体管的性能。
而且，形成栅极结构后，通常还包括：在所述栅极结构两侧的鳍部200内形成源漏掺杂区。相应的，通过减小有效鳍部205的顶部宽度W1和底部宽度W2的差值，还有利于降低源漏掺杂区底部对应的沟道区内发生短沟道效应问题的概率，且有利于改善源漏掺杂区底部对应的沟道区内的DIBL效应。
此外，在所述保护层150的作用下，减小了减薄处理对顶部鳍部110宽度的影响。
在减薄处理后，所述顶部鳍部110的底部宽度与所述底部鳍部180的顶部宽度的差值不宜过大，也不宜过小。如果所述差值过小，则难以减小有效鳍部的顶部宽度尺寸和底部宽度尺寸的差值；如果所述差值过大，则容易导致底部鳍部180的顶部宽度过小，从而降低鳍部200的机械强度，且还容易对晶体管的电学性能产生偏移。为此，本实施例中，在减薄处理后，所述顶部鳍部110的底部宽度与所述底部鳍部180的顶部宽度的差值为1nm至2nm。也就是说，在所述顶部鳍部110的任一侧，所述顶部鳍部110底部露出于所述底部鳍部180的宽度为0.5nm至1nm。
本实施例中，对所述初始底部鳍部160进行减薄处理的步骤包括：对所述初始底部鳍部160的侧壁氧化处理，将部分宽度的所述初始底部鳍部160氧化为衬垫氧化层170。
所述氧化处理会消耗所述初始底部鳍部160侧壁的材料，从而减小所述初始底部鳍部160的宽度。
而且，由于所述初始底部鳍部160通过刻蚀工艺所形成，所述初始底部鳍部160通常具有凸出的棱角且表面具有缺陷，容易影响晶体管的性能。因此，在所述氧化处理的过程中，不仅使初始底部鳍部160表面的缺陷层被去除，且凸出棱角部分也被去除，从而使所述底部鳍部180的表面光滑、晶格质量得到改善，相应有利于提高晶体管的性能。
此外，通过采用氧化处理的方式，能够提高所述顶部鳍部110和底部鳍部180拐角处的圆滑度，这有利于改善尖端放电的问题，相应有利于提高晶体管的性能。而且，通过采用氧化处理的方式，还有利于提高减薄处理的工艺效果的均一性。
需要说明的是，所述氧化处理还会消耗衬底100的材料，因此，所述衬垫氧化层170还形成于所述衬底100表面。
本实施例中，所述基底20(如图2所示)的材料为硅，所述衬垫氧化层170的材料相应为氧化硅。
其中，所述顶部鳍部110的侧壁上形成有所述保护层150，在所述保护层150的阻挡作用下，显著降低了氧化处理对所述顶部鳍部110的影响。
具体地，采用ISSG(原位水汽生成，in-situ stream generation)工艺进行所述氧化处理。通过选用ISSG工艺，有利于提高所述衬垫氧化层170的致密度和厚度均一性，从而提高对初始底部鳍部160的修复效果、以及所述氧化处理对初始底部鳍部160的氧化速率的均一性，相应的，有利于进一步提高所述底部鳍部180的侧壁垂直度；而且，ISSG工艺的工艺温度通常较低(其工艺温度通常小于炉管工艺的工艺温度)，因此，有利于减少热应力，从而减小对衬底100和鳍部200的损伤。
需要说明的是，所述衬垫氧化层170的厚度T2不宜过小，也不宜过大。如果所述衬垫氧化层170的厚度T2过小，则难以保证所述衬垫氧化层170的厚度均一性，此外，还会导致对所述初始底部鳍部160侧壁的消耗量过小，从而难以减小有效鳍部的顶部宽度和底部宽度的差值；如果所述衬垫氧化层170的厚度T2过大，会导致对所述初始底部鳍部160侧壁的消耗量过大，反而容易导致所述底部鳍部180的宽度过小。为此，本实施例中，所述衬垫氧化层的厚度T2为
Figure BDA0002149695020000111
至
Figure BDA0002149695020000112
其中，所述衬垫氧化层的厚度T2可根据保护层150的厚度T1(如图5所示)、所述顶部鳍部110的底部宽度与所述底部鳍部180的顶部宽度的差值进行调整。
还需要说明的是，所述顶部鳍部110的顶部上形成有硬掩膜层130，因此，在所述减薄处理的过程中，还以所述硬掩膜层130作为掩膜，所述硬掩膜层130对顶部鳍部110的顶部起到保护作用，从而减小对顶部鳍部110高度H(如图3所示)的影响，进而使鳍部200的高度能够满足工艺需求。
结合参考图8至图9，在所述鳍部200露出的衬底100上形成隔离结构300，所述隔离结构300覆盖所述鳍部200的部分侧壁，且所述隔离结构300顶部低于所述顶部鳍部110底部。
所述隔离结构300作为浅沟槽隔离结构(STI)，用于对相邻器件起到隔离作用。
本实施例中，所述隔离结构300的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
具体地，形成所述隔离结构300的步骤包括：
参考图8，在所述鳍部200露出的衬底100上形成隔离材料层350，所述隔离材料层350露出所述硬掩膜层130(如图7所示)的顶部；形成所述隔离材料层350后，去除所述硬掩膜层130。
具体地，形成所述隔离材料层350的步骤包括：在所述鳍部200露出的衬底100上形成初始隔离材料层，所述初始隔离材料层覆盖所述硬掩膜层130顶部；对所述初始隔离材料层进行平坦化处理，露出所述硬掩膜层130顶部，剩余所述初始隔离材料层作为隔离材料层350。
本实施例中，采用FCVD(流体化学气相沉积，flowable chemical vapourdeposition)工艺形成初始隔离材料层。FCVD工艺具有良好的填充能力，有利于降低所述隔离材料层350内形成空洞等缺陷的概率，相应有利于提高后续所形成隔离结构的隔离效果。
本实施例中，所述平坦化处理的工艺包括化学机械研磨工艺。在所述化学机械研磨工艺的步骤中，可以采用终点检测(EPD)的方式，以所述硬掩膜层130顶部作为研磨停止位置，去除高于所述硬掩膜层130顶部的初始隔离材料层。
参考图9，去除所述硬掩膜层130(如图7所示)后，对所述隔离材料层350进行回刻蚀处理，露出所述鳍部200的部分侧壁。
露出于所述隔离结构300的鳍部200作为有效鳍部205，由于所述顶部鳍部110的高度H(如图3所示)小于有效鳍部205的高度，因此，所述隔离结构300顶部低于所述顶部鳍部110底部。为了便于图示，图9通过点划线示意出所述顶部鳍部110和底部鳍部180的交界处。
本实施例中，通过前述的减薄处理，使得底部鳍部180的顶部宽度尺寸小于所述顶部鳍部110的底部宽度尺寸，这有利于减小了有效鳍部205的顶部宽度W1和底部宽度W2的差值，从而提高晶体管的性能。
而且，如图3所示，刻蚀基底20(如图2所示)，形成初始衬底30和顶部鳍部110之后，所述顶部鳍部110的高度H占鳍部高度的35％至50％，通过合理设定所述比例，使得露出于隔离结构102的底部鳍部180高度不会太高，因此，减小有效鳍部205的顶部宽度W1和底部宽度W2的差值的效果显著。
其中，对所述隔离材料层350进行回刻蚀处理的步骤中，还对所述保护层150和衬垫氧化层170进行刻蚀，从而保留所述隔离结构300和鳍部200之间、以及所述隔离结构300和衬底100之间的衬垫氧化层170。
本实施例中，所述保护层150和衬垫氧化层170的材料均为氧化硅，易于在同一回刻蚀处理的步骤中，刻蚀所述隔离材料层350、保护层150和衬垫氧化层170。
而且，所述鳍部200顶部还形成有缓冲层120，所述缓冲层120的材料为氧化硅，因此，在所述回刻蚀处理的步骤中，还刻蚀所述缓冲层120，从而去除所述缓冲层120。
形成所述隔离结构300后，后续制程还包括：在所述隔离结构300上形成横跨所述鳍部200的栅极结构(图未示)，所述栅极结构覆盖所述鳍部200的部分侧壁和部分顶部；在所述栅极结构两侧的鳍部200内形成源漏掺杂区(图未示)。
对所述栅极结构和源漏掺杂区的具体描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构。继续参考图9，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100；鳍部200，凸出于所述衬底100，所述鳍部200包括底部鳍部180以及位于所述底部鳍部180上的顶部鳍部110，沿垂直于所述鳍部200侧壁的方向，所述底部鳍部180的顶部宽度小于所述顶部鳍部110的底部宽度；隔离结构300，位于所述鳍部200露出的衬底100上，所述隔离结构300覆盖所述鳍部200的部分侧壁，且所述隔离结构300的顶部低于所述顶部鳍部110的底部。
露出于所述隔离结构300的鳍部200作为有效鳍部205，所述底部鳍部180的顶部宽度小于所述顶部鳍部110的底部宽度，这相应减小了有效鳍部205的顶部宽度W1和底部宽度W2的差值。在半导体结构中，有效鳍部205通常被栅极结构所覆盖，减小了有效鳍部205的顶部宽度W1和底部宽度W2的差值，有利于提高栅极结构对有效鳍部205底部位置处的沟道区的控制能力，从而提高晶体管的性能。其中，为了便于图示，图9通过点划线示意出所述顶部鳍部110和底部鳍部180的交界处。
本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
本实施例中，所述鳍部200与所述衬底100为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部200的材料与所述衬底100的材料相同，所述鳍部200的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
所述顶部鳍部110的底部宽度与所述底部鳍部180的顶部宽度的差值不宜过小，也不宜过大。如果所述差值过小，则难以减小有效鳍部205的顶部宽度W1和底部宽度W2的差值；如果所述差值过大，则容易导致底部鳍部180的顶部宽度过小，从而降低鳍部200的机械强度，且还容易对晶体管的电学性能产生偏移。为此，本实施例中，所述顶部鳍部110的底部宽度与所述底部鳍部180的顶部宽度的差值为1nm至2nm。也就是说，在所述顶部鳍部110的任一侧，所述顶部鳍部110底部露出于所述底部鳍部180的宽度为0.5nm至1nm。
本实施例中，所述隔离结构300的顶部低于所述顶部鳍部110的底部，即所述隔离结构300露出部分高度的底部鳍部180，相应的，被所述隔离结构300露出的底部鳍部180用于作为有效鳍部205的一部分。因此，通过使所述底部鳍部180的顶部宽度小于所述顶部鳍部110的底部宽度，减小了减小有效鳍部205的顶部宽度W1和底部宽度W2的差值。
需要说明的是，所述顶部鳍部110的高度占鳍部200高度的比例不宜过小，也不宜过大。如果所述比例过小，则容易导致所述顶部鳍部110的高度占有效鳍部205高度的比例过小，相应的，容易导致有效鳍部205的顶部宽度W1和底部宽度W2的差值过大，或者，为了使有效鳍部205的顶部宽度W1和底部宽度W2的差值能够位于工艺可接受范围内，相应会导致底部鳍部180的顶部宽度过小，从而降低鳍部200的机械强度；如果所述比例过大，在形成所述半导体结构的过程中，容易降低工艺的可控性，从而导致所述顶部鳍部110的高度大于或等于有效鳍部205的高度，进而无法减小有效鳍部205的顶部宽度W1和底部宽度W2的差值。为此，本实施例中，所述顶部鳍部110高度为所述鳍部200高度的35％至50％。
所述隔离结构300作为浅沟槽隔离结构，用于对相邻器件起到隔离作用。
本实施例中，所述隔离结构300的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
本实施例中，所述半导体结构还包括：衬垫氧化层170，位于所述隔离结构300和鳍部200侧壁之间，所述衬垫氧化层170由所述底部鳍部180氧化而成。
在所述半导体结构的形成工艺中，形成所述底部鳍部180的步骤包括：对初始底部鳍部的侧壁进行氧化处理，将部分宽度的所述初始底部鳍部氧化为衬垫氧化层170，在所述减薄处理后，剩余的初始底部鳍部作为所述底部鳍部180。
而且，形成所述隔离结构300的制程通常包括回刻处理的步骤，在所述回刻蚀处理的步骤中，还对所述底部鳍部180侧壁上的衬垫氧化层170进行刻蚀，因此，位于所述隔离结构300和底部鳍部180侧壁之间的衬垫氧化层170被保留。
需要说明的是，所述氧化处理还会对衬底100进行氧化，因此，所述衬垫氧化层170还位于所述衬底100和隔离结构300之间。
本实施例中，所述鳍部170和衬底100的材料为硅，所述衬垫氧化层170的材料相应为氧化硅。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，用于形成鳍部；
刻蚀所述基底，形成初始衬底以及凸出于所述初始衬底的顶部鳍部；
在所述顶部鳍部侧壁上形成保护层；
刻蚀所述保护层和顶部鳍部露出的部分厚度的所述初始衬底，形成衬底以及位于所述衬底和顶部鳍部之间的初始底部鳍部；
以所述保护层为掩膜，沿垂直于所述初始底部鳍部侧壁的方向，对所述初始底部鳍部进行减薄处理，适于使剩余所述初始底部鳍部的顶部宽度小于所述顶部鳍部的底部宽度，在所述减薄处理后，剩余的所述初始底部鳍部作为底部鳍部，所述底部鳍部与所述顶部鳍部构成鳍部；
在所述鳍部露出的衬底上形成隔离结构，所述隔离结构顶部低于所述顶部鳍部底部。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述保护层的工艺包括沉积工艺。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述沉积工艺为原子层沉积工艺。
4.如权利要求1或2所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：形成保形覆盖所述初始衬底和顶部鳍部的保护膜；
去除所述初始衬底上和所述顶部鳍部顶部上的保护膜，保留所述顶部鳍部侧壁上的保护膜作为所述保护层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，采用各向异性的干法刻蚀工艺，去除所述初始衬底上和所述顶部鳍部顶部上的保护膜。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护层的材料为氧化硅、氮氧化硅或氮化硅。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述初始底部鳍部进行减薄处理的步骤包括：对所述初始底部鳍部的侧壁氧化处理，将部分宽度的所述初始底部鳍部氧化为衬垫氧化层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，采用ISSG工艺进行所述氧化处理。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，对所述初始底部鳍部进行减薄处理后，所述顶部鳍部的底部宽度与所述底部鳍部的顶部宽度的差值为1nm至2nm。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述顶部鳍部侧壁上形成保护层的步骤中，所述保护层的厚度为
Figure FDA0002149695010000021
至
Figure FDA0002149695010000022
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述顶部鳍部的步骤中，所述顶部鳍部高度为所述鳍部高度的35％至50％。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，刻蚀所述基底。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，刻蚀所述保护层和顶部鳍部露出的部分厚度的所述初始衬底。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述基底的步骤包括：在所述基底上形成图形化的硬掩膜层；以所述硬掩膜层为掩膜，刻蚀所述基底；
以所述硬掩膜层为掩膜，刻蚀所述保护层和顶部鳍部露出的部分厚度的所述初始衬底；
以所述硬掩膜层为掩膜，对所述初始底部鳍部进行减薄处理。
15.一种半导体结构，其特征在于，包括：
衬底；
鳍部，凸出于所述衬底上，所述鳍部包括底部鳍部以及位于所述底部鳍部上的顶部鳍部，沿垂直于所述鳍部侧壁的方向，所述底部鳍部的顶部宽度小于所述顶部鳍部的底部宽度；
隔离结构，位于所述鳍部露出的衬底上，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构的顶部低于所述顶部鳍部的底部。
16.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：衬垫氧化层，位于所述隔离结构和所述鳍部侧壁之间，所述衬垫氧化层由所述底部鳍部氧化而成。
17.如权利要求15所述的半导体结构，其特征在于，所述顶部鳍部的底部宽度与所述底部鳍部的顶部宽度的差值为1nm至2nm。
18.如权利要求15所述的半导体结构，其特征在于，所述顶部鳍部高度为所述鳍部高度的35％至50％。
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