CN112017960A - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 98
- 239000004065 semiconductor Substances 0.000 title claims abstract description 64
- 238000002955 isolation Methods 0.000 claims abstract description 178
- 230000004888 barrier function Effects 0.000 claims abstract description 135
- 239000000758 substrate Substances 0.000 claims abstract description 80
- 239000000463 material Substances 0.000 claims description 72
- 230000008569 process Effects 0.000 claims description 65
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 24
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 17
- 238000000231 atomic layer deposition Methods 0.000 claims description 8
- 230000009286 beneficial effect Effects 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 313
- 238000005530 etching Methods 0.000 description 52
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 22
- 229910052710 silicon Inorganic materials 0.000 description 22
- 239000010703 silicon Substances 0.000 description 22
- 150000002500 ions Chemical class 0.000 description 21
- 125000006850 spacer group Chemical group 0.000 description 21
- 230000015572 biosynthetic process Effects 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 13
- 230000000903 blocking effect Effects 0.000 description 11
- 230000000694 effects Effects 0.000 description 10
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 10
- 229910010271 silicon carbide Inorganic materials 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 230000003139 buffering effect Effects 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000002349 favourable effect Effects 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052582 BN Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000009969 flowable effect Effects 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000002699 waste material Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括衬底以及分立于所述衬底上的鳍部，所述鳍部露出的衬底上形成有隔离层，所述隔离层覆盖所述鳍部的部分侧壁，其中，沿所述鳍部的延伸方向上，相邻所述鳍部和隔离层围成隔离槽；形成阻挡层，所述阻挡层至少位于所述隔离槽的侧壁上；形成所述阻挡层后，形成栅极结构，所述栅极结构包括第一栅极结构和第二栅极结构，所述第一栅极结构横跨鳍部且覆盖所述鳍部的部分顶部和部分侧壁，所述第二栅极结构位于所述隔离槽底部的隔离层上；在所述第一栅极结构两侧的鳍部内形成源漏掺杂层。本发明实施例有利于提升半导体结构的性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为基本半导体器件之一目前正被广泛应用。所以随着半导体器件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统平面晶体管对沟道电流的控制能力变弱，出现短沟道效应，引起漏电流增大，最终影响半导器件的电学性能。
为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
然而，随着半导体器件尺寸的不断缩小，相邻鳍式场效应晶体管之间的距离也随之缩小。为了防止相邻鳍式场效应晶体管出现相连(merge)的现象，现有技术引入了单扩散隔断(single diffusion break，SDB)隔离结构的制造技术。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及分立于所述衬底上的鳍部，所述鳍部露出的衬底上形成有隔离层，所述隔离层覆盖所述鳍部的部分侧壁，其中，沿所述鳍部的延伸方向上，相邻所述鳍部和隔离层围成隔离槽；形成阻挡层，所述阻挡层至少位于所述隔离槽的侧壁上；形成所述阻挡层后，形成栅极结构，所述栅极结构包括第一栅极结构和第二栅极结构，所述第一栅极结构横跨鳍部且覆盖所述鳍部的部分顶部和部分侧壁，所述第二栅极结构位于所述隔离槽底部的隔离层上。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括衬底以及分立于所述衬底上的鳍部，所述基底还包括位于所述鳍部露出的衬底上的隔离层，所述隔离层覆盖所述鳍部的部分侧壁，其中，沿所述鳍部的延伸方向上，相邻所述鳍部和隔离层围成隔离槽；阻挡层，至少位于所述隔离槽的侧壁上；栅极结构，包括第一栅极结构和第二栅极结构，所述第一栅极结构横跨鳍部且覆盖所述鳍部的部分顶部和部分侧壁，所述第二栅极结构位于所述隔离槽底部的隔离层上；源漏掺杂层，位于所述第一栅极结构两侧的鳍部内。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例形成阻挡层，所述阻挡层至少位于所述隔离槽的侧壁上，随后形成栅极结构，包括第一栅极结构和第二栅极结构，其中，所述第二栅极结构位于所述隔离槽底部的隔离层上，所述栅极结构通常通过刻蚀工艺所形成，所述阻挡层能够在该刻蚀步骤中对所述隔离槽的侧壁起到保护作用，从而防止形成第二栅极结构的刻蚀工艺对所述隔离槽的鳍部侧壁造成损伤，而且，后续形成源漏掺杂层通常包括对第一栅极结构两侧的鳍部进行刻蚀的步骤，所述阻挡层至少位于所述隔离槽的侧壁上，所述阻挡层也能够在该刻蚀步骤中起到阻挡作用，防止该刻蚀步骤对所述第二栅极结构造成误刻蚀，进而有利于保证所述源漏掺杂层的剖面符合工艺需求，同时，后续将所述栅极结构替换为金属栅结构后，位于所述隔离槽底部的隔离层上的所述金属栅结构与源漏掺杂层之间产生桥接以及产生漏电流问题的概率也较低，相应提升了半导体结构的性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底(未标示)，所述基底包括衬底10以及分立于所述衬底10上的鳍部11，所述鳍部11露出的衬底10上形成有隔离层12，所述隔离层12覆盖所述鳍部11的部分侧壁，其中，沿所述鳍部11的延伸方向上，相邻所述鳍部11和隔离层12围成隔离槽20。
参考图2，形成栅极结构(未标示)，所述栅极结构包括第一栅极结构13和第二栅极结构14，所述第一栅极结构13横跨鳍部11且覆盖所述鳍部11的部分顶部和部分侧壁，所述第二栅极结构14位于所述隔离槽20(如图1所示)底部的隔离层12上。
参考图3，在所述第一栅极结构13两侧的鳍部11内形成源漏掺杂层15。
所述形成方法中，所述栅极结构通常通过刻蚀工艺所形成。在实际工艺中，如果形成所述第二栅极结构14的刻蚀工艺存在对准偏差(overlay shift)，即所述第二栅极结构14还覆盖所述隔离槽20的部分侧壁时，所述刻蚀工艺容易对所述隔离槽20侧壁上的鳍部11侧壁造成损伤，而且，后续形成源漏掺杂层15通常包括对第一栅极结构13两侧的鳍部11进行刻蚀的步骤，该刻蚀步骤也可能对所述第二栅极结构14造成误刻蚀，这容易降低所述源漏掺杂层15的剖面质量和形成质量，同时，后续将所述栅极结构替换为金属栅结构后，位于所述隔离槽20底部的隔离层12上的金属栅结构与源漏掺杂层15之间产生桥接以及产生漏电流问题的概率较高，容易降低所形成半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及分立于所述衬底上的鳍部，所述鳍部露出的衬底上形成有隔离层，所述隔离层覆盖所述鳍部的部分侧壁，其中，沿所述鳍部的延伸方向上，相邻所述鳍部和隔离层围成隔离槽；形成阻挡层，所述阻挡层至少位于所述隔离槽的侧壁上；形成所述阻挡层后，形成栅极结构，所述栅极结构包括第一栅极结构和第二栅极结构，所述第一栅极结构横跨鳍部且覆盖所述鳍部的部分顶部和部分侧壁，所述第二栅极结构位于所述隔离槽底部的隔离层上。
本发明实施例形成阻挡层，所述阻挡层至少位于所述隔离槽的侧壁上，随后形成栅极结构，包括第一栅极结构和第二栅极结构，其中，所述第二栅极结构位于所述隔离槽底部的隔离层上，所述栅极结构通常通过刻蚀工艺所形成，所述阻挡层能够在该刻蚀步骤中对所述隔离槽的侧壁起到保护作用，从而防止形成第二栅极结构的刻蚀工艺对所述隔离槽的鳍部侧壁造成损伤，而且，后续形成源漏掺杂层通常包括对第一栅极结构两侧的鳍部进行刻蚀的步骤，所述阻挡层至少位于所述隔离槽的侧壁上，所述阻挡层也能够在该刻蚀步骤中起到阻挡作用，防止该刻蚀步骤对所述第二栅极结构造成误刻蚀，进而有利于保证所述源漏掺杂层的剖面符合工艺需求，同时，后续将所述栅极结构替换为金属栅结构后，位于所述隔离槽底部的隔离层上的所述金属栅结构与源漏掺杂层之间产生桥接以及产生漏电流问题的概率也较低，相应提升了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4至图9，提供基底(未标示)，所述基底包括衬底100(如图4所示)以及分立于所述衬底100上的鳍部110(如图4所示)，所述鳍部110露出的衬底100上形成有隔离层120(如图9所示)，所述隔离层120覆盖所述鳍部110的部分侧壁，其中，沿所述鳍部110的延伸方向上，相邻所述鳍部110和隔离层120围成隔离槽200(如图9所示)。
所述衬底100为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110用于提供鳍式场效应晶体管工作时的导电沟道。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部还可以与所述衬底的材料不同，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述鳍部110顶部还形成有鳍部掩膜层112(如图4所示)。
所述鳍部掩膜层112用于作为形成所述鳍部110和衬底100的刻蚀掩膜，所述鳍部掩膜层112还可以在后续工艺制程中保护所述鳍部110顶部。因此，所述鳍部掩膜层112的位置和数量与所述鳍部110相对应。本实施例中，所述鳍部掩膜层112的材料为氮化硅。
需要说明的是，本实施例中，所述鳍部掩膜层112和鳍部110之间还形成有衬垫氧化层(pad oxide)111(如图4所示)。
所述衬垫氧化层111用于在形成所述鳍部掩膜层112、以及以所述鳍部掩膜层112为掩膜形成所述鳍部110和衬底100时起到应力缓冲的作用，提高了所述鳍部掩膜层112和鳍部110之间的粘附性，避免鳍部掩膜层112与鳍部110上直接接触产生位错的问题。
本实施例中，所述衬垫氧化层111的材料为氧化硅。
所述隔离层120用于对相邻器件之间起到隔离作用，所述隔离层120的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层120的材料为氧化硅。
所述隔离槽200用于为后续第二栅极结构的形成提供空间位置。
以下结合附图对形成所述隔离层120的步骤进行详细说明：
如图5所示，形成保形覆盖所述基底的粘合层113。
所述粘合层113用于修复形成所述鳍部110和衬底100时表面产生的损伤、以及在所述基底表面形成光滑的膜层，从而提高鳍部110和衬底100的表面平整度和光滑度，进而提供良好的界面态，使后续隔离层材料和基底表面的粘附性较好，为后续形成隔离层提供工艺基础。
本实施例中，所述粘合层113的材料为氧化硅。
本实施例中，采用原位蒸汽生成工艺(In-Situ Steam Generation，ISSG)形成所述粘合层113。采用原位蒸汽生成工艺有利于提高所述粘合层113的厚度均匀性和致密度，且工艺成本低。
如图6所示，在所述鳍部110露出的衬底100上形成隔离材料层114，所述隔离材料层114覆盖位于所述鳍部掩膜层112顶部的粘合层113。
所述隔离材料层114用于为后续形成隔离层。本实施例中，所述隔离材料层114的材料为氧化硅。
本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)工艺形成所述隔离材料层114。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于降低所述隔离材料层114中产生空洞等缺陷的概率，相应提高了后续隔离层的形成质量。
如图7所示，以所述鳍部掩膜层112顶部为停止位置，平坦化所述隔离材料层114。
本实施例中，采用化学机械研磨(Chemical Mechanical Planarization，CMP)工艺对所述隔离材料层114进行平坦化处理。
本实施例中，平坦化所述隔离材料层114的步骤中，还去除了位于所述鳍部掩膜层112顶部的粘合层113。
如图8所示，平坦化所述隔离材料层114后，去除所述鳍部掩膜层112(如图7所示)以及高于所述衬垫氧化层111的隔离材料层114。
本实施例中，采用Siconi工艺进行所述刻蚀处理。采用Siconi工艺易于使对氮化硅材料和氧化硅材料的刻蚀速率较为接近，从而能够在同一步骤中去除所述鳍部掩膜层112和高于所述衬垫氧化层111的隔离材料层114。
在其他实施例中，根据实际工艺需求，还可以采用Certas工艺去除所述鳍部掩膜层以及高于所述衬垫氧化层的隔离材料层。
如图9所示，去除所述鳍部掩膜层112以及高于所述衬垫氧化层111(如图8所示)的隔离材料层114后，回刻蚀部分厚度的所述隔离材料层114，剩余所述隔离材料层114作为所述隔离层120。
本实施例中，采用干法刻蚀工艺回刻蚀部分厚度的所述隔离材料层114。
需要说明的是，回刻蚀部分厚度的所述隔离材料层114形成隔离层120的过程中，还刻蚀了所述鳍部110顶部以及部分鳍部110侧壁的粘合层113，为后续形成横跨所述鳍部110的第一栅极结构做准备。
参考图10至图13，形成阻挡层126(如图12所示)，所述阻挡层126至少位于所述隔离槽200的侧壁上。
后续制程还包括：形成栅极结构，包括第一栅极结构和第二栅极结构，其中，所述第二栅极结构位于所述隔离槽200底部的隔离层120上，所述栅极结构通常通过刻蚀工艺所形成，所述阻挡层126能够在该刻蚀步骤中对所述隔离槽200的侧壁起到保护作用，从而防止形成第二栅极结构的刻蚀工艺对所述隔离槽200的鳍部110侧壁造成损伤，而且，后续形成源漏掺杂层通常包括对第一栅极结构两侧的鳍部110进行刻蚀的步骤，所述阻挡层126至少位于所述隔离槽200的侧壁上，所述阻挡层126也能够在该刻蚀步骤中起到阻挡作用，防止该刻蚀步骤对所述第二栅极结构造成误刻蚀，进而有利于保证所述源漏掺杂层的剖面符合工艺需求，同时，后续将所述栅极结构替换为金属栅结构后，位于所述隔离槽200底部的隔离层120上的所述金属栅结构与源漏掺杂层之间产生桥接以及产生漏电流问题的概率也较低，相应提升了半导体结构的性能。
本实施例中，所述阻挡层126的材料为氮化硅。后续形成栅极结构的刻蚀步骤和形成源漏掺杂层的刻蚀步骤对硅和氮化硅均具有较大的刻蚀选择比，从而保证所述阻挡层126对所述鳍部110侧壁、以及对后续第二栅极结构的保护作用，而且，氮化硅为半导体工艺中常用的材料，有利于提高工艺兼容性。
所述阻挡层126的厚度不宜过小，也不宜过大。如果所述阻挡层126的厚度过小，容易降低所述阻挡层126的保护作用和阻挡作用；如果所述阻挡层126的厚度过大，容易导致所述阻挡层126和所述隔离槽200的侧壁之间产生较大的应力，相应也会降低阻挡层126的保护效果和阻挡效果，且所述阻挡层126厚度过大容易造成工艺材料和工艺时间的浪费。为此，本实施例中，所述阻挡层126的厚度为10埃米至40埃米。
本实施例中，形成所述阻挡层126的步骤中，所述阻挡层126还形成于所述隔离槽200的底部上。通过使所述阻挡层126形成于所述隔离槽200的底部上，从而能够对所述隔离槽200底部的隔离层120起到保护作用，防止后续形成栅极结构的刻蚀工艺对所述隔离层120产生损伤。
需要说明的是，形成所述阻挡层126的步骤中，所述阻挡层126还位于靠近所述隔离槽200一侧的鳍部110顶部的拐角处。
通过使所述阻挡层126还位于靠近所述隔离槽200一侧的鳍部110顶部的拐角处，使所述阻挡层126对靠近所述隔离槽200一侧的鳍部110顶部也能够起到保护作用，防止靠近所述隔离槽200一侧的鳍部110顶部在后续形成第二栅极结构的刻蚀步骤中产生损耗。
沿所述鳍部110的延伸方向上，被所述阻挡层126所覆盖的鳍部110顶部的宽度不宜过小，也不宜过大。如果所述宽度过小，所述阻挡层126难以对靠近隔离槽200一侧的鳍部110顶部的拐角处起到保护作用；如果所述宽度过大，后续形成栅极结构后，还包括在第一栅极结构两侧的鳍部110内形成源漏掺杂层的步骤，所述宽度过大容易导致后续源漏掺杂层的形成区域过小，从而容易对半导体结构的性能产生影响。为此，本实施例中，沿所述鳍部110的延伸方向上，被所述阻挡层126覆盖的鳍部110顶部的宽度为10埃米至60埃米。
本实施例中，形成所述阻挡层126的步骤包括：如图10所示，形成保形覆盖所述基底的阻挡材料层121；如图11所示，形成掩膜层115，所述掩膜层115填充于所述隔离槽200内且覆盖所述隔离槽200的侧壁；如图12所示，去除所述掩膜层115露出的阻挡材料层121，剩余所述阻挡材料层121作为所述阻挡层126。
本实施例中，采用原子层沉积工艺形成所述阻挡材料层121。原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的阻挡材料层121。通过选用原子层沉积工艺，有利于提高阻挡材料层121的厚度均一性和致密度，使阻挡材料层121的厚度能够得到精确控制；此外，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述阻挡材料层121的保形覆盖能力。
本实施例中，所述掩膜层115的材料为光刻胶。相应地，采用光刻工艺形成所述掩膜层115。
本实施例中，所述阻挡层126还位于靠近所述隔离槽200一侧的鳍部110顶部的拐角处。相应地，所述掩膜层115还覆盖靠近所述隔离槽200一侧的鳍部110顶部的拐角处。
本实施例中，采用干法刻蚀工艺去除所述掩膜层115露出的阻挡材料层121。
形成所述阻挡层126后，还包括：去除所述掩膜层115。具体地，采用灰化工艺去除所述掩膜层115。
还需要说明的是，本实施例中，形成所述阻挡层126之前，还包括：形成保形覆盖所述基底的应力缓冲膜122(如图10所示)。具体地，在形成所述阻挡材料层121之前，形成所述应力缓冲膜122。
所述应力缓冲膜122用于后续形成应力缓冲层。所述应力缓冲膜122还用于在形成所述阻挡材料层121时，起到应力缓冲的作用，从而提高所述阻挡材料层121和基底之间的粘附性，避免所述阻挡材料层121和基底直接接触产生位错的问题。
本实施例中，所述应力缓冲膜122的材料为氧化硅。
本实施例中，采用原子层沉积工艺形成所述应力缓冲膜122。通过选用原子层沉积工艺，有利于提高所述应力缓冲膜122的致密度和厚度均一性，而且还有利于提高所述应力缓冲膜122的保形覆盖能力。
相应地，形成所述阻挡层126的步骤中，所述阻挡层126形成于部分所述应力缓冲膜122上。
因此，本实施例中，形成所述阻挡层126之后，还包括：去除所述阻挡层126露出的所述应力缓冲膜122，剩余所述应力缓冲膜122作为应力缓冲层127(如图13所示)。
所述应力缓冲层127位于所述阻挡层126和基底之间，从而起到应力缓冲的作用。
需要说明的是，所述应力缓冲层127的厚度不宜过小，也不宜过大。如果所述应力缓冲层127的厚度过小，所述应力缓冲层127用于起到应力缓冲的效果不佳；如果所述应力缓冲层127的厚度过大，容易造成工艺时间、工艺材料的浪费。为此，本实施例中，所述应力缓冲层127的厚度为10埃米至50埃米。
参考图14至图15，形成所述阻挡层126后，形成栅极结构(未标示)，所述栅极结构包括第一栅极结构130(如图15所示)和第二栅极结构135(如图15所示)，所述第一栅极结构130横跨鳍部110且覆盖所述鳍部110的部分顶部和部分侧壁，所述第二栅极结构135位于所述隔离槽200底部的隔离层120上。
所述第一栅极结构130用于控制鳍式场效应晶体管工作时，导电沟道的开启或关断。
所述第二栅极结构135用于作为单扩散隔断隔离结构，从而对相邻器件进行隔离。所述第二栅极结构135还能够提高器件的密集度以及节省芯片的面积。
本实施例中，所述栅极结构为伪栅结构，所述栅极结构为多晶硅栅极结构，所述栅极结构相应包括栅氧化层123、以及位于所述栅氧化层123上的栅极层125。
所述栅氧化层123的材料为氧化硅或氮氧化硅；所述栅极层125的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述栅氧化层123的材料为氧化硅，所述栅极层125的材料为多晶硅。
本实施例中，所述栅氧化层123还覆盖所述栅极层125露出的鳍部110表面。
本实施例中，形成所述第一栅极结构130和第二栅极结构135的步骤包括：
如图14所示，形成保形覆盖所述隔离层120露出的鳍部110表面、以及所述隔离层120的栅氧化层123；形成所述栅氧化层123后，在所述鳍部110露出的衬底100上形成栅极材料层124，所述栅极材料层124覆盖所述鳍部110顶部。
如图15所示，图形化所述栅极材料层124，所述鳍部110上的剩余所述栅极材料层124和栅氧化层123作为所述第一栅极结构130，所述隔离槽200上的剩余所述栅极材料层124和栅氧化层123作为所述第二栅极结构135。
本实施例中，所述隔离槽200的侧壁上形成有所述阻挡层126，因此，在形成所述栅极结构的图形化步骤中，所述隔离槽200的侧壁受到损耗的概率较小。具体地，所述隔离槽200侧壁上的栅氧化层123受到损耗的概率较小，从而防止在所述隔离槽200的侧壁上形成薄弱点，进而降低后续位于所述隔离槽200上的金属栅结构与源漏掺杂层产生桥接以及产生漏电流问题的概率。
本实施例中，所述阻挡层126还形成于所述隔离槽200的底部上，因此，所述第二栅极结构135形成于所述隔离槽200底部的阻挡层126上。
结合参考图16，本实施例中，形成所述栅极结构之后，还包括：在所述栅极结构的侧壁上形成侧墙140，其中，所述第二栅极结构135侧壁上的侧墙140还覆盖位于所述鳍部110顶部上的阻挡层126。
所述侧墙140用于对栅极结构的侧壁起到保护作用。所述侧墙140还用于定义后续源漏掺杂层的形成区域。
因此，通过使所述第二栅极结构135侧壁上的侧墙140覆盖位于所述鳍部110顶部上的阻挡层126，从而有利于防止后续形成源漏掺杂层的刻蚀工艺对位于鳍部110顶部上的阻挡层126刻蚀，有利于提高工艺兼容性。
所述侧墙140的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙140为叠层结构。具体地，所述侧墙140为ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)结构，所述侧墙140包括位于所述栅极结构侧壁上的第一侧墙(图未示)、位于所述第一侧墙侧壁上的第二侧墙(图未示)、以及位于所述第二侧墙侧壁上的第三侧墙(图未示)。相应地，所述第一侧墙的材料为氧化硅，所述第二侧墙的材料为氮化硅，所述第三侧墙的材料为氧化硅。
继续参考图16，在所述第一栅极结构130两侧的鳍部110内形成源漏掺杂层150。
当形成NMOS晶体管时，所述源漏掺杂层150包括掺杂有N型离子的应力层，所述应力层的材料可以为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子。
当形成PMOS晶体管时，所述源漏掺杂层150包括掺杂有P型离子的应力层，所述应力层的材料可以为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
本实施例中，形成所述源漏掺杂层150的步骤包括：在所述第一栅极结构130两侧的鳍部110内形成凹槽(图未示)；采用外延工艺，在所述凹槽内形成外延层，且在形成所述外延层的过程中原位自掺杂离子形成所述源漏掺杂层150。
在所述第一栅极结构130两侧的鳍部110内形成凹槽的刻蚀步骤中，位于所述隔离槽200侧壁上的阻挡层126能够起到阻挡作用，从而防止该刻蚀步骤对所述第二栅极结构135造成误刻蚀，进而有利于保证所述凹槽的剖面符合工艺需求，同时，后续将所述栅极结构替换为金属栅结构后，位于所述隔离槽200底部的隔离层120上的金属栅结构与源漏掺杂层150之间产生桥接以及产生漏电流问题的概率也较低，相应提升了半导体结构的性能。
本实施例中，在所述第一栅极结构130侧壁上的侧墙140两侧的鳍部内形成所述源漏掺杂层150。
相应的，本发明还提供一种半导体结构。参考图16，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底(未标示)，所述基底包括衬底100以及分立于所述衬底100上的鳍部110，所述基底还包括位于所述鳍部110露出的衬底100上的隔离层120，所述隔离层120覆盖所述鳍部110的部分侧壁，其中，沿所述鳍部110的延伸方向上，相邻所述鳍部110和隔离层120围成隔离槽200(如图13所示)；阻挡层126，至少位于所述隔离槽200的侧壁上；栅极结构(未标示)，包括第一栅极结构130和第二栅极结构135，所述第一栅极结构130横跨鳍部110且覆盖所述鳍部110的部分顶部和部分侧壁，所述第二栅极结构135位于所述隔离槽200底部的隔离层120上；源漏掺杂层150，位于所述第一栅极结构130两侧的鳍部110内。
所述栅极结构通常通过刻蚀工艺所形成，所述阻挡层126能够在该刻蚀步骤中对所述隔离槽200的侧壁起到保护作用，从而防止形成第二栅极结构135的刻蚀工艺对所述隔离槽200的侧壁造成损伤，而且，形成源漏掺杂层150通常包括对第一栅极结构130两侧的鳍部110进行刻蚀的步骤，所述阻挡层126至少位于所述隔离槽200的侧壁上，所述阻挡层126也能够在该刻蚀步骤中起到阻挡作用，防止该刻蚀步骤对所述第二栅极结构135造成误刻蚀，进而有利于保证所述源漏掺杂层150的剖面符合工艺需求，同时，后续将所述栅极结构替换为金属栅结构后，位于所述隔离槽200底部的隔离层120上的所述金属栅结构与源漏掺杂层150之间产生桥接以及产生漏电流问题的概率也较低，相应提升了半导体结构的性能。
所述衬底100为半导体结构的形成提供工艺平台。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部110用于提供鳍式场效应晶体管工作时的导电沟道。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。其他实施例中，所述鳍部还可以与所述衬底的材料不同，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述隔离层120用于对相邻器件之间起到隔离作用，所述隔离层120的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层120的材料为氧化硅。
本实施例中，所述半导体结构还包括：粘合层113，位于所述隔离层120与所述基底之间。
所述粘合层113用于修复形成所述鳍部110和衬底100时表面产生的损伤、以及在所述基底表面形成光滑的膜层，从而提高鳍部110和衬底100的表面平整度和光滑度，进而提供良好的界面态，使隔离层120和基底表面的粘附性较好。本实施例中，所述粘合层113的材料为氧化硅。
所述隔离槽200用于为第二栅极结构135的形成提供空间位置，所述隔离槽200还用于实现相邻器件之间的电隔离。
本实施例中，所述阻挡层126的材料为氮化硅。形成栅极结构的刻蚀步骤和形成源漏掺杂层150的刻蚀步骤对硅和氮化硅均具有较大的刻蚀选择比，从而保证所述阻挡层126对所述鳍部110侧壁、以及对第二栅极结构135的保护作用，而且，氮化硅为半导体工艺中常用的材料，有利于提高工艺兼容性。
所述阻挡层126的厚度不宜过小，也不宜过大。如果所述阻挡层126的厚度过小，容易降低所述阻挡层126的保护作用和阻挡作用；如果所述阻挡层126的厚度过大，容易导致所述阻挡层126和所述隔离槽200的侧壁之间产生较大的应力，相应也会降低阻挡层126的保护效果和阻挡效果，且所述阻挡层126厚度过大容易造成工艺材料和工艺时间的浪费。为此，本实施例中，所述阻挡层126的厚度为10埃米至40埃米。
本实施例中，所述阻挡层126还位于所述隔离槽200的底部上。通过使所述阻挡层126位于所述隔离槽200的底部上，从而能够对所述隔离槽200底部的隔离层120起到保护作用，防止形成栅极结构的刻蚀工艺对所述隔离层120产生损伤。
需要说明的是，本实施例中，所述阻挡层126还位于靠近所述隔离槽200一侧的鳍部110顶部的拐角处。
通过使所述阻挡层126还位于靠近所述隔离槽200一侧的鳍部110顶部的拐角处，使所述阻挡层126对靠近所述隔离槽200一侧的鳍部110顶部也能够起到保护作用，防止靠近所述隔离槽200一侧的鳍部110顶部在形成第二栅极结构135的刻蚀步骤中产生损耗。
沿所述鳍部110的延伸方向上，被所述阻挡层126所覆盖的鳍部110顶部的宽度不宜过小，也不宜过大。如果所述宽度过小，所述阻挡层126难以对靠近隔离槽200一侧的鳍部110顶部的拐角处起到保护作用；如果所述宽度过大，容易导致源漏掺杂层150的形成区域过小，从而容易对半导体结构的性能产生影响。为此，本实施例中，沿所述鳍部110的延伸方向上，被所述阻挡层126覆盖的鳍部110顶部的宽度为10埃米至60埃米。
本实施例中，所述半导体结构还包括：应力缓冲层127，位于所述阻挡层126与所述基底之间。
所述应力缓冲层127用于在形成所述阻挡层126时，起到应力缓冲的作用，从而提高所述阻挡层126和基底之间的粘附性，避免所述阻挡层126和基底直接接触产生位错的问题。
本实施例中，所述应力缓冲层127的材料为氧化硅。
需要说明的是，所述应力缓冲层127的厚度不宜过小，也不宜过大。如果所述应力缓冲层127的厚度过小，所述应力缓冲层127用于起到应力缓冲的效果不佳；如果所述应力缓冲层127的厚度过大，容易造成工艺时间、工艺材料的浪费。为此，本实施例中，所述应力缓冲层127的厚度为10埃米至50埃米。
所述第一栅极结构130用于控制鳍式场效应晶体管工作时，导电沟道的开启或关断。
所述第二栅极结构135用于作为单扩散隔断隔离结构，从而对相邻器件进行隔离。所述第二栅极结构135还能够提高器件的密集度以及节省芯片的面积。具体地，所述第二栅极结构135位于所述隔离槽200底部的阻挡层126上。
本实施例中，所述栅极结构为伪栅结构，所述栅极结构为多晶硅栅极结构，所述栅极结构相应包括栅氧化层123、以及位于所述栅氧化层123上的栅极层125。
所述栅氧化层123的材料为氧化硅或氮氧化硅；所述栅极层125的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述栅氧化层123的材料为氧化硅，所述栅极层125的材料为多晶硅。
本实施例中，所述栅氧化层123还覆盖所述栅极层125露出的鳍部110表面。
本实施例中，所述半导体结构还包括：侧墙140，位于所述栅极结构的侧壁上，且所述第二栅极结构135侧壁上的侧墙140覆盖位于所述鳍部110顶部上的阻挡层126。
所述侧墙140用于对栅极结构的侧壁起到保护作用。所述侧墙140还用于定义源漏掺杂层150的形成区域。
通过使所述第二栅极结构135侧壁上的侧墙140覆盖位于所述鳍部110顶部上的阻挡层126，从而有利于防止形成源漏掺杂层150的刻蚀工艺对位于鳍部110顶部上的阻挡层126刻蚀，有利于提高工艺兼容性。
所述侧墙140的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙140为叠层结构。具体地，所述侧墙140为ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)结构，所述侧墙140包括位于所述栅极结构侧壁上的第一侧墙(图未示)、位于所述第一侧墙侧壁上的第二侧墙(图未示)、以及位于所述第二侧墙侧壁上的第三侧墙(图未示)。相应地，所述第一侧墙的材料为氧化硅，所述第二侧墙的材料为氮化硅，所述第三侧墙的材料为氧化硅。
当形成NMOS晶体管时，所述源漏掺杂层150包括掺杂有N型离子的应力层，所述应力层的材料可以为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子。
当形成PMOS晶体管时，所述源漏掺杂层150包括掺杂有P型离子的应力层，所述应力层的材料可以为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
本实施例中，所述源漏掺杂层150位于所述第一栅极结构130侧壁上的侧墙140两侧的鳍部110内。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及分立于所述衬底上的鳍部，所述鳍部露出的衬底上形成有隔离层，所述隔离层覆盖所述鳍部的部分侧壁，其中，沿所述鳍部的延伸方向上，相邻所述鳍部和隔离层围成隔离槽；
形成阻挡层，所述阻挡层至少位于所述隔离槽的侧壁上；
形成所述阻挡层后，形成栅极结构，所述栅极结构包括第一栅极结构和第二栅极结构，所述第一栅极结构横跨鳍部且覆盖所述鳍部的部分顶部和部分侧壁，所述第二栅极结构位于所述隔离槽底部的隔离层上；
在所述第一栅极结构两侧的鳍部内形成源漏掺杂层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述阻挡层的步骤中，所述阻挡层还形成于所述隔离槽的底部上；
形成所述第二栅极结构的步骤中，所述第二栅极结构位于所述隔离槽底部的阻挡层上。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述阻挡层的步骤包括：形成保形覆盖所述基底的阻挡材料层；形成掩膜层，所述掩膜层填充于所述隔离槽内且覆盖所述隔离槽的侧壁；去除所述掩膜层露出的阻挡材料层，剩余所述阻挡材料层作为所述阻挡层；
形成所述阻挡层后，还包括：去除所述掩膜层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述阻挡层的步骤中，所述阻挡层还位于靠近所述隔离槽一侧的鳍部顶部的拐角处。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，沿所述鳍部的延伸方向上，被所述阻挡层覆盖的鳍部顶部的宽度为10埃米至60埃米。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述栅极结构之后，形成所述源漏掺杂层之前，还包括：在所述栅极结构的侧壁上形成侧墙，其中，所述第二栅极结构侧壁上的侧墙还覆盖位于所述鳍部顶部上的阻挡层；
形成所述源漏掺杂层的步骤中，在所述第一栅极结构侧壁上的侧墙两侧的鳍部内形成源漏掺杂层。
7.如权利要求3所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述阻挡材料层。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述阻挡层之前，还包括：形成保形覆盖所述基底的应力缓冲膜；
形成所述阻挡层的步骤中，所述阻挡层形成于部分所述应力缓冲膜上；
形成所述阻挡层之后，形成所述栅极结构之前，还包括：去除所述阻挡层露出的所述应力缓冲膜，剩余所述应力缓冲膜作为应力缓冲层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，形成所述应力缓冲层的步骤中，所述应力缓冲层的厚度为10埃米至50埃米。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述阻挡层的步骤中，所述阻挡层的厚度为10埃米至40埃米。
11.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底以及分立于所述衬底上的鳍部，所述基底还包括位于所述鳍部露出的衬底上的隔离层，所述隔离层覆盖所述鳍部的部分侧壁，其中，沿所述鳍部的延伸方向上，相邻所述鳍部和隔离层围成隔离槽；
阻挡层，至少位于所述隔离槽的侧壁上；
栅极结构，包括第一栅极结构和第二栅极结构，所述第一栅极结构横跨鳍部且覆盖所述鳍部的部分顶部和部分侧壁，所述第二栅极结构位于所述隔离槽底部的隔离层上；
源漏掺杂层，位于所述第一栅极结构两侧的鳍部内。
12.如权利要求11所述的半导体结构，其特征在于，所述阻挡层还位于所述隔离槽的底部上；
所述第二栅极结构位于所述隔离槽底部的阻挡层上。
13.如权利要求11所述的半导体结构，其特征在于，所述阻挡层还位于靠近所述隔离槽一侧的鳍部顶部的拐角处。
14.如权利要求13所述的半导体结构，其特征在于，沿所述鳍部的延伸方向上，被所述阻挡层覆盖的鳍部顶部的宽度为10埃米至60埃米。
15.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：侧墙，位于所述栅极结构的侧壁上，且所述第二栅极结构侧壁上的侧墙还覆盖位于所述鳍部顶部上的阻挡层；
所述源漏掺杂层位于所述第一栅极结构侧壁上的侧墙两侧的鳍部内。
16.如权利要求11所述的半导体结构，其特征在于，所述半导体结构还包括：应力缓冲层，位于所述阻挡层与所述基底之间。
17.如权利要求16所述的半导体结构，其特征在于，所述应力缓冲层的厚度为10埃米至50埃米。
18.如权利要求11所述的半导体结构，其特征在于，所述阻挡层的厚度为10埃米至40埃米。
19.如权利要求11所述的半导体结构，其特征在于，所述阻挡层的材料为氮化硅。
20.如权利要求16所述的半导体结构，其特征在于，所述应力缓冲层的材料为氧化硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910452293.XA CN112017960A (zh) | 2019-05-28 | 2019-05-28 | 半导体结构及其形成方法 |
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Family
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Country Status (1)
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| CN (1) | CN112017960A (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN116075153A (zh) * | 2023-04-06 | 2023-05-05 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
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