CN110323267B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括衬底以及位于衬底上多个分立的鳍部，所述基底包括相邻的器件区和单扩散断裂隔离区；形成横跨鳍部的多个分立的栅极结构，栅极结构覆盖器件区和单扩散断裂隔离区鳍部的部分顶部和部分侧壁；在器件区栅极结构两侧的鳍部内形成源漏掺杂区；形成源漏掺杂区后，在衬底上形成覆盖栅极结构侧壁的第一介质层；依次刻蚀单扩散断裂隔离区的栅极结构、位于栅极结构下方的鳍部和部分厚度的衬底，单扩散断裂隔离区的第一介质层、鳍部和剩余衬底围成沟槽；在沟槽中形成单扩散断裂隔离结构。通过先形成源漏掺杂区的方式，可提高沟槽的位置精准度，从而提高单扩散断裂隔离结构的隔离效果。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，随着半导体器件尺寸的不断缩小，鳍部的尺寸随之减小，从而造成器件电学性能和良率的下降。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提升半导体器件的电学性能和良率。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于衬底上多个分立的鳍部，所述鳍部的延伸方向为第一方向，垂直于第一方向的为第二方向，所述多个分立的鳍部在第一方向和第二方向呈矩阵排列，沿所述第一方向，所述基底包括相邻的器件区和单扩散断裂隔离区；形成横跨所述鳍部的多个分立的栅极结构，所述栅极结构覆盖所述器件区和单扩散断裂隔离区鳍部的部分顶部和部分侧壁；在所述器件区栅极结构两侧的鳍部内形成源漏掺杂区；形成所述源漏掺杂区后，在所述栅极结构露出的衬底上形成第一介质层，所述第一介质层覆盖所述栅极结构的侧壁；依次刻蚀所述单扩散断裂隔离区的栅极结构、以及位于所述栅极结构下方的鳍部和部分厚度的衬底，所述单扩散断裂隔离区的第一介质层、鳍部和剩余衬底围成沟槽；在所述沟槽中形成单扩散断裂隔离结构。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底以及位于衬底上多个分立的鳍部，所述鳍部的延伸方向为第一方向，垂直于第一方向的为第二方向，所述多个分立的鳍部在第一方向和第二方向呈矩阵排列，沿所述第一方向，所述基底包括相邻的器件区和单扩散断裂隔离；栅极结构，横跨所述器件区的鳍部且覆盖所述鳍部的部分顶部和部分侧壁；源漏掺杂区，位于所述器件区栅极结构两侧的鳍部内；第一介质层，位于所述栅极结构露出的衬底上，所述第一介质层露出所述栅极结构的顶部；沟槽，贯穿所述单扩散断裂隔离区的第一介质层和鳍部，并沿所述沟槽深度方向延伸至所述衬底的部分深度内；单扩散断裂隔离结构，位于所述沟槽内。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在器件区栅极结构两侧的鳍部内形成源漏掺杂区后，依次刻蚀单扩散断裂隔离区的栅极结构、以及位于所述栅极结构下方的鳍部和部分厚度的衬底，使所述单扩散断裂隔离区的第一介质层、鳍部和剩余衬底围成沟槽，并在所述沟槽中形成单扩散断裂隔离(Single diffusion break，SDB)结构；与先在单扩散断裂隔离区的基底内形成单扩散断裂隔离结构、后形成栅极结构和源漏掺杂区的方案相比，本发明通过先形成所述栅极结构和源漏掺杂区的方式，可利用形成所述栅极结构和源漏掺杂区时的对准记号(OverlayMark)，提高所述沟槽的位置精准度，相应能够降低所述单扩散断裂隔离结构与所述源漏掺杂区之间产生对准位移(Overlay Shift)的概率，从而提高所述单扩散断裂隔离结构的隔离效果，降低所述源漏掺杂区与相邻器件区栅极结构发生桥接(Bride)问题的概率，进而使得半导体器件的电学性能和良率得以提升。
可选方案中，在形成所述单扩散断裂隔离结构的步骤中，在沟槽底部部分深度内形成第二介质层后，在所述第二介质层顶部以及所述第二介质层露出的沟槽侧壁形成氮化硅层，所述氮化硅层用于作为应力层，用于向器件沟道的长度方向提供应力(Stress)，从而提高器件的载流子迁移率，进而改善半导体器件的整体性能。
可选方案中，在形成所述单扩散断裂隔离结构的步骤中，刻蚀去除停止层以及所述沟槽中部分厚度的第三介质膜后，在所述第三介质层上形成填充所述沟槽的第四介质膜，所述第四介质膜覆盖所述栅极结构的顶部，且所述第四介质膜的致密度大于所述第三介质层的致密度；由于所述第四介质膜的致密度较大，因此后续采用平坦化工艺去除高于所述栅极结构顶部的第四介质膜后，能够改善所形成第四介质层顶面的碟陷(Dishing)问题，从而较好地实现所述第四介质层的表面平坦化，有利于进一步改善半导体器件的电学性能和良率。
附图说明
图1和图2是一种半导体结构的形成方法中各步骤对应的立体图；
图3是图2沿a1a2割线的剖面结构示意图；
图4至图14是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图；
图15至图23是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图；
图24至图27是本发明半导体结构的形成方法第三实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前半导体器件的电学性能和良率仍有待提高。现结合一种半导体结构的形成方法分析其原因在于：
随着器件尺寸的减小，相邻晶体管之间的距离也随之减小。对于鳍式场效应晶体管而言，相邻鳍部之间的距离越来越小，相邻栅极结构之间的距离也越来越小。具体地，沿鳍部延伸方向，相邻鳍部末端之间的距离(Head to Head，HTH)越来越小，相邻鳍部末端之间距离的减小会使相邻器件之间容易出现桥接的问题，从而造成半导体器件的电学性能和良率的退化。为此，目前引入了单扩散断裂隔离结构。
结合参考图1至图3，图1和图2是一种具有单扩散断裂隔离结构的半导体结构形成方法中各步骤对应的立体图，图3是图2沿a1a2割线的剖面结构示意图。
参考图1，提供基底15，所述基底15包括相邻的器件区I和单扩散断裂隔离区II；在所述单扩散断裂隔离区II的基底内形成单扩散断裂隔离结构20。
具体地，形成所述单扩散断裂隔离结构20的步骤包括：刻蚀所述单扩散断裂隔离区II的基底15，在所述基底15内形成沟槽(未标示)；在所述沟槽内填充介质材料，形成所述单扩散断裂隔离结构20，所述单扩散断裂隔离结构20的顶部低于所述基底15的顶部。
结合参考图2和图3，在所述基底15(如图1所示)的部分表面以及所述单扩散断裂隔离结构20上形成掩膜层(图未示)；，以所述掩膜层为掩膜，刻蚀所述基底15，形成衬底10以及凸出于所述器件区I衬底10上的分立的鳍部11，所述鳍部11的延伸方向为第一方向(如图2中a1a2方向所示)，垂直于第一方向的为第二方向(如图2中b1b2方向所示)，所述多个分立的鳍部11在第一方向和第二方向呈矩阵排列；去除所述掩膜层；去除所述掩膜层后，在所述鳍部11和单扩散断裂隔离结构20上形成栅极结构30，所述栅极结构30横跨所述器件区I的鳍部11且覆盖所述鳍部11的部分顶部和部分侧壁；在所述器件区I栅极结构30两侧的鳍部11内形成源漏掺杂区(图未示)。
所述单扩散断裂隔离结构20用于实现所述第一方向鳍部11之间的隔离。其中，在所述半导体结构的形成工艺中，所述单扩散断裂隔离结构20通常为所形成的第一个结构，因此在形成所述沟槽的光刻制程中，所述基底15上未形成有对准记号，难以精确控制所述沟槽的形成位置，容易导致所述单扩散断裂隔离结构20在所述衬底10和鳍部11内的位置发生偏移，从而影响所述单扩散断裂隔离结构20的隔离效果。
随着器件尺寸的减小，相邻鳍部末端之间的距离越来越小，从而增加了对所述沟槽的形成位置的控制难度，所述单扩散断裂隔离结构20在所述衬底10和鳍部11内的位置发生偏移的概率更高；而且，相邻栅极结构30之间的距离也越来越小，所述单扩散断裂隔离结构20的形成位置发生偏移，还容易导致所述源漏掺杂区与相邻的栅极结构30发生桥接，从而导致半导体器件的电学性能和良率下降。
为了解决所述技术问题，本发明在器件区栅极结构两侧的鳍部内形成源漏掺杂区后，依次刻蚀单扩散断裂隔离区的栅极结构、以及位于所述栅极结构下方的鳍部和部分厚度的衬底，使所述单扩散断裂隔离区的第一介质层、鳍部和剩余衬底围成沟槽，并在所述沟槽中形成单扩散断裂隔离结构；与先在单扩散断裂隔离区的基底内形成单扩散断裂隔离结构、后形成栅极结构和源漏掺杂区的方案相比，本发明通过先形成所述栅极结构和源漏掺杂区的方式，可利用形成所述栅极结构和源漏掺杂区时的对准记号，提高所述沟槽的位置精准度，相应能够降低所述单扩散断裂隔离结构与源漏掺杂区产生对准位移的概率，从而提高所述单扩散断裂隔离结构的隔离效果，降低所述源漏掺杂区与相邻器件区栅极结构发生桥接问题的概率，进而使得半导体器件的电学性能和良率得以提升。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图14是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
结合参考图4和图5，图4是立体图，图5是图4沿A1A2方向割线的剖面结构示意图，提供基底(未标示)，所述基底包括衬底100以及位于衬底100上多个分立的鳍部110，所述鳍部110的延伸方向为第一方向(如图4中A1A2方向所示)，垂直于第一方向的为第二方向(如图4中B1B2方向所示)，所述多个分立的鳍部110在第一方向和第二方向呈矩阵排列，沿所述第一方向，所述基底包括相邻的器件区I和单扩散断裂隔离区II。
所述衬底100用于提供半导体工艺的操作平台，所述鳍部110用于提供所形成鳍式场效应晶体管的沟道。
具体地，在所述衬底100上，所述多个分立的鳍部110沿所述第一方向和第二方向呈阵列排布，且沿所述第一方向，所述基底包括相邻的器件区I和单扩散断裂隔离区II。
所述器件区I的基底用于形成半导体器件(例如鳍式场效应晶体管)，所述单扩散断裂隔离区II的基底用于形成单扩散断裂隔离结构，所述单扩散断裂隔离结构用于对相邻半导体器件起到隔离作用。
需要说明的是，图4中仅示出了在所述第二方向上排布的2个鳍部110。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
本实施例中，通过掩膜干法刻蚀的方式形成所述衬底100和鳍部110。具体地，形成所述衬底100和鳍部110的步骤包括：提供初始基底；在所述初始基底上形成鳍部掩膜层(图未示)；以所述鳍部掩膜层为掩膜，通过干法刻蚀的方式刻蚀部分厚度的初始基底，刻蚀后的剩余初始基底作为衬底100，位于所述衬底100上的凸起作为鳍部110。
本实施例中，形成所述衬底100和鳍部110后，保留位于所述鳍部110顶部的鳍部硬掩膜层。所述鳍部硬掩膜层的材料为氮化硅，后续在进行平坦化处理工艺时，所述鳍部硬掩膜层顶部表面用于定义平坦化处理工艺的停止位置，并起到保护所述鳍部110顶部的作用。
还需要说明的是，继续参考图4和图5，形成所述衬底100和鳍部110后，还包括：在所述鳍部110露出的衬底100上形成隔离结构101(如图4所示)，所述隔离结构101覆盖所述鳍部110的部分侧壁，且所述隔离结构101顶部低于所述鳍部110顶部。
所述隔离结构101用于对相邻半导体器件和相邻鳍部110起到隔离作用。
本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
具体地，形成所述隔离结构101的步骤包括：在所述衬底100上形成隔离膜，所述隔离膜的顶部高于所述鳍部掩膜层的顶部；研磨去除高于所述鳍部掩膜层顶部的隔离膜；去除所述鳍部掩膜层；去除所述鳍部掩膜层后，通过回刻的方式去除部分厚度的剩余隔离膜，形成隔离结构101。
继续参考图4和图5，形成所述隔离结构101后，形成横跨所述鳍部110的多个分立的栅极结构120，所述栅极结构120覆盖所述器件区I和单扩散断裂隔离区II鳍部110的部分顶部和部分侧壁。
所述栅极结构120为伪栅结构(Dummy Gate)，所述栅极结构120用于为后续金属栅极结构的形成占据空间位置。
本实施例中，所述栅极结构120为单层结构，所述栅极结构120的材料为多晶硅。在另一些实施例中，当所述栅极结构为单层结构时，所述栅极结构的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。在其他实施例中，所述栅极结构还可以为叠层结构，包括伪栅氧化层以及位于所述伪栅氧化层上的伪栅层；其中，所述伪栅层的材料可以为多晶硅或非晶碳，所述伪氧化层的材料可以为氧化硅或氮氧化硅。
具体地，形成所述栅极结构120的步骤包括：在所述衬底100上形成伪栅膜，所述伪栅膜横跨所述鳍部110且覆盖所述鳍部110的顶部和侧壁；在所述伪栅膜上形成栅极掩膜层125；以所述栅极掩膜层125为掩膜刻蚀所述伪栅膜，刻蚀后的剩余伪栅膜作为栅极结构120。
本实施例中，所述栅极掩膜层125为硬掩膜层(Hard Mask，HM)，所述栅极掩膜层125的材料为氮化硅，所述栅极掩膜层125用于作为形成所述栅极结构120的刻蚀掩膜，还用于在后续工艺过程中对所述栅极结构120顶部起到保护作用。在其他实施例中，所述栅极掩膜层的材料还可以为氮氧化硅、碳化硅或氮化硼。
结合参考图6，需要说明的是，形成所述栅极结构120后，还包括：在所述栅极结构120的侧壁形成侧墙140。
所述侧墙140用于保护所述栅极结构120的侧壁，还用于定义后续源漏掺杂区的形成位置。
所述侧墙140可以为单层结构或叠层结构，所述侧墙140的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙140为单层结构，所述侧墙140的材料为氮化硅。
本实施例中，所述侧墙140通过沉积侧墙材料并采用无掩膜刻蚀工艺刻蚀所述侧墙材料的方式形成，从而能够去除所述栅极结构120顶部、所述鳍部110顶部和侧壁、以及所述隔离结构101(如图4所示)上的侧墙材料，并保留位于所述栅极结构120侧壁的侧墙材料作为所述侧墙140。
需要说明的是，所述栅极结构120顶部形成有所述栅极掩膜层125，因此所述侧墙140还覆盖所述栅极掩膜层125的侧壁。
继续参考图6，形成所述侧墙140后，还包括：在所述器件区I栅极结构120两侧的鳍部110内形成源漏掺杂区(未标示)。
所述源漏掺杂区用于作为所形成半导体器件的源区或漏区。
本实施例中，所述源漏掺杂区包括应力层130，所述应力层130内具有掺杂离子。
具体地，当所述半导体器件为PMOS器件时，所述应力层130的材料为Si或SiGe，所述应力层130内的掺杂离子为P型离子，例如B、Ga或In；所述应力层130用于为PMOS器件的沟道区提供压应力作用，从而提高PMOS器件的载流子迁移率。
当所述半导体器件为NMOS器件时，所述应力层130的材料为Si或SiC，所述应力层130内的掺杂离子为N型离子，例如P、As或Sb；所述应力层130用于为NMOS器件的沟道区提供拉应力作用，从而提高NMOS器件的载流子迁移率。
结合参考图7，需要说明的是，形成所述源漏掺杂区(未标示)后，还包括：形成覆盖所述源漏掺杂区的接触孔刻蚀停止层(Contact Etch Stop Layer，CESL)150。
所述接触孔刻蚀停止层150的表面用于在后续形成接触孔(CT)的刻蚀工艺中定义刻蚀停止的位置，从而降低各区域出现刻蚀不足或过刻蚀的问题的概率。
本实施例中，所述接触孔刻蚀停止层150的材料为氮化硅。
需要说明的是，为了降低形成所述接触孔刻蚀停止层150的工艺难度，所述接触孔刻蚀停止层150保形覆盖所述侧墙140、栅极掩膜层125、源漏掺杂区、鳍部110和衬底100。
继续参考图7，并结合参考图8，形成所述接触孔刻蚀停止层150后，在所述栅极结构120露出的衬底100上形成第一介质层160(如图8所示)，所述第一介质层160覆盖所述栅极结构120的侧壁。
所述第一介质层160用于实现相邻半导体结构之间的电隔离，还用于定义后续所形成金属栅极结构和单扩散断裂隔离结构的尺寸和位置。
所述第一介质层160的材料为绝缘材料。本实施例中，所述第一介质层160的材料为氧化硅。在其他实施例中，所述第一介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成所述第一介质层160的步骤包括：如图7所示，在所述栅极结构120露出的衬底100上形成介质材料层165，所述介质材料层165覆盖所述栅极掩膜层125顶部；以所述栅极掩膜层125顶部作为停止位置，采用平坦化工艺去除高于所述栅极掩膜层125顶部的介质材料层165，所述平坦化工艺后的剩余介质材料层165作为所述第一介质层160。
需要说明的是，随着半导体结构密度的提高，相邻所述鳍部110之间的距离、相邻所述栅极结构120之间的距离、所述鳍部110与其他半导体结构之间的距离、以及所述栅极结构120与其他半导体结构之间的距离相应缩小，因此为了使所述介质材料层165能实现充分填充，所述介质材料层165可以采用流体化学气相沉积(Flowable Chemical VaporDeposition，FCVD)的方式形成。
还需要说明的是，为了改善所述第一介质层160顶面的碟陷问题，提高所述第一介质层160的表面平坦度，在所述平坦化工艺的过程中，还会去除部分厚度的栅极掩膜层125。本实施例中，为了在提高所述第一介质层160的表面平坦度的同时，保证剩余栅极掩膜层125在后续制程中仍能对所述栅极结构120顶部起到保护作用，在所述平坦化工艺后，剩余栅极掩膜层125的厚度T1(如图8所示)为
Figure BDA0001612745000000091
至
Figure BDA0001612745000000092
结合参考图9至图12，依次刻蚀所述单扩散断裂隔离区II的栅极结构120、以及位于所述栅极结构120下方的鳍部110和部分厚度的衬底100，使所述单扩散断裂隔离区II的第一介质层160、鳍部110和剩余衬底100围成沟槽260(如图12所示)。
所述沟槽260为后续形成单扩散断裂隔离结构提供空间位置，从而实现所述单扩散断裂隔离结构对相邻半导体器件的隔离功能。
与先在单扩散断裂隔离区的基底内形成单扩散断裂隔离结构、后形成栅极结构和源漏掺杂区的方案相比，本实施例通过先形成所述栅极结构120和源漏掺杂区(未标示)的方式，可利用形成所述栅极结构120和源漏掺杂区时的对准记号，提高所述沟槽260的位置精准度，相应能够降低后续单扩散断裂隔离结构与所述源漏掺杂区产生对准位移的概率，从而提高所述单扩散断裂隔离结构的隔离效果，降低所述源漏掺杂区与相邻器件区栅极结构发生桥接问题的概率，进而使得半导体器件的电学性能和良率得以提升。
具体地，形成所述沟槽260的步骤包括：如图10所示，在所述第一介质层160上形成掩膜结构(未标示)，所述掩膜结构内形成有露出所述单扩散断裂隔离区II的栅极掩膜层125顶部的掩膜开口255；如图11所示，以所述掩膜结构为掩膜并以所述单扩散断裂隔离区II的栅极结构120顶部为停止位置，沿所述掩膜开口255刻蚀去除所述栅极掩膜层125；如图12所示，刻蚀去除所述栅极掩膜层125后，以所述掩膜结构为掩膜，依次刻蚀所述单扩散断裂隔离区II的栅极结构120、以及位于所述栅极结构120下方的鳍部110和部分厚度的衬底100，使所述单扩散断裂隔离区II的侧墙140、鳍部110和剩余衬底100围成沟槽260；形成所述沟槽260后，去除所述掩膜结构。
本实施例中，为了提高刻蚀效率以及所述沟槽260的形貌质量，采用干法刻蚀的方式刻蚀所述单扩散断裂隔离区II的栅极掩膜层125、栅极结构120、以及位于所述栅极结构120下方的鳍部110和部分厚度的衬底100。
需要说明的是，在形成所述沟槽260的工艺过程中，通过先以所述单扩散断裂隔离区II的栅极结构120顶部作为刻蚀停止位置，有利于使各单扩散断裂隔离区II的栅极结构120顶部均被露出，从而能够保证各单扩散断裂隔离区II的栅极结构120的去除效果，减小出现栅极结构120残留或基底损伤的概率。
还需要说明的是，本实施例在形成所述第一介质层160后形成所述沟槽260，因此在形成所述沟槽260后，所述第一介质层160能够为所述单扩散断裂隔离区II的侧墙140提供支撑，以免所述侧墙140发生坍塌，有利于保证所述沟槽260的形貌质量。
此外，所述沟槽260底部至所述鳍部110顶部的距离H1(如图12所示)不宜过小，也不宜过大。如果所述距离H1过小，则后续所形成单扩散断裂隔离结构对相邻器件的隔离效果相应会变差，不利于提高半导体器件的电学性能和良率；如果所述距离H1过大，则所述沟槽260底部的剩余衬底100的厚度过小，容易产生工艺风险和副作用，而还会增加形成所述沟槽260的工艺难度，还容易引起所述沟槽260深宽比过大的问题，相应会增加后续单扩散断裂隔离结构在所述沟槽260内的形成难度。为此，本实施例中，所述沟槽260底部至所述鳍部110顶部的距离H1为
Figure BDA0001612745000000111
至
Figure BDA0001612745000000112
所述沟槽260的深度(未标示)不仅根据所述沟槽260底部至所述鳍部110顶部的距离H1而定，还根据所述栅极结构120和栅极掩膜层125的厚度而定。本实施例中，根据实际工艺情况，所述沟槽260的深度为
Figure BDA0001612745000000113
至
Figure BDA0001612745000000114
其中，所述沟槽260的深度指的是：所述沟槽260底部至所述栅极掩膜层125顶部的距离。
如图9和图10所示，本实施例中，所述掩膜结构为叠层结构，形成所述掩膜结构的步骤包括：在所述第一介质层160上形成有机介电层(Organic Dielectric Layer，ODL)230；在所述有机介电层230上形成底部抗反射涂层(Bottom Anti-Reflective Coating，BARC)240；在所述底部抗反射涂层240上形成光刻胶层(图未示)，所述光刻胶层内具有图形开口(图未示)，所述图形开口露出所述单扩散断裂隔离区II的栅极结构120顶部的底部抗反射涂层240；以所述光刻胶层为掩膜，沿所述图形开口依次刻蚀所述底部抗反射涂层240和有机介电层230，形成贯穿所述底部抗反射涂层240和有机介电层230的掩膜开口255(如图10所示)，且刻蚀后的剩余底部抗反射涂层240和有机介电层230用于作为掩膜结构；形成所述掩膜开口255后，去除所述光刻胶层。
所述有机介电层230可采用旋转涂覆的方式形成，具有良好的流动性和填充性能，因此所述有机介电层230能够具有平坦表面，从而为所述底部抗反射涂层240和光刻胶层的形成提供良好的界面基础，进而有利于提高所述图形开口和掩膜开口255的形貌质量，相应提高所述沟槽260(如图12所示)的形貌质量。
通过在所述有机介电层230上形成所述底部抗反射涂层240，能够防止曝光过程中的光线通过所述光刻胶层后，在所述光刻胶层和所述有机介电层230的界面发生反射，有利于使所述光刻胶层均匀曝光，从而提高所述图形开口的形貌质量，进而有利于提高所述沟槽260的形貌质量。
结合参考图13和图14，在所述沟槽260(如图12所示)中形成单扩散断裂隔离结构270(如图14所示)。
随着器件尺寸的减小，沿所述鳍部110的延伸方向，相邻鳍部110末端之间的距离越来越小，相邻栅极结构120之间的距离也越来越小，因此通过所述单扩散断裂隔离结构270，能够使相邻器件之间实现隔离，降低相邻器件之间出现桥接问题的概率，从而使得半导体器件的电学性能和良率得以提升。
为此，所述单扩散断裂隔离结构270的材料为绝缘材料。本实施例中，所述单扩散断裂隔离结构270的材料为氧化硅。氧化硅材料具有较高的工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本，且有利于降低对半导体器件的性能影响。
在另一实施例中，所述单扩散断裂隔离结构的材料还可以为氮氧化硅。在其他实施例中，所述单扩散断裂隔离结构的材料还可以为其他沟槽填充性能较好的绝缘介质材料。
具体地，形成所述单扩散断裂隔离结构270的步骤包括：在所述沟槽260中填充介质膜275(如图13所示)，所述介质膜275覆盖所述第一介质层160顶部；去除高于所述器件区I的栅极结构120顶部的介质膜275，露出所述器件区I的栅极结构120的顶部，并保留所述沟槽260中的剩余介质膜275作为所述单扩散断裂隔离结构270。
本实施例中，所述沟槽260的深度(未标示)为
Figure BDA0001612745000000121
至
Figure BDA0001612745000000122
所述沟槽260的深度较大，因此为了提高所述介质膜275在所述沟槽260的填充质量，形成所述介质膜275的工艺为流体化学气相沉积工艺。
相应的，在形成所述介质膜275之后，还包括：对所述介质膜275进行退火处理，以提高所述介质膜275的致密性，降低所述介质膜275中形成孔洞(Void)缺陷的概率。
本实施例中，采用平坦化工艺去除高于所述器件区I栅极结构120顶部的介质膜275。在其他实施例中，还可以采用干法刻蚀的方式去除高于所述器件区的栅极结构顶部的介质膜，或者，以干法刻蚀工艺和平坦化工艺相结合的方式，去除高于所述器件区栅极结构顶部的介质膜。
具体地，所述器件区I的栅极结构120的顶部形成有所述栅极掩膜层125(如图13所示)，因此在去除高于所述器件区I的栅极结构120顶部的介质膜275的过程中，以所述栅极掩膜层125作为所述平坦化工艺的停止位置，从而有利于提高所述平坦化工艺的均一性，提高所述单扩散断裂隔离结构270的表面平坦度。其中，所述平坦化工艺对所述介质膜275的去除速率远大于对所述栅极掩膜层125的去除速率，因此以所述栅极掩膜层125表面作为停止位置，对所述介质膜275进行平坦化处理后，所述单扩散断裂隔离结构270顶部可以与所述栅极结构120顶部齐平。
相应的，在所述平坦化工艺后，还包括：对所述栅极掩膜层125进行回刻处理，以露出所述器件区I栅极结构120的顶部，从而为后续制程的进行提供工艺基础。本实施例中，所述栅极掩膜层125、侧墙140和接触孔刻蚀停止层150的材料均为氮化硅，因此所述回刻处理还会去除部分侧墙140和接触孔刻蚀停止层150，从而使剩余侧墙140和接触孔刻蚀停止层150能够与所述栅极结构120顶部齐平。
图15至图23是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图。
本实施例与第一实施例的相同之处，在此不再赘述。本实施例与第一实施例的不同之处在于：如图23所示，形成所述单扩散断裂隔离结构370后，所述单扩散断裂隔离结构370包括：第二介质层470，位于所述沟槽460(如图19所示)底部且位于所述基底(未标示)内；氮化硅层480，位于所述第二介质层470顶部以及所述第二介质层470露出的沟槽460侧壁上；第三介质层490，位于所述氮化硅层480上且填充于所述沟槽460内。
因此，所述第二介质层470和所述第三介质层490的材料均为绝缘材料，所述第二介质层470的材料可以为氧化硅或氮氧化硅，所述第三介质层490的材料也可以为氧化硅或氮氧化硅。
本实施例中，为了提高工艺兼容性，减小对半导体器件性能产生的不良影响，所述第二介质层470和第三介质层490的材料相同。
具体地，所述第二介质层470和第三介质层490的材料均为氧化硅。氧化硅材料具有较高的工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本，且有利于降低对半导体器件的性能影响。
本实施例中，在所述单扩散断裂隔离结构370中引入所述氮化硅层480，所述氮化硅层480可用于作为应力层，用于向器件沟道的长度方向提供应力，从而提高器件的载流子迁移率，进而改善半导体器件的整体性能。
以下结合附图，对本实施例所述形成方法做详细说明。
参考图15，形成第一介质层360后，形成覆盖所述第一介质层360和栅极结构320顶部的停止层410。
为了使后续形成的氮化硅层480(如图23所示)仅形成于所述第二介质层470(如图19所示)顶部以及所述第二介质层470露出的沟槽460(如图19所示)侧壁上，形成所述氮化硅层480的制程通常包括刻蚀工艺，所述停止层410的顶部用于在所述刻蚀工艺中定义刻蚀停止的作用，从而提高所述刻蚀工艺的均一性，降低各区域出现刻蚀不足或刻蚀过量的问题的概率。
因此，所述氮化硅层480的材料和所述停止层410的材料具有较高的刻蚀选择比。
本实施例中，所述停止层410的材料为氧化硅。氧化硅材料具有较高的工艺兼容性，且氧化硅材料为易于被去除的材料，能够降低后续去除所述停止层410的工艺难度。
本实施例中，形成所述停止层410的工艺为等离子体增强化学气相沉积(PlasmaEnhanced Chemical Vapor Deposition，PECVD)工艺，从而有利于提高所述停止层410的致密度和表面平坦度，进而提高所述停止层410的刻蚀停止的效果。
需要说明的是，所述停止层410的厚度T2不宜过小，也不宜过大。如果所述停止层410的厚度T2过小，所述停止层410难以起到刻蚀停止的作用，在所述刻蚀工艺的过程中，所述第一介质层360和栅极结构320受到刻蚀损伤的概率较高；如果所述停止层410的厚度T2过大，则容易增加后续去除所述停止层410的工艺难度，且还会造成工艺成本和工艺资源的浪费。为此，本实施例中，所述停止层410的厚度T2为
Figure BDA0001612745000000141
至
Figure BDA0001612745000000142
继续参考图15，在所述刻蚀停止层410上形成保护层420。
所述保护层420用于在形成所述第二介质层470(如图19所示)的工艺过程中，对所述第一介质层360和栅极结构320顶部起到保护作用，减小所述第一介质层360和栅极结构320受到刻蚀损伤的概率。
因此，所述第二介质层470的材料和所述保护层420的材料具有较高的刻蚀选择比。
本实施例中，所述保护层420的材料为氮化硅。所述保护层420的材料和所述氮化硅层480(如图23所示)的材料相同，从而能够在后续形成所述氮化硅层480的工艺过程中，去除所述保护层420，有利于简化工艺步骤、降低工艺难度。
本实施例中，形成所述保护层420的工艺为等离子体增强化学气相沉积工艺，从而有利于提高所述保护层420的致密度和表面平坦度，进而提高所述保护层420对所述第一介质层360和栅极结构320的保护效果。
需要说明的是，所述保护层420的厚度T3不宜过小，也不宜过大。如果所述保护层420的厚度T3过小，容易导致所述保护层420不足以保护所述第一介质层360和栅极结构320；如果所述保护层420的厚度T3过大，则容易增加后续去除所述保护层420的工艺难度，且还会造成工艺成本和工艺资源的浪费。为此，本实施例中，所述保护层420的厚度T3为
Figure BDA0001612745000000151
至
Figure BDA0001612745000000152
还需要说明的是，对形成所述停止层410之前的步骤的具体描述，可参考第一实施例中的相应描述，本实施例在此不再赘述。
结合参考图16和图17，依次刻蚀单扩散断裂隔离区II的栅极结构320、以及位于所述栅极结构320下方的鳍部310和部分厚度的衬底300，使所述单扩散断裂隔离区II的侧墙340、鳍部310和剩余衬底300围成沟槽460(如图17所示)。
具体地，形成所述沟槽460的步骤包括：如图16所示，在所述保护层420上形成掩膜结构(未标示)，所述掩膜结构内形成有露出所述单扩散断裂隔离区II的栅极掩膜层325顶部的掩膜开口455；以所述掩膜结构为掩膜并以所述单扩散断裂隔离区II的栅极结构320顶部为停止位置，沿所述掩膜开口455依次刻蚀所述单扩散断裂隔离区II栅极结构320顶部的保护层420、停止层410和栅极掩膜层325；如图17所示，刻蚀去除所述栅极掩膜层325后，以所述掩膜结构为掩膜，依次刻蚀所述单扩散断裂隔离区II的栅极结构320、以及位于所述栅极结构320下方的鳍部310和部分厚度的衬底300，使所述单扩散断裂隔离区II的侧墙340、鳍部310和剩余衬底300围成沟槽460；形成所述沟槽460后，去除所述掩膜结构。
本实施例中，所述掩膜结构为叠层结构，所述掩膜结构包括：位于所述第一介质层360上的有机介电层430以及位于所述有机介电层430上的底部抗反射涂层440。
本实施例中，所述沟槽460底部至所述鳍部310顶部的距离(未标示)为
Figure BDA0001612745000000161
至
Figure BDA0001612745000000162
需要说明的是，所述沟槽460的深度(未标示)不仅根据所述沟槽460底部至所述鳍部310顶部的距离而定，还根据所述栅极结构320和栅极掩膜层325的厚度而定。本实施例中，根据实际工艺情况，所述沟槽460的深度为
Figure BDA0001612745000000163
至
Figure BDA0001612745000000164
其中，所述沟槽460的深度指的是：所述沟槽460底部至所述栅极掩膜层325栅极结构320顶部的距离。
对形成所述掩膜结构以及形成所述沟槽460的步骤的具体描述，可参考第一实施例中的相应描述，本实施例在此不再赘述。
参考图18，在所述沟槽460(如图17所示)内形成第一介质膜475，所述第一介质膜475覆盖所述保护层420顶部。
所述第一介质膜475用于为后续第二介质层的形成提供工艺基础。
为此，本实施例中，所述第一介质膜475的材料为氧化硅。在另一实施例中，所述第一介质膜的材料还可以为氮氧化硅。在其他实施例中，所述第一介质膜的材料还可以为其他沟槽填充性能较好的绝缘材料。
本实施例中，所述沟槽460的深度(未标示)为
Figure BDA0001612745000000165
至
Figure BDA0001612745000000166
所述沟槽460的深度较大，且所述停止层410的厚度T2(如图15所示)为
Figure BDA0001612745000000167
至
Figure BDA0001612745000000168
所述保护层420的厚度T3(如图15所示)为
Figure BDA0001612745000000169
至
Figure BDA00016127450000001610
因此为了提高所述第一介质膜475在所述沟槽460内、以及在所述停止层410和保护层420之间的填充质量，形成所述第一介质膜475的工艺为流体化学气相沉积工艺。
相应的，在形成所述第一介质膜475之后，还包括：对所述第一介质膜475进行退火处理，以提高所述第一介质膜475的致密性，降低所述第一介质膜475中形成孔洞缺陷的概率。
参考图19，刻蚀位于所述保护层420顶部以及所述沟槽460内的部分第一介质膜475(如图18所示)，保留所述沟槽460底部部分深度内的第一介质膜475作为第二介质层470。
所述第二介质层470用于作为单扩散断裂隔离结构的一部分。
本实施例中，为了提高对所述第一介质膜475的刻蚀效率，采用干法刻蚀的方式刻蚀去除部分厚度的第一介质膜475，以形成所述第二介质层470。
需要说明的是，采用干法刻蚀工艺对部分第一介质膜475进行刻蚀后，还包括：对形成有所述第二介质层470的沟槽460进行SiCoNi清洗，从而去除所述沟槽460侧壁和底部的自然氧化层，进而为后续膜层的形成提供良好的界面基础。SiCoNi清洗是一种低强度的化学刻蚀方法，与利用等离子体进行轰击的传统刻蚀工艺相比，SiCoNi清洗是在没有等离子体和粒子轰击的环境中去除所述自然氧化层的，因此通过SiCoNi清洗的方式，可以降低对所述沟槽460底部和侧壁的膜层结构的损伤。
本实施例中，后续所形成的单扩散断裂隔离结构还包括位于所述第二介质层470上的氮化硅层，所述氮化硅层用于向器件沟道的长度方向提供应力，以提高器件的载流子迁移率，因此所述第二介质层470的顶部低于所述鳍部310的顶部，从而使后续所形成的氮化硅层更靠近器件沟道，提高所述氮化硅层提供应力的效果。
但是，所述第二介质层470顶部至所述鳍部310顶部的距离H2不宜过小，也不宜过大。如果所述距离H2过小，则容易降低后续所述氮化硅层提供应力的效果；如果所述距离H2过大，剩余第二介质层470的厚度相应过小，容易影响后续所形成的单扩散断裂隔离结构的隔离效果，且容易增加刻蚀所述第一介质膜475的工艺难度。为此，本实施例中，所述第二介质层470顶部至所述鳍部310顶部的距离H2为
Figure BDA0001612745000000171
至
Figure BDA0001612745000000172
参考图20，形成保形覆盖所述第二介质层470顶部、所述第二介质层470露出的沟槽460侧壁、所述停止层410侧壁、以及所述保护层410表面的氮化硅膜485。
所述氮化硅膜485用于为后续在所述沟槽460的底部和侧壁形成氮化硅层提供工艺基础。
本实施例中，为了提高所述氮化硅膜485在所述沟槽460中以及所述保护层410表面的台阶覆盖能力，采用原子层沉积工艺形成所述氮化硅膜485。
需要说明的是，所述氮化硅膜485的厚度(未标示)越大，后续所述氮化硅层提供应力的效果越好。但是，所述氮化硅膜485的厚度不宜过大，否则反而容易降低所述氮化硅膜485在所述沟槽460中的形成质量。为此，本实施例中，所述氮化硅膜485的厚度为
Figure BDA0001612745000000181
至
Figure BDA0001612745000000182
参考图21，在所述氮化硅膜485上形成填充所述沟槽460(如图20所示)的第二介质膜495，所述第二介质膜495覆盖所述氮化硅膜485顶部。
所述第二介质膜495用于为后续第三介质层的形成提供工艺基础。
为此，本实施例中，所述第二介质膜495的材料为氧化硅。在另一实施例中，所述第二介质膜的材料还可以为氮氧化硅。在其他实施例中，所述第二介质膜的材料还可以为其他沟槽填充性能较好的绝缘材料。
本实施例中，为了提高所述第二介质膜495在所述沟槽460内、以及在所述停止层410和保护层420之间的填充质量，形成所述第二介质膜495的工艺为流体化学气相沉积工艺。
相应的，在形成所述第二介质膜495之后，还包括：对所述第二介质膜495进行退火处理，以提高所述第二介质膜495的致密性，降低所述第二介质膜495中形成孔洞缺陷的概率。
参考图22，以所述停止层410为停止位置，去除高于所述停止层410顶部的第二介质膜495、氮化硅膜485和保护层420(如图21所示)。
通过先以所述停止层410作为停止位置，有利于提高后续所形成第三介质层的表面平坦度。
本实施例中，为了提高制造效率，采用干法刻蚀的方式去除高于所述停止层410顶部的第二介质膜495、氮化硅膜485和保护层420。在其他实施例中，还可以采用平坦化工艺去除高于所述停止层顶部的第二介质膜、氮化硅膜和保护层，或者，还可以采用干法刻蚀工艺和平坦化工艺相结合的方式，去除高于所述停止层顶部的第二介质膜、氮化硅膜和保护层。
参考图23，去除高于所述停止层410(如图22所示)顶部的第二介质膜495(如图21所示)、氮化硅膜485(如图21所示)和保护层420(如图21所示)后，去除所述停止层410以及高于所述器件区I的栅极结构320顶部的氮化硅膜485(如图22所示)和第二介质膜495(如图22所示)，露出所述栅极结构320顶部，并保留所述沟槽460(如图20所示)底部和侧壁的氮化硅膜485作为氮化硅层480，保留所述沟槽460中的剩余第二介质膜495作为第三介质层490，所述沟槽中的第二介质层470、氮化硅层480和第三介质层490用于构成所述单扩散断裂隔离结构370。
本实施例中，所述停止层410的厚度T2(如图15所示)为
Figure BDA0001612745000000191
至
Figure BDA0001612745000000192
所述停止层410的厚度T2的厚度较小，为了提高工艺可控性、降低工艺风险，以所述栅极掩膜层325表面作为停止位置，对所述停止层410、氮化硅膜485和第二介质膜495进行平坦化处理，平坦化处理后的剩余氮化硅膜485作为氮化硅层480、剩余第二介质膜495作为第三介质层490。
通过以所述栅极掩膜层325作为平坦化工艺的停止位置，从而有利于提高所述平坦化工艺的均一性，提高所述氮化硅层480和第三介质层490的表面平坦度。具体地，在所述平坦化处理后，所述氮化硅层480顶部与所述栅极掩膜层325顶部齐平，且由于所述平坦化工艺对所述第二介质膜495的去除速率远大于对所述栅极掩膜层325的去除速率，因此以所述栅极掩膜层325表面作为停止位置对所述第二介质膜495进行平坦化处理后，所述第三介质层490顶部能够与所述栅极结构320顶部齐平。
相应的，为了后续制程的进行，在所述平坦化工艺后，还包括：对所述栅极掩膜层325进行回刻处理，以露出所述器件区I栅极结构320的顶部。本实施例中，所述栅极掩膜层325、侧墙340、接触孔刻蚀停止层350和氮化硅层480的材料均为氮化硅，因此所述回刻处理还会去除部分侧墙340、接触孔刻蚀停止层350和氮化硅层480，从而使剩余侧墙340、接触孔刻蚀停止层350和氮化硅层480能够与所述栅极结构320顶部齐平。
对本实施例所述形成方法的具体描述，可参考第一实施例中的相应描述，本实施例在此不再赘述。
图24至图27是本发明半导体结构的形成方法第三实施例中各步骤对应的结构示意图。
本实施例与第二实施例的相同之处，在此不再赘述。本实施例与第二实施例的不同之处在于：如图27所示，所述第三介质层640的顶部低于所述栅极结构520的顶部，从而在形成有所述第三介质层640的沟槽660(如图25所示)内形成致密度更高的第四介质层650。
由于所述第四介质层650的致密度较大，因此当采用平坦化工艺以形成所述第四介质层650时，能够改善所述第四介质层650顶面的碟陷问题，从而较好地实现所述第四介质层650的表面平坦化，有利于进一步改善半导体器件的电学性能和良率。
以下结合附图，对本实施例所述形成方法做详细说明。
参考图24和图25，去除高于停止层610(如图24所示)顶部的第二介质膜645(如图24所示)、氮化硅膜635和保护层(图未示)后，刻蚀去除所述停止层610以及所述沟槽660(如图25所示)中部分厚度的第二介质膜645，保留所述沟槽660中的剩余第二介质膜645作为第三介质层640(如图25示)。
通过去除所述沟槽660中部分厚度的第二介质膜645，从而为后续形成致密度更高的第四介质层提供空间位置。
具体地，采用SiCoNi刻蚀工艺，刻蚀去除所述停止层610以及所述沟槽660中部分厚度的第二介质膜645。
由于SiCoNi刻蚀工艺具有较高的刻蚀选择性，因此在刻蚀所述停止层610和第二介质膜645的过程中，能够减小对所述侧墙540、接触孔刻蚀停止层550和氮化硅膜635的消耗，有利于减小对所述沟槽660的形貌质量产生的影响。
而且，所述停止层610和所述第二介质膜645的材料相同，因此可以在同一工艺步骤中进行刻蚀，有利于简化工艺步骤、提高刻蚀效率。
需要说明的是，所述第三介质层640顶部至所述栅极结构520顶部的距离H3不宜过小，也不宜过大。如果所述距离H3过大，则所述第二介质膜645的去除量相应过大、后续第四介质层的厚度相应过大，不仅会增加刻蚀所述第二介质膜645以及形成所述第四介质层的工艺难度，还会造成工艺成本和时间的增加；如果所述距离H3过小，后续所形成的第四介质层难以具有平坦表面。为此，本实施例中，所述第三介质层640顶部至所述栅极结构520顶部的距离H3为
Figure BDA0001612745000000211
至
Figure BDA0001612745000000212
还需要说明的是，在去除高于所述停止层610顶部的第二介质膜645、氮化硅膜635和保护层的过程中，以所述停止层410作为停止位置，从而有利于提高剩余第二介质膜645的表面平坦度，进而提高所述第三介质层640的表面平坦度。
其中，对刻蚀去除所述停止层610以及部分厚度第二介质膜645之前的工艺步骤的具体描述，可参考第二实施例中的相应描述，本实施例在此不再赘述。
如图25所示，本实施例中，刻蚀去除所述沟槽660中部分厚度的第二介质膜645(如图24所示)的步骤中，还刻蚀部分厚度的第一介质层560(如图24所示)。
通过在刻蚀所述第二介质膜645的过程中刻蚀所述第一介质层560，能够以所述侧墙540、接触孔刻蚀停止层550和栅极掩膜层525作为刻蚀掩膜，从而避免额外光罩的采用，进而降低了工艺成本。
而且，在前述制程中，所述第一介质层560的质量和表面平坦度下降的概率较高，因此通过去除部分厚度的第一介质层560，后续能够在剩余第一介质层560上形成第四介质层，从而使所述栅极结构520两侧的介质层具有较高的质量和表面平坦度，有利于进一步改善半导体器件的电学性能和良率。
相应的，去除部分厚度的第一介质层560后，剩余第一介质层560顶部至所述栅极结构520顶部的距离(未标示)为
Figure BDA0001612745000000213
至
Figure BDA0001612745000000214
参考图26，在所述第三介质层640上形成填充所述沟槽660(如图25所示)的第三介质膜655，所述第三介质膜655覆盖所述栅极结构520的顶部，且所述第三介质膜655的致密度大于所述第三介质层640的致密度。
所述第三介质膜655用于为后续第四介质层的形成提供工艺基础。
本实施例中，为了提高工艺兼容性，减小对半导体器件性能产生的不良影响，所述第三介质膜655与第二介质层620和第三介质层640的材料均相同。
本实施例中，所述第二介质层620和第三介质层640的材料均为氧化硅，相应的，所述第三介质膜655的材料为氧化硅。在另一实施例中，所述第二介质层和第三介质层的材料还可以为氮氧化硅，则所述第三介质膜的材料相应为氮氧化硅。在其他实施例中，所述第三介质膜的材料还可以为其他沟槽填充性能较好的绝缘材料。
本实施例中，所述第三介质膜655的致密度大于所述第三介质层640的致密度，因此为了提高所述第三介质膜655的致密度，所述第三介质膜655通过高密度等离子体化学气相沉积工艺所形成。
需要说明的是，由于在刻蚀去除所述沟槽660中部分厚度的第二介质膜645(如图24所示)的步骤中，还刻蚀部分厚度的第一介质层560，因此在形成所述第三介质膜655的过程中，所述第三介质膜655还覆盖剩余第一介质层560的顶部。具体地，形成所述第三介质膜655后，所述第三介质膜655覆盖所述栅极掩膜层525、侧墙540、氮化硅膜635、接触孔刻蚀停止层550和剩余第一介质层560顶部。
参考图27，去除高于所述栅极结构520顶部的第三介质膜655(如图26所示)和氮化硅膜635(如图26所示)，保留所述沟槽660(如图25所示)底部和侧壁的氮化硅膜635作为氮化硅层630，保留所述沟槽660中的剩余第三介质膜655作为第四介质层650，所述沟槽660中的第四介质层650、第三介质层640、氮化硅层630和第二介质层620用于构成单扩散断裂隔离结构570。
具体地，以所述栅极掩膜层525表面作为停止位置，对所述第三介质膜655和氮化硅膜635进行平坦化处理，平坦化处理后的剩余氮化硅膜635作为氮化硅层630、剩余第二介质膜655作为第三介质层650。
通过以所述栅极掩膜层525作为平坦化工艺的停止位置，从而有利于提高所述平坦化工艺的均一性，进而提高所述氮化硅层630和第四介质层650的表面平坦度。本实施例中，在所述平坦化处理后，所述氮化硅层630顶部与所述栅极掩膜层525顶部齐平，且由于所述平坦化工艺对所述第三介质膜655的去除速率远大于对所述栅极掩膜层525的去除速率，因此以所述栅极掩膜层525表面作为停止位置对所述第三介质膜655进行平坦化处理后，所述第四介质层650顶部能够与所述栅极结构520顶部齐平。
相应的，为了后续制程的进行，在所述平坦化工艺后，还包括：对所述栅极掩膜层525进行回刻处理，以露出所述器件区I栅极结构520的顶部。本实施例中，所述栅极掩膜层525、侧墙540、接触孔刻蚀停止层550和氮化硅层630的材料均为氮化硅，因此所述回刻处理还会去除部分侧墙540、接触孔刻蚀停止层550和氮化硅层630，从而使剩余侧墙540、接触孔刻蚀停止层550和氮化硅层630能够与所述栅极结构520顶部齐平。
对本实施例所述形成方法的具体描述，可结合参考第一实施例和第二实施例中的相应描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构。
继续参考图14，示出了本发明半导体结构第一实施例的结构示意图。
所述半导体结构包括：基底(未标示)，所述基底包括衬底100以及位于衬底100上多个分立的鳍部110，所述鳍部110的延伸方向为第一方向(如图4中A1A2方向所示)，垂直于第一方向的为第二方向(如图4中B1B2方向所示)，所述多个分立的鳍部110在第一方向和第二方向呈矩阵排列，沿所述第一方向，所述基底包括相邻的器件区I和单扩散断裂隔离区II；栅极结构120，横跨所述器件区I的鳍部110且覆盖所述鳍部110的部分顶部和部分侧壁；源漏掺杂区(未标示)，位于所述器件区I栅极结构120两侧的鳍部110内。
所述衬底100用于提供半导体工艺的操作平台，所述鳍部110用于提供鳍式场效应晶体管的沟道。
具体地，在所述衬底100上，所述多个分立的鳍部110沿所述第一方向和第二方向呈阵列排布，且沿所述第一方向，所述基底包括相邻的器件区I和单扩散断裂隔离区II。
所述器件区I的基底用于形成半导体器件(例如鳍式场效应晶体管)，所述单扩散断裂隔离区II的基底用于形成单扩散断裂隔离结构，所述单扩散断裂隔离结构用于对相邻半导体器件起到隔离作用。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，所述鳍部的材料也可以与所述衬底的材料不同。
所述栅极结构120为伪栅结构(Dummy Gate)，所述栅极结构120用于为金属栅极结构的形成占据空间位置。在其他实施例中，所述栅极结构还可以为金属栅极结构。
本实施例中，所述栅极结构120为单层结构，所述栅极结构120的材料为多晶硅。在另一些实施例中，当所述栅极结构为单层结构时，所述栅极结构的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。在其他实施例中，所述栅极结构还可以为叠层结构，包括伪栅氧化层以及位于所述伪栅氧化层上的伪栅层，其中，所述伪栅层的材料可以为多晶硅或非晶碳，所述伪氧化层的材料可以为氧化硅或氮氧化硅。
所述源漏掺杂区用于作为所形成半导体器件的源区或漏区。
本实施例中，所述源漏掺杂区包括应力层130，所述应力层130内具有掺杂离子。
具体地，所述半导体器件为PMOS器件时，所述应力层130的材料为Si或SiGe，所述应力层130内的掺杂离子为P型离子，例如B、Ga或In；所述应力层130用于为PMOS器件的沟道区提供压应力作用，从而提高PMOS器件的载流子迁移率。
当所述半导体器件为NMOS器件时，所述应力层130的材料为Si或SiC，所述应力层130内的掺杂离子为N型离子，例如P、As或Sb；所述应力层130用于为NMOS器件的沟道区提供拉应力作用，从而提高NMOS器件的载流子迁移率。
需要说明的是，所述半导体结构还包括：侧墙140，位于所述栅极结构120的侧壁上；接触孔刻蚀停止层150，覆盖所述源漏掺杂区。
所述侧墙140用于保护所述栅极结构120的侧壁，还用于定义所述源漏掺杂区的形成位置。
所述侧墙140可以为单层结构或叠层结构，所述侧墙140的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙140为单层结构，所述侧墙140的材料为氮化硅。
所述接触孔刻蚀停止层150的表面用于在形成接触孔的刻蚀工艺中定义刻蚀停止的位置，从而降低各区域出现刻蚀不足或过刻蚀的问题的概率。本实施例中，所述接触孔刻蚀停止层150的材料为氮化硅。
需要说明的是，为了降低形成所述接触孔刻蚀停止层150的工艺难度，所述接触孔刻蚀停止层150保形覆盖所述侧墙140的侧壁、源漏掺杂区、鳍部110和衬底100。
继续参考图14，所述半导体结构还包括：第一介质层160，位于所述栅极结构120露出的衬底100上，所述第一介质层160露出所述栅极结构120的顶部；沟槽260(如图12所示)，贯穿所述单扩散断裂隔离区II的第一介质层160和鳍部110，并沿所述沟槽260深度方向延伸至所述衬底100的部分深度内；单扩散断裂隔离结构270，位于所述沟槽260内。
所述第一介质层160位于所述器件区I栅极结构120露出的接触孔刻蚀停止层150上，所述第一介质层160用于实现相邻半导体结构之间的电隔离，还用于定义半导体结构中金属栅极结构和所述单扩散断裂隔离结构270的尺寸和位置。
本实施例中，为了向后续制程提供良好的工艺平台，所述第一介质层160顶部和所述栅极结构120顶部齐平。
所述第一介质层160的材料为绝缘材料。本实施例中，所述第一介质层160的材料为氧化硅。在其他实施例中，所述第一介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
所述单扩散断裂隔离结构270贯穿所述单扩散断裂隔离区II的第一介质层160和鳍部110，并位于所述衬底100的部分深度内，通过所述单扩散断裂隔离结构270，能够使相邻半导体器件之间实现隔离，降低相邻半导体器件之间出现桥接问题的概率，从而使得半导体器件的电学性能和良率得以提升。
为此，所述单扩散断裂隔离结构270的材料为绝缘材料。本实施例中，所述单扩散断裂隔离结构270的材料为氧化硅。氧化硅材料具有较高的工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本，且有利于降低对半导体器件的性能影响。
在另一实施例中，所述单扩散断裂隔离结构的材料还可以为氮氧化硅。在其他实施例中，所述单扩散断裂隔离结构的材料还可以为其他沟槽填充性能较好的绝缘材料。
所述单扩散断裂隔离结构270底部至所述鳍部110顶部的距离(未标示)不宜过小，也不宜过大。如果所述距离过小，则所述单扩散断裂隔离结构270对相邻器件的隔离效果相应会变差，不利于提高半导体器件的电学性能和良率；如果所述距离过大，则所述单扩散断裂隔离结构270底部的剩余衬底100的厚度过小，容易产生工艺风险和副作用，而还会增加形成所述单扩散断裂隔离结构270的工艺难度，还容易引起所述沟槽260深宽比过大的问题，相应会增加所述单扩散断裂隔离结构270在所述沟槽260内的形成难度。为此，本实施例中，所述单扩散断裂隔离结构270的底部至所述鳍部110顶部的距离为
Figure BDA0001612745000000261
至
Figure BDA0001612745000000262
其中，所述单扩散断裂隔离结构270的厚度不仅根据所述单扩散断裂隔离结构270底部至所述鳍部110顶部的距离而定，还根据所述栅极结构120的厚度而定。
需要说明的是，本实施例中，所述沟槽260通过去除所述单扩散断裂隔离区II的栅极结构的方式形成，也就是说，在形成所述第一介质层160后，刻蚀所述单扩散断裂隔离区II的栅极结构、以及位于所述栅极结构下方的鳍部110和部分厚度的衬底100，从而形成所述沟槽260，以容纳所述单扩散断裂隔离结构270。
与先在单扩散断裂隔离区的基底内形成单扩散断裂隔离结构、后形成栅极结构和源漏掺杂区的方案相比，本实施例通过先形成所述栅极结构120和源漏掺杂区、后形成所述单扩散断裂隔离结构270的方式，可利用形成所述栅极结构120和源漏掺杂区时的对准记号，提高所述沟槽260的位置精准度，相应能够降低所述单扩散断裂隔离结构270与所述源漏掺杂区产生对准位移的概率，从而提高所述单扩散断裂隔离结构270的隔离效果，降低所述源漏掺杂区与相邻器件区I栅极结构120发生桥接问题的概率，进而使得半导体器件的电学性能和良率得以提升。
相应的，本实施例中，所述侧墙140还位于所述单扩散断裂隔离结构270和所述接触孔刻蚀停止层150之间。
所述半导体结构可以采用第一实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考第一实施例中的相应描述，本实施例在此不再赘述。
继续参考图23，示出了本发明半导体结构第二实施例的结构示意图。
本实施例与第一实施例的相同之处，在此不再赘述。本实施例与第一实施例的不同之处在于：所述单扩散断裂隔离结构370包括：第二介质层470，位于所述沟槽460(如图20所示)底部且位于所述基底(未标示)内；氮化硅层480，位于所述第二介质层470顶部以及所述第二介质层470露出的沟槽460侧壁上；第三介质层490，位于所述氮化硅层480上且填充于所述沟槽460内。
因此，所述第二介质层470和所述第三介质层490的材料均为绝缘材料，所述第二介质层470的材料可以为氧化硅或氮氧化硅，所述第三介质层490的材料也可以为氧化硅或氮氧化硅。在其他实施例中，所述第二介质层和所述第三介质层的材料还可以为其他沟槽填充性能较好的绝缘材料。
本实施例中，为了提高工艺兼容性，减小对半导体器件性能产生的不良影响，所述第二介质层470和第三介质层490的材料相同。
具体地，所述第二介质层470和第三介质层490的材料均为氧化硅。氧化硅材料具有较高的工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本，且有利于降低对半导体器件的性能影响。
所述氮化硅层480用于作为应力层，用于向器件沟道的长度方向提供应力，从而提高器件的载流子迁移率，进而改善半导体器件的整体性能。
需要说明的是，所述氮化硅层480的厚度(未标示)越大，所述氮化硅层480提供应力的效果越好。但是，所述氮化硅层480的厚度不宜过大，否则反而容易降低所述氮化硅层480在所述沟槽460中的形成质量。为此，本实施例中，所述氮化硅层480的厚度为
Figure BDA0001612745000000281
至
Figure BDA0001612745000000282
本实施例中，所述氮化硅层480用于向器件沟道的长度方向提供应力，因此所述第二介质层470的顶部低于所述鳍部310的顶部，从而使所述氮化硅层480更靠近器件沟道，提高所述氮化硅层480提供应力的效果。
但是，所述第二介质层470顶部至所述鳍部310顶部的距离H2(如图19所示)不宜过小，也不宜过大。如果所述距离H2过小，则容易降低所述氮化硅层480提供应力的效果，且容易增加刻蚀形成所述第二介质层470的工艺难度；如果所述距离H2过大，所述第二介质层470的厚度相应过小，容易影响所述单扩散断裂隔离结构370的隔离效果。为此，本实施例中，所述第二介质层470顶部至所述鳍部310顶部的距离H2为
Figure BDA0001612745000000283
至
Figure BDA0001612745000000284
所述半导体结构可以采用第二实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考形成方法第二实施例中的相应描述，本实施例在此不再赘述
继续参考图27，示出了本发明半导体结构第三实施例的结构示意图。
本实施例与第二实施例的相同之处，在此不再赘述。本实施例与第二实施例的不同之处在于：所述第三介质层640的顶部低于所述栅极结构520的顶部，所述单扩散断裂隔离结构370还包括：位于所述第三介质层640上并填充于所述沟槽660(如图25所示)内的第四介质层650，且所述第四介质层650的致密度大于所述第三介质层640的致密度。
形成所述第四介质层650的工艺通常包括平坦化工艺，由于所述第四介质层650的致密度较大，因此当采用平坦化工艺以形成所述第四介质层650时，能够改善所述第四介质层650顶面的碟陷问题，从而较好地实现所述第四介质层650的表面平坦化，有利于进一步改善半导体器件的电学性能和良率。
本实施例中，为了提高工艺兼容性，减小对半导体器件性能产生的不良影响，所述第四介质层650与所述第二介质层620和第三介质层640的材料均相同。其中，可通过选取适宜的形成工艺以提高所述第四介质层650的致密度，例如可选取高密度等离子体化学气相沉积工艺。
本实施例中，所述第二介质层620和第三介质层640的材料均为氧化硅，相应的，所述第四介质层650的材料为氧化硅。在另一实施例中，所述第二介质层和第三介质层的材料还可以为氮氧化硅，则所述第四介质层的材料相应为氮氧化硅。在其他实施例中，所述第四介质层的材料还可以为其他沟槽填充性能较好的绝缘材料。
需要说明的是，所述第四介质层650的厚度(未标示)不宜过小，也不宜过大。所述第三介质层640通常通过沉积和刻蚀相结合的工艺形成，如果所述第四介质层650的厚度过大，则所述第三介质层640的刻蚀量相应过大，不仅会增加刻蚀所述第三介质层640以及形成所述第四介质层650的工艺难度，还会造成工艺成本和时间的增加；如果所述第四介质层650的厚度过小，所述第四介质层650难以具有平坦表面。为此，本实施例中，所述第四介质层650的厚度为
Figure BDA0001612745000000291
至
Figure BDA0001612745000000292
还需要说明的是，在形成所述第三介质层640的刻蚀工艺过程中，为了能够避免额外光罩的采用，降低工艺成本，还会刻蚀部分厚度的第一介质层560。
因此，所述第一介质层560的顶部低于所述栅极结构520的顶部，所述第一介质层560顶部至所述栅极结构520顶部的距离(未标示)为
Figure BDA0001612745000000293
至
Figure BDA0001612745000000294
本实施例中，所述第四介质层650还覆盖所述第一介质层560的顶部。
在所述半导体结构的形成过程中，所述第一介质层560的质量和表面平坦度下降的概率较高，因此通过采用所述第四介质层650代替部分厚度的第一介质层560，能够使所述栅极结构520两侧的介质层具有较高的质量和表面平坦度，相应也有利于进一步改善半导体器件的电学性能和良率。
所述半导体结构可以采用第三实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考形成方法第三实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及位于衬底上多个分立的鳍部，所述鳍部的延伸方向为第一方向，垂直于第一方向的为第二方向，所述多个分立的鳍部在第一方向和第二方向呈矩阵排列，沿所述第一方向，所述基底包括相邻的器件区和单扩散断裂隔离区；
形成横跨所述鳍部的多个分立的栅极结构，所述栅极结构覆盖所述器件区和单扩散断裂隔离区鳍部的部分顶部和部分侧壁；
在所述器件区栅极结构两侧的鳍部内形成源漏掺杂区；
形成所述源漏掺杂区后，在所述栅极结构露出的衬底上形成第一介质层，所述第一介质层覆盖所述栅极结构的侧壁；
依次刻蚀所述单扩散断裂隔离区的栅极结构、以及位于所述栅极结构下方的鳍部和部分厚度的衬底，所述单扩散断裂隔离区的第一介质层、鳍部和剩余衬底围成沟槽；
在所述沟槽中形成单扩散断裂隔离结构，所述单扩散断裂隔离结构包括：第二介质层，位于所述沟槽底部，且所述第二介质层的顶部低于所述鳍部的顶部；氮化硅层，保型覆盖于所述第二介质层顶面和第二介质层露出的沟槽侧壁上，所述氮化硅层用于向器件沟道的长度方向提供应力；第三介质层，位于所述氮化硅层上且填充沟槽，所述第三介质层顶部低于所述栅极结构顶部；第四介质层，位于所述第三介质层上并填充于所述沟槽内，所述第四介质层的致密度大于所述第三介质层的致密度。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述沟槽底部至所述鳍部顶部的距离为
Figure FDA0003894438380000011
至
Figure FDA0003894438380000012
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一介质层后，依次刻蚀所述单扩散断裂隔离区的栅极结构、以及位于所述栅极结构下方的鳍部和部分厚度的衬底之前，还包括：形成覆盖所述第一介质层和栅极结构顶部的停止层；
在所述停止层上形成保护层；
依次刻蚀位于所述单扩散断裂隔离区栅极结构顶部的保护层和停止层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述沟槽中形成单扩散断裂隔离结构的步骤包括：在所述沟槽内形成第一介质膜，所述第一介质膜覆盖所述保护层顶部；
刻蚀位于所述保护层顶部以及所述沟槽内的部分第一介质膜，保留所述沟槽底部部分深度内的第一介质膜作为第二介质层；
形成保形覆盖所述第二介质层顶部、所述第二介质层露出的沟槽侧壁、所述停止层侧壁、以及所述保护层表面的氮化硅膜；
在所述氮化硅膜上形成填充所述沟槽的第二介质膜，所述第二介质膜覆盖所述氮化硅膜顶部；
以所述停止层为停止位置，去除高于所述停止层顶部的第二介质膜、氮化硅膜和保护层；
去除高于所述停止层顶部的第二介质膜、氮化硅膜和保护层后，刻蚀去除所述停止层以及所述沟槽中部分厚度的第二介质膜，保留所述沟槽中的剩余第二介质膜作为第三介质层；
在所述第三介质层上形成填充所述沟槽的第三介质膜，所述第三介质膜覆盖所述栅极结构的顶部，所述第三介质膜的致密度大于所述第三介质层的致密度；
去除高于所述栅极结构顶部的第三介质膜和氮化硅膜，保留所述沟槽底部和侧壁的氮化硅膜作为氮化硅层，保留所述沟槽中的剩余第三介质膜作为第四介质层，所述沟槽中的第四介质层、第三介质层、氮化硅层和第二介质层用于构成所述单扩散断裂隔离结构。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述第一介质膜和第二介质膜的工艺均为流体化学气相沉积工艺，形成所述第三介质膜的工艺为高密度等离子体化学气相沉积，形成所述氮化硅膜的工艺为原子层沉积工艺。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二介质层的材料为氧化硅或氮氧化硅，所述第三介质层的材料为氧化硅或氮氧化硅，所述第四介质层的材料为氧化硅或氮氧化硅。
7.如权利要求4所述的半导体结构的形成方法，其特征在于，刻蚀去除所述沟槽中部分厚度的第二介质膜的步骤中，还刻蚀所述器件区部分厚度的第一介质层；
在所述第三介质层上形成填充所述沟槽的第三介质膜的步骤中，所述第三介质膜还覆盖剩余第一介质层的顶部。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第三介质层顶部至所述栅极结构顶部的距离为
Figure FDA0003894438380000031
至
Figure FDA0003894438380000032
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二介质层顶部至所述鳍部顶部的距离为
Figure FDA0003894438380000033
至
Figure FDA0003894438380000034
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述氮化硅层的厚度为
Figure FDA0003894438380000035
至
Figure FDA0003894438380000036
11.如权利要求3或4所述的半导体结构的形成方法，其特征在于，所述停止层的材料为氧化硅，所述保护层的材料为氮化硅。
12.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底以及位于衬底上多个分立的鳍部，所述鳍部的延伸方向为第一方向，垂直于第一方向的为第二方向，所述多个分立的鳍部在第一方向和第二方向呈矩阵排列，沿所述第一方向，所述基底包括相邻的器件区和单扩散断裂隔离区；
栅极结构，横跨所述器件区的鳍部且覆盖所述鳍部的部分顶部和部分侧壁；
源漏掺杂区，位于所述器件区栅极结构两侧的鳍部内；
第一介质层，位于所述栅极结构露出的衬底上，所述第一介质层露出所述栅极结构的顶部；
沟槽，贯穿所述单扩散断裂隔离区的第一介质层和鳍部，并沿所述沟槽深度方向延伸至所述衬底的部分深度内；
单扩散断裂隔离结构，位于所述沟槽内；所述单扩散断裂隔离结构包括：
第二介质层，位于所述沟槽底部且位于所述基底内，所述第二介质层的顶部低于所述鳍部的顶部；氮化硅层，保型覆盖于所述第二介质层顶部以及所述第二介质层露出的沟槽侧壁上，所述氮化硅层用于向器件沟道的长度方向提供应力；第三介质层，位于所述氮化硅层上且填充于所述沟槽内，所述第三介质层顶部低于所述栅极结构顶部；第四介质层，位于所述第三介质层上并填充于所述沟槽内，所述第四介质层的致密度大于所述第三介质层的致密度。
13.如权利要求12所述的半导体结构，其特征在于，所述单扩散断裂隔离结构的底部至所述鳍部顶部的距离为
Figure FDA0003894438380000041
至
Figure FDA0003894438380000042
14.如权利要求12所述的半导体结构，其特征在于，所述第二介质层的材料为氧化硅或氮氧化硅，所述第三介质层的材料为氧化硅或氮氧化硅。
15.如权利要求12所述的半导体结构，其特征在于，所述第二介质层的材料为氧化硅或氮氧化硅，所述第三介质层的材料为氧化硅或氮氧化硅，所述第四介质层的材料为氧化硅或氮氧化硅。
16.如权利要求12所述的半导体结构，其特征在于，所述器件区的第一介质层顶部低于所述栅极结构顶部；
所述第四介质层还覆盖所述第一介质层的顶部。
17.如权利要求12所述的半导体结构，其特征在于，所述第二介质层顶部至所述鳍部顶部的距离为
Figure FDA0003894438380000043
至
Figure FDA0003894438380000044
18.如权利要求12所述的半导体结构，其特征在于，所述氮化硅层的厚度为
Figure FDA0003894438380000045
至
Figure FDA0003894438380000046
19.如权利要求12所述的半导体结构，其特征在于，所述第四介质层的厚度为
Figure FDA0003894438380000047
至
Figure FDA0003894438380000048
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