CN109427664B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，包括衬底和位于衬底上的鳍部，基底上形成有层间介质层，层间介质层内形成有露出部分基底的栅极开口，栅极开口侧壁上形成有侧墙；对远离基底一侧的部分高度的侧墙侧壁进行减薄处理，未进行减薄处理的侧墙的顶部至多与鳍部顶部齐平；在减薄处理后，在栅极开口的底部和侧壁形成栅介质层；在栅介质层上形成无定型硅层；形成无定型硅层后，对基底进行退火处理；在退火处理后，去除无定型硅层。本发明对远离基底一侧的部分高度的侧墙侧壁进行减薄处理，且未进行减薄处理的侧墙的顶部至多与鳍部顶部齐平，从而降低去除无定型硅层后发生无定型硅层残留问题的概率。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，现有技术形成的半导体结构的性能有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述基底上形成有层间介质层，所述层间介质层内形成有露出部分所述基底的栅极开口，所述栅极开口侧壁上形成有侧墙；对远离所述基底一侧的部分高度的所述侧墙侧壁进行减薄处理，且未进行所述减薄处理的侧墙的顶部至多与所述鳍部顶部齐平；在所述减薄处理后，在所述栅极开口的底部和侧壁形成栅介质层；在所述栅介质层上形成无定型硅层；形成所述无定型硅层后，对所述基底进行退火处理；在所述退火处理后，去除所述无定型硅层。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；层间介质层，位于所述基底上，且所述层间介质层内具有露出部分所述基底的栅极开口；侧墙，至少位于所述栅极开口靠近所述基底一侧的部分侧壁上，且靠近所述基底一侧的所述侧墙顶部至多与所述鳍部顶部齐平；栅介质层，位于所述栅极开口的底部和侧壁上。
与现有技术相比，本发明的技术方案具有以下优点：
在形成栅极开口后，对远离所述基底一侧的部分高度的侧墙侧壁进行减薄处理，且未进行所述减薄处理的侧墙的顶部至多与所述鳍部顶部齐平，从而减小所述栅极开口的深宽比、增大所述鳍部顶部位置处的空间大小，相应增大后续去除无定型硅层的工艺窗口(Process Window)，降低去除所述鳍部和相邻层间介质层之间的无定型硅层的工艺难度，进而降低去除所述无定型硅层后发生无定型硅层残留问题的概率，相应提高所形成半导体结构的性能。
可选方案中，对远离所述基底一侧的部分高度的所述侧墙侧壁进行减薄处理后，未进行所述减薄处理的侧墙的顶部低于所述鳍部顶部，从而增大所述鳍部与相邻层间介质层之间的空间大小，进而有利于进一步降低发生无定型硅层残留问题的概率。
可选方案中，在所述减薄处理后，远离所述基底一侧的部分高度的所述侧墙被去除，从而进一步减小所述栅极开口的深宽比、增大所述鳍部顶部位置处的空间大小，进而有利于进一步降低发生无定型硅层残留问题的概率。
可选方案中，去除所述无定型硅层后，还包括步骤：在所述栅介质层上形成功函数层，在保证去除所述无定型硅层的良好效果的情况下，相应有利于提高所述功函数层的形成质量。
可选方案中，形成所述伪栅层的步骤包括：在所述基底上形成伪栅材料层；在所述伪栅材料层上形成图形化的第一伪栅掩膜层；以所述第一伪栅掩膜层为掩膜，刻蚀所述伪栅材料层，形成分立的初始伪栅层，所述初始伪栅层横跨多个所述鳍部，且位于所述鳍部部分顶部和部分侧壁上；形成所述初始伪栅层后，在所述第一伪栅掩膜层上形成图形层，所述图形层内具有露出部分所述第一伪栅掩膜层的图形开口；沿所述图形开口刻蚀所述第一伪栅掩膜层，将所述第一伪栅掩膜层分割成多个第二伪栅掩膜层；去除所述图形层；去除所述图形层后，以所述第二伪栅掩膜层为掩膜，刻蚀所述初始伪栅层，沿所述初始伪栅层的延伸方向将所述初始伪栅层分割成多个伪栅层。所述图形开口的侧壁与相邻鳍部的间距越小，即所述图形开口所对应位置的层间介质层与相邻鳍部之间的间距越小，则去除所述层间介质层与相邻鳍部之间的无定型硅层的工艺难度越大，因此通过对远离所述基底一侧的部分高度的侧墙侧壁进行减薄处理，以增大去除无定型硅层的工艺窗口，从而在集成电路特征尺寸持续减小的情况下，改善对所述图形开口的侧壁与相邻鳍部的间距设计的限制。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4是采用图1至图3所述形成方法所形成半导体结构的电镜图；
图5至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图17至图20是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，半导体器件的性能仍有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括衬底10以及位于所述衬底10上分立的鳍部11；所述基底上形成有横跨所述鳍部11的伪栅层14，所述伪栅层14覆盖所述鳍部11的部分顶部和部分侧壁；所述伪栅层14的侧壁上形成有侧墙15；所述伪栅层14露出的基底上形成有层间介质层16，所述层间介质层16露出所述伪栅层14顶部。
参考图2，去除所述伪栅层14(如图1所示)，在所述层间介质层16内形成露出部分所述基底的栅极开口25；在所述栅极开口25的底部和侧壁形成栅介质层30，所述栅介质层30还覆盖所述层间介质层16顶部；在所述栅介质层30上形成无定型硅层40；形成所述无定型硅层40后，对所述基底进行退火处理45。
参考图3，在所述退火处理45(如图2所示)后，去除所述无定型硅层40(如图2所示)。
随着集成电路特征尺寸持续减小，所述栅极开口25的开口尺寸越来越小，所述鳍部11与相邻层间介质层16的间距也越来越小，因此去除所述无定型硅层40的工艺难度相应增大，在去除所述无定型硅层40后，容易在所述鳍部11与相邻层间介质层16之间的区域内形成无定型硅层40残留。
特别是，为了适应特征尺寸的持续减小，目前通常采用两张光罩(Mask)以形成所述伪栅层14。具体地，形成所述伪栅层14的步骤包括：在所述基底上形成伪栅材料层；通过曝光显影以及刻蚀工艺，在所述伪栅材料层上形成图形化的第一伪栅掩膜层；以所述第一伪栅掩膜层为掩膜，刻蚀所述伪栅材料层，形成分立的初始伪栅层，所述初始伪栅层横跨多个所述鳍部11，且位于所述鳍部11的部分顶部和部分侧壁上；形成所述初始伪栅层后，通过曝光显影工艺在所述第一伪栅掩膜层上形成图形层，所述图形层内具有露出部分所述第一伪栅掩膜层的图形开口；沿所述图形开口刻蚀所述第一伪栅掩膜层，将所述第一伪栅掩膜层分割成多个第二伪栅掩膜层；去除所述图形层；去除所述图形层后，以所述第二伪栅掩膜层为掩膜，刻蚀所述初始伪栅层，沿所述初始伪栅层的延伸方向将所述初始伪栅层分割成多个伪栅层14。
结合参考图4，图4是采用前述形成方法所形成半导体结构的电镜图，需要说明的是，由于所述图形开口的侧壁与相邻鳍部11的间距较小，相应的，所述图形开口所对应位置的层间介质层16与相邻鳍部11的间距也较小，因此在去除所述无定型硅层40后，在所述图形开口所对应位置的层间介质层16与相邻鳍部11之间的区域内发生无定型硅层40残留的概率更高(如图3中虚线圈或图4中虚线圈所示)。
为了解决所述技术问题，本发明在形成栅极开口后，对远离所述基底一侧的部分高度的侧墙侧壁进行减薄处理，且未进行所述减薄处理的侧墙的顶部至多与所述鳍部顶部齐平，从而减小所述栅极开口的深宽比、增大所述鳍部顶部位置处的空间大小，相应增大后续去除无定型硅层的工艺窗口，降低去除所述鳍部和相邻层间介质层之间的无定型硅层的工艺难度，进而降低去除所述无定型硅层后发生无定型硅层残留问题的概率，相应提高所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图5至图11，提供基底(未标示)，所述基底包括衬底100(如图5所示)以及位于所述衬底100上分立的鳍部110(如图5所示)，所述基底上形成有层间介质层102(如图11所示)，所述层间介质层102内形成有露出部分所述基底的栅极开口115(如图11所示)，所述栅极开口115侧壁上形成有侧墙130(如图11所示)。
本实施例中，所形成半导体结构具有鳍式结构，所述衬底100为后续形成半导体结构提供工艺操作平台，所述鳍部110用于提供所形成鳍式场效应晶体管的沟道。
在一些具体实施例中，所形成半导体结构为静态随机随机存储器(Static RandomAccess Memory，SRAM)。由于SRAM具有高密度、低功耗和较快工作速度等优点，因此广泛应用于集成电路产品中。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
继续参考图5，需要说明的是，形成所述衬底100和鳍部110后，还包括步骤：在所述衬底100上形成隔离结构101，所述隔离结构101覆盖所述鳍部110的部分侧壁，且所述隔离结构101顶部低于所述鳍部110顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件或相邻鳍部110起到隔离作用。
本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅等其他绝缘材料。
以下结合附图，对形成所述层间介质层102、栅极开口115和侧墙130的步骤做详细说明。
结合参考图6和图7，形成横跨所述鳍部110的伪栅层122(如图7所示)，所述伪栅层122覆盖所述鳍部110的部分顶部和部分侧壁。
本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metal gatelast)的工艺以形成半导体结构的金属栅极结构，所述伪栅层122用于为后续金属栅极结构的形成占据空间位置。
本实施例中，所述伪栅层122的材料为多晶硅。在其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
需要说明的是，为了适应集成电路特征尺寸持续减小，采用多重图形化技术形成所述伪栅层122，以改进相邻所述伪栅层122之间的最小间距(Pitch)。本实施例中，采用两张光罩以形成所述伪栅层122。
具体地，形成所述伪栅层122的步骤包括：在所述基底上形成伪栅材料层(图未示)；在所述基底上形成伪栅材料层；在所述伪栅材料层上形成图形化的第一伪栅掩膜层225(如图6所示)；以所述第一伪栅掩膜层225为掩膜，刻蚀所述伪栅材料层，形成分立的初始伪栅层125(如图6所示)，所述初始伪栅层125横跨多个所述鳍部110，且位于所述鳍部110的部分顶部和部分侧壁上；形成所述初始伪栅层125后，通过曝光显影工艺，在所述第一伪栅掩膜层225上形成第一图形层240(如图6所示)，所述第一图形层240内具有露出部分所述第一伪栅掩膜层225的图形开口245(如图6所示)；沿所述图形开口245刻蚀所述第一伪栅掩膜层225，将所述第一伪栅掩膜层225分割成多个第二伪栅掩膜层220(如图7所示)；去除所述第一图形层240；去除所述第一图形层240后，以所述第二伪栅掩膜层220为掩膜，刻蚀所述初始伪栅层125，沿所述初始伪栅层125的延伸方向将所述初始伪栅层125分割成多个伪栅层122。
本实施例中，所述伪栅层122横跨多个所述鳍部110，因此所述伪栅层122还覆盖部分所述隔离结构101。
本实施例中，所述第二伪栅掩膜层220的材料为氮化硅；相应的，所述第一伪栅掩膜层225的材料为氮化硅。在其他实施例中，所述第二伪栅掩膜层的材料还可以为氮氧化硅、碳化硅或氮化硼。
其中，在所述伪栅材料层上形成图形化的第一伪栅掩膜层225的步骤包括：在所述伪栅材料层上形成缓冲层210(如图6所示)；在所述缓冲层210上形成伪栅掩膜材料层；在所述伪栅掩膜材料层上形成平坦层230(如图6所示)；通过曝光显影工艺，在所述平坦层230上形成第二图形层；以所述第二图形层为掩膜，依次刻蚀所述平坦层230和伪栅掩膜材料层，刻蚀后剩余伪栅掩膜材料层作为第一伪栅掩膜层225；去除所述第二图形层。
相应的，以所述第一伪栅掩膜层225为掩膜刻蚀所述伪栅材料层的步骤中，依次刻蚀所述缓冲层210和所述伪栅材料层；沿所述图形开口245刻蚀所述第一伪栅掩膜层225的步骤中，依次刻蚀所述平坦层230和所述第一伪栅掩膜层225；以所述第二伪栅掩膜层220为掩膜刻蚀所述初始伪栅层125的步骤中，依次刻蚀所述缓冲层210和所述初始伪栅层125。
所述缓冲层210用于在形成所述伪栅掩膜材料层时提供缓冲作用，避免直接在所述伪栅材料层上形成所述伪栅掩膜材料层时产生位错的问题。本实施例中，所述缓冲层210的材料为氧化硅。
所述平坦层230顶部为平坦面，因此可以提高所述第一图形层240和第二图形层的曝光质量和形貌质量，从而提高所形成伪栅层122的形貌质量。本实施例中，所述平坦层230的材料为氧化硅。
本实施例中，所述第一图形层240和第二图形层的材料为光刻胶，通过灰化或湿法工艺去除所述第一图形层240和第二图形层。
本实施例中，形成所述伪栅层122后，保留所述第二伪栅掩膜层220，所述第二伪栅掩膜层220在后续工艺过程中用于对所述伪栅层122顶部起到保护作用。
具体到本实施例中，为了减少工艺步骤，形成所述伪栅层122后，还保留所述平坦层230。
还需要说明的是，本实施例中，所述伪栅层122和所述鳍部110之间形成有栅氧化层121，所述栅氧化层121和所述伪栅层122用于构成叠层结构的伪栅结构(Dummy Gate)。
在其他实施例中，也可以根据实际工艺需求，不形成所述栅氧化层。
本实施例中，所述栅氧化层121的材料为氧化硅。在其他实施例中，所述伪氧化层的材料还可以为氮氧化硅。
具体地，在所述基底上形成伪栅材料层之前，形成横跨所述鳍部110的氧化材料层，所述氧化材料层覆盖所述鳍部110的顶部表面和侧壁表面；在形成所述伪栅层122的刻蚀工艺过程中，还刻蚀所述氧化材料层；因此仅被所述伪栅层122覆盖的氧化材料层被保留，且保留的氧化材料层作为所述栅氧化层121，所述栅氧化层121横跨所述鳍部110且覆盖所述鳍部110部分顶部和部分侧壁的表面。
参考图8，在所述伪栅层122的侧壁上形成侧墙130。
所述侧墙130用于在后续工艺中对所述伪栅层122的侧壁起到保护作用，还用于定义后续所形成源漏掺杂区的位置。
所述侧墙130的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙130可以为单层结构或叠层结构。本实施例中，所述侧墙130为单层结构，所述侧墙130的材料为氮化硅。
本实施例中，根据实际工艺需求，沿垂直于所述侧墙130侧壁的方向上，所述侧墙130的厚度为
Figure BDA0001387976900000091
至
Figure BDA0001387976900000092
具体地，形成所述侧墙130的步骤包括：形成保形覆盖所述伪栅层122侧壁、所述缓冲层210侧壁、所述第二伪栅掩膜层220侧壁、以及所述平坦层230侧壁和顶部的侧墙膜，所述侧墙膜还覆盖所述伪栅层122露出的隔离结构101和鳍部110表面；在所述平坦层230顶部的侧墙膜上形成第三图形层(图未示)；以所述第三图形层为掩膜，刻蚀所述侧墙膜，保留所述伪栅层122侧壁、所述缓冲层210侧壁、所述第二伪栅掩膜层220侧壁、以及所述平坦层230侧壁和顶部的侧墙膜，作为所述侧墙130。
其中，使所形成侧墙130还位于所述平坦层230顶部的做法，能够在后续平坦化处理工艺的过程中，使所述平坦层230顶部的侧墙130用于定义平坦化处理工艺的停止位置。
本实施例中，所述第三图形层的材料为光刻胶，通过灰化或湿法工艺去除所述第三图形层。
相应的，形成所述侧墙130后，还包括步骤：在所述伪栅层122两侧的鳍部110内形成源漏掺杂区(图未示)。
具体地，当所形成晶体管为N型晶体管时，所述源漏掺杂区的掺杂离子为N型离子，例如为P、As和Sb中的一种或多种；当所形成晶体管为P型晶体管时，所述源漏掺杂区的掺杂离子为P型离子，例如为B、Ga和In中的一种或多种。
结合参考图9和图10，形成所述侧墙130后，在所述伪栅层122露出的基底(未标示)上形成层间介质层102(如图10所示)，所述层间介质层102露出所述伪栅层122顶部。
所述层间介质层102用于实现相邻半导体结构之间的电隔离。
所述层间介质层102的材料为绝缘材料。本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
具体地，形成所述层间介质层102的步骤包括：通过化学气相沉积(例如：流体化学气相沉积)等方法在所述伪栅层122露出的隔离结构101上形成介质材料层112(如图9所示)，所述介质材料层112覆盖所述侧墙130顶部；采用平坦化工艺，去除高于所述伪栅层122顶部的所述介质材料层112，露出所述伪栅层122，剩余介质材料层112作为所述介质层102。
本实施例中，所述平坦化工艺为化学机械研磨工艺。
具体地，以所述平坦层230顶部的侧墙130作为研磨停止位置，去除高于所述侧墙130顶部的介质材料层112之后，再继续研磨剩余的介质材料层112，直至露出所述伪栅层122顶部。
通过先以所述平坦层230顶部的侧墙130作为研磨停止位置、再继续研磨剩余介质材料层112的方法，能够提高研磨后所形成层间介质层102的厚度均一性和表面平坦度。
相应的，在所述化学机械研磨工艺过程中，还研磨去除所述平坦层230、第二伪栅掩膜层220和缓冲层210，即所形成的层间介质层102顶部与所述伪栅层122顶部齐平；因此，高于所述伪栅层122顶部的侧墙130也被去除。
参考图11，去除所述伪栅层122(如图10所示)，在所述层间介质层102内形成露出部分所述基底的栅极开口115。
所述栅极开口115为后续形成金属栅极结构提供空间位置。
本实施例中，所述伪栅层122横跨所述鳍部110，且覆盖所述鳍部110的部分顶部和部分侧壁，所述伪栅层122和所述鳍部110之间形成有所述栅氧化层121，因此所述栅极开口115露出所述栅氧化层121，且还露出部分所述隔离结构101。
本实施例中，通过干法刻蚀工艺、湿法刻蚀工艺或干法和湿法相结合的刻蚀工艺，去除所述伪栅层122。
参考图12，对远离所述基底一侧的部分高度的所述侧墙130侧壁进行减薄处理255，且未进行所述减薄处理255的侧墙130顶部至多与所述鳍部110顶部齐平。
通过对远离所述基底一侧的部分高度的所述侧墙130侧壁进行减薄处理255，且使未进行所述减薄处理255的侧墙130顶部至多与所述鳍部110顶部齐平，从而减小所述栅极开口115的深宽比、增大所述鳍部110顶部位置处的空间大小；后续步骤还包括在所述栅极开口115中形成栅介质层以及位于所述栅介质层上的无定形硅层，并在退火处理后去除无定形硅层，因此能够增大去除无定型硅层的工艺窗口，相应降低去除所述鳍部110和相邻层间介质层102之间的无定型硅层的工艺难度，进而降低去除所述无定型硅层后发生无定型硅层残留问题的概率，相应提高所形成半导体结构的性能。
特别是，所述伪栅层122通过采用多重图形化技术的方式形成，所述图形开口245(如图6所示)的侧壁与相邻鳍部11的间距较小，相应的，所述图形开口245所对应位置的层间介质层16与相邻鳍部11的间距也较小；因此通过对远离所述基底一侧的部分高度的所述侧墙130侧壁进行减薄处理255，有利于降低所述图形开口245所对应位置的层间介质层102与相邻鳍部11之间的区域(如图12中虚线框所示)内发生无定型硅层残留的概率，从而在集成电路特征尺寸持续减小的情况下，改善对所述图形开口245的侧壁与相邻鳍部110的间距设计的限制。
在一些具体实施例中，当所形成半导体结构为SRAM时，由于SRAM的图形密集度较高，发生无定型硅层残留问题的概率也相应较高，因此通过所述减薄处理255，能够显著改善SRAM区域中鳍部110和相邻层间介质层102之间的无定型硅层的去除效果。
未进行所述减薄处理255的侧墙130顶部至多与所述鳍部110顶部齐平。当未进行所述减薄处理255的侧墙130顶部高于所述鳍部110顶部时，所述鳍部110顶部位置处的栅极开口115尺寸未发生改变，则难以起到提高所述鳍部110和相邻层间介质层102之间无定型硅层的去除效果的作用，尤其是所述图形开口245所对应位置的层间介质层102与相邻鳍部11之间的无定型硅层。
因此，本实施例中，在所述减薄处理255后，未进行所述减薄处理255的侧墙130的顶部低于所述鳍部110的顶部。在其他实施例中，未进行所述减薄处理的侧墙的顶部还可以与所述鳍部的顶部齐平。
其中，通过使未进行所述减薄处理255的侧墙130顶部低于所述鳍部110顶部的做法，从而能够增大所述鳍部110与相邻层间介质层102之间的空间大小、增大所述鳍部110顶部位置处的空间大小，进而有利于进一步降低发生无定型硅层残留问题的概率。
需要说明的是，未进行所述减薄处理255的侧墙130的高度越小，后续去除所述鳍部110和相邻层间介质层102之间无定型硅层的效果越好。但是，未进行所述减薄处理255的侧墙130的高度不宜过小。如果未进行所述减薄处理255的侧墙130的高度过小，则未进行所述减薄处理255的侧墙130难以在后续工艺中对所述基底、所述栅极开口115侧壁的层间介质层102和所述源漏掺杂区起到保护作用，工艺风险较大。为此，本实施例中，在所述减薄处理255后，未进行所述减薄处理255的侧墙130顶部与所述鳍部110顶部的高度差H1(如图12所示)小于或等于
Figure BDA0001387976900000121
本实施例中，所述减薄处理255所采用的工艺为干法刻蚀工艺，从而可以较好地控制对所述侧墙130的刻蚀量和所述高度差H1，避免对剩余侧墙130造成刻蚀损耗。
具体地，采用无掩膜刻蚀的方式进行所述干法刻蚀工艺。相应的，还可以避免额外光罩的使用，从而避免工艺成本的增加。
而且，所述栅极开口115露出的鳍部110表面形成有所述栅氧化层121，所述栅氧化层121能够在刻蚀所述侧墙130的过程中对所述鳍部110起到保护作用，从而防止所述鳍部110受到刻蚀损伤，进而避免对所形成半导体结构的性能产生不良影响。
本实施例中，所述侧墙130的材料为氮化硅，相应的，所述干法刻蚀工艺的参数包括：刻蚀气体为HBr、HCl和CF4中的一种或多种气体，载气为Ar或N2，刻蚀气体的气体流量为20sccm至50sccm，压强为2.5mTorr至7.8mTorr。
在其他实施例中，所述减薄处理所采用的工艺还可以为湿法刻蚀工艺。所述侧墙的材料为氮化硅，所述湿法刻蚀工艺所采用的刻蚀溶液相应为磷酸溶液。
相应的，在所述减薄处理之前，在所述栅极开口内填充保护层，所述保护层露出待进行减薄处理的侧墙侧壁；形成所述保护层后，对所述保护层露出的侧墙侧壁进行减薄处理；在所述减薄处理后，去除所述保护层。
相应的，所述保护层顶部与所述鳍部顶部鳍部，或者低于所述鳍部顶部，且所述保护层顶部与所述鳍部顶部的高度差小于或等于
Figure BDA0001387976900000131
在所述减薄处理后，还去除所述保护层，因此所述保护层的材料为易于被去除的材料，且去除所述保护层的工艺对所述基底、栅氧化层和侧墙的刻蚀损耗较小。本实施例中，所述保护层可以为底部抗反射层、多晶硅层、有机介电层、旋涂碳层或者非晶碳层。
本实施例中，对远离所述基底一侧的部分高度的所述侧墙130侧壁进行所述减薄处理255后，远离所述基底一侧的高度的所述侧墙130仍有保留。也就是说，沿垂直于所述侧墙130侧壁的方向上，所述侧墙130远离所述基底一侧的厚度小于靠近所述基底一侧的厚度，且所述侧墙130朝向所述栅极开口115的侧壁呈单层阶梯状。
通过保留远离所述基底一侧部分厚度的所述侧墙130，能够在降低后续发生无定型硅层残留问题的概率的同时，降低所述减薄处理255的工艺难度，从而降低所述层间介质层102发生刻蚀损耗的概率，且使远离所述基底一侧的部分侧墙130在后续工艺过程中对所述层间介质层102侧壁起到保护作用。
需要说明的是，在所述减薄处理后，沿垂直于所述侧墙130侧壁的方向上，进行过所述减薄处理255的剩余侧墙130的厚度H2(如图12所示)不宜过大，否则改善后续无定型硅层残留问题的效果较差。
为此，本实施例中，在所述减薄处理225后，沿垂直于所述侧墙侧壁的方向上，远离所述基底一侧的剩余侧墙130厚度小于或等于
Figure BDA0001387976900000132
也就是说，进行过所述减薄处理225的剩余侧墙130的厚度小于或等于
Figure BDA0001387976900000133
参考图13，在所述减薄处理225(如图12所示)后，在所述栅极开口115的底部和侧壁形成栅介质层300。
所述栅介质层300用于实现后续所形成金属栅极结构与基底内沟道之间的电隔离。
所述栅介质层300的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料。
本实施例中，所述栅介质层300的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，根据实际工艺需求，所述栅介质层300的厚度为
Figure BDA0001387976900000141
至
Figure BDA0001387976900000142
本实施例中，所述栅极开口115露出所述栅氧化层121表面，所以所述栅介质层300横跨所述鳍部110且覆盖所述栅氧化层121表面，所述栅介质层300还覆盖所述栅极开口115露出的隔离结构101顶部。
本实施例中，所述栅介质层300通过原子层沉积工艺形成于所述栅极开口115中。在其他实施例中，所述栅介质层还可以通过化学气相沉积工艺或物理气相沉积工艺等其他膜层沉积方式形成。
相应的，所述栅介质层300还覆盖所述层间介质层102顶部。
参考图14，在所述栅介质层300上形成无定型硅层400。
所述无定型硅层400用于阻止杂质氧原子扩散至所述栅介质层300，从而有利于提高后续所形成半导体结构的电学性能稳定性。
本实施例中，所述无定型硅层400通过原子层沉积工艺形成于所述栅介质层300上，所述无定型硅层400保形覆盖所述栅介质层300表面。在其他实施例中，所述无定型硅层还可以通过化学气相沉积工艺等其他膜层沉积方式形成。
本实施例中，根据实际工艺需求，所述无定型硅层400的厚度为
Figure BDA0001387976900000143
至
Figure BDA0001387976900000144
继续参考图14，形成所述无定型硅层400后，对所述基底(未标示)进行退火处理450。
所述退火处理450用于对所述栅介质层300进行修复，提高所述栅介质层300的致密度，从而有利于提高所述栅介质层300的质量，进而提高所形成半导体结构的性能。
本实施例中，所述退火处理450的工艺为尖峰退火处理。其中，为了在提高所述栅介质层300质量的同时，避免对所述基底内已有掺杂离子的分布造成不良影响，所述尖峰退火处理的参数包括：退火温度为800℃至1000℃，工艺压强为一个标准大气压。
在另一实施例中，所述退火处理的工艺为激光退火处理。其中，所述激光退火处理的参数包括：退火温度为950℃至1150℃，工艺压强为1E-3托至7E-3托，工艺时间为5毫米至9毫秒。
在其他实施例中，所述退火处理的步骤包括：对所述基底进行尖峰退火处理，并在尖峰退火处理后，对所述基底进行激光退火处理。通过先进行温度较低的尖峰退火处理，再进行温度较高的激光退火的方式，可以避免掺杂离子发生钝化的问题。
参考图15，在所述退火处理450(如图14所示)后，去除所述无定型硅层400(如图14所示)。
通过去除所述无定型硅层400，从而为后续在所述栅介质层300上形成金属栅极提供工艺基础。
本实施例中，为了避免所述栅介质层300受到等离子损伤，采用湿法刻蚀工艺去除所述无定型硅层400。
相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化铵(TMAH)溶液或氨水(NH4OH)，刻蚀溶液的温度为25℃至75℃。
所述鳍部110和相邻层间介质层102的间距较小，所述侧墙130的厚度为
Figure BDA0001387976900000151
至
Figure BDA0001387976900000152
所述栅介质层300的厚度为
Figure BDA0001387976900000153
至
Figure BDA0001387976900000154
所述无定型硅层400的厚度为
Figure BDA0001387976900000155
至
Figure BDA0001387976900000156
使得所述鳍部110和相邻层间介质层102的空间更小，相应增加了去除所述鳍部110和相邻层间介质层102之间的无定型硅层400的工艺难度；所以，本实施例中，由于在形成所述栅介质层300之前，对远离所述基底一侧的部分高度的所述侧墙130侧壁进行了减薄处理255(如图12所示)，且未进行所述减薄处理255的侧墙130顶部至多与所述鳍部110顶部齐平，使所述栅极开口115的深宽比减小、所述鳍部110顶部位置处的空间大小得以增大，因此在所述湿法刻蚀工艺过程中，能够有效去除所述鳍部110和相邻层间介质层102之间的无定型硅层400，改善所述无定型硅层400残留的问题。
结合参考图16，本实施例中，去除所述无定型硅层400(如图14所示)后，还包括步骤：在所述栅介质层300上形成功函数层(图未示)，在形成有所述功函数层的栅极开口115(如图15所示)内填充金属层，形成金属栅极450。
所述栅氧化层121、栅介质层300、功函数层和金属栅极450构成所述半导体结构的金属栅极结构，用于控制所述半导体结构沟道的开启和截断。
所述功函数层用于调节所形成晶体管的阈值电压。所述功函数层的材料可以为Ta、TiN、TaN、TaSiN、TiSiN、TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或几种。
由于所述鳍部110和相邻层间介质层102之间的无定型硅层400能够被有效去除，所述无定型硅层400残留的问题得以改善，因此在保证去除所述无定型硅层400的良好效果的情况下，相应有利于提高所述功函数层的形成质量，进而有利于提高所形成半导体结构的性能。
本实施例中，所述金属栅极450的材料为W。在其他实施例中，所述金属栅极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
具体地，形成所述金属栅极450的步骤包括：在形成有所述功函数层的栅极开口115内填充金属层后，所述金属层还覆盖所述层间介质层102顶部；研磨去除高于所述层间介质层102顶部的金属层，保留所述栅极开口115中的金属层作为所述金属栅极450。
所述层间介质层102顶部还形成有所述栅介质层300以及位于所述栅介质层300上的功函数层，因此在研磨去除高于所述层间介质层102顶部的金属层的步骤中，还研磨去除高于所述层间介质层102顶部的栅介质层300和功函数层。
图17至图20是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前述实施例相同之处，本实施例在此不再赘述。本实施例与前述实施例的不同之处在于：对远离所述基底(未标示)一侧的部分高度的所述侧墙530(如图17所示)侧壁进行减薄处理555后，远离所述基底一侧的部分高度的所述侧墙530被去除。
参考图17，本实施例中，通过调整所述减薄处理555的工艺参数，以去除远离所述基底一侧的部分高度的所述侧墙530。
本实施例中，未进行所述减薄处理555的侧墙530的顶部低于所述鳍部510的顶部，且剩余侧墙530顶部与所述鳍部510顶部的高度差H3小于或等于
Figure BDA0001387976900000171
在其他实施例中，未进行所述减薄处理的侧墙的顶部还可以与所述鳍部顶部齐平。
对所述减薄处理555之前的工艺步骤以及所述减薄处理555的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
通过去除远离所述基底一侧的部分高度的所述侧墙530，从而进一步减小所述栅极开口515的深宽比、增大所述鳍部510顶部位置处的空间大小，进而有利于进一步降低后续发生无定型硅层残留问题的概率。
结合参考图18和图19，在所述减薄处理555(如图17所示)后，在所述栅极开口515的底部和侧壁形成栅介质层600(如图18所示)；在所述栅介质层600上形成无定型硅层700(如图18所示)；形成所述无定型硅层700后，对所述基底(未标示)进行退火处理750(如图18所示)；在所述退火处理750后，去除所述无定型硅层700；去除所述无定型硅层700后，在所述栅介质层600上形成功函数层(图未示)；在形成有所述功函数层的栅极开口515内填充金属层，形成金属栅极750(如图20所示)。
由于在形成所述栅介质层600之前，去除了远离所述基底一侧的部分高度的所述侧墙530，且未进行所述减薄处理555的侧墙530顶部至多与所述鳍部510顶部齐平，从而使所述栅极开口515的深宽比进一步减小、所述鳍部510顶部位置处的空间大小进一步得以增大，因此在去除所述无定型硅层700的工艺过程中，能够有效去除所述鳍部510和相邻层间介质层502之间的无定型硅层700，显著改善无定型硅层700残留的问题。
对上述步骤的具体描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构。
继续参考图20，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底(未标示)，所述基底包括衬底500以及位于所述衬底500上分立的鳍部510；层间介质层502，位于所述基底上且所述层间介质层502内具有露出部分所述基底的栅极开口515(如图19所示)；侧墙530，至少位于所述栅极开口515靠近所述基底一侧的部分侧壁上，且靠近所述基底一侧的所述侧墙530顶部至多与所述鳍部510顶部齐平；栅介质层600，位于所述栅极开口515的底部和侧壁上。
本实施例中，所述半导体结构具有鳍式结构，所述衬底500为所述半导体结构的形成提供工艺操作平台，所述鳍部510用于提供鳍式场效应晶体管的沟道。
对所述衬底500和鳍部510的具体描述，请参考本发明形成方法第一实施例中的相应描述，本实施例在此不再赘述。
需要说明的是，所述半导体结构还包括：位于所述衬底500上的隔离结构501，所述隔离结构501覆盖所述鳍部510的部分侧壁，且所述隔离结构501顶部低于所述鳍部510顶部。
所述隔离结构501作为半导体器件的隔离结构，用于对相邻器件或相邻鳍部510起到隔离作用。
本实施例中，所述隔离结构501的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅等其他绝缘材料。
所述层间介质层502用于实现相邻半导体结构之间的电隔离。
所述层间介质层502的材料为绝缘材料。本实施例中，所述层间介质层502的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他介质材料。
本实施例中，所述衬底500上具有隔离结构501，相应的，所述层间介质层502位于所述隔离结构501上，且所述栅极开口515露出部分所述隔离结构501顶部。
所述侧墙530用于在形成高k栅介质层后形成栅电极层(high k last metal gatelast)的工艺过程中，对伪栅层侧壁起到保护作用，且还用于定义源漏掺杂区的位置。
相应的，所述半导体结构还包括：位于所述栅极开口两侧鳍部110内的源漏掺杂区(图未示)。
具体地，当所述晶体管为N型晶体管时，所述源漏掺杂区的掺杂离子为N型离子，例如为P、As和Sb中的一种或多种；当所述晶体管为P型晶体管时，所述源漏掺杂区的掺杂离子为P型离子，例如为B、Ga和In中的一种或多种。
所述侧墙530的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙530可以为单层结构或叠层结构。本实施例中，所述侧墙530为单层结构，所述侧墙530的材料为氮化硅。根据实际工艺需求，沿垂直于所述侧墙530侧壁的方向上，靠近所述基底一侧的所述侧墙530厚度为
Figure BDA0001387976900000191
至
Figure BDA0001387976900000192
在所述半导体结构的形成过程中，通常在所述栅介质层600上形成无定形硅层，经过退火处理后，再去除所述无定形硅层；本实施例中，位于所述栅极开口515靠近所述基底一侧的部分侧壁上，且靠近所述基底一侧的所述侧墙530顶部至多与所述鳍部510顶部齐平，与靠近所述基底一侧的侧墙顶部高于鳍部顶部的方案相比，或者与所述侧墙覆盖整个栅极开口侧壁的方案相比，减小了所述栅极开口的深宽比、增大了所述鳍部510顶部位置处的空间大小，相应增大了去除无定型硅层的工艺窗口，降低去除所述鳍部510和相邻层间介质层502之间的无定型硅层的工艺难度，进而降低去除所述无定型硅层后发生无定型硅层残留问题的概率，相应提高所述半导体结构的性能。
靠近所述基底一侧的所述侧墙530顶部至多与所述鳍部510顶部齐平。当靠近所述基底一侧的所述侧墙530顶部高于所述鳍部510顶部时，所述鳍部510顶部位置处的栅极开口515尺寸未发生改变，则难以起到提高对所述鳍部510和相邻层间介质层502之间无定型硅层的去除效果的作用。
本实施例中，靠近所述基底一侧的所述侧墙130的顶部低于所述鳍部110的顶部。在其他实施例中，靠近所述基底一侧的所述侧墙的顶部还可以与所述鳍部的顶部齐平。
其中，通过使靠近所述基底一侧的所述侧墙130的顶部低于所述鳍部110的顶部，从而能够增大所述鳍部510与相邻层间介质层502之间的空间大小，进而有利于进一步降低发生无定型硅层残留问题的概率。
需要说明的是，靠近所述基底一侧的所述侧墙530的高度越小，对所述鳍部510和相邻层间介质层502之间无定型硅层的去除效果越好。但是，靠近所述基底一侧的所述侧墙530的高度不宜过小。如果靠近所述基底一侧的所述侧墙530的高度过小，则靠近所述基底一侧的所述侧墙530难以对所述基底、所述栅极开口515侧壁的层间介质层502和源漏掺杂区起到保护作用，工艺风险较大。为此，本实施例中，靠近所述基底一侧的所述侧墙530顶部与所述鳍部510顶部的高度差H3(如图17所示)小于或等于
Figure BDA0001387976900000201
所述栅介质层600用于实现所述半导体结构的金属栅极结构与基底内沟道之间的电隔离。
所述栅介质层600的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料。
本实施例中，所述栅介质层600的材料为HfO2。在其他实施例中，所述栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，根据实际工艺需求，所述栅介质层600的厚度为
Figure BDA0001387976900000202
至
Figure BDA0001387976900000203
本实施例中，所述基底包括衬底500以及位于所述衬底500上分立的鳍部510，因此所述栅介质层600横跨所述鳍部510，且覆盖所述鳍部510的部分顶部和部分侧壁，所述栅介质层600还覆盖所述栅极开口515露出的隔离结构501顶部。
需要说明的是，所述半导体结构还包括位于所述栅介质层600和所述鳍部510之间的栅氧化层521，所述栅氧化层521覆盖所述鳍部510部分顶部和部分侧壁的表面。
本实施例中，所述栅氧化层521的材料为氧化硅。在其他实施例中，所述伪氧化层的材料还可以为氮氧化硅。
还需要说明的是，所述半导体结构还包括：功函数层(图未示)，位于所述栅介质层600上；金属栅极750，位于所述功函数层上且填充于所述栅极开口515内。
所述栅氧化层521、栅介质层600、功函数层和金属栅极750构成所述半导体结构的金属栅极结构，用于控制所述半导体结构沟道的开启和截断。
所述功函数层用于调节晶体管的阈值电压。所述功函数层的材料可以为Ta、TiN、TaN、TaSiN、TiSiN、TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或几种。
其中，由于所述鳍部510和相邻层间介质层502之间的无定型硅层残留问题能够被有效改善，因此所述功函数层的形成质量较高，使所述半导体结构的性能得以改善。
本实施例中，所述金属栅极750的材料为W。在其他实施例中，所述金属栅极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
继续参考图16，示出了本发明半导体结构另一实施例的结构示意图。
本实施例与前述实施例相同之处，本实施例在此不再赘述。本实施例与前述实施例的不同之处在于：所述侧墙130还沿延伸至所述栅极开口115(如图15所示)远离所述基底一侧的剩余侧壁上，其中，沿垂直于所述侧墙130侧壁的方向上，所述侧墙130远离所述基底一侧的厚度小于靠近所述基底一侧的厚度，且所述侧墙130朝向所述栅极开口115的侧壁呈单层阶梯状。
由于所述侧墙130还沿延伸至所述栅极开口115远离所述基底一侧的剩余侧壁上，因此能够降低所述层间介质层102发生刻蚀损耗的概率，且使远离所述基底一侧的部分侧墙130对所述层间介质层102侧壁起到保护作用。
需要说明的是，沿垂直于所述侧墙130侧壁的方向上，所述侧墙130远离所述基底一侧的厚度不宜过大，否则改善无定型硅层残留问题的效果较差。为此，本实施例中，所述侧墙130远离所述基底一侧的厚度小于或等于
Figure BDA0001387976900000221
对所述半导体结构的具体描述，请参考本发明形成方法第一实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及位于所述衬底上分立的鳍部，所述基底上形成有层间介质层，所述层间介质层内形成有露出部分所述基底的栅极开口，所述栅极开口侧壁上形成有侧墙；所述栅极开口垂直于鳍部延伸方向；
形成所述栅极开口后，对远离所述基底一侧的部分高度的所述侧墙侧壁进行减薄处理，且未进行所述减薄处理的侧墙的顶部至多与所述鳍部顶部齐平，在所述减薄处理后，远离所述基底一侧的高度的所述侧墙仍有保留，沿垂直于所述侧墙侧壁的方向上，所述侧墙远离所述基底一侧的厚度小于靠近所述基底一侧的厚度，且所述侧墙朝向所述栅极开口的侧壁呈单层阶梯状；
在所述减薄处理后，在所述栅极开口的底部和侧壁形成栅介质层；
在所述栅极开口的底部和侧壁的栅介质层上形成无定型硅层；
形成所述无定型硅层后，对所述基底进行退火处理；
在所述退火处理后，去除所述无定型硅层，并形成金属栅极结构。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，未进行所述减薄处理的侧墙的顶部低于所述鳍部的顶部，且未进行所述减薄处理的侧墙顶部与所述鳍部顶部的高度差小于或等于
Figure FDA0003073671150000011
3.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述减薄处理之前，沿垂直于所述侧墙侧壁的方向上，所述侧墙的厚度为
Figure FDA0003073671150000012
至
Figure FDA0003073671150000013
在所述减薄处理后，沿垂直于所述侧墙侧壁的方向上，远离所述基底一侧的剩余侧墙的厚度小于或等于
Figure FDA0003073671150000014
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述减薄处理所采用的工艺为干法刻蚀工艺或湿法刻蚀工艺。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙的材料为氮化硅，所述减薄处理所采用的工艺为干法刻蚀工艺；
所述干法刻蚀工艺的参数包括：刻蚀气体为HBr、HCl和CF4中的一种或多种气体，载气为Ar或N2，刻蚀气体的气体流量为20sccm至50sccm，压强为2.5mTorr至7.8mTorr。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述栅极开口露出的鳍部表面还形成有栅氧化层：
采用无掩膜刻蚀的方式进行所述干法刻蚀工艺。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述退火处理的工艺为尖峰退火处理，或者为激光退火处理，或者包括依次进行的尖峰退火处理和激光退火处理。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述无定型硅层的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化铵溶液或氨水，刻蚀溶液的温度为25℃至75℃。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述层间介质层、栅极开口和侧墙的步骤包括：
形成横跨所述鳍部的伪栅层，所述伪栅层覆盖所述鳍部的部分顶部和部分侧壁；
在所述伪栅层的侧壁上形成侧墙；
形成所述侧墙后，在所述伪栅层露出的基底上形成层间介质层，所述层间介质层露出所述伪栅层顶部；
去除所述伪栅层，在所述层间介质层内形成露出部分所述基底的栅极开口。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述伪栅层的步骤包括：在所述基底上形成伪栅材料层；
在所述伪栅材料层上形成图形化的第一伪栅掩膜层；
以所述第一伪栅掩膜层为掩膜，刻蚀所述伪栅材料层，形成分立的初始伪栅层，所述初始伪栅层横跨多个所述鳍部，且位于所述鳍部的部分顶部和部分侧壁上；
形成所述初始伪栅层后，在所述第一伪栅掩膜层上形成图形层，所述图形层内具有露出部分所述第一伪栅掩膜层的图形开口；
沿所述图形开口刻蚀所述第一伪栅掩膜层，将所述第一伪栅掩膜层分割成多个第二伪栅掩膜层；
去除所述图形层；
去除所述图形层后，以所述第二伪栅掩膜层为掩膜，刻蚀所述初始伪栅层，沿所述初始伪栅层的延伸方向将所述初始伪栅层分割成多个伪栅层。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述无定型硅层后，还包括步骤：在所述栅介质层上形成功函数层；
在形成有所述功函数层的栅极开口内填充金属层，形成金属栅极。
12.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底以及位于所述衬底上分立的鳍部；
层间介质层，位于所述基底上，且所述层间介质层内具有露出部分所述基底的栅极开口；所述栅极开口垂直于鳍部延伸方向；
侧墙，至少位于所述栅极开口靠近所述基底一侧的部分侧壁上，且靠近所述基底一侧的所述侧墙顶部至多与所述鳍部顶部齐平；所述侧墙还沿延伸至所述栅极开口远离所述基底一侧的侧壁上；沿垂直于所述侧墙侧壁的方向上，所述侧墙远离所述基底一侧的厚度小于靠近所述基底一侧的厚度，且所述侧墙朝向所述栅极开口的侧壁呈单层阶梯状；
金属栅极结构，包括栅介质层，所述栅介质层位于所述栅极开口的底部和侧壁上。
13.如权利要求12所述的半导体结构，其特征在于，靠近所述基底一侧的所述侧墙顶部低于所述鳍部的顶部，且靠近所述基底一侧的所述侧墙顶部与所述鳍部顶部的高度差小于或等于
Figure FDA0003073671150000031
14.如权利要求12所述的半导体结构，其特征在于，沿垂直于所述侧墙侧壁的方向上，靠近所述基底一侧的所述侧墙的厚度为
Figure FDA0003073671150000032
至
Figure FDA0003073671150000033
15.如权利要求12所述的半导体结构，其特征在于，所述侧墙远离所述基底一侧的厚度小于或等于
Figure FDA0003073671150000034
16.如权利要求12所述的半导体结构，其特征在于，所述金属栅极结构还包括：功函数层，位于所述栅介质层上；
金属栅极，位于所述功函数层上且填充于所述栅极开口内。
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