CN105575899A - 用于具有不同图案密度的半导体器件的等栅极高度控制方法 - Google Patents

用于具有不同图案密度的半导体器件的等栅极高度控制方法 Download PDF

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Abstract

一种形成半导体集成电路(IC)的方法，该半导体IC在不考虑在IC的不同区中具有不同图案密度的情况下具有基本相等的栅极高度，该方法包括：提供在IC的第一区中具有第一图案密度和在IC的第二区中具有第二图案密度的衬底；在衬底之上形成第一多晶硅层，该第一多晶硅层具有不均匀的上表面；在第一多晶硅层之上形成停止层，处理停止层以改变其相对于第一多晶硅层的蚀刻选择性；在停止层之上形成第二多晶硅层；去除第二多晶硅层、停止层和第一多晶硅层的顶部，第一多晶硅层的剩余部分具有平坦的上表面。本发明涉及用于具有不同图案密度的半导体器件的等栅极高度控制方法。

Description

用于具有不同图案密度的半导体器件的等栅极高度控制方法
技术领域
本发明涉及用于具有不同图案密度的半导体器件的等栅极高度控制方法。
背景技术
半导体集成电路(IC)工业已经历了快速发展。在这种发展的过程中，通常增大了器件的功能密度，同时缩小了器件部件尺寸或几何尺寸。这种按比例缩小工艺通常通过提高生产效率、降低成本、和/或改善性能来提供益处。这种按比例缩小工艺也增加了处理和制造IC的复杂度，并且为了要实现这些进步，需要在IC制造方面中的相似的发展。
半导体IC包括诸如使用光刻和图案化技术形成在IC的衬底中或上的晶体管、电容器、电阻器和电感器的器件。根据IC的设计，这些半导体器件互连以实施不同的功能。在常见的IC中，硅区被划分成诸多用于不同功能的区。由于不同功能需要不同设计的性质，一些功能区具有比其他区更高的图案密度。例如，用于静态随机存取存储器(SRAM)的IC区可比用于逻辑功能的区具有更高的图案密度。图案密度的不同可导致不期望的“负载效应”。例如，在具有高图案密度的区中形成在衬底上的多晶硅层可厚于在具有低图案密度的区中形成在衬底上的多晶硅层。多晶硅层的不均匀或其拓扑结构可给IC制造工艺带来不利影响。在本领域中，需要解决不均匀图案密度导致的负载效应。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种形成半导体集成电路(IC)的方法，包括：提供在所述IC的第一区中具有第一图案密度并且在所述IC的第二区中具有第二图案密度的衬底；在所述衬底之上形成第一多晶硅层，所述第一多晶硅层具有不均匀的上表面；在所述第一多晶硅层之上形成停止层，处理所述停止层以改变所述停止层相对于所述第一多晶硅层的蚀刻选择性；在所述停止层之上形成第二多晶硅层；和去除所述第二多晶硅层、所述停止层和所述第一多晶硅层的顶部，所述第一多晶硅层的剩余部分具有平坦的上表面。
在上述方法中，所述停止层包括选自基本上由氮化硅、碳化硅、氮氧化硅和它们的组合组成的组的材料。
在上述方法中，处理所述停止层包括：用选自基本上由碳、二氧化碳、硫、二氧化硫和它们的组合组成的组的材料掺杂所述停止层。
在上述方法中，掺杂的所述停止层与所述第一多晶硅层和所述第二多晶硅层之间的蚀刻选择性介于约0.8至约1.2的范围内。
在上述方法中，去除所述第二多晶硅层、所述停止层和所述第一多晶硅层的顶部包括：通过平坦化工艺去除所述第二多晶硅层的顶部，所述平坦化工艺在到达所述停止层之前停止；和蚀刻掉所述第二多晶硅层的剩余部分、所述停止层和所述第一多晶硅层的顶部。
在上述方法中，所述平坦化工艺是CMP工艺。
在上述方法中，还包括：图案化所述第一多晶硅层的所述剩余部分以在所述第一区中形成至少一个多晶硅栅极结构和在所述第二区中形成至少一个多晶硅栅极结构，所述第一区中的所述至少一个多晶硅栅极结构和所述第二区中的所述至少一个多晶硅栅极结构具有基本上相等的栅极高度。
在上述方法中，还包括在后栅极工艺中代替所述第一区中的所述至少一个多晶硅栅极结构和所述第二区中的所述至少一个多晶硅栅极结构。
在上述方法中，所述后栅极工艺包括：暴露所述第一区中的所述至少一个多晶硅栅极结构的顶面和所述第二区中的所述至少一个多晶硅栅极结构的顶面；去除所述第一区中的所述至少一个多晶硅栅极结构和所述第二区中的所述至少一个多晶硅栅极结构以形成沟槽；和在所述相应的沟槽中形成栅极介电层和栅电极层。
根据本发明的另一方面，还提供了一种形成FinFET器件的方法，包括：在衬底的第一区中形成至少一个鳍和在所述衬底的第二区中形成至少一个鳍，所述第一区具有第一图案密度且所述第二区具有第二图案密度；在所述第一区和所述第二区中的所述相应鳍的两侧上形成隔离结构；在所述衬底、所述第一区和所述第二区中的所述鳍和所述隔离结构上方沉积第一多晶硅层，所述第一多晶硅层具有拓扑结构；在所述第一多晶硅层上沉积停止层，掺杂所述停止层以更改所述停止层的蚀刻性；在所述停止层上沉积第二多晶硅层；和实施平坦化工艺和蚀刻工艺以去除所述第二多晶硅层、所述停止层和所述第一多晶硅层的顶部，所述第一多晶硅层的剩余部分具有平坦的上表面。
在上述方法中，所述第一区中的所述至少一个鳍和所述第二区中的所述至少一个鳍的多个顶面是共面的。
在上述方法中，所述停止层包括选自基本上由氮化硅、碳化硅、氮氧化硅和它们的组合组成的组的材料。
在上述方法中，处理所述停止层包括：用选自基本上由碳、二氧化碳、硫和二氧化硫以及它们的组合组成的组的材料掺杂所述停止层。
在上述方法中，处理的所述停止层与所述第一多晶硅层和所述第二多晶硅层之间的蚀刻选择性介于约0.8至约1.2的范围内。
在上述方法中，所述平坦化工艺和所述蚀刻工艺包括：平坦化所述第二多晶硅层，所述平坦化工艺在到达所述停止层之前停止；和蚀刻掉所述第二多晶硅层的剩余部分、所述停止层和所述第一多晶硅层的顶部。
在上述方法中，所述平坦化工艺是CMP工艺。
在上述方法中，还包括在所述第一区中的所述至少一个鳍之上形成至少一个多晶硅栅极结构和在所述第二区中的所述至少一个鳍之上形成至少一个多晶硅栅极结构，所述第一区和所述第二区中的所述多晶硅栅极结构具有基本上相等的栅极高度。
在上述方法中，还包括在后栅极工艺中代替所述第一区中的所述至少一个多晶硅栅极结构和所述第二区中的所述至少一个多晶硅栅极结构。
在上述方法中，所述后栅极工艺包括：暴露所述第一区中的所述至少一个多晶硅栅极结构的顶面和所述第二区中的所述至少一个多晶硅栅极结构的顶面；去除所述第一区中的所述至少一个多晶硅栅极结构和所述第二区中的所述至少一个多晶硅栅极结构以形成沟槽；和在所述相应的沟槽中形成栅极介电层和栅电极层。
根据本发明的又一方面，还提供给了一种形成半导体集成电路(IC)的方法，包括：提供在所述IC的第一区中具有第一图案密度并且在所述IC的第二区中具有第二图案密度的衬底；在所述衬底之上形成第一和第二多晶硅层，停止层夹在所述第一多晶硅层和所述第二多晶硅层之间，其中，所述第二多晶硅层位于所述停止层之上，并且其中，处理所述停止层以具有与所述第一多晶硅层和所述第二多晶硅层基本上相同的蚀刻选择性；实施平坦化工艺以在未到达所述停止层的情况下去除所述第二多晶硅层的顶部；蚀刻掉所述第二多晶硅层的剩余部分、所述停止层和所述第一多晶硅层的顶部；以及在所述IC的所述第一区和所述第二区中分别形成第一栅极结构和第二栅极结构，所述第一栅极结构和所述第二栅极结构具有基本上相等的栅极高度。
附图说明
当结合附图进行阅读时，通过下列详细的描述，可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，可以任意地增加或减小各种部件的尺寸。
图1示出了根据本发明的一个或多个方面的半导体器件的实施例的立体图；
图2A至图12B示出了根据本发明的实施例的处于不同制造阶段的半导体器件的各个截面图；以及
图13是根据本发明的各个方面的示出制造半导体器件的方法的流程图。
具体实施方式
应该理解，以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚的目的，并且其本身不表示所述多个实施例和/或配置之间的关系。此外，在以下本发明中，一个部件形成在、连接至、和/或耦接至另一个部件上可以包括部件直接接触形成的实施例，也可以包括附加部件可以形成在部件之间使得部件不直接接触的实施例。此外，例如，“下面的”、“上面的”、“水平的”、“垂直的”、“在…之上”“在…下面”、“上”、“下”、“顶部的”、“底部的”等的空间关系术语及其派生词(例如，“水平地”、“向下地”、“向上地”等)的使用是为了简化本公开的一个部件与另一部件的关系。空间关系术语旨在涵盖包括部件的器件的不同方位。
为了说明的目的，使用FinFET(鳍式场效应晶体管)器件作为实例来描述本发明。然而，本发明公开的方法是通用的且不限于FinFET器件。本领域的技术人员通过下列的描述将会意识到，本发明中的方法也可用于平面器件。在下列讨论中使用FinFET器件不应该限制本发明的范围。此外，之后描述的工艺步骤仅用于说明的目的且不应该过分地限制本发明的范围。应该理解，可修改所述的工艺步骤、可改变工艺步骤的顺序、可删除一些工艺步骤、并且可增加更多的工艺步骤。这些和其他修改完全旨在包含在本发明的范围内。
图1示出了根据本发明的一些实施例的半导体器件700的立体图。半导体器700包括第一区100和第二区200，每个区分别具有FinFET晶体管500和600。FinFET晶体管500和600的每一个可以为n型FinFET或p型FinFET。半导体器件700可包括在诸如微处理器和存储器件的IC、和/或其他IC中。器件700包括衬底102、多个鳍104、多个隔离结构106和分别设置在晶体管500和600的每一个鳍104上的栅极结构160。每一个鳍104包括标注为120的源极/漏极区，在该区内，在鳍104中、上、和/或周围形成源极或漏极部件。鳍104的沟道区位于栅极结构160的下面且被标注为170。
根据一些实施例，第一区100具有比第二区200更高的图案密度。第一区100可对应于IC中的SRAM区，并且第二区200可对应于IC中的逻辑区、外围区、标准单元区、或其他具有较低图案密度的区。此外，当在不同区中形成鳍104时，可能由于不同的蚀刻量，区100中的鳍104可具有不同于区200中的鳍104的高度。根据本发明的一个实施例，尽管具有不同的鳍高度，但是在第一区100和第二区200中的所有鳍104的顶面104T(参见图2A)是共面的。鳍104的不同高度意为区100中的衬底102的上表面102a(参见图2A)与区200中的衬底102的上表面102b(参见图2A)不是共平面。在图1所示的实例中，衬底102的两个不同上表面之间的边界落在FinFET晶体管500的最右侧鳍(标注为鳍104a)的右边缘。根据一些实施例，由于衬底102的不同顶面，区100中的隔离结构106的上表面106a(参见图2A)可能不与区200中的隔离结构106的上表面106b(参见图2A)共面。如图1所示，因为栅极结构160从隔离结构106的上表面向上延伸，所以隔离结构106的不均匀上表面导致晶体管500的栅极结构160的左侧壁和右侧壁分别具有第一高度ha和第二高度hb。晶体管600的栅极结构160的左右侧壁具有高度hb。根据本发明的一个实施例，尽管不同的栅极结构侧壁高度，但是，晶体管500和600的栅极结构160的顶面是共面的。因此，根据本发明的一个实施例，不考虑图案密度，在IC芯片的所有区中，被定义为从鳍104的顶面到栅极结构160的顶面之间的距离(参照图7A中的h2)的栅极高度是相等的。
在一个实施例中，在制造期间提供了半导体器件700并且栅极结构160是诸如在用于形成金属栅极结构的替换栅极工艺中形成的牺牲栅极结构。在一个实施例中，栅极结构160包括多晶硅。在另一个实施例中，栅极结构160包括金属栅极结构。
半导体器件700可包括未具体示出的其他层和/或部件，其包括附加的源极/漏极区、层间介电(ILD)层、接触件、互连件、和/或其他合适的部件。
如图1所示，定义了三个方向X、Y和Z。方向X平行于栅极结构160的纵向。方向Y沿着鳍104的纵向垂直于方向X。方向Z沿着栅极结构160的垂直方向，垂直于方向X和Y。
参照图2至图12，其示出了根据本发明的实施例的处于不同制造阶段的FinFET半导体器件700的各种视图。在图2至图12中，在标号中带字母“a”的图表示沿着线A-A的处于不同制造阶段的图1中的半导体器件700的截面图，其中，线A-A处于栅极结构160的内部且平行于方向X，并且在标号中带字母“b”的图表示沿着线B-B的处于不同制造阶段的图1中的半导体器件700的截面图，其中，线B-B处于晶体管500的鳍104a的内部且平行于方向Y。
图2A和图2B示出了根据本发明的实施例的处于不同制造阶段中的一个阶段的图1所示具有衬底102的FinFET半导体器件700的两个截面图。如图2A和图2B所示，在本发明的一个实施例中，通过蚀刻到半导体器件700的衬底102内形成鳍104。半导体器件700包括两个区：第一区100和第二区200。如图2A所示，第一区100具有四个鳍104且第二区200具有两个鳍104。在一些实施例中，第一区100可表示图案密度高于第二区200的区。隔离结构106形成在鳍104之间。鳍104突出于隔离结构106之上。
应该注意，鳍104的数量不受图2A和图2B所示的半导体结构的限制且可包括比图2A和图2B所示更多或更少的鳍104的数量。在本发明的实施例中，鳍104可同时形成，使得每个鳍104可包括相同的材料或层。
衬底102可以是硅衬底。可选地，衬底102可包括诸如锗的另一个元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP的合金半导体；或它们的组合。在又一个可选实施例中，衬底102是绝缘体上半导体(SOI)衬底。
在一些实施例中，通过在衬底102中蚀刻沟槽可在衬底102中形成鳍104。蚀刻可以是任意合适的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。对于晶体管500的鳍104和晶体管600的鳍104可具有不同的蚀刻量，使得区100和区200中的鳍104具有不同的高度，即，衬底102的上表面102a与衬底102的上表面102b不共平面。
如图2A所示，在相邻鳍104之间形成绝缘材料以形成隔离结构106。根据一些实施例，隔离结构106形成浅沟槽隔离(STI)层106。绝缘材料可以是诸如氧化硅、氮化硅、氮氧化硅的氧化物、其他合适的材料、或它们的组合，且可通过高密度等离子体化学汽相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的CVD基材料沉积和后固化以使其转化为诸如氧化物的另一种材料)等或它们组合形成。可使用通过任意可接受的工艺形成的其他绝缘材料。在一些实施例中，STI层106可具有多层结构，诸如填充有氮化硅或氧化硅的热氧化物衬垫层。在一些实施例中，由于衬底102的不均匀表面102a和102b，STI层106可具有不均匀的上表面106a和106b。
图3A和图3B示出了在第一多晶硅层108形成在隔离结构106的顶部之后的图2A和图2B中所示的FinFET半导体器件700的两个截面图。在本发明的一个实施例中，第一多晶硅层108包括多晶硅(多晶-Si、多晶硅)。通过CVD、溅射沉积、炉生长工艺、或本领域中已知且使用的其他合适工艺可沉积第一多晶硅层108。根据一些实施例，第一多晶硅层108具有的厚度介于约1200埃()和约1800之间，诸如1570
区100和区200的不同图案密度导致负载效应。根据一些实施例，如图3A所示，位于晶体管500的鳍104之上的上表面108a高于位于晶体管600的鳍104之上的上表面108b，并且上表面108a和108b均高于第一多晶硅层108的上表面108c，其中，表面108c位于没有鳍的区域之上。
图4A和图4B示出了在多晶硅层108的顶部上形成停止层110之后图3A和图3B所示的FinFET半导体器件700的两个截面图。在一些实施例中，停止层可包括选自包括氮化硅、碳化硅、和氮氧化硅的组的材料。可使用诸如CVD、PVD、印刷、旋涂、喷涂、烧结、或热氧化的本领域已知的合适方法沉积停止层110。根据一些实施例，停止层具有的厚度介于约50至约100之间。在本发明的一个实施例中，停止层是厚度为约100的氮化硅层。在一些实施例中，停止层可与多晶硅层108的上表面一致，从而展示出下面的多晶硅层108的相同拓扑结构。如图4A所示的实例示出，位于晶体管500的鳍104之上的停止层110的上表面110a高于位于晶体管600的鳍104之上的停止110的上表面110b，并且上表面110a和110b均高于位于没有鳍的区域之上的停止层的上表面110c。在其他实施例中，停止层110可具有平坦的上表面。
如图4A所示，通过掺杂工艺50处理停止层110。在一些实施例中，掺杂工艺50改变停止层的蚀刻特性，使得在后续的多晶硅回蚀刻(POEB)工艺中，掺杂的停止层110和多晶硅层108之间的蚀刻速率(即，蚀刻选择性)的比值介于约0.8至约1.2的范围内。在本发明的一个实施例中，掺杂的停止层110和多晶硅层108之间的蚀刻选择性基本为1。在一些实施例中，掺杂剂可包括选自包括碳、二氧化碳、硫、和二氧化硫的组的材料。在本发明的一个实施例中，停止层110是氮化硅层，并且掺杂剂是碳。在一些实施例中，通过离子注入可实现掺杂工艺，其中，注入能量介于约1KeV至约10KeV之间，剂量介于约514cm-2至约615cm-2之间，并且注入角度介于约88.5°至约89.5°之间。可使用离子注入器件，诸如，瓦里安公司、加利福尼亚州帕洛阿尔托和应用材料有限公司(VarianCompany,PaloAlto,Calif.,andAppliedMaterials)制造的器件。
图5A和图5B示出了在停止层110的顶部上形成第二多晶硅层112之后的图4A和图4B中所示的FinFET半导体器件700的两个截面图。在本发明的一个实施例中，第二多晶硅层112包括多晶硅。可通过CVD、溅射沉积、炉生长工艺或本领域已知且使用的其他合适技术沉积第二多晶硅层112。在本发明的一个实施例中，第二多晶硅层112包括与第一多晶硅层118相同的材料。根据一些实施例，第二多晶硅层112具有介于约500至约2000之间的厚度。在本发明的一个实施例中，第二多晶硅层112是具有厚度约1560的多晶硅层。
如图5A所示，形成第二多晶硅层112之后，停止层110夹在第一多晶硅层108和第二多晶硅层112之间。如图5A中不均匀的上表面112a和112b所示，在第二多晶硅层112的上表面中可反映出下层(即，层108和110)的拓扑结构。在其他实施例中，第二多晶硅层112可具有平坦的上表面。
参照图6A和图6B，诸如化学机械平坦化(CMP)工艺的平坦化工艺可应用于图5A和图5B所示的半导体器件700，以获得第二多晶硅层112的平坦的上表面112T。在到达停止层110之前停止平坦化工艺。在一些实施例中，被定义为第二多晶硅层112的上表面112T和停止层110的上表面110c之间的距离的剩余第二多晶硅层112的厚度h1介于约200至约400之间。在本发明的一个实施例中，剩余的第二多晶硅层112的厚度h1为约400
在常规工艺中，当CMP工艺到达停止层110时控制其停止。为了在其到达停止层110之前停止CMP工艺，下面作为实例来描述简单的实验方法。首先，可测量CMP工艺到达停止层110所花费的第一实耗时间T1。其次，可在CMP工艺的蚀刻速率R和剩余的第二多晶硅层112的理想厚度h1的基础上评估第二实耗时间T2，即，T2＝h1/R。最后，对新器件700实施时间周期为T3＝T1-T2的新CMP工艺，并且测量剩余的第二多晶硅层112的厚度h1以确认其在理想范围内。可能需要调整新CMP工艺时间T3几分钟，直到剩余的第二多晶硅层112的厚度h1落入理想的范围内。
参照图7A和图7B，对图6A和图6B所示的半导体器件700实施被称为多晶硅回蚀刻(POEB)工艺的蚀刻工艺以去除第二多晶硅层112的剩余部分、停止层110和第一多晶硅层108的顶部。在一些实施例中，掺杂的停止层110与第一和第二多晶硅层(即，第一多晶硅层108和第二多晶硅层112均包括多晶硅)之间的蚀刻选择性介于约0.8至约1.2的范围内。在本发明的一个实施例中，掺杂的停止层110和第一和第二多晶硅层之间的蚀刻选择性大致为1。因此，不考虑图案密度，得到横跨半导体器件700的所有区的平坦表面108T。根据一些实施例，蚀刻工艺可以是使用等离子体源和蚀刻气体的干化学蚀刻。等离子体源可以是电感耦合等离子体(ICR)蚀刻、变压器耦合等离子体(TCP)蚀刻、电子回旋共振(ECR)蚀刻、反应离子蚀刻(RIE)等。在一个实施例中，在介于约2mTorr至约5mTorr范围内的气压、在介于约700瓦至约1200瓦范围内的功率、在介于约50伏至约100伏范围内的蚀刻偏压、在介于约40℃至约70℃范围内的温度下以包括约10每分钟标准立方厘米(sccm)至约30sccm的SF6、约30sccm至约100sccm的CH2F2、约50sccm至约200sccm的N2和约100sccm至约200sccm的He的等离子体流量，通过等离子体蚀刻实施蚀刻工艺。可使用干蚀刻工具，诸如科林研发公司、东京电子有限公司(TEL)、应用材料有限公司、日立株式会社制造的工具或它们的组合。可选地，可使用其他公司提供的蚀刻工具。
第一多晶硅层108的剩余部分具有平坦表面108T和介于约960至约1100之间的厚度h2，其中，厚度h2被定义为从第一多晶硅层108的顶面108T至鳍104的顶面104T之间的距离。如下所述，当图案化第一多晶硅层108的剩余部分以形成多晶硅栅极结构时，第一多晶硅层108的剩余部分的厚度h2等于栅极高度h2。在本发明的一个实施例中，多晶硅层108的剩余部分具有约960的厚度h2。
参照图8A和图8B，使用本领域中已知的光刻和蚀刻工艺，通过图案化图7A和图7B所示的第一多晶硅层108的剩余部分形成多晶硅栅极结构116(之后也被称为多晶硅堆叠件116)。在本发明的实施例中，形成多晶硅堆叠件116，使得每个多晶硅堆叠件116的长度的方向平行于每个鳍104的宽度的方向，如图8A所示，并且每个多晶硅堆叠件116的宽度的方向平行于每个鳍104的长度的方向，如图8B所示。
应该注意，多晶硅堆叠件116的数量不受图8A和图8B所示的半导体结构限制并且可包括多于或少于图8A和图8B所述的数量。在本发明的实施例中，可同时形成多晶硅堆叠件116，使得每个多晶硅堆叠件116可包括相同的材料或层。因为所有鳍104的顶面104T共平面，并且第一多晶硅层108的剩余部分具有平坦表面108T，所以，不考虑图案密度，在IC的不同区中的晶体管500和600的栅极高度h2相同。
根据本发明的实施例，图9A和图9B示出了在IC的第一区100和第二区200中的至少一个相应多晶硅堆叠件116的相对侧上形成源极/漏极区120之后的图8A和图8B所示的半导体器件700的两个截面图。在本发明的实施例中，源极/漏极区120可以是形成在鳍104内的外延区。在本发明的实施例中，源极/漏极区120可以是硅外延区。在本发明的实施例中，源极/漏极区120可以是硅锗外延区。然而，外延生长的材料(诸如，硅、硅锗、碳化硅、锗、砷化镓、磷化铟、和/或其他合适的材料)的许多其他实施例是可能的。
在本发明的实施例中，间隔件层(未示出)可沉积在多晶硅堆叠件116的侧壁上方以在鳍104上限定源极/漏极区120。沉积间隔件层之后，实施外延(epi)工艺以在鳍104内形成源极/漏极区120。在本发明的实施例中，通过实施蚀刻工艺以在鳍104中形成凹槽区和然后实施外延(epi)工艺以在凹槽区中沉积半导体材料可实现源极/漏极区。蚀刻工艺可以是等离子体干蚀刻工艺。外延工艺可包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延、和/或其他合适的工艺。外延工艺可使用气态和/或液态前体，其与衬底的成分(例如，硅)相互作用。半导体材料可包括Si、SiP、SiC、SiCP、它们的组合、或任意其他合适的半导体材料。
在图9A和图9B示出的工艺之后，如图10A和图10B所示，在栅极间隔件(未示出)、多晶硅堆叠件116、源极/漏极区120、鳍104和隔离结构106上方形成蚀刻停止层(ESL)130和层间介电层(ILD)140。ESL130可共形地沉积在半导体器件700上方。在一个实施例中，ESL130可包括SiN、SiCN、SiON等、或它们的组合且可通过原子层沉积(ALD)、分子层沉积(MLD)、熔炉工艺、CVD、等离子体增强CVD(PECVD)等、或它们组合形成。
形成ESL130之后，ILD140可沉积在ESL130上方且填充多晶硅堆叠件116之间的间隙。在一些实施例中，ILD层140包括介电材料，诸如，氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料、其他合适的介电材料、和/或它们的组合。可通过CVD、ALD、PECVD、次大气压的CVD(SACVD)、可流动CVD、高密度等离子体(HDP)、旋涂电介质工艺等、或它们的组合形成ILD140。
图11A和图11B示出了在实施平坦化工艺以去除ILD140和ESL130的部分从而暴露出每个多晶硅堆叠件116的顶面之后的图10A和图10B示出的半导体器件700的两个截面图。通过CMP工艺可实施平坦化工艺。可选地，可使用本领域已知的任意其他合适的平坦化技术。
图12A和图12B示出了在实施后栅极工艺之后的图11A和图11B所示的半导体器件700的两个截面图。在如本发明的实施例所公开的后栅极工艺期间，图11A和图11B所示的多晶硅堆叠件116可以是替换多晶硅栅极(RPG)且可被图12A和图12B中的金属栅极堆叠件160所代替。在后栅极工艺中，去除多晶硅堆叠件116以形成用于形成栅极堆叠件的沟槽。栅极介电层150沉积在沟槽的侧壁上且栅电极层160沉积在栅极介电材料150上方以填充沟槽。在一些实施例中，然后抛光ILD层140、栅极介电层150和栅电极层160。
在一些实施例中，栅极介电材料可包括氧化硅、氮化硅、氮氧化硅、或高k电介质。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们混合物。在本发明的实施例中，可使用诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV-臭氧氧化或它们的组合的合适工艺形成栅极介电材料。栅极介电材料还可包括界面层(未示出)以降低栅极介电材料和鳍104(即，FinFET的沟道区)的上部分之间的损坏。界面层可包括氧化硅。
在本发明的实施例中，栅电极层可包括单层或多层结构。在实施例中，栅电极层包括多晶硅。此外，栅电极层可以是具有均匀或非均匀掺杂的掺杂的多晶硅。在其他实施例中，栅电极层包括选自由W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn和Zr组成的组的金属。在其他实施例中，栅电极层包括选自由TiN、WN、TaN和Ru组成的组的金属。栅电极层可通过诸如ALD、CVD、PVD、镀或它们的组合的合适工艺形成。
图2至图12是用于示出本发明的各种实施例的实例。此外，需要进一步的IC制造工艺以形成本领域已知的IC芯片的各个部件。可实施的示例性工艺包括形成连接至栅极结构的接触部件，并且具有通孔和互连线的多层互连件(MLI)可互连在衬底上形成的一个或多个半导体器件。
应该注意，在本发明的实施例中，可实施先栅极工艺使得在沉积ILD层140之前沉积栅极堆叠件160。尽管本发明使用FinFET器件作为实例，但是本领域的技术人员将会意识到，不考虑图案密度，图3至图7示出的用于得到横跨IC芯片的不同区的相等栅极高度h2的方法也可应用于平面器件。此外，图2至图12使用后栅极工艺作为实例。本领域的技术人员将会意识到，本发明所公开方法也可用于先栅极工艺。
本发明具有诸多优点。通过在多晶硅回蚀刻工艺之后提供第一多晶硅层108的平坦的上表面，不考虑图案密度，可以实现横跨IC芯片的所有区的相等的栅极高度。通过使其更易于提供横跨所有栅极的统一的RC延迟和统一的存取速度，相等的栅极高度有益于IC芯片性能。在IC制造工艺期间，将在第一多晶硅层的顶部上形成多个层，该多个层经常需要具有均匀的厚度和平坦的表面。具有平坦上表面的第一多晶硅层108为在其顶部形成其他层提供了完全平坦的基底，这样能够使诸如CMP的进一步处理实现理想的均匀厚度和平坦表面。光刻和蚀刻技术通常用于IC芯片制造。通过本发明实现的位于第一多晶硅层之上的层的平坦表面对于在光刻方面实现理想的精确度至关重要。在后栅极工艺中，去除牺牲多晶硅堆叠件，并由金属栅极堆叠件替换。相等的栅极高度有助于保证栅极替换工序的成功。特别是，当平坦化工艺用于去除ESL和暴露牺牲多晶硅堆叠件的顶面时，不等的多晶硅栅极高度在去除较高多晶硅堆叠件的ESL和留下较低多晶硅堆叠件的顶部上的ESL的残留之后可导致平坦化工艺的停止。残留的ESL可导致无法对较低的多晶硅堆叠件进行栅极替换工序。相反，因为相等的栅极高度将保证充分地去除所有牺牲多晶硅堆叠件的顶部上的ESL，所以可以适当地完成后续多晶硅堆叠件的去除和替换工序。
图13示出了根据本发明的各个实施例的在不考虑图案密度的情况下在IC芯片的不同区中形成具有相等的多晶硅栅极高度的半导体器件的方法的流程图。图13示出的流程图仅为实例，其不应该过度地限制权利要求的范围。本领域的技术人员会意识到，诸多变化、替换和修改。例如，可增加、去除、代替、重新布置和重复图13中示出的各个步骤。
参照图13，在步骤1010中，在IC的不同区中的具有不同图案密度的衬底的顶部上沉积第一多晶硅层。在步骤1020中，在第一多晶硅层的顶部上沉积停止层。掺杂停止层以改变其蚀刻选择性。在步骤1030中，在停止层的顶部上沉积第二多晶硅层。在步骤1040中，平坦化第二多晶硅层。在到达停止层之前停止平坦化工艺。在步骤1050中，实施蚀刻处理以蚀刻掉第二多晶硅层的剩余部分、停止层和第一多晶硅层的顶部。第一多晶硅层的剩余部分具有平坦表面。在步骤1060中，进行后续制造工艺以制造IC芯片。可实施的示例性工艺包括形成栅极结构、源极/漏极区、连接至栅极结构的接触部件、和具有通孔和互连线的多层互连件(MLI)，多层互连件可互连形成在衬底上的一个或多个半导体器件。
根据一个实施例，一种形成半导体IC的方法包括：提供了在IC的第一区中具有第一图案密度且在IC的第二区中具有第二图案密度的衬底；在衬底之上形成第一多晶硅层，第一多晶硅层具有不均匀的上表面；在第一多晶硅层之上形成停止层；处理停止层以改变其相对于第一多晶硅层的蚀刻选择性；在停止层之上形成第二多晶硅层；去除第二多晶硅层、停止层和第一多晶硅层的顶部，第一多晶硅层的剩余部分具有平坦的上表面。
另一个实施例是形成FinFET半导体器件的方法，该方法包括：在衬底的第一区中和在衬底的第二区中分别形成至少一个鳍，第一区具有第一图案密度且第二区具有第二图案密度；在第一区和第二区中的相应鳍的两侧上形成隔离结构；在衬底、第一区和第二区中的鳍、和隔离结构的上方沉积第一多晶硅层，第一多晶硅层具有拓扑结构；在第一多晶硅层上沉积停止层；掺杂停止层以更改其蚀刻性；在停止层上沉积第二多晶硅层；实施平坦化工艺和蚀刻工艺以去除第二多晶硅层、停止层和第一多晶硅层的顶部，第一多晶硅层的剩余部分具有平坦的上表面。
在另一个实施例中，形成半导体IC的方法包括：提供在IC的第一区中具有第一图案密度和在IC的第二区中具有第二图案密度的衬底；在衬底之上形成第一和第二多晶硅层，停止层夹设在第一多晶硅层和第二多晶硅层之间，其中，第二多晶硅层位于停止层之上，并且其中，处理停止层以具有与第一和第二多晶硅层基本相同的蚀刻选择性；实施平坦化工艺以在未到达停止层的情况下去除第二多晶硅层的顶部；蚀刻掉第二多晶硅层的剩余部分、停止层和第一多晶硅层的顶部；以及在IC的第一区和第二区中分别形成第一栅极结构和第二栅极结构，第一和第二栅极结构具有基本相等的栅极高度。
尽管已通过实例和优选实施例描述了本发明，但是应该理解，本发明不限于所公开的实施例。相反，旨在包含各种修改和相似的布置(对于本领域的技术人员将是显而易见的)。因此，所附权利要求的范围应该符合最广泛的解释，以包括所有这样的修改和相似的布置。

Claims (10)

1.一种形成半导体集成电路(IC)的方法，包括：
提供在所述IC的第一区中具有第一图案密度并且在所述IC的第二区中具有第二图案密度的衬底；
在所述衬底之上形成第一多晶硅层，所述第一多晶硅层具有不均匀的上表面；
在所述第一多晶硅层之上形成停止层，处理所述停止层以改变所述停止层相对于所述第一多晶硅层的蚀刻选择性；
在所述停止层之上形成第二多晶硅层；和
去除所述第二多晶硅层、所述停止层和所述第一多晶硅层的顶部，所述第一多晶硅层的剩余部分具有平坦的上表面。
2.根据权利要求1所述的方法，其中，所述停止层包括选自基本上由氮化硅、碳化硅、氮氧化硅和它们的组合组成的组的材料。
3.根据权利要求1所述的方法，其中，处理所述停止层包括：
用选自基本上由碳、二氧化碳、硫、二氧化硫和它们的组合组成的组的材料掺杂所述停止层。
4.根据权利要求3所述的方法，其中，掺杂的所述停止层与所述第一多晶硅层和所述第二多晶硅层之间的蚀刻选择性介于约0.8至约1.2的范围内。
5.根据权利要求1所述的方法，其中，去除所述第二多晶硅层、所述停止层和所述第一多晶硅层的顶部包括：
通过平坦化工艺去除所述第二多晶硅层的顶部，所述平坦化工艺在到达所述停止层之前停止；和
蚀刻掉所述第二多晶硅层的剩余部分、所述停止层和所述第一多晶硅层的顶部。
6.根据权利要求5所述的方法，其中，所述平坦化工艺是CMP工艺。
7.根据权利要求1所述的方法，还包括：
图案化所述第一多晶硅层的所述剩余部分以在所述第一区中形成至少一个多晶硅栅极结构和在所述第二区中形成至少一个多晶硅栅极结构，所述第一区中的所述至少一个多晶硅栅极结构和所述第二区中的所述至少一个多晶硅栅极结构具有基本上相等的栅极高度。
8.根据权利要求7所述的方法，还包括在后栅极工艺中代替所述第一区中的所述至少一个多晶硅栅极结构和所述第二区中的所述至少一个多晶硅栅极结构。
9.一种形成FinFET器件的方法，包括：
在衬底的第一区中形成至少一个鳍和在所述衬底的第二区中形成至少一个鳍，所述第一区具有第一图案密度且所述第二区具有第二图案密度；
在所述第一区和所述第二区中的所述相应鳍的两侧上形成隔离结构；
在所述衬底、所述第一区和所述第二区中的所述鳍和所述隔离结构上方沉积第一多晶硅层，所述第一多晶硅层具有拓扑结构；
在所述第一多晶硅层上沉积停止层，掺杂所述停止层以更改所述停止层的蚀刻性；
在所述停止层上沉积第二多晶硅层；和
实施平坦化工艺和蚀刻工艺以去除所述第二多晶硅层、所述停止层和所述第一多晶硅层的顶部，所述第一多晶硅层的剩余部分具有平坦的上表面。
10.一种形成半导体集成电路(IC)的方法，包括：
提供在所述IC的第一区中具有第一图案密度并且在所述IC的第二区中具有第二图案密度的衬底；
在所述衬底之上形成第一和第二多晶硅层，停止层夹在所述第一多晶硅层和所述第二多晶硅层之间，其中，所述第二多晶硅层位于所述停止层之上，并且其中，处理所述停止层以具有与所述第一多晶硅层和所述第二多晶硅层基本上相同的蚀刻选择性；
实施平坦化工艺以在未到达所述停止层的情况下去除所述第二多晶硅层的顶部；
蚀刻掉所述第二多晶硅层的剩余部分、所述停止层和所述第一多晶硅层的顶部；以及
在所述IC的所述第一区和所述第二区中分别形成第一栅极结构和第二栅极结构，所述第一栅极结构和所述第二栅极结构具有基本上相等的栅极高度。
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