CN110085555B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，其中形成方法包括：提供基底，基底包括第一区和第二区，第一区基底上具有第一伪栅极层，第二区基底上具有第二伪栅极层，第一伪栅极层和第二伪栅极层顶部均具有初始掩膜层；在基底上、第一伪栅极层和第二伪栅极层侧壁、以及初始掩膜层侧壁和顶部形成第一介质膜，且第一区第一介质膜密度小于第二区第一介质膜密度；采用第一平坦化工艺去除部分第一介质膜和第一区初始掩膜层，直暴露出第二区初始掩膜层，在第一伪栅极层顶部形成第一掩膜层；在第一介质膜和第一掩膜层上形成第二介质层；以第二介质层为掩膜，采用第一刻蚀工艺减薄部分第二初始掩膜层，形成第二掩膜层。所形成的器件性能较好。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工艺以及进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件的不断缩小来自制造和设计方面的挑战促使三维设计如鳍式场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述鳍式场效应晶体管在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在鳍式场效应晶体管中所述栅极结构环绕所述鳍部设置，因此，能够从三个面来控制静电，在静电控制方面的性能更加突出。
然而，现有技术制备的鳍式场效应晶体管中的栅极层的高度均一性较差。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高鳍式场效应晶体管中栅极层高度的均一性。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一区和第二区，所述第一区基底上具有第一伪栅极层，所述第二区基底上具有第二伪栅极层，所述第一伪栅极层和第二伪栅极层顶部均具有初始掩膜层；在所述基底上、第一伪栅极层和第二伪栅极层的侧壁、以及初始掩膜层的侧壁和顶部表面形成第一介质膜，且第一区第一介质膜的密度小于第二区第一介质膜的密度；采用第一平坦化工艺去除部分第一介质膜和第一区部分初始掩膜层，直至暴露出第二区初始掩膜层，在所述第一伪栅极层顶部形成第一掩膜层；在所述第一介质膜和第一掩膜层上形成第二介质层，所述第二介质层暴露出第二区的初始掩膜层顶部表面；以所述第二介质层为掩膜，采用第一刻蚀工艺减薄部分第二初始掩膜层，形成第二掩膜层。
可选的，所述初始掩膜层的材料包括：氮化硅。
可选的，第一介质膜的材料包括：氧化硅；所述第一介质膜的形成工艺包括：流体化学气相沉积工艺。
可选的，所述初始掩膜层的厚度为：900埃～1100埃。
可选的，所述第一掩膜层的厚度为：750埃～850埃。
可选的，所述第一刻蚀工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
可选的，所述第二掩膜层的厚度为：650埃～750埃。
可选的，形成所述第二掩膜层之后，所述形成方法还包括：去除部分第二介质层，暴露出第一掩膜层的侧壁和顶部表面、以及第二掩膜层的侧壁和顶部表面；去除部分第二介质层之后，在所述第二介质层表面、第一掩膜层的侧壁和顶部表面、以及第二掩膜层的侧壁和顶部表面形成第三介质膜，所述第一区第三介质膜的密度小于第二区第三介质膜的密度；采用第二平坦化工艺去除部分第三介质膜和第一掩膜层，直至暴露出第一伪栅极层的顶部表面；所述第二平坦化工艺之后，在所述第一伪栅极层的顶部表面、以及第二掩膜层的顶部表面形成第四介质层，所述第四介质层暴露出第二掩膜层的顶部表面；以所述第四介质层为掩膜，采用第二刻蚀工艺减薄所述第二掩膜层，直至暴露出第二伪栅极层的顶部表面。
可选的，所述第一区的器件密度大于第二区的器件密度。
本发明还提供一种半导体结构，包括：提供基底，所述基底包括第一区和第二区，所述第一区基底上具有第一伪栅极层，所述第二区基底上具有第二伪栅极层；位于所述第一伪栅极层表面的第一掩膜层；位于所述第二伪栅极层表面的第二掩膜层；位于所述基底表面的第一介质膜，所述第一区的第一介质膜的密度小于第二区的第一介质膜的密度；位于所述第一介质膜和第一掩膜层表面的第二介质层。
可选的，所述第一掩膜层的材料包括氮化硅；所述第二掩膜层的材料包括：氮化硅。
可选的，所述第一掩膜层的厚度为：750埃～850埃。
可选的，所述第二掩膜层的厚度为：650埃～750埃。
可选的，所述第一介质膜的材料包括：氧化硅。
可选的，所述第二介质层的材料包括：氧化硅。
可选的，所述第一区的器件密度大于第二区的器件密度。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，采用第一平坦化工艺去除部分第一介质膜的过程中，由于第一区第一介质膜的密度小于第二区第一介质膜的密度，所述第一平坦化工艺对第一区第一介质膜的去除速率大于第二区第一介质膜的去除速率，则当暴露出第二区初始掩膜层的顶部表面时，第一区部分初始掩膜层已被去除，此时，第一区和第二区的高度差较大。形成所述第一掩膜层之后，通过第一刻蚀工艺来缩小第一区和第二区的高度差，有利于提高第一区和第二区器件性能的均一性。
进一步，形成所述第二掩膜层之后，还包括：采用第二平坦化工艺去除第一掩膜层，直至暴露出第一伪栅极层的顶部表面。此时，第二伪栅极层顶部还具有第二掩膜层，因此，第一区和第二区的高度差仍较大，后续采用第二刻蚀工艺去除第二掩膜层，以缩小第一区和第二区的高度差，有利于提高第一区和第二区半导体器件的均一性。
附图说明
图1至图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图18是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，鳍式场效应晶体管中栅极层的高度均一性较差。
图1至图2是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100包括密集区Ⅰ和疏松区Ⅱ，所述密集区Ⅰ基底100上具有第一伪栅极层101，所述疏松区Ⅱ基底100上具有第二伪栅极层102，所述第一伪栅极层101和第二伪栅极层102顶部表面具有掩膜层103；在所述基底100上、第一伪栅极层101的侧壁和第二伪栅极层102的侧壁、以及掩膜层103的侧壁和顶部表面形成介质膜104。
请参考图2，平坦化所述介质膜104，直至暴露出第一伪栅极层101和第二伪栅极层103顶部表面，形成介质层105。
上述方法中，所述介质膜104的材料包括氧化硅，所述介质膜104的形成工艺包括流体化学气相沉积工艺。由于密集区Ⅰ较疏松区Ⅱ的器件密度大，则密集区Ⅰ内相邻器件之间的间距小于疏松区Ⅱ内相邻器件之间的间距，使得采用流体化学气相沉积工艺在密集区Ⅰ内相邻器件之间填充介质膜104的难度大于在疏松区Ⅱ内相邻器件之间填充介质膜104的难度，则所形成的位于密集区Ⅰ的介质膜104的密度小于位于疏松区Ⅱ的介质膜104的密度。
后续平坦化所述介质膜104，所述平坦化工艺包括化学机械研磨工艺。由于密集区Ⅰ的介质膜104的密度小于疏松区Ⅱ的介质膜104的密度，所述平坦化工艺对密集区Ⅰ的平坦化速率大于对疏松区Ⅱ的平坦化速率，即：密集区Ⅰ暴露出掩膜层103时，第二伪栅极层102上还残留部分介质膜104。为了暴露出第二伪栅极层102，需继续进一步平坦化工艺，去除第二伪栅极层102上的介质膜104和掩膜层103。在去除第二伪栅极层102上的介质膜104和掩膜层103的过程中，第一伪栅极层101被磨损，使得暴露出第二伪栅极层102时，所述第二伪栅极层102和第一伪栅极层101的高度差异较大。所述第一伪栅极层101的高度决定后续在密集区Ⅰ内形成的第一栅极层的高度，所述第二伪栅极层102的高度决定后续在疏松区Ⅱ内形成的第二栅极层的高度，因此，所述第一栅极层和第二栅极层的高度差异性较大，从而使得密集区Ⅰ器件的性能与疏松区Ⅱ器件的性能差异较大，不利于提高半导体器件的的均一性。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：采用第一平坦化工艺去除部分第一介质膜和第一区初始掩膜层，直至暴露出第二区初始掩膜层，在所述第一伪栅极层顶部形成第一掩膜层；在所述第一介质膜和第一掩膜层上形成第二介质层，所述第二介质层暴露出第二区的初始掩膜层顶部表面；以所述第二介质层为掩膜，采用第一刻蚀工艺去除部分第二初始掩膜层，形成第二掩膜层。所述方法形成的器件性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图18是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3，提供基底，所述基底包括第一区A和第二区B。
在本实施例中，所述基底包括：衬底200以及位于衬底200上的鳍部201。
在其他实施例中，所述基底为平面基底，所述基底的材料包括：硅、锗、硅锗、绝缘体上硅或绝缘体上锗。
在本实施例中，所述基底的形成步骤包括：提供初始基底(图中未示出)，所述初始基底表面具有第三掩膜层，所述第三掩膜层暴露出部分初始基底的顶部表面；以所述第三掩膜层为掩膜，刻蚀部分所述初始基底，形成衬底200和位于衬底200上的鳍部201。
在本实施例中，所述初始基底的材料为硅，相应的，所述衬底200和鳍部201的材料为硅。
在其他实施例中，所述初始基底的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗，相应的，所述衬底和鳍部的材料包括：锗、硅锗、绝缘体上硅或绝缘体上锗。
所述第三掩膜层的材料包括：氮化硅、氮氧化硅或者氮化钛。所述第三掩膜层作为形成衬底200和鳍部201的掩膜。
以所述第三掩膜层为掩膜，刻蚀部分所述初始基底的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述基底200内还具有隔离层202，所述隔离层202的顶部表面低于鳍部201的顶部表面，且覆盖鳍部201的部分侧壁。
所述隔离层202的形成步骤包括：在所述衬底200上、以及鳍部201的侧壁和顶部表面形成隔离材料膜；去除部分隔离材料膜，形成所述隔离层202。
所述隔离材料膜的形成工艺包括：流体化学气相沉积工艺。
所述隔离材料膜的材料包括氧化硅。相应的，所述隔离层的材料包括氧化硅。所述隔离层用于实现半导体不同器件之间的电隔离。
所述第一区A和第二区B均用于形成半导体器件，且位于第一区A的器件密度大于第二区B的器件密度，即：第一区A相邻鳍部201之间的间距小于第二区B相邻鳍部201之间的间距。
请参考图4，形成横跨第一区A鳍部201的第一栅极层203；形成横跨第二区B鳍部201的第二栅极层204；在所述第一栅极层203和第二栅极层204顶部形成初始掩膜层205。
形成所述第一栅极层203之前，还包括：在第一区A鳍部201的部分侧壁和顶部表面形成第一栅介质层(图中未示出)。
形成所述第二栅极层204之前，还包括：在第二区B鳍部201的部分侧壁和顶部表面形成第二栅介质层(图中未示出)。
在本实施例中，所述第一栅介质层、第一栅极层203、第二栅介质层、第二栅极层204和初始掩膜层205的形成方法包括：在所述第一区A和第二区B鳍部201的部分侧壁和顶部表面形成伪栅介质膜；在所述伪栅介质膜上形成伪栅极膜；在所述伪栅极膜表面形成初始掩膜层205，所述初始掩膜层205暴露出部分伪栅极膜的顶部表面；以所述初始掩膜层205为掩膜，刻蚀所述伪栅极膜和伪栅介质膜，在第一区A基底200上形成第一伪栅介质层和位于第一伪栅介质层上的第一伪栅极层203，所述第一伪栅极层203的顶部具有初始掩膜层205，在所述第二区B基底200上形成第二伪栅介质层和位于第二伪栅介质层上的第二伪栅极层204，所述第二伪栅极层204的顶部具有初始掩膜层205。
在本实施例中，所述初始掩膜层205的材料包括：氮化硅。
在其他实施例中，所述初始掩膜层的材料包括：氮氧化硅或者氮化钛。
所述初始掩膜层205作为形成第一伪栅介质层、第一伪栅极层203、第二伪栅介质层和第二伪栅极层204的掩膜。
所述初始掩膜层205的厚度为900埃～1100埃，选择所述初始掩膜层205的厚度的意义在于：若所述初始掩膜层205的厚度小于900埃，使得所述初始掩膜层205作为掩膜，难以形成形貌良好的第一伪栅极层203、第一伪栅介质层、第二伪栅介质层和第二伪栅极层204，则第一区A和第二区B的器件性能较差；若所述初始掩膜层205的厚度大于1100埃，使得以所述初始掩膜层205为掩膜，刻蚀伪栅极膜和伪栅介质膜的难度较大。
以所述初始掩膜层205为掩膜，刻蚀部分所述伪栅极膜和伪栅介质膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
所述伪栅介质膜的材料包括：氧化硅，所述伪栅介质膜用于形成第一伪栅介质层和第二伪栅介质层，因此，所述第一伪栅介质层和第二伪栅介质层的材料包括：氧化硅。
所述伪栅介质膜的形成工艺包括：原子层沉积工艺。
由于所述伪栅极膜用于形成第一伪栅极层203和第二伪栅极层205，因此，所述第一伪栅极层203和第二伪栅极层205的初始高度相同。
所述伪栅极膜的材料包括硅，相应的，所述第一伪栅极层203和第二伪栅极层205的材料包括硅。
所述伪栅极膜的形成工艺包括化学气相沉积工艺。
请参考图5，在所述基底上、第一伪栅极层203和第二伪栅极层204的侧壁、以及初始掩膜层205的侧壁和顶部表面形成第一介质膜206。
在本实施例中，所述第一介质膜206的材料为氧化硅。在其他实施例中，所述第一介质膜的材料包括：氮氧化硅。
在本实施例中，所述第一介质膜206的形成工艺为流体化学气相沉积工艺。
在其他实施例中，所述第一介质膜的工艺包括高密度等离子体增强化学沉积工艺、高深宽比沉积工艺或物理气相沉积工艺。
在本实施例中，所述流体化学气相沉积工艺的步骤包括：在所述基底上形成前驱体；对所述前驱体进行固化处理，使所述前驱体固化，形成第一介质膜206。所述前驱体为流体，因此，所述前驱体能够充分填充相邻第一区A初始掩膜层205和第一伪栅极层203与第二区B初始掩膜层205和第二伪栅极层204之间的间隙、相邻第一区A初始掩膜层205和第一伪栅极层203之间的间隙、以及相邻第二区B初始掩膜层205和第二伪栅极层204之间的间隙，从而形成隔离性能较好的第一介质膜206。
然而，由于第一区A的器件密度大于第二区B的器件密度，则所述前驱体进入相邻第一区A初始掩膜层205和第一伪栅极层203之间的间隙较困难，而所述前驱体进入相邻第二区B初始掩膜层205和第二伪栅极层204之间的间隙较容易，使得第一区A的第一介质膜206的密度小于第二区B的第一介质膜206的密度。
请参考图6，采用第一平坦化工艺去除部分第一介质膜206和第一区A部分初始掩膜层205(见图5)，直至暴露出第二区B初始掩膜层205的顶部表面，在基底200上形成第一介质层207，在所述第一伪栅极层203的顶部形成第一掩膜层208。
采用第一平坦化工艺，去除部分第一介质膜206和第一区A部分初始掩膜层205的工艺包括：化学机械研磨工艺。
采用第一平坦化工艺去除部分第一介质膜206的过程中，由于第一区A的第一介质膜206的密度小于第二区B的第一介质膜206的密度，使得所述第一平坦化工艺对第一区A第一介质膜206的平坦化速率大于对第二区B第一介质膜206的平坦化速率，则当暴露出第二区B初始掩膜层205的顶部表面时，部分第一区A的初始掩膜层205(见图5)已被去除，即：在所述第一伪栅极层203顶部形成所述第一掩膜层208。
在本实施例中，所述第一掩膜层208的材料为氮化硅。在其他实施例中，所述第一掩膜层的材料包括：氮氧化硅或者氮化钛。
所述第一掩膜层208的厚度为：750埃～850埃。
在形成第一介质层207的过程中，第一掩膜层208对第一伪栅极层203的顶部表面进行保护，使得第一伪栅极层203的高度未被磨损。同样的，所述第二伪栅极层204的顶部覆盖初始掩膜层205，所述初始掩膜层205对第二伪栅极层204的顶部进行保护，使得第二伪栅极层204的高度未被磨损。而所述第一伪栅极层203和第二伪栅极层204的初始高度相同，因此，所述第一平坦化工艺之后，第一伪栅极层203和第二伪栅极层204的高度相同。
请参考图7，在所述第一掩膜层208、初始掩膜层205和第一初始介质层207顶部表面形成第二介质膜209。
在本实施例中，所述第二介质膜209的材料为氧化硅。在其他实施例中，所述第二介质膜的材料包括：氮氧化硅。
在本实施例中，所述第二介质膜209的形成工艺为流体化学气相沉积工艺。在其他实施例中，所述第二介质膜的形成工艺包括：高密度等离子体增强化学沉积工艺、高深宽比沉积工艺或物理气相沉积工艺。
所述第二介质膜209用于后续形成第二介质层。
请参考图8，采用第三平坦化工艺去除部分第二介质膜209(如图7所示)，直至暴露出第二初始掩膜层206，形成第二介质层210。
所述第三平坦化工艺去除部分第二介质膜209的工艺包括：化学机械研磨工艺。
在本实施例中，所述第二介质层210的材料为氧化硅。在其他实施例中，所述第二介质层的材料包括：氮氧化硅。
所述第二介质层210顶部暴露出第二初始掩膜层206的顶部表面，有利于后续去除第二区B部分初始掩膜层205。
请参考图9，形成所述第二介质层210之后，以所述第二介质层210为掩膜，采用第一刻蚀工艺减薄第二区B部分初始掩膜层205(见图8)，形成第二掩膜层211。
所述第一刻蚀工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
采用第一刻蚀工艺减薄第二区B部分初始掩膜层205的意义在于：用于缩小第一区A和第二区B的高度差，防止后续完全去除第一区A和第二区B的初始掩膜层205时，第一伪栅极层203和第二伪栅极层204的高度差异较大，所述第一伪栅极层203的高度用于定义第一栅极层的高度，所述第二伪栅极层204的高度用于定义第二栅极层的高度，因此，有利于缩小第一栅极层和第二栅极层的高度差，有利于提高半导体器件的均一性。
在本实施例中，所述第二掩膜层211的材料为氮化硅。在其他实施例中，所述第二掩膜层的材料包括：氮氧化硅或者氮化硅。
所述第二掩膜层211的厚度为：650埃～750埃。
在形成所述第二掩膜层211的过程中，第一伪栅极层203的顶部表面被第一掩膜层208和第二介质层210覆盖，因此，所述第一伪栅极层203的顶部不被磨损，所述第一伪栅极层203的高度不被减小。同样的，所述第二掩膜层211用于保护第二伪栅极层204，所述第二伪栅极层204的顶部不被磨损，则所述第二伪栅极层204的高度不被减小，则所述第一伪栅极层203和第二伪栅极层204的高度相同。
请参考图10，去除第二介质层210和部分第一介质层207，暴露出第一掩膜层208的侧壁和顶部表面、以及第二掩膜层211的侧壁和顶部表面。
去除第二介质层210和部分第一介质层207的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
去除第二介质层210和部分第一介质层207，有利于减小第一区A和第二区B的高度差，且第一区A和第二区B交界处的顶部表面也较为平整，因此，有利于提高第一区A和第二区B器件的性能。
请参考图11，在所述第一掩膜层208、第二掩膜层211和第一介质层207顶部形成第三介质膜212。
所述第三介质膜212的材料包括：氧化硅或者氮氧化硅。
在本实施例中，所述第三介质膜212的形成工艺为高密度等离子体增强化学沉积工艺。采用密度等离子体增强化学沉积工艺形成的第三介质膜212的密度较大，则后续采用第三平坦化工艺去除部分第三介质膜212，所形成的第三介质层的顶部较平整。
由于第一区A的器件密度大于第二区B的器件密度，使得第一区A的第三介质膜212的密度小于第二区B的第三介质膜212的密度。
请参考图12，采用第二平坦化工艺去除部分第三介质膜212(见图11)和第一掩膜层208，直至暴露出第一伪栅极层203的顶部表面，在所述第一介质层207顶部形成第三介质层213。
采用第二平坦化工艺去除部分第三介质膜212和第一掩膜层208的工艺包括：化学机械研磨工艺。
所述第三介质层213的材料包括氧化硅或者氮氧化硅。
由于第一区A的第三介质膜212的密度小于第二区B的第三介质膜212的密度，则第一掩膜层208被去除时，第二伪栅极层204顶部还残留部分第二掩膜层211。
请参考图13，在所述第一伪栅极层203、第三介质层213和第二掩膜层211上形成第四介质膜214。
所述第四介质膜214的材料包括：氧化硅或者氮氧化硅。
在本实施例中，所述第四介质膜214的形成工艺为高密度等离子体增强化学沉积工艺。采用密度等离子体增强化学沉积工艺形成的第四介质膜214的密度较大，则后续采用第四平坦化工艺去除部分第四介质膜214，所形成的第四介质层的顶部较平整。
所述第四介质膜214用于后续形成第四介质层。
请参考图14，采用第四平坦化工艺去除部分第四介质膜214(如图13所示)，直至暴露出第二掩膜层211的顶部表面，形成第四介质层215。
采用第四平坦化工艺去除部分第四介质膜214的工艺包括：化学机械研磨工艺。
所述第四介质层215的材料包括：氧化硅或者氮氧化硅。
所述第四介质层215暴露出第二掩膜层211的顶部表面，有利于后续去除第二掩膜层211。
请参考图15，形成所述第四介质层215之后，采用第二刻蚀工艺减薄第二掩膜层211(见图14)，暴露出第二伪栅极层204的顶部表面。
所述第二刻蚀工艺包括：湿法刻蚀工艺或者干法刻蚀工艺中的一种或者两种组合。
采用第二刻蚀工艺减薄第二掩膜层211的意义在于：采用第二平坦化工艺去除第一掩膜层208之后，所述第一区A和第二区B存在高度差，所述第二刻蚀工艺用于缩小第一区A和第二区B的高度差。
并且，在去除所述第二掩膜层211的过程中，所述第二掩膜层211和第二伪栅极层204的材料不同，使得第二掩膜层211和第二伪栅极层204具有不同的刻蚀选择比，则所述刻蚀工艺能够停止在第二伪栅极层204的顶部表面，对第二伪栅极层204顶部的损伤较小，则采用第二刻蚀工艺去除第二掩膜层211之后，第一伪栅极层203和第二伪栅极层204的高度差较小。所述第一伪栅极层203决定后续形成的第一栅极层的高度，所述第二伪栅极层204决定后续第二栅极层的高度，则所述第一栅极层和第二栅极层的高度差较小，有利于提高第一区A和第二区B器件的性能。
请参考图16，采用第二刻蚀工艺减薄所述第二掩膜层211(见图14)之后，去除部分第四介质层215和第三介质层213，暴露出第一伪栅极层203的顶部表面。
去除部分第四介质层215和第三介质层213的工艺包括：干法刻蚀工艺、湿法刻蚀工艺和化学机械研磨工艺中的一种或者多种组合。
去除部分第四介质层215和第三介质层213，暴露出第一伪栅极层203的顶部表面，有利于后续去除第一伪栅极层203。
请参考图17，去除所述第一伪栅极层203(见图16)，在所述第一介质层207和第三介质层213内形成第一伪栅开口(图中未标出)；去除所述第二伪栅极层204(见图16)，在所述第一介质层207和第三介质层213内形成第二伪栅开口(图中未标出)；在所述第一伪栅开口内形成第一栅极层216；在所述第二伪栅开口内形成第二栅极层217。
所述第一伪栅开口和第二伪栅开口的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，所述第一栅极层216和第二栅极层217同时形成。所述第一栅极层216和第二栅极层217的形成方法包括：在所述第三介质层213表面、第一伪栅开口和第二伪栅开口内形成栅极膜；平坦化所述栅极膜，直至暴露出第三介质层213的顶部表面，在所述第一伪栅开口内形成第一栅极层216，在所述第二伪栅开口内形成第二栅极层217。
所述栅极膜的材料为金属。在本实施例中，所述栅极膜的材料为钨。在其他实施例中，所述栅极膜的材料包括：铝、铜、钛、银、金、铅或者镍。
在本实施例中，形成所述栅极膜之前，所述形成方法还包括：在所述第一伪栅开口和第二伪栅开口的底部形成栅介质膜。
所述栅介质膜为高K介质材料，所述K值范围：K大于3.9。在本实施例中，所述栅介质膜的材料为氧化铪。
在其他实施例中，所述栅介质膜的材料包括：氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述第一伪栅开口底部的栅介质膜用于形成第一栅介质层，所述第二伪栅开口底部的栅介质膜用于形成第二栅介质层。
在本实施例中，所述第一栅介质层和第二栅介质层的材料为氧化铪。在其他实施例中，所述第一栅介质层和第二栅介质层的材料包括：氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
所述第一伪栅开口用于容纳第一栅极层216，所述第二伪栅开口用于容纳第二栅极层217。由于第一伪栅开口的尺寸由第一伪栅极层203的尺寸所决定，所述第二伪栅开口的尺寸由第二伪栅极层204的尺寸所决定，而所述第一伪栅极层203和第二伪栅极层204的高度差异性较小，因此，所述第一栅极层216和第二栅极层217的高度差异性较小，有利于降低第一区A和第二区B器件性能的差异性。
请参考图18，在所述第一栅极层216、第二栅极层217和第三介质层213的表面形成第五介质层218，所述第五介质层218内具有暴露出第一栅极层216和第二栅极层217顶部的接触孔(图中未标出)；在所述接触孔内形成插塞219。
所述第二介质层218和接触孔的形成步骤包括：在所述第一栅极层216、第二栅极层217和第三介质层213的表面形成第五介质膜；去除部分第五介质膜，形成第五介质层218，所述第五介质层218内具有暴露出第一栅极层216和第二栅极层217顶部的接触孔。
所述第五介质膜的材料包括：氧化硅或者氮氧化硅。所述第五介质膜的形成工艺包括：流体化学气相沉积工艺。
所述第五介质膜用于形成第五介质层218。
所述插塞219的形成方法包括：在所述第二介质层218的表面、以及接触孔内形成插塞材料层；平坦化所述插塞材料层，直至暴露出第五介质层218，在所述接触孔内形成插塞219。
所述插塞材料层的材料为金属。在本实施例中，所述插塞材料层的材料为钨，相应的，插塞219的材料为钨。在其他实施例中，所述插塞材料层的材料包括铝，相应的，所述插塞的材料包括铝。
平坦化所述插塞材料层的工艺包括：化学机械研磨工艺。
相应的，本发明还提供一种半导体结构，请继续参考图9，包括：基底，所述基底包括第一区A和第二区B，所述第一区A基底上具有第一伪栅极层203，所述第二区B基底上具有第二伪栅极层204；
位于所述第一伪栅极层203表面的第一掩膜层208；
位于所述第二伪栅极层204表面的第二掩膜层211；
位于所述基底表面的第一介质膜207，所述第一区A的第一介质膜207的密度小于第二区B的第一介质膜207的密度；
位于所述第一介质膜207和第一掩膜层208表面的第二介质层210。
所述第一掩膜层208的材料包括氮化硅；所述第二掩膜层的材料包括：氮化硅。
所述第一掩膜层208的厚度为：750埃～850埃。
所述第二掩膜层211的厚度为：650埃～750埃。
所述第一介质膜207的材料包括：氧化硅。
所述第二介质层210的材料包括：氧化硅。
所述第一区A的器件密度大于第二区B的器件密度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区和第二区，所述第一区基底上具有第一伪栅极层，所述第二区基底上具有第二伪栅极层，所述第一伪栅极层和第二伪栅极层顶部均具有初始掩膜层；
在所述基底上、第一伪栅极层和第二伪栅极层的侧壁、以及初始掩膜层的侧壁和顶部表面形成第一介质膜，且第一区第一介质膜的密度小于第二区第一介质膜的密度；
采用第一平坦化工艺去除部分第一介质膜和第一区部分初始掩膜层，直至暴露出第二区初始掩膜层，在所述第一伪栅极层顶部形成第一掩膜层；
在所述第一介质膜和第一掩膜层上形成第二介质层，所述第二介质层暴露出第二区的初始掩膜层顶部表面；
以所述第二介质层为掩膜，采用第一刻蚀工艺减薄第二初始掩膜层，形成第二掩膜层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始掩膜层的材料包括：氮化硅。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，第一介质膜的材料包括：氧化硅；所述第一介质膜的形成工艺包括：流体化学气相沉积工艺。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述初始掩膜层的厚度为：900埃～1100埃。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掩膜层的厚度为：750埃～850埃。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二掩膜层的厚度为：650埃～750埃。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第二掩膜层之后，所述形成方法还包括：去除部分第二介质层，暴露出第一掩膜层的侧壁和顶部表面、以及第二掩膜层的侧壁和顶部表面；去除部分第二介质层之后，在所述第二介质层表面、第一掩膜层的侧壁和顶部表面、以及第二掩膜层的侧壁和顶部表面形成第三介质膜，所述第一区第三介质膜的密度小于第二区第三介质膜的密度；采用第二平坦化工艺去除部分第三介质膜和第一掩膜层，直至暴露出第一伪栅极层的顶部表面；所述第二平坦化工艺之后，在所述第一伪栅极层的顶部表面、以及第二掩膜层的顶部表面形成第四介质层，所述第四介质层暴露出第二掩膜层的顶部表面；以所述第四介质层为掩膜，采用第二刻蚀工艺减薄所述第二掩膜层，直至暴露出第二伪栅极层的顶部表面。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一区的器件密度大于第二区的器件密度。
10.一种半导体结构，其特征在于，包括：
提供基底，所述基底包括第一区和第二区，所述第一区基底上具有第一伪栅极层，所述第二区基底上具有第二伪栅极层；
位于所述第一伪栅极层表面的第一掩膜层；
位于所述第二伪栅极层表面的第二掩膜层；
位于所述基底表面的第一介质膜，所述第一区的第一介质膜的密度小于第二区的第一介质膜的密度；所述第一介质膜覆盖所述第一伪栅极层和第二伪栅极层的侧壁；
位于所述第一介质膜和第一掩膜层表面的第二介质层。
11.如权利要求10所述的半导体结构，其特征在于，所述第一掩膜层的材料包括氮化硅；所述第二掩膜层的材料包括：氮化硅。
12.如权利要求10所述的半导体结构，其特征在于，所述第一掩膜层的厚度为：750埃～850埃。
13.如权利要求10所述的半导体结构，其特征在于，所述第二掩膜层的厚度为：650埃～750埃。
14.如权利要求10所述的半导体结构，其特征在于，所述第一介质膜的材料包括：氧化硅。
15.如权利要求10所述的半导体结构，其特征在于，所述第二介质层的材料包括：氧化硅。
16.如权利要求10所述的半导体结构，其特征在于，所述第一区的器件密度大于第二区的器件密度。
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