CN109309048B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底上具有栅极结构，所述基底和栅极结构的侧壁上具有介质层，所述介质层内具有开口，所述开口底部暴露出栅极结构的顶部表面；在所述开口内和介质层上形成保护结构，所述保护结构包括：第一保护层和位于第一保护层上的第二保护层，所述第二保护层的材料与第一保护层的材料不同，第一保护层的材料与介质层的材料不同；采用第一平坦化工艺去除介质层上的第二保护层，直至暴露出第一保护层的顶部表面；所述第一平坦化工艺之后，采用第二平坦化工艺去除介质层上的第一保护层，直至暴露出介质层的顶部表面。所述方法能够提高介质层顶部表面的平整度。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着器件尺寸的不断缩小，鳍式场效应晶体管(FinFET)逐渐代替平面器件成为先进制造工艺的主流。相比于平面器件，鳍式场效应晶体管有着高效、低能的特征，同时器件的静态电学特性也有着显著的提高。高介质常数金属栅极(HKMG)工艺的引入，进一步加强了金属栅极对沟道的控制。
器件尺寸的持续缩小，鳍式场效应晶体管的制造工艺对光刻是越来越大的挑战，并且对刻蚀也提出了更高的要求。为了增大光刻和刻蚀工艺的窗口，业界引入了自对准工艺。
先进工艺中的金属栅极中通常使用的自对准工艺流程是：在形成金属栅极后，采用刻蚀工艺去除一定厚度的栅极层，形成开口；形成所述开口之后，在所述开口和介质层上形成氮化层；平坦化所述氮化层，直至暴露出介质层的顶部表面为止。
然而，平坦化所述氮化层，易造成介质层的性能较差。
发明内容
本发明解决的技术问题是一种半导体结构的形成方法，以提高介质层的性能。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有栅极结构，所述基底和栅极结构的侧壁上具有介质层，所述介质层内具有开口，所述开口底部暴露出栅极结构的顶部表面；在所述开口内和介质层上形成保护结构，所述保护结构包括：第一保护层和位于第一保护层上的第二保护层，所述第二保护层的材料与第一保护层的材料不同，所述第一保护层的材料与介质层的材料不同；采用第一平坦化工艺去除介质层上的第二保护层，直至暴露出第一保护层的顶部表面；所述第一平坦化工艺之后，采用第二平坦化工艺去除介质层上的第一保护层，直至暴露出介质层的顶部表面。
可选的，所述开口的形成步骤包括：在所述基底上和栅极结构的侧壁形成介质层，所述介质层的顶部表面暴露出栅极结构的顶部表面；去除部分栅极结构，在所述介质层内形成所述开口。
可选的，所述第一开口的深宽比：0.7:1～1.5:1。
可选的，所述第一保护层的厚度较第二保护层的厚度薄。
可选的，所述第一保护层厚度为：3纳米～10纳米。
可选的，所述第二保护层的厚度为：5纳米～30纳米。
可选的，第一保护层的材料包括：压应力氮化硅或者张应力氮化硅。
可选的，所述第一保护层的形成工艺包括：流体化学气相沉积工艺、原子层沉积工艺或者等离子体化学气相沉积工艺。
可选的，所述第二保护层的材料包括：氧化硅或者氮氧化硅；所述第二保护层的形成工艺包括：流体化学气相沉积工艺。
可选的，所述保护结构还包括：位于第二保护层上的第三保护层，所述第三保护层的材料与第二保护层的材料不同。
可选的，所述第三保护层的材料包括：氧化硅、氮氧化硅、拉应力氮化硅或张应力氮化硅。
可选的，所述第三保护层的厚度为：5纳米～30纳米。
可选的，形成所述第三保护层之后，所述第一平坦化工艺之前，还包括：采用第三平坦化工艺去除介质层上的第三保护层，直至暴露出第二保护层的顶部表面；所述第三平坦化工艺包括：化学机械研磨工艺或者干法刻蚀工艺。
可选的，所述第一平坦化工艺包括：化学机械研磨工艺或者干法刻蚀工艺。
可选的，所述第二平坦化工艺包括：化学机械研磨工艺或者各向同性干法刻蚀工艺。
可选的，所述保护结构的厚度为：20纳米～50纳米。
可选的，所述栅极结构的形成步骤包括：在所述基底上形成伪栅结构；在所述伪栅结构两侧的基底内形成源漏掺杂区；在所述基底和源漏掺杂区上形成所述介质层，所述介质层顶部暴露出伪栅结构的顶部表面；去除所述伪栅结构，在所述介质层内形成伪栅开口；在所述伪栅开口内形成所述栅极结构；所述栅极结构包括：栅介质层以及位于栅介质层上的栅极层；所述栅介质层的材料包括：高K介质材料，所述高K介质材料包括：氧化铪；所述栅极层的材料为金属，所述金属包括：钨。
本发明还提供一种半导体结构，包括：基底，所述基底上具有栅极结构；位于所述基底和栅极结构的侧壁上的介质层，所述介质层内具有开口，所述开口底部暴露出栅极结构的顶部表面；位于开口内的保护结构，所述保护结构的顶部暴露出介质层的顶部表面。
可选的，所述保护结构包括：位于所述开口内的第一保护层；第一保护层的材料包括：拉应力氮化硅或者压应力氮化硅。
可选的，所述保护结构还包括：位于第一保护层上的第二保护层；所述第二保护层的材料包括：氧化硅或者氮氧化硅。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，所述保护结构包括：第一保护层和位于第一保护层上的第二保护层。由于所述第二保护层的材料与第一保护层的材料不同，使得采用第一平坦化工艺去除介质层上的第二保护层时，所述第二保护层和第一保护层具有不同的选择比，使得所述第一平坦化差异缩小。在去除介质层上第二保护层的过程中，所述第一保护层覆盖于介质层上，因此，所述第一保护层能够避免所述介质层顶部表面过早被暴露出，所述第一保护层对介质层的顶部表面进行保护。去除介质层上的第二保护层之后，采用第二平坦化工艺去除介质层上的第一保护层。所述第一保护层的材料与介质层的材料不同，使得在所述第二平坦化工艺过程中，所述第一保护层和介质层具有不同的选择比，使得第二平坦化差异缩小。因此，所述介质层的顶部表面平整，有利于提高介质层隔离半导体不同器件的性能。
进一步，所述第一保护层的厚度较薄，使得形成所述第一保护层之后，所述开口顶部未闭合，使得第一保护层中无空洞。并且，所述开口顶部未闭合，有利于后续在开口内形成第二保护层。
进一步，所述第二保护层的材料包括：氧化硅或者氮氧化硅。所述第二保护层的形成工艺包括：流体化学气相沉积工艺，采用流体化学气相沉积工艺形成的所述第二保护层对开口的填充能力较强，使得形成的保护结构中无空洞，有利于提高保护结构的绝缘性能。
进一步，所述保护结构还包括：位于第二保护层上的第三保护层，所述第三保护层的材料与第二保护层的材料不同，使得采用第三平坦化工艺去除介质层上的第三保护层时，所述第三保护层和第二保护层具有不同的选择比，使得第三平坦化差异缩小。在去除介质层上的第三保护层的过程中，所述第二保护层覆盖与介质层上，所述第二保护层用于进一步保护介质层的顶部表面，防止介质层顶部表面受到损伤，有利于进一步降低介质层顶部表面的损伤，从而提高介质层表面的平整度。
附图说明
图1至图3是一种半导体结构的形成方法各步骤的结构示意图；
图4至图9是本发明半导体结构的形成方法一实施例各步骤的结构示意图；
图10至图13本发明半导体结构的形成方法另一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，所述介质层的性能较差。
图1至图3是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100上具有栅极结构101，所述基底100上以及栅极结构101的侧壁上具有介质层102，所述介质层102的顶部表面暴露出栅极结构101的顶部表面；去除部分所述栅极结构101，在所述介质层102内形成开口103，所述开口103的底部暴露出栅极结构101的顶部表面。
请参考图2，在所述介质层102上和开口103(见图1)内形成保护膜104。
请参考图3，平坦化所述保护膜104，直至暴露出介质层102的顶部表面，在所述开口103内形成保护层105。
然而，采用上述方法制备的半导体性能较差，原因在于：
上述方法中，后续在介质层102中形成互连结构，所述保护层105用于防止或者减少互连结构与栅极结构101发生短路。所述保护层105的形成步骤包括：在所述开口103和介质层102上形成保护膜104；平坦化所述保护膜104，直至暴露出介质层102的顶部表面，在所述开口103内形成保护层105。
由于所述开口103的深宽比为：0.7:1～1.5:1，为了填充满所述开口103，使得所述保护膜104的厚度较厚。然而，所述保护膜104的厚度较厚，易使得位于介质层102上的所述保护膜104的厚度不均匀，使得后续平坦化所述保护膜104时，平坦化工艺过多的接触介质层102。由于所述保护膜104的材料包括：氮化硅，所述介质层102的材料包括：氧化硅，因此，所述保护膜104的密度大于介质层102密度。而平坦化所述保护膜104的工艺包括：化学机械研磨工艺，所述化学机械研磨工艺包括：同步的化学腐蚀和机械磨平，因此，所述平坦化工艺对介质层102的去除速率大于对保护膜104的去除速率，使得形成所述保护层105之后，介质层102的顶部表面出现凹陷。
并且，所述介质层102的顶部表面的凹陷程度与基底100上栅极结构101的密度有关，所述栅极结构101的密度指的是单位面积基底100上所具有的栅极结构101的个数。具体的，基底100上栅极结构101的密度较大，使得平坦化所述介质层102上保护膜104的过程中，多个栅极结构101能够支撑介质层102，使得介质层102顶部表面的凹陷程度较小。相应的，基底100上栅极结构101的密度较小，使得平坦化所述介质层102上保护膜104的过程中，少量的栅极结构101能够支撑介质层102，使得介质层102顶部表面的凹陷程度较大。
为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：在所述开口内和介质层上所述保护结构，所述保护结构包括第一保护层和位于第一保护层上的第二保护层；采用第一平坦化工艺去除介质层上的第二保护层；所述第一平坦化工艺之后，采用第二平坦化工艺，去除介质层上的第一保护层。所述方法能够降低介质层顶部表面的损伤，使得介质层的顶部表面较平整，有利于提高介质层隔离半导体不同器件的电学性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本实施例中，以所述半导体器件为鳍式场效应晶体管为示例进行说明，在其它实施例中，所述半导体器件为平面式MOS晶体管。
图4至图9是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图4，提供基底200，所述基底200上具有栅极结构201，所述基底200和栅极结构201的侧壁上具有介质层202。
在本实施例中，所述基底200包括：衬底(图中未示出)以及位于衬底上的鳍部(图中未示出)。在其它实施例中，当所述半导体器件为平面式的MOS晶体管时，所述基底为平面式的半导体衬底。
所述基底200的形成步骤包括：提供初始衬底；图形化所述初始衬底，形成衬底和位于衬底上的鳍部。
在本实施例中，所述初始衬底的材料为硅。在其他实施例中，所述初始衬底还可以为锗衬底、硅锗衬底、绝缘体上硅或绝缘体上锗等半导体衬底。
所述基底200上还具有覆盖所述鳍部的隔离结构(图中未示出)，所述隔离结构的顶部表面低于所述鳍部的顶部表面，且覆盖鳍部的部分侧壁。
所述隔离结构的材料包括：氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅、氮化硅。
所述隔离结构用于实现半导体不同器件之间的电绝缘。
所述栅极结构201包括：栅介质层以及位于栅介质层上的栅极层。
所述栅极层的材料为金属，所述金属包括：钨。
所述栅介质层的材料为高K介质材料，所述高K介质材料的介电常数K大于3.9。在本实施例中，所述栅介质层的材料包括：HfO2。形成所述栅介质层之前，还包括：在基底200上形成界面层，所述界面层的材料包括：氧化硅。在其他实施例中，所述栅介质层的材料包括：La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
所述栅极结构201两侧的鳍部内具有源漏掺杂区(图中未示出)。
在本实施例中，所述栅极结构201、源漏掺杂区以及介质层202的形成步骤包括：在所述基底200上形成伪栅结构；在所述伪栅结构两侧的鳍部内形成源漏掺杂区；在所述基底200、隔离结构、源漏掺杂区上以及伪栅结构的侧壁上形成介质层202，所述介质层202暴露出伪栅结构的顶部表面；去除伪栅结构，在所述介质层202内形成伪栅开口；在所述伪栅开口内形成栅极结构201。
所述伪栅结构包括：伪栅介质层以及位于伪栅介质层上的伪栅极层。所述伪栅介质层的材料包括：氧化硅。所述伪栅极层的材料包括：硅。
所述源漏掺杂区的形成步骤包括：采用刻蚀工艺在所述伪栅结构两侧的鳍部内形成源漏开口；采用选择性外延沉积工艺在所述源漏开口内形成外延层；在所述外延层内掺杂P型离子或N型离子，形成所述源漏掺杂区。
在其他实施例中，所述源漏掺杂区还可以通过对伪栅结构两侧的部分鳍部进行离子注入而形成。
所述介质层202的形成步骤包括：在所述基底200、隔离结构、伪栅结构以及源漏掺杂区上形成介质膜；平坦化所述介质膜，直至暴露出伪栅结构的顶部表面，形成介质层202。
所述介质膜的形成工艺包括：化学气相沉积工艺。
平坦化所述介质膜的工艺为：化学机械研磨工艺。
所述介质膜的材料包括：氧化硅、氮氧化硅、氮化硅。相应的，所述介质层202的材料包括：氧化硅、氮氧化硅、氮化硅。
请参考图5，去除部分栅极层，在所述介质层202内形成开口204，所述开口204底部暴露出栅极层的顶部表面。
去除部分所述栅极层的工艺包括：各向异性干法刻蚀工艺。
所述开口204的深宽比为：0.7:1～1.5:1。
所述开口204用于后续容纳保护结构。
形成所述开口204之后，在所述开口204内形成保护结构，所述保护结构包括：第一保护层和位于第一保护层上的第二保护层，所述第二保护层的材料与第一保护层的材料不同，所述第一保护层的材料与介质层的材料不同，具体请参考图6至图9。
请参考图6，在所述介质层202上和开口204(如图5所示)内形成第一保护层205，所述第一保护层205的材料与介质层202的材料不同。
所述第一保护层205的厚度为：3纳米～10纳米，选择所述第一保护层205的厚度的意义在于：若所述第一保护层205的厚度小于3纳米，不利于后续去除介质层202上的第一保护层205；若所述第一保护层205的厚度大于10纳米，使得第一保护层205中可能产生空洞，不利于提高半导体器件的性能。
第一保护层205的厚度为3纳米～10纳米，而开口204的深宽比为：0.7:1～1.5:1，使得形成所述第一保护层205之后，所述开口204顶部未闭合，使得所述第一保护层205内无空洞，有利于提高保护结构的绝缘性能。并且所述开口204顶部未闭合，有利于后续在第一保护层205上形成第二保护层。
在本实施例中，所述第一保护层205的形成工艺为：流体化学气相沉积工艺。在其他实施例中，所述第一保护层的形成工艺包括：原子逐层沉积(ALD)方法或者等离子体化学气相沉积工艺。
所述第一保护层205的材料包括：压应力氮化硅或者拉应力氮化硅。
所述第一保护层205为压应力氮化硅时，所述流体化学气相沉积工艺具有第一偏压；所述第一保护层205为拉应力氮化硅时，所述流体化学气相沉积工艺具有第二偏压，所述第一偏压大于第二偏压。
所述第一保护层205的材料与介质层202的材料不同，使得后续去除介质层202上的第一保护层205时，第一保护层205与介质层202具有不同的去除速率，使得去除介质层202上的第一保护层205后，所述介质层202顶部受到的损伤较小，使得介质层202的顶部表面较平整，有利于提高介质层202的绝缘性能。
请参考图7，在所述第一保护层205上形成第二保护层206，所述第二保护层206的材料与第一保护层205的材料不同。
所述第二保护层206的材料包括：氧化硅或者氮氧化硅。所述第二保护层206的形成工艺包括：流体化学气相沉积工艺。采用流体化学气相沉积工艺形成的所述第二保护层206易于填充所述开口204(如图5所示)，使得所形成的第二保护层206均匀致密，隔离性能良好。
所述第二保护层206的厚度较第一保护层205的厚度厚，即：所述第一保护层205的厚度较薄，使得形成所述第一保护层206之后，所述开口204顶部未闭合，有利于在第一保护层205上形成第二保护层206。
所述第二保护层206的厚度为：5纳米～30纳米。选择所述第二保护层206的厚度的意义在于：若所述第二保护层206的厚度小于5纳米，使得第二保护层206未填充满所述开口204，不利于后续形成顶部表面平整的介质层202；若所述第二保护层206的厚度大于30纳米，使得后续去除介质层202上的第二保护层206时，对第一保护层205的损伤较大，不利于后续形成顶部表面平整的介质层202。
请参考图8，采用第一平坦化工艺去除介质层202上的第二保护层206，直至暴露出第一保护层205的顶部表面。
在本实施例中，所述第一平坦化工艺包括：化学机械研磨工艺。
在其他实施例中，所述第一平坦化工艺包括：干法刻蚀工艺。
所述第二保护层206的材料与第一保护层205的材料不同，使得在所述第一平坦化工艺过程中，所述第二保护层206与第一保护层205具有不同的选择比，使得第一平坦化差异较小。并且，在所述第一平坦化工艺过程中，所述第一保护层205覆盖介质层202的表面，因此，所述第一保护层205对介质层202的表面进行保护，使得介质层202的表面不被过早暴露出，从而有利于降低介质层202顶部表面的损伤。
请参考图9，所述第一平坦化工艺之后，采用第二平坦化工艺去除介质层202上的第一保护层205，直至暴露出介质层202的顶部表面。
在本实施例中，所述第二平坦化工艺包括：化学机械研磨工艺。
在其他实施例中，所述第二平坦化工艺包括：各向同性干法刻蚀工艺。
所述第一保护层205的材料与介质层202的材料不同，使得在所述第二平坦化工艺过程中，第一保护层205和介质层202具有不同的选择比，使得第二平坦化差异较小。所述第二平坦化工艺之后，所述介质层202顶部表面仍平整，所述介质层202隔离半导体不同器件的性能较好。
后续在介质层202内形成互连结构，位于开口204内的第一保护层205和第二保护层206用于防止所述互连结构与栅极结构201，以及栅极结构201与栅极结构201之间发生短路，有利于提高半导体器件的性能。
相应的，本发明实施例还提供一种采用上述方法所形成的半导体结构，请参考图9，包括：
基底200，所述基底200上具有栅极结构201，所述基底200和栅极结构201的侧壁上具有介质层202，所述介质层202内具有开口204(见图5)，所述开口204底部暴露出栅极结构201的顶部表面；位于开口204内的保护结构，所述保护结构的顶部暴露出介质层202的顶部表面。
在本实施例中，所述保护结构包括：位于所述开口204内的第一保护层以及位于第一保护层上的第二保护层。在其他实施例中，所述保护结构仅包括：位于所述开口内的第一保护层。
所述第一保护层205的材料包括：拉应力氮化硅或者压应力氮化硅。
所述第二保护层206的材料包括：氧化硅或者氮氧化硅。
图10至图13是本发明的半导体结构另一实施例各步骤的结构示意图。其中，图10是在图6基础上的后续步骤结构示意图。
请参考图10，在所述第一保护层205上形成第二保护层300，所述第二保护层300的材料与第一保护层205的材料不同。
本实施例与图7所示实施例的相同之处在此不做赘述，不同之处，在于：
在本实施例中，所述第二保护层300未填充满所述开口204(见图5)。
所述第二保护层300未填充满所述开口204，有利于后续在所述第二保护层300上形成第三保护层。
请参考图11，在所述第二保护层300上形成第三保护层301，所述第三保护层301的材料与第二保护层300的材料不同。
所述第三保护层301的材料包括：氧化硅、氮氧化硅、拉应力氮化硅或张应力氮化硅。所述第三保护层301的材料与第二保护层300的材料不同，使得后续去除介质层202上的第三保护层301时，所述第三保护层301与第二保护层300具有不同的选择比，使得第三平坦化差异较小。并且，所述第三平坦化工艺过程中，所述第二保护层300和第一保护层205覆盖于介质层202上，使得介质层202的顶部免受损伤，有利于提高介质层202顶部的平整度。
所述第三保护层301的厚度为：5纳米～30纳米。选择所述第三保护层301的厚度的意义在于：若所述第三保护层301的厚度小于5纳米，使得后续去除第三保护层时，易对第二保护层300造成损伤。而所述第二保护层300的厚度较薄，使得第一保护层205易受到损伤。由于第一保护层205的厚度较薄，使得介质层202的顶部表面也有可能受到损伤，不利于提高介质层202顶部表面的平整性；若所述第三保护层301的厚度大于30纳米，增加了后续去除介质层202上第三保护层301的难度。
请参考图12，采用第三平坦化工艺去除介质层202上的第三保护层301，直至暴露出第二保护层300的顶部表面。
在本实施例中，所述第三平坦化工艺包括：化学机械研磨工艺。
在其他实施例中，所述第三平坦化工艺包括：干法刻蚀工艺。
所述第三保护层301的材料与第二保护层300的材料不同，使得在所述第三平坦化工艺过程中，所述第三保护层301与第二保护层300具有不同的选择比，使得第三平坦化差异较小。并且，在所述第三平坦化工艺过程中，所述第二保护层300和第一保护层205覆盖与介质层202的表面，因此，所述第一保护层205和第二保护层300对介质层202的表面进行保护，使得介质层202的表面不被过早暴露出，从而有利于降低介质层202顶部表面的损伤。
请参考图13，所述第三平坦化工艺之后，还包括：去除介质层202上的第二保护层300，直至暴露出第一保护层205的顶部表面；去除介质层202上的第二保护层300之后，去除介质层202上的第一保护层205，直至暴露出介质层202的顶部表面。
图13与图8和图9所示实施例的相同之处在此不做赘述，不同之处，在于：所示开口204(见图5)内还包括：位于第二保护层300上的第三保护层301。
在其他实施例中，所述开口内仅包括第一保护层；或者，所述开口内仅具有第一保护层和位于第一保护层上的第二保护层。
相应的，本发明实施例还提供一种用上述方法所形成的半导体结构，请参考图13，包括：
基底200，所述基底200上具有栅极结构201，所述基底200和栅极结构201的侧壁上具有介质层202，所述介质层202内具有开口204(见图5)，所述开口204底部暴露出栅极结构201的顶部表面；位于开口204内的保护结构，所述保护结构的顶部暴露出介质层202的顶部表面。
在本实施例中，所述保护结构包括：位于所述开口204内的第一保护层205、位于第一保护层205上的第二保护层300以及位于第二保护层300上的第三保护层301。在其他实施例中，所述保护结构仅包括：位于所述开口内的第一保护层；或者，所述保护结构仅包括：位于所述开口内的第一保护层以及位于第一保护层上的第二保护层。
所述第一保护层205的材料包括：拉应力氮化硅或者压应力氮化硅。
所述第二保护层300的材料包括：氧化硅或者氮氧化硅。
所述第三保护层301的材料包括：氧化硅、氮氧化硅、拉应力氮化硅或张应力氮化硅。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有栅极结构，所述基底和栅极结构的侧壁上具有介质层，所述介质层内具有开口，所述开口底部暴露出栅极结构的顶部表面；
在所述开口内和介质层上形成保护结构，所述保护结构包括：第一保护层、位于第一保护层上的第二保护层、以及位于第二保护层上的第三保护层，所述第三保护层的材料与第二保护层的材料不同，所述第二保护层的材料与第一保护层的材料不同，所述第一保护层的材料与介质层的材料不同；
采用第三平坦化工艺去除介质层上的第三保护层，直至暴露出第二保护层的顶部表面
所述第三平坦化工艺之后，采用第一平坦化工艺去除介质层上的第二保护层，直至暴露出第一保护层的顶部表面；
所述第一平坦化工艺之后，采用第二平坦化工艺去除介质层上的第一保护层，直至暴露出介质层的顶部表面。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述开口的形成步骤包括：在所述基底上和栅极结构的侧壁形成介质层，所述介质层的顶部表面暴露出栅极结构的顶部表面；去除部分栅极结构，在所述介质层内形成所述开口。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述开口的深宽比为：0.7:1~1.5:1。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一保护层的厚度为：3纳米~10纳米。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二保护层的厚度为：5纳米~30纳米。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，第一保护层的材料包括：拉应力氮化硅或者压应力氮化硅。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第一保护层的形成工艺包括：流体化学气相沉积工艺、原子层沉积工艺或者等离子体化学气相沉积工艺。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二保护层的材料包括：氧化硅或者氮氧化硅；所述第二保护层的形成工艺包括：流体化学气相沉积工艺。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第三保护层的材料包括：氧化硅、氮氧化硅、拉应力氮化硅或张应力氮化硅。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第三保护层的厚度为：5纳米~30纳米。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第三平坦化工艺包括：化学机械研磨工艺或者干法刻蚀工艺。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一平坦化工艺包括：化学机械研磨工艺或者干法刻蚀工艺。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二平坦化工艺包括：化学机械研磨工艺或者各向同性干法刻蚀工艺。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述保护结构的厚度为：20纳米~50纳米。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构的形成步骤包括：在所述基底上形成伪栅结构；在所述伪栅结构两侧的基底内形成源漏掺杂区；在所述基底和源漏掺杂区上形成所述介质层，所述介质层顶部暴露出伪栅结构的顶部表面；去除所述伪栅结构，在所述介质层内形成伪栅开口；在所述伪栅开口内形成所述栅极结构；所述栅极结构包括：栅介质层以及位于栅介质层上的栅极层；所述栅介质层的材料包括：高K介质材料，所述高K介质材料包括：氧化铪；所述栅极层的材料为金属，所述金属包括：钨。
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