TWI415263B - 半導體裝置及其製造方法 - Google Patents

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Shyh Horng Yang
Yuri Masuoka
Ken-Ichi Goto
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Taiwan Semiconductor Mfg
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Description

半導體裝置及其製造方法
本發明係有關於一種半導體裝置及其製造方法，特別係有關於一種具有金屬閘極堆疊結構的半導體裝置及其製造方法。
當例如金氧半場效電晶體(MOSFET)之半導體元件歷經不同技術世代的尺寸微縮後，係使用高介電常數(high k)介電材料和金屬來形成閘極堆疊結構。在形成上述半導體元件時，係調整金屬層使其具有適當的功函數，以使上述半導體元件達到想要的起始電壓(threshold voltage,Vt)。一般而言，係利用調整整個閘極區的功函數，來控制和操縱起始電壓。當利用於半導體元件的通道區植入摻質的方式以調整半導體元件的起始電壓時，較佳可調整為能帶邊緣的功函數值，使短通道效應得良好的控制。然而，控制短通道效應和起始電壓目標值兩者不能各別調整，且控制短通道效應和起始電壓目標值之兩個目的不能同時達成。因此，在此技術領域中，有需要一種半導體裝置及其製造方法，以增加調整短通道效應和起始電壓的自由度。
有鑑於此，本發明之一實施例係提供半導體裝置及其製造方法。本發明一實施例之半導體裝置包括一半導體基板，其具有一源極區和一汲極區，上述半導體基板係定義從上述源極區至上述汲極區的一第一尺寸；一閘極堆疊結構，設置於上述半導體基板上，且水平地部分介於上述源極區和上述汲極區之間。上述閘極堆疊結構包括一第一金屬物，設置於上述高介電常數介電層上，上述第一金屬物具有一第一功函數且定義平行於上述第一尺寸的一第二尺寸；一第二金屬物，其具有不同於上述第一功函數的一第二功函數且定義平行於上述第一尺寸的一第三尺寸，上述第三尺寸小於上述第二尺寸。
本發明之另一實施例係提供一種半導體裝置。上述半導體裝置包括一高介電常數介電層，設置於一半導體基板上；一第一金屬物，設置於上述高介電常數介電層上；一第二金屬物，其具有不同於上述第一功函數的一第二功函數且嵌入上述第一金屬物中；一閘極，設置於上述第二金屬物上。
本發明之又一實施例係提供一種半導體裝置的製造方法，上述半導體裝置具有複數個金屬閘極堆疊結構，上述方法包括於一半導體基板上形成一高介電常數介電層；於上述高介電常數介電層上形成一第一金屬層；於上述第一金屬層上形成一虛設閘極；圖案化上述虛設閘極、上述第一金屬層和上述高介電常數介電層，以形成一虛設閘極堆疊結構，以使一第一金屬物水平地突出於複數個通道邊緣；於上述半導體基板中形成一輕摻雜汲極物；於上述虛設閘極堆疊結構的側壁上形成一間隙壁；形成一源極區和一汲極區；於上述半導體基板上形成一層間介電層；對上述半導體基板進行一化學機械研磨製程；移除上述虛設閘極，以形成一閘極溝槽；於上述閘極溝槽上形成一第二金屬物；以及於上述第二金屬物上形成一閘極。
以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式，另外，特定之實施例僅為揭示本發明使用之特定方式，其並非用以限定本發明。
第2至4圖為依據本發明不同實施例之具有金屬閘極結構之半導體裝置200的剖面圖。上述半導體裝置200包括一半導體基板210。上述半導體基板210可包括矽。上述半導體基板210可更包括例如淺溝槽隔絕物(STI)之不同隔絕物、例如源極、汲極、輕摻雜汲極(LDD)之不同摻雜物以及介於上述源極和汲極之間的一通道區(channel region)。
半導體裝置200更包括一閘極堆疊結構，上述閘極堆疊結構係形成於半導體基板210上，且位於通道區上。上述閘極堆疊結構包括一高介電常數(high k)介電層212。可利用例如原子層沉積(ALD)法之適合製程形成高介電常數(high k)介電層212。其他形成高介電常數(high k)介電層212可包括金屬有機化學氣相沉積(MOCVD)法、物理氣相沉積(PVD)法、紫外線-臭氧氧化法(UV-Ozone oxidation)或分子束磊晶法(MBE)。在一實施例中，高介電常數(high k)介電層212可包括HfO2 。在其他實施例中，高介電常數(high k)介電層212可包括金屬氮化物、金屬矽化物或其他金屬氧化物。
上述閘極堆疊結構可額外包括設置於上述高介電常數(high k)介電層212上的一阻障層(或稱為覆蓋層(capping layer))214。上述阻障層214係介於上述高介電常數介電層212和金屬閘極層之間。上述阻障層214可包括氧化鑭(LaO)。在其他實施例中，上述阻障層214可包括例如氧化鋁(Al2 O3 )之其他適合的材料。
上述閘極堆疊結構可更包括利用一前閘極方式(gate-first method)形成的一前閘極金屬物(gate-first metal feature)(可稱為GF金屬或第一金屬物)216。上述前閘極金屬物216具有一第一功函數。在一實施例中，上述前閘極金屬物216的第一功函數接近於能帶的帶隙中間值(midgap)。在一實施例中，上述前閘極金屬物216可包括氮化鈦(TiN)。在另一實施例中，上述前閘極金屬物216可包括經過調整以具有第一功函數之氮化鉭(TaN)、氮化鉬(TaMo)、鎢(W)、碳化鉭(TaC)、TaCN、氮化鉭(TaN)、氮化鋁鈦(TiAIN)或其組合。在另一實施例中，上述前閘極金屬物216可包括摻雜例如氧及/或氮之摻質之金屬。可利用物理氣相沉積(PVD)法或其他適合的方式形成上述前閘極金屬物216。
上述閘極堆疊結構可更包括利用一後閘極方式(gate-last method)形成的一後閘極金屬物(gate-last metal feature)(可稱為GL金屬或第二金屬物)218。上述後閘極金屬物218具有不同於第一功函數之一第二功函數。在一實施例中，上述後閘極金屬物218的第二功函數接近於能帶的帶隙邊緣值(band edge)。在一實施例中，上述後閘極金屬物218可包括具有不同氮濃度之氮化鈦(TiN)。在另一實施例中，上述上述後閘極金屬物218可包括經過調整以具有第二功函數之氮化鉭(TaN)、氮化鉬(TaMo)、鎢(W)、碳化鉭(TaC)、TaCN、氮化鉭(TaN)、氮化鋁鈦(TiAIN)或其組合。在另一實施例中，上述後閘極金屬物218可包括摻雜例如氧及/或氮之經過調整以具有第二功函數之摻質之金屬。可利用物理氣相沉積(PVD)法或其他適合的方式形成上述後閘極金屬物218。
上述閘極堆疊結構可更包括設置在後閘極金屬物218上的一閘極220。上述閘極220可包括一導電金屬。在一實施例中，閘極220可包括鎢。在其他實施例中，閘極220可包括鋁或其他適合的金屬。可利用物理氣相沉積(PVD)法或例如電鍍(plating)之其他適合的方式形成閘極220。
前閘極金屬物216和後閘極金屬物218的配置會使前閘極金屬物216突出於閘極堆疊結構，且鄰接於通道區的邊緣。後閘極金屬物218可嵌入前閘極金屬物216的突出部分，且位於基板之通道區的上方。後閘極金屬物218可部分介於前閘極金屬物216的突出部分之間。利用上述配置，可調整具有第一功函數之前閘極金屬物216以控制半導體裝置的起始電壓(threshold voltage)。可調整具有第二功函數之後閘極金屬物218以抑制短通道效應(short channel effect)。
在如第2圖所示之一實施例中，前閘極金屬物216可實質上不固定於後閘極金屬物218與其下方的材料層(在本例中為阻障層)之間。在如第3圖所示之其他實施例中，後閘極金屬物218可部分嵌入前閘極金屬物216中，以使前閘極金屬物216的一部分介於後閘極金屬物218與其下方的材料層(在本例中為阻障層)之間。在如第4圖所示之其他實施例中，為了保護閘極堆疊結構，於閘極堆疊結構的側壁上係形成一密封間隙壁224，且位於前閘極金屬物216的突出部分的上方，並且密封上述閘極堆疊結構。
半導體裝置200可更包括其他元件。舉例來說，閘極堆疊結構可包括例如薄氧化矽層之一界面層，其介於半導體基板210和高介電常數介電層212之間。可利用原子層沉積(ALD)法或熱氧化(thermal oxidation)法形成上述薄氧化矽層。在一實施例中，半導體裝置200可為一場效電晶體(FET)。在另一實施例中，半導體裝置200可為具有金屬閘極堆疊結構之一金氧半場效電晶體(MOSFET)。上述閘極堆疊結構可包括具有調整至通道邊緣之第一功函數之第一金屬物和具有調整至通道區之第二功函數之第二金屬物。
第1圖為本發明實施例之具有金屬閘極結構之半導體裝置的製造方法100的製程流程圖。第5至10圖為依據本發明一實施例之具有金屬閘極結構之半導體裝置206的製造方法的製程剖面圖。第11至14圖為依據本發明另一實施例之具有金屬閘極結構之半導體裝置的製造方法的製程剖面圖。製造第1、5至14圖所示之半導體裝置200或206的方法100係描述如後。
請參考第1和5圖，方法100起始於步驟102，步驟102係於半導體基板210上形成不同閘極金屬層。上述半導體基板210可包括矽。在另一實施例中，上述半導體基板210可包括鍺、矽鍺或或其他適合的半導體材料。其他實施例中，上述半導體基板210可包括鑽石、碳化矽(silicon carbide)、砷化鍺(gallium arsenic)、GaAsP、AlInAs、AlGaAs、GaInP或其他適合的組合之其他半導體材料。
在一實施例中，於半導體基板210上形成一高介電常數介電層212。可利用例如原子層沉積(ALD)法之一適合製程形成之一高介電常數(high k)介電層212。其他形成高介電常數(high k)介電層212可包括金屬有機化學氣相沉積(MOCVD)法、物理氣相沉積(PVD)法、紫外線-臭氧氧化法(UV-Ozone oxidation)或分子束磊晶法(MBE)。在一實施例中，高介電常數(high k)介電層212可包括HfO2。在其他實施例中，高介電常數(high k)介電層212可包括金屬氮化物、金屬矽化物或其他金屬氧化物。
可於上述高介電常數(high k)介電層212上形成一阻障層(或稱為覆蓋層(capping layer))214。在一實施例中，阻障層214可包括氧化鑭(LaO)。在其他實施例中，上述阻障層214可包括例如氧化鋁(Al2 O3 )之其他適合的材料。
可於上述阻障層214上形成的一第一金屬物(可稱為前閘極金屬物或GF金屬物)216。可利用物理氣相沉積(PVD)法或其他適合的方式形成第一金屬物216。第一金屬物216可包括氮化鉭(TaN)。在另一實施例中，第一金屬物216可包括氮化鉭(TaN)、氮化鉬(TaMo)、鎢(W)、碳化鉭(TaC)、TaCN、氮化鉭(TaN)、氮化鋁鈦(TiAIN)或其組合。第一金屬物216具有一第一功函數，其值接近於能帶的帶隙中間值(midgap)。
於第一金屬物216上形成一虛設閘極層226。在一實施例中，虛設閘極層226可包括多晶矽。可於半導體基板210上形成一界面層(interfacial layer,IL)，且介於半導體基板210和，高介電常數(high k)介電層212之間。在一實施例中，上述界面層可包一薄氧化矽層。上述界面層係於形成高介電常數介電層212之前形成於半導體基板210上。可利用原子層沉積(ALD)法或熱氧化(thermal oxidation)法形成上述薄氧化矽層。
進行方法100的步驟104，如第6圖所示，圖案化上述不同閘極材料層，以形成一虛設閘極堆疊結構。在一實施例中，可於上述多層金屬閘極疊層上形成一圖案化光阻層。上述圖案化光阻層形成於閘極材料層上，且做為形成虛設閘極堆疊結構的罩幕。在本例中，圖案化光阻層形成於虛設閘極層226上。可利用微影製程形成圖案化光阻層。在一實施例中，微影製程可包括光阻塗佈、軟烤、光罩對準、曝光、曝光後烘烤、光阻顯影、浸潤和硬烤。可使用例如無光罩微影製程、電子束寫入法、離子束寫入法或分子拓印等方式應用或取代上述微影曝光製程。在其他實施例中，可形成一圖案化硬遮罩，做為圖案化虛設閘極堆疊結構的罩幕。在本例中，於半導體基板210上沉積一硬遮罩層。然後利用一圖案化光阻層，進行一微影製程和一蝕刻製程，圖案化上述硬遮罩層。
利用一第一蝕刻製程，移除位於圖案化罩幕(圖案化光阻或圖案化硬遮罩)之開口中的虛設閘極層226、第一金屬物216和高介電常數介電層212。在一實施例中，係利用乾蝕刻製程做為第一蝕刻製程。在一實施例中，上述乾蝕刻製程係利用含氟電漿以移除多晶矽。舉例來說，蝕刻氣體可包括CF4 。在其他實施例中，第一蝕刻製程可包括多重蝕刻步驟以蝕刻閘極材料層。在另一實施例中，如果阻障層存在的話，第一蝕刻製程也可蝕刻上述阻障層。
已形成的虛設閘極堆疊結構可包括第一金屬物216的一突出金屬部分，其突出於如第6圖所示的虛設閘極堆疊結構。在一實施例中，可進行一第二蝕刻製程以形成上述突出金屬部分。在一實施例中，第二蝕刻製程可包括濕蝕刻製程，以選擇性移除虛設閘極層226，使虛設閘極層226向內收縮且暴露出上述突出金屬部分。
進行方法100的步驟106，如第7圖所示，形成不同的電晶體元件。利用虛設閘極堆疊結構做為離子植入罩幕，進行一離子植入製程，以形成一輕摻雜汲極(LDD)區228。如第11圖所示，可於虛設閘極堆疊結構的側壁上形成一密封間隙壁242以密封且保護之高介電常數介電層212和第一金屬物216。
然後，可利用常用的製程，於虛設閘極堆疊結構的側壁上(如果密封間隙壁存在的話，於密封間隙壁的側壁上)形成一間隙壁230。舉例來說，間隙壁230可包括利用化學氣相沉積(CVD)製程和乾蝕刻製程形成的氮化矽。接著，利用另一離子植入製程，於半導體基板210中形成源/汲極區232。
進行方法100的步驟108，如第8圖所示，於半導體基板210上形成層間介電層(ILD)234。層間介電層(ILD)234可包括氧化矽、低介電常數材料層或其他適合的介電材料，且可利用化學氣相沉積(CVD)法或其他適合的方法形成層間介電層234。舉例來說，可利用高密度電漿化學氣相沉積(CVD)法形成層間介電層234。層間介電層234係沉積於介於多層閘極堆疊結構之間的半導體基板210上，且位於虛設閘極堆疊結構上。
進行方法100的步驟110，進行化學機械研磨(CMP)製程，以研磨層間介電層234，且降低層間介電層234的厚度，以暴露虛設閘極層226。如果存在硬遮罩層的話，上述化學機械研磨製程也可移除上述硬遮罩層，或者可使用一額外的濕蝕刻製程，以選擇性移除上述硬遮罩層。
進行方法100的步驟112，形成一後閘極金屬物(gate-last metal feature)238和一閘極240。首先，如第9圖所示，利用蝕刻製程移除虛設閘極層226，以形成一閘極溝槽236。接著，於閘極溝槽236中形成一後閘極金屬物(可稱為第二金屬物或GL金屬物)238。上述後閘極金屬層238係沉積於閘極溝槽236的底部，且也可形成於閘極溝槽236的側壁上。在一實施例中，後閘極金屬層238係形成於第一金屬物216上。在另一實施例中，可利用額外的蝕刻製程或利用移除虛設閘極層226之相同的蝕刻製程移除部分第一金屬物216。部分移除位於閘極溝槽236中的第一金屬物216，以降低位於閘極溝槽236中的第一金屬物216的厚度。在另一實施例中，可利用額外的蝕刻製程完全移除位於閘極溝槽236中的第一金屬物216，以暴露其下的材料層(高介電常數介電層212或阻障層214)。在本例中，係保留第一金屬物216的突出部分且嵌入於間隙壁230(或密封間隙壁)中。然後，如第10圖所示，後閘極金屬層238嵌入於第一金屬物216。於後閘極金屬層238上形成閘極240，且填入閘極溝槽236中。閘極240可包括例如鎢、鋁或其他適合材料之導電材料。之後進行另一化學機械研磨(CMP)製程，以研磨半導體基板210，且移除多餘的閘極240、形成於閘極堆疊結構上的後閘極金屬層238和層間介電層234。第5、6、11至14圖為類似於方法100之本發明其他實施例之半導體裝置206的製造方法的製程剖面圖。在本例中，於閘極堆疊結構的側壁上額外形成密封間隙壁242。
雖然圖未顯示，可利用其他的製程步驟形成例如n井區和p井區之不同的摻雜區和例如多層內連線結構(MLI)之元件。在一實施例中，可另外形成多層內連線結構(MLI)。上述多層內連線結構可包括例如常見的介層孔或接觸孔之垂直內連線結構，以及例如金屬線之水平內連線結構。可應用包括銅、鎢或矽化物做為不同的多層內連線。在一實施例中，可利用鑲嵌製程以形成銅的多層內連線結構。在另一實施例中，可利用鎢於接觸孔中形成鎢插塞。
在另一實施例中，在半導體基板中的隔絕物可包括淺溝槽隔絕物(STI)。淺溝槽隔絕物的形成方式可包括於半導體基板中蝕刻出一溝槽，且利用例如氧化矽、氮化矽或氮氧化矽之絕緣材料填入上述溝槽中。被填充的溝槽可具有例如以氮化矽填充的一熱氧化墊層之一多層結構。在一實施例中，可利用後續描述的製程順序形成淺溝槽隔絕物(STI)：成長一墊氧化層、形成一低壓化學氣相沉積(LPCVD)氮化物層、利用光阻和光罩圖案化一淺溝槽隔絕物開口、於半導體基板中蝕刻出一溝槽、選擇性成長一熱氧化溝槽墊層以改善溝槽界面、利用化學氣相沉積(CVD)氧化物填入上述溝槽、利用化學機械研磨製程以回蝕刻和平坦化且利用一氮化物剝除製程以形成淺溝槽隔絕物。
在另一實施例中，用於n型MOS電晶體的金屬層不同於用於具有調整後功函數之p型MOS電晶體的金屬層。在另一實施例中，閘極間隙壁可具有一多層結構，且可包括氧化矽、氮化矽、氮氧化矽或其他介電材料。用以形成對應之摻雜區的n型摻質可包括磷、砷及/或其他材料。用以形成對應之摻雜區的n型摻質可包括硼、銦及/或其他材料。
本發明實施例並非限制用於包括MOS電晶體的半導體裝置，且可擴展至具有一金屬閘極堆疊結構的其他積體電路。舉例來說，半導體裝置200可包括動態隨機存取記憶體(DRAM)晶胞、單電子電晶體(SET)、及/或其他微電子元件(全部可視為微電子元件)。在另一實施例中，半導體裝置200可包括鰭式場效電晶體(FinFET)。當然，本發明實施例也可應用及/或容易地用於包括單閘極電晶體、雙閘極電晶體及其他多閘極電晶體之其他類型的電晶體，且可應用於例如感應晶胞、記憶體晶胞、邏輯晶胞或其他晶胞之許多不同方面的應用。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾。舉例來說，半導體基板可包括一磊晶層。舉例來說，半導體基板可具有位於一塊狀半導體上的一磊晶層。另外，為了增強基板的性能，半導體基板可為應力半導體基板。舉例來說，可利用包括選擇性磊晶成長(SEG)製程形成磊晶層，上述磊晶層可包括不同於塊狀半導體的一半導體材料，例如位於一塊狀矽上的一矽鍺層，或者位於一塊狀矽鍺上的一矽層。另外，半導體基板可包括例如埋藏介電層之一絕緣層上覆矽(SOI)結構。在其他實施例中，半導體基板可包括例如埋藏氧化層(BOX)之一埋藏介電層。可利用氧離子植入隔離製程(SIMOX)、晶片接合及選擇性磊晶成長(SEG)製程形成埋藏介電層。
本發明實施例的方法和半導體裝置結構，其中第一金屬層係位於通道區的邊緣，而第二金屬層係位於通道區上。可各自調整第一金屬層和第二金屬層，以具有各別的功函數，可各別控制短通道效應和起始電壓。
因此，本發明實施例提供具有金屬閘極堆疊結構的積體電路。上述積體電路包括一半導體基板，其具有一源極區和一汲極區，上述半導體基板係定義從上述源極區至上述汲極區的一第一尺寸；一閘極堆疊結構，設置於上述半導體基板上，且水平地部分介於上述源極區和上述汲極區之間。上述閘極堆疊結構包括一第一金屬物，設置於上述高介電常數介電層上，上述第一金屬物具有一第一功函數且定義平行於上述第一尺寸的一第二尺寸；一第二金屬物，其具有不同於上述第一功函數的一第二功函數且定義平行於上述第一尺寸的一第三尺寸，上述第三尺寸小於上述第二尺寸。
依據本發明實施例之半導體裝置，上述第一功函數接近於一能帶的一帶隙中間值。上述第二功函數接近於一能帶的一帶隙邊緣值。上述第二金屬物係設置於上述第一金屬物上。上述第二金屬物係部分嵌入上述第一金屬物中。上述第一金屬物係利用一前閘極製程形成。上述第二金屬物係利用一後閘極製程形成。上述半導體裝置更包括一閘極，設置於上述第二金屬物上。上述半導體裝置更包括一第一間隙壁，形成於上述閘極堆疊結構的側壁上；一密封間隙壁，介於上述閘極堆疊結構和上述第一間隙壁之間，且用以密封上述高介電常數介電層和上述第一金屬物。上述半導體裝置更包括一阻障層，介於上述高介電常數介電層和上述第一金屬物之間。上述半導體裝置更包括一界面層，介於上述半導體基板和上述高介電常數介電層之間。
本發明之另一實施例係提供一種半導體裝置。上述半導體裝置包括一高介電常數介電層，設置於一半導體基板上；一第一金屬物，設置於上述高介電常數介電層上；一第二金屬物，其具有不同於上述第一功函數的一第二功函數且嵌入上述第一金屬物中；一閘極，設置於上述第二金屬物上。
在上述半導體裝置中，該第一金屬物係水平突出於該閘極。上述半導體裝置更包括一密封間隙壁，形成於該第一金屬物的該突出部分上、該第一金屬物的側壁上和該閘極上。上述半導體裝置可更包括一另一間隙壁，形成於該密封間隙壁的外側壁上。該第二金屬物鄰接於該高介電常數介電層。上述第一金屬物係利用一前置閘極製程形成。上述第二金屬物係利用一後置閘極製程形成。上述半導體裝置更包括一界面層，介於上述半導體基板和上述高介電常數介電層之間。上述半導體裝置更包括一源極和一汲極，形成於上述半導體基板中，且上述第一金屬物和上述第二金屬物介於該源極和該汲極之間。上述半導體裝置包括一場效電晶體(FET)。
本發明之另一實施例係提供一種半導體裝置的製造方法，上述半導體裝置具有複數個金屬閘極堆疊結構，上述方法包括於一半導體基板上形成一高介電常數介電層；於上述高介電常數介電層上形成一第一金屬層；於上述第一金屬層上形成一虛設閘極；圖案化上述虛設閘極、上述第一金屬層和上述高介電常數介電層，以形成一虛設閘極堆疊結構，以使一第一金屬物水平地突出於複數個通道邊緣；於上述半導體基板中形成一輕摻雜汲極物；於上述虛設閘極堆疊結構的側壁上形成一間隙壁；形成一源極區和一汲極區；於上述半導體基板上形成一層間介電層；對上述半導體基板進行一化學機械研磨製程；移除上述虛設閘極，以形成一閘極溝槽；於上述閘極溝槽上形成一第二金屬物；以及於上述第二金屬物上形成一閘極。
上述半導體裝置的製造方法可更包括於形成上述高介電常數介電層的步驟之前，於上述半導體基板上形成一界面層。上述半導體裝置的製造方法可更包括於形成上述高介電常數介電層的步驟之前，形成一覆蓋層。上述半導體裝置的製造方法可更包括利用一乾蝕刻製程，以蝕刻上述虛設閘極、上述第一金屬層和上述高介電常數介電層；利用一濕蝕刻製程，以選擇性及部分移除上述虛設閘極，以使上述第一金屬物水平地突出於上述虛設閘極堆疊結構。形成上述虛設閘極的步驟可包括形成一多晶矽虛設電極。上述半導體裝置的製造方法於形成上述間隙壁的步驟之前，可更包括形成一密封間隙壁。上述半導體裝置的製造方法於移除上述虛設閘極的步驟之後和形成上述第二金屬物的步驟之前，可更包括部分移除位於上述閘極溝槽中的上述第一金屬物。移除上述第一金屬物的步驟可包括移除上述第一金屬物，使其完全移除位於上述閘極溝槽中的部分上述第一金屬物。
本發明之另一實施例係提供一種半導體裝置的製造方法，上述半導體裝置具有複數個金屬閘極堆疊結構，上述方法包括於一半導體基板上形成複數個虛設閘極材料層；圖案化複數個該虛設閘極材料層以形成一虛設閘極堆疊結構和一突出金屬物；於該半導體基板上形成一源極和一汲極；於上述半導體基板上形成一層間介電層；對上述半導體基板進行一化學機械研磨製程；移除上述虛設閘極堆疊結構，以形成一閘極溝槽；形成一後置閘極金屬物，其介於上述突出金屬物之間。上述半導體裝置的製造方法可更包括於上述虛設閘極堆疊結構的側壁上形成一間隙壁。上述半導體裝置的製造方法於形成上述後置閘極金屬物的步驟之後，可更包括於上述閘極溝槽中形成一閘極。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。
100．．．方法
102、104、106、108、110、112．．．步驟
200、206．．．半導體裝置
210．．．半導體基板
212．．．高介電常數介電層
214．．．阻障層
216．．．前閘極金屬物
218．．．後閘極金屬物
220．．．閘極
226．．．虛設閘極層
228．．．輕摻雜汲極區
230．．．間隙壁
232．．．源/汲極區
234．．．層間介電層
236．．．閘極溝槽
238．．．後閘極金屬物
240．．．閘極
242．．．密封間隙壁
第1圖為本發明實施例之具有金屬閘極結構之半導體裝置的製造方法的製程流程圖。
第2至4圖為依據本發明不同實施例之具有金屬閘極結構之半導體裝置的剖面圖。
第5至10圖為依據本發明一實施例之具有金屬閘極結構之半導體裝置的製造方法的製程剖面圖。
第11至14圖為依據本發明另一實施例之具有金屬閘極結構之半導體裝置的製造方法的製程剖面圖。
210．．．半導體基板
212．．．高介電常數介電層
214．．．阻障層
216．．．前閘極金屬物
228．．．輕摻雜汲極區
230．．．間隙壁
232．．．源/汲極區
234．．．層間介電層
240．．．閘極

Claims (19)

  1. 一種半導體裝置，包括：一半導體基板，其具有一源極區和一汲極區，且該半導體基板係定義從該源極區至該汲極區的一第一尺寸；以及一閘極堆疊結構，設置於該半導體基板上，且部分介於該源極區和該汲極區之間，其中該閘極堆疊結構包括：一高介電常數介電層，設置於該半導體基板上；一第一金屬物，設置於該高介電常數介電層上，該第一金屬物具有一第一功函數且定義平行於該第一尺寸的一第二尺寸；以及一第二金屬物，該第二金屬物係摻雜摻質以具有不同於該第一功函數的一第二功函數且定義平行於該第一尺寸的一第三尺寸，該第三尺寸小於該第二尺寸，其中該第二功函數接近於一能帶的一帶隙邊緣值。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一功函數接近於該能帶的一帶隙中間值。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第二金屬物係設置於該第一金屬物上。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該第二金屬物係部分嵌入該第一金屬物中。
  5. 如申請專利範圍第1項所述之半導體裝置，更包括一閘極，設置於該第二金屬物上。
  6. 如申請專利範圍第1項所述之半導體裝置，更包 括：一第一間隙壁，形成於該閘極堆疊結構的側壁上；以及一密封間隙壁，介於該閘極堆疊結構和該第一間隙壁之間，且用以密封該高介電常數介電層和該第一金屬物。
  7. 如申請專利範圍第1項所述之半導體裝置，更包括一阻障層，介於該高介電常數介電層和該第一金屬物之間。
  8. 如申請專利範圍第1項所述之半導體裝置，更包括一界面層，介於該半導體基板和該高介電常數介電層之間。
  9. 一種半導體裝置，包括：一高介電常數介電層，設置於一半導體基板上；一第一金屬物，設置於該高介電常數介電層上；一第二金屬物，該第二金屬物係摻雜摻質，以具有不同於該第一功函數的一第二功函數且嵌入該第一金屬物中，其中該第二功函數接近於一能帶的一帶隙邊緣值；以及一閘極，設置於該第二金屬物上。
  10. 如申請專利範圍第9項所述之半導體裝置，其中該第一金屬物係水平突出於該閘極。
  11. 如申請專利範圍第10項所述之半導體裝置，更包括一密封間隙壁，形成於該第一金屬物的該突出部分上、該第一金屬物的側壁上和該閘極上。
  12. 如申請專利範圍第11項所述之半導體裝置，更包括一另一間隙壁，形成於該密封間隙壁的外側壁上。
  13. 如申請專利範圍第9項所述之半導體裝置，其中該第二金屬物鄰接於該高介電常數介電層。
  14. 一種半導體裝置的製造方法，該半導體裝置具有複數個金屬閘極堆疊結構，包括下列步驟：於一半導體基板上形成一高介電常數介電層；於該高介電常數介電層上形成一第一金屬層；於該第一金屬層上形成一虛設閘極；圖案化該虛設閘極、該第一金屬層和該高介電常數介電層，以形成一虛設閘極堆疊結構，以使一第一金屬物水平地突出於複數個通道邊緣；於該半導體基板中形成一輕摻雜汲極物；於該虛設閘極堆疊結構的側壁上形成一間隙壁；形成一源極區和一汲極區；於該半導體基板上形成一層間介電層；進行一化學機械研磨製程；移除該虛設閘極，以形成一閘極溝槽；於該閘極溝槽中形成一第二金屬物；以及於該第二金屬物上形成一閘極。
  15. 如申請專利範圍第14項所述之半導體裝置的製造方法，更包括於形成該高介電常數介電層的步驟之前，於該半導體基板上形成一界面層。
  16. 如申請專利範圍第14項所述之半導體裝置的製造方法，更包括於形成該第一金屬層的步驟之前，於該 高介電常數介電層上形成一覆蓋層。
  17. 如申請專利範圍第14項所述之半導體裝置的製造方法，其中該圖案化步驟包括：利用一乾蝕刻製程，以蝕刻該虛設閘極、該第一金屬層和該高介電常數介電層；以及利用一濕蝕刻製程，以選擇性及部分移除該虛設閘極，以使該第一金屬物水平地突出於該虛設閘極堆疊結構。
  18. 如申請專利範圍第14項所述之半導體裝置的製造方法，其中於移除該虛設閘極的步驟之後和形成該第二金屬物的步驟之前，更包括部分移除位於該閘極溝槽中的該第一金屬物。
  19. 如申請專利範圍第18項所述之半導體裝置的製造方法，其中移除該第一金屬物的步驟包括完全移除位於該閘極溝槽中的部分該第一金屬物。
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