CN113421926A - 替换金属栅极器件结构及其制造方法 - Google Patents

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TSMC Nanjing Co Ltd
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Abstract

本公开涉及替换金属栅极器件结构及其制造方法。半导体器件包括半导体鳍和在半导体鳍上方的栅极堆叠。栅极堆叠包括在半导体鳍的沟道区域上方的栅极电介质层，在栅极电介质层上方的功函数材料层，其中功函数材料层包括掺杂剂，以及在功函数材料层上方的栅极电极层。栅极电介质层不含掺杂剂。

Description

替换金属栅极器件结构及其制造方法
技术领域
本公开涉及替换金属栅极器件结构及其制造方法。
背景技术
随着对减小晶体管器件尺寸的需求的持续，来自制造和设计问题两者的挑战已经产生三维器件架构(例如，鳍式场效应晶体管(FinFET))的发展，以及使用具有高k栅极电介质材料的金属栅极结构。在一些实例中，使用替换金属栅极工艺来制造金属栅极。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：半导体鳍；以及栅极堆叠，在所述半导体鳍上方，其中，所述栅极堆叠包括：栅极电介质层，在所述半导体鳍的沟道区域上方，功函数材料层，在所述栅极电介质层上方，其中，所述功函数材料层包括掺杂剂，以及栅极电极层，在所述功函数材料层上方，其中，所述栅极电介质层不含所述掺杂剂。
根据本公开的另一实施例，提供了一种半导体器件，包括：半导体鳍，从衬底突出；以及栅极堆叠，在所述半导体鳍上方，其中，所述栅极堆叠包括：栅极电介质层，在所述半导体鳍的沟道区域上方，功函数材料层，在所述栅极电介质层上方，其中，所述功函数材料层包括含烃掺杂剂，以及栅极电极层，在所述功函数材料层上方。
根据本公开的又一实施例，提供了一种制造半导体器件的方法，包括：在半导体鳍上方形成虚设栅极结构，其中，所述虚设栅极结构包括虚设栅极堆叠和沿着所述虚设栅极堆叠的侧壁的栅极间隔件；形成围绕所述虚设栅极结构的层间电介质(ILD)层；去除所述虚设栅极堆叠以提供开口，所述开口暴露所述半导体鳍的沟道区域；在所述开口的底部上方和侧壁上并且在所述ILD层上方沉积栅极电介质层；使用原位掺杂工艺，在所述栅极电介质层上方形成掺杂的功函数材料层；以及在所述掺杂的功函数材料层上方沉积栅极电极层。
附图说明
在结合附图阅读时，从以下详细描述中最佳地理解本公开。应当注意，根据惯例，附图的各种特征不一定按比例绘制。相反，为了清楚起见，各种特征的尺寸和(一个或多个)空间关系可能被任意增大或减小。在整个说明书和附图中，相同的附图标记表示相同的特征。
图1是根据一些实施例的制造半导体器件的方法的流程图。
图2是根据一些实施例的在形成半导体鳍、半导体鳍上方的隔离结构和虚设栅极结构之后的半导体器件的截面图。
图3是根据一些实施例的在虚设栅极结构中的虚设栅极堆叠的相反侧的半导体鳍中形成源极/漏极区域之后的图2的半导体器件的截面图。
图4是根据一些实施例的在源极/漏极区域和隔离结构上方沉积层间电介质(ILD)层之后的图3的半导体器件的截面图。
图5是根据一些实施例的在去除虚设栅极堆叠以形成开口之后的图4的半导体器件的截面图。
图6是根据一些实施例的在沿着开口的侧壁和底部并且在ILD层上方沉积栅极电介质层之后的图5的半导体器件的截面图。
图7是根据一些实施例的在栅极电介质层上方沉积功函数材料层之后的图6的半导体器件的截面图。
图8是根据一些实施例的在功函数材料层上方沉积栅极电极层之后的图7的半导体器件的截面图。
图9是根据一些实施例的在去除栅极电介质层、功函数材料层和栅极电极层的在ILD层上方的多余部分之后的图8的半导体器件的截面图。
图10是根据一些实施例的FinFET的透视图。
具体实施方式
以下公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。为了简化本公开，下面描述了组件、值、操作、材料、布置等的具体示例。当然，这些仅仅是示例而不意图是限制性的。可以预期其他组件、值、操作、材料、布置等。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个元件或特征相对于另一个(一些)元件或特征的关系。这些空间相关术语旨在涵盖器件在使用或工作中除了图中所示取向之外的不同取向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可以被相应地解释。
在替换金属栅极工艺(即，后栅极(gate last)工艺)中，在半导体鳍上方形成虚设栅极堆叠，作为功能栅极堆叠的占位体(placeholder)。然后，围绕虚设栅极堆叠形成栅极间隔件。在邻近栅极间隔件形成源极/漏极区域之后，去除虚设栅极堆叠，留下由间隔件围绕的开口。最后，在开口中形成金属栅极。该金属栅极包括高k栅极电介质层、功函数金属层和金属栅极电极层。
低电阻金属(例如，钨)通常用作金属栅极电极材料。用于沉积本体钨层的工艺涉及在化学气相沉积(CVD)工艺中含钨前体的氢还原。然而，钨CVD沉积的一个困难是，由含卤化物的钨前体(例如，六氟化钨(WF6)或六氯化钨(WCl6))的还原生成的卤化物副产物(例如，氟化物或氯化物)扩散穿过功函数金属层进入下面的栅极电介质层。卤化物副产物一旦被结合到栅极电介质层中，就使栅极电介质材料退化，从而导致阈值电压Vt变化和电介质泄漏。这些情况导致器件可靠性降低。
在本说明书的一些实施例中，为了减少或避免栅极电介质材料的退化和FinFET的性能漂移，将掺杂剂引入到功函数金属层中。掺杂剂是添加到材料的晶格结构中的物质，该掺杂剂不同于材料的主要成分。掺杂剂占据功函数金属的晶格结构中的位置(否则这些位置将使得卤化物副产物能够扩散到下面的栅极电介质层中)，从而阻挡卤化物副产物扩散所经过的可用扩散路线。因此，在功函数金属层中引入掺杂剂有助于防止卤化物副产物扩散到下面的栅极电介质层。
图1是示出根据本公开的一些实施例的制造包括金属栅极结构的半导体器件200的方法100的流程图。图2至图9是根据一些实施例的在制造工艺的各个阶段中的半导体器件200的截面图。以下将参考图2至图9中的半导体器件200详细地讨论方法100。在一些实施例中，在方法100之前、期间和/或之后执行附加操作，或者替换和/或消除所描述的操作中的一些操作。在一些实施例中，附加特征被添加到半导体器件200。在一些实施例中，替换或消除了下面描述的特征中的一些特征。本领域的普通技术人员将理解，尽管讨论了具有以特定顺序执行的操作的一些实施例，但是这些操作可以以另一逻辑顺序执行。在一些实施例中，半导体器件200包括FinFET。
参考图1与图2，方法100包括操作102，在操作102中，在衬底202上形成半导体器件200的初始结构。半导体器件200的初始结构包括从衬底202向上延伸的半导体鳍204、在衬底202上方并且围绕半导体鳍204的底部部分的多个隔离结构、以及在半导体鳍204的一部分上方的虚设栅极结构210。尽管图2示出了单个半导体鳍204，但是本领域普通技术人员应当理解，一些实施例包括形成在衬底202上方的多个半导体鳍。此外，尽管图2示出了单个虚设栅极结构210，但是本领域普通技术人员应当理解，一些实施例包括与虚设栅极结构210类似且平行的(一个或多个)附加虚设栅极结构。本领域普通技术人员还应当理解，在一些实施例中，单个虚设栅极结构将延伸跨过多个半导体鳍。
在一些实施例中，通过首先提供半导体衬底202来形成半导体鳍204。在一些实施例中，半导体衬底是本体半导体衬底。“本体”半导体衬底是指完全由至少一种半导体材料组成的衬底。在一些实施例中，本体半导体衬底包括例如半导体材料或半导体材料的堆叠，例如硅(Si)、锗(Ge)、硅锗(SiGe)、碳掺杂的硅(Si：C)、硅锗碳(SiGeC)或例如III-V族化合物半导体，例如砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、锑化铟(InSb)、镓磷化砷(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)或磷化砷化铟镓(GaInAsP)。在一些实施例中，本体半导体衬底包括例如单晶半导体材料，例如单晶硅。在一些实施例中，根据设计要求来掺杂本体半导体衬底。在一些实施例中，本体半导体衬底掺杂有p型掺杂剂或n型掺杂剂。术语“p型”是指将产生价电子缺陷的杂质添加到本征半导体。示例性p型掺杂剂(即，p型杂质)包括但不限于硼、铝、镓和铟。“N型”是指将贡献自由电子的杂质添加到本征半导体。示例性n型掺杂剂(即，n型杂质)包括但不限于锑、砷和磷。在一些实施例中，半导体衬底是绝缘体上半导体(SOI)衬底，其包括形成在绝缘体层(未示出)上的顶部半导体层。例如，该顶部半导体层包括上述半导体材料，例如Si、Ge、SiGe、Si：C、SiGeC、或包括GaAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInASP的III-V族化合物半导体。例如，绝缘体层是氧化硅层等。绝缘体层被设置在通常为硅衬底或玻璃衬底的衬底上方。
然后，对半导体衬底202进行图案化以在其中形成沟槽。沟槽在半导体衬底的上部部分中限定了半导体鳍204，而衬底202表示半导体衬底的剩余部分。在一些实施例中，使用合适的光刻和蚀刻工艺来图案化半导体衬底。例如，掩模层(未示出)被应用在半导体衬底的最上表面上方，并且被光刻图案化以限定由经图案化的掩模层覆盖的一组区域。在一些实施例中，掩模层是光致抗蚀剂层。在一些实施例中，掩模层是与(一个或多个)硬掩模层结合的光致抗蚀剂层。然后，使用经图案化的掩模层作为蚀刻掩模，通过各向异性蚀刻对半导体衬底进行图案化。在一些实施例中，使用例如干法蚀刻，例如反应离子蚀刻(RIE)或等离子体蚀刻。在一些实施例中，使用湿法蚀刻，该湿法蚀刻使用化学蚀刻剂。在又一些其他实施例中，使用干法蚀刻和湿法蚀刻的组合。在形成半导体鳍204之后，例如通过氧等离子体或灰化来去除经图案化的掩模层。可选地，在一些实施例中，利用侧壁图像转移(SIT)工艺来形成半导体鳍204。在SIT工艺中，在芯轴上形成间隔件。芯轴被去除，并且将剩余的间隔件用作硬掩模以蚀刻半导体衬底。然后，在形成半导体鳍之后，去除间隔件。在一些实施例中，利用顺序的SIT工艺来形成具有高度按比例缩放的鳍宽度和间距的半导体鳍。
在形成半导体鳍204之后，在沟槽内形成隔离结构(图2中未示出)，使得半导体鳍204从相邻的隔离结构之间突出。隔离结构围绕半导体鳍204的底部部分，以将半导体鳍204与相邻的半导体鳍(未示出)电隔离。在一些实施例中，隔离结构围绕多个鳍204。在一些实施例中，隔离结构包括氧化硅、氮化硅、氮氧化硅和/或其他合适的绝缘材料。在一些实施例中，隔离结构包括多层结构，例如，具有设置在半导体鳍204和衬底202的底部部分上的一个或多个热氧化物衬里层。在一些实施例中，隔离结构是浅沟槽隔离(STI)结构。其他隔离结构，例如场氧化物、硅的局部氧化(LOCOS)和/或其他合适的结构，也是可能的。在一些实施例中，通过使用合适的沉积工艺用绝缘材料填充沟槽来形成隔离结构。在一些实施例中，例如通过CVD、等离子体增强化学气相沉积(PECVD)或旋涂来执行绝缘材料的沉积。在一些实施例中，隔离结构包括通过可流动CVD工艺(FCVD)形成的氧化硅，在可流动CVD工艺(FCVD)期间沉积可流动氧化物，并且然后执行沉积后退火以将可流动氧化物转换为氧化硅。随后例如通过化学机械平坦化(CMP)工艺从半导体鳍204的顶表面上方去除过量的沉积的绝缘材料。在平坦化之后，隔离结构的顶表面与半导体鳍204的顶表面共面。接下来，隔离结构相对于半导体鳍204的顶表面被凹陷。在一些实施例中，执行对半导体鳍204的半导体材料具有选择性的回蚀工艺，以使隔离结构凹陷。例如，在隔离结构包括氧化硅的实例中，执行使用稀氢氟酸的湿法蚀刻以使隔离结构凹陷。半导体鳍204的顶部部分因此被实体地暴露。
虚设栅极结构210被形成为跨半导体鳍204。虚设栅极结构210包括虚设栅极堆叠(212、214、216)，其围绕半导体鳍204的成为所得FinFET的沟道区域204C的部分。在整个本公开中，术语“虚设栅极堆叠”用于表示这样的材料堆叠：该材料堆叠用作后续形成的功能栅极堆叠的占位体。本文使用的术语“功能栅极堆叠”是指用于通过电场来控制半导体器件的输出电流(即，载流子在沟道中的流动)的永久栅极堆叠。在一些实施例中，虚设栅极堆叠(212、214、216)包括一个或多个材料层，例如虚设栅极电介质层212、虚设栅极电极层214、虚设栅极帽盖层216或其他合适的层。
虚设栅极电介质层212在半导体鳍204上方。在一些实施例中，虚设栅极电介质层212包括例如电介质材料，例如，氧化硅、氮化硅或氮氧化硅。在一些实施例中，利用例如沉积工艺(例如，CVD、PECVD、原子层沉积(ALD)或物理气相沉积(PVD))来形成虚设栅极电介质层212。在一些实施例中，通过利用化学氧化、热氧化或氮化而转换半导体鳍的表面部分来形成虚设栅极电介质层212。
虚设栅极电极层214在虚设栅极电介质层212上方。在一些实施例中，虚设栅极电极层214包括半导体材料(例如，多晶硅)或含硅半导体合金(例如，SiGe)。在一些实施例中，虚设栅极电极层214通过例如合适的沉积工艺(例如，CVD、PECVD、ALD或PVD)形成。
虚设栅极帽盖层216在虚设栅极电极层214上方。在一些实施例中，虚设栅极帽盖层216包括例如电介质材料，例如氧化硅、氮化硅或氮氧化硅。在一些实施例中，利用例如沉积工艺(例如，CVD、PECVD、ALD、PVD)来形成虚设栅极帽盖层216。
在一些实施例中，虚设栅极堆叠(212、214、216)中的各个层被沉积为毯式(blanket)层。然后，使用光刻和蚀刻工艺对毯式层进行图案化，以去除毯式层的一部分。毯式层在半导体鳍204的沟道区域204C上方的剩余部分构成虚设栅极堆叠(212、314、216)。在一些实施例中，光刻工艺包括形成覆盖在毯式层的最顶表面上的光致抗蚀剂层(抗蚀剂)，将抗蚀剂暴露于图案，执行曝光后烘烤，以及对抗蚀剂进行显影以形成经图案化的光致抗蚀剂层。通过至少一种各向异性蚀刻将光致抗蚀剂层中的图案依次转移到毯式层中。在一些实施例中，各向异性蚀刻是例如干法蚀刻，例如RIE。在形成虚设栅极堆叠(212、214、216)之后，例如通过湿法剥离或等离子体灰化来去除经图案化的光致抗蚀剂层。
虚设栅极结构210还包括沿着虚设栅极堆叠(212、214、216)的侧壁的栅极间隔件218。栅极间隔件218包括与用于虚设栅极堆叠(212、214、216)的(一种或多种)材料不同的材料。在一些实施例中，栅极间隔件218包括例如电介质材料，例如，氮化硅、氮碳化硅、氮氧化硅或碳氮氧化硅。在一些实施例中，栅极间隔件218包括单层。在一些实施例中，栅极间隔件218包括多层电介质材料。在一些实施例中，通过使用例如共形沉积工艺(例如，CVD或ALD)在半导体鳍204、隔离结构和虚设栅极堆叠(212、214、216)上方共形地沉积(一种或多种)间隔件材料，来形成栅极间隔件218。此后，执行各向异性蚀刻而去除(一种或多种)沉积的间隔件材料的水平部分，来形成栅极间隔件218。在一些实施例中，各向异性蚀刻包括例如干法蚀刻，例如RIE。
参考图1和图3，方法100进行到操作104，在操作104中，根据一些实施例，源极/漏极区域和漏极区域(统称为源极/漏极区域220)被形成在半导体鳍204的在虚设栅极堆叠(212、214、216)的相反侧的部分中。当所得FinFET工作时，基于施加到这些端子的电压，名称“源极”和“漏极”可以互换。
源极/漏极区域220是掺杂的半导体区。在一些实施例中，源极/漏极区域220包括例如p型掺杂剂，例如用于p型FinFET的硼。在一些实施例中，源极/漏极区域220包括例如n型掺杂剂，例如用于n型FinFET的砷或磷。源极/漏极区域220包括能够在半导体鳍204的沟道区域204C上施加应力以改善载流子迁移率的外延半导体材料。在半导体器件200是p型FinFET的实施例中，源极/漏极区域220包括向半导体鳍204的沟道区域204C施加压缩应力的SiGe。在半导体器件200是n型FET的实施例中，源极/漏极区域220包括向半导体鳍204的沟道区域204C施加拉伸应力的硅磷(SiP)或Si：C。
在一些实施例中，通过使用例如离子注入将掺杂剂注入到半导体鳍204的未被虚设栅极堆叠(212、214、216)覆盖的部分中来形成源极/漏极区域220。在一些实施例中，通过在半导体鳍204的未被虚设栅极堆叠(212、214、216)覆盖的部分上外延生长半导体材料来形成源极/漏极区域220。在又一些其他实施例中，通过在半导体鳍204中蚀刻凹槽，然后通过执行外延以在凹槽中生长半导体材料来形成源极/漏极区域220(图3)。在一些实施例中，例如通过各向异性蚀刻、各向同性蚀刻或前述的组合而在半导体鳍204中形成凹槽。在一些实施例中，执行例如干法蚀刻(例如，RIE)，以相对于虚设栅极帽盖层216、栅极间隔件218和隔离结构的电介质材料而选择性地去除半导体鳍204的半导体材料，从而形成凹槽。在一些实施例中，执行使用四甲基氢氧化铵(TMAH)或四氟化碳(CF4)的蚀刻剂溶液的定时湿法蚀刻以形成凹槽。在一些实施例中，凹槽被形成为具有包括小平面的表面。在一些实施例中，凹槽具有大致梯形或菱形形状。替代地，凹槽具有其他形状，例如矩形、圆形或椭圆形。在一些实施例中，凹槽被形成为在栅极间隔件218下方延伸。在一些实施例中，凹槽以基本等于栅极间隔件218的宽度的距离在栅极间隔件218下方延伸。因此，凹槽的边缘与栅极间隔件218的内侧壁对齐。
在凹槽中沉积半导体材料以提供源极/漏极区域220。在一些实施例中，执行选择性外延生长工艺以在凹槽中沉积半导体材料。术语“外延生长和/或沉积”是指半导体材料在半导体材料的沉积表面上的生长，其中所生长的半导体材料具有与沉积表面的半导体材料相同(或几乎相同)的晶体特性。在选择性外延生长工艺期间，所沉积的半导体材料仅在暴露的半导体表面(即，半导体鳍204中的凹槽的表面)上生长，而不在电介质表面(例如，隔离结构、虚设栅极帽盖层216和栅极间隔件218的表面)上生长。在一些实施例中，使用掩模(未示出)来防止半导体材料在半导体鳍204的不期望的区域中生长。在一些实施例中，外延生长工艺包括金属有机化学气相沉积(MOCVD)、分子束沉积(MBE)、低压化学气相沉积(LPCVD)或其他合适的沉积工艺。在一些实施例中，外延生长工艺继续，直到源极/漏极区域220的顶表面高于半导体鳍204的顶表面为止。在一些实施例中，外延生长工艺继续，直到源极/漏极区域220的顶表面与半导体鳍204的顶表面共面为止。在一些实施例中，在外延生长工艺期间，源极/漏极区域220被原位掺杂有p型或n型掺杂剂。替代地，在一些实施例中，在外延生长工艺期间，源极/漏极区域220未被掺杂，而在后续掺杂工艺期间，源极/漏极区域220被掺杂。通过离子注入、等离子体浸没离子注入、气体和/或固体源扩散、其他合适的工艺和/或前述的组合来实现后续掺杂工艺。在一些实施例中，在形成源极/漏极区域220之后和/或在后续掺杂工艺之后，将源极/漏极区域220进一步暴露于退火工艺来激活源极/漏极区域220中的掺杂剂。在一些实施例中，通过包括快速热退火工艺、激光退火工艺或加热炉退火工艺的热退火过程来激活源极/漏极区域220中的掺杂剂。
参考图1和图4，方法100进行到操作106，在操作106中，在源极/漏极区域220和隔离结构上方沉积层间电介质(ILD)层230。ILD层230填充虚设栅极结构210和相邻的虚设栅极结构(未示出)之间的间隙。在一些实施例中，ILD层230包括例如电介质材料，例如氧化硅、氮化硅、原硅酸四乙酯(TEOS)氧化物、磷掺杂的硅酸盐玻璃(PSG)、硼掺杂的硅酸盐玻璃(BSG)、硼磷掺杂的硅酸盐玻璃(PSG)、氟掺杂的硅酸盐玻璃、有机硅酸盐玻璃(OSG)或多孔电介质材料。在一些实施例中，例如通过CVD、PECVD、FCVD或旋涂来沉积ILD层230。在一些实施例中，ILD层230被沉积为具有在虚设栅极堆叠(212、214、216)的最顶表面(例如，虚设栅极帽盖层216的顶表面)上方的顶表面。随后，例如，使用虚设栅极覆盖层216作为抛光和/或蚀刻停止层，通过CMP工艺和/或凹陷蚀刻来对ILD层230进行平坦化。在平坦化之后，ILD层230的顶表面与虚设栅极堆叠(212、214、216)的最顶表面共面。
参考图1和图5，方法100进行到操作108，在操作108中，去除虚设栅极堆叠(212、214、216)，从而形成暴露半导体鳍204的沟道区域204C的开口232。开口232占据了从其中去除虚设栅极堆叠(212、214、216)的体积。开口232延伸穿过ILD层230，并由栅极间隔件218的内侧壁限制。在一些实施例中，执行一个或多个蚀刻工艺，以相对于半导体鳍204的半导体材料以及栅极间隔件218、隔离结构和ILD层230的电介质材料而选择性地去除虚设栅极堆叠(212、214、216)的各种组件。在一些实施例中，蚀刻工艺包括湿法蚀刻、干法蚀刻或前述的组合。在一些实施例中，执行使用含氯气体或含氟气体的干法蚀刻。在一些实施例中，执行使用TMAH或稀氢氟酸的蚀刻剂溶液的湿法蚀刻。
参考图1和图6，方法100进行到操作110，在操作110中，沿着开口232的侧壁和底部并且在ILD层230上方沉积栅极电介质层244。在一些实施例中，在沉积栅极电介质层244之前，在半导体鳍204的沟道区域204C的暴露表面上并且在栅极电介质层244下方形成界面层242。该界面层242是可选的，并且在一些实施例中被省略。
在一些实施例中，界面层242包括例如电介质氧化物，例如氧化硅。在一些实施例中，界面层242通过对半导体鳍204的沟道区域204C的表面部分进行热氧化或化学氧化而形成，或者通过沉积工艺(例如，ALD或CVD)而形成。在一些实施例中，化学氧化包括使半导体鳍204暴露于化学氧化剂，例如臭氧、过氧化氢等。
在一些实施例中，栅极电介质层244包括高k电介质材料，该高k电介质材料的介电常数大于3.9。示例性高k电介质材料包括但不限于氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化铝(Al2O3)、氧化钛(TiO2)、锶钛氧化物(SrTiO3)、镧铝氧化物(LaAlO3)和氧化钇(Y2O3)。使用包括例如CVD、PECVD、PVD或ALD的合适的沉积工艺来将栅极电介质层244沉积为共形层。
参考图1和图7，方法100进行到操作112，在操作112中，功函数金属层246被沉积在栅极电介质层244上方。功函数金属层246包括具有适合于转变所得FinFET的功函数的功函数的金属。在一些实施例中，功函数金属层246包括用于p型FinFET的具有约4.7eV或更高的功函数值的高功函数金属。在一些实施例中，功函数金属层246的厚度在从约3纳米(nm)至约9nm的范围内。如果功函数金属层246的厚度过小，则在一些情况下，增加了不充分调节晶体管的栅极的功函数的风险。如果功函数金属层246的厚度过大，则在一些情况下，所得晶体管的阈值电压将过大。示例性p型功函数金属包括氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、硅化锆(ZrSi2)、硅化钼(MoSi2)、硅化钽(TaSi2)、硅化镍(NiSi2)、氮化钨(WN)、其他合适的p型功函数材料或前述的组合。在一些实施例中，功函数金属层246包括用于p型FinFET的TiN。在一些实施例中，功函数金属层246包括用于n型FinFET的具有约4.5eV或更小的功函数值的低功函数金属。示例性n型功函数金属包括钽(Ta)、铝化钛(TiAl)、铝化钽(TaAl)、碳化铝钽(TaAlC)、氮化铝钛(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化硅钽(TaSiN)、其他合适的n型功函数材料或前述的组合。在一些实施例中，功函数金属层246包括用于n型FinFET的TiAl。
功函数金属层246被掺杂有掺杂剂(即，杂质)，该掺杂剂包括例如至少一种卤化物阻挡元素，例如硼(B)、氮(N)、铝(Al)、硅(Si)、磷(P)、镓(Ga)、锗(Ge)、砷(As)、铟(In)、锡(Sn)、锑(Sb)、钛(Ti)、铅(Pb)、铋(Bi)、碳(C)、碳和烃物质的混合物、或碳以及烃物质和氧的混合物。掺杂剂占据功函数金属的晶格结构中的位置，否则这些位置将使得在用于形成栅极电极层248(图8)的沉积工艺期间生成的卤化物副产物能够扩散通过功函数金属层246进入栅极电介质层244。掺杂剂有助于阻止许多可用的扩散路径，卤化物副产物可以通过这些扩散路径扩散到栅极电介质层244中。功函数金属层246中的掺杂剂量被调整为提供适当水平的阻挡效果。在一些实施例中，功函数金属层246中的掺杂剂浓度为重量的约0.5％至约5％。如果掺杂剂浓度过小，则在一些情况下，功函数金属层246将不能充分地阻止卤化物副产物的扩散。如果掺杂剂浓度过大，则在一些情况下，功函数金属层246的电阻将较高。本领域普通技术人员将认识到，掺杂剂的浓度取决于掺杂剂物质的尺寸和功函数金属层246的材料。例如，在一些实例中，随着掺杂剂物质的尺寸增加，掺杂剂的浓度处于上述范围的较低部分。在一些实施例中，掺杂剂均匀地分布在整个功函数金属层246中。在一些实施例中，掺杂剂在功函数金属层246内形成掺杂剂梯度。在一些实施例中，功函数金属层246具有随着与栅极电介质层244的距离增加而增加到最大值，并且随着与栅极电介质层244的距离继续增加而从最大值减小的掺杂剂浓度。在一些实施例中，最大掺杂剂浓度在距功函数金属层246与栅极电介质层244之间的界面约2nm至约5nm处。在一些实施例中，最大掺杂剂浓度距离功函数金属层246与栅极电介质层244之间的界面的位置在功函数金属层246的总厚度的约20％至约70％的范围内。如果最大掺杂剂浓度太靠近功函数金属层246与栅极电介质层244之间的界面，则在一些情况下，掺杂剂进入栅极电介质层244的风险增加。如果最大掺杂剂浓度距离功函数金属层246与栅极电介质层244之间的界面太远，则在一些情况下，掺杂剂在保护栅极电介质层244方面的有效性降低。掺杂剂被限制在功函数金属层246内，使得下面的栅极电介质层244和界面层不含这些卤化物阻挡掺杂剂中的任何一种。
在一些实施例中，使用ALD、PVD、CVD、电子束蒸发或其他合适的沉积工艺来形成功函数金属层246。在一些实施例中，在形成功函数金属层246之后，使用离子注入工艺对功函数金属层246进行掺杂。在一些实施例中，在从约130千电子伏(KeV)至约150KeV的范围内的注入能量下执行离子注入工艺。在一些实施例中，使用原位掺杂工艺来掺杂功函数金属层246。在一些实施例中，使用在从约5度至约10度的范围内的注入角来执行离子注入工艺。在一些实施例中，原位掺杂工艺包括在功函数金属层246的形成期间将掺杂剂前体引入到沉积室中。在一些实施例中，功函数金属层246包括TiAl并且在使用氯化钛(TiCl4)、TEAL(Al2(C2H5)6)和其他杂质的组合进行原位掺杂时形成。在一些实施例中，杂质包括烃、氯、有机硅材料或其他合适的材料。在一些实施例中，杂质的量小于在功函数金属层246的形成期间进入沉积室中的材料的总流量的10％但大于0％。在一些实施例中，杂质的量小于在功函数金属层246的形成期间进入沉积室中的材料的总流量的5％但大于0％。在一些实施例中，杂质的量小于在功函数金属层246的形成期间进入沉积室中的材料的总流量的1％但大于0％。随着杂质的量的减少，用于生产工艺的材料成本增加。如果杂质的量过高，则在一些情况下，杂质的能力将负面地影响功函数金属层246的形成。如果杂质的量为0％，则功函数金属层246的晶格结构缺乏掺杂剂以阻止副产物到达栅极电介质层244。在功函数金属层246被掺杂有碳的实施例中，杂质包括例如烃(CxHy)，例如CO、CO2、CH2O、CH、CH2、CH3、CH4、C2H6、C7H7、C16H10、或者与形成功函数金属层246的前体一起流到反应室的其他合适的烃。通过填充晶格结构内的空间，烃有助于防止副产物能够通过功函数金属层246的晶格结构。
参考图1和图8，方法100进行到操作114，在操作114中，在功函数金属层246上方沉积栅极电极层248。栅极电极层248填充开口232的剩余体积。在一些实施例中，栅极电极层248包括例如低电阻金属，例如钨、铜、钴和/或其他合适的材料。在一些实施例中，通过CVD、PVD、电镀和/或其他合适的工艺来沉积栅极电极层248。在一些实施例中，栅极电极层248包括钨，并且通过在还原气体(例如，乙硼烷(B2H6)气体或氢气(H2))中还原含钨前体(例如，WF6)而形成。含钨前体之间的反应产生金属钨以形成栅极电极层248。该反应还产生副产物，例如氟离子(F-)以及氢氟酸(HF)。在一些实施例中，栅极电极层248通过还原WF6来形成，例如通过WF6+3H2→W+HF+5H++5F-来形成。功函数金属层246中的掺杂剂有助于防止这些副产物从沉积的栅极电极层248迁移通过功函数金属层246并进入栅极电介质层244中。结果，栅极电介质层244不太可能被损坏，并且FinFET更有可能按设计运行。
如上所述，在一些实例中，与栅极电极层248的形成相关联的反应化学生成卤化物副产物(例如，氟化物或氯化物)。卤化物副产物通过功函数金属层246扩散到栅极电介质层244中，导致栅极电介质材料的退化。功函数金属层246中的掺杂剂有助于阻止卤化物副产物扩散到栅极电介质层244中，从而有助于防止下面的栅极电介质层244中的高k电介质材料的退化。因此，所得FinFET的性能和可靠性得到改善。
参考图1和图9，方法100进行到操作116，在操作116中，去除栅极电介质层244、功函数金属层246和栅极电极层248的多余部分。在一些实施例中，执行平坦化工艺(例如，CMP工艺)以从ILD层230的顶表面去除栅极电介质层244、功函数金属层246和栅极电极层248的部分。开口232中的栅极电介质层244、功函数金属层246和栅极电极层248的所得剩余部分在所得FinFET的沟道区域204C上方形成功能栅极堆叠240。在一些实施例中，栅极电介质层244、功函数金属层246和栅极电极层248的剩余部分中的每一个包括底部部分、以及在底部部分上方并且连接到底部部分的侧壁部分。
图10是根据一些实施例的FinFET 1000的透视图。FinFET 1000通常包括在半导体衬底1002上方的多个半导体鳍1010，以及在半导体衬底1002上方并且跨过半导体鳍1010的栅极结构1020。浅沟槽隔离(STI)结构1030在半导体鳍1010之间以电绝缘半导体鳍1010。
在集成电路中，具有不同鳍数量的FinFET被形成在半导体衬底的不同区域中。用于制造具有不同鳍数量的FinFET的制造技术是初始地在半导体衬底中形成沟槽，以在整个衬底上限定均匀间隔的半导体鳍的阵列，然后通过去除一些虚设鳍，在器件区域中限定有源半导体鳍。然后形成STI结构以将有源半导体鳍和虚设半导体鳍彼此分离和隔离。通常，制造STI结构涉及沉积电介质材料以填充有源半导体鳍和虚设半导体鳍之间的空间。
随着对FinFET进行按比例缩放以满足不断增长的性能和尺寸要求，鳍的宽度变得非常小，并且鳍间距也显著减小。减小的鳍间距使得在鳍之间填充电介质具有挑战性。因此，在一些实例中，引入可流动电介质材料以在半导体鳍之间提供可按比例缩放、无缺陷、高产率的电介质填充。当形成STI结构时，使用可流动化学气相沉积(FCVD)工艺来沉积可流动电介质材料以填充半导体鳍之间的间隙。在沉积可流动电介质膜之后，将可流动电介质膜固化，并且然后对其进行退火以形成电介质层，例如二氧化硅。通常将可流动电介质膜在高于例如1000℃的高温下退火，以使膜致密化从而获得所需的机械性能。
由于硅原子与工艺室中的水蒸气的反应，高温退火消耗了有源半导体鳍中的硅原子，这又导致鳍临界尺寸(CD)的收缩。具有不同鳍数量的不同器件区域中的有源半导体鳍经历不同的可流动电介质负载效应，即，不同器件区域中的鳍CD损耗不同。与较小体积的可流动电介质相比，相邻鳍之间的较大体积的可流动电介质对鳍CD具有更显著的影响。结果，在不同器件区域中的有源半导体鳍的最终CD基于鳍密度而变化。在不同器件区域中的鳍CD变化会影响器件性能的一致性。
对鳍CD控制进行改进在集成电路中提供更一致的器件性能。在一些实施例中，在去除非功能性虚设鳍之前形成STI结构，使得半导体衬底上的所有半导体鳍在用于形成STI结构的可流动电介质材料的高温退火期间，经历相同的电介质负载环境。通过在鳍切割阶段之前对可流动电介质材料进行退火，避免了由不同器件区域中的不同的可流动电介质负载效应引起的鳍CD收缩差异。更均匀的鳍CD有助于生产具有更一致的器件性能的FinFET。
本说明书的一个方面涉及一种半导体器件。该半导体器件包括半导体鳍和在半导体鳍上方的栅极堆叠。栅极堆叠包括在半导体鳍的沟道区域上方的栅极电介质层，在栅极电介质层上方的功函数材料层，其中功函数材料层包括掺杂剂，以及在功函数材料层上方的栅极电极层。栅极电介质层不含掺杂剂。在一些实施例中，掺杂剂包括硼、氮、铝、硅、磷、镓、锗、砷、铟、锡、锑、钛、铅、铋、碳、或碳和烃物质的混合物、或碳以及烃物质和氧的混合物。在一些实施例中，掺杂剂包括烃物质，该烃物质包括CH、CH2或CH3中的至少一种。在一些实施例中，功函数材料层具有在从重量的约0.5％至约5％的范围内的掺杂剂浓度。在一些实施例中，功函数材料层具有梯度掺杂剂浓度，其中最大掺杂剂浓度在距离栅极电介质层与功函数材料层之间的界面约5nm处。在一些实施例中，功函数材料层中的最大掺杂剂浓度距离功函数材料层与栅极电介质层之间的界面的位置在功函数材料层的总厚度的约20％至约70％的范围内。在一些实施例中，栅极电极包括氟离子。在一些实施例中，功函数材料层的厚度在从约3纳米(nm)至约9nm的范围内。在一些实施例中，功函数材料层包括氮化钛或铝化钛。在一些实施例中，栅极电极层包括钨、钴或铜。
本说明书的另一方面涉及一种半导体器件。该半导体器件包括从衬底突出的半导体鳍和在半导体鳍上方的栅极堆叠。栅极堆叠包括在半导体鳍的沟道区域上方的栅极电介质层，在栅极电介质层上方的功函数材料层，其中功函数材料层包括含烃掺杂剂，以及在功函数材料层上方的栅极电极层。在一些实施例中，烃物质包括CH、CH2和CH3中的至少一种。在一些实施例中，功函数材料层具有在从约重量的0.5％至约5％的范围内的含烃掺杂剂的浓度。在一些实施例中，含烃掺杂剂的浓度在功函数材料层内变化。在一些实施例中，功函数材料层的该含烃掺杂剂的最大浓度在距离栅极电介质层与功函数材料层之间的界面约5nm处。
本说明书的又一方面涉及一种制造半导体器件的方法。该方法包括在半导体鳍上方形成虚设栅极结构。虚设栅极结构包括虚设栅极堆叠和沿着虚设栅极堆叠的侧壁的栅极间隔件。该方法还包括形成围绕虚设栅极结构的层间电介质(ILD)层，去除虚设栅极堆叠以提供开口，该开口暴露半导体鳍的沟道区域，在开口的底部上方和侧壁上并且在ILD层上方沉积栅极电介质层，使用原位掺杂工艺，在栅极电介质层上方形成掺杂的功函数材料层，以及在掺杂的功函数材料层上方沉积栅极电极层。在一些实施例中，形成掺杂的功函数材料层包括：使用具有小于10％的杂质的前体气体混合物来形成掺杂的功函数材料层。在一些实施例中，沉积栅极电极层包括：在栅极电极层中形成副产物。在一些实施例中，在栅极电极层中形成副产物包括：在栅极电极层中形成氟离子。在一些实施例中，形成掺杂的功函数材料层包括：使用包括WF6和氢气的前体气体混合物。
前述内容概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在本文中进行各种改变、替换和变更。
示例1.一种半导体器件，包括：半导体鳍；以及栅极堆叠，在所述半导体鳍上方，其中，所述栅极堆叠包括：栅极电介质层，在所述半导体鳍的沟道区域上方，功函数材料层，在所述栅极电介质层上方，其中，所述功函数材料层包括掺杂剂，以及栅极电极层，在所述功函数材料层上方，其中，所述栅极电介质层不含所述掺杂剂。
示例2.根据示例1所述的半导体器件，其中，所述掺杂剂包括：硼、氮、铝、硅、磷、镓、锗、砷、铟、锡、锑、钛、铅、铋、碳、或碳和烃物质的混合物、或碳以及烃物质和氧的混合物。
示例3.根据示例1所述的半导体器件，其中，所述掺杂剂包括烃物质，所述烃物质包括CH、CH2或CH3中的至少一种。
示例4.根据示例1所述的半导体器件，其中，所述功函数材料层具有在从重量的0.5％至5％的范围内的掺杂剂浓度。
示例5.根据示例1所述的半导体器件，其中，所述功函数材料层具有梯度掺杂剂浓度，其中，最大掺杂剂浓度在距离所述栅极电介质层与所述功函数材料层之间的界面5nm处。
示例6.根据示例1所述的半导体器件，其中，所述功函数材料层中的最大掺杂剂浓度距离所述功函数材料层与所述栅极电介质层之间的界面的位置在所述功函数材料层的总厚度的20％至70％的范围内。
示例7.根据示例1所述的半导体器件，其中，所述栅极电极包括氟离子。
示例8.根据示例1所述的半导体器件，其中，所述功函数材料层的厚度在从3nm至9nm的范围内。
示例9.根据示例1所述的半导体器件，其中，所述功函数材料层包括氮化钛或铝化钛。
示例10.根据示例1所述的半导体器件，其中，所述栅极电极层包括钨、钴或铜。
示例11.一种半导体器件，包括：半导体鳍，从衬底突出；以及栅极堆叠，在所述半导体鳍上方，其中，所述栅极堆叠包括：栅极电介质层，在所述半导体鳍的沟道区域上方，功函数材料层，在所述栅极电介质层上方，其中，所述功函数材料层包括含烃掺杂剂，以及栅极电极层，在所述功函数材料层上方。
示例12.根据示例11所述的半导体器件，其中，所述含烃掺杂剂包括CH、CH2和CH3中的至少一种。
示例13.根据示例11所述的半导体器件，其中，所述功函数材料层具有在从重量的0.5％至5％的范围内的所述含烃掺杂剂的浓度。
示例14.根据示例11所述的半导体器件，其中，所述含烃掺杂剂的浓度在所述功函数材料层内变化。
示例15.根据示例11所述的半导体器件，其中，所述功函数材料层的所述含烃掺杂剂的最大浓度在距离所述栅极电介质层与所述功函数材料层之间的界面5nm处。
示例16.一种制造半导体器件的方法，包括：在半导体鳍上方形成虚设栅极结构，其中，所述虚设栅极结构包括虚设栅极堆叠和沿着所述虚设栅极堆叠的侧壁的栅极间隔件；形成围绕所述虚设栅极结构的层间电介质ILD层；去除所述虚设栅极堆叠以提供开口，所述开口暴露所述半导体鳍的沟道区域；在所述开口的底部上方和侧壁上并且在所述ILD层上方沉积栅极电介质层；使用原位掺杂工艺，在所述栅极电介质层上方形成掺杂的功函数材料层；以及在所述掺杂的功函数材料层上方沉积栅极电极层。
示例17.根据示例16所述的方法，其中，形成所述掺杂的功函数材料层包括：使用具有小于10％的杂质的前体气体混合物来形成所述掺杂的功函数材料层。
示例18.根据示例16所述的方法，其中，沉积所述栅极电极层包括：在所述栅极电极层中形成副产物。
示例19.根据示例18所述的方法，其中，在所述栅极电极层中形成副产物包括：在所述栅极电极层中形成氟离子。
示例20.根据示例17所述的方法，其中，形成所述掺杂的功函数材料层包括：使用包括WF6和氢气的所述前体气体混合物。

Claims (10)

1.一种半导体器件，包括：
半导体鳍；以及
栅极堆叠，在所述半导体鳍上方，其中，所述栅极堆叠包括：
栅极电介质层，在所述半导体鳍的沟道区域上方，
功函数材料层，在所述栅极电介质层上方，其中，所述功函数材料层包括掺杂剂，以及
栅极电极层，在所述功函数材料层上方，
其中，所述栅极电介质层不含所述掺杂剂。
2.根据权利要求1所述的半导体器件，其中，所述掺杂剂包括：硼、氮、铝、硅、磷、镓、锗、砷、铟、锡、锑、钛、铅、铋、碳、或碳和烃物质的混合物、或碳以及烃物质和氧的混合物。
3.根据权利要求1所述的半导体器件，其中，所述掺杂剂包括烃物质，所述烃物质包括CH、CH2或CH3中的至少一种。
4.根据权利要求1所述的半导体器件，其中，所述功函数材料层具有在从重量的0.5％至5％的范围内的掺杂剂浓度。
5.根据权利要求1所述的半导体器件，其中，所述功函数材料层具有梯度掺杂剂浓度，其中，最大掺杂剂浓度在距离所述栅极电介质层与所述功函数材料层之间的界面5nm处。
6.根据权利要求1所述的半导体器件，其中，所述功函数材料层中的最大掺杂剂浓度距离所述功函数材料层与所述栅极电介质层之间的界面的位置在所述功函数材料层的总厚度的20％至70％的范围内。
7.根据权利要求1所述的半导体器件，其中，所述栅极电极包括氟离子。
8.根据权利要求1所述的半导体器件，其中，所述功函数材料层的厚度在从3nm至9nm的范围内。
9.一种半导体器件，包括：
半导体鳍，从衬底突出；以及
栅极堆叠，在所述半导体鳍上方，其中，所述栅极堆叠包括：
栅极电介质层，在所述半导体鳍的沟道区域上方，
功函数材料层，在所述栅极电介质层上方，其中，所述功函数材料层包括含烃掺杂剂，以及
栅极电极层，在所述功函数材料层上方。
10.一种制造半导体器件的方法，包括：
在半导体鳍上方形成虚设栅极结构，其中，所述虚设栅极结构包括虚设栅极堆叠和沿着所述虚设栅极堆叠的侧壁的栅极间隔件；
形成围绕所述虚设栅极结构的层间电介质ILD层；
去除所述虚设栅极堆叠以提供开口，所述开口暴露所述半导体鳍的沟道区域；
在所述开口的底部上方和侧壁上并且在所述ILD层上方沉积栅极电介质层；
使用原位掺杂工艺，在所述栅极电介质层上方形成掺杂的功函数材料层；以及
在所述掺杂的功函数材料层上方沉积栅极电极层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7425497B2 (en) * 2006-01-20 2008-09-16 International Business Machines Corporation Introduction of metal impurity to change workfunction of conductive electrodes
US7892911B2 (en) * 2008-01-10 2011-02-22 Applied Materials, Inc. Metal gate electrodes for replacement gate integration scheme
US8030718B2 (en) * 2008-09-12 2011-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Local charge and work function engineering on MOSFET
CN104810368B (zh) 2014-01-28 2017-12-29 中芯国际集成电路制造(上海)有限公司 Cmos晶体管及其形成方法
KR102217246B1 (ko) * 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102443695B1 (ko) * 2015-08-25 2022-09-15 삼성전자주식회사 반도체 소자의 제조 방법
US9698241B1 (en) * 2016-03-16 2017-07-04 GlobalFoundries, Inc. Integrated circuits with replacement metal gates and methods for fabricating the same
US9859157B1 (en) * 2016-07-14 2018-01-02 International Business Machines Corporation Method for forming improved liner layer and semiconductor device including the same
US9837507B1 (en) * 2016-09-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10607895B2 (en) * 2017-09-18 2020-03-31 Asm Ip Holdings B.V. Method for forming a semiconductor device structure comprising a gate fill metal
US11094827B2 (en) * 2019-06-06 2021-08-17 Globalfoundries U.S. Inc. Semiconductor devices with uniform gate height and method of forming same
KR20210011558A (ko) * 2019-07-22 2021-02-02 삼성전자주식회사 반도체 소자

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