CN113224006A - 金属栅极调制器及其原位形成方法 - Google Patents

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metal
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蔡昕翰
吴仲强
洪正隆
张文
徐志安
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及金属栅极调制器及其原位形成方法。一种方法，包括：在半导体区域上形成栅极电介质；在栅极电介质之上沉积功函数层；在功函数层之上沉积硅层；以及在硅层之上沉积胶层。功函数层、硅层和胶层是原位沉积的。该方法进一步包括在胶层之上沉积填充金属；以及执行平坦化工艺，其中，胶层、硅层和功函数层的剩余部分形成栅极电极的部分。

Description

金属栅极调制器及其原位形成方法
技术领域
本公开总体涉及金属栅极调制器及其原位形成方法。
背景技术
金属氧化物半导体(MOS)器件通常包括金属栅极，该金属栅极被形成为解决常规多晶硅栅极中的多晶耗尽效应(poly-depletion effect)。当施加的电场从靠近栅极电介质的栅极区域扫走载流子形成耗尽层时，发生多晶耗尽效应。在n掺杂的多晶硅层中，耗尽层包括电离的非移动供体位点，其中在p掺杂的多晶硅层中，耗尽层包括电离的非移动受体位点。耗尽效应导致有效栅极电介质厚度的增加，使得在半导体表面生成反型层(inversion layer)更加困难。
金属栅极可以包括多个层，从而可以满足NMOS器件和PMOS器件的不同要求。金属栅极的形成通常包括：去除虚设栅极堆叠以形成沟槽，沉积延伸到沟槽中的多个金属层，形成金属区域以填充沟槽的剩余部分，然后执行化学机械抛光(CMP)工艺以去除金属层的多余部分。金属层和金属区域的剩余部分形成金属栅极。
发明内容
根据本公开的一个实施例，提供了一种形成集成电路器件的方法，包括：在第一半导体区域上形成第一栅极电介质；在所述第一栅极电介质之上沉积第一功函数层；在所述第一功函数层之上沉积第一硅层；在所述第一硅层之上沉积第一胶层，其中，所述第一功函数层、所述第一硅层和所述第一胶层是原位沉积的；在所述第一胶层之上沉积第一填充金属；以及执行平坦化工艺，其中，所述第一胶层、所述第一硅层和所述第一功函数层的剩余部分形成栅极电极的部分。
根据本公开的另一实施例，提供了一种集成电路器件，包括：半导体区域；栅极电介质，在所述半导体区域之上；功函数层，在所述栅极电介质之上；硅层，在所述功函数层之上；胶层，在所述硅层之上并与所述硅层接触；以及填充金属区域，在所述胶层之上并与所述胶层接触。
根据本公开的又一实施例，提供了一种集成电路器件，包括：半导体鳍；高k电介质，在所述半导体鳍之上；功函数层，在所述高k电介质之上；第一氮化钛层，在所述功函数层之上；硅层，在所述第一氮化钛层之上；第二氮化钛层，在所述硅层之上，其中，所述硅层与所述第二氮化钛层之间的界面不含氧；以及填充金属区域，在所述第二氮化钛层之上并与所述第二氮化钛层接触。
附图说明
当结合附图阅读时，根据以下详细描述可以最好地理解本公开的各方面。注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了清楚起见，各种特征的尺寸可以任意增大或减小。
图1-图6、图7A、图7B、图8A、图8B、图9-图18、图19A和图19B示出了根据一些实施例的鳍场效应晶体管(FinFET)的形成的中间阶段的透视图和截面图。
图20示出了根据一些实施例形成的栅极堆叠的时变电介质击穿(TDDB)数据。
图21示出了根据一些实施例的栅极堆叠中的一些元件的示例分布图。
图22示出了根据一些实施例的用于形成FinFET的工艺流程。
具体实施方式
以下公开提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。以下描述组件和布置的特定示例以简化本公开。当然，这些仅仅是示例，并且不旨在进行限制。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括直接接触地形成第一和第二特征的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征使得第一和第二特征可以不直接接触的实施例。另外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用空间相对术语，例如“在...之下”、“在...下方”、“下方的”、“在...上方”、“上面的”等，以描述如图所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。除了在图中描述的定向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同定向。装置可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。
根据一些实施例，提供了形成具有改善的可靠性的晶体管的金属栅极的方法。根据一些实施例示出了形成晶体管的中间阶段。讨论了一些实施例的一些变型。贯穿各种视图和说明性实施例，相似的附图标记用于指示相似的元件。根据一些实施例，鳍场效应晶体管(FinFET)的形成用作示例以解释本公开的概念。也可以采用本公开的概念来形成其他类型的晶体管，诸如平面晶体管、全环绕栅极(GAA，Gate-All-Around)晶体管等。本文讨论的实施例提供示例以使得能够进行或使用本公开的主题，并且本领域普通技术人员将容易理解可以进行的修改，同时保持在不同实施例的预期范围内。尽管方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
根据本公开的一些实施例，针对晶体管形成具有功函数层的金属栅极。在功函数层的顶部上添加帽盖层和硅层以减少功函数层的氧化。由于硅层在暴露于空气中时可能被氧化，因此原位形成了功函数层、帽盖层、硅层、和在硅层之上的胶层，在形成工艺之间没有真空破坏，使得硅层的氧化至少被减小或消除。作为结果，栅极接触电阻被减小。此外，在功函数层之下的栅极电介质的可靠性被改善。
图1-图6、图7A、图7B、图8A、图8B、图9-图18、图19A和图19B示出了根据本公开的一些实施例的鳍场效应晶体管(FinFET)的形成的中间阶段的截面图和透视图。这些图所示的工艺也被示意性地反映在图22所示的工艺流程400中。
在图1中，提供了衬底20。衬底20可以是半导体衬底(例如体半导体衬底、绝缘体上半导体(SOI)衬底等)，其可以是掺杂的(例如，利用p型或n型掺杂剂)或未掺杂的。半导体衬底20可以是晶圆10的一部分。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层设置在通常为硅或玻璃衬底的衬底上。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，半导体衬底20的半导体材料可以包括硅；锗；化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)；合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)；或其组合。
进一步参考图1，在衬底20中形成阱区域22。在图22所示的工艺流程400中，相应的工艺被示为工艺402。根据本公开的一些实施例，阱区域22是通过将p型杂质(其可以是硼、铟等)注入到衬底20而形成的p型阱区域。根据本公开的其他实施例，阱区域22是通过将n型杂质(其可以是磷、砷、锑等)注入到衬底20而形成的n型阱区域。得到的阱区域22可以延伸到衬底20的顶表面。n型或p型杂质浓度可以等于或小于1018cm-3，例如在约1017cm-3和约1018cm-3之间的范围内。
参考图2，隔离区域24被形成为从衬底20的顶表面延伸到衬底20。在下文中，隔离区域24可选地被称为浅沟槽隔离(STI)区域。在图22所示的工艺流程400中，相应的工艺被示为工艺404。衬底20的在相邻STI区域24之间的部分被称为半导体条带(strip)26。为了形成STI区域24，衬垫氧化物层28和硬掩模层30可以被形成在半导体衬底20上，并且然后被图案化。衬垫氧化物层28可以是由氧化硅形成的薄膜。根据本公开的一些实施例，在热氧化工艺中形成衬垫氧化物层28，其中半导体衬底20的顶表面层被氧化。衬垫氧化物层28充当半导体衬底20与硬掩模层30之间的粘附层。衬垫氧化物层28还可以充当用于蚀刻硬掩模层30的蚀刻停止层。根据本公开的一些实施例，例如使用低压化学气相沉积(LPCVD)由氮化硅形成硬掩模层30。根据本公开的其他实施例，使用等离子体增强化学气相沉积(PECVD)形成硬掩模层30。光致抗蚀剂(未示出)被形成在硬掩模层30上，并且然后被图案化。然后，使用经图案化的光致抗蚀剂作为蚀刻掩模对硬掩模层30进行图案化，以形成如图2所示的硬掩模30。
接下来，经图案化的硬掩模层30被用作蚀刻掩模以蚀刻衬垫氧化物层28和衬底20，随后利用(一个或多个)电介质材料填充衬底20中得到的沟槽。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺以去除电介质材料的多余部分，并且(一个或多个)电介质材料的剩余部分为STI区域24。STI区域24可以包括衬里(liner)电介质(未示出)，其可以是通过衬底20的表面层的热氧化而形成的热氧化物。衬里电介质还可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)、化学气相沉积(CVD)等形成的经沉积的氧化硅层、氮化硅层等。STI区域24还包括在衬里氧化物之上的电介质材料，其中电介质材料可以使用可流动化学气相沉积(FCVD)、旋涂(spin-on coating)等形成。根据一些实施例，在衬垫电介质之上的电介质材料可以包括氧化硅。
硬掩模层30的顶表面和STI区域24的顶表面可以基本上彼此齐平。半导体条带26在相邻的STI区域24之间。根据本公开的一些实施例，半导体条带26是原始衬底20的部分，因此半导体条带26的材料与衬底20的材料相同。在本公开的替代实施例中，半导体条带26是通过以下方式形成的替换条带：蚀刻衬底20在STI区域24之间的部分以形成凹槽，并且执行外延以在凹槽中再生长另一半导体材料。因此，半导体条带26由不同于衬底20的半导体材料形成。根据一些实施例，半导体条带26由硅锗、硅碳或III-V族化合物半导体材料形成。
参考图3，STI区域24被凹陷，使得半导体条带26的顶部突出高于STI区域24剩余部分的顶表面24A以形成突出鳍36。在图22所示的工艺流程400中，相应的工艺被示为工艺406。蚀刻可以使用干蚀刻工艺来执行，其中，例如，HF3和NH3被用作蚀刻气体。在蚀刻工艺中，可能产生等离子体。氩气也可以包括在内。根据本公开的替代实施例，使用湿法蚀刻工艺来执行STI区域24的凹陷。蚀刻化学物质可以包括例如HF。
在上述实施例中，可以通过任何合适的方法来对鳍进行图案化。例如，可以使用一种或多种光刻工艺来对鳍进行图案化，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺将光刻和自对准工艺相结合，从而允许创建例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺沿着经图案化的牺牲层形成间隔件。牺牲层然后被去除，并且剩余的间隔件或心轴(mandrel)可以用于对鳍进行图案化。
参考图4，虚设栅极堆叠38被形成为在(突出)鳍36的顶表面和侧壁上延伸。在图22所示的工艺流程400中，相应的工艺被示为工艺408。虚设栅极堆叠38可以包括虚设栅极电介质40和在虚设栅极电介质40之上的虚设栅极电极42。虚设栅极电极42可以例如使用多晶硅形成，并且也可以使用其他材料。每个虚设栅极堆叠38还可以包括在虚设栅极电极42之上的一个(或多个)硬掩模层44。硬掩模层44可以由氮化硅、氧化硅、碳氮化硅或其多层形成。虚设栅极堆叠38可以跨过单个或多个突出鳍36和/或STI区域24。虚设栅极堆叠38还具有与突出鳍36的长度方向垂直的长度方向。
接下来，栅极间隔件46被形成在虚设栅极堆叠38的侧壁上。在图22中所示的工艺流程400中，相应的工艺也被示为工艺408。根据本公开的一些实施例，栅极间隔件46由诸如氮化硅、碳氮化硅等之类的电介质材料形成，并且可以具有单层结构、或包括多个电介质层的多层结构。
然后，执行蚀刻工艺以蚀刻突出鳍36中未被虚设栅极堆叠38和栅极间隔件46覆盖的部分，从而得到图5所示的结构。在图22所示的工艺流程400中。相应的工艺被示为工艺410。凹陷可以是各向异性的，因此鳍36的位于虚设栅极堆叠38和栅极间隔件46正下方的部分受到保护，并且未被蚀刻。根据一些实施例，经凹陷的半导体条带26的顶表面可以低于STI区域24的顶表面24A。相应地形成凹槽50。凹槽50包括位于虚设栅极堆叠38的相对侧上的部分以及位于突出鳍36的剩余部分之间的部分。
接下来，通过在凹槽50中(通过外延)选择性地生长半导体材料来形成外延区域(源极/漏极区域)54，从而得到图6中的结构。在图22所示的工艺流程400中，相应的工艺被示为工艺412。取决于所得的FinFET是p型FinFET还是n型FinFET，随着外延的进行，可以原位掺杂p型或n型杂质。例如，当所得的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、硅硼(SiB)等。相反，当所得的FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本公开的替代实施例，外延区域54包括III-V族化合物半导体，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、其组合或其多层。在凹槽50中填充有外延区域54之后，外延区域54的进一步外延生长引起外延区域54水平扩展，并且可以形成小平面(facet)。外延区域54的进一步生长还可以引起相邻的外延区域54彼此合并。可能产生空隙(气隙)56。根据本公开的一些实施例，完成外延区域54的形成可以在外延区域54的顶表面仍然是波浪形时，或者也可以在合并的外延区54的顶表面变得平坦时，这通过如图6所示在外延区域54上进一步生长来实现。
在外延工艺之后，外延区域54可以被进一步注入p型或n型杂质以形成源极区域和漏极区域，它们也使用附图标记54表示。根据本公开的替代实施例，当在外延期间外延区域54原位掺杂有p型或n型杂质时，跳过注入步骤。
图7A示出了在形成接触蚀刻停止层(CESL)58和层间电介质(ILD)60之后的结构的透视图。在图22所示的工艺流程400中，相应的工艺被示为工艺414。CESL 58可以由氧化硅、氮化硅、碳氮化硅等形成，并且可以使用CVD、ALD等形成。ILD 60可以包括使用例如FCVD、旋涂、CVD或另一种沉积方法形成的电介质材料。ILD 60可以由含氧的电介质材料形成，其可以是基于氧化硅的材料，例如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)等。可以执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺以使ILD 60、虚设栅极堆叠38和栅极间隔件46的顶表面彼此齐平。
图7B示出了在同一衬底20上形成第一FinFET、第二FinFET和第三FinFET(图19A中的198、298和398)时中间结构的截面图。应当理解的是，FinFET是示例，并且其他类型的晶体管(例如，纳米片晶体管、纳米线晶体管、平面晶体管、环绕栅极晶体管等)也可以通过应用本公开的概念来形成。根据一些实施例，第一FinFET、第二FinFET和第三FinFET分别被形成在器件区域100、200和300中。根据一些实施例，在所示示例实施例中示出的三个FinFET是n型FinFET。根据替代实施例，三个FinFET是p型FinFET。根据其他实施例，三个FinFET包括以任何组合的n型FinFET和p型FinFET的混合。第一FinFET、第二FinFET和第三FinFET中的任一者的截面图可以对应于从包含图7A中的线7B-7B的垂直平面获得的截面图。
为了区分第一FinFET、第二FinFET和第三FinFET中的特征，可以使用图7A中相应特征的附图标记加上数字100来表示器件区域100中的特征。可以使用图7A中相应特征的附图标记加上数字200来表示图7B中的器件区域200中的特征。类似地，可以使用图7A中相应特征的附图标记加上数字300来表示器件区域300中的第三FinFET中的特征。例如，图7B中的源极/漏极区域154、254和354对应于图7A中的源极/漏极区域54，而图7B中的栅极间隔件146、246和346对应于图7A中的栅极间隔件46。器件区域100、200和300中的相应特征可以在共同工艺中形成或者可以在单独的工艺中形成，其中在后续段落中讨论一些示例工艺。
在形成图7A和图7B所示的结构之后，如图8A、图8B和图9-图18所示，利用金属栅极和替换栅极电介质替换图7B中的虚设栅极堆叠138、238和338。在这些附图中，示出了STI区域24的顶表面24A，并且半导体鳍124’、224’和324’突出高于相应的相邻STI区域24的顶表面24A。
为了形成替换栅极，首先去除如图7A和图7B所示的硬掩模层144、244和344、虚设栅极电极142、242和342以及虚设栅极电介质140、240和340，从而形成如图8A所示的沟槽62。在图22所示的工艺流程400中，相应的工艺被示为工艺416。图8A中的沟槽62对应于器件区域100中的沟槽162、器件区域200中的沟槽262以及器件区域300中的沟槽362，如图8B所示。突出鳍124’、224’和324’的顶表面和侧壁分别暴露于沟槽162、262和362。
接下来，参考图9，形成分别延伸到沟槽162、262和362中的栅极电介质161、261和361。在图22中所示的工艺流程400中，相应的工艺被示为工艺418。根据本公开的一些实施例，栅极电介质包括界面层(IL)164、264和364，其分别被形成在突出鳍124’、224’和324’的暴露表面上。IL 164、264和364中的每一者可以包括诸如氧化硅层之类的氧化物层，其可以通过突出鳍124’、224’和324’的热氧化、化学氧化工艺或沉积工艺形成。栅极电介质还可以包括在相应IL 164、264和364之上的高k电介质层166、266和366。高k电介质层166、266和366中的每一者可以由氧化镧、氧化铪、氧化铝、氧化锆等形成。高k电介质材料的电介质常数(k值)高于3.9，并且可以高于约7.0。高k电介质层166、266和366覆盖并且可以接触相应下面的IL 164、264和364。高k电介质层166、266和366被形成为共形(conformal)层，并且分别在突出鳍124’、224’和324’的侧壁以及栅极间隔件146、246和346的顶表面和侧壁上延伸。根据本公开的一些实施例，高k电介质层166、266和366使用ALD或CVD形成。高k电介质层166、266和366可以是同一电介质层的部分，并且可以使用相同的材料并且具有相同的厚度同时形成，或者分别地利用不同的材料和/或不同的厚度来形成。
图9进一步示出了第一含金属层168、268和368的形成，其可以在共同沉积工艺中形成(并且可以是同一毯式覆盖(blanket)层的部分)或单独的沉积工艺中形成。在图22中所示的工艺流程400中，相应的工艺被示为工艺420。掩盖层的延伸到p型FinFET区域中的部分可以用作p型FinFET的功函数层。根据一些实施例，含金属层168、268和368包括氮化钛、氮化钽等。可以使用诸如原子层沉积(ALD)、化学气相沉积(CVD)等之类的共形沉积方法来形成含金属层168、268和368。含金属层168、268和368的厚度T1可以在约
Figure BDA0002838082160000091
和约
Figure BDA0002838082160000092
之间的范围内。
图10示出了第一蚀刻掩模的形成，该第一蚀刻掩模包括分别在器件区域100和300中的蚀刻掩模(部分)170和370。在图22所示的工艺流程400中，相应的工艺被示为工艺422。根据一些实施例，蚀刻掩模170和370包括底部抗反射涂层(BARC)和在BARC之上的光致抗蚀剂层。硬掩模(未示出)可以在或者可以不在BARC下方形成。根据一些实施例，硬掩模可以包括金属氧化物层(例如，氧化铝层)以及在金属氧化物层之上的金属氮化物层(例如，氮化钛层)。含金属层268通过蚀刻掩模而暴露。
在蚀刻工艺中去除暴露的含金属层268，并且高k电介质层266在蚀刻工艺之后暴露出来。在图22所示的工艺流程400中，相应的工艺被示为工艺424。在图11中示出了所得的结构。根据本公开的一些实施例，通过湿法蚀刻工艺执行含金属层268的蚀刻，同时也可以使用干法蚀刻工艺。
接下来，去除蚀刻掩模170和370。在图12中示出了所得的结构。根据一些实施例，可以通过灰化，或者可以使用包括氢气(H2)和氮气(N2)的蚀刻气体，来去除光致抗蚀剂。可以通过使用蚀刻化学物质来去除硬掩模(如果有的话)，蚀刻化学物质可以包括氢氧化铵、过氧化氢盐酸、碳酸等。
图13至图15分别示出了在晶体管区域100和200中形成第二含金属层172和272。参考图13，例如，在共同沉积工艺中形成含金属层172、272和372。在图22所示的工艺流程400中，相应的工艺被示为工艺426。含金属层172、272和372的材料可以类似于含金属层168的材料。含金属层172、272和372的厚度T2可以类似于含金属层168的厚度。取决于器件区域100和200中的晶体管的阈值电压的调整的预期幅度，厚度T2可以大于、等于、或小于含金属层168的厚度T1。例如，根据本公开的一些实施例，厚度比率T1/T2可以在约0.5与2.0之间的范围内。
图14示出了在器件区域100和200中分别形成包括蚀刻掩模174和274的第二蚀刻掩模，其在共同沉积工艺中形成，随后是共同光刻工艺。在图22中所示的工艺流程400中，相应的工艺被示为工艺428。蚀刻掩模174和274的材料、结构和形成方法可以选自蚀刻掩模170和370的同一组候选材料、结构和形成方法(图10)。在后续工艺中，通过蚀刻工艺去除含金属层372和368。在图22中所示的工艺流程400中，相应的工艺被示为工艺430。在蚀刻工艺期间，蚀刻掩模174和274用于保护器件区域100中的含金属层168和172以及器件区域200中的含金属层272。蚀刻掩模174和274然后被去除，并且图15示出了所得的结构。含金属层372和368的蚀刻工艺可以类似于含金属层268的蚀刻工艺(图10和11)，并且不重复细节。
如先前的图案化工艺中所示，含金属层368的蚀刻与蚀刻含金属层372(图15)在同一工艺中，而不是与蚀刻含金属层268(图11)在同一工艺中。这具有将高k电介质层366暴露于蚀刻化学品一次而不是两次的有利特征。这将减少高k电介质层366中由含金属层的过度蚀刻而引起的损耗。高k电介质层366因此被暴露，如图15所示。
接下来，多个层被沉积以填充沟槽162，262和362，并且在图16中示出所得的结构。这些堆叠层包括功函数层76、帽盖层78、硅帽盖层80和胶层82。在图22所示的工艺流程400中，相应的工艺被示为工艺432。堆叠层76、78、80和82在同一生产工具中被原位沉积，而其间没有真空破坏。换句话说，在从沉积功函数层76的第一时间开始到沉积胶层82的第二时间结束的整个时间段期间，晶圆10处于真空环境中而没有真空破坏。此外，在第一时间和第二时间之间的整个时间段期间，晶圆10没有被暴露于诸如O2、O3等的含氧气体，也没有暴露于水蒸汽。另一方面，堆叠层的形成可以异位于含金属层172和272的形成，并且在两者之间具有真空破坏。功函数层76、帽盖层78、硅帽盖层80和胶层82中的每一者包括在器件区域100、200和300中的部分。功函数层76包括部分176、276和376。帽盖层78包括部分178、278和378。硅帽盖层80包括部分180、280和380。胶层82包括部分182、282和382。
根据一些实施例，使用ALD、CVD等形成功函数层76，该功函数层76分别包括在器件区域100、200和300中的部分176、276和376。该材料可以包括铝基层，该铝基层可以由作为n型功函数材料的TiAl、TiAlN、TiAlC、TaAlN、TaAlC等形成或包括它们。根据一些实施例，功函数层76的厚度可以在约
Figure BDA0002838082160000111
和约
Figure BDA0002838082160000112
之间的范围内。
根据一些实施例，分别在器件区域100、200和300中包括部分178、278和378的帽盖层78被沉积在功函数层76之上。帽盖层78可以由使用诸如ALD、CVD等之类的方法沉积的TiN、TaN等形成或包括它们。帽盖层78的厚度可以小于约
Figure BDA0002838082160000121
接下来，分别在器件区域100、200和300中包括部分180、280和380的硅帽盖层80被沉积在帽盖层78上。根据一些实施例，硅帽盖层的沉积通过将包括硅基前体(例如，硅烷(SiH4)、乙硅烷(Si2H6)或它们的组合的工艺气体传导到相应的生产工具中来执行。可以将诸如Ar、He、N2等的其他气体添加到工艺气体中。形成工艺包括热浸泡(thermal soaking)，其中热浸泡工艺的温度可以在约300℃和约500℃之间的范围内。热浸泡工艺的持续时间可以在约0.5分钟和约3分钟之间的范围内。在热浸泡工艺期间，硅基前体的分压可以在约10托和约35托之间的范围内。所得的硅帽盖层80的厚度可以小于约
Figure BDA0002838082160000122
并且可以在约
Figure BDA0002838082160000123
和约
Figure BDA0002838082160000124
之间的范围内。沉积的硅帽盖层80可以包括元素硅原子，而不与其他元素形成化合物，并且硅帽盖层80中的硅原子的原子百分比可以大于约90％，或者在沉积时为约95％至100％。
接下来，在形成硅帽盖层82之后且没有真空破坏的情况下，形成胶层82。根据一些实施例，胶层82包括TiN、TaN等。形成工艺可以包括ALD、CVD等。胶层82的厚度可以小于
Figure BDA0002838082160000125
并且可以小于约
Figure BDA0002838082160000126
根据一些实施例，胶层82的厚度可以在约
Figure BDA0002838082160000127
和约
Figure BDA0002838082160000128
之间的范围内。形成胶层82的工艺不含含氧工艺气体。
图17示出了填充金属区域183、283和383的沉积。在图22所示的工艺流程400中，相应的工艺被示为工艺434。在胶层82的形成与填充金属区域183、283和383的形成之间，真空破坏可能发生或可能不发生。根据一些实施例，填充金属区域183、283和383由钨、钴等形成，其可以使用ALD、CVD等来沉积。根据一些实施例，填充金属区域183、283和383由钨(W)形成或包括钨(W)。用于形成填充金属区域183、283和383的前体可以包括WF6和诸如H2之类的还原剂。根据使用ALD形成填充金属区域183、283和383的一些实施例，ALD工艺可以包括多个ALD循环，每个ALD循环包括传导WF6、净化WF6、传导H2和净化H2。沉积过程可以是在高温下执行的热处理，例如在约250℃和约400℃之间的范围内。根据替代实施例，填充金属区域183、283和383的沉积是通过CVD实现的，例如，使用WF6和H2作为工艺气体。根据一些实施例，填充金属区域183、283和383都分别延伸到相应的沟槽162、262和362(图16)的未填充部分中。根据替代实施例，在形成帽盖层82之后，沟槽162或者沟槽162和262两者都被完全填充，因此填充金属区域183或者填充金属区域183和283都完全在相应的沟槽162和262的外部。
在沟槽被完全填充之后，执行平坦化工艺以去除多个层的多余部分，从而形成如图18所示的栅极堆叠184、284和384。在图22所示的工艺流程400中，相应的工艺被示为工艺436。栅极堆叠184、284和384分别包括栅极电极186、286和386。
图19A示出了根据一些实施例的自对准硬掩模188、288和388的形成，其可以包括执行蚀刻工艺以使栅极堆叠184、284和384凹陷，从而形成凹槽。然后利用电介质材料填充凹槽，随后进行平坦化工艺以去除电介质材料的多余部分，剩余的电介质材料形成硬掩模188、288和388。硬掩模188、288和388可以由氮化硅、氧氮化硅、氧碳氮化硅等形成。
进一步参考图19A，硅化物区域195、295和395以及源极/漏极接触插塞196、296和396被形成为分别电连接到源极/漏极区域154、254和354。栅极接触插塞194、294和394被形成为分别电连接到栅极电极186、286和386。因此，在器件区域100、200和300中分别形成FinFET198、298和398。
图19B示出了FinFET 98的透视图，其可以代表如图19A所示的FinFET 198、298和398。还示出了栅极接触插塞94(代表图19A中的194、294和394)、源极/漏极硅化物区域95(代表图19A中的195、295和395)和源极/漏极接触插塞96(代表图19A中的196、296和396)。
晶体管198、298和398具有不同的阈值电压，这是由于相应功函数层下面的层所引起的调谐效应。例如，当晶体管198、298和398是n型晶体管时，晶体管198在相应的功函数层176下方具有层168和172，晶体管298在相应的功函数层276下方具有层272，并且晶体管398在功函数层376和高k电介质层366之间不具有任何层。因此，晶体管198、298和398的阈值电压彼此不同。当晶体管198、298和398是n型晶体管时，晶体管198的阈值电压在三个中最低，并且晶体管398的阈值电压在三个中最高。
如图16所示，在这些工艺之间没有任何真空破坏的情况下原位形成功函数层76、帽盖层78、硅帽盖层80和胶层82。因此，帽盖层78和硅帽盖层80可以有效地保护功函数层76不暴露于露天环境中的氧气、水等，并且功函数层76不被不利地氧化。此外，由于在发生任何真空破坏之前将胶层82沉积在硅帽盖层80上，所以硅帽盖层80不被氧化。如果发生真空破坏，并且硅帽盖层80被氧化，则栅极电阻将增加，从而引起所得的晶体管的性能下降。应注意，硅帽盖层的氧化物不会使其上面部分与下面部分完全电绝缘。而是会增加栅极电阻Rg。在本公开的实施例中，通过防止硅帽盖层80被氧化，可以将栅极电阻Rg减小多达约22％。
此外，如果硅帽盖层80被氧化，则胶层82必须形成得更厚，以有效地执行将上面的填充金属区域183、283和383粘合到相应的下面的硅帽盖层180、280和380的功能。例如，胶层82的厚度需要大于约
Figure BDA0002838082160000141
否则，剥离可能发生在硅帽盖层180、280和380与相应的上面的填充金属区域183、283和383之间。但是，在本公开的实施例中，由于硅帽盖层82未被氧化，因此胶层82的厚度可以显著地减小，例如，减小到约
Figure BDA0002838082160000142
和约
Figure BDA0002838082160000143
之间的范围，而不牺牲其粘合功能。
减小胶层82的厚度的另一有利特征是，通过减小胶层82的厚度，填充金属区域183，283和383与相应的下面的高k电介质层166、266和366之间的距离减小。因此，填充金属区域183、283和383中的更多的氟可以扩散到高k电介质层中。实验结果表明，通过采用本公开的实施例，在样品晶圆中扩散到高k栅极电介质166、266和366中的氟的量可以增加约15.9％。这可以显著改善设备可靠性。例如，图20示出了随着电流Igi(流过高k栅极电介质的泄漏电流，X轴)而变化的高k栅极电介质的时变电介质击穿(TDDB)Vmax(Y轴)。相应的实验在125℃下执行。结果表明，当胶层厚度为
Figure BDA0002838082160000151
(点90)时，TDDB Vmax为0.99伏。当采用本公开的实施例时，并且胶层的厚度减小到
Figure BDA0002838082160000152
时，TDDB Vmax增加约80mV，这表明高k栅极电介质的可靠性增加。
图21示出了根据一些实施例的栅极电极386(图19A)中的一些元素的示例分布图。X轴示出了栅极堆叠中的位置，Y轴示出了元素的信号强度。示出了高k电介质层366、功函数层376、(TiN)帽盖层378、硅层380、(TiN)胶层382和填充金属区域383中元素Hf、O、Si、Al和Ti的分布。结果表明，由于这些层的原位沉积，因此在硅层380和(TiN)胶层382之间的界面处没有氧。
本公开的实施例具有一些有利特征。通过在功函数层之上原位形成含金属帽盖层，并在含金属层之上原位形成硅帽盖层，可以保护功函数层不被氧化。另一方面，硅帽盖层也易于氧化，因此，执行原位沉积工艺在硅帽盖层上形成胶层，以确保硅帽盖层不被氧化。这进而使得胶层形成得更薄，并且得到的晶体管的栅极电介质的TDDB相关可靠性得以改善。
根据本公开的一些实施例，一种方法，包括：在第一半导体区域上形成第一栅极电介质；在第一栅极电介质之上沉积第一功函数层；在第一功函数层之上沉积第一硅层；在第一硅层之上沉积第一胶层，其中，第一功函数层、第一硅层和第一胶层是原位沉积的；在第一胶层之上沉积第一填充金属；以及执行平坦化工艺，其中第一胶层、第一硅层和第一功函数层的剩余部分形成栅极电极的部分。在实施例中，该方法还包括在第一功函数层之上沉积含金属帽盖层，其中，第一硅层进一步在含金属帽盖层之上，并且其中，第一功函数层，含金属帽盖层、第一硅层和第一胶层的沉积是原位执行的。在实施例中，第一胶层包括氮化钛，并且第一胶层与第一硅层实体接触。在实施例中，第一硅层是通过将包括第一功函数层的晶圆热浸泡在硅基前体中而形成的。在实施例中，该方法还包括：在第二半导体区域上形成第二栅极电介质；在第二栅极电介质之上沉积含金属层；在含金属层之上沉积第二功函数层，其中，含金属层和第二功函数层由不同的材料形成；在第二功函数层之上沉积第二硅层；在第二硅层之上沉积第二胶层，其中，第二功函数层、第二硅层和第二胶层的沉积是原位执行的；以及在第二胶层之上沉积第二填充金属。在实施例中，含金属层和第二功函数层的沉积是异位执行的，其间具有真空破坏。在实施例中，第一胶层的厚度小于
Figure BDA0002838082160000161
在实施例中，在用于沉积第一功函数层、第一硅层和第一胶层的整个原位沉积工艺期间，不使用氧气(O2)。
根据本公开的一些实施例，一种集成电路器件，包括：半导体区域；栅极电介质，在半导体区域之上；功函数层，在栅极电介质之上；硅层，在功函数层之上；胶层，在硅层之上并与硅层接触；填充金属区域，在胶层之上并与胶层接触。在实施例中，胶层的厚度小于
Figure BDA0002838082160000162
在实施例中，硅层包括元素硅原子，并且元素硅原子与胶层实体接触。在实施例中，胶层包括氮化钛。在实施例中，集成电路器件还包括：氮化钛层，在功函数层和硅层之间。在实施例中，功函数层是n功函数层。在实施例中，硅层的厚度小于约
Figure BDA0002838082160000163
根据本公开的一些实施例，一种器件，包括：半导体鳍；高k电介质，在半导体鳍之上；功函数层，在高k电介质之上；第一氮化钛层，在功函数层之上；硅层，在第一氮化钛层之上；第二氮化钛层，在硅层之上，其中，硅层与第二氮化钛层之间的界面不含氧；以及填充金属区域，在第二氮化钛层之上并与第二氮化钛层接触。在实施例中，第一氮化钛层与功函数层实体接触。在实施例中，第二氮化钛层的厚度小于
Figure BDA0002838082160000164
在实施例中，第二氮化钛层的厚度在约
Figure BDA0002838082160000165
和约
Figure BDA0002838082160000166
之间的范围内。在实施例中，硅层的厚度小于约
Figure BDA0002838082160000167
前述内容概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地将本公开用作设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在这里进行各种改变、替换和更改。
示例1是一种形成集成电路器件的方法，包括：在第一半导体区域上形成第一栅极电介质；在所述第一栅极电介质之上沉积第一功函数层；在所述第一功函数层之上沉积第一硅层；在所述第一硅层之上沉积第一胶层，其中，所述第一功函数层、所述第一硅层和所述第一胶层是原位沉积的；在所述第一胶层之上沉积第一填充金属；以及执行平坦化工艺，其中，所述第一胶层、所述第一硅层和所述第一功函数层的剩余部分形成栅极电极的部分。
示例2是示例1所述的方法，还包括：在所述第一功函数层之上沉积含金属帽盖层，其中，所述第一硅层进一步在所述含金属帽盖层之上，并且其中，所述第一功函数层、所述含金属帽盖层、所述第一硅层和所述第一胶层的沉积是原位执行的。
示例3是示例1所述的方法，其中，所述第一胶层包括氮化钛，并且所述第一胶层与所述第一硅层实体接触。
示例4是示例1所述的方法，其中，所述第一硅层是通过将包括所述第一功函数层的晶圆热浸泡在硅基前体中而形成的。
示例5是示例1所述的方法，还包括：在第二半导体区域上形成第二栅极电介质；在所述第二栅极电介质之上沉积含金属层；在所述含金属层之上沉积第二功函数层，其中，所述含金属层和所述第二功函数层由不同的材料形成；在所述第二功函数层之上沉积第二硅层；在所述第二硅层之上沉积第二胶层，其中，所述第二功函数层、所述第二硅层和所述第二胶层的沉积是原位执行的；以及在所述第二胶层之上沉积第二填充金属。
示例6是示例5所述的方法，其中，所述含金属层和所述第二功函数层的沉积是异位执行的，两者之间具有真空破坏。
示例7是示例1所述的方法，其中，所述第一胶层的厚度小于
Figure BDA0002838082160000171
示例8是示例1所述的方法，其中，在用于沉积所述第一功函数层、所述第一硅层和所述第一胶层的整个原位沉积工艺期间，不使用氧气(O2)。
示例9是一种集成电路器件，包括：半导体区域；栅极电介质，在所述半导体区域之上；功函数层，在所述栅极电介质之上；硅层，在所述功函数层之上；胶层，在所述硅层之上并与所述硅层接触；以及填充金属区域，在所述胶层之上并与所述胶层接触。
示例10是示例9所述的集成电路器件，其中，所述胶层的厚度小于
Figure BDA0002838082160000181
示例11是示例9所述的集成电路器件，其中，所述硅层包括元素硅原子。
示例12是示例9所述的集成电路器件，其中，所述胶层包括氮化钛。
示例13是示例9所述的集成电路器件，还包括：氮化钛层，在所述功函数层与所述硅层之间。
示例14是示例9所述的集成电路器件，其中，所述功函数层是n功函数层。
示例15是示例9所述的集成电路器件，其中，所述硅层的厚度小于约
Figure BDA0002838082160000186
示例16是一种集成电路器件，包括：半导体鳍；高k电介质，在所述半导体鳍之上；功函数层，在所述高k电介质之上；第一氮化钛层，在所述功函数层之上；硅层，在所述第一氮化钛层之上；第二氮化钛层，在所述硅层之上，其中，所述硅层与所述第二氮化钛层之间的界面不含氧；以及填充金属区域，在所述第二氮化钛层之上并与所述第二氮化钛层接触。
示例17是示例16所述的器件，其中，所述第一氮化钛层与所述功函数层实体接触。
示例18是示例16所述的器件，其中，所述第二氮化钛层的厚度小于
Figure BDA0002838082160000182
示例19是示例16所述的器件，其中，所述第二氮化钛层的厚度在约
Figure BDA0002838082160000183
至约
Figure BDA0002838082160000184
之间的范围内。
示例20是示例16所述的器件，其中，所述硅层的厚度小于约
Figure BDA0002838082160000185

Claims (10)

1.一种形成集成电路器件的方法，包括：
在第一半导体区域上形成第一栅极电介质；
在所述第一栅极电介质之上沉积第一功函数层；
在所述第一功函数层之上沉积第一硅层；
在所述第一硅层之上沉积第一胶层，其中，所述第一功函数层、所述第一硅层和所述第一胶层是原位沉积的；
在所述第一胶层之上沉积第一填充金属；以及
执行平坦化工艺，其中，所述第一胶层、所述第一硅层和所述第一功函数层的剩余部分形成栅极电极的部分。
2.根据权利要求1所述的方法，还包括：在所述第一功函数层之上沉积含金属帽盖层，其中，所述第一硅层进一步在所述含金属帽盖层之上，并且其中，所述第一功函数层、所述含金属帽盖层、所述第一硅层和所述第一胶层的沉积是原位执行的。
3.根据权利要求1所述的方法，其中，所述第一胶层包括氮化钛，并且所述第一胶层与所述第一硅层实体接触。
4.根据权利要求1所述的方法，其中，所述第一硅层是通过将包括所述第一功函数层的晶圆热浸泡在硅基前体中而形成的。
5.根据权利要求1所述的方法，还包括：
在第二半导体区域上形成第二栅极电介质；
在所述第二栅极电介质之上沉积含金属层；
在所述含金属层之上沉积第二功函数层，其中，所述含金属层和所述第二功函数层由不同的材料形成；
在所述第二功函数层之上沉积第二硅层；
在所述第二硅层之上沉积第二胶层，其中，所述第二功函数层、所述第二硅层和所述第二胶层的沉积是原位执行的；以及
在所述第二胶层之上沉积第二填充金属。
6.根据权利要求5所述的方法，其中，所述含金属层和所述第二功函数层的沉积是异位执行的，两者之间具有真空破坏。
7.根据权利要求1所述的方法，其中，所述第一胶层的厚度小于
Figure FDA0002838082150000021
Figure FDA0002838082150000022
8.根据权利要求1所述的方法，其中，在用于沉积所述第一功函数层、所述第一硅层和所述第一胶层的整个原位沉积工艺期间，不使用氧气O2。
9.一种集成电路器件，包括：
半导体区域；
栅极电介质，在所述半导体区域之上；
功函数层，在所述栅极电介质之上；
硅层，在所述功函数层之上；
胶层，在所述硅层之上并与所述硅层接触；以及
填充金属区域，在所述胶层之上并与所述胶层接触。
10.一种集成电路器件，包括：
半导体鳍；
高k电介质，在所述半导体鳍之上；
功函数层，在所述高k电介质之上；
第一氮化钛层，在所述功函数层之上；
硅层，在所述第一氮化钛层之上；
第二氮化钛层，在所述硅层之上，其中，所述硅层与所述第二氮化钛层之间的界面不含氧；以及
填充金属区域，在所述第二氮化钛层之上并与所述第二氮化钛层接触。
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