KR102447138B1 - 금속 게이트 변조기의 인시추 형성 - Google Patents

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Abstract

방법은, 반도체 영역 상에 게이트 유전체를 형성하는 단계, 상기 게이트 유전체 위에 일함수 층을 퇴적하는 단계, 상기 일함수 층 위에 실리콘 층을 퇴적하는 단계, 및 상기 실리콘 층 위에 글루 층을 퇴적하는 단계를 포함한다. 상기 일함수 층, 상기 실리콘 층, 및 상기 글루 층은 인시추(in-situ) 퇴적된다. 상기 방법은, 상기 글루 층 위에 충전 금속을 퇴적하는 단계, 및 평탄화 프로세스를 수행하는 단계를 더 포함하고, 상기 글루 층, 상기 실리콘 층, 및 상기 일함수 층의 남은 부분은 게이트 전극의 부분을 형성한다.

Description

금속 게이트 변조기의 인시추 형성 {IN-SITU FORMATION OF METAL GATE MODULATORS}
금속 산화물 반도체(MOS; Metal-Oxide-Semiconductor) 디바이스는 통상적으로, 종래의 폴리실리콘 게이트에서의 폴리-공핍(poly-depletion) 효과를 해결하기 위해 형성되는 금속 게이트를 포함한다. 폴리 공핍 효과는, 인가된 전기장이 게이트 영역으로부터 게이트 유전체에 가까이 캐리어를 쓸어내며 공핍 층을 형성할 때 발생한다. n-도핑된 폴리실리콘 층에서, 공핍 층은 이온화된 비-이동 도너 사이트를 포함하며, p-도핑된 폴리실리콘 층에서, 공핍 층은 이온화된 비-이동 어셉터 사이트를 포함한다. 공핍 효과로 인해, 유효 게이트 유전체 두께가 증가하게 되며, 반도체의 표면에서 반전(inversion) 층이 생성되는 것을 더 어렵게 한다.
금속 게이트는, NMOS 디바이스 및 PMOS 디바이스의 상이한 요건들이 충족될 수 있도록 복수의 층들을 포함할 수 있다. 금속 게이트의 형성은 통상적으로, 트렌치를 형성하도록 더미 게이트 스택을 제거하고, 트렌치 안으로 연장하는 복수의 금속 층들을 퇴적하고, 트렌치의 남은 부분을 채우도록 금속 영역을 형성하며, 그 다음 금속 층들의 과도한 부분을 제거하도록 화학 기계적 연마(CMP; Chemical Mechanical Polish) 프로세스를 수행하는 것을 수반한다. 금속 층 및 금속 영역의 남은 부분은 금속 게이트를 형성한다.
방법은, 반도체 영역 상에 게이트 유전체를 형성하는 단계, 상기 게이트 유전체 위에 일함수 층을 퇴적하는 단계, 상기 일함수 층 위에 실리콘 층을 퇴적하는 단계, 및 상기 실리콘 층 위에 글루 층을 퇴적하는 단계를 포함한다. 상기 일함수 층, 상기 실리콘 층, 및 상기 글루 층은 인시추(in-situ) 퇴적된다. 상기 방법은, 상기 글루 층 위에 충전 금속을 퇴적하는 단계, 및 평탄화 프로세스를 수행하는 단계를 더 포함하고, 상기 글루 층, 상기 실리콘 층, 및 상기 일함수 층의 남은 부분은 게이트 전극의 부분을 형성한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9 내지 도 18, 도 19a 및 도 19b는 일부 실시예에 따라 핀 전계 효과 트랜지스터(FinFET; Fin Field-Effect Transistor)의 형성에 있어서 중간 단계들의 사시도 및 단면도를 예시한다.
도 20은 일부 실시예에 따라 형성되는 게이트 스택의 TDDB(Time-Dependent Dielectric Breakdown) 데이터를 예시한다.
도 21은 일부 실시예에 따라 게이트 스택에서의 일부 원소의 예시적인 분포 프로파일을 예시한다.
도 22는 일부 실시예에 따라 FinFET을 형성하기 위한 프로세스 흐름을 예시한다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “아래의”, “밑에”, “하부”, “위의”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
일부 실시예에 따라, 개선된 신뢰성을 갖는 트랜지스터를 위한 금속 게이트를 형성하는 방법이 제공된다. 트랜지스터를 형성하는 중간 단계들이 일부 실시예에 따라 예시된다. 일부 실시예의 일부 변형예들이 설명된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호들은 유사한 요소들을 지정하는 데에 사용된다. 일부 실시예에 따라, 핀 전계 효과 트랜지스터(FinFET; Fin Field-Effect Transistor)의 형성은 본 개시의 개념을 설명하기 위한 예로서 사용된다. 평면형 트랜지스터, GAA(Gate-All-Around) 트랜지스터 등과 같은 다른 유형의 트랜지스터도 또한 본 개시의 개념을 채용하여 형성될 수 있다. 여기에서 설명되는 실시예는, 본 개시의 내용을 형성하거나 사용하는 것을 가능하게 할 예를 제공하는 것이며, 당해 기술분야에서의 통상의 지식을 가진 자라면 상이한 실시예의 고려할 수 있는 범위 내에 유지되면서 이루어질 수 있는 수정을 쉽게 이해할 것이다. 방법 실시예는 특정 순서로 수행되는 것으로서 설명되어 있을 수 있지만, 다른 방법 실시예는 임의의 논리 순서로 수행될 수 있다.
본 개시의 일부 실시예에 따라, 일함수 층을 갖는 금속 게이트가 트랜지스터에 대하여 형성된다. 일함수 층의 산화를 감소시키도록 일함수 층의 상부 상에 캡핑 층 및 실리콘 층이 추가된다. 실리콘 층이 공기에 노출될 때 산화될 수 있으므로, 실리콘 층 위에 일함수 층, 캡핑 층, 실리콘 층 및 글루 층이 인시추 형성되면서, 형성 프로세스 사이에 진공 브레이크(vacuum break)가 없으며, 그리하여 실리콘 층의 산화가 적어도 감소되거나 없어진다. 그 결과, 게이트 콘택 저항이 감소된다. 또한, 일함수 층 아래의 게이트 유전체의 신뢰성이 개선된다.
도 1 내지 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9 내지 도 18, 도 19a 및 도 19b는 본 개시의 일부 실시예에 따라 핀 전계 효과 트랜지스터(FinFET)의 형성에 있어서 중간 단계들의 단면도 및 사시도를 예시한다. 이들 도면에 도시된 프로세스들은 또한 도 22에 도시된 프로세스 흐름(400)에 개략적으로 반영되어 있다.
도 1에서, 기판(20)이 제공된다. 기판(20)은, 도핑되거나(예컨대, p 타입 또는 n 타입 도펀트로) 도핑되지 않을 수 있는, 벌크 반도체 기판, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 반도체 기판(20)은 웨이퍼(10)의 일부일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어 매립 산화물(BOX; Buried Oxide) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시예에서, 반도체 기판(20)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 1을 더 참조하면, 웰 영역(22)이 기판(20)에 형성된다. 해당 프로세스는 도 22에 도시된 프로세스 흐름(400)에서 프로세스 402로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 웰 영역(22)은, 붕소, 인듐 등일 수 있는 p-타입 불순물을 기판(20) 안으로 주입하는 것을 통해 형성된 p-타입 웰 영역이다. 본 개시의 다른 실시예에 따르면, 웰 영역(22)은, 인, 비소, 안티몬 등일 수 있는 n-타입 불순물을 기판(20) 안으로 주입하는 것을 통해 형성된 n-타입 웰 영역이다. 결과적인 웰 영역(22)은 기판(20)의 상부 표면으로 연장할 수 있다. n-타입 또는 p-타입 불순물 농도는 1018 cm-3 이하, 예컨대 약 1017 cm-3와 약 1018 cm-3 사이 범위 내에 있을 수 있다.
도 2를 참조하면, 아이솔레이션 영역(24)이 기판(20)의 상부 표면으로부터 기판(20) 안으로 연장하도록 형성된다. 이하, 아이솔레이션 영역(24)은 대안으로서 쉘로우 트렌치 아이솔레이션(STI; Shallow Trench Isolation)으로 지칭된다. 해당 프로세스는 도 22에 도시된 프로세스 흐름(400)에서 프로세스 404로서 예시되어 있다. 이웃하는 STI 영역들(24) 사이의 기판(20)의 부분은 반도체 스트립(26)으로서 지칭된다. STI 영역(24)을 형성하기 위해, 패드 산화물 층(28) 및 하드 마스크 층(30)이 반도체 기판(20) 상에 형성될 수 있고, 그 다음 패터닝된다. 패드 산화물 층(28)은 실리콘 산화물로 형성된 박막일 수 있다. 본 개시의 일부 실시예에 따르면, 패드 산화물 층(28)은 열 산화 프로세스로 형성되며, 반도체 기판(20)의 상부 표면 층이 산화된다. 패드 산화물 층(28)은 반도체 기판(20)과 하드 마스크 층(30) 사이의 접착 층으로서 작용한다. 패드 산화물 층(28)은 또한 하드 마스크 층(30)을 에칭하기 위한 에칭 정지 층으로서 작용할 수 있다. 본 개시의 일부 실시예에 따르면, 하드 마스크 층(30)은 예를 들어 저압 화학적 기상 증착(LPCVD; Low-Pressure Chemical Vapor Deposition)을 사용하여 실리콘 질화물로 형성된다. 본 개시의 다른 실시예에 따르면, 하드 마스크 층(30)은 플라즈마 강화 화학적 기상 증착(PECVD; Plasma Enhanced Chemical Vapor Deposition)를 사용하여 형성된다. 포토 레지스트(도시되지 않음)가 하드 마스크 층(30) 상에 형성되고, 그 다음 패터닝된다. 그 다음, 패터닝된 포토 레지스트를 에칭 마스크로서 사용하여 하드 마스크 층(30)이 패터닝되어, 도 2에 도시된 바와 같이 하드 마스크(30)를 형성한다.
다음으로, 패터닝된 하드 마스크 층(30)은 패드 산화물 층(28) 및 기판(20)을 에칭하기 위한 에칭 마스크로서 사용되며, 그 다음 기판(20)에서의 결과적인 트렌치를 유전체 재료(들)로 채우는 것이 이어진다. 유전체 재료의 과도한 부분을 제거하도록 화학 기계적 연마(CMP) 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행되고, 유전체 재료(들)의 남은 부분은 STI 영역(24)이다. STI 영역(24)은, 기판(20)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 유전체(도시되지 않음)를 포함할 수 있다. 라이너 유전체는 또한, 예를 들어 원자층 퇴적(ALD; Atomic Layer Deposition), 고밀도 플라즈마 화학적 기상 증착(HDPCVD; High-Density Plasma Chemical Vapor Deposition), 또는 화학적 기상 증착(CVD; Chemical Vapor Deposition) 등을 사용하여 형성된, 퇴적된 실리콘 산화물 층, 실리콘 질화물 층 등일 수 있다. STI 영역(24)은 또한, 라이너 산화물 위의 유전체 재료를 포함하며, 유전체 재료는 유동가능 화학적 기상 증착(FCVD; Flowable Chemical Vapor Deposition), 스핀온 코팅 등을 사용하여 형성될 수 있다. 일부 실시예에 따르면 라이너 유전체 위의 유전체 재료는 실리콘 산화물을 포함할 수 있다.
하드 마스크 층(30)의 상부 표면 및 STI 영역(24)의 상부 표면은 실질적으로 서로 같은 높이일 수 있다. 반도체 스트립(26)은 이웃하는 STI 영역들(24) 사이에 있다. 본 개시의 일부 실시예에 따르면, 반도체 스트립(26)은 원래 기판(20)의 일부이며, 따라서 반도체 스트립(26)의 재료는 기판(20)의 재료와 동일하다. 본 개시의 대안의 실시예에 따르면, 반도체 스트립(26)은, 리세스를 형성하도록 STI 영역들(24) 사이의 기판(20)의 일부를 에칭하고, 에피텍시를 수행하여 리세스에 또다른 반도체 재료를 재성장시킴으로써 형성된 대체 스트립이다. 따라서, 반도체 스트립(26)은 기판(20)의 재료와는 상이한 반도체 재료로 형성된다. 일부 실시예에 따르면, 반도체 스트립(26)은 실리콘 게르마늄, 실리콘 탄소, 또는 III-V 화합물 반도체 재료로 형성된다.
도 3을 참조하면, STI 영역(24)은, 반도체 스트립(26)의 상부 부분이 STI 영역(24)의 남은 부분의 상부 표면(24A)보다 더 높이 돌출하여 돌출 핀(36)을 형성하도록 리세싱된다. 해당 프로세스는 도 22에 도시된 프로세스 흐름(400)에서 프로세스 406으로서 예시되어 있다. 에칭은 건식 에칭 프로세스를 사용하여 수행될 수 있으며, 예를 들어 HF3 및 NH3가 에칭 가스로서 사용된다. 에칭 프로세스 동안, 플라즈마가 생성될 수 있다. 아르곤도 또한 포함될 수 있다. 본 개시의 대안의 실시예에 따르면, STI 영역(24)의 리세싱은 습식 에칭 프로세스를 사용하여 수행된다. 에칭 화학물질은 예를 들어 HF를 포함할 수 있다.
상기 예시된 실시예에서, 핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀은 이중 패터닝 또는 다중 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스를 조합하며, 예를 들어 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 해준다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서가 자가 정렬 프로세스를 사용하여 패터닝된 희생 층에 나란히 형성된다. 그 다음, 희생 층이 제거되고, 그 다음 남은 스페이서 또는 맨드릴(mandrel)이 핀을 패터닝하는 데에 사용될 수 있다.
도 4를 참조하면, 더미 게이트 스택(38)이 (돌출) 핀(36)의 상부 표면 및 측벽 상에 연장하도록 형성된다. 해당 프로세스는 도 22에 도시된 프로세스 흐름(400)에서 프로세스 408로서 예시되어 있다. 더미 게이트 스택(38)은 더미 게이트 유전체(40) 및 더미 게이트 유전체(40) 위의 더미 게이트 전극(42)을 포함할 수 있다. 더미 게이트 전극(42)은 예를 들어 폴리실리콘을 사용하여 형성될 수 있고, 다른 재료도 또한 사용될 수 있다. 더미 게이트 스택(38)의 각각은 또한, 더미 게이트 전극(42) 위의 하나의(또는 복수의) 하드 마스크 층(44)을 포함할 수 있다. 하드 마스크 층(44)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화질화물, 또는 이들의 다층으로 형성될 수 있다. 더미 게이트 스택(38)은 단일 하나의 또는 복수의 돌출 핀(36) 및/또는 STI 영역(24) 위에 교차할 수 있다. 더미 게이트 스택(38)은 또한, 돌출 핀(36)의 길이(lengthwise) 방향에 수직인 길이 방향을 갖는다.
다음으로, 게이트 스페이서(46)가 더미 게이트 스택(38)의 측벽 상에 형성된다. 해당 프로세스는 또한 도 22에 도시된 프로세스 흐름(400)에서 프로세스 408로서 도시되어 있다. 본 개시의 일부 실시예에 따르면, 게이트 스페이서(46)는 실리콘 질화물, 실리콘 탄화질화물 등과 같은 유전체 재료(들)로 형성되고, 단층 구조 또는 복수의 유전체 층을 포함한 다층 구조를 가질 수 있다.
그 다음, 더미 게이트 스택(38) 및 게이트 스페이서(46)에 의해 덮이지 않은 돌출 핀(36)의 부분을 에칭하도록 에칭 프로세스가 수행되며, 그 결과 도 5에 도시된 구조물이 된다. 해당 프로세스는 도 22에 도시된 프로세스 흐름(400)에서 프로세스 410으로서 예시되어 있다. 리세싱은 이방성일 수 있으며, 따라서 더미 게이트 스택(38) 및 게이트 스페이서(46) 바로 아래의 핀(36)의 부분은 보호되고 에칭되지 않는다. 일부 실시예에 따르면, 리세싱된 반도체 스트립(26)의 상부 표면은 STI 영역(24)의 상부 표면(24A)보다 더 낮을 수 있다. 그에 따라 리세스(50)가 형성된다. 리세스(50)는, 더미 게이트 스택(38)의 대향 측 상에 위치된 부분 및 돌출 핀(36)의 남은 부분 사이의 부분을 포함한다.
다음으로, 리세스(50)에 반도체 재료를 (에피텍시를 통해) 선택적으로 성장시킴으로써 에피텍시 영역(소스/드레인 영역)(54)이 형성되고, 그 결과 도 6에서의 구조물이 된다. 해당 프로세스는 도 22에 도시된 프로세스 흐름(400)에서 프로세스 412로서 예시되어 있다. 결과적인 FinFET이 p-타입 FinFET인지 아니면 n-타입 FinFET인지에 따라, p-타입 또는 n-타입 불순물이 에피텍시의 진행과 함께 인시추 도핑될 수 있다. 예를 들어, 결과적인 FinFET이 p-타입 FinFET일 때, 실리콘 게르마늄 붕소(SiGeB), 실리콘 붕소(SiB) 등이 성장될 수 있다. 반대로, 결과적인 FinFET이 n-타입 FinFET일 때, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등이 성장될 수 있다. 본 개시의 대안의 실시예에 따르면, 에피텍시 영역(54)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다층과 같은 III-V 화합물 반도체를 포함한다. 리세스(50)가 에피텍시 영역(54)으로 채워진 후에, 에피텍시 영역(54)의 부가의 에피텍셜 성장은 에피텍셜 영역(54)을 수평으로 확장시키며, 패싯(facet)이 형성될 수 있다. 에피텍시 영역(54)의 부가의 성장은 또한, 이웃하는 에피텍시 영역들(54)을 서로 합쳐지게 할 수 있다. 보이드(에어 갭)(56)가 생성될 수 있다. 본 개시의 일부 실시예에 따르면, 에피텍시 영역(54)의 형성은, 에피텍시 영역(54)의 상부 표면이 여전히 물결형일 때, 또는 합쳐진 에피텍시 영역(54)의 상부 표면이 평면이 되었을 때, 마무리될 수 있으며, 이는 도 6에 도시된 바와 같이 에피텍시 영역(54) 상의 부가의 성장에 의해 달성된다.
에피텍시 프로세스 후에, 에피텍시 영역(54)은, 참조 번호 54를 사용하여 또한 표시되어 있는 소스 및 드레인 영역을 형성하도록 p-타입 또는 n-타입 불순물로 더 주입될 수 있다. 본 개시의 대안의 실시예에 따르면, 에피텍시 동안 에피텍시 영역(54)이 p-타입 또는 n-타입 불순물로 인시추 도핑되는 경우, 주입 단계는 스킵된다.
도 7a는 콘택 에칭 정지 층(CESL; Contact Etch Stop Layer)(58) 및 층간 유전체(ILD; Inter-Layer Dielectric)(60)의 형성 후의 구조물의 사시도를 예시한다. 해당 프로세스는 도 22에 도시된 프로세스 흐름(400)에서 프로세스 414로서 예시되어 있다. CESL(58)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화질화물 등으로 형성될 수 있고, CVD, ALD 등을 사용하여 형성될 수 있다. ILD(60)는 예를 들어 FCVD, 스핀온 코팅, CVD, 또는 또다른 퇴적 방법을 사용하여 형성된 유전체 재료를 포함할 수 있다. ILD(60)는, 실리콘 산화물, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등과 같은 실리콘-산화물 기반의 재료일 수 있는 산소 함유 유전체 재료로 형성될 수 있다. ILD(60), 더미 게이트 스택(38), 및 게이트 스페이서(46)의 상부 표면을 서로 동등한 높이가 되게 하도록 CMP 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행될 수 있다.
도 7b는 동일 기판(20) 상의 제1 FinFET, 제2 FinFET, 및 제3 FinFET(도 19a에서의 198, 298 및 398)의 형성에 있어서 중간 구조물의 단면도를 예시한다. FinFET은 예이며, 나노시트 트랜지스터, 나노와이어 트랜지스터, 평면형 트랜지스터, 게이트-올-어라운드 트랜지스터 등과 같은 다른 유형의 트랜지스터도 또한 본 개시의 개념을 적용함으로써 형성될 수 있다는 것을 알아야 한다. 일부 실시예에 따르면, 제1 FinFET, 제2 FinFET, 및 제3 FinFET은 각각 디바이스 영역(100, 200 및 300)에 형성된다. 일부 실시예에 따르면, 예시된 예의 실시예에 도시된 3개의 FinFET은 n-타입 FinFET이다. 대안의 실시예에 따르면, 3개의 FinFET은 p-타입 FinFET이다. 또 다른 실시예에 따르면, 3개의 FinFET은 임의의 조합으로 n-타입 FinFET(들) 및 p-타입 FinFET(들)의 혼합을 포함한다. 제1 FinFET, 제2 FinFET, 및 제3 FinFET의 어느 하나의 단면도는 도 7a에서의 수직면 포함선 7B-7B로부터 얻어지는 단면도에 대응할 수 있다.
제1 FinFET, 제2 FinFET, 및 제3 FinFET에서의 특징부를 구별하기 위해, 디바이스 영역(100)에서의 특징부는 도 7a에서의 대응하는 특징부의 참조 번호에 숫자 100을 더한 것을 사용하여 나타날 수 있고, 도 7b의 디바이스 영역(200)에서의 특징부는 도 7a에서의 대응하는 특징부의 참조 번호에 숫자 200을 더한 것을 사용하여 나타날 수 있다. 마찬가지로, 디바이스 영역(300)에서의 제3 FinFET의 특징부는 도 7a에서의 대응하는 특징부의 참조 번호에 숫자 300을 더한 것을 사용하여 나타날 수 있다. 예를 들어, 도 7b에서의 소스/드레인 영역(154, 254 및 354)은 도 7a에서의 소스/드레인 영역(54)에 대응하고, 도 7b에서의 게이트 스페이서(146, 246, 및 346)는 도 7a에서의 게이트 스페이서(46)에 대응한다. 디바이스 영역(100, 200, 및 300)에서의 대응하는 특징부는 공통 프로세스에서 형성될 수 있으며, 예의 프로세스의 일부가 후속 문단에서 설명되고, 또는 개별 프로세스로 형성될 수 있다.
도 7a 및 도 7b에 도시된 구조물이 형성된 후에, 도 8a, 도 8b, 및 도 9 내지 도 18에 도시된 바와 같이, 도 7b에서의 더미 게이트 스택(138, 238 및 338)은 금속 게이트 및 대체 게이트 유전체로 대체된다. 이들 도면에서, STI 영역(24)의 상부 표면(24A)이 예시되어 있고, 반도체 핀(124’, 224’ 및 324’)은 각자의 인접한 STI 영역(24)의 상부 표면(24A)보다 더 높이 돌출한다.
대체 게이트를 형성하기 위해, 도 7a 및 도 7b에 도시된 바와 같은 하드 마스크 층(144, 244 및 344), 더미 게이트 전극(142, 242 및 342) 및 더미 게이트 유전체(140, 240 및 340)가 먼저 제거되며, 도 8a에 도시된 바와 같이 트렌치(62)를 형성한다. 해당 프로세스는 도 22에 도시된 프로세스 흐름(400)에서 프로세스 416으로서 예시되어 있다. 도 8a에서의 트렌치(62)는, 도 8b에 도시된 바와 같이 디바이스 영역(100)에서의 트렌치(162), 디바이스 영역(200)에서의 트렌치(262), 및 디바이스 영역(300)에서의 트렌치(362)에 대응한다. 돌출 핀(124’, 224’ 및 324’)의 상부 표면 및 측벽은 각각 트렌치(162, 262 및 362)에 노출된다.
다음으로, 도 9를 참조하면, 각각 트렌치(162, 262 및 362) 안으로 연장하는 게이트 유전체(161, 261 및 361)가 형성된다. 해당 프로세스는 도 22에 도시된 프로세스 흐름(400)에서 프로세스 418로서 예시되어 있다. 본 개시의 일부 실시예에 따르면, 게이트 유전체는 계면 층(IL; Interfacial Layer)(164, 264 및 364)을 포함하며, 이는 각각 돌출 핀(124’, 224’ 및 324’)의 노출된 표면 상에 형성된다. IL(164, 264 및 364)의 각각은 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있으며, 이는 돌출 핀(124’, 224’ 및 324’)의 열 산화, 화학적 산화 프로세스, 또는 퇴적 프로세스를 통해 형성될 수 있다. 게이트 유전체는 또한 대응하는 IL(164, 264 및 364) 위에 하이-k 유전체 층(166, 266 및 366)을 포함할 수 있다. 하이-k 유전체 층(166, 266 및 366)의 각각은 란타늄 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등으로 형성될 수 있다. 하이 k 유전체 재료의 유전 상수(k 값)는 3.9보다 더 높고, 약 7.0보다 더 높을 수 있다. 하이-k 유전체 층(166, 266 및 366)은 각자의 아래의 IL(164, 264 및 364) 위에 있으며 이에 접촉할 수 있다. 하이-k 유전체 층(166, 266 및 366)은 컨포멀(conformal) 층으로서 형성되고, 각각, 돌출 핀(124’, 224’ 및 324’)의 측벽 및 게이트 스페이서(146, 246 및 346)의 상부 표면과 측벽 상에 연장한다. 본 개시의 일부 실시예에 따르면, 하이-k 유전체 층(166, 266 및 366)은 ALD 또는 CVD를 사용하여 형성된다. 하이-k 유전체 층(166, 266 및 366)은 동일 유전체 층의 일부일 수 있으며, 동일한 재료를 사용하여 동일한 두께를 가지고 동시에 형성되거나, 또는 상이한 재료 및/또는 상이한 두께로 개별로 형성된다.
도 9는 제1 금속 함유 층(168, 268 및 368)의 형성을 더 예시하며, 이는 공통 퇴적 프로세스로(그리고 동일 블랭킷(blanket) 층의 일부일 수 있음) 또는 개별 퇴적 프로세스로 형성될 수 있다. 해당 프로세스는 도 22에 도시된 프로세스 흐름(400)에서 프로세스 420으로서 예시되어 있다. p-타입 FinFET 영역으로 연장하는 블랭킷 층의 일부가 p-타입 FinFET의 일함수 층으로서 사용될 수 있다. 일부 실시예에 따르면, 금속 함유 층(168, 268 및 368)은 티타늄 질화물, 탄탈럼 질화물 등을 포함한다. 금속 함유 층(168, 268 및 368)은 원자층 증착(ALD; Atomic Layer Deposition), 화학적 기상 증착(CVD; Chemical Vapor Deposition) 등과 같은 컨포멀 퇴적 방법을 사용하여 형성될 수 있다. 금속 함유 층(168, 268 및 368)의 두께(T1)는 약 5 Å 내지 약 50 Å 사이의 범위 내에 있을 수 있다.
도 10은, 각각 디바이스 영역(100 및 300)에서의 에칭 마스크(부분)(170 및 370)를 포함하는 제1 에칭 마스크의 형성을 예시한다. 해당 프로세스는 도 22에 도시된 프로세스 흐름(400)에서 프로세스 422로서 예시되어 있다. 일부 실시예에 따르면, 에칭 마스크(170 및 370)는 하부 반사 방지 코팅(BARC; Bottom Anti-Reflective Coating) 및 BARC 위의 포토 레지스트 층을 포함한다. 하드 마스크(도시되지 않음)가 BARC 아래에 형성될 수 있거나 형성되지 않을 수 있다. 일부 실시예에 따르면, 하드 마스크는, 알루미늄 산화물 층과 같은 금속 산화물 층, 및 금속 산화물 층 위의 티타늄 질화물 층과 같은 금속 질화물 층을 포함할 수 있다. 금속 함유 층(268)이 에칭 마스크를 통해 노출된다.
노출된 금속 함유 층(268)은 에칭 프로세스에서 제거되고, 에칭 프로세스 후에 하이-k 유전체 층(266)이 노출된다. 해당 프로세스는 도 22에 도시된 프로세스 흐름(400)에서 프로세스 424로서 예시되어 있다. 결과적인 구조물이 도 11에 도시되어 있다. 본 개시의 일부 실시예에 따르면, 금속 함유 층(268)의 에칭은 습식 에칭 프로세스를 통해 수행되며, 건식 에칭 프로세스도 또한 사용될 수 있다.
다음으로, 에칭 마스크(170 및 370)가 제거된다. 결과적인 구조물이 도 12에 도시되어 있다. 일부 실시예에 따르면, 포토 레지스트는 애싱을 통해 제거될 수 있거나, 또는 수소(H2) 및 질소(N2)를 포함하는 에칭 가스를 사용하여 제거될 수 있다. 하드 마스크(만약 있다면)는, 수산화암모늄, 과산화수소 염산, 탄산 등을 포함할 수 있는 에칭 화학물질을 사용함으로써 제거될 수 있다.
도 13 내지 도 15는 각각 트랜지스터 영역(100 및 200)에서의 제2 금속 함유 층(172 및 272)의 형성을 예시한다. 도 13을 참조하면, 금속 함유 층(172, 272 및 372)은 예를 들어 공통 퇴적 프로세스에서 형성된다. 해당 프로세스는 도 22에 도시된 프로세스 흐름(400)에서 프로세스 426으로서 예시되어 있다. 금속 함유 층(172, 272 및 372)의 재료는 금속 함유 층(168)의 재료와 유사할 수 있다. 금속 함유 층(172, 272 및 372)의 두께(T2)는 금속 함유 층(168)의 두께와 유사할 수 있다. 디바이스 영역(100 및 200)에서의 트랜지스터의 문턱 전압 튜닝의 의도한 크기에 따라, 두께(T2)는 금속 함유 층(168)의 두께(T1)보다 더 크거나, 동일하거나, 더 작을 수 있다. 예를 들어, 두께 비(T1/T2)는 본 개시의 일부 실시예에 따라 약 0.5와 2.0 사이의 범위 내에 있을 수 있다.
도 14는 각각 디바이스 영역(100 및 200)에서의 에칭 마스크(174 및 274)를 포함하는 제2 에칭 마스크의 형성을 예시하며, 이들은 공통 퇴적 프로세스에서 형성되고 그 다음에 공통 리소그래피 프로세스가 이어진다. 해당 프로세스는 도 22에 도시된 프로세스 흐름(400)에서 프로세스 428로서 예시되어 있다. 에칭 마스크(174 및 274)의 재료, 구조 및 형성 방법은, 에칭 마스크(170 및 370)(도 10)의 후보 재료, 구조 및 형성 방법의 동일 그룹으로부터 선택될 수 있다. 후속 프로세스에서, 금속 함유 층(372 및 368)은 에칭 프로세스를 통해 제거된다. 해당 프로세스는 도 22에 도시된 프로세스 흐름(400)에서 프로세스 430으로서 예시되어 있다. 에칭 프로세스 동안, 에칭 마스크(174 및 274)는 디바이스 영역(100)에서의 금속 함유 층(168 및 172) 및 디바이스 영역(200)에서의 금속 함유 층(272)을 보호하도록 사용된다. 그 다음, 에칭 마스크(174 및 274)가 제거되고, 결과적인 구조물이 도 15에 도시되어 있다. 금속 함유 층(372 및 368)의 에칭 프로세스는 금속 함유 층(268)(도 10 및 도 11)의 에칭 프로세스와 유사할 수 있고, 세부사항은 반복되지 않는다.
앞의 패터닝 프로세스에 도시된 바와 같이, 금속 함유 층(368)은, 금속 함유 층(268)(도 11)을 에칭하는 동일 프로세스에서가 아니라, 금속 함유 층(372)(도 15)의 에칭과 동일한 프로세스에서 에칭된다. 이는 하이-k 유전체 층(366)을 에칭 화학물질에 두 번이 아니라 한 번 노출시킨다는 유리한 특징을 갖는다. 이는 금속 함유 층의 오버에칭에 의해 야기되는 하이-k 유전체 층(366)의 손실을 감소시킬 것이다. 따라서, 도 15에 도시된 바와 같이, 하이-k 유전체 층(366)이 노출된다.
다음으로, 트렌치(162, 262 및 362)를 채우도록 복수의 층들이 퇴적되며, 결과적인 구조물이 도 16에 도시되어 있다. 적층된 층들은 일함수 층(76), 캡핑 층(78), 실리콘 캡핑 층(80) 및 글루 층(82)을 포함한다. 해당 프로세스는 도 22에 도시된 프로세스 흐름(400)에서 프로세스 432로서 예시되어 있다. 적층된 층들(76, 78, 80 및 82)은 그 사이에 진공 브레이크 없이 동일 생산 툴에서 인시추 퇴적된다. 달리 서술하자면, 일함수 층(76)의 퇴적이 시작되는 제1 시간에서 시작되고 글루 층(82)의 퇴적이 마무리되는 제2 시간에서 끝나는 전체 기간 동안, 웨이퍼(10)는 진공 브레이크없이 진공 환경에 있다. 또한, 제1 시간과 제2 시간 사이의 전체 기간 동안, 웨이퍼(10)는 O2, O3 등과 같은 산소 함유 가스에 노출되지 않고 수증기에 노출되지 않는다. 반면에, 적층된 층들의 형성은 금속 함유 층(172 및 272)의 형성과 엑스시추(ex-situ)로 이루어질 수 있으며, 그 사이에 진공 브레이크가 있다. 일함수 층(76), 캡핑 층(78), 실리콘 캡핑 층(80), 및 글루 층(82)의 각각은 디바이스 영역(100, 200 및 300)에서의 부분을 포함한다. 일함수 층(76)은 부분(176, 276 및 376)을 포함한다. 캡핑 층(78)은 부분(178, 278 및 378)을 포함한다. 실리콘 캡핑 층(80)은 부분(180, 280 및 380)을 포함한다. 글루 층(82)은 부분(182, 282 및 382)을 포함한다.
일부 실시예에 따르면, 각각 디바이스 영역(100, 200 및 300)에서의 부분(176, 276 및 376)을 포함하는 일함수 층(76)은 ALD, CVD 등을 사용하여 형성된다. 재료는 알루미늄 기반의 층을 포함할 수 있으며, TiAl, TiAlN, TiAlC, TaAlN, TaAlC 등으로 형성될 수 있거나 이를 포함할 수 있고, n-타입 일함수 재료이다. 일부 실시예에 따르면, 일함수 층(76)의 두께는 약 15 Å 내지 약 50 Å 사이의 범위 내에 있을 수 있다.
일부 실시예에 따르면, 각각 디바이스 영역(100, 200 및 300)에서의 부분(178, 278 및 378)을 포함하는 캡핑 층(78)은 일함수 층(76) 위에 퇴적된다. 캡핑 층(78)은 TiN, TaN 등으로 형성될 수 있거나 이를 포함하며, ALD, CVD 등과 같은 방법을 사용하여 퇴적될 수 있다. 캡핑 층(78)의 두께는 약 10 Å보다 더 작을 수 있다.
다음으로, 각각 디바이스 영역(100, 200 및 300)에서의 부분(180, 280 및 380)을 포함하는 실리콘 캡핑 층(80)은 캡핑 층(78) 위에 퇴적된다. 일부 실시예에 따르면, 실리콘 캡핑 층의 퇴적은, 실란(SiH4), 디실란(Si2H6), 또는 이들의 조합과 같은 실리콘 기반의 전구체를 포함하는 프로세스 가스(들)를 각자의 생산 툴 안으로 전도시킴으로써 수행된다. Ar, He, N2 등과 같은 다른 가스가 프로세스 가스에 추가될 수 있다. 형성 프로세스는 열 소킹(thermal soaking)을 포함하며, 열 소킹 프로세스의 온도는 약 300 ℃ 내지 약 500 ℃ 사이 범위 내에 있을 수 있다. 열 소킹 프로세스의 지속기간은 약 0.5분 내지 약 3분 사이 범위 내에 있을 수 있다. 열 소킹 프로세스 동안, 실리콘 기반의 전구체의 부분 압력은 약 10 torr 내지 약 35 torr 사이 범위 내에 있을 수 있다. 결과적인 실리콘 캡핑 층(80)의 두께는 약 12 Å보다 작을 수 있고, 약 5 Å와 약 12 Å 사이 범위 내에 있을 수 있다. 퇴적된 실리콘 캡핑 층(80)은, 다른 원소와 화합물을 형성하지 않고서, 원소 실리콘 원자를 포함할 수 있고, 실리콘 캡핑 층(80) 내의 실리콘 원자의 원자 비율은 퇴적될 때에 약 90 퍼센트보다 더 크거나, 또는 약 95퍼센트와 100퍼센트 사이일 수 있다.
다음으로, 실리콘 캡핑 층(82)의 형성 후에 그리고 진공 브레이크 없이, 글루 층(82)이 형성된다. 일부 실시예에 따르면, 글루 층(82)은 TiN, TaN 등을 포함한다. 형성 프로세스는 ALD, CVD 등을 포함할 수 있다. 글루 층(82)의 두께는 약 25 Å보다 더 작을 수 있고, 약 20 Å보다 더 작을 수 있다. 일부 실시예에 따르면 글루 층(82)의 두께는 약 8 Å 내지 약 20 Å 사이 범위 내에 있을 수 있다. 글루 층(82)을 형성하기 위한 프로세스에서는 산소 함유 프로세스 가스가 없다.
도 17은 충전 금속 영역(183, 283 및 383)의 퇴적을 예시한다. 해당 프로세스는 도 22에 도시된 프로세스 흐름(400)에서 프로세스 434로서 예시되어 있다. 글루 층(82)의 형성과 충전 금속 영역(183, 283 및 383)의 형성 사이에, 진공 브레이크가 일어날 수 있거나 일어나지 않을 수 있다. 일부 실시예에 따르면, 충전 금속 영역(183, 283 및 383)은 텅스텐, 코발트 등으로 형성되며, 이는 ALD, CVD 등을 사용하여 퇴적될 수 있다. 일부 실시예에 따르면, 충전 금속 영역(183, 283 및 383)은 텅스텐(W)으로 형성되거나 이를 포함한다. 충전 금속 영역(183, 283 및 383)을 형성하기 위한 전구체는 WF6 및 H2와 같은 환원제를 포함할 수 있다. 충전 금속 영역(183, 283 및 383)이 ALD를 사용하여 형성되는 일부 실시예에 따르면, ALD 프로세스는, 각각이 WF6 전도, WF6 퍼징, H2 전도, 및 H2 퍼징을 포함하는 복수의 ALD 사이클을 포함할 수 있다. 퇴적 프로세스는, 약 250 ℃ 내지 약 400 ℃ 사이 범위 내와 같은 높은 온도에서 수행되는 열 프로세스일 수 있다. 대안의 실시예에 따르면, 충전 금속 영역(183, 283 및 383)의 퇴적은, 예를 들어 프로세스 가스로서 WF6 및 H2를 사용하는 CVD를 통해 달성된다. 일부 실시예에 따르면, 충전 금속 영역(183, 283 및 383)은 각각 각자의 트렌치(162, 262 및 362)(도 16)의 채워지지 않은 부분 안으로 전부 연장한다. 대안의 실시예에 따르면, 어느 하나의 트렌치(162), 또는 둘 다의 트렌치(162 및 262)는 캡핑 층(82)의 형성 후에 완전히 채워지고, 따라서 어느 하나의 충전 금속 영역(183) 또는 둘 다의 충전 금속 영역(183 및 283)은 대응하는 트렌치(162 및 262)의 완전히 밖에 있다.
트렌치가 완전히 채워진 후에, 복수의 층들의 과도한 부분을 제거하도록 평탄화 프로세스가 수행되며, 도 18에 도시된 바와 같은 게이트 스택(184, 284 및 384)이 된다. 해당 프로세스는 도 22에 도시된 프로세스 흐름(400)에서 프로세스 436으로서 예시되어 있다. 게이트 스택(184, 284 및 384)은 각각 게이트 전극(186, 286 및 386)을 포함한다.
도 19a는 일부 실시예에 따라 자가 정렬 하드 마스크(188, 288 및 388)의 형성을 예시하며, 이는 리세스가 형성되도록 게이트 스택(184, 284 및 384)을 리세싱하기 위한 에칭 프로세스를 수행하는 것을 포함할 수 있다. 그 다음, 리세스는 유전체 재료로 채워지고, 다음에 유전체 재료의 과도한 부분을 제거하기 위한 평탄화 프로세스가 이어지며, 남은 유전체 재료가 하드 마스크(188, 288 및 388)를 형성한다. 하드 마스크(188, 288 및 388)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산화탄화질화물 등으로 형성될 수 있다.
도 19a를 더 참조하면, 실리사이드 영역(195, 295 및 395) 및 소스/드레인 콘택 플러그(196, 296 및 396)가 각각 소스/드레인 영역(154, 254 및 354)에 전기적으로 접속하도록 형성된다. 게이트 콘택 플러그(194, 294 및 394)가 각각 게이트 전극(186, 286 및 386)에 전기적으로 접속하도록 형성된다. 따라서 핀(198, 298 및 398)이 각각 디바이스 영역(100, 200 및 300)에 형성된다.
도 20b는 도 20a에 도시된 바와 같은 FinFET(198, 298 및 398)을 나타낼 수 있는 FinFET(98)의 사시도를 예시한다. 게이트 콘택 플러그(94)(도 20a에서의 194, 294 및 394를 나타냄), 소스/드레인 실리사이드 영역(95)(도 20a에서의 195, 295 및 395를 나타냄), 및 소스/드레인 콘택 플러그(96)(도 20a에서의 196, 296 및 396를 나타냄)도 또한 예시되어 있다.
트랜지스터(198, 298 및 398)는 대응하는 일함수 층 아래의 층에 의해 야기되는 튜닝 효과로 인해 상이한 문턱 전압을 갖는다. 예를 들어, 트랜지스터(198, 298 및 398)가 n-타입 트랜지스터일 때, 트랜지스터(198)는 각자의 일함수 층(176) 아래의 층(168 및 172)을 갖고, 트랜지스터(298)는 각자의 일함수 층(276) 아래의 층(272)을 갖고, 트랜지스터(398)는 일함수 층(376)과 하이-k 유전체 층(366) 사이에 어떠한 층도 갖지 않는다. 따라서, 트랜지스터(198, 298 및 398)의 문턱 전압이 서로 상이하다. 트랜지스터(198, 298 및 398)가 n-타입 트랜지스터일 때, 트랜지스터(198)의 문턱 전압은 셋 중에 가장 낮고, 트랜지스터(398)의 문턱 전압은 셋 중에 가장 높다.
도 16에 도시된 바와 같이, 일함수 층(76), 캡핑 층(78), 실리콘 캡핑 층(80), 및 글루 층(82)은 이들 프로세스 사이에 어떠한 진공 브레이크 없이 인시추 형성된다. 따라서, 캡핑 층(78) 및 실리콘 캡핑 층(80)은 일함수 층을 공기 중에서 산소, 물 등에 노출되는 것으로부터 효율적으로 보호할 수 있고, 일함수 층(76)은 불리하게 산화되지 않는다. 또한, 임의의 진공 브레이크가 발생하기 전에 글루 층(82)이 실리콘 캡핑 층(80) 상에 퇴적되므로, 실리콘 캡핑 층(80)은 산화되지 않는다. 진공 브레이크가 발생하고 실리콘 캡핑 층(80)이 산화된다면, 게이트 저항이 증가할 것이며, 결과적인 트랜지스터의 성능을 저하시킬 것이다. 실리콘 캡핑 층의 산화는 그 위의 부분을 아래의 부분으로부터 완전히 전기적으로 절연시키지 않을 것임을 유의하여야 한다. 오히려, 게이트 저항(Rg)이 증가될 것이다. 본 개시의 실시예에서는, 실리콘 캡핑 층(80)이 산화되는 것을 막음으로써, 게이트 저항(Rg)이 최대 약 22 퍼센트 만큼 감소될 수 있다.
또한, 실리콘 캡핑 층(80)이 산화되면, 위의 충전 금속 영역(183, 283 및 383)을 각자의 아래의 실리콘 캡핑 층(180, 280 및 380)에 접착시키는 기능을 효과적으로 수행하기 위하여 글루 층(82)은 더 두껍게 형성되어야 한다. 예를 들어, 글루 층(82)의 두께는 약 25 Å보다 더 커야 한다. 그렇지 않으면, 실리콘 캡핑 층(180, 280 및 380)과 대응하는 위의 충전 금속 영역(183, 283 및 383) 사이에 박리가 발생할 수 있다. 그러나, 본 개시의 실시예에서는, 실리콘 캡핑 층(82)이 산화되지 않으므로, 글루 층(82)의 두께는, 그의 접착 기능을 희생하지 않고서도, 예를 들어 약 8 Å 내지 약 20 Å 사이의 범위로 상당히 감소될 수 있다.
글루 층(82)의 두께를 감소시키는 것의 추가적인 유리한 특징은, 글루 층(82)의 두께를 감소시킴으로써, 충전 금속 영역(183, 283 및 383)과 각자의 아래의 하이-k 유전체 층(166, 266 및 366) 사이의 거리가 감소된다는 것이다. 따라서, 충전 금속 영역(183, 283 및 383) 내의 더 많은 불소가 하이-k 유전체 층 안으로 확산할 수 있다. 실험 결과는, 본 개시의 실시예를 채용함으로써, 하이-k 게이트 유전체(166, 266 및 366) 안으로 확산된 불소의 양이 샘플 웨이퍼에서 약 15.9 퍼센트 만큼 증가될 수 있음을 나타낸다. 이는 디바이스 신뢰성을 상당히 개선할 수 있다. 예를 들어, 도 20은 전류(Igi)(하이-k 게이트 유전체를 통해 흐르는 누설 전류, X축)의 함수로서 하이-k 게이트 유전체의 TDDB(Time-Dependent Dielectric Breakdown) Vmax(Y축)를 예시한다. 대응하는 실험은 125 ℃에서 수행되었다. 결과는, 글루 층의 두께가 20 Å일 때(점 90), TDDB Vmax가 0.99 볼트임을 나타내었다. 본 개시의 실시예가 채용되고 글루 층의 두께가 12 Å로 감소될 때, TDDB Vmax는 약 80 mV만큼 증가되며, 하이-k 게이트 유전체의 신뢰성이 증가됨을 나타낸다.
도 21은 일부 실시예에 따라 게이트 전극(386)(도 19a)에서의 일부 원소의 예시적인 분포 프로파일을 예시한다. X축은 게이트 스택에서의 위치를 도시하고, Y축은 원소의 신호 강도를 도시한다. 하이-k 유전체 층(366), 일함수 층(376), (TiN) 캡핑 층(378), 실리콘 층(380), (TiN) 글루 층(382) 및 충전 금속 영역(383)에서의 원소 Hf, O, Si, Al, 및 Ti의 분포가 도시되어 있다. 결과는, 이들 층의 인시추 퇴적으로 인해 실리콘 층(380)과 (TiN) 글루 층(382) 사이의 계면에 어떠한 산소도 없음을 나타낸다.
본 개시의 실시예는 일부 이로운 특징을 갖는다. 일함수 층 위에 금속 함유 캡핑 층을, 그리고 금속 함유 층 위에 실리콘 캡핑 층을 인시추 형성함으로써, 일함수 층이 산화로부터 보호된다. 한편, 실리콘 캡핑 층도 산화되기 쉬우며, 따라서 실리콘 캡핑 층이 산화되지 않음을 보장하도록 실리콘 캡핑 층 상에 글루 층을 형성하도록 인시추 퇴적 프로세스가 수행된다. 이는 이어서 글루 층이 더 얇게 형성되는 결과를 가능하게 하고, 결과적인 트랜지스터의 게이트 유전체의 TDDB-관련 신뢰성이 개선된다.
본 개시의 일부 실시예에 따르면, 방법은, 제1 반도체 영역 상에 제1 게이트 유전체를 형성하는 단계; 상기 제1 게이트 유전체 위에 제1 일함수 층을 퇴적하는 단계; 상기 제1 일함수 층 위에 제1 실리콘 층을 퇴적하는 단계; 상기 제1 실리콘 층 위에 제1 글루 층을 퇴적하는 단계 - 상기 제1 일함수 층, 상기 제1 실리콘 층, 및 상기 제1 글루 층은 인시추(in-situ) 퇴적됨 - ; 상기 제1 글루 층 위에 제1 충전 금속을 퇴적하는 단계; 및 평탄화 프로세스를 수행하는 단계를 포함하고, 상기 제1 글루 층, 상기 제1 실리콘 층, 및 상기 제1 일함수 층의 남은 부분은 게이트 전극의 부분을 형성한다. 실시예에서, 상기 방법은, 상기 제1 일함수 층 위에 금속 함유 캡핑 층을 퇴적하는 단계를 더 포함하고, 상기 제1 실리콘 층은 또한 상기 금속 함유 캡핑 층 위에 있으며, 상기 제1 일함수 층, 상기 금속 함유 캡핑 층, 상기 제1 실리콘 층, 및 상기 제1 글루 층은 인시추 퇴적된다. 실시예에서, 상기 제1 글루 층은 티타늄 질화물을 포함하고, 상기 제1 글루 층은 상기 제1 실리콘 층과 물리적 접촉한다. 실시예에서, 상기 제1 실리콘 층은, 실리콘 기반의 전구체에 상기 제1 일함수 층을 포함하는 웨이퍼를 열적으로 소킹(soaking)함으로써 형성된다. 실시예에서, 상기 방법은, 제2 반도체 영역 상에 제2 게이트 유전체를 형성하는 단계; 상기 제2 게이트 유전체 위에 금속 함유 층을 퇴적하는 단계; 상기 금속 함유 층 위에 제2 일함수 층을 퇴적하는 단계 - 상기 금속 함유 층 및 상기 제2 일함수 층은 상이한 재료로 형성됨 - ; 상기 제2 일함수 층 위에 제2 실리콘 층을 퇴적하는 단계; 상기 제2 실리콘 층 위에 제2 글루 층을 퇴적하는 단계 - 상기 제2 일함수 층, 상기 제2 실리콘 층, 및 상기 제2 글루 층은 인시추 퇴적됨 - ; 및 상기 제2 글루 층 위에 제2 충전 금속을 퇴적하는 단계를 더 포함한다. 실시예에서, 상기 금속 함유 층 및 상기 제2 일함수 층은 엑스시추(ex-situ) 퇴적되며, 그 사이에 진공 브레이크가 있다. 실시예에서, 상기 제1 글루 층은 25 Å보다 작은 두께를 갖는다. 실시예에서, 상기 제1 일함수 층, 상기 제1 실리콘 층, 및 상기 제1 글루 층을 퇴적하기 위한 인시추 퇴적 프로세스 전체 동안, 산소(O2)가 사용되지 않는다.
본 개시의 일부 실시예에 따르면, 집적 회로 디바이스는, 반도체 영역; 상기 반도체 영역 위의 게이트 유전체; 상기 게이트 유전체 위의 일함수 층; 상기 일함수 층 위의 실리콘 층; 상기 실리콘 층 위의, 상기 실리콘 층에 접촉하는 글루 층; 및 상기 글루 층 위의, 상기 글루 층에 접촉하는 충전 금속 영역을 포함한다. 실시예에서, 상기 글루 층은 25 Å보다 작은 두께를 갖는다. 실시예에서, 상기 실리콘 층은 원소 실리콘 원자를 포함하고, 상기 원소 실리콘 원자는 상기 글루 층과 물리적 접촉한다. 실시예에서, 상기 글루 층은 티타늄 질화물을 포함한다. 실시예에서, 상기 집적 회로 디바이스는 상기 일함수 층과 상기 실리콘 층 사이의 티타늄 질화물 층을 더 포함한다. 실시예에서, 상기 일함수 층은 n-일함수 층이다. 실시예에서, 상기 실리콘 층은 약 10 Å보다 작은 두께를 갖는다.
본 개시의 일부 실시예에 따르면, 디바이스는, 반도체 핀; 상기 반도체 핀 상의 하이-k 유전체; 상기 하이-k 유전체 위의 일함수 층; 상기 일함수 층 위의 제1 티타늄 질화물 층; 상기 제1 티타늄 질화물 층 위의 실리콘 층; 상기 실리콘 층 위의 제2 티타늄 질화물 층 - 상기 실리콘 층과 상기 제2 티타늄 질화물 층 사이의 계면에는 산소가 없음 - ; 및 상기 제2 티타늄 질화물 층 위의, 상기 제2 티타늄 질화물 층에 접촉하는 충전 금속 영역을 포함한다. 실시예에서, 상기 제1 티타늄 질화물 층은 상기 일함수 층과 물리적 접촉한다. 실시예에서, 상기 제2 티타늄 질화물 층은 25 Å보다 작은 두께를 갖는다. 실시예에서, 상기 제2 티타늄 질화물 층은 약 8 Å 내지 약 20 Å 사이 범위 내의 두께를 갖는다. 실시예에서, 상기 실리콘 층은 약 10 Å보다 작은 두께를 갖는다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 방법에 있어서,
제1 반도체 영역 상에 제1 게이트 유전체를 형성하는 단계;
상기 제1 게이트 유전체 위에 제1 일함수 층을 퇴적하는 단계;
상기 제1 일함수 층 위에 제1 실리콘 층을 퇴적하는 단계;
상기 제1 실리콘 층 위에 제1 글루 층을 퇴적하는 단계 - 상기 제1 일함수 층, 상기 제1 실리콘 층, 및 상기 제1 글루 층은 인시추(in-situ) 퇴적됨 - ;
상기 제1 글루 층 위에 제1 충전 금속을 퇴적하는 단계; 및
평탄화 프로세스를 수행하는 단계
를 포함하고,
상기 제1 글루 층, 상기 제1 실리콘 층, 및 상기 제1 일함수 층의 남은 부분은 게이트 전극의 부분을 형성하는 것인, 방법.
실시예 2. 실시예 1에 있어서, 상기 제1 일함수 층 위에 금속 함유 캡핑 층을 퇴적하는 단계를 더 포함하고, 상기 제1 실리콘 층은 또한 상기 금속 함유 캡핑 층 위에 있으며, 상기 제1 일함수 층, 상기 금속 함유 캡핑 층, 상기 제1 실리콘 층, 및 상기 제1 글루 층은 인시추 퇴적되는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 제1 글루 층은 티타늄 질화물을 포함하고, 상기 제1 글루 층은 상기 제1 실리콘 층과 물리적 접촉하는 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 제1 실리콘 층은, 실리콘 기반의 전구체에 상기 제1 일함수 층을 포함하는 웨이퍼를 열적으로 소킹(soaking)함으로써 형성되는 것인, 방법.
실시예 5. 실시예 1에 있어서,
제2 반도체 영역 상에 제2 게이트 유전체를 형성하는 단계;
상기 제2 게이트 유전체 위에 금속 함유 층을 퇴적하는 단계;
상기 금속 함유 층 위에 제2 일함수 층을 퇴적하는 단계 - 상기 금속 함유 층 및 상기 제2 일함수 층은 상이한 재료로 형성됨 - ;
상기 제2 일함수 층 위에 제2 실리콘 층을 퇴적하는 단계;
상기 제2 실리콘 층 위에 제2 글루 층을 퇴적하는 단계 - 상기 제2 일함수 층, 상기 제2 실리콘 층, 및 상기 제2 글루 층은 인시추 퇴적됨 - ; 및
상기 제2 글루 층 위에 제2 충전 금속을 퇴적하는 단계
를 더 포함하는, 방법.
실시예 6. 실시예 5에 있어서, 상기 금속 함유 층 및 상기 제2 일함수 층은 엑스시추(ex-situ) 퇴적되며, 그 사이에 진공 브레이크가 있는 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 제1 글루 층은 25 Å보다 작은 두께를 갖는 것인, 방법.
실시예 8. 실시예 1에 있어서, 상기 제1 일함수 층, 상기 제1 실리콘 층, 및 상기 제1 글루 층을 퇴적하기 위한 인시추 퇴적 프로세스 전체 동안, 산소(O2)가 사용되지 않는 것인, 방법.
실시예 9. 집적 회로 디바이스에 있어서,
반도체 영역;
상기 반도체 영역 위의 게이트 유전체;
상기 게이트 유전체 위의 일함수 층;
상기 일함수 층 위의 실리콘 층;
상기 실리콘 층 위의, 상기 실리콘 층에 접촉하는 글루 층; 및
상기 글루 층 위의, 상기 글루 층에 접촉하는 충전 금속 영역
을 포함하는, 집적 회로 디바이스.
실시예 10. 실시예 9에 있어서, 상기 글루 층은 25 Å보다 작은 두께를 갖는 것인, 집적 회로 디바이스.
실시예 11. 실시예 9에 있어서, 상기 실리콘 층은 원소 실리콘 원자를 포함하는 것인, 집적 회로 디바이스.
실시예 12. 실시예 9에 있어서, 상기 글루 층은 티타늄 질화물을 포함하는 것인, 집적 회로 디바이스.
실시예 13. 실시예 9에 있어서, 상기 일함수 층과 상기 실리콘 층 사이의 티타늄 질화물 층을 더 포함하는, 집적 회로 디바이스.
실시예 14. 실시예 9에 있어서, 상기 일함수 층은 n-일함수 층인 것인, 집적 회로 디바이스.
실시예 15. 실시예 9에 있어서, 상기 실리콘 층은 약 10 Å보다 작은 두께를 갖는 것인, 집적 회로 디바이스.
실시예 16. 디바이스에 있어서,
반도체 핀;
상기 반도체 핀 상의 하이-k 유전체;
상기 하이-k 유전체 위의 일함수 층;
상기 일함수 층 위의 제1 티타늄 질화물 층;
상기 제1 티타늄 질화물 층 위의 실리콘 층;
상기 실리콘 층 위의 제2 티타늄 질화물 층 - 상기 실리콘 층과 상기 제2 티타늄 질화물 층 사이의 계면에는 산소가 없음 - ; 및
상기 제2 티타늄 질화물 층 위의, 상기 제2 티타늄 질화물 층에 접촉하는 충전 금속 영역
을 포함하는, 디바이스.
실시예 17. 실시예 16에 있어서, 상기 제1 티타늄 질화물 층은 상기 일함수 층과 물리적 접촉하는 것인, 디바이스.
실시예 18. 실시예 16에 있어서, 상기 제2 티타늄 질화물 층은 25 Å보다 작은 두께를 갖는 것인, 디바이스.
실시예 19. 실시예 16에 있어서, 상기 제2 티타늄 질화물 층은 약 8 Å 내지 약 20 Å 사이 범위 내의 두께를 갖는 것인, 디바이스.
실시예 20. 실시예 16에 있어서, 상기 실리콘 층은 약 10 Å보다 작은 두께를 갖는 것인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    제1 반도체 영역 상에 제1 게이트 유전체를 형성하는 단계;
    상기 제1 게이트 유전체 위에 제1 일함수 층을 퇴적하는 단계;
    상기 제1 일함수 층 위에 제1 실리콘 층을 퇴적하는 단계 - 상기 제1 실리콘 층이 퇴적될 때, 상기 제1 실리콘 층은 원소 실리콘을 포함함 - ;
    상기 제1 실리콘 층 위에 제1 글루 층을 퇴적하는 단계 - 상기 제1 일함수 층, 상기 제1 실리콘 층, 및 상기 제1 글루 층은 인시추(in-situ) 퇴적되고, 상기 제1 일함수 층, 상기 제1 실리콘 층, 및 상기 제1 글루 층을 퇴적하기 위한 인시추 퇴적 프로세스 전체 동안, 산소(O2)가 사용되지 않음 - ;
    상기 제1 글루 층 위에 제1 충전 금속을 퇴적하는 단계; 및
    평탄화 프로세스를 수행하는 단계
    를 포함하고,
    상기 제1 글루 층, 상기 제1 실리콘 층, 및 상기 제1 일함수 층의 남은 부분은 게이트 전극의 부분을 형성하는 것인, 방법.
  2. 청구항 1에 있어서, 상기 제1 일함수 층 위에 금속 함유 캡핑 층을 퇴적하는 단계를 더 포함하고, 상기 제1 실리콘 층은 또한 상기 금속 함유 캡핑 층 위에 있으며, 상기 제1 일함수 층, 상기 금속 함유 캡핑 층, 상기 제1 실리콘 층, 및 상기 제1 글루 층은 인시추 퇴적되는 것인, 방법.
  3. 청구항 1에 있어서, 상기 제1 글루 층은 티타늄 질화물을 포함하고, 상기 제1 글루 층은 상기 제1 실리콘 층과 물리적 접촉하는 것인, 방법.
  4. 청구항 1에 있어서, 상기 제1 실리콘 층은, 실리콘 기반의 전구체에 상기 제1 일함수 층을 포함하는 웨이퍼를 열적으로 소킹(soaking)함으로써 형성되는 것인, 방법.
  5. 청구항 1에 있어서,
    제2 반도체 영역 상에 제2 게이트 유전체를 형성하는 단계;
    상기 제2 게이트 유전체 위에 금속 함유 층을 퇴적하는 단계;
    상기 금속 함유 층 위에 제2 일함수 층을 퇴적하는 단계 - 상기 금속 함유 층 및 상기 제2 일함수 층은 상이한 재료로 형성됨 - ;
    상기 제2 일함수 층 위에 제2 실리콘 층을 퇴적하는 단계;
    상기 제2 실리콘 층 위에 제2 글루 층을 퇴적하는 단계 - 상기 제2 일함수 층, 상기 제2 실리콘 층, 및 상기 제2 글루 층은 인시추 퇴적됨 - ; 및
    상기 제2 글루 층 위에 제2 충전 금속을 퇴적하는 단계
    를 더 포함하는, 방법.
  6. 청구항 5에 있어서, 상기 금속 함유 층 및 상기 제2 일함수 층은 엑스시추(ex-situ) 퇴적되며, 그 사이에 진공 브레이크가 있는 것인, 방법.
  7. 청구항 1에 있어서, 상기 제1 글루 층은 25 Å보다 작은 두께를 갖는 것인, 방법.
  8. 집적 회로 디바이스에 있어서,
    반도체 영역;
    상기 반도체 영역 위의 게이트 유전체;
    상기 게이트 유전체 위의 일함수 층;
    상기 일함수 층 위의 실리콘 층으로서, 상기 실리콘 층은 전기 전도성 층인 것인, 실리콘 층;
    상기 실리콘 층 위의, 상기 실리콘 층에 접촉하는 글루 층 - 상기 실리콘 층과 상기 글루 층 사이의 계면에는 산소가 없음 -; 및
    상기 글루 층 위의, 상기 글루 층에 접촉하는 충전 금속 영역
    을 포함하는, 집적 회로 디바이스.
  9. 디바이스에 있어서,
    반도체 핀;
    상기 반도체 핀 상의 하이-k 유전체;
    상기 하이-k 유전체 위의 일함수 층;
    상기 일함수 층 위의 제1 티타늄 질화물 층;
    상기 제1 티타늄 질화물 층 위의 실리콘 층;
    상기 실리콘 층 위의 제2 티타늄 질화물 층 - 상기 실리콘 층과 상기 제2 티타늄 질화물 층 사이의 계면에는 산소가 없고, 상기 실리콘 층은 상기 제1 티타늄 질화물 층과 상기 제2 티타늄 질화물 층을 전기적으로 상호연결하도록 구성됨 - ; 및
    상기 제2 티타늄 질화물 층 위의, 상기 제2 티타늄 질화물 층에 접촉하는 충전 금속 영역
    을 포함하는, 디바이스.
  10. 청구항 9에 있어서, 상기 실리콘 층에는 실리콘 산화물이 없는 것인, 디바이스.
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