DE102020114991A1 - In-situ-ausbilden von metallgate-modulatoren - Google Patents
In-situ-ausbilden von metallgate-modulatoren Download PDFInfo
- Publication number
- DE102020114991A1 DE102020114991A1 DE102020114991.3A DE102020114991A DE102020114991A1 DE 102020114991 A1 DE102020114991 A1 DE 102020114991A1 DE 102020114991 A DE102020114991 A DE 102020114991A DE 102020114991 A1 DE102020114991 A1 DE 102020114991A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- work function
- silicon
- over
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000011065 in-situ storage Methods 0.000 title claims abstract description 17
- 239000010410 layer Substances 0.000 claims abstract description 296
- 238000000034 method Methods 0.000 claims abstract description 139
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 90
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 90
- 239000010703 silicon Substances 0.000 claims abstract description 89
- 229910052751 metal Inorganic materials 0.000 claims abstract description 75
- 239000002184 metal Substances 0.000 claims abstract description 75
- 239000012790 adhesive layer Substances 0.000 claims abstract description 60
- 239000004065 semiconductor Substances 0.000 claims abstract description 42
- 238000000151 deposition Methods 0.000 claims abstract description 31
- 239000000945 filler Substances 0.000 claims abstract description 20
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 18
- 238000005137 deposition process Methods 0.000 claims description 11
- 229910052760 oxygen Inorganic materials 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 9
- 239000001301 oxygen Substances 0.000 claims description 9
- 239000002243 precursor Substances 0.000 claims description 4
- 238000011066 ex-situ storage Methods 0.000 claims description 3
- 238000005470 impregnation Methods 0.000 claims description 2
- 239000000758 substrate Substances 0.000 description 31
- 238000005530 etching Methods 0.000 description 29
- 239000003989 dielectric material Substances 0.000 description 26
- 230000015572 biosynthetic process Effects 0.000 description 14
- 238000005229 chemical vapour deposition Methods 0.000 description 14
- 238000000231 atomic layer deposition Methods 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 239000007789 gas Substances 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 230000002829 reductive effect Effects 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000407 epitaxy Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000002791 soaking Methods 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 238000010926 purge Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 230000036962 time dependent Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910017115 AlSb Inorganic materials 0.000 description 1
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- -1 InAlAs Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910004491 TaAlN Inorganic materials 0.000 description 1
- 229910010038 TiAl Inorganic materials 0.000 description 1
- 229910010041 TiAlC Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- CFOAUMXQOCBWNJ-UHFFFAOYSA-N [B].[Si] Chemical compound [B].[Si] CFOAUMXQOCBWNJ-UHFFFAOYSA-N 0.000 description 1
- CHYRFIXHTWWYOX-UHFFFAOYSA-N [B].[Si].[Ge] Chemical compound [B].[Si].[Ge] CHYRFIXHTWWYOX-UHFFFAOYSA-N 0.000 description 1
- IHLNQRLYBMPPKZ-UHFFFAOYSA-N [P].[C].[Si] Chemical compound [P].[C].[Si] IHLNQRLYBMPPKZ-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- HIVGXUNKSAJJDN-UHFFFAOYSA-N [Si].[P] Chemical compound [Si].[P] HIVGXUNKSAJJDN-UHFFFAOYSA-N 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- BVKZGUZCCUSVTD-UHFFFAOYSA-N carbonic acid Chemical compound OC(O)=O BVKZGUZCCUSVTD-UHFFFAOYSA-N 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 239000003638 chemical reducing agent Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000010952 in-situ formation Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Materials Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Ein Verfahren umfasst: Ausbilden eines Gatedielektrikums auf einem Halbleitergebiet, Abscheiden einer Austrittsarbeitsschicht über dem Gatedielektrikum, Abscheiden einer Siliziumschicht über der Austrittsarbeitsschicht, und Abscheiden einer Klebstoffschicht über der Siliziumschicht. Die Austrittsarbeitsschicht, die Siliziumschicht und die Klebstoffschicht werden in-situ abgeschieden. Das Verfahren umfasst ferner: Abscheiden eines Füllmetalls über der Klebstoffschicht; und Durchführen eines Planarisierungsprozesses, wobei verbleibende Abschnitte der Klebstoffschicht, der Siliziumschicht und der Austrittsarbeitsschicht Abschnitte einer Gateelektrode bilden.
Description
- STAND DER TECHNIK
- Metall-Oxid-Halbleiter-Vorrichtungen (MOS-Vorrichtungen) weisen typischerweise Metallgates auf, die ausgebildet werden, um den Poly-Verarmungseffekt in herkömmlichen Polysilizium-Gates zu beheben. Der Poly-Verarmungseffekt tritt auf, wenn die angelegten elektrischen Felder Ladungsträger aus Gategebieten in der Nähe von Gatedielektrika wegfegen, wodurch Verarmungsschichten ausgebildet werden. In einer n-dotierten Polysiliziumschicht weist die Verarmungsschicht ionisierte, nicht bewegliche Donatorstellen auf, wobei in einer p-dotierten Polysiliziumschicht die Verarmungsschicht ionisierte, nicht bewegliche Akzeptorstellen aufweist. Der Verarmungseffekt führt zu einer Erhöhung der effektiven Gatedielektrikumsdicke, wodurch es schwieriger wird, eine Inversionsschicht an der Oberfläche des Halbleiters zu erzeugen.
- Metallgates können mehrere Schichten aufweisen, so dass die verschiedenen Anforderungen von NMOS-Vorrichtungen und PMOS-Vorrichtungen erfüllt werden können. Das Ausbilden von Metallgates umfasst in der Regel ein Entfernen von Dummy-Gatestapeln, um Gräben auszubilden, ein Abscheiden mehrerer Metallschichten, die sich in die Gräben erstrecken, ein Ausbilden von Metallgebieten, um die verbleibenden Abschnitte der Gräben zu füllen, und anschließendes Durchführen eines chemisch-mechanischen Polierprozesses (CMP-Prozesses), um überschüssige Abschnitte der Metallschichten zu entfernen. Die verbleibenden Abschnitte der Metallschichten und Metallgebiete bilden Metallgates.
- Figurenliste
- Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein
-
1 bis6 ,7A ,7B ,8A ,8B ,9 bis18 ,19A und19B zeigen die perspektivischen Ansichten und Querschnittsansichten von Zwischenstufen beim Ausbilden von Fin-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen. -
20 zeigt die TDDB-Daten (zeitanhängiger dielektrischer Durchbruch) eines gemäß einigen Ausführungsformen ausgebildeten Gatestapels. -
21 zeigt ein Beispiel für ein Verteilungsprofil einiger Elemente in einem Gatestapel gemäß einigen Ausführungsformen. -
22 zeigt einen Prozessablauf zum Ausbilden von FinFETs gemäß einigen Ausführungsformen. - AUSFÜHRLICHE BESCHREIBUNG
- Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese stellen selbstverständlich lediglich Beispiele dar und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
- Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „darunter liegend“, „unter“, „unterer“, „darüber liegend“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
- Die Verfahren zum Ausbilden von Metallgates für Transistoren mit einer verbesserten Zuverlässigkeit werden gemäß einigen Ausführungsformen bereitgestellt. Die Zwischenstufen des Ausbildens der Transistoren sind gemäß einigen Ausführungsformen dargestellt. Einige Abwandlungen einiger Ausführungsformen werden besprochen. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um auf gleiche Elemente zu verweisen. Gemäß einigen Ausführungsformen wird das Ausbilden von Fin-Feldeffekttransistoren (FinFETs) als ein Beispiel verwendet, um das Konzept der vorliegenden Offenbarung zu erläutern. Andere Typen von Transistoren, wie z.B. planare Transistoren, Gate-all-Around-Transistoren (GAA-Transistoren) und dergleichen, können ebenfalls unter Anwendung des Konzepts der vorliegenden Offenbarung ausgebildet werden. Ausführungsformen, die hier besprochen werden, sollen Beispiele bereitstellen, um ein Fertigen oder Verwenden des Gegenstands dieser Offenbarung zu ermöglichen, und ein Durchschnittsfachmann wird Modifikationen leicht verstehen, die vorgenommen werden können, während der betrachtete Umfang verschiedener Ausführungsformen erhalten bleibt. Obwohl Ausführungsformen von Verfahren derart besprochen werden können, dass sie in einer bestimmten Reihenfolge durchgeführt werden, können andere Ausführungsformen von Verfahren in einer beliebigen logischen Reihenfolge durchgeführt werden.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein Metallgate mit einer Austrittsarbeitsschicht für einen Transistor ausgebildet. Eine Abdeckschicht und eine Siliziumschicht werden auf einer Oberseite der Austrittsarbeitsschicht hinzugefügt, um die Oxidation der Austrittsarbeitsschicht zu reduzieren. Da die Siliziumschicht oxidiert werden kann, wenn sie Luft ausgesetzt wird, werden die Austrittsarbeitsschicht, die Abdeckschicht, die Siliziumschicht und die Klebstoffschicht über der Siliziumschicht in-situ ausgebildet, wobei keine Vakuumunterbrechung zwischen den Ausbildungsprozessen stattfindet, so dass die Oxidation der Siliziumschicht zumindest reduziert, oder eliminiert, wird. Folglich wird der Gate-Kontaktwiderstand reduziert. Außerdem wird die Zuverlässigkeit eines unter der Austrittsarbeitsschicht liegenden Gatedielektrikums verbessert.
-
1 bis6 ,7A ,7B ,8A ,8B ,9 bis18 ,19A und19B zeigen die Querschnittsansichten und perspektivischen Ansichten von Zwischenstufen im Ausbilden von Fin-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die in diesen Figuren gezeigten Prozesse sind ebenfalls schematisch in dem in22 gezeigten Prozessablauf400 dargestellt. - In
1 wird ein Substrat20 bereitgestellt. Das Substrat20 kann ein Halbleitersubstrat, wie z.B. ein Bulk-Halbleitersubstrat, ein SOI-Substrat (Halbleiter auf einem Isolator) oder dergleichen, sein, das dotiert (z.B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Halbleitersubstrat20 kann ein Teil eines Wafers10 sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht ausgebildet wird. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie z.B. ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Halbleitersubstrats20 Silizium, Germanium, einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid aufweist, einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP aufweist, oder Kombinationen davon aufweisen. - Unter weiterer Bezugnahme auf
1 wird ein Wannengebiet22 im Substrat20 ausgebildet. Der entsprechende Prozess ist als Prozess402 in dem in22 dargestellten Prozessablauf400 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das Wannengebiet22 ein p-Wannengebiet, das durch Implantieren einer p-Verunreinigung, die Bor, Indium oder dergleichen sein kann, in das Substrat20 ausgebildet wird. Gemäß anderen Ausführungsformen der vorliegenden Offenbarung ist das Wannengebiet22 ein n-Wannengebiet, das durch Implantieren einer n-Verunreinigung, die Phosphor, Arsen, Antimon oder dergleichen sein kann, in das Substrat20 ausgebildet wird. Das resultierende Wannengebiet22 kann sich zur oberen Fläche des Substrats20 erstrecken. Die Konzentration der n- oder p-Verunreinigung kann kleiner gleich 1018 cm-3 sein, wie z.B. im Bereich ungefähr 1017 cm-3 und ungefähr 1018 cm-3. - Unter Bezugnahme auf
2 werden Isolationsgebiete24 derart ausgebildet, dass sie sich von einer oberen Fläche des Substrats20 in das Substrat20 erstrecken. Die Isolationsgebiete24 werden nachstehend alternativ als STI-Gebiete (flache Grabenisolation) bezeichnet. Der entsprechende Prozess ist als Prozess404 in dem in22 dargestellten Prozessablauf400 gezeigt. Die Abschnitte des Substrats20 zwischen benachbarten STI-Gebieten24 werden als Halbleiterstege26 bezeichnet. Um die STI-Gebiete24 auszubilden, können eine Pad-Oxidschicht28 und eine Hartmaskenschicht30 auf dem Halbleitersubstrat20 ausgebildet werden und werden dann strukturiert. Die Pad-Oxidschicht28 kann ein dünner Film sein, der aus Siliziumoxid ausgebildet wird. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Pad-Oxidschicht28 in einem thermischen Oxidationsprozess ausgebildet, wobei eine obere Flächenschicht des Halbleitersubstrats20 oxidiert wird. Die Pad-Oxidschicht28 wirkt als eine Haftschicht zwischen dem Halbleitersubstrat20 und der Hartmaskenschicht30 . Die Pad-Oxidschicht28 kann auch als eine Ätzstoppschicht zum Ätzen der Hartmaskenschicht30 wirken. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Hartmaskenschicht30 aus Siliziumnitrid zum Beispiel unter Verwendung einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD) ausgebildet. Gemäß anderen Ausführungsformen der vorliegenden Offenbarung wird die Hartmaskenschicht30 unter Verwendung einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD) ausgebildet. Ein Fotolack (nicht dargestellt) wird auf der Hartmaskenschicht30 ausgebildet und dann strukturiert. Die Hartmaskenschicht30 wird dann unter Verwendung des strukturierten Fotolacks als einer Ätzmaske strukturiert, um Hartmasken30 auszubilden, wie in2 dargestellt. - Als Nächstes wird die strukturierte Hartmaskenschicht
30 als eine Ätzmaske verwendet, um die Pad-Oxidschicht28 und das Substrat20 zu ätzen, worauf ein Füllen der resultierenden Gräben im Substrat20 mit einem dielektrischen Material (mit dielektrischen Materialien) folgt. Ein Planarisierungsprozess, wie z.B. ein chemisch-mechanischer Polierprozess (CMP-Prozess) oder ein mechanischer Schleifprozess, wird durchgeführt, um überschüssige Abschnitte der dielektrischen Materialien zu entfernen, und die verbleibenden Abschnitte des dielektrischen Materials (Materialien) stellen die STI-Gebiete24 dar. Die STI-Gebiete24 können ein Liner-Dielektrikum (nicht dargestellt) aufweisen, das ein thermisches Oxid sein kann, welches durch die thermische Oxidation einer Flächenschicht des Substrats20 ausgebildet wird. Das Liner-Dielektrikum kann auch eine abgeschiedene Siliziumoxid-Schicht, Siliziumnitrid-Schicht oder dergleichen sein, die zum Beispiel unter Verwendung einer Atomlagenabscheidung (ALD), einer chemischen Gasphasenabscheidung mit Verwendung von hochdichtem Plasma (HDPCVD), einer chemischen Gasphasenabscheidung (CVD) oder dergleichen ausgebildet wird. Die STI-Gebiete24 weisen außerdem ein dielektrisches Material über dem Liner-Oxid auf, wobei das dielektrische Material unter Verwendung einer fließfähigen chemischen Gasphasenabscheidung (Flowable Chemical Vapor Deposition, FCVD), einer Rotationsbeschichtung oder dergleichen ausgebildet werden kann. Das dielektrische Material über dem Liner-Dielektrikum kann gemäß einigen Ausführungsformen Siliziumoxid aufweisen. - Die oberen Flächen der Hartmaskenschichten
30 und die oberen Flächen der STI-Gebiete24 können im Wesentlichen auf gleicher Höhe miteinander liegen. Halbleiterstege26 befinden sich zwischen benachbarten STI-Gebieten24 . Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstege26 Teile des Ursprungssubstrats20 , und daher ist das Material der Halbleiterstege26 jenem des Substrats20 gleich. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstege26 Ersatzstege, die durch Ätzen der Abschnitte des Substrats20 zwischen den STI-Gebieten24 , um Aussparungen auszubilden, und Durchführen einer Epitaxie, um ein anderes Halbleitermaterial in den Aussparungen wiederaufzuwachsen, ausgebildet werden. Dementsprechend werden die Halbleiterstege26 aus einem Halbleitermaterial ausgebildet, das von jenem des Substrats20 verschieden ist. Gemäß einigen Ausführungsformen werden die Halbleiterstege26 aus Siliziumgermanium, Siliziumkohlenstoff oder einem III-IV-Verbindungshalbleitermaterial ausgebildet. - Unter Bezugnahme auf
3 werden die STI-Gebiete24 ausgespart, so dass die oberen Abschnitte der Halbleiterstege26 höher hervorstehen als die oberen Flächen24A der verbleibenden Abschnitte der STI-Gebiete24 , um hervorstehende Finnen36 auszubilden. Der entsprechende Prozess ist als Prozess406 in dem in22 dargestellten Prozessablauf400 gezeigt. Das Ätzen kann unter Verwendung eines Trockenätzprozesses durchgeführt werden, wobei zum Beispiel HF3 und NH3 als die Ätzgase verwendet werden. Während des Ätzprozesses kann ein Plasma erzeugt werden. Argon kann ebenfalls aufgenommen werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird das Aussparen der STI-Gebiete24 unter Verwendung eines Nassätzprozesses durchgeführt. Die Ätzchemikalie kann zum Beispiel HF aufweisen. - In vorstehend dargestellten Ausführungsformen können die Finnen durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer fotolithografischer Prozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse umfassen, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als dies ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert. Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstjustierungsprozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Spacer, oder Dorne, können dann zum Strukturieren der Finnen verwendet werden.
- Unter Bezugnahme auf
4 werden Dummy-Gatestapel38 derart ausgebildet, dass sie sich auf den oberen Flächen und den Seitenwänden der (hervorstehenden) Finnen36 erstrecken. Der entsprechende Prozess ist als Prozess408 in dem in22 dargestellten Prozessablauf400 gezeigt. Die Dummy-Gatestapel38 können Dummy-Gatedielektrika40 und Dummy-Gateelektroden42 über den Dummy-Gatedielektrika40 aufweisen. Die Dummy-Gateelektroden42 können zum Beispiel unter Verwendung von Polysilizium ausgebildet werden, und andere Materialien können ebenfalls verwendet werden. Jeder der Dummy-Gatestapel38 kann außerdem eine (oder mehrere) Hartmaskenschicht44 über den Dummy-Gateelektroden42 aufweisen. Die Hartmaskenschichten44 können aus Siliziumnitrid, Siliziumoxid, Siliziumkohlenstoffnitrid oder Mehrfachschichten davon ausgebildet werden. Die Dummy-Gatestapel38 können eine einzelne oder mehrere der hervorstehenden Finnen36 und/oder STI-Gebiete24 überschneiden. Die Dummy-Gatestapel38 weisen außerdem Längsrichtungen auf, die senkrecht zu den Längsrichtungen der hervorstehenden Finnen36 sind. - Als Nächstes werden Gatespacer
46 auf den Seitenwänden der Dummy-Gatestapel38 ausgebildet. Der entsprechende Prozess ist auch als Prozess408 in dem in22 dargestellten Prozessablauf400 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Gatespacer46 aus einem dielektrischen Material (Materialien), wie z.B. Siliziumnitrid, Siliziumkohlenstoffnitrid oder dergleichen, ausgebildet und können eine einschichtige Struktur oder eine mehrschichtige Struktur, die mehrere dielektrische Schichten aufweist, aufweisen. - Ein Ätzprozess wird dann durchgeführt, um die Abschnitte der hervorstehenden Finnen
36 zu ätzen, die nicht mit den Dummy-Gatestapeln38 und den Gatespacern46 abgedeckt sind, was zu der in5 dargestellten Struktur führt. Der entsprechende Prozess ist als Prozess410 in dem in22 dargestellten Prozessablauf400 gezeigt. Das Aussparen kann anisotrop sein, und daher werden die Abschnitte der Finnen36 , die direkt unter den Dummy-Gatestapeln38 und den Gatespacern46 liegen, geschützt, und sie werden nicht geätzt. Die oberen Flächen der ausgesparten Halbleiterstege26 können gemäß einigen Ausführungsformen niedriger sein als die oberen Flächen24A der STI-Gebiete24 . Die Aussparungen50 werden dementsprechend ausgebildet. Die Aussparungen50 weisen Abschnitte, die auf den gegenüberliegenden Seiten der Dummy-Gatestapel38 angeordnet sind, und Abschnitte zwischen den verbleibenden Abschnitten der hervorstehenden Finnen36 auf. - Als Nächstes werden epitaktische Gebiete (Source-/Draingebiete)
54 ausgebildet, indem ein Halbleitermaterial in den Aussparungen50 (mithilfe von Epitaxie) selektiv aufgewachsen wird, was zur Struktur in6 führt. Der entsprechende Prozess ist als Prozess412 in dem in22 dargestellten Prozessablauf400 gezeigt. Je nachdem, ob der resultierende FinFET ein p-FinFET oder ein n-FinFET ist, kann eine p- oder eine n-Verunreinigung mit dem Fortschreiten der Epitaxie in-situ dotiert werden. Wenn zum Beispiel der resultierende FinFET ein p-FinFET ist, kann Siliziumgermanium-Bor (SiGeB), Siliziumbor (SiB) oder dergleichen, aufgewachsen werden. Wenn, umgekehrt, der resultierende FinFET ein n-FinFET ist, kann Silizium-Phosphor (SiP), Silizium-Kohlenstoff-Phosphor (SiCP) oder dergleichen, aufgewachsen werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung weisen die epitaktischen Gebiete54 III-V-Verbindungshalbleiter auf, wie z.B. GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder Mehrfachschichten davon. Nachdem die Aussparungen50 mit den epitaktischen Gebieten54 gefüllt wurden, verursacht das weitere epitaktische Wachstum der epitaktischen Gebiete54 , dass sich die epitaktischen Gebiete54 horizontal erweitern, und es können Rautenflächen ausgebildet werden. Das weitere Wachstum der epitaktischen Gebiete54 kann außerdem verursachen, dass sich benachbarte epitaktische Gebiete54 miteinander vereinigen. Hohlräume (Luftspalte)56 können erzeugt werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann das Ausbilden der epitaktischen Gebiete54 abgeschlossen werden, wenn die obere Fläche der epitaktischen Gebiete54 weiterhin wellig ist, oder wenn die obere Fläche der vereinigten epitaktischen Gebiete54 plan geworden ist, was durch weiteres Aufwachsen der vereinigten epitaktischen Gebiete54 erzielt wird, wie in6 dargestellt. - Nach dem epitaktischen Prozess kann eine p- oder eine n-Verunreinigung in die epitaktischen Gebiete
54 implantiert werden, um Source- und Draingebiete auszubilden, die auch unter Verwendung des Bezugszeichens54 gekennzeichnet sind. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird der Implantationsschritt übersprungen, wenn die epitaktischen Gebiete54 mit der p- oder n-Verunreinigung während der Epitaxie in-situ dotiert werden. -
7A zeigt eine perspektivische Ansicht der Struktur nach dem Ausbilden einer Kontaktätzstoppschicht (CESL)58 und einer dielektrischen Zwischenschicht (ILD)60 . Der entsprechende Prozess ist als Prozess414 in dem in22 dargestellten Prozessablauf400 gezeigt. Die CESL58 kann aus Siliziumoxid, Siliziumnitrid, Siliziumkohlenstoffnitrid oder dergleichen ausgebildet werden und kann unter Verwendung einer CVD, einer ALD oder dergleichen ausgebildet werden. Die ILD60 kann ein dielektrisches Material aufweisen, das zum Beispiel unter Verwendung einer FCDV, einer Spin-on-Beschichtung, einer CVD oder eines anderen Abscheidungsverfahrens ausgebildet wird. Die ILD60 kann aus einem sauerstoffhaltigen dielektrischen Material, das ein Siliziumoxid-basiertes Material, wie z.B. Siliziumoxid, Phosphorsilikatglas (PSG), Borosilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG) oder dergleichen sein kann, ausgebildet werden. Ein Planarisierungsprozess, wie z.B. ein CMP-Prozess oder ein mechanischer Schleifprozess, kann durchgeführt werden, um die oberen Flächen der ILD60 , der Dummy-Gatestapel38 und der Gatespacer46 miteinander zu ebenen. -
7B zeigt die Querschnittsansichten einer Zwischenstruktur beim Ausbilden eines ersten FinFET, eines zweiten FinFET und eines dritten FinFET (198, 298 und 398 in19A) auf demselben Substrat20 . Es versteht sich, dass FinFETs Beispiele sind und andere Typen von Transistoren, wie z.B. Nanofolien-Transistoren, Nanodraht-Transistoren, planare Transistoren, Gate-all-Around-Transistoren oder dergleichen ebenfalls durch Anwenden des Konzepts der vorliegenden Offenbarung ausgebildet werden können. Gemäß einigen Ausführungsformen werden der erste FinFET, der zweite FinFET und der dritte FinFET jeweils in Vorrichtungsgebieten100 ,200 bzw.300 ausgebildet. Gemäß einigen Ausführungsformen sind die drei FinFETs, wie in den dargestellten Ausführungsbeispielen gezeigt, n-FinFETs. Gemäß alternativen Ausführungsformen sind die drei FinFETs p-FinFETs. Gemäß noch anderen Ausführungsformen weisen die drei FinFETs die Mischung aus n-FinFET(s) und p-FinFET(s) in einer beliebigen Kombination auf. Die Querschnittsansicht jedes von dem ersten FinFET, dem zweiten FinFET und dem dritten FinFET kann der Querschnittsansicht entsprechen, die aus der vertikalen Ebene erzielt wird, welche die Linie 7B-7B in7A enthält. - Um die Merkmale im ersten FinFET, dem zweiten FinFET und dem dritten FinFET zu unterscheiden, können die Merkmale im Vorrichtungsgebiet
100 unter Verwendung der Bezugszeichen der entsprechenden Merkmale in7A plus der Zahl100 repräsentiert sein, und die Merkmale im Vorrichtungsgebiet200 in7B können unter Verwendung der Bezugszeichen der entsprechenden Figuren in7A plus der Zahl200 repräsentiert sein. Gleichermaßen können die Merkmale im dritten FinFET im Vorrichtungsgebiet300 unter Verwendung der Bezugszeichen der entsprechenden Merkmale in7A plus der Zahl300 repräsentiert sein. Zum Beispiel entsprechen die Source-/Draingebiete154 ,254 und354 in7B den Source-/Draingebieten54 in7A und die Gatespacer146 ,246 und346 in7B entsprechen den Gatespacern46 in7A . Die entsprechenden Merkmale in Vorrichtungsgebieten100 ,200 und300 können in einem gemeinsamen Prozess, mit einigen der Beispielprozesse, die in nachstehenden Abschnitten besprochen sind, ausgebildet werden, oder sie können in separaten Prozessen ausgebildet werden. - Nachdem die in
7A und7B gezeigte Struktur ausgebildet wurde, werden die Dummy-Gatestapel138 ,238 und338 in7B durch Metallgates und Ersatz-Gatedielektrika ersetzt, wie in8A ,8B und9 bis18 dargestellt. In diesen Figuren sind die oberen Flächen24A der STI-Gebiete24 dargestellt, und die Halbleiterfinnen124' ,224' und324' stehen höher hervor als die oberen Flächen24A der jeweiligen benachbarten STI-Gebiete24 . - Um die Ersatzgates auszubilden, werden die Hartmaskenschichten
144 ,244 und344 , die Dummy-Gateelektroden142 ,242 und343 und die Dummy-Gatedielektrika140 ,240 und340 , wie in7A und7B dargestellt, zuerst entfernt, wodurch Gräben62 ausgebildet werden, wie in8A gezeigt. Der entsprechende Prozess ist als Prozess416 in dem in22 dargestellten Prozessablauf400 gezeigt. Die Gräben62 in8A entsprechen dem Graben162 im Vorrichtungsgebiet100 , dem Graben262 im Vorrichtungsgebiet200 und dem Graben362 im Vorrichtungsgebiet300 , wie in8B dargestellt. Die oberen Flächen und die Seitenwände der hervorstehenden Finnen124' ,224' und324' werden jeweils zu den Gräben162 ,262 bzw.362 freigelegt. - Als Nächstes werden unter Bezugnahme auf
9 Gatedielektrika161 ,261 und361 ausgebildet, die sich jeweils in die Gräben162 ,262 bzw.362 erstrecken. Der entsprechende Prozess ist als Prozess418 in dem in22 dargestellten Prozessablauf400 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weisen die Gatedielektrika Grenzflächenschichten (ILs)164 ,264 und364 auf, die jeweils auf den freilegten Flächen der hervorstehenden Finnen124' ,224' bzw.324' ausgebildet sind. Jede der IL164 ,264 und364 kann eine Oxidschicht, wie z.B. eine Siliziumoxidschicht, aufweisen, die mithilfe der thermischen Oxidation der hervorstehenden Finnen124' ,224' und324' , eines chemischen Oxidationsprozesses oder eines Abscheidungsprozesses ausgebildet werden können. Die Gatedielektrika können ebenfalls High-k-Dielektrikumsschichten166 ,266 und366 über den entsprechenden ILs164 ,264 und364 aufweisen. Jede der High-k-Dielektrikumsschichten166 ,266 und366 kann aus Lanthanoxid, Hafniumoxid, Aluminiumoxid, Zirkoniumoxid oder dergleichen ausgebildet werden. Die Dielektrizitätskonstante (der k-Wert) des High-k-Dielektrikumsmaterials ist höher als 3,9, und kann höher als ungefähr 7 sein. Die High-k-Dielektrikumsschichten166 ,266 und366 liegen über den jeweiligen darunterliegenden ILs164 ,264 und364 und können sie kontaktieren. Die High-k-Dielektrikumsschichten166 ,266 und366 werden als konforme Schichten ausgebildet und erstrecken sich jeweils auf den Seitenwänden der hervorstehenden Finnen124' ,224' bzw.324' und der oberen Fläche und den Seitenwänden der Gatespacer146 ,246 bzw.346 . Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die High-k-Dielektrikumsschichten166 ,266 und366 unter Verwendung einer ALD oder CVD ausgebildet. Die High-k-Dielektrikumsschichten166 ,266 und366 können Abschnitte derselben dielektrischen Schicht sein und werden gleichzeitig unter Verwendung desselben Materials mit der gleichen Dicke oder mit verschiedenen Materialien und/oder verschiedenen Dicken separat ausgebildet. -
9 zeigt ferner das Ausbilden der ersten metallhaltigen Schichten168 ,268 und368 , die in einem gemeinsamen Abscheidungsprozess (und Abschnitte einer selben flächendeckenden Schicht sein können) oder separaten Abscheidungsprozessen ausgebildet werden können. Der entsprechende Prozess ist als Prozess420 in dem in22 dargestellten Prozessablauf400 gezeigt. Die Abschnitte der flächendeckenden Schicht, die sich in die p-FinFET-Gebiete erstrecken, können als die Austrittsarbeitsschichten der p-FinFETs verwendet werden. Gemäß einigen Ausführungsformen weisen die metallhaltigen Schichten168 ,268 und368 Titannitrid, Tantalnitrid oder dergleichen auf. Die metallhaltigen Schichten168 ,268 und368 können unter Verwendung eines konformen Abscheidungsverfahrens, wie z.B. einer Atomlagenabscheidung (ALD), einer chemischen Gasphasenabscheidung (CVD) oder dergleichen, ausgebildet werden. Die DickeT1 der metallhaltigen Schichten168 ,268 und368 kann im Bereich zwischen ungefähr 5 Å und ungefähr 50 Å liegen. -
10 zeigt das Ausbilden einer ersten Ätzmaske, die Ätzmasken (Abschnitte)170 und370 jeweils in den Vorrichtungsgebieten100 bzw.300 aufweist. Der entsprechende Prozess ist als Prozess422 in dem in22 dargestellten Prozessablauf400 gezeigt. Gemäß einigen Ausführungsformen weisen die Ätzmasken170 und370 untere Antireflexbeschichtungen (BARC) und Fotolackschichten über den BARCs auf. Hartmasken (nicht dargestellt) können derart ausgebildet sein, dass sie unter den BARCs liegen, oder nicht. Gemäß einigen Ausführungsformen können die Hartmasken eine Metalloxidschicht, wie z.B. eine Aluminiumoxidschicht, und eine Metallnitridschicht, wie z.B. eine Titannitridschicht, über der Metalloxidschicht aufweisen. Die metallhaltige Schicht268 ist durch die Ätzmasken freigelegt. - Die freigelegte metallhaltige Schicht
268 wird in einem Ätzprozess entfernt, und die High-k-Dielektrikumsschicht266 ist nach dem Ätzprozess freigelegt. Der entsprechende Prozess ist als Prozess424 in dem in22 dargestellten Prozessablauf400 gezeigt. Die resultierende Struktur ist in11 dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Ätzen der metallhaltigen Schicht268 mithilfe eines Nassätzprozesses durchgeführt, während ein Trockenätzprozess ebenfalls verwendet werden kann. - Als Nächstes werden die Ätzmasken
170 und370 entfernt. Die resultierende Struktur ist in12 dargestellt. Gemäß einigen Ausführungsformen kann der Fotolack mithilfe einer Veraschung entfernt werden oder unter Verwendung eines Ätzgases, das Wasserstoff (H2 ) und Stickstoff (N2) aufweist, entfernt werden. Die Hartmasken (falls vorhanden) können unter Verwendung einer Ätzchemikalie entfernt werden, die Ammoniumhydroxid, Wasserstoffperoxid Salzsäure, Kohlensäure und/oder dergleichen aufweisen kann. -
13 bis15 zeigen das Ausbilden von zweiten metallhaltigen Schichten172 und272 jeweils in den Transistorgebieten100 bzw.200 . Unter Bezugnahme auf13 werden metallhaltige Schichten172 ,272 und373 zum Beispiel in einem gemeinsamen Abscheidungsprozess ausgebildet. Der entsprechende Prozess ist als Prozess426 in dem in22 dargestellten Prozessablauf400 gezeigt. Das Material der metallhaltigen Schichten172 ,272 und373 kann jenem der metallhaltigen Schicht168 ähnlich sein. Die DickeT2 der metallhaltigen Schichten172 ,272 und372 kann jener der metallhaltigen Schicht168 ähnlich sein. Je nach der beabsichtigten Größe der Einstellung von Schwellenspannungen der Transistoren in den Vorrichtungsgebieten100 und200 kann die DickeT2 größer, gleich oder kleiner als die Dicke T1 der metallhaltigen Schicht168 sein. Zum Beispiel kann das Verhältnis T1/T2 gemäß einigen Ausführungsformen der vorliegenden Offenbarung im Bereich zwischen ungefähr 0,5 und ungefähr 2,0 liegen. -
14 zeigt das Ausbilden einer zweiten Ätzmaske, die Ätzmasken174 und274 jeweils in Vorrichtungsgebieten100 bzw.200 aufweist, welche in einem gemeinsamen Abscheidungsprozess, auf den ein gemeinsamer lithografischer Prozess folgt, ausgebildet werden. Der entsprechende Prozess ist als Prozess428 in dem in22 dargestellten Prozessablauf400 gezeigt. Das Material, die Struktur und das Ausbildungsverfahren der Ätzmasken174 und274 können aus derselben Gruppe von in Frage kommenden Materialien, Strukturen und Ausbildungsverfahren der Ätzmasken170 und370 (10 ) ausgewählt werden. In anschließenden Prozessen werden die metallhaltigen Schichten373 und368 mithilfe eines Ätzprozesses entfernt. Der entsprechende Prozess ist als Prozess430 in dem in22 dargestellten Prozessablauf400 gezeigt. Während des Ätzprozesses werden die Ätzmasken174 und274 verwendet, um die metallhaltigen Schichten168 und172 im Vorrichtungsgebiet100 und die metallhaltige Schicht272 im Vorrichtungsgebiet200 zu schützen. Die Ätzmasken174 und274 werden dann entfernt, und die resultierende Struktur ist in15 dargestellt. Der Ätzprozess der metallhaltigen Schichten372 und368 kann dem Ätzprozess der metallhaltigen Schicht268 (10 und11 ) ähnlich sein und die Einzelheiten werden nicht wiederholt. - Wie in den vorhergehenden Strukturierungsprozessen gezeigt, wird die metallhaltige Schicht
368 in demselben Prozess wie das Ätzen der metallhaltigen Schicht372 (15 ) geätzt, und nicht in demselben Prozess zum Ätzen der metallhaltigen Schicht268 (11 ). Dies weist das vorteilhafte Merkmal auf, dass die High-k-Dielektrikumsschicht366 einmal und nicht zweimal den Ätzchemikalien ausgesetzt wird. Dies reduziert den Verlust in der High-k-Dielektrikumsschicht366 , der durch das Überätzen der metallhaltigen Schichten verursacht wird. Die High-k-Dielektrikumsschicht366 wird auf diese Weise freigelegt, wie in15 dargestellt. - Als Nächstes werden mehrere Schichten abgeschieden, um die Gräben
162 ,262 und362 zu füllen, und die resultierende Struktur ist in16 dargestellt. Die gestapelten Schichten weisen eine Austrittsarbeitsschicht76 , eine Abdeckschicht78 , eine Silizium-Abdeckschicht80 und eine Klebstoffschicht82 auf. Der entsprechende Prozess ist als Prozess432 in dem in22 dargestellten Prozessablauf400 gezeigt. Die gestapelten Schichten76 ,78 ,80 und82 werden in einem selben Herstellungswerkzeug ohne eine Vakuumunterbrechung dazwischen in-situ abgeschieden. Alternativ ausgedrückt befindet sich der Wafer10 in einer gesamten Zeitdauer, die zu einem ersten Zeitpunkt beginnt, zu dem die Abscheidung der Austrittsarbeitsschicht76 begonnen wird, und zu einem zweiten Zeitpunkt endet, zu dem die Abscheidung der Klebstoffschicht82 abgeschlossen wird, in einer Vakuumumgebung ohne eine Vakuumunterbrechung. Außerdem wird der Wafer10 während der gesamten Zeitdauer zwischen dem ersten Zeitpunkt und dem zweiten Zeitpunkt sauerstoffhaltigen Gasen, wie z.B. O2, O3 oder dergleichen, nicht ausgesetzt und wird Wasserdampf nicht ausgesetzt. Das Ausbilden der gestapelten Schichten kann andererseits ex-situ zum Ausbilden der metallhaltigen Schichten172 und272 mit einer Vakuumunterbrechung dazwischen stattfinden. Jede von der Austrittsarbeitsschicht76 , der Abdeckschicht78 , der Silizium-Abdeckschicht80 und der Klebstoffschicht82 weist Abschnitte in den Vorrichtungsgebieten100 ,200 und300 auf. Die Austrittsarbeitsschicht76 weist Abschnitte176 ,276 und376 auf. Die Abdeckschicht78 weist Abschnitte178 ,278 und378 auf. Die Silizium-Abdeckschicht80 weist Abschnitte180 ,280 und380 auf. Die Klebstoffschicht82 weist Abschnitte182 ,282 und382 auf. - Gemäß einigen Ausführungsformen wird die Austrittsarbeitsschicht
76 , die Abschnitte176 ,276 und376 jeweils in den Vorrichtungsgebieten100 ,20 bzw.300 aufweist, unter Verwendung einer ALD, einer CVD oder dergleichen ausgebildet. Die Materialien können eine aluminiumbasierte Schicht aufweisen, die aus TiAl, TiAlN, TiAlC, TaAlN, TaAlC oder dergleichen, die Austrittsarbeitsmaterialien des n-Typs sind, ausgebildet sein oder diese aufweisen kann. Die Dicke der Austrittsarbeitsschicht76 kann gemäß einigen Ausführungsformen im Bereich zwischen ungefähr 15 Å und ungefähr 50 Å liegen. - Gemäß einigen Ausführungsformen wird die Abdeckschicht
78 , die Abschnitte178 ,278 und378 jeweils in den Vorrichtungsgebieten100 ,200 bzw.300 aufweist, über der Austrittsarbeitsschicht76 abgeschieden. Die Abdeckschicht78 kann aus TiN, TaN oder dergleichen, die unter Verwendung eines Verfahrens, wie z.B. einer ALD, einer CVD oder dergleichen, abgeschieden werden können, ausgebildet sein oder weist diese auf. Die Dicke der Abdeckschicht78 kann kleiner sein als ungefähr 10 Å. - Als Nächstes wird die Silizium-Abdeckschicht
80 , die jeweils die Abschnitte180 ,280 bzw.380 in den Vorrichtungsgebieten100 ,200 bzw.300 aufweist, über der Abdeckschicht78 abgeschieden. Gemäß einigen Ausführungsformen wird das Abscheiden der Silizium-Abdeckschicht durch Zuführen eines Prozessgases (Prozessgase), die eine siliziumbasierte Vorstufe, wie z.B. Silan (SiH4), Disilan (Si2H6) oder Kombinationen davon aufweist (aufweisen), in das jeweilige Herstellungswerkzeug durchgeführt. Andere Gase, wie z.B. Ar, He, N2 oder dergleichen, können den Prozessgasen hinzugefügt werden. Der Ausbildungsprozess umfasst thermisches Tränken, wobei die Temperatur des thermischen Tränkprozesses im Bereich zwischen ungefähr 300°C und ungefähr 500°C liegen kann. Die Dauer des thermischen Tränkprozesses kann im Bereich zwischen ungefähr 0,5 Minuten und ungefähr 3 Minuten liegen. Während des thermischen Tränkprozesses kann der Teildruck der siliziumbasierten Vorstufe im Bereich zwischen ungefähr 10 Torr und ungefähr 35 Torr liegen. Die Dicke der resultierenden Silizium-Abdeckschicht80 kann kleiner sein als ungefähr 12 Å, und kann im Bereich zwischen ungefähr 5 Ä und ungefähr 12 Å liegen. Die abgeschiedene Silizium-Abdeckschicht80 kann Atome von elementarem Silizium aufweisen, ohne eine Verbindung mit anderen Elementen zu bilden, und der Atomprozentsatz von Siliziumatomen in der Silizium-Abdeckschicht80 , wie abgeschieden, kann größer als ungefähr 90 Prozent sein oder zwischen ungefähr 95 Prozent und 100 Prozent liegen. - Als Nächstes wird nach dem Ausbilden der Silizium-Abdeckschicht
82 und ohne eine Vakuumunterbrechung die Klebstoffschicht82 ausgebildet. Gemäß einigen Ausführungsformen weist die Klebstoffschicht82 TiN, TaN oder dergleichen auf. Der Ausbildungsprozess kann ALD, CVD oder dergleichen umfassen. Die Dicke der Klebstoffschicht82 kann kleiner sein als ungefähr 25 Å, und kann kleiner sein als ungefähr 20 Å. Die Dicke der Klebstoffschicht82 kann gemäß einigen Ausführungsformen im Bereich zwischen ungefähr 8 Å und ungefähr 20 Å liegen. Der Prozess zum Ausbilden der Klebstoffschicht82 ist frei von sauerstoffhaltigen Prozessgasen. -
17 zeigt das Abscheiden von Füllmetallgebieten183 ,283 und383 . Der entsprechende Prozess ist als Prozess434 in dem in22 dargestellten Prozessablauf400 gezeigt. Zwischen dem Ausbilden der Klebstoffschicht82 und dem Ausbilden der Füllmetallgebiete183 ,283 und383 kann eine Vakuumunterbrechung auftreten oder nicht. Gemäß einigen Ausführungsformen werden die Füllmetallgebiete183 ,283 und383 aus Wolfram, Kobalt oder dergleichen ausgebildet, das unter Verwendung einer ALD, einer CVD oder dergleichen abgeschieden werden kann. Gemäß einigen Ausführungsformen werden die Füllmetallgebiete183 ,283 und383 aus Wolfram (W) ausgebildet oder sie weisen es auf. Die Vorstufe zum Ausbilden der Füllmetallgebiete183 ,283 und383 kann WF6 und ein Reduktionsmittel, wie z.B. H2, aufweisen. Gemäß einigen Ausführungsformen, in denen die Füllmetallgebiete183 ,283 und383 unter Verwendung einer ALD ausgebildet werden, kann der ALD-Prozess mehrere ALD-Zyklen aufweisen, von denen jeder ein Zuführen von WF6, Spülen von WF6, Zuführen von H2 und Spülen von H2 umfasst. Der Abscheidungsprozess kann ein thermischer Prozess sein, der bei einer erhöhten Temperatur, wie z.B. im Bereich zwischen ungefähr 250°C und ungefähr 400°C, durchgeführt wird. Gemäß alternativen Ausführungsformen wird die Abscheidung der Füllmetallgebiete183 ,283 und383 mithilfe einer CVD, zum Beispiel unter Verwendung von WF6 und H2 als Prozessgase erzielt. Gemäß einigen Ausführungsformen erstrecken sich alle Füllmetallgebiete183 ,283 und383 jeweils in die nicht gefüllten Abschnitte der jeweiligen Gräben162 ,262 bzw.362 (16 ). Gemäß alternativen Ausführungsformen wird entweder der Graben162 oder sowohl der Graben162 als auch 262 nach dem Ausbilden der Abdeckschicht82 vollständig gefüllt, und daher befindet sich entweder das Füllmetallgebiet183 oder sowohl das Füllmetallgebiet183 als auch 283 vollständig außerhalb der jeweiligen Gräben162 und262 . - Nachdem die Gräben vollständig gefüllt wurden, wird ein Planarisierungsprozess durchgeführt, um überschüssige Abschnitte der mehreren Schichten zu entfernen, was zu Gatestapeln
184 ,284 und384 führt, wie in18 dargestellt. Der entsprechende Prozess ist als Prozess436 in dem in22 dargestellten Prozessablauf400 gezeigt. Die Gatestapel184 ,284 und384 weisen jeweils Gateelektroden186 ,286 bzw.386 auf. -
19A zeigt das Ausbilden von selbstjustierenden Masken188 ,288 und388 gemäß einigen Ausführungsformen, das ein Durchführen eines Ätzprozesses umfassen kann, um die Gatestapel184 ,284 und383 auszusparen, so dass Aussparungen ausgebildet werden. Die Aussparungen werden dann mit einem dielektrischen Material gefüllt, worauf ein Planarisierungsprozess folgt, um überschüssige Abschnitte des dielektrischen Materials zu entfernen wobei das verbleibende dielektrische Material Hartmasken188 ,288 und388 bildet. Die Hartmasken188 ,288 und388 können aus Siliziumnitrid, Siliziumoxinitrid, Siliziumoxikohlenstoffnitrid, oder dergleichen ausgebildet werden. - Unter weiterer Bezugnahme auf
19A werden Silizidgebiete195 ,295 und395 und Source-/Drainkontaktstecker196 ,296 und396 ausgebildet, um jeweils mit den Source-/Draingebieten154 ,254 bzw.354 verbunden zu werden. Die Gatekontaktstecker194 ,294 und394 werden ausgebildet, um jeweils mit den Gateelektroden186 ,286 bzw.386 verbunden zu werden. FinFETs 198, 298 und 398 werden auf diese Weise jeweils in den Vorrichtungsgebieten100 ,200 bzw.300 ausgebildet. -
20B zeigt eine perspektivische Ansicht eines FinFET 98, der die FinFETs 198, 298 und 398 repräsentieren kann, wie in20A dargestellt. Ein Gatekontaktstecker94 (der 194, 294 und 394 in20A repräsentiert), Source-/Drainsilizidgebiete95 (die 195, 295 und 395 in20A repräsentieren) und Source-/Drainkontaktstecker96 (die 196, 296 und 396 in20A repräsentieren) sind ebenfalls dargestellt. - Die Transistoren
198 ,298 und398 weisen aufgrund des Einstelleffektes, der durch die unter den jeweiligen Austrittsarbeitsschichten liegenden Schichten verursacht wird, verschiedene Schwellenspannungen auf. Wenn zum Beispiel die Transistoren198 ,298 und398 n-Transistoren sind, weist der Transistor198 Schichten168 und172 unter der jeweiligen Austrittsarbeitsschicht176 auf, der Transistor298 weist Schichten272 unter der entsprechenden Austrittsarbeitsschicht276 auf, und der Transistor398 weist keine Schichten zwischen der Austrittsarbeitsschicht376 und der High-k-Dielektrikumsschicht366 auf. Dementsprechend sind die Schwellenspannungen der Transistoren198 ,298 und398 voneinander verschieden. Wenn die Transistoren198 ,298 und398 n-Transistoren sind, ist die Schwellenspannung des Transistors198 am niedrigsten von den drei, und die Schwellenspannung des Transistors398 ist am höchsten von den drei. - Wie in
16 dargestellt, werden die Austrittsarbeitsschicht76 , die Abdeckschicht78 , die Silizium-Abdeckschicht80 und die Klebstoffschicht82 ohne eine Vakuumunterbrechung zwischen diesen Prozessen in-situ ausgebildet. Dementsprechend können die Abdeckschicht78 und die Silizium-Abdeckschicht80 die Austrittsarbeitsschicht76 wirksam davor schützen, im Freien Sauerstoff, Wasser usw. ausgesetzt zu werden, und die Austrittsarbeitsschicht76 wird nicht nachteilig oxidiert. Da die Klebstoffschicht82 auf der Silizium-Abdeckschicht80 abgeschieden wird, bevor eine Vakuumunterbrechung stattfindet, wird außerdem die Silizium-Abdeckschicht80 nicht oxidiert. Wenn eine Vakuumunterbrechung auftritt und die Silizium-Abdeckschicht80 oxidiert wird, steigt der Gatewiderstand, was verursacht, dass sich die Leistungsfähigkeit des resultierenden Transistors verschlechtert. Es ist zu beachten, dass das Oxid der Silizium-Abdeckschicht den über ihn liegenden Abschnitt nicht vollständig von dem darunterliegenden Abschnitt elektrisch isoliert. Vielmehr steigt der Gatewiderstand Rg. In den Ausführungsformen der vorliegenden Offenbarung kann durch Verhindern, dass die Silizium-Abdeckschicht80 oxidiert wird, der Gatewiderstand Rg um bis zu ungefähr 22 Prozent reduziert werden. - Wenn die Silizium-Abdeckschicht
80 oxidiert wird, muss außerdem die Klebstoffschicht82 dicker ausgebildet werden, um die Funktion des Klebens der darüberliegenden Füllmetallgebiete183 ,283 und383 an die jeweilige darunterliegende Silizium-Abdeckschicht180 ,280 und380 wirksam zu erfüllen. Zum Beispiel muss die Dicke der Klebstoffschicht82 größer sein als ungefähr 25 Å. Andernfalls kann ein Abblättern zwischen der Silizium-Abdeckschicht180 ,280 und380 und dem entsprechenden darüberliegenden Füllmetallgebiet183 ,283 und383 auftreten. In den Ausführungsformen der vorliegenden Offenbarung, da die Silizium-Abdeckschicht82 nicht oxidiert wird, kann jedoch die Dicke der Klebstoffschicht82 wesentlich reduziert werden, zum Beispiel auf den Bereich zwischen ungefähr 8 Å und ungefähr 20 Å, ohne dass ihre klebende Funktion eingebüßt wird. - Ein zusätzliches vorteilhaftes Merkmal des Reduzierens der Dicke der Klebstoffschicht
82 besteht darin, dass durch Reduzieren der Dicke der Klebstoffschicht82 der Abstand zwischen den Füllmetallgebieten183 ,283 und383 und den jeweiligen darunterliegenden High-k-Dielektrikumsschichten166 ,266 und366 reduziert wird. Dementsprechend kann mehr Fluor in den Füllmetallgebieten183 ,283 und383 in die High-k-Dielektrikumsschichten diffundieren. Experimentelle Ergebnisse zeigen an, dass durch Anwenden der Ausführungsformen der vorliegenden Offenbarung die Menge von Fluor, die in die High-K-Gatedielektrika166 ,266 und366 diffundiert ist, um ungefähr 15,9 Prozent in einem einfachen Wafer erhöht werden kann. Dies verbessert wesentlich die Vorrichtungszuverlässigkeit. Zum Beispiel zeigt20 den zeitabhängigen Dielektrikumsdurchbruch (TDDB) Vmax (Y-Achse) der High-k-Gatedielektrika als eine Funktion von Strom Igi (dem Leckstrom, der durch die High-k-Gatedielektrika fließt, X-Achse). Die entsprechenden Experimente wurden bei 125°C durchgeführt. Die Ergebnisse zeigten an, dass der TDDB Vmax 0,99 Volt beträgt, wenn die Dicke der Klebstoffschicht20 Å beträgt (Punkt90 ). Wenn die Ausführungsformen der vorliegenden Offenbarung angewendet werden, und die Dicke der Klebstoffschicht auf 12 Å reduziert wird, wird der TDDB Vmax um ungefähr 80 mV erhöht, was anzeigt, dass die Zuverlässigkeit der High-k-Gatedielektrika erhöht ist. -
21 zeigt ein Beispiel für ein Verteilungsprofil einiger Elemente in der Gateelektrode386 (19A) gemäß einigen Ausführungsformen. Die X-Achse zeigt die Positionen im Gatestapel, und die Y-Achse zeigt die Signalintensität von Elementen. Die Verteilung von Elementen Hf, O, Si, Al und Ti in der High-k-Dielektrikumsschicht366 , der Austrittsarbeitsschicht376 , der (TiN)-Abdeckschicht378 , der Siliziumschicht380 , der (TiN)-Klebstoffschicht382 und dem Füllmetallgebiet383 ist dargestellt. Die Ergebnisse zeigen an, dass sich aufgrund der In-Situ-Abscheidung dieser Schichten kein Sauerstoff an der Grenzfläche zwischen der Siliziumschicht80 und der (TiN)-Klebstoffschicht 382 befindet. - Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch ein In-situ-Ausbilden einer metallhaltigen Abdeckschicht über einer Austrittsarbeitsschicht, und einer Silizium-Abdeckschicht über der metallhaltigen Schicht, wird die Austrittsarbeitsschicht vor Oxidation geschützt. Andererseits neigt die Silizium-Abdeckschicht zur Oxidation, und daher wird ein In-situ-Abscheidungsprozess durchgeführt, um eine Klebstoffschicht auf der Silizium-Abdeckschicht auszubilden und sicherzustellen, dass die Silizium-Abdeckschicht nicht oxidiert ist. Dies ermöglicht wiederum, dass die Klebstoffschicht dünner ausgebildet wird, und die TDDB-bezogene Zuverlässigkeit des Gatedielektrikums des resultierenden Transistors ist verbessert.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren: Ausbilden eines ersten Gatedielektrikums auf einem ersten Halbleitergebiet; Abscheiden einer ersten Austrittsarbeitsschicht über dem ersten Gatedielektrikum; Abscheiden einer ersten Siliziumschicht über der ersten Austrittsarbeitsschicht; Abscheiden einer ersten Klebstoffschicht über der ersten Siliziumschicht, wobei die erste Austrittsarbeitsschicht, die erste Siliziumschicht und die erste Klebstoffschicht in-situ abgeschieden werden; Abscheiden eines ersten Füllmetalls über der ersten Klebstoffschicht; und Durchführen eines Planarisierungsprozesses, wobei verbleibende Abschnitte der ersten Klebstoffschicht, der ersten Siliziumschicht und der ersten Austrittsarbeitsschicht Abschnitte einer Gateelektrode bilden. In einer Ausführungsform umfasst das Verfahren ferner: Abscheiden einer metallhaltigen Abdeckschicht über der ersten Austrittsarbeitsschicht, wobei sich die erste Siliziumschicht ferner über der metallhaltigen Abdeckschicht befindet, und wobei die erste Austrittsarbeitsschicht, die metallhaltige Abdeckschicht, die erste Siliziumschicht und die erste Klebstoffschicht in-situ gebildet werden. In einer Ausführungsform weist die erste Klebstoffschicht Titannitrid auf, und die erste Klebstoffschicht steht in physischem Kontakt mit der ersten Siliziumschicht. In einer Ausführungsform wird die erste Siliziumschicht durch thermisches Tränken eines Wafers, der die erste Austrittsarbeitsschicht aufweist, in einer siliziumbasierten Vorstufe ausgebildet. In einer Ausführungsform umfasst das Verfahren ferner: Ausbilden eines zweiten Gatedielektrikums auf einem zweiten Halbleitergebiet; Abscheiden einer metallhaltigen Schicht über dem zweiten Gatedielektrikum; Abscheiden einer zweiten Austrittsarbeitsschicht über der metallhaltigen Schicht, wobei die metallhaltige Schicht und die zweite Austrittsarbeitsschicht aus verschiedenen Materialien ausgebildet werden; Abscheiden einer zweiten Siliziumschicht über der zweiten Austrittsarbeitsschicht; Abscheiden einer zweiten Klebstoffschicht über der zweiten Siliziumschicht, wobei die zweite Austrittsarbeitsschicht, die zweite Siliziumschicht und die zweite Klebstoffschicht in-situ gebildet werden; und Abscheiden eines zweiten Füllmetalls über der zweiten Klebstoffschicht. In einer Ausführungsform werden die metallhaltige Schicht und die zweite Austrittsarbeitsschicht ex-situ mit einer Vakuumunterbrechung dazwischen durchgeführt. In einer Ausführungsform weist die erste Klebstoffschicht eine Dicke auf, die kleiner ist als 25 Å. In einer Ausführungsform wird während einer Gesamtheit von in-situ-Abscheidungsprozessen zum Abscheiden der ersten Austrittsarbeitsschicht, der ersten Siliziumschicht und der ersten Klebstoffschicht kein Sauerstoff (O2) verwendet.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist eine integrierte Schaltungsvorrichtung auf: ein Halbleitergebiet; ein Gatedielektrikum über dem Halbleitergebiet; eine Austrittsarbeitsschicht über dem Gatedielektrikum; eine Siliziumschicht über der Austrittsarbeitsschicht; eine Klebstoffschicht über der Siliziumschicht und diese kontaktierend; und ein Füllmetallgebiet über der Klebstoffschicht und diese kontaktierend. In einer Ausführungsform weist die Klebstoffschicht eine Dicke auf, die kleiner ist als 25 Å. In einer Ausführungsform weist die Siliziumschicht Atome von elementarem Silizium auf, und die Atome von elementarem Silizium befinden sich in physischem Kontakt mit der Klebstoffschicht. In einer Ausführungsform weist die Klebstoffschicht Tantalnitrid auf. In einer Ausführungsform weist die integrierte Schaltungsvorrichtung ferner eine Titannitridschicht zwischen der Austrittsarbeitsschicht und der Siliziumschicht auf. In einer Ausführungsform ist die Austrittsarbeitsschicht eine n-Austrittsarbeitsschicht. In einer Ausführungsform weist die Siliziumschicht eine Dicke auf, die kleiner ist als ungefähr 10 Å.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist eine Vorrichtung auf: eine Halbleiterfinne; ein High-k-Dielektrikum auf der Halbleiterfinne; eine Austrittsarbeitsschicht über dem High-k-Dielektrikum; eine erste Titannitridschicht über der Austrittsarbeitsschicht; eine Siliziumschicht über der ersten Titannitridschicht; eine zweite Titannitridschicht über der Siliziumschicht, wobei eine Grenzfläche zwischen der Siliziumschicht und der zweiten Titannitridschicht frei von Sauerstoff ist; und ein Füllmetallgebiet über der zweiten Titannitridschicht und diese kontaktierend. In einer Ausführungsform steht die erste Titannitridschicht in physischem Kontakt mit der Austrittsarbeitsschicht. In einer Ausführungsform weist die zweite Titannitridschicht eine Dicke auf, die kleiner ist als 25 Å. In einer Ausführungsform weist die zweite Titannitridschicht eine Dicke in einem Bereich zwischen ungefähr 8 Ä und ungefähr 20 Å auf. In einer Ausführungsform weist die Siliziumschicht eine Dicke auf, die kleiner ist als ungefähr 10 Å.
- Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Verfahren, umfassend: Ausbilden eines ersten Gatedielektrikums auf einem ersten Halbleitergebiet, Abscheiden einer ersten Austrittsarbeitsschicht über dem ersten Gatedielektrikum, Abscheiden einer ersten Siliziumschicht über der ersten Austrittsarbeitsschicht, Abscheiden einer ersten Klebstoffschicht über der ersten Siliziumschicht, wobei die erste Austrittsarbeitsschicht, die erste Siliziumschicht und die erste Klebstoffschicht in-situ abgeschieden werden, Abscheiden eines ersten Füllmetalls über der ersten Klebstoffschicht, und Durchführen eines Planarisierungsprozesses, wobei verbleibende Abschnitte der ersten Klebstoffschicht, der ersten Siliziumschicht und der ersten Austrittsarbeitsschicht Abschnitte einer Gateelektrode bilden.
- Verfahren nach
Anspruch 1 , das ferner ein Abscheiden einer metallhaltigen Abdeckschicht über der ersten Austrittsarbeitsschicht umfasst, wobei sich die erste Siliziumschicht ferner über der metallhaltigen Abdeckschicht befindet, und wobei die erste Austrittsarbeitsschicht, die metallhaltige Abdeckschicht, die erste Siliziumschicht und die erste Klebstoffschicht in-situ ausgebildet werden. - Verfahren nach
Anspruch 1 , wobei die erste Klebstoffschicht Titannitrid aufweist, und die erste Klebstoffschicht in physischem Kontakt mit der ersten Siliziumschicht steht. - Verfahren nach
Anspruch 1 , wobei die erste Siliziumschicht durch thermisches Tränken eines Wafers, der die erste Austrittsarbeitsschicht aufweist, in einer siliziumbasierten Vorstufe ausgebildet wird. - Verfahren nach
Anspruch 1 , weiter umfassend: Ausbilden eines zweiten Gatedielektrikums auf einem zweiten Halbleitergebiet, Abscheiden einer metallhaltigen Schicht über dem zweiten Gatedielektrikum, Abscheiden einer zweiten Austrittsarbeitsschicht über der metallhaltigen Schicht, wobei die metallhaltige Schicht und die zweite Austrittsarbeitsschicht aus verschiedenen Materialien ausgebildet werden, Abscheiden einer zweiten Siliziumschicht über der zweiten Austrittsarbeitsschicht, Abscheiden einer zweiten Klebstoffschicht über der zweiten Siliziumschicht, wobei die zweite Austrittsarbeitsschicht, die zweite Siliziumschicht und die zweite Klebstoffschicht in-situ ausgebildet werden, und Abscheiden eines zweiten Füllmetalls über der zweiten Klebstoffschicht. - Verfahren nach
Anspruch 5 , wobei die metallhaltige Schicht und die zweite Austrittsarbeitsschicht ex-situ mit einer Vakuumunterbrechung dazwischen durchgeführt werden. - Verfahren nach
Anspruch 1 , wobei die erste Klebstoffschicht eine Dicke aufweist, die kleiner ist als 25 Å. - Verfahren nach
Anspruch 1 , wobei während einer Gesamtheit von In-situ-Abscheidungsprozessen zum Abscheiden der ersten Austrittsarbeitsschicht, der ersten Siliziumschicht und der ersten Klebstoffschicht kein Sauerstoff (O2) verwendet wird. - Integrierte Schaltungsvorrichtung, aufweisend: ein Halbleitergebiet, ein Gatedielektrikum über dem Halbleitergebiet, eine Austrittsarbeitsschicht über dem Gatedielektrikum, eine Siliziumschicht über der Austrittsarbeitsschicht, eine Klebstoffschicht über der Siliziumschicht und diese kontaktierend, und ein Füllmetallgebiet über der Klebstoffschicht und diese kontaktierend.
- Integrierte Schaltungsvorrichtung nach
Anspruch 9 , wobei die Klebstoffschicht eine Dicke aufweist, die kleiner ist als 25 Å. - Integrierte Schaltungsvorrichtung nach
Anspruch 9 , wobei die Siliziumschicht Atome von elementarem Silizium aufweist. - Integrierte Schaltungsvorrichtung nach
Anspruch 9 , wobei die Klebstoffschicht Titannitrid aufweist. - Integrierte Schaltungsvorrichtung nach
Anspruch 9 , die ferner eine Titannitridschicht zwischen der Austrittsarbeitsschicht und der Siliziumschicht aufweist. - Integrierte Schaltungsvorrichtung nach
Anspruch 9 , wobei die Austrittsarbeitsschicht eine n-Austrittsarbeitsschicht ist. - Integrierte Schaltungsvorrichtung nach
Anspruch 9 , wobei die Siliziumschicht eine Dicke aufweist, die kleiner ist als ungefähr 10 Å. - Vorrichtung, aufweisend: eine Halbleiterfinne, ein High-k-Dielektrikum auf der Halbleiterfinne, eine Austrittsarbeitsschicht über dem High-k-Dielektrikum, eine erste Titannitridschicht über der Austrittsarbeitsschicht, eine Siliziumschicht über der ersten Titannitridschicht, eine zweite Titannitridschicht über der Siliziumschicht, wobei eine Grenzfläche zwischen der Siliziumschicht und der zweiten Titannitridschicht frei von Sauerstoff ist, und ein Füllmetallgebiet über der zweiten Titannitridschicht und diese kontaktierend.
- Vorrichtung nach
Anspruch 16 , wobei die erste Titannitridschicht in physischem Kontakt mit der Austrittsarbeitsschicht steht. - Vorrichtung nach
Anspruch 16 , wobei die zweite Titannitridschicht eine Dicke aufweist, die kleiner ist als 25 Å. - Vorrichtung nach
Anspruch 16 , wobei die zweite Titannitridschicht eine Dicke in einem Bereich zwischen ungefähr 8 Ä und ungefähr 20 Å aufweist. - Vorrichtung nach
Anspruch 16 , wobei die Siliziumschicht eine Dicke aufweist, die kleiner ist als ungefähr 10 Ä.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/877,708 US11430698B2 (en) | 2020-05-19 | 2020-05-19 | In-situ formation of metal gate modulators |
US16/877,708 | 2020-05-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102020114991A1 true DE102020114991A1 (de) | 2021-11-25 |
DE102020114991B4 DE102020114991B4 (de) | 2024-09-19 |
Family
ID=77085862
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102020114991.3A Active DE102020114991B4 (de) | 2020-05-19 | 2020-06-05 | In-situ-ausbilden von metallgate-modulatoren |
Country Status (5)
Country | Link |
---|---|
US (3) | US11430698B2 (de) |
KR (1) | KR102447138B1 (de) |
CN (1) | CN113224006A (de) |
DE (1) | DE102020114991B4 (de) |
TW (1) | TWI785590B (de) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11430698B2 (en) * | 2020-05-19 | 2022-08-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | In-situ formation of metal gate modulators |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130049091A1 (en) | 2011-08-30 | 2013-02-28 | Elpida Memory, Inc. | Semiconductor device |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6861350B1 (en) * | 2003-06-19 | 2005-03-01 | Advanced Micro Devices, Inc. | Method of manufacturing semiconductor device comprising silicon-rich tasin metal gate electrode |
TWI478244B (zh) | 2010-02-10 | 2015-03-21 | Globalfoundries Us Inc | 具有經摻雜之含矽蓋層的金氧半導體裝置及其製造方法 |
KR101282343B1 (ko) * | 2010-07-30 | 2013-07-04 | 에스케이하이닉스 주식회사 | 금속게이트를 갖는 반도체장치 및 그 제조 방법 |
KR101753259B1 (ko) * | 2011-09-15 | 2017-07-06 | 에스케이하이닉스 주식회사 | 반도체장치 제조 방법 |
US9607904B2 (en) * | 2013-03-11 | 2017-03-28 | Intermolecular, Inc. | Atomic layer deposition of HfAlC as a metal gate workfunction material in MOS devices |
US9922880B2 (en) * | 2014-09-26 | 2018-03-20 | Qualcomm Incorporated | Method and apparatus of multi threshold voltage CMOS |
US9941376B2 (en) | 2015-04-30 | 2018-04-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gate scheme for device and methods of forming |
US9947540B2 (en) | 2015-07-31 | 2018-04-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pre-deposition treatment and atomic layer deposition (ALD) process and structures formed thereby |
CN106601605B (zh) * | 2015-10-19 | 2020-02-28 | 中芯国际集成电路制造(北京)有限公司 | 栅极堆叠结构、nmos器件、半导体装置及其制造方法 |
US9799745B2 (en) * | 2015-10-20 | 2017-10-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Atomic layer deposition methods and structures thereof |
US10008574B2 (en) | 2015-11-30 | 2018-06-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate structure and method of fabricating the same |
TWI712084B (zh) | 2016-11-17 | 2020-12-01 | 聯華電子股份有限公司 | 半導體裝置以及其製作方法 |
CN106602605B (zh) * | 2017-01-03 | 2024-05-03 | 珠海格力电器股份有限公司 | 光伏阵列的最大功率点跟踪控制系统及光伏空调系统 |
KR20180102273A (ko) | 2017-03-07 | 2018-09-17 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
KR102341721B1 (ko) * | 2017-09-08 | 2021-12-23 | 삼성전자주식회사 | 반도체 소자 |
US10854459B2 (en) | 2017-09-28 | 2020-12-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate structure passivating species drive-in method and structure formed thereby |
KR102481284B1 (ko) | 2018-04-10 | 2022-12-27 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
US10629700B1 (en) * | 2018-09-28 | 2020-04-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | High-K metal gate process and device |
US11501999B2 (en) | 2018-09-28 | 2022-11-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cobalt fill for gate structures |
CN110970303B (zh) | 2018-09-28 | 2024-06-21 | 台湾积体电路制造股份有限公司 | 半导体器件及其形成方法 |
US11282938B2 (en) | 2018-09-28 | 2022-03-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capping layers in metal gates of transistors |
US11081584B2 (en) | 2018-10-30 | 2021-08-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing semiconductor devices using a capping layer in forming gate electrode and semiconductor devices |
US11430698B2 (en) * | 2020-05-19 | 2022-08-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | In-situ formation of metal gate modulators |
-
2020
- 2020-05-19 US US16/877,708 patent/US11430698B2/en active Active
- 2020-06-05 DE DE102020114991.3A patent/DE102020114991B4/de active Active
- 2020-08-21 KR KR1020200105605A patent/KR102447138B1/ko active IP Right Grant
- 2020-12-15 CN CN202011480755.8A patent/CN113224006A/zh active Pending
-
2021
- 2021-05-04 TW TW110115993A patent/TWI785590B/zh active
-
2022
- 2022-06-30 US US17/809,944 patent/US11842928B2/en active Active
-
2023
- 2023-11-01 US US18/499,650 patent/US20240063061A1/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130049091A1 (en) | 2011-08-30 | 2013-02-28 | Elpida Memory, Inc. | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US20240063061A1 (en) | 2024-02-22 |
DE102020114991B4 (de) | 2024-09-19 |
US20220336285A1 (en) | 2022-10-20 |
US11842928B2 (en) | 2023-12-12 |
CN113224006A (zh) | 2021-08-06 |
TW202145366A (zh) | 2021-12-01 |
KR20210143629A (ko) | 2021-11-29 |
US20210366775A1 (en) | 2021-11-25 |
KR102447138B1 (ko) | 2022-09-23 |
US11430698B2 (en) | 2022-08-30 |
TWI785590B (zh) | 2022-12-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102018115901B4 (de) | Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung | |
DE102018100062B4 (de) | Drive-In-Verfahren für Gatestruktur-Passivierungsspezies und eine dadurch ausgebildete Struktur | |
DE102017103419B4 (de) | Halbleitervorrichtung mit getrennter source-drain-struktur und zugehöriges herstellungsverfahren | |
DE102017123950B4 (de) | Finfet-bauelement und verfahren zur herstellung desselben | |
DE102017110441B3 (de) | Verfahren zur Herstellung eines Kontaktsteckers mit niedrigem Widerstand | |
DE102017117795B4 (de) | Fets und verfahren zu deren herstellung | |
DE102019116395B4 (de) | Herstellungsverfahren zum steuern von profilen von ersatz-gates und zugehörige halbleitervorrichtung | |
DE102014119221B4 (de) | FinFET-Vorrichtung und Verfahren zu ihrer Herstellung | |
DE102020101271B4 (de) | Verfahren zur bottom-up-bildung einer vorrichtung mit kontaktsteckern und vorrichtung mit kontaktsteckern | |
DE102018111381A1 (de) | Selektive NFET/PFET-Auskehlung von Source/Drain-Bereichen | |
DE102019112394B4 (de) | Selektive Ätzung zum Verbessern der Schwellenspannungsverteilung | |
DE102017127554B3 (de) | Halbleiterfabrikationsverfahren mit Vermeidung von Gatehöhenverlust in Planarisierungsprozessen | |
DE102019125922B3 (de) | Verfahren zum dotieren von high-k/metall-gates zum einstellen von schwellspannungen | |
DE102017113681A1 (de) | Halbleiter-bauelement mit luft-abstandshalter | |
DE102017100783A1 (de) | Ätzen von Dummy-Finnen, um Vertiefungen in einem Substrat auszubilden | |
DE102015108837B4 (de) | Verfahren zur Herstellung eines FinFET und FinFET-Struktur | |
DE102019126285B4 (de) | Steuerung von Schwellenspannungen durch Blockierschichten | |
DE102019111297B4 (de) | Halbleiter-Bauelement und Verfahren | |
DE102020114875B4 (de) | Finfet-vorrichtung und verfahren | |
DE102020104621A1 (de) | Halbleitervorrichtung mit einem cut-metallgate und ein herstellungsverfahren | |
DE102019102135A1 (de) | Fin-feldeffekttransistorvorrichtung und verfahren | |
DE112022000493T5 (de) | Nanosheet-metall-oxid-halbleiter-feldeffekttransistor mit asymmetrischer schwellenspannung | |
DE102019127213A1 (de) | Gate-Widerstandsreduktion durch leitfähige Schicht mit niedriger Resistivität | |
DE102020120848A1 (de) | Implementierung mehrerer schwellspannung durch einsatz von lanthan | |
DE102017123359B4 (de) | Finnen-feldeffekttransistor-bauelement und verfahren |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division |