DE102020114991A1 - In-situ-ausbilden von metallgate-modulatoren - Google Patents

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Chung-Chiang WU
Cheng-Lung Hung
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

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Abstract

Ein Verfahren umfasst: Ausbilden eines Gatedielektrikums auf einem Halbleitergebiet, Abscheiden einer Austrittsarbeitsschicht über dem Gatedielektrikum, Abscheiden einer Siliziumschicht über der Austrittsarbeitsschicht, und Abscheiden einer Klebstoffschicht über der Siliziumschicht. Die Austrittsarbeitsschicht, die Siliziumschicht und die Klebstoffschicht werden in-situ abgeschieden. Das Verfahren umfasst ferner: Abscheiden eines Füllmetalls über der Klebstoffschicht; und Durchführen eines Planarisierungsprozesses, wobei verbleibende Abschnitte der Klebstoffschicht, der Siliziumschicht und der Austrittsarbeitsschicht Abschnitte einer Gateelektrode bilden.

Description

  • STAND DER TECHNIK
  • Metall-Oxid-Halbleiter-Vorrichtungen (MOS-Vorrichtungen) weisen typischerweise Metallgates auf, die ausgebildet werden, um den Poly-Verarmungseffekt in herkömmlichen Polysilizium-Gates zu beheben. Der Poly-Verarmungseffekt tritt auf, wenn die angelegten elektrischen Felder Ladungsträger aus Gategebieten in der Nähe von Gatedielektrika wegfegen, wodurch Verarmungsschichten ausgebildet werden. In einer n-dotierten Polysiliziumschicht weist die Verarmungsschicht ionisierte, nicht bewegliche Donatorstellen auf, wobei in einer p-dotierten Polysiliziumschicht die Verarmungsschicht ionisierte, nicht bewegliche Akzeptorstellen aufweist. Der Verarmungseffekt führt zu einer Erhöhung der effektiven Gatedielektrikumsdicke, wodurch es schwieriger wird, eine Inversionsschicht an der Oberfläche des Halbleiters zu erzeugen.
  • Metallgates können mehrere Schichten aufweisen, so dass die verschiedenen Anforderungen von NMOS-Vorrichtungen und PMOS-Vorrichtungen erfüllt werden können. Das Ausbilden von Metallgates umfasst in der Regel ein Entfernen von Dummy-Gatestapeln, um Gräben auszubilden, ein Abscheiden mehrerer Metallschichten, die sich in die Gräben erstrecken, ein Ausbilden von Metallgebieten, um die verbleibenden Abschnitte der Gräben zu füllen, und anschließendes Durchführen eines chemisch-mechanischen Polierprozesses (CMP-Prozesses), um überschüssige Abschnitte der Metallschichten zu entfernen. Die verbleibenden Abschnitte der Metallschichten und Metallgebiete bilden Metallgates.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein
    • 1 bis 6, 7A, 7B, 8A, 8B, 9 bis 18, 19A und 19B zeigen die perspektivischen Ansichten und Querschnittsansichten von Zwischenstufen beim Ausbilden von Fin-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen.
    • 20 zeigt die TDDB-Daten (zeitanhängiger dielektrischer Durchbruch) eines gemäß einigen Ausführungsformen ausgebildeten Gatestapels.
    • 21 zeigt ein Beispiel für ein Verteilungsprofil einiger Elemente in einem Gatestapel gemäß einigen Ausführungsformen.
    • 22 zeigt einen Prozessablauf zum Ausbilden von FinFETs gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese stellen selbstverständlich lediglich Beispiele dar und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „darunter liegend“, „unter“, „unterer“, „darüber liegend“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Die Verfahren zum Ausbilden von Metallgates für Transistoren mit einer verbesserten Zuverlässigkeit werden gemäß einigen Ausführungsformen bereitgestellt. Die Zwischenstufen des Ausbildens der Transistoren sind gemäß einigen Ausführungsformen dargestellt. Einige Abwandlungen einiger Ausführungsformen werden besprochen. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um auf gleiche Elemente zu verweisen. Gemäß einigen Ausführungsformen wird das Ausbilden von Fin-Feldeffekttransistoren (FinFETs) als ein Beispiel verwendet, um das Konzept der vorliegenden Offenbarung zu erläutern. Andere Typen von Transistoren, wie z.B. planare Transistoren, Gate-all-Around-Transistoren (GAA-Transistoren) und dergleichen, können ebenfalls unter Anwendung des Konzepts der vorliegenden Offenbarung ausgebildet werden. Ausführungsformen, die hier besprochen werden, sollen Beispiele bereitstellen, um ein Fertigen oder Verwenden des Gegenstands dieser Offenbarung zu ermöglichen, und ein Durchschnittsfachmann wird Modifikationen leicht verstehen, die vorgenommen werden können, während der betrachtete Umfang verschiedener Ausführungsformen erhalten bleibt. Obwohl Ausführungsformen von Verfahren derart besprochen werden können, dass sie in einer bestimmten Reihenfolge durchgeführt werden, können andere Ausführungsformen von Verfahren in einer beliebigen logischen Reihenfolge durchgeführt werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird ein Metallgate mit einer Austrittsarbeitsschicht für einen Transistor ausgebildet. Eine Abdeckschicht und eine Siliziumschicht werden auf einer Oberseite der Austrittsarbeitsschicht hinzugefügt, um die Oxidation der Austrittsarbeitsschicht zu reduzieren. Da die Siliziumschicht oxidiert werden kann, wenn sie Luft ausgesetzt wird, werden die Austrittsarbeitsschicht, die Abdeckschicht, die Siliziumschicht und die Klebstoffschicht über der Siliziumschicht in-situ ausgebildet, wobei keine Vakuumunterbrechung zwischen den Ausbildungsprozessen stattfindet, so dass die Oxidation der Siliziumschicht zumindest reduziert, oder eliminiert, wird. Folglich wird der Gate-Kontaktwiderstand reduziert. Außerdem wird die Zuverlässigkeit eines unter der Austrittsarbeitsschicht liegenden Gatedielektrikums verbessert.
  • 1 bis 6, 7A, 7B, 8A, 8B, 9 bis 18, 19A und 19B zeigen die Querschnittsansichten und perspektivischen Ansichten von Zwischenstufen im Ausbilden von Fin-Feldeffekttransistoren (FinFETs) gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Die in diesen Figuren gezeigten Prozesse sind ebenfalls schematisch in dem in 22 gezeigten Prozessablauf 400 dargestellt.
  • In 1 wird ein Substrat 20 bereitgestellt. Das Substrat 20 kann ein Halbleitersubstrat, wie z.B. ein Bulk-Halbleitersubstrat, ein SOI-Substrat (Halbleiter auf einem Isolator) oder dergleichen, sein, das dotiert (z.B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Halbleitersubstrat 20 kann ein Teil eines Wafers 10 sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht ausgebildet wird. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie z.B. ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Halbleitersubstrats 20 Silizium, Germanium, einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid aufweist, einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP aufweist, oder Kombinationen davon aufweisen.
  • Unter weiterer Bezugnahme auf 1 wird ein Wannengebiet 22 im Substrat 20 ausgebildet. Der entsprechende Prozess ist als Prozess 402 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das Wannengebiet 22 ein p-Wannengebiet, das durch Implantieren einer p-Verunreinigung, die Bor, Indium oder dergleichen sein kann, in das Substrat 20 ausgebildet wird. Gemäß anderen Ausführungsformen der vorliegenden Offenbarung ist das Wannengebiet 22 ein n-Wannengebiet, das durch Implantieren einer n-Verunreinigung, die Phosphor, Arsen, Antimon oder dergleichen sein kann, in das Substrat 20 ausgebildet wird. Das resultierende Wannengebiet 22 kann sich zur oberen Fläche des Substrats 20 erstrecken. Die Konzentration der n- oder p-Verunreinigung kann kleiner gleich 1018 cm-3 sein, wie z.B. im Bereich ungefähr 1017 cm-3 und ungefähr 1018 cm-3.
  • Unter Bezugnahme auf 2 werden Isolationsgebiete 24 derart ausgebildet, dass sie sich von einer oberen Fläche des Substrats 20 in das Substrat 20 erstrecken. Die Isolationsgebiete 24 werden nachstehend alternativ als STI-Gebiete (flache Grabenisolation) bezeichnet. Der entsprechende Prozess ist als Prozess 404 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Die Abschnitte des Substrats 20 zwischen benachbarten STI-Gebieten 24 werden als Halbleiterstege 26 bezeichnet. Um die STI-Gebiete 24 auszubilden, können eine Pad-Oxidschicht 28 und eine Hartmaskenschicht 30 auf dem Halbleitersubstrat 20 ausgebildet werden und werden dann strukturiert. Die Pad-Oxidschicht 28 kann ein dünner Film sein, der aus Siliziumoxid ausgebildet wird. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Pad-Oxidschicht 28 in einem thermischen Oxidationsprozess ausgebildet, wobei eine obere Flächenschicht des Halbleitersubstrats 20 oxidiert wird. Die Pad-Oxidschicht 28 wirkt als eine Haftschicht zwischen dem Halbleitersubstrat 20 und der Hartmaskenschicht 30. Die Pad-Oxidschicht 28 kann auch als eine Ätzstoppschicht zum Ätzen der Hartmaskenschicht 30 wirken. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Hartmaskenschicht 30 aus Siliziumnitrid zum Beispiel unter Verwendung einer chemischen Niederdruck-Gasphasenabscheidung (LPCVD) ausgebildet. Gemäß anderen Ausführungsformen der vorliegenden Offenbarung wird die Hartmaskenschicht 30 unter Verwendung einer plasmaunterstützten chemischen Gasphasenabscheidung (PECVD) ausgebildet. Ein Fotolack (nicht dargestellt) wird auf der Hartmaskenschicht 30 ausgebildet und dann strukturiert. Die Hartmaskenschicht 30 wird dann unter Verwendung des strukturierten Fotolacks als einer Ätzmaske strukturiert, um Hartmasken 30 auszubilden, wie in 2 dargestellt.
  • Als Nächstes wird die strukturierte Hartmaskenschicht 30 als eine Ätzmaske verwendet, um die Pad-Oxidschicht 28 und das Substrat 20 zu ätzen, worauf ein Füllen der resultierenden Gräben im Substrat 20 mit einem dielektrischen Material (mit dielektrischen Materialien) folgt. Ein Planarisierungsprozess, wie z.B. ein chemisch-mechanischer Polierprozess (CMP-Prozess) oder ein mechanischer Schleifprozess, wird durchgeführt, um überschüssige Abschnitte der dielektrischen Materialien zu entfernen, und die verbleibenden Abschnitte des dielektrischen Materials (Materialien) stellen die STI-Gebiete 24 dar. Die STI-Gebiete 24 können ein Liner-Dielektrikum (nicht dargestellt) aufweisen, das ein thermisches Oxid sein kann, welches durch die thermische Oxidation einer Flächenschicht des Substrats 20 ausgebildet wird. Das Liner-Dielektrikum kann auch eine abgeschiedene Siliziumoxid-Schicht, Siliziumnitrid-Schicht oder dergleichen sein, die zum Beispiel unter Verwendung einer Atomlagenabscheidung (ALD), einer chemischen Gasphasenabscheidung mit Verwendung von hochdichtem Plasma (HDPCVD), einer chemischen Gasphasenabscheidung (CVD) oder dergleichen ausgebildet wird. Die STI-Gebiete 24 weisen außerdem ein dielektrisches Material über dem Liner-Oxid auf, wobei das dielektrische Material unter Verwendung einer fließfähigen chemischen Gasphasenabscheidung (Flowable Chemical Vapor Deposition, FCVD), einer Rotationsbeschichtung oder dergleichen ausgebildet werden kann. Das dielektrische Material über dem Liner-Dielektrikum kann gemäß einigen Ausführungsformen Siliziumoxid aufweisen.
  • Die oberen Flächen der Hartmaskenschichten 30 und die oberen Flächen der STI-Gebiete 24 können im Wesentlichen auf gleicher Höhe miteinander liegen. Halbleiterstege 26 befinden sich zwischen benachbarten STI-Gebieten 24. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstege 26 Teile des Ursprungssubstrats 20, und daher ist das Material der Halbleiterstege 26 jenem des Substrats 20 gleich. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung sind die Halbleiterstege 26 Ersatzstege, die durch Ätzen der Abschnitte des Substrats 20 zwischen den STI-Gebieten 24, um Aussparungen auszubilden, und Durchführen einer Epitaxie, um ein anderes Halbleitermaterial in den Aussparungen wiederaufzuwachsen, ausgebildet werden. Dementsprechend werden die Halbleiterstege 26 aus einem Halbleitermaterial ausgebildet, das von jenem des Substrats 20 verschieden ist. Gemäß einigen Ausführungsformen werden die Halbleiterstege 26 aus Siliziumgermanium, Siliziumkohlenstoff oder einem III-IV-Verbindungshalbleitermaterial ausgebildet.
  • Unter Bezugnahme auf 3 werden die STI-Gebiete 24 ausgespart, so dass die oberen Abschnitte der Halbleiterstege 26 höher hervorstehen als die oberen Flächen 24A der verbleibenden Abschnitte der STI-Gebiete 24, um hervorstehende Finnen 36 auszubilden. Der entsprechende Prozess ist als Prozess 406 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Das Ätzen kann unter Verwendung eines Trockenätzprozesses durchgeführt werden, wobei zum Beispiel HF3 und NH3 als die Ätzgase verwendet werden. Während des Ätzprozesses kann ein Plasma erzeugt werden. Argon kann ebenfalls aufgenommen werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird das Aussparen der STI-Gebiete 24 unter Verwendung eines Nassätzprozesses durchgeführt. Die Ätzchemikalie kann zum Beispiel HF aufweisen.
  • In vorstehend dargestellten Ausführungsformen können die Finnen durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer fotolithografischer Prozesse, die Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse umfassen, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierende Prozesse, wodurch ermöglicht wird, dass Strukturen erzeugt werden, die zum Beispiel kleinere Pitches aufweisen als dies ansonsten unter Verwendung eines einzelnen direkten fotolithografischen Prozesses erzielbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines fotolithografischen Prozesses strukturiert. Spacer werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstjustierungsprozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Spacer, oder Dorne, können dann zum Strukturieren der Finnen verwendet werden.
  • Unter Bezugnahme auf 4 werden Dummy-Gatestapel 38 derart ausgebildet, dass sie sich auf den oberen Flächen und den Seitenwänden der (hervorstehenden) Finnen 36 erstrecken. Der entsprechende Prozess ist als Prozess 408 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Die Dummy-Gatestapel 38 können Dummy-Gatedielektrika 40 und Dummy-Gateelektroden 42 über den Dummy-Gatedielektrika 40 aufweisen. Die Dummy-Gateelektroden 42 können zum Beispiel unter Verwendung von Polysilizium ausgebildet werden, und andere Materialien können ebenfalls verwendet werden. Jeder der Dummy-Gatestapel 38 kann außerdem eine (oder mehrere) Hartmaskenschicht 44 über den Dummy-Gateelektroden 42 aufweisen. Die Hartmaskenschichten 44 können aus Siliziumnitrid, Siliziumoxid, Siliziumkohlenstoffnitrid oder Mehrfachschichten davon ausgebildet werden. Die Dummy-Gatestapel 38 können eine einzelne oder mehrere der hervorstehenden Finnen 36 und/oder STI-Gebiete 24 überschneiden. Die Dummy-Gatestapel 38 weisen außerdem Längsrichtungen auf, die senkrecht zu den Längsrichtungen der hervorstehenden Finnen 36 sind.
  • Als Nächstes werden Gatespacer 46 auf den Seitenwänden der Dummy-Gatestapel 38 ausgebildet. Der entsprechende Prozess ist auch als Prozess 408 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die Gatespacer 46 aus einem dielektrischen Material (Materialien), wie z.B. Siliziumnitrid, Siliziumkohlenstoffnitrid oder dergleichen, ausgebildet und können eine einschichtige Struktur oder eine mehrschichtige Struktur, die mehrere dielektrische Schichten aufweist, aufweisen.
  • Ein Ätzprozess wird dann durchgeführt, um die Abschnitte der hervorstehenden Finnen 36 zu ätzen, die nicht mit den Dummy-Gatestapeln 38 und den Gatespacern 46 abgedeckt sind, was zu der in 5 dargestellten Struktur führt. Der entsprechende Prozess ist als Prozess 410 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Das Aussparen kann anisotrop sein, und daher werden die Abschnitte der Finnen 36, die direkt unter den Dummy-Gatestapeln 38 und den Gatespacern 46 liegen, geschützt, und sie werden nicht geätzt. Die oberen Flächen der ausgesparten Halbleiterstege 26 können gemäß einigen Ausführungsformen niedriger sein als die oberen Flächen 24A der STI-Gebiete 24. Die Aussparungen 50 werden dementsprechend ausgebildet. Die Aussparungen 50 weisen Abschnitte, die auf den gegenüberliegenden Seiten der Dummy-Gatestapel 38 angeordnet sind, und Abschnitte zwischen den verbleibenden Abschnitten der hervorstehenden Finnen 36 auf.
  • Als Nächstes werden epitaktische Gebiete (Source-/Draingebiete) 54 ausgebildet, indem ein Halbleitermaterial in den Aussparungen 50 (mithilfe von Epitaxie) selektiv aufgewachsen wird, was zur Struktur in 6 führt. Der entsprechende Prozess ist als Prozess 412 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Je nachdem, ob der resultierende FinFET ein p-FinFET oder ein n-FinFET ist, kann eine p- oder eine n-Verunreinigung mit dem Fortschreiten der Epitaxie in-situ dotiert werden. Wenn zum Beispiel der resultierende FinFET ein p-FinFET ist, kann Siliziumgermanium-Bor (SiGeB), Siliziumbor (SiB) oder dergleichen, aufgewachsen werden. Wenn, umgekehrt, der resultierende FinFET ein n-FinFET ist, kann Silizium-Phosphor (SiP), Silizium-Kohlenstoff-Phosphor (SiCP) oder dergleichen, aufgewachsen werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung weisen die epitaktischen Gebiete 54 III-V-Verbindungshalbleiter auf, wie z.B. GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder Mehrfachschichten davon. Nachdem die Aussparungen 50 mit den epitaktischen Gebieten 54 gefüllt wurden, verursacht das weitere epitaktische Wachstum der epitaktischen Gebiete 54, dass sich die epitaktischen Gebiete 54 horizontal erweitern, und es können Rautenflächen ausgebildet werden. Das weitere Wachstum der epitaktischen Gebiete 54 kann außerdem verursachen, dass sich benachbarte epitaktische Gebiete 54 miteinander vereinigen. Hohlräume (Luftspalte) 56 können erzeugt werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung kann das Ausbilden der epitaktischen Gebiete 54 abgeschlossen werden, wenn die obere Fläche der epitaktischen Gebiete 54 weiterhin wellig ist, oder wenn die obere Fläche der vereinigten epitaktischen Gebiete 54 plan geworden ist, was durch weiteres Aufwachsen der vereinigten epitaktischen Gebiete 54 erzielt wird, wie in 6 dargestellt.
  • Nach dem epitaktischen Prozess kann eine p- oder eine n-Verunreinigung in die epitaktischen Gebiete 54 implantiert werden, um Source- und Draingebiete auszubilden, die auch unter Verwendung des Bezugszeichens 54 gekennzeichnet sind. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird der Implantationsschritt übersprungen, wenn die epitaktischen Gebiete 54 mit der p- oder n-Verunreinigung während der Epitaxie in-situ dotiert werden.
  • 7A zeigt eine perspektivische Ansicht der Struktur nach dem Ausbilden einer Kontaktätzstoppschicht (CESL) 58 und einer dielektrischen Zwischenschicht (ILD) 60. Der entsprechende Prozess ist als Prozess 414 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Die CESL 58 kann aus Siliziumoxid, Siliziumnitrid, Siliziumkohlenstoffnitrid oder dergleichen ausgebildet werden und kann unter Verwendung einer CVD, einer ALD oder dergleichen ausgebildet werden. Die ILD 60 kann ein dielektrisches Material aufweisen, das zum Beispiel unter Verwendung einer FCDV, einer Spin-on-Beschichtung, einer CVD oder eines anderen Abscheidungsverfahrens ausgebildet wird. Die ILD 60 kann aus einem sauerstoffhaltigen dielektrischen Material, das ein Siliziumoxid-basiertes Material, wie z.B. Siliziumoxid, Phosphorsilikatglas (PSG), Borosilikatglas (BSG), mit Bor dotiertes Phosphorsilikatglas (BPSG) oder dergleichen sein kann, ausgebildet werden. Ein Planarisierungsprozess, wie z.B. ein CMP-Prozess oder ein mechanischer Schleifprozess, kann durchgeführt werden, um die oberen Flächen der ILD 60, der Dummy-Gatestapel 38 und der Gatespacer 46 miteinander zu ebenen.
  • 7B zeigt die Querschnittsansichten einer Zwischenstruktur beim Ausbilden eines ersten FinFET, eines zweiten FinFET und eines dritten FinFET (198, 298 und 398 in 19A) auf demselben Substrat 20. Es versteht sich, dass FinFETs Beispiele sind und andere Typen von Transistoren, wie z.B. Nanofolien-Transistoren, Nanodraht-Transistoren, planare Transistoren, Gate-all-Around-Transistoren oder dergleichen ebenfalls durch Anwenden des Konzepts der vorliegenden Offenbarung ausgebildet werden können. Gemäß einigen Ausführungsformen werden der erste FinFET, der zweite FinFET und der dritte FinFET jeweils in Vorrichtungsgebieten 100, 200 bzw. 300 ausgebildet. Gemäß einigen Ausführungsformen sind die drei FinFETs, wie in den dargestellten Ausführungsbeispielen gezeigt, n-FinFETs. Gemäß alternativen Ausführungsformen sind die drei FinFETs p-FinFETs. Gemäß noch anderen Ausführungsformen weisen die drei FinFETs die Mischung aus n-FinFET(s) und p-FinFET(s) in einer beliebigen Kombination auf. Die Querschnittsansicht jedes von dem ersten FinFET, dem zweiten FinFET und dem dritten FinFET kann der Querschnittsansicht entsprechen, die aus der vertikalen Ebene erzielt wird, welche die Linie 7B-7B in 7A enthält.
  • Um die Merkmale im ersten FinFET, dem zweiten FinFET und dem dritten FinFET zu unterscheiden, können die Merkmale im Vorrichtungsgebiet 100 unter Verwendung der Bezugszeichen der entsprechenden Merkmale in 7A plus der Zahl 100 repräsentiert sein, und die Merkmale im Vorrichtungsgebiet 200 in 7B können unter Verwendung der Bezugszeichen der entsprechenden Figuren in 7A plus der Zahl 200 repräsentiert sein. Gleichermaßen können die Merkmale im dritten FinFET im Vorrichtungsgebiet 300 unter Verwendung der Bezugszeichen der entsprechenden Merkmale in 7A plus der Zahl 300 repräsentiert sein. Zum Beispiel entsprechen die Source-/Draingebiete 154, 254 und 354 in 7B den Source-/Draingebieten 54 in 7A und die Gatespacer 146, 246 und 346 in 7B entsprechen den Gatespacern 46 in 7A. Die entsprechenden Merkmale in Vorrichtungsgebieten 100, 200 und 300 können in einem gemeinsamen Prozess, mit einigen der Beispielprozesse, die in nachstehenden Abschnitten besprochen sind, ausgebildet werden, oder sie können in separaten Prozessen ausgebildet werden.
  • Nachdem die in 7A und 7B gezeigte Struktur ausgebildet wurde, werden die Dummy-Gatestapel 138, 238 und 338 in 7B durch Metallgates und Ersatz-Gatedielektrika ersetzt, wie in 8A, 8B und 9 bis 18 dargestellt. In diesen Figuren sind die oberen Flächen 24A der STI-Gebiete 24 dargestellt, und die Halbleiterfinnen 124', 224' und 324' stehen höher hervor als die oberen Flächen 24A der jeweiligen benachbarten STI-Gebiete 24.
  • Um die Ersatzgates auszubilden, werden die Hartmaskenschichten 144, 244 und 344, die Dummy-Gateelektroden 142, 242 und 343 und die Dummy-Gatedielektrika 140, 240 und 340, wie in 7A und 7B dargestellt, zuerst entfernt, wodurch Gräben 62 ausgebildet werden, wie in 8A gezeigt. Der entsprechende Prozess ist als Prozess 416 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Die Gräben 62 in 8A entsprechen dem Graben 162 im Vorrichtungsgebiet 100, dem Graben 262 im Vorrichtungsgebiet 200 und dem Graben 362 im Vorrichtungsgebiet 300, wie in 8B dargestellt. Die oberen Flächen und die Seitenwände der hervorstehenden Finnen 124', 224' und 324' werden jeweils zu den Gräben 162, 262 bzw. 362 freigelegt.
  • Als Nächstes werden unter Bezugnahme auf 9 Gatedielektrika 161, 261 und 361 ausgebildet, die sich jeweils in die Gräben 162, 262 bzw. 362 erstrecken. Der entsprechende Prozess ist als Prozess 418 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weisen die Gatedielektrika Grenzflächenschichten (ILs) 164, 264 und 364 auf, die jeweils auf den freilegten Flächen der hervorstehenden Finnen 124', 224' bzw. 324' ausgebildet sind. Jede der IL 164, 264 und 364 kann eine Oxidschicht, wie z.B. eine Siliziumoxidschicht, aufweisen, die mithilfe der thermischen Oxidation der hervorstehenden Finnen 124', 224' und 324', eines chemischen Oxidationsprozesses oder eines Abscheidungsprozesses ausgebildet werden können. Die Gatedielektrika können ebenfalls High-k-Dielektrikumsschichten 166, 266 und 366 über den entsprechenden ILs 164, 264 und 364 aufweisen. Jede der High-k-Dielektrikumsschichten 166, 266 und 366 kann aus Lanthanoxid, Hafniumoxid, Aluminiumoxid, Zirkoniumoxid oder dergleichen ausgebildet werden. Die Dielektrizitätskonstante (der k-Wert) des High-k-Dielektrikumsmaterials ist höher als 3,9, und kann höher als ungefähr 7 sein. Die High-k-Dielektrikumsschichten 166, 266 und 366 liegen über den jeweiligen darunterliegenden ILs 164, 264 und 364 und können sie kontaktieren. Die High-k-Dielektrikumsschichten 166, 266 und 366 werden als konforme Schichten ausgebildet und erstrecken sich jeweils auf den Seitenwänden der hervorstehenden Finnen 124', 224' bzw. 324' und der oberen Fläche und den Seitenwänden der Gatespacer 146, 246 bzw. 346. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die High-k-Dielektrikumsschichten 166, 266 und 366 unter Verwendung einer ALD oder CVD ausgebildet. Die High-k-Dielektrikumsschichten 166, 266 und 366 können Abschnitte derselben dielektrischen Schicht sein und werden gleichzeitig unter Verwendung desselben Materials mit der gleichen Dicke oder mit verschiedenen Materialien und/oder verschiedenen Dicken separat ausgebildet.
  • 9 zeigt ferner das Ausbilden der ersten metallhaltigen Schichten 168, 268 und 368, die in einem gemeinsamen Abscheidungsprozess (und Abschnitte einer selben flächendeckenden Schicht sein können) oder separaten Abscheidungsprozessen ausgebildet werden können. Der entsprechende Prozess ist als Prozess 420 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Die Abschnitte der flächendeckenden Schicht, die sich in die p-FinFET-Gebiete erstrecken, können als die Austrittsarbeitsschichten der p-FinFETs verwendet werden. Gemäß einigen Ausführungsformen weisen die metallhaltigen Schichten 168, 268 und 368 Titannitrid, Tantalnitrid oder dergleichen auf. Die metallhaltigen Schichten 168, 268 und 368 können unter Verwendung eines konformen Abscheidungsverfahrens, wie z.B. einer Atomlagenabscheidung (ALD), einer chemischen Gasphasenabscheidung (CVD) oder dergleichen, ausgebildet werden. Die Dicke T1 der metallhaltigen Schichten 168, 268 und 368 kann im Bereich zwischen ungefähr 5 Å und ungefähr 50 Å liegen.
  • 10 zeigt das Ausbilden einer ersten Ätzmaske, die Ätzmasken (Abschnitte) 170 und 370 jeweils in den Vorrichtungsgebieten 100 bzw. 300 aufweist. Der entsprechende Prozess ist als Prozess 422 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Gemäß einigen Ausführungsformen weisen die Ätzmasken 170 und 370 untere Antireflexbeschichtungen (BARC) und Fotolackschichten über den BARCs auf. Hartmasken (nicht dargestellt) können derart ausgebildet sein, dass sie unter den BARCs liegen, oder nicht. Gemäß einigen Ausführungsformen können die Hartmasken eine Metalloxidschicht, wie z.B. eine Aluminiumoxidschicht, und eine Metallnitridschicht, wie z.B. eine Titannitridschicht, über der Metalloxidschicht aufweisen. Die metallhaltige Schicht 268 ist durch die Ätzmasken freigelegt.
  • Die freigelegte metallhaltige Schicht 268 wird in einem Ätzprozess entfernt, und die High-k-Dielektrikumsschicht 266 ist nach dem Ätzprozess freigelegt. Der entsprechende Prozess ist als Prozess 424 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Die resultierende Struktur ist in 11 dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Ätzen der metallhaltigen Schicht 268 mithilfe eines Nassätzprozesses durchgeführt, während ein Trockenätzprozess ebenfalls verwendet werden kann.
  • Als Nächstes werden die Ätzmasken 170 und 370 entfernt. Die resultierende Struktur ist in 12 dargestellt. Gemäß einigen Ausführungsformen kann der Fotolack mithilfe einer Veraschung entfernt werden oder unter Verwendung eines Ätzgases, das Wasserstoff (H2) und Stickstoff (N2) aufweist, entfernt werden. Die Hartmasken (falls vorhanden) können unter Verwendung einer Ätzchemikalie entfernt werden, die Ammoniumhydroxid, Wasserstoffperoxid Salzsäure, Kohlensäure und/oder dergleichen aufweisen kann.
  • 13 bis 15 zeigen das Ausbilden von zweiten metallhaltigen Schichten 172 und 272 jeweils in den Transistorgebieten 100 bzw. 200. Unter Bezugnahme auf 13 werden metallhaltige Schichten 172, 272 und 373 zum Beispiel in einem gemeinsamen Abscheidungsprozess ausgebildet. Der entsprechende Prozess ist als Prozess 426 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Das Material der metallhaltigen Schichten 172, 272 und 373 kann jenem der metallhaltigen Schicht 168 ähnlich sein. Die Dicke T2 der metallhaltigen Schichten 172, 272 und 372 kann jener der metallhaltigen Schicht 168 ähnlich sein. Je nach der beabsichtigten Größe der Einstellung von Schwellenspannungen der Transistoren in den Vorrichtungsgebieten 100 und 200 kann die Dicke T2 größer, gleich oder kleiner als die Dicke T1 der metallhaltigen Schicht 168 sein. Zum Beispiel kann das Verhältnis T1/T2 gemäß einigen Ausführungsformen der vorliegenden Offenbarung im Bereich zwischen ungefähr 0,5 und ungefähr 2,0 liegen.
  • 14 zeigt das Ausbilden einer zweiten Ätzmaske, die Ätzmasken 174 und 274 jeweils in Vorrichtungsgebieten 100 bzw. 200 aufweist, welche in einem gemeinsamen Abscheidungsprozess, auf den ein gemeinsamer lithografischer Prozess folgt, ausgebildet werden. Der entsprechende Prozess ist als Prozess 428 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Das Material, die Struktur und das Ausbildungsverfahren der Ätzmasken 174 und 274 können aus derselben Gruppe von in Frage kommenden Materialien, Strukturen und Ausbildungsverfahren der Ätzmasken 170 und 370 (10) ausgewählt werden. In anschließenden Prozessen werden die metallhaltigen Schichten 373 und 368 mithilfe eines Ätzprozesses entfernt. Der entsprechende Prozess ist als Prozess 430 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Während des Ätzprozesses werden die Ätzmasken 174 und 274 verwendet, um die metallhaltigen Schichten 168 und 172 im Vorrichtungsgebiet 100 und die metallhaltige Schicht 272 im Vorrichtungsgebiet 200 zu schützen. Die Ätzmasken 174 und 274 werden dann entfernt, und die resultierende Struktur ist in 15 dargestellt. Der Ätzprozess der metallhaltigen Schichten 372 und 368 kann dem Ätzprozess der metallhaltigen Schicht 268 (10 und 11) ähnlich sein und die Einzelheiten werden nicht wiederholt.
  • Wie in den vorhergehenden Strukturierungsprozessen gezeigt, wird die metallhaltige Schicht 368 in demselben Prozess wie das Ätzen der metallhaltigen Schicht 372 (15) geätzt, und nicht in demselben Prozess zum Ätzen der metallhaltigen Schicht 268 (11). Dies weist das vorteilhafte Merkmal auf, dass die High-k-Dielektrikumsschicht 366 einmal und nicht zweimal den Ätzchemikalien ausgesetzt wird. Dies reduziert den Verlust in der High-k-Dielektrikumsschicht 366, der durch das Überätzen der metallhaltigen Schichten verursacht wird. Die High-k-Dielektrikumsschicht 366 wird auf diese Weise freigelegt, wie in 15 dargestellt.
  • Als Nächstes werden mehrere Schichten abgeschieden, um die Gräben 162, 262 und 362 zu füllen, und die resultierende Struktur ist in 16 dargestellt. Die gestapelten Schichten weisen eine Austrittsarbeitsschicht 76, eine Abdeckschicht 78, eine Silizium-Abdeckschicht 80 und eine Klebstoffschicht 82 auf. Der entsprechende Prozess ist als Prozess 432 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Die gestapelten Schichten 76, 78, 80 und 82 werden in einem selben Herstellungswerkzeug ohne eine Vakuumunterbrechung dazwischen in-situ abgeschieden. Alternativ ausgedrückt befindet sich der Wafer 10 in einer gesamten Zeitdauer, die zu einem ersten Zeitpunkt beginnt, zu dem die Abscheidung der Austrittsarbeitsschicht 76 begonnen wird, und zu einem zweiten Zeitpunkt endet, zu dem die Abscheidung der Klebstoffschicht 82 abgeschlossen wird, in einer Vakuumumgebung ohne eine Vakuumunterbrechung. Außerdem wird der Wafer 10 während der gesamten Zeitdauer zwischen dem ersten Zeitpunkt und dem zweiten Zeitpunkt sauerstoffhaltigen Gasen, wie z.B. O2, O3 oder dergleichen, nicht ausgesetzt und wird Wasserdampf nicht ausgesetzt. Das Ausbilden der gestapelten Schichten kann andererseits ex-situ zum Ausbilden der metallhaltigen Schichten 172 und 272 mit einer Vakuumunterbrechung dazwischen stattfinden. Jede von der Austrittsarbeitsschicht 76, der Abdeckschicht 78, der Silizium-Abdeckschicht 80 und der Klebstoffschicht 82 weist Abschnitte in den Vorrichtungsgebieten 100, 200 und 300 auf. Die Austrittsarbeitsschicht 76 weist Abschnitte 176, 276 und 376 auf. Die Abdeckschicht 78 weist Abschnitte 178, 278 und 378 auf. Die Silizium-Abdeckschicht 80 weist Abschnitte 180, 280 und 380 auf. Die Klebstoffschicht 82 weist Abschnitte 182, 282 und 382 auf.
  • Gemäß einigen Ausführungsformen wird die Austrittsarbeitsschicht 76, die Abschnitte 176, 276 und 376 jeweils in den Vorrichtungsgebieten 100, 20 bzw. 300 aufweist, unter Verwendung einer ALD, einer CVD oder dergleichen ausgebildet. Die Materialien können eine aluminiumbasierte Schicht aufweisen, die aus TiAl, TiAlN, TiAlC, TaAlN, TaAlC oder dergleichen, die Austrittsarbeitsmaterialien des n-Typs sind, ausgebildet sein oder diese aufweisen kann. Die Dicke der Austrittsarbeitsschicht 76 kann gemäß einigen Ausführungsformen im Bereich zwischen ungefähr 15 Å und ungefähr 50 Å liegen.
  • Gemäß einigen Ausführungsformen wird die Abdeckschicht 78, die Abschnitte 178, 278 und 378 jeweils in den Vorrichtungsgebieten 100, 200 bzw. 300 aufweist, über der Austrittsarbeitsschicht 76 abgeschieden. Die Abdeckschicht 78 kann aus TiN, TaN oder dergleichen, die unter Verwendung eines Verfahrens, wie z.B. einer ALD, einer CVD oder dergleichen, abgeschieden werden können, ausgebildet sein oder weist diese auf. Die Dicke der Abdeckschicht 78 kann kleiner sein als ungefähr 10 Å.
  • Als Nächstes wird die Silizium-Abdeckschicht 80, die jeweils die Abschnitte 180, 280 bzw. 380 in den Vorrichtungsgebieten 100, 200 bzw. 300 aufweist, über der Abdeckschicht 78 abgeschieden. Gemäß einigen Ausführungsformen wird das Abscheiden der Silizium-Abdeckschicht durch Zuführen eines Prozessgases (Prozessgase), die eine siliziumbasierte Vorstufe, wie z.B. Silan (SiH4), Disilan (Si2H6) oder Kombinationen davon aufweist (aufweisen), in das jeweilige Herstellungswerkzeug durchgeführt. Andere Gase, wie z.B. Ar, He, N2 oder dergleichen, können den Prozessgasen hinzugefügt werden. Der Ausbildungsprozess umfasst thermisches Tränken, wobei die Temperatur des thermischen Tränkprozesses im Bereich zwischen ungefähr 300°C und ungefähr 500°C liegen kann. Die Dauer des thermischen Tränkprozesses kann im Bereich zwischen ungefähr 0,5 Minuten und ungefähr 3 Minuten liegen. Während des thermischen Tränkprozesses kann der Teildruck der siliziumbasierten Vorstufe im Bereich zwischen ungefähr 10 Torr und ungefähr 35 Torr liegen. Die Dicke der resultierenden Silizium-Abdeckschicht 80 kann kleiner sein als ungefähr 12 Å, und kann im Bereich zwischen ungefähr 5 Ä und ungefähr 12 Å liegen. Die abgeschiedene Silizium-Abdeckschicht 80 kann Atome von elementarem Silizium aufweisen, ohne eine Verbindung mit anderen Elementen zu bilden, und der Atomprozentsatz von Siliziumatomen in der Silizium-Abdeckschicht 80, wie abgeschieden, kann größer als ungefähr 90 Prozent sein oder zwischen ungefähr 95 Prozent und 100 Prozent liegen.
  • Als Nächstes wird nach dem Ausbilden der Silizium-Abdeckschicht 82 und ohne eine Vakuumunterbrechung die Klebstoffschicht 82 ausgebildet. Gemäß einigen Ausführungsformen weist die Klebstoffschicht 82 TiN, TaN oder dergleichen auf. Der Ausbildungsprozess kann ALD, CVD oder dergleichen umfassen. Die Dicke der Klebstoffschicht 82 kann kleiner sein als ungefähr 25 Å, und kann kleiner sein als ungefähr 20 Å. Die Dicke der Klebstoffschicht 82 kann gemäß einigen Ausführungsformen im Bereich zwischen ungefähr 8 Å und ungefähr 20 Å liegen. Der Prozess zum Ausbilden der Klebstoffschicht 82 ist frei von sauerstoffhaltigen Prozessgasen.
  • 17 zeigt das Abscheiden von Füllmetallgebieten 183, 283 und 383. Der entsprechende Prozess ist als Prozess 434 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Zwischen dem Ausbilden der Klebstoffschicht 82 und dem Ausbilden der Füllmetallgebiete 183, 283 und 383 kann eine Vakuumunterbrechung auftreten oder nicht. Gemäß einigen Ausführungsformen werden die Füllmetallgebiete 183, 283 und 383 aus Wolfram, Kobalt oder dergleichen ausgebildet, das unter Verwendung einer ALD, einer CVD oder dergleichen abgeschieden werden kann. Gemäß einigen Ausführungsformen werden die Füllmetallgebiete 183, 283 und 383 aus Wolfram (W) ausgebildet oder sie weisen es auf. Die Vorstufe zum Ausbilden der Füllmetallgebiete 183, 283 und 383 kann WF6 und ein Reduktionsmittel, wie z.B. H2, aufweisen. Gemäß einigen Ausführungsformen, in denen die Füllmetallgebiete 183, 283 und 383 unter Verwendung einer ALD ausgebildet werden, kann der ALD-Prozess mehrere ALD-Zyklen aufweisen, von denen jeder ein Zuführen von WF6, Spülen von WF6, Zuführen von H2 und Spülen von H2 umfasst. Der Abscheidungsprozess kann ein thermischer Prozess sein, der bei einer erhöhten Temperatur, wie z.B. im Bereich zwischen ungefähr 250°C und ungefähr 400°C, durchgeführt wird. Gemäß alternativen Ausführungsformen wird die Abscheidung der Füllmetallgebiete 183, 283 und 383 mithilfe einer CVD, zum Beispiel unter Verwendung von WF6 und H2 als Prozessgase erzielt. Gemäß einigen Ausführungsformen erstrecken sich alle Füllmetallgebiete 183, 283 und 383 jeweils in die nicht gefüllten Abschnitte der jeweiligen Gräben 162, 262 bzw. 362 (16). Gemäß alternativen Ausführungsformen wird entweder der Graben 162 oder sowohl der Graben 162 als auch 262 nach dem Ausbilden der Abdeckschicht 82 vollständig gefüllt, und daher befindet sich entweder das Füllmetallgebiet 183 oder sowohl das Füllmetallgebiet 183 als auch 283 vollständig außerhalb der jeweiligen Gräben 162 und 262.
  • Nachdem die Gräben vollständig gefüllt wurden, wird ein Planarisierungsprozess durchgeführt, um überschüssige Abschnitte der mehreren Schichten zu entfernen, was zu Gatestapeln 184, 284 und 384 führt, wie in 18 dargestellt. Der entsprechende Prozess ist als Prozess 436 in dem in 22 dargestellten Prozessablauf 400 gezeigt. Die Gatestapel 184, 284 und 384 weisen jeweils Gateelektroden 186, 286 bzw. 386 auf.
  • 19A zeigt das Ausbilden von selbstjustierenden Masken 188, 288 und 388 gemäß einigen Ausführungsformen, das ein Durchführen eines Ätzprozesses umfassen kann, um die Gatestapel 184, 284 und 383 auszusparen, so dass Aussparungen ausgebildet werden. Die Aussparungen werden dann mit einem dielektrischen Material gefüllt, worauf ein Planarisierungsprozess folgt, um überschüssige Abschnitte des dielektrischen Materials zu entfernen wobei das verbleibende dielektrische Material Hartmasken 188, 288 und 388 bildet. Die Hartmasken 188, 288 und 388 können aus Siliziumnitrid, Siliziumoxinitrid, Siliziumoxikohlenstoffnitrid, oder dergleichen ausgebildet werden.
  • Unter weiterer Bezugnahme auf 19A werden Silizidgebiete 195, 295 und 395 und Source-/Drainkontaktstecker 196, 296 und 396 ausgebildet, um jeweils mit den Source-/Draingebieten 154, 254 bzw. 354 verbunden zu werden. Die Gatekontaktstecker 194, 294 und 394 werden ausgebildet, um jeweils mit den Gateelektroden 186, 286 bzw. 386 verbunden zu werden. FinFETs 198, 298 und 398 werden auf diese Weise jeweils in den Vorrichtungsgebieten 100, 200 bzw. 300 ausgebildet.
  • 20B zeigt eine perspektivische Ansicht eines FinFET 98, der die FinFETs 198, 298 und 398 repräsentieren kann, wie in 20A dargestellt. Ein Gatekontaktstecker 94 (der 194, 294 und 394 in 20A repräsentiert), Source-/Drainsilizidgebiete 95 (die 195, 295 und 395 in 20A repräsentieren) und Source-/Drainkontaktstecker 96 (die 196, 296 und 396 in 20A repräsentieren) sind ebenfalls dargestellt.
  • Die Transistoren 198, 298 und 398 weisen aufgrund des Einstelleffektes, der durch die unter den jeweiligen Austrittsarbeitsschichten liegenden Schichten verursacht wird, verschiedene Schwellenspannungen auf. Wenn zum Beispiel die Transistoren 198, 298 und 398 n-Transistoren sind, weist der Transistor 198 Schichten 168 und 172 unter der jeweiligen Austrittsarbeitsschicht 176 auf, der Transistor 298 weist Schichten 272 unter der entsprechenden Austrittsarbeitsschicht 276 auf, und der Transistor 398 weist keine Schichten zwischen der Austrittsarbeitsschicht 376 und der High-k-Dielektrikumsschicht 366 auf. Dementsprechend sind die Schwellenspannungen der Transistoren 198, 298 und 398 voneinander verschieden. Wenn die Transistoren 198, 298 und 398 n-Transistoren sind, ist die Schwellenspannung des Transistors 198 am niedrigsten von den drei, und die Schwellenspannung des Transistors 398 ist am höchsten von den drei.
  • Wie in 16 dargestellt, werden die Austrittsarbeitsschicht 76, die Abdeckschicht 78, die Silizium-Abdeckschicht 80 und die Klebstoffschicht 82 ohne eine Vakuumunterbrechung zwischen diesen Prozessen in-situ ausgebildet. Dementsprechend können die Abdeckschicht 78 und die Silizium-Abdeckschicht 80 die Austrittsarbeitsschicht 76 wirksam davor schützen, im Freien Sauerstoff, Wasser usw. ausgesetzt zu werden, und die Austrittsarbeitsschicht 76 wird nicht nachteilig oxidiert. Da die Klebstoffschicht 82 auf der Silizium-Abdeckschicht 80 abgeschieden wird, bevor eine Vakuumunterbrechung stattfindet, wird außerdem die Silizium-Abdeckschicht 80 nicht oxidiert. Wenn eine Vakuumunterbrechung auftritt und die Silizium-Abdeckschicht 80 oxidiert wird, steigt der Gatewiderstand, was verursacht, dass sich die Leistungsfähigkeit des resultierenden Transistors verschlechtert. Es ist zu beachten, dass das Oxid der Silizium-Abdeckschicht den über ihn liegenden Abschnitt nicht vollständig von dem darunterliegenden Abschnitt elektrisch isoliert. Vielmehr steigt der Gatewiderstand Rg. In den Ausführungsformen der vorliegenden Offenbarung kann durch Verhindern, dass die Silizium-Abdeckschicht 80 oxidiert wird, der Gatewiderstand Rg um bis zu ungefähr 22 Prozent reduziert werden.
  • Wenn die Silizium-Abdeckschicht 80 oxidiert wird, muss außerdem die Klebstoffschicht 82 dicker ausgebildet werden, um die Funktion des Klebens der darüberliegenden Füllmetallgebiete 183, 283 und 383 an die jeweilige darunterliegende Silizium-Abdeckschicht 180, 280 und 380 wirksam zu erfüllen. Zum Beispiel muss die Dicke der Klebstoffschicht 82 größer sein als ungefähr 25 Å. Andernfalls kann ein Abblättern zwischen der Silizium-Abdeckschicht 180, 280 und 380 und dem entsprechenden darüberliegenden Füllmetallgebiet 183, 283 und 383 auftreten. In den Ausführungsformen der vorliegenden Offenbarung, da die Silizium-Abdeckschicht 82 nicht oxidiert wird, kann jedoch die Dicke der Klebstoffschicht 82 wesentlich reduziert werden, zum Beispiel auf den Bereich zwischen ungefähr 8 Å und ungefähr 20 Å, ohne dass ihre klebende Funktion eingebüßt wird.
  • Ein zusätzliches vorteilhaftes Merkmal des Reduzierens der Dicke der Klebstoffschicht 82 besteht darin, dass durch Reduzieren der Dicke der Klebstoffschicht 82 der Abstand zwischen den Füllmetallgebieten 183, 283 und 383 und den jeweiligen darunterliegenden High-k-Dielektrikumsschichten 166, 266 und 366 reduziert wird. Dementsprechend kann mehr Fluor in den Füllmetallgebieten 183, 283 und 383 in die High-k-Dielektrikumsschichten diffundieren. Experimentelle Ergebnisse zeigen an, dass durch Anwenden der Ausführungsformen der vorliegenden Offenbarung die Menge von Fluor, die in die High-K-Gatedielektrika 166, 266 und 366 diffundiert ist, um ungefähr 15,9 Prozent in einem einfachen Wafer erhöht werden kann. Dies verbessert wesentlich die Vorrichtungszuverlässigkeit. Zum Beispiel zeigt 20 den zeitabhängigen Dielektrikumsdurchbruch (TDDB) Vmax (Y-Achse) der High-k-Gatedielektrika als eine Funktion von Strom Igi (dem Leckstrom, der durch die High-k-Gatedielektrika fließt, X-Achse). Die entsprechenden Experimente wurden bei 125°C durchgeführt. Die Ergebnisse zeigten an, dass der TDDB Vmax 0,99 Volt beträgt, wenn die Dicke der Klebstoffschicht 20 Å beträgt (Punkt 90). Wenn die Ausführungsformen der vorliegenden Offenbarung angewendet werden, und die Dicke der Klebstoffschicht auf 12 Å reduziert wird, wird der TDDB Vmax um ungefähr 80 mV erhöht, was anzeigt, dass die Zuverlässigkeit der High-k-Gatedielektrika erhöht ist.
  • 21 zeigt ein Beispiel für ein Verteilungsprofil einiger Elemente in der Gateelektrode 386 (19A) gemäß einigen Ausführungsformen. Die X-Achse zeigt die Positionen im Gatestapel, und die Y-Achse zeigt die Signalintensität von Elementen. Die Verteilung von Elementen Hf, O, Si, Al und Ti in der High-k-Dielektrikumsschicht 366, der Austrittsarbeitsschicht 376, der (TiN)-Abdeckschicht 378, der Siliziumschicht 380, der (TiN)-Klebstoffschicht 382 und dem Füllmetallgebiet 383 ist dargestellt. Die Ergebnisse zeigen an, dass sich aufgrund der In-Situ-Abscheidung dieser Schichten kein Sauerstoff an der Grenzfläche zwischen der Siliziumschicht 80 und der (TiN)-Klebstoffschicht 382 befindet.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch ein In-situ-Ausbilden einer metallhaltigen Abdeckschicht über einer Austrittsarbeitsschicht, und einer Silizium-Abdeckschicht über der metallhaltigen Schicht, wird die Austrittsarbeitsschicht vor Oxidation geschützt. Andererseits neigt die Silizium-Abdeckschicht zur Oxidation, und daher wird ein In-situ-Abscheidungsprozess durchgeführt, um eine Klebstoffschicht auf der Silizium-Abdeckschicht auszubilden und sicherzustellen, dass die Silizium-Abdeckschicht nicht oxidiert ist. Dies ermöglicht wiederum, dass die Klebstoffschicht dünner ausgebildet wird, und die TDDB-bezogene Zuverlässigkeit des Gatedielektrikums des resultierenden Transistors ist verbessert.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren: Ausbilden eines ersten Gatedielektrikums auf einem ersten Halbleitergebiet; Abscheiden einer ersten Austrittsarbeitsschicht über dem ersten Gatedielektrikum; Abscheiden einer ersten Siliziumschicht über der ersten Austrittsarbeitsschicht; Abscheiden einer ersten Klebstoffschicht über der ersten Siliziumschicht, wobei die erste Austrittsarbeitsschicht, die erste Siliziumschicht und die erste Klebstoffschicht in-situ abgeschieden werden; Abscheiden eines ersten Füllmetalls über der ersten Klebstoffschicht; und Durchführen eines Planarisierungsprozesses, wobei verbleibende Abschnitte der ersten Klebstoffschicht, der ersten Siliziumschicht und der ersten Austrittsarbeitsschicht Abschnitte einer Gateelektrode bilden. In einer Ausführungsform umfasst das Verfahren ferner: Abscheiden einer metallhaltigen Abdeckschicht über der ersten Austrittsarbeitsschicht, wobei sich die erste Siliziumschicht ferner über der metallhaltigen Abdeckschicht befindet, und wobei die erste Austrittsarbeitsschicht, die metallhaltige Abdeckschicht, die erste Siliziumschicht und die erste Klebstoffschicht in-situ gebildet werden. In einer Ausführungsform weist die erste Klebstoffschicht Titannitrid auf, und die erste Klebstoffschicht steht in physischem Kontakt mit der ersten Siliziumschicht. In einer Ausführungsform wird die erste Siliziumschicht durch thermisches Tränken eines Wafers, der die erste Austrittsarbeitsschicht aufweist, in einer siliziumbasierten Vorstufe ausgebildet. In einer Ausführungsform umfasst das Verfahren ferner: Ausbilden eines zweiten Gatedielektrikums auf einem zweiten Halbleitergebiet; Abscheiden einer metallhaltigen Schicht über dem zweiten Gatedielektrikum; Abscheiden einer zweiten Austrittsarbeitsschicht über der metallhaltigen Schicht, wobei die metallhaltige Schicht und die zweite Austrittsarbeitsschicht aus verschiedenen Materialien ausgebildet werden; Abscheiden einer zweiten Siliziumschicht über der zweiten Austrittsarbeitsschicht; Abscheiden einer zweiten Klebstoffschicht über der zweiten Siliziumschicht, wobei die zweite Austrittsarbeitsschicht, die zweite Siliziumschicht und die zweite Klebstoffschicht in-situ gebildet werden; und Abscheiden eines zweiten Füllmetalls über der zweiten Klebstoffschicht. In einer Ausführungsform werden die metallhaltige Schicht und die zweite Austrittsarbeitsschicht ex-situ mit einer Vakuumunterbrechung dazwischen durchgeführt. In einer Ausführungsform weist die erste Klebstoffschicht eine Dicke auf, die kleiner ist als 25 Å. In einer Ausführungsform wird während einer Gesamtheit von in-situ-Abscheidungsprozessen zum Abscheiden der ersten Austrittsarbeitsschicht, der ersten Siliziumschicht und der ersten Klebstoffschicht kein Sauerstoff (O2) verwendet.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist eine integrierte Schaltungsvorrichtung auf: ein Halbleitergebiet; ein Gatedielektrikum über dem Halbleitergebiet; eine Austrittsarbeitsschicht über dem Gatedielektrikum; eine Siliziumschicht über der Austrittsarbeitsschicht; eine Klebstoffschicht über der Siliziumschicht und diese kontaktierend; und ein Füllmetallgebiet über der Klebstoffschicht und diese kontaktierend. In einer Ausführungsform weist die Klebstoffschicht eine Dicke auf, die kleiner ist als 25 Å. In einer Ausführungsform weist die Siliziumschicht Atome von elementarem Silizium auf, und die Atome von elementarem Silizium befinden sich in physischem Kontakt mit der Klebstoffschicht. In einer Ausführungsform weist die Klebstoffschicht Tantalnitrid auf. In einer Ausführungsform weist die integrierte Schaltungsvorrichtung ferner eine Titannitridschicht zwischen der Austrittsarbeitsschicht und der Siliziumschicht auf. In einer Ausführungsform ist die Austrittsarbeitsschicht eine n-Austrittsarbeitsschicht. In einer Ausführungsform weist die Siliziumschicht eine Dicke auf, die kleiner ist als ungefähr 10 Å.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weist eine Vorrichtung auf: eine Halbleiterfinne; ein High-k-Dielektrikum auf der Halbleiterfinne; eine Austrittsarbeitsschicht über dem High-k-Dielektrikum; eine erste Titannitridschicht über der Austrittsarbeitsschicht; eine Siliziumschicht über der ersten Titannitridschicht; eine zweite Titannitridschicht über der Siliziumschicht, wobei eine Grenzfläche zwischen der Siliziumschicht und der zweiten Titannitridschicht frei von Sauerstoff ist; und ein Füllmetallgebiet über der zweiten Titannitridschicht und diese kontaktierend. In einer Ausführungsform steht die erste Titannitridschicht in physischem Kontakt mit der Austrittsarbeitsschicht. In einer Ausführungsform weist die zweite Titannitridschicht eine Dicke auf, die kleiner ist als 25 Å. In einer Ausführungsform weist die zweite Titannitridschicht eine Dicke in einem Bereich zwischen ungefähr 8 Ä und ungefähr 20 Å auf. In einer Ausführungsform weist die Siliziumschicht eine Dicke auf, die kleiner ist als ungefähr 10 Å.
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Ausbilden eines ersten Gatedielektrikums auf einem ersten Halbleitergebiet, Abscheiden einer ersten Austrittsarbeitsschicht über dem ersten Gatedielektrikum, Abscheiden einer ersten Siliziumschicht über der ersten Austrittsarbeitsschicht, Abscheiden einer ersten Klebstoffschicht über der ersten Siliziumschicht, wobei die erste Austrittsarbeitsschicht, die erste Siliziumschicht und die erste Klebstoffschicht in-situ abgeschieden werden, Abscheiden eines ersten Füllmetalls über der ersten Klebstoffschicht, und Durchführen eines Planarisierungsprozesses, wobei verbleibende Abschnitte der ersten Klebstoffschicht, der ersten Siliziumschicht und der ersten Austrittsarbeitsschicht Abschnitte einer Gateelektrode bilden.
  2. Verfahren nach Anspruch 1, das ferner ein Abscheiden einer metallhaltigen Abdeckschicht über der ersten Austrittsarbeitsschicht umfasst, wobei sich die erste Siliziumschicht ferner über der metallhaltigen Abdeckschicht befindet, und wobei die erste Austrittsarbeitsschicht, die metallhaltige Abdeckschicht, die erste Siliziumschicht und die erste Klebstoffschicht in-situ ausgebildet werden.
  3. Verfahren nach Anspruch 1, wobei die erste Klebstoffschicht Titannitrid aufweist, und die erste Klebstoffschicht in physischem Kontakt mit der ersten Siliziumschicht steht.
  4. Verfahren nach Anspruch 1, wobei die erste Siliziumschicht durch thermisches Tränken eines Wafers, der die erste Austrittsarbeitsschicht aufweist, in einer siliziumbasierten Vorstufe ausgebildet wird.
  5. Verfahren nach Anspruch 1, weiter umfassend: Ausbilden eines zweiten Gatedielektrikums auf einem zweiten Halbleitergebiet, Abscheiden einer metallhaltigen Schicht über dem zweiten Gatedielektrikum, Abscheiden einer zweiten Austrittsarbeitsschicht über der metallhaltigen Schicht, wobei die metallhaltige Schicht und die zweite Austrittsarbeitsschicht aus verschiedenen Materialien ausgebildet werden, Abscheiden einer zweiten Siliziumschicht über der zweiten Austrittsarbeitsschicht, Abscheiden einer zweiten Klebstoffschicht über der zweiten Siliziumschicht, wobei die zweite Austrittsarbeitsschicht, die zweite Siliziumschicht und die zweite Klebstoffschicht in-situ ausgebildet werden, und Abscheiden eines zweiten Füllmetalls über der zweiten Klebstoffschicht.
  6. Verfahren nach Anspruch 5, wobei die metallhaltige Schicht und die zweite Austrittsarbeitsschicht ex-situ mit einer Vakuumunterbrechung dazwischen durchgeführt werden.
  7. Verfahren nach Anspruch 1, wobei die erste Klebstoffschicht eine Dicke aufweist, die kleiner ist als 25 Å.
  8. Verfahren nach Anspruch 1, wobei während einer Gesamtheit von In-situ-Abscheidungsprozessen zum Abscheiden der ersten Austrittsarbeitsschicht, der ersten Siliziumschicht und der ersten Klebstoffschicht kein Sauerstoff (O2) verwendet wird.
  9. Integrierte Schaltungsvorrichtung, aufweisend: ein Halbleitergebiet, ein Gatedielektrikum über dem Halbleitergebiet, eine Austrittsarbeitsschicht über dem Gatedielektrikum, eine Siliziumschicht über der Austrittsarbeitsschicht, eine Klebstoffschicht über der Siliziumschicht und diese kontaktierend, und ein Füllmetallgebiet über der Klebstoffschicht und diese kontaktierend.
  10. Integrierte Schaltungsvorrichtung nach Anspruch 9, wobei die Klebstoffschicht eine Dicke aufweist, die kleiner ist als 25 Å.
  11. Integrierte Schaltungsvorrichtung nach Anspruch 9, wobei die Siliziumschicht Atome von elementarem Silizium aufweist.
  12. Integrierte Schaltungsvorrichtung nach Anspruch 9, wobei die Klebstoffschicht Titannitrid aufweist.
  13. Integrierte Schaltungsvorrichtung nach Anspruch 9, die ferner eine Titannitridschicht zwischen der Austrittsarbeitsschicht und der Siliziumschicht aufweist.
  14. Integrierte Schaltungsvorrichtung nach Anspruch 9, wobei die Austrittsarbeitsschicht eine n-Austrittsarbeitsschicht ist.
  15. Integrierte Schaltungsvorrichtung nach Anspruch 9, wobei die Siliziumschicht eine Dicke aufweist, die kleiner ist als ungefähr 10 Å.
  16. Vorrichtung, aufweisend: eine Halbleiterfinne, ein High-k-Dielektrikum auf der Halbleiterfinne, eine Austrittsarbeitsschicht über dem High-k-Dielektrikum, eine erste Titannitridschicht über der Austrittsarbeitsschicht, eine Siliziumschicht über der ersten Titannitridschicht, eine zweite Titannitridschicht über der Siliziumschicht, wobei eine Grenzfläche zwischen der Siliziumschicht und der zweiten Titannitridschicht frei von Sauerstoff ist, und ein Füllmetallgebiet über der zweiten Titannitridschicht und diese kontaktierend.
  17. Vorrichtung nach Anspruch 16, wobei die erste Titannitridschicht in physischem Kontakt mit der Austrittsarbeitsschicht steht.
  18. Vorrichtung nach Anspruch 16, wobei die zweite Titannitridschicht eine Dicke aufweist, die kleiner ist als 25 Å.
  19. Vorrichtung nach Anspruch 16, wobei die zweite Titannitridschicht eine Dicke in einem Bereich zwischen ungefähr 8 Ä und ungefähr 20 Å aufweist.
  20. Vorrichtung nach Anspruch 16, wobei die Siliziumschicht eine Dicke aufweist, die kleiner ist als ungefähr 10 Ä.
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