DE102017123950B4 - Finfet-bauelement und verfahren zur herstellung desselben - Google Patents

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Abstract

Verfahren, umfassend:
Bilden (212) einer Finne (16, 32, 34, 56), welche sich über einer Isolationszone (14, 42, 54) erstreckt;
Bilden (214) eines Opfer-Gate-Stapels (70, 70A) über der Finne (16, 32, 34, 56), wobei der Opfer-Gate-Stapel (70, 70A) eine erste Seitenwand und eine zweite Seitenwand gegenüber der ersten Seitenwand aufweist;
Bilden einer ersten Abstandhalterschicht (80A) über einer oberen Fläche und entlang der ersten Seitenwand und der zweiten Seitenwand des Opfer-Gate-Stapels (70, 70A);
Bilden (216) eines ersten Abstandhalters (82) an der ersten Seitenwand des Opfer-Gate-Stapels (70, 70A);
Bilden (216) eines zweiten Abstandhalters (82) an der zweiten Seitenwand des Opfer-Gate-Stapels (70, 70A); wobei das Bilden des ersten und des zweiten Abstandhalters (82) umfasst:
Bilden einer zweiten Abstandhalterschicht (80B) über der ersten Abstandhalterschicht (80A); und
Entfernen horizontaler Abschnitte der zweiten Abstandhalterschicht (80B), wobei zurückbleibende Abschnitte der zweiten Abstandhalterschicht (80B) den ersten Abstandhalter (82) und den zweiten Abstandhalter (82) bilden;
Bilden (218) einer strukturierten Maskenschicht (74) mit einer Öffnung darin über dem Opfer-Gate-Stapel (70, 70A) und dem ersten Abstandhalter (82), wobei sich die strukturierte Maskenschicht (74) entlang einer oberen Fläche und einer Seitenwand des ersten Abstandhalters (82) erstreckt, wobei die strukturierte Maskenschicht (74) Abschnitte der ersten Abstandhalterschicht (80A) bedeckt, die während des Bildens der Abstandhalter (82) frei gelegt werden, und wobei der zweite Abstandhalter (82) durch die Öffnung in der strukturierten Maskenschicht (74) frei liegt;
Strukturieren (220) der Finne (16, 32, 34, 56) unter Verwendung der strukturierten Maskenschicht (74), des Opfer-Gate-Stapels (70, 70A) und des zweiten Abstandhalters (82) als eine kombinierte Maske, um eine Aussparung (76, 78) in der Finne (16, 32, 34, 56) zu bilden; und
epitaxiales Anwachsen (222) einer Source/Drain-Zone (22, 24, 44, 46, 84, 86) in der Aussparung (76, 78).

Description

  • HINTERGRUND
  • Halbleiter-Bauelemente werden in einer Vielzahl elektronischer Anwendungen verwendet, wie zum Beispiel Personal-Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleiter-Bauelemente werden typischerweise hergestellt durch aufeinander folgendes Abscheiden isolierender oder dielektrischer Schichten, leitfähiger Schichten und Halbleiterschichten eines Materials über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Anwendung von Lithographie zum Bilden von Schaltungskomponenten und Elementen darauf.
  • In der Halbleitertechnik wird die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) immer weiter verbessert durch ständige Verringerungen der minimalen Elementgröße, welche ermöglichen, mehr Komponenten in eine gegebene Fläche zu integrieren.
  • Wenn die minimalen Elementgrößen verringert werden, entstehen jedoch zusätzliche Probleme, die bekämpft werden sollten.
  • Die Druckschrift US 9 543 435 B1 betrifft eine asymmetrische FinFET-Vorrichtung mit mindestens einer Finne auf einer oberen Oberfläche eines Halbleitersubstrats. Die Finne erstreckt sich entlang einer Länge des Halbleitersubstrats, um eine Finnenlänge zu definieren. Mehrere Gate-Strukturen sind sich um die Seitenwände und die obere Lamellenoberfläche der Lamelle angeordnet. Die Gate-Strukturen umfassen mindestens eine gewünschte Gate-Struktur, die von mindestens einer Opfer-Gate-Struktur umgeben ist.
  • Die Druckschrift US 2016 / 0 020 150 A1 offenbart das Ausbilden von beabstandeten ersten und zweiten Finnen auf einem Substrat. Auf dem Substrat wird zwischen der ersten und der zweiten Finne eine Isolationsschicht gebildet. Auf der Isolationsschicht ist eine Gateelektrode ausgebildet, die die erste und die zweite Finne kreuzt. Source/Drain-Bereiche sind an den ersten und zweiten Finnen neben der Gateelektrode ausgebildet. Nach dem Bilden der Source/Drain-Bereiche wird ein Teil der Gateelektrode zwischen der ersten und der zweiten Finne entfernt, um die Isolationsschicht freizulegen.
  • Die Druckschrift US 2011/0 201 166 A1 betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend das Bilden einer Gateelektrode auf einem Halbleitersubstrat und eines Seitenwandabstandshalters auf der Gateelektrode. Ein Teil des Halbleitersubstrats wird auf beiden Seiten des Seitenwandabstandshalters teilweise geätzt, um einen Graben zu bilden.
  • Die Druckschrift US 2017 /0 084 722 A1 offenbart eine Halbleitervorrichtung und ein Verfahren zur Bildung derselben, wobei die Halbleitervorrichtung eine rippenförmige Struktur, eine Epitaxieschicht, eine dielektrische Zwischenschicht, einen ersten Stopfen und eine Schutzschicht umfasst. Eine Finnen-Struktur ist auf einem Substrat angeordnet, und die Gate-Struktur befindet sich über der Finnen-Struktur.
  • Die Druckschrift US 9 548 366 B1 betrifft ein Verfahren, das das Bilden eines ersten Gates über einem Substrat umfasst, wobei das erste Gate erste Gate-Abstandshalter an gegenüberliegenden Seitenwänden aufweist, eine erste Hartmaskenschicht über dem ersten Gate bildet und eine zweite Hartmaskenschicht über der ersten Hartmaskenschicht bildet.
  • Die Druckschrift US 2014 /0 306 296 A1 offenbart eine Halbleitervorrichtung mit mindestens einer aktiven Finne, die aus einem Substrat herausragt, einer ersten Gateelektrode, die die aktive Finne kreuzt, und einem ersten Verunreinigungsbereich, der auf der aktiven Finne an einer ersten Seite der ersten Gateelektrode ausgebildet ist.
  • Figurenliste
  • Erscheinungsformen der vorliegenden Offenbarung sind am besten zu verstehen aus der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Figuren. Es sei angemerkt, dass gemäß der üblichen Praxis in der Technik verschiedene Elemente nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zur Verdeutlichung beliebig vergrößert oder verkleinert sein.
    • 1 ist eine perspektivische Ansicht eines Finnen-Feldeffekttransistor(„FinFET“)-Bauelements gemäß einigen Ausführungsformen.
    • 2 ist eine Draufsicht auf ein FinFET-Bauelement gemäß einigen Ausführungsformen.
    • 3A bis 6A sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • 7A und 7B sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • 8A, 8B und 8C sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • 9A, 9B und 9C sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • 10A, 10B und 10C sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • 11A, 11B und 11C sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • 12A, 12B und 12C sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • 13A, 13B und 13C sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • 14A, 14B und 14C sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • 15A, 15B und 15C sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • 16A, 16B und 16C sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • 17A, 17B und 17C sind Querschnittsansichten eines FinFET-Bauelements gemäß einigen Ausführungsformen.
    • 18 ist eine Draufsicht auf ein FinFET-Bauelement gemäß einigen Ausführungsformen.
    • 19 ist eine Draufsicht auf ein FinFET-Bauelement gemäß einigen Ausführungsformen.
    • 20 ist eine Draufsicht auf ein FinFET-Bauelement gemäß einigen Ausführungsformen.
    • 21 ist ein Ablaufplan, welcher ein Verfahren zum Bilden eines FinFET-Bauelements gemäß einigen Ausführungsformen veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Offenbarung werden viele verschiedene Ausführungsformen oder Beispiele für die Realisierung verschiedener Merkmale der Erfindung vorgestellt. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, bei welchen zwischen dem ersten und zweiten Merkmal zusätzliche Merkmale gebildet werden, so dass das erste und zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem können in der vorliegenden Offenbarung in den verschiedenen Beispielen Bezugszahlen und/oder -buchstaben wiederholt werden. Diese Wiederholung dient dem Zweck der Vereinfachung und Verdeutlichung und bestimmt als solche keine Beziehung zwischen den beschriebenen verschiedenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können hierin zur Vereinfachung der Beschreibung Begriffe der räumlichen Beziehung wie „unterhalb“, „unter“, „untere“, „über“, „obere“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht. Die Begriffe der räumlichen Beziehung sollen zusätzlich zu der Orientierung, die in den Figuren abgebildet sind, andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht sein oder andere Orientierungen aufweisen) und die hierin verwendeten Deskriptoren der räumlichen Beziehung können gleichermaßen entsprechend interpretiert werden.
  • Ausführungsformen werden in Bezug auf einen speziellen Kontext beschrieben, nämlich ein FinFET-Bauelement und ein Verfahren zum Bilden desselben. Verschiedene Ausführungsformen, die hierin beschrieben werden, ermöglichen das Bilden eines FinFET-Bauelements, welches so konfiguriert ist, dass es als eine Schutzvorrichtung vor elektrostatischer Entladung (Electrostatic Discharge, ESD) fungiert, und das Verbessern der ESD-Schutzeigenschaften einer solchen ESD-Schutzvorrichtung. Verschiedene Ausführungsformen, die hierin vorgestellt werden, werden im Kontext eines FinFET-Bauelements beschrieben, welches über ein Gatezuletzt-Verfahren gebildet wird. In anderen Ausführungsformen kann ein Gate-zuerst-Verfahren angewendet werden.
  • 1 veranschaulicht ein Beispiel für einen Finnen-Feldeffekttransistor (FinFET) 10 in einer dreidimensionalen Ansicht. Der FinFET 10 umfasst eine Finne 16 auf einem Substrat 12. Das Substrat 12 umfasst Isolationszonen 14 und die Finne 16 ragt von zwischen benachbarten oder angrenzenden Isolationszonen 14 ausgehend über diese hinaus. Ein Gate-Dielektrikum 18 ist entlang Seitenwänden und über einer oberen Fläche der Finne 16 angeordnet und eine Gate-Elektrode 20 ist über dem Gate-Dielektrikum 18 angeordnet. Source/Drain-Zonen 22 und 24 sind auf gegenüberliegenden Seiten der Finne 16 in Bezug auf das Gate-Dielektrikum 18 und die Gate-Elektrode 20 angeordnet. Der in 1 dargestellte FinFET 10 dient lediglich Zwecken der Veranschaulichung. Daher sind viele Variationen möglich, z.B. epitaxiale Source/Drain-Zonen, mehrere Finnen, mehrschichtige Finnen usw.
  • 2 ist eine Draufsicht auf ein FinFET-Bauelement 30 gemäß einigen Ausführungsformen. In einigen Ausführungsformen kann das FinFET-Bauelement 30 mehrere FinFETs umfassen, z.B. den in 1 dargestellten FinFET 10, mit dem Unterschied, dass sich jedes Gate des FinFET-Bauelements 30 entlang Seitenwänden und über oberen Flächen mehrerer Finnen erstreckt. Das FinFET-Bauelement 30 umfasst mehrere Finnengruppen, z.B. die Finnengruppen 33 und 35. Die Finnengruppe 33 umfasst mehrere Finnen 32. Die Finnengruppe 35 umfasst mehrere Finnen 34. In einigen Ausführungsformen kann ein Abstand D3 zwischen benachbarten Finnen 32 der Finnengruppe 33 im Wesentlichen der gleiche sein wie ein Abstand D4 zwischen benachbarten Finnen 34 der Finnengruppe 35. In einigen Ausführungsformen kann ein Abstand D5 zwischen benachbarten Finnengruppen, z.B. der Finnengruppe 33 und der Finnengruppe 35, größer sein als der Abstand D3 und der Abstand D4. In einigen Ausführungsformen kann der Abstand D3 etwa 22 nm bis etwa 26 nm betragen. In einigen Ausführungsformen kann der Abstand D4 etwa 22 nm bis etwa 26 nm betragen. In einigen Ausführungsformen kann der Abstand D5 etwa 180 nm bis etwa 300 nm betragen. In einigen Ausführungsformen kann ein Verhältnis D3/D5 etwa 0,07 bis etwa 0,15 betragen. In einigen Ausführungsformen kann ein Verhältnis D4/D5 etwa 0,07 bis etwa 0,15 betragen. Durch Auswählen dieser Werte für D3/Ds und D4/D5 wird eine gute Isolation zwischen der Finnengruppe 33 und der Finnengruppe 35 erreicht. In der veranschaulichten Ausführungsform umfasst das FinFET-Bauelement 30 zwei Finnengruppen, z.B. die Finnengruppen 33 und 35. In anderen Ausführungsformen kann die Anzahl der Finnengruppen entsprechend den Design-Anforderungen des FinFET-Bauelements 30 weniger als zwei oder mehr als zwei betragen. In der veranschaulichten Ausführungsform umfasst jede der Finnengruppen 33 und 35 vier Finnen. In anderen Ausführungsformen kann die Anzahl der Finnen in jeder der Finnengruppen 33 und 35 entsprechend den Design-Anforderungen des FinFET-Bauelements 30 weniger als vier oder mehr als vier Finnen umfassen.
  • Das FinFET-Bauelement 30 umfasst ferner Isolationszonen 42, so dass jede der Finnen 32 und 34 von zwischen benachbarten Isolationszonen 42 ausgehend über diese hinausragt. Das FinFET-Bauelement 30 umfasst ferner mehrere Gates 36 und mehrere Gates 38, so dass sich jedes der Gates 36 und 38 entlang Seitenwänden und über oberen Flächen entsprechender der Finnengruppen 33 und 35 erstreckt. In einigen Ausführungsformen sind die Gates 36 aktive Gates und die Gates 38 sind Dummy-Gates, so dass die Gates 38 nicht als Gates zum Modulieren von Leitfähigkeiten darunter liegender Kanalzonen entsprechender der Finnen 32 und 34 fungieren. Dem entsprechend können die Gates 36 auch als aktive Gates 36 bezeichnet werden und die Gates 38 können auch als Dummy-Gates 38 bezeichnet werden. In den veranschaulichten Ausführungsformen ist jedes der Dummy-Gates 38 zwischen benachbarten Paaren der aktiven Gates 36 angeordnet. In anderen Ausführungsformen können die Anzahlen der aktiven Gates 36 und der Dummy-Gates 38 und deren Anordnung entsprechend den Design-Anforderungen des FinFET-Bauelements 30 variieren. In einigen Ausführungsformen ist eine Breite W1 der aktiven Gates 36 größer als eine Breite W2 der Dummy-Gates 38. In anderen Ausführungsformen kann eine relative Breite der Dummy-Gates 38 in Bezug auf die Breite der aktiven Gates 36 entsprechend den Design-Anforderungen des FinFET-Bauelements 30 geändert werden. In einigen Ausführungsformen kann die Breite W1 etwa 150 nm bis etwa 170 nm betragen. In einigen Ausführungsformen kann die Breite W2 etwa 100 nm bis etwa 120 nm betragen. In einigen Ausführungsformen kann ein Verhältnis W2/W1 etwa 0,58 bis etwa 0,8 betragen. In einigen Ausführungsformen ist ein Abstand D1 zwischen einem Dummy-Gate 38 und einem nächstgelegenen aktiven Gate 36 größer als ein Abstand D2 zwischen benachbarten aktiven Gates 36. In einigen Ausführungsformen kann der Abstand D1 etwa 168 nm bis etwa 232 nm betragen. In einigen Ausführungsformen kann der Abstand D2 etwa 60 nm bis etwa 80 nm betragen. In einigen Ausführungsformen kann ein Verhältnis D2/D1 etwa 0,25 bis etwa 0,47 betragen. In anderen Ausführungsformen können verschiedene Abstände zwischen Gates 36 und 38 entsprechend den Design-Anforderungen des FinFET-Bauelements 30 geändert werden.
  • Das FinFET-Bauelement 30 umfasst ferner Abstandhalter 40, welche sich entlang Seitenwänden der aktiven Gates 36 und Seitenwänden der Dummy-Gates 38 erstrecken. In einigen Ausführungsformen weisen die Abstandhalter 40 eine Breite von etwa 5 nm bis etwa 10 nm auf. Das FinFET-Bauelement 30 umfasst epitaxiale Source/Drain-Zonen 44 und 46, so dass jedes der aktiven Gates 36 zwischen einer entsprechenden der epitaxialen Source/Drain-Zonen 44 und einer entsprechenden der epitaxialen Source/Drain-Zonen 46 angeordnet ist und jedes der Dummy-Gates 38 zwischen entsprechenden benachbarten epitaxialen Source/Drain-Zonen 44 angeordnet ist.
  • In einigen Ausführungsformen weist jedes der aktiven Gates 36 eine asymmetrische Source/Drain-Konfiguration auf, so dass eine entsprechende epitaxiale Source/Drain-Zone 46 einen kürzeren Abstand zu dem aktiven Gate 36 aufweist als eine entsprechende epitaxiale Source/Drain-Zone 44. In einigen Ausführungsformen weist jedes der Dummy-Gates 38 eine symmetrische Source/Drain-Konfiguration auf, so dass beide entsprechenden epitaxialen Source/Drain-Zone 44 einen gleichen Abstand zu dem Dummy-Gate 38 aufweisen. In einigen Ausführungsformen weist jede der epitaxialen Source/Drain-Zonen 46 von einem entsprechenden aktiven Gate 36 einen Abstand D7 auf, welcher gleich groß ist wie die Breite eines entsprechenden Abstandhalters 40. In einigen Ausführungsformen weist jede der epitaxialen Source/Drain-Zonen 44 von einem entsprechenden Dummy-Gate 38 und einem entsprechenden aktiven Gate 36 einen Abstand D6 auf, welcher größer ist als der Abstand D7. In einigen Ausführungsformen kann der Abstand D6 etwa 30 nm bis etwa 40 nm betragen. In einigen Ausführungsformen kann der Abstand D7 etwa 5 nm bis etwa 10 nm betragen. In einigen Ausführungsformen kann ein Verhältnis D7/D6 etwa 0,12 bis etwa 0,33 betragen.
  • 2 veranschaulicht ferner Referenzschnitte, welche in den folgenden Figuren verwendet werden. Der Schnitt A-A erfolgt entlang einer Längsachse eines aktiven Gates 36 des FinFET-Bauelements 30. Der Schnitt C-C erfolgt in einer Ebene, welche parallel zum Schnitt A-A und durch eine epitaxiale Source/Drain-Zone 44 verläuft. Der Schnitt B-B erfolgt senkrecht zum Schnitt A-A und entlang einer Längsachse einer Finne 32 und in einer Richtung beispielsweise eines Stromflusses zwischen den epitaxialen Source/Drain-Zonen 44 und 46. In den anschließenden Figuren wird zur Verdeutlichung auf diese Referenzschnitte Bezug genommen.
  • 3A bis 16A-C sind Querschnittsansichten von Zwischenstufen bei der Herstellung eines FinFET-Bauelements, z.B. des in 2 veranschaulichten FinFET-Bauelements 30, gemäß einigen Ausführungsformen. In 3A bis 16A-C sind Figuren, welche mit einer „A“-Kennzeichnung enden, entlang dem in 2 veranschaulichten Referenzschnitt A-A veranschaulicht; Figuren, welche mit einer „B“-Kennzeichnung enden, sind entlang dem in 2 veranschaulichten Referenzschnitt B-B veranschaulicht; und Figuren, welche mit einer „C“-Kennzeichnung enden, sind entlang dem in 2 veranschaulichten Referenzschnitt C-C veranschaulicht.
  • 3A veranschaulicht ein Substrat 50. Das Substrat 50 kann ein Halbleitersubstrat sein, z.B. ein massiver Halbleiter, ein Halbleiter-auf-Isolator (Semiconductor-On-Insulator, SOI)-Substrat oder dergleichen, welches (z.B. mit einem Dotierstoff des p-Typs oder n-Typs) dotiert oder undotiert sein kann. As Substrat 50 kann ein Wafer sein, z.B. ein Silizium-Wafer. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht eines Halbleitermaterials, die auf einer Isolatorschicht ausgebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxid-Schicht (Buried Oxide, BOX), eine Siliziumoxid-Schicht oder dergleichen sein. Die Isolatorschicht wird auf einem Substrat bereitgestellt, typischerweise einem Silizium- oder Glassubstrat. Andere Substrate, z.B. ein mehrschichtiges oder ein Gradienten-Substrat, können ebenso verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, umfassend Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, umfassend SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; Kombinationen davon oder Ähnliches umfassen.
  • Das Substrat 50 kann ferner Bauelemente integrierter Schaltungen (nicht dargestellt) umfassen. Wie der Fachmann erkennt, kann eine breite Vielfalt von Bauelementen integrierter Schaltungen, z.B. Transistoren, Dioden, Kondensatoren, Widerstände, Ähnliches oder Kombinationen davon, in und/oder auf dem Substrat 50 gebildet werden, um die strukturellen und funktionellen Erfordernisse des Designs für das resultierende FinFET-Bauelement zu erzeugen. Die Bauelemente integrierter Schaltungen können über beliebige geeignete Verfahren gebildet werden.
  • In einigen Ausführungsformen können in dem Substrat 50 geeignete Wannen (nicht dargestellt) ausgebildet sein. In einigen Ausführungsformen, wobei das resultierende FinFET-Bauelement ein Bauelement des n-Typs ist, sind die Wannen p-Wannen. In einigen Ausführungsformen, wobei das resultierende FinFET-Bauelement ein Bauelement des p-Typs ist, sind die Wannen n-Wannen. In anderen Ausführungsformen sind in dem Substrat 50 sowohl p-Wannen als auch n-Wannen ausgebildet. In einigen Ausführungsformen werden in das Substrat 50 Verunreinigungen des p-Typs implantiert, um die p-Wannen zu bilden. Die Verunreinigungen des p-Typs können BF2 oder Ähnliches sein und können bis zu einer Konzentration kleiner oder gleich 1018 cm-3 implantiert werden, z.B. in einem Bereich von etwa 1017 cm-3 bis etwa 1018 cm-3. In einigen Ausführungsformen werden in das Substrat 50 Verunreinigungen des n-Typs implantiert, um die n-Wannen zu bilden. Die Verunreinigungen des n-Typs können Phosphor, Arsen oder Ähnliches sein und können bis zu einer Konzentration kleiner oder gleich 1018 cm-3 implantiert werden, z.B. in einem Bereich von etwa 1017 cm-3 bis etwa 1018 cm-3. Nach dem Implantieren der entsprechenden Verunreinigungen kann ein Temperverfahren auf dem Substrat durchgeführt werden, um die Verunreinigungen des p-Typs und des n-Typs zu aktivieren, die implantiert wurden.
  • 3A veranschaulicht ferner die Bildung einer Maske 53 über dem Substrat 50. In einigen Ausführungsformen kann die Maske 53 in einem anschließenden Ätzschritt verwendet werden, um das Substrat 50 zu strukturieren (vgl. 4A). Wie in 3A dargestellt, kann die Maske 53 eine erste Maskenschicht 53A und eine zweite Maskenschicht 53B umfassen. Die erste Maskenschicht 53A kann eine Hartmaskenschicht sein, kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumcarbonitrid, eine Kombination davon oder Ähnliches umfassen und kann über ein beliebiges geeignetes Verfahren gebildet werden, z.B. thermische Oxidation, thermische Aufstickung, Atomschichtabscheidung (Atomic Layer Deposition, ALD) , physikalische Abscheidung aus der Gasphase (Physical Vapor Deposition, PVD), chemische Abscheidung aus der Gasphase (Chemical Vapor Deposition, CVD), eine Kombination davon oder Ähnliches. Die erste Maskenschicht 53A kann benutzt werden, um im anschließenden Ätzschritt (vgl. 4A) ein Ätzen des Substrats 50, das unter der ersten Maskenschicht 53A liegt, zu verhindern oder auf ein Mindestmaß zu beschränken. Die zweite Maskenschicht 53B kann Photoresist umfassen und kann in einigen Ausführungsformen benutzt werden, um die erste Maskenschicht 53A zur Verwendung in dem oben beschriebenen anschließenden Ätzschritt zu strukturieren. Die zweite Maskenschicht 53B kann unter Anwendung einer Technik des Aufschleuderns gebildet werden und kann unter Anwendung akzeptabler Photolithographietechniken strukturiert werden. In einigen Ausführungsformen kann die Maske 53 drei oder mehr Maskenschichten umfassen.
  • 4A veranschaulicht die Bildung von Halbleiterstreifen 52 in dem Substrat 50. Zuerst können die Maskenschichten 53A und 53B strukturiert werden, wobei Öffnungen in den Maskenschichten 53A und 53B Bereiche des Substrats 50 frei legen, wo Gräben 55 gebildet werden. Als Nächstes kann ein Ätzverfahren durchgeführt werden, wobei durch das Ätzverfahren die Gräben 55 in dem Substrat 50 durch die Öffnungen in der Maske 53 hindurch erzeugt werden. Die verbleibenden Abschnitte des Substrats 50, die unter einer strukturierten Maske 53 liegen, bilden mehrere Halbleiterstreifen 52. Bei dem Ätzen kann es sich um ein beliebiges akzeptables Ätzverfahren handeln, z.B., Reaktivionenätzen (Reactive Ion Etch, RIE), Neutralstrahlätzen (Neutral Beam Etch, NBE), Ähnliches oder eine Kombination davon. Das Ätzverfahren kann anisotrop sein. In einigen Ausführungsformen können nach dem Bilden der Halbleiterstreifen 52 etwaige zurückbleibende Abschnitte der Maske 53 durch ein beliebiges geeignetes Verfahren entfernt werden. In anderen Ausführungsformen können Abschnitte der Maske 53, z.B. die erste Maskenschicht 53A, über den Halbleiterstreifen 52 zurückbleiben. In einigen Ausführungsformen können die Halbleiterstreifen 52 eine Höhe H1 von etwa 45 nm bis etwa 65 nm und eine Breite W3 von etwa 5 nm bis etwa 7 nm aufweisen.
  • In einigen Ausführungsformen können die Halbleiterstreifen 52 durch ein beliebiges geeignetes Verfahren gebildet werden. Zum Beispiel können die Halbleiterstreifen 52 unter Anwendung eines oder mehrerer PhotolithographieVerfahren gebildet werden, umfassend Doppelstrukturierungs- oder Mehrfachstrukturierungsverfahren. Im Allgemeinen werden bei Doppelstrukturierungs- oder Mehrfachstrukturierungsverfahren Photolithographie- und Selbstausrichtungsverfahren kombiniert, wodurch ermöglicht wird, dass Strukturen erzeugt werden, welche zum Beispiel Mittenabstände aufweisen, die kleiner sind als solche, die ansonsten bei Anwendung eines einzelnen direkten Photolithographie-Verfahrens zu erhalten sind. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über dem Substrat 50 gebildet und unter Anwendung eines Photolithographie-Verfahrens strukturiert. Unter Anwendung eines Selbstausrichtungsverfahrens werden entlang der strukturierten Opferschicht Abstandhalter gebildet. Die Opferschicht wird dann entfernt und die zurückbleibenden Abstandhalter oder Dorne können dann verwendet werden, um das Substrat zu strukturieren, um die Halbleiterstreifen 52 zu bilden.
  • 5A veranschaulicht die Bildung eines Isolationsmaterials in den Gräben 55 (vgl. 4A) zwischen benachbarten Halbleiterstreifen 52 zum Bilden von Isolationszonen 54. Das Isolationsmaterial kann ein Oxid, z.B. Siliziumoxid, ein Nitrid, z.B. Siliziumnitrid, Ähnliches oder eine Kombination davon sein und kann durch eine chemische Abscheidung aus der Gasphase mit hochdichtem Plasma (HDP-CVD), eine Flowable-CVD (FCVD) (z.B. eine Abscheidung eines Materials auf CVD-Basis in einem entfernten Plasmasystem und späteres Härten, um es in ein anderes Material umzuwandeln, z.B. ein Oxid), Ähnliches oder eine Kombination davon gebildet werden. Andere Isolationsmaterialien, gebildet durch beliebige akzeptable Verfahren, können ebenfalls verwendet werden.
  • Ferner können in einigen Ausführungsformen die Isolationszonen 54 eine (nicht dargestellte) formangepasste Deckschicht umfassen, welche vor dem Füllen der Gräben 55 mit einem Isolationsmaterial der Isolationszonen 54 an Seitenwänden und Bodenflächen der Gräben 55 (vgl. 4A) gebildet wird. In einigen Ausführungsformen kann die Deckschicht ein Halbleiternitrid (z.B. Siliziumnitrid), ein Halbleiteroxid (z.B. Siliziumoxid), ein thermisches Halbleiteroxid (z.B. Siliziumoxid), ein Halbleiteroxynitrid (z.B. Siliziumoxynitrid), ein polymer, Kombinationen davon oder Ähnliches umfassen. Die Bildung der Deckschicht kann jedes beliebige geeignete Verfahren umfassen, z.B. ALD, CVD, HDP-CVD, PVD, eine Kombination davon oder Ähnliches. In solchen Ausführungsformen kann die Deckschicht die Diffusion des Halbleitermaterials aus den Halbleiterstreifen 52 (z.B. Si und/oder Ge) in die umgebenden Isolationszonen 54 während des anschließenden Temperns der Isolationszonen 54 verhindern (oder wenigstens verringern). In einigen Ausführungsformen kann, nachdem das Isolationsmaterial der Isolationszonen 54 abgeschieden ist, ein Temperverfahren an dem Isolationsmaterial der Isolationszonen 54 durchgeführt werden.
  • Bezug nehmend nun auf 5A, kann durch ein Planarisierungsverfahren, z.B. ein chemisch-mechanisches Polieren (CMP), etwaiges überschüssiges Isolationsmaterial der Isolationszonen 54 entfernt werden, so dass obere Flächen der Isolationszonen 54 und obere Flächen der Halbleiterstreifen 52 coplanar sind. In einigen Ausführungsformen, wobei nach dem Bilden der Halbleiterstreifen 52 Abschnitte der Maske 53 über den Halbleiterstreifen 52 zurückbleiben, können durch das CMP auch die zurückbleibenden Abschnitte der Maske 53 entfernt werden.
  • 6A veranschaulicht das Zurücknehmen der Isolationszonen 54 zum Bilden von Zonen flacher Grabenisolierungen (STI) 54. Die Isolationszonen 54 werden so zurückgenommen, dass zwischen benachbarten Isolationszonen 54 Finnen 56 hervorstehen. Ferner können die oberen Flächen der Isolationszonen 54 eine flache Fläche, wie dargestellt, eine konvexe Fläche, eine konkave Fläche (z.B.) oder eine Kombination davon aufweisen. Die oberen Flächen der Isolationszonen 54 können durch ein geeignetes Ätzen flach, konvex und/oder konkav gebildet werden. Die Isolationszonen 54 können über ein annehmbares Ätzverfahren zurückgenommen werden, z.B. eines, welches selektiv für das Material der Isolationszonen 54 ist. Zum Beispiel kann eine chemische Oxidentfernung unter Anwendung eines CERTAS®-Ätzens, eines Applied-Materials-SICONI-Werkzeugs oder von verdünnter Fluorwasserstoffsäure (dHF) angewendet werden.
  • Der Fachmann versteht sofort, dass das Verfahren, das in Bezug auf 3A bis 6A beschrieben ist, lediglich ein Beispiel dafür ist, wie die Finnen 56 gebildet werden können. In anderen Ausführungsformen kann eine Dielektrikumsschicht über einer oberen Fläche des Substrats 50 gebildet werden; Gräben können durch die Dielektrikumsschicht hindurch geätzt werden; in den Gräben kann man homoepitaxiale Strukturen epitaxial anwachsen lassen; und die Dielektrikumsschicht kann zurückgenommen werden, so dass die homoepitaxialen Strukturen von der Dielektrikumsschicht hervorstehen, um die Finnen zu bilden. In wiederum anderen Ausführungsformen können für die Finnen heteroepitaxiale Strukturen verwendet werden. Zum Beispiel können die Halbleiterstreifen 52 in 5A zurückgenommen werden und an ihrer Stelle kann man ein oder mehrere andere Materialien als die Halbleiterstreifen 52 epitaxial anwachsen lassen. In noch weiteren Ausführungsformen kann eine Dielektrikumsschicht über einer oberen Fläche des Substrats 50 gebildet werden; können Gräben durch die Dielektrikumsschicht hindurch geätzt werden; kann man heteroepitaxiale Strukturen epitaxial in den Gräben anwachsen lassen, wobei ein oder mehrere andere Materialien als das Substrat 50 verwendet werden; und kann die Dielektrikumsschicht zurückgenommen werden, so dass die heteroepitaxialen Strukturen von der Dielektrikumsschicht hervorstehen, um Finnen 56 zu bilden.
  • In einigen Ausführungsformen, bei denen man homoepitaxiale oder heteroepitaxiale Strukturen epitaxial anwachsen lässt, können die angewachsenen Materialien während des Anwachsens in situ dotiert werden. In anderen Ausführungsformen können homoepitaxiale oder heteroepitaxiale Strukturen beispielsweise durch Ionenimplantation dotiert werden, nachdem die homoepitaxialen oder heteroepitaxialen Strukturen epitaxial angewachsen sind. In verschiedenen Ausführungsformen können die Finnen 56 Siliziumgermanium (SixGe1-x, wobei x ungefähr 0 bis 1 betragen kann), Siliziumcarbid, reines oder weitgehend reines Germanium, einen III-V-Verbindungshalbleiter, einen II-VI-Verbindungshalbleiter oder Ähnliches umfassen. Zum Beispiel umfassen die verfügbaren Materialien zum Bilden von III-V-Verbindungshalbleitern, ohne darauf beschränkt zu sein, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und Ähnliches.
  • Bezug nehmend auf 7A und 7B, wird auf den Finnen 56 eine Dielektrikumsschicht 58 gebildet. Bei der Dielektrikumsschicht 58 kann es sich zum Beispiel um Siliziumoxid, Siliziumnitrid, eine Kombination davon oder Ähnliches handeln und sie kann über akzeptable Techniken abgeschieden werden (zum Beispiel unter Anwendung von ALD, CVD, PVD, einer Kombination davon oder Ähnlichem) oder thermisch anwachsen (zum Beispiel unter Anwendung einer thermischen Oxidation oder Ähnlichem). Über der Dielektrikumsschicht 58 wird eine Gate-Elektroden-Schicht 60 gebildet und über der Gate-Elektroden-Schicht 60 wird eine Maske 62 gebildet. In anderen Ausführungsformen kann die Dielektrikumsschicht 58 weggelassen werden und die Gate-Elektroden-Schicht 60 kann direkt auf den Finnen gebildet werden. In einigen Ausführungsformen kann die Gate-Elektroden-Schicht 60 über der Dielektrikumsschicht 58 abgeschieden und anschließend planarisiert werden, zum Beispiel unter Anwendung eines CMP-Verfahrens. Die Maske 62 kann über der Gate-Elektroden-Schicht 60 abgeschieden werden. Die Gate-Elektroden-Schicht 60 kann zum Beispiel aus Polysilizium hergestellt werden, obwohl auch andere Materialien verwendet werden können, welche eine hohe Ätzselektivität in Bezug auf das Material der Isolationszonen 54 aufweisen. Die Maske 62 kann eine oder mehrere Schichten von zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, Siliziumcarbonitrid, einer Kombination davon oder Ähnlichem umfassen und kann durch ein beliebiges geeignetes Verfahren gebildet werden, z.B. thermische Oxidation, thermische Aufstickung, ALD, OVD, CVD, eine Kombination davon oder Ähnliches. In einer Ausführungsform umfasst die Maske 62 eine erste Maskenschicht 62A, welche aus Siliziumoxid ausgebildet ist, und eine zweite Maskenschicht 62B, welche aus Siliziumnitrid ausgebildet ist. In einigen Ausführungsformen kann die erste Maskenschicht 62A eine Dicke von etwa 15 nm bis etwa 25 nm aufweisen und die zweite Maskenschicht 62B kann eine Dicke von etwa 50 nm bis etwa 70 nm aufweisen.
  • Bezug nehmend auf 8A, 8B und 8C, können die Masken 62 (vgl. 7A und 7B) unter Anwendung akzeptabler Photolithographie- und Ätztechniken strukturiert werden, um eine strukturierte Maske 72 zu bilden. Die Struktur der strukturierten Maske 72 wird durch eine akzeptable Ätztechnik auf die Gate-Elektroden-Schicht 60 übertragen, um Gates 70 zu bilden. Gegebenenfalls kann die Struktur der strukturierten Maske 72 in ähnlicher Weise auf die Dielektrikumsschicht 58 übertragen werden. Die Struktur der Gates 70 bedeckt entsprechende Kanalzonen der Finnen 56, während Source/Drain-Zonen der Finnen 56 frei bleiben. Die Gates 70 können auch eine Längsrichtung aufweisen, welche im Rahmen von Prozessschwankungen im Wesentlichen senkrecht zu der Längsrichtung entsprechender Finnen 56 verläuft. Eine Größe der Gates 70 und ein Mittenabstand zwischen den Gates 70 können von einer Zone eines Chips abhängen, in welcher die Gates 70 gebildet werden. In einigen Ausführungsformen können die Gates 70 wenn sie beispielsweise in einer Eingabe/Ausgabe-Zone eines Chips angeordnet sind (wo sich z.B. Eingabe/Ausgabe-Schaltungen befinden), eine größere Größe und einen größeren Mittenabstand aufweisen als wenn sie beispielsweise in einer Logikzone eines Chips angeordnet sind (wo sich z.B. Logikschaltungen befinden).
  • Wie nachstehend noch detaillierter beschrieben, sind die Gates 70 Opfer-Gates und werden anschließend durch Ersatz-Gates ersetzt. Entsprechend können die Gates 70 auch als Opfer-Gates 70 bezeichnet werden. In einigen Ausführungsformen sind einige der Ersatz-Gates aktive Gates und einige der Ersatz-Gates sind Dummy-Gates. In einigen Ausführungsformen werden die Opfer-Gates 70A durch aktive Ersatz-Gates ersetzt und die Opfer-Gates 70D werden durch Dummy-Ersatz-Gates ersetzt. In einigen Ausführungsformen ist eine Breite der Opfer-Gates 70D geringer als eine Breite der Opfer-Gates 70A.
  • Weiter Bezug nehmend auf 8A, 8B und 8C, können in dem Substrat 50 schwach dotierte Source/Drain-Zonen (LDD-Zonen) 75 gebildet werden. Ähnlich wie bei dem oben in Bezug auf 3A beschriebenen Implantationsverfahren werden geeignete Verunreinigungen in die Finnen implantiert, um die LDD-Zonen 75 zu bilden. In einigen Ausführungsformen, wobei das resultierende FinFET-Bauelement ein Bauelement des p-Typs ist, werden Verunreinigungen des p-Typs in die Finnen 56 implantiert, um LDD-Zonen 75 des p-Typs zu bilden. In einigen Ausführungsformen, wobei das resultierende FinFET-Bauelement ein Bauelement des n-Typs ist, werden Verunreinigungen des n-Typs in die Finnen 56 implantiert, um LDD-Zonen 75 des n-Typs zu bilden. Während der Implantation der LDD-Zonen 75 können die Opfer-Gates 70 und die strukturierte Maske 72 als eine Maske zum Verhindern (oder zumindest Vermindern) fungieren, dass Dotierstoffe in Kanalzonen der frei liegenden Finnen 56 implantiert werden. Somit können die LDD-Zonen 75 im Wesentlichen in Source/Drain-Zonen der frei liegenden Finnen 56 gebildet werden. Bei den Verunreinigungen des n-Typs kann es sich um beliebige der zuvor beschriebenen Verunreinigungen des n-Typs handeln und bei den Verunreinigungen des p-Typs kann es sich um beliebige der zuvor beschriebenen Verunreinigungen des p-Typs handeln. Die LDD-Zonen 75 können eine Konzentration von Verunreinigungen von etwa 1015 cm-3 bis etwa 1016 cm-3 aufweisen. Nach dem Implantationsverfahren kann ein Temperverfahren durchgeführt werden, um die implantierten Verunreinigungen zu aktivieren.
  • Bezug nehmend auf 9A, 9B und 9C, wird auf frei liegenden Flächen der Opfer-Gates 70 (vgl. 9B) und/oder der Dielektrikumsschicht 58 über den Finnen 56 (vgl. 9C) eine Abstandhalterschicht 80 gebildet. Zum Bilden der Abstandhalterschicht 80 können beliebige geeignete Verfahren angewendet werden. In einigen Ausführungsformen kann eine Abscheidung (z.B. CVD, ALD oder Ähnliches) angewendet werden, um die Abstandhalterschicht 80 zu bilden. In einigen Ausführungsformen kann die Abstandhalterschicht 80 eine oder mehrere Schichten von beispielsweise Siliziumnitrid (SiN), Siliziumoxynitrid, Siliziumcarbonitrid, Siliziumoxycarbonitrid (SiOCN), einer Kombination davon oder Ähnlichem umfassen. In einigen Ausführungsformen kann die Abstandhalterschicht 80 eine erste Abstandhalterschicht 80A und eine zweite Abstandhalterschicht 80B über der ersten Abstandhalterschicht 80A umfassen. In einigen Ausführungsformen kann die erste Abstandhalterschicht 80A aus Materialien gebildet werden, welche Si, O, C, N oder Kombinationen davon umfassen. In einigen Ausführungsformen kann die zweite Abstandhalterschicht 80B aus Materialien gebildet werden, welche Si, O, C, N oder Kombinationen davon umfassen. In einigen Ausführungsformen werden die erste Abstandhalterschicht 80A und die zweite Abstandhalterschicht 80B aus unterschiedlichen Materialien gebildet. In einigen Ausführungsformen kann die erste Abstandhalterschicht 80A eine erste Dielektrikumsschicht und eine zweite Dielektrikumsschicht über der ersten Dielektrikumsschicht umfassen. In einigen Ausführungsformen umfasst die erste Dielektrikumsschicht ein Dielektrikumsmaterial mit einem k-Wert von etwa 5 bis etwa 7. In einigen Ausführungsformen weist die erste Dielektrikumsschicht eine Dicke von etwa 1 nm bis etwa 3 nm auf. In einigen Ausführungsformen umfasst die zweite Dielektrikumsschicht ein Dielektrikumsmaterial mit einem k-Wert von etwa 5 bis etwa 7. In einigen Ausführungsformen weist die zweite Dielektrikumsschicht eine Dicke von etwa 2 nm bis etwa 4 nm auf. In einigen Ausführungsformen weist die zweite Abstandhalterschicht 80B eine Dicke von etwa 6 nm bis etwa 7 nm auf.
  • Bezug nehmend auf 10A, 10B und 10C, werden horizontale Abschnitte der zweiten Abstandhalterschicht 80B entfernt, so dass zurückbleibende vertikale Abschnitte der zweiten Abstandhalterschicht 80B Abstandhalter 82 bilden. In einigen Ausführungsformen werden die horizontalen Abschnitte der zweiten Abstandhalterschicht 80B unter Anwendung eines geeigneten anisotropen Ätzverfahrens entfernt. In anderen Ausführungsformen können auch vertikale Abschnitte der zweiten Abstandhalterschicht 80B entfernt werden, die sich entlang Seitenwänden der Finnen 56 erstrecken.
  • Bezug nehmend auf 11A, 11B und 11C, wird über den Opfer-Gates 70 eine strukturierte Maske 74 gebildet. In einigen Ausführungsformen lässt die strukturierte Maske 74 Zonen der Finnen 56 zwischen benachbarten Opfer-Gates 70 frei, wo anschließend epitaxiale Source/Drain-Zonen des resultierenden FinFET-Bauelements gebildet werden. In einigen Ausführungsformen kann die strukturierte Maske 74 ein Photoresistmaterial umfassen und kann unter Anwendung geeigneter Photolithographieverfahren strukturiert werden. In einigen Ausführungsformen lässt die strukturierte Maske 74 vollständige Zonen der Finnen 56 frei, die zwischen benachbarten Opfer-Gates 70A angeordnet sind, und lässt Abschnitte von Zonen der Finnen 56 frei, die zwischen benachbarten Opfer-Gates 70A und 70D angeordnet sind. Die strukturierte Maske 74 bedeckt Abschnitte der ersten Abstandhalterschicht 80A, die während des Bildens der Abstandhalter 82 frei gelegt werden.
  • Nach dem Bilden der strukturierten Maske 74 wird ein Strukturierungsverfahren an den Finnen 56 durchgeführt, um Aussparungen 76 und 78 in Source/Drain-Zonen der Finnen 56 zu bilden. In einigen Ausführungsformen kann das Strukturierungsverfahren ein geeignetes anisotropes Trockenätzverfahren umfassen, wobei die strukturierte Maske 74, die Opfer-Gates 70, die strukturierte Maske 72, die Abstandhalter 82 und/oder Isolationszonen 54 als eine kombinierte Maske verwendet werden. Das geeignete anisotrope Trockenätzverfahren kann ein Reaktivionenätzen (RIE), ein Neutralstrahlätzen (NBE), Ähnliches oder eine Kombination davon umfassen. In einigen Ausführungsformen können Böden der Aussparungen 76 unterhalb Böden der Aussparungen 78 angeordnet sein. In einigen Ausführungsformen ist eine Breite der Aussparungen 76 größer als eine Breite der Aussparungen 78. In einigen Ausführungsformen ermöglicht die Verwendung der strukturierten Maske 74 die Verringerung einer Breite und eines Volumens der Aussparungen 76, wodurch Wachstumseigenschaften anschließend gebildeter epitaxialer Source/Drain-Zonen verbessert werden. Nach dem Bilden der Aussparungen 76 und 78 wird die strukturierte Maske 74 entfernt. In einigen Ausführungsformen, wobei die strukturierte Maske 74 ein Photoresistmaterial umfasst, kann die strukturierte Maske 74 entfernt werden unter Anwendung eines Veraschungsverfahrens, gefolgt von einem Nassreinigungsverfahren. Nach dem Strukturierungsverfahren weist jedes der Opfer-Gates 70 eine Seitenwand-Abstandhalterstruktur auf, welche einen nicht entfernten Abschnitt der ersten Abstandhalterschicht 80A und einen Abstandhalter 82 umfasst. In einigen Ausführungsformen weisen die Aussparungen 76 eine Tiefe D8 (gemessen von oberen Flächen entsprechender Finnen 56) von etwa 50 nm bis etwa 70 nm auf. In einigen Ausführungsformen weisen die Aussparungen 78 eine Tiefe D9 (gemessen von oberen Flächen entsprechender Finnen 56) von etwa 45 nm bis etwa 65 nm auf. In einigen Ausführungsformen ist die Tiefe Ds größer als die Tiefe D9.
  • Bezug nehmend auf 12A, 12B und 12C, werden in den Aussparungen 76 und 78 (vgl. 11A, 11B und 11C) epitaxiale Source/Drain-Zonen 84 bzw. 86 gebildet. In einigen Ausführungsformen lässt man die epitaxialen Source/Drain-Zonen 84 und 86 in den Aussparungen 76 und 78 epitaxial anwachsen durch metallorganische CVD (MOCVD), Molekularstrahlepitaxie (Molecular Beam Epitaxy, MBE), Flüssigphasenepitaxie (Liquid Phase Epitaxy, LPE), Gasphasenepitaxie (Vapor Phase Epitaxy, VPE), selektives epitaxiales Anwachsen (Selective Epitaxial Growth, SEG), eine Kombination davon oder Ähnliches. In einigen Ausführungsformen, wobei das resultierende FinFET-Bauelement ein Bauelement des n-Typs ist und die Finnen 56 aus Silizium gebildet werden, können die epitaxialen Source/Drain-Zonen 84 und 86 Silizium, SiC, SiCP, SiP oder Ähnliches umfassen. In einigen Ausführungsformen, wobei das resultierende FinFET-Bauelement ein Bauelement des p-Typs ist und die Finnen 56 aus Silizium gebildet werden, können die epitaxialen Source/Drain-Zonen 84 und 86 SiGe, SiGeB, Ge, GeSn oder Ähnliches umfassen. Die epitaxialen Source/Drain-Zonen 84 und 86 können Flächen aufweisen, die von entsprechenden Flächen der Finnen 56 angehoben sind, und können Facetten aufweisen. In einigen Ausführungsformen können sich die epitaxialen Source/Drain-Zonen 84 und 86 über die Finnen 56 hinaus und in die Halbleiterstreifen 52 erstrecken. In einigen Ausführungsformen ist eine Breite der epitaxialen Source/Drain-Zonen 84 größer als eine Breite der epitaxialen Source/Drain-Zonen 86. In einigen Ausführungsformen weisen die epitaxialen Source/Drain-Zonen 84 ein größeres Volumen auf als die epitaxialen Source/Drain-Zonen 86. In einigen Ausführungsformen können in das Material der epitaxialen Source/Drain-Zonen 84 und 86 geeignete Dotierstoffe implantiert werden. In einigen Ausführungsformen ähnelt das Implantationsverfahren dem Verfahren, das zum Bilden der LLD-Zonen 75 angewendet wird, wie oben in Bezug auf 8A, 8B und 8C beschrieben, und die Beschreibung wird hier zur Verkürzung nicht wiederholt. In anderen Ausführungsformen kann das Material der epitaxialen Source/Drain-Zonen 84 und 86 während des Anwachsens in situ dotiert werden. In einigen Ausführungsformen können die epitaxialen Source/Drain-Zonen 84 eine Dicke T1 von etwa 50 nm bis etwa 70 nm aufweisen. In einigen Ausführungsformen können die epitaxialen Source/Drain-Zonen 86 eine Dicke T2 von etwa 50 nm bis etwa 70 nm aufweisen. In einigen Ausführungsformen kann die Dicke T1 größer als die Dicke T2 sein.
  • In den dargestellten Ausführungsformen sind jede der epitaxialen Source/Drain-Zonen 84 und jede der epitaxialen Source/Drain-Zonen 86 physisch von anderen epitaxialen Source/Drain-Zonen 84 bzw. 86 getrennt. In anderen Ausführungsformen können benachbarte epitaxiale Source/Drain-Zonen 84 und benachbarte epitaxiale Source/Drain-Zonen 86 zusammenhängen. Eine solche Ausführungsform ist in 17A, 17B und 17C dargestellt, wo benachbarte oder angrenzenden epitaxiale Source/Drain-Zonen 84 zusammenhängen, so dass sie eine gemeinsame epitaxiale Source/Drain-Zone 84 bilden.
  • Weiter Bezug nehmend auf 12A, 12B und 12C, weist jedes der Opfer-Gates 70D eine symmetrische Anordnung der epitaxialen Source/Drain-Zonen auf, so dass jedes der Opfer-Gates 70D von benachbarten epitaxialen Source/Drain-Zonen 84 um eine gleiche Strecke D6 entfernt ist, die länger ist als eine Summe aus einer Dicke der ersten Abstandhalterschicht 80A und einer Breite der Abstandhalter 82. Außerdem weist jedes der Opfer-Gates 70A eine asymmetrische Anordnung der epitaxialen Source/Drain-Zonen auf, so dass jedes der Opfer-Gates 70A von benachbarten epitaxialen Source/Drain-Zonen 84 um die Strecke D6 und von einer benachbarten epitaxialen Source/Drain-Zone 86 um die Strecke D7 entfernt ist, die gleich lang ist wie eine Summe aus der Dicke der ersten Abstandhalterschicht 80A und der Breite der Abstandhalter 82. Ferner sind Zonen der Finnen 56, die zwischen den epitaxialen Source/Drain-Zonen 84 und benachbarten Opfer-Gates 70 angeordnet sind, von der ersten Abstandhalterschicht 80A bedeckt. In einigen Ausführungsformen verhindert die erste Abstandhalterschicht 80A, dass die epitaxialen Source/Drain-Zonen 84 an Seitenwänden der Abstandhalter 82 hinaufklettern und sich entlang den Seitenwänden der Abstandhalter 82 erstrecken, was die ESD-Schutzfähigkeiten des resultierenden FinFET-Bauelements verschlechtert. In einigen Ausführungsformen kann in dem resultierenden FinFET-Bauelement ein Stromdurchschlag vermieden werden, indem die epitaxialen Source/Drain-Zonen 84 und benachbarte Opfer-Gates 70A einen Abstand zueinander erhalten. In einigen Ausführungsformen bilden die Seitenwände der Abstandhalter 82 und obere Flächen der ersten Abstandhalterschicht 80A einen Winkel a. In einigen Ausführungsformen beträgt der Winkel α 90 Grad bis 120 Grad.
  • Bezug nehmend auf 13A, 13B und 13C, werden über den Opfer-Gates 70 und über den epitaxialen Source/Drain-Zonen 84 und 86 eine Ätzstoppschicht 87 und ein Zwischenschichtdielektrikum (Interlayer Dielectric, ILD) 88 abgeschieden. In einigen Ausführungsformen ist das ILD 88 ein fließfähiger Film, der durch eine Flowable-CVD gebildet wird. In einigen Ausführungsformen wird das ILD 88 aus einem Dielektrikumsmaterial wie Phosphosilikatglas (PSG), Borosilikatglas (BSG), Bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder Ähnliches gebildet und kann durch ein beliebiges geeignetes Verfahren wie CVD, PECVD, ein Verfahren des Aufschleuderns auf Glas, eine Kombination davon oder Ähnliches abgeschieden werden. In einigen Ausführungsformen wird die Ätzstoppschicht 87 als eine Stoppschicht beim Strukturieren des ILD 88 zum Bilden von Öffnungen für anschließend zu bildende Kontakte verwendet. Entsprechend kann ein Material für die Ätzstoppschicht 87 so gewählt werden, dass das Material der Ätzstoppschicht 87 eine niedrigere Ätzgeschwindigkeit aufweist als das Material der ILD 88. In einigen Ausführungsformen kann ein Planarisierungsverfahren wie CMP durchgeführt werden, um die obere Fläche ILD 88 mit der oberen Fläche der strukturierten Maske 72 auf eine Ebene zu bringen. Nach dem Planarisierungsverfahren liegt die obere Fläche der strukturierten Maske 72 durch das ILD 88 frei. In anderen Ausführungsformen kann durch das CMP auch ein Abschnitt oder eine Gesamtheit der strukturierten Maske 72 entfernt werden.
  • Bezug nehmend auf 14A, 14B und 14C, werden zurückbleibende Abschnitte der strukturierten Maske 72 und der Opfer-Gates 70 entfernt, um Aussparungen 90 in dem ILD 88 zu bilden. In einigen Ausführungsformen werden die strukturierte Maske 72 und die Opfer-Gates 70 durch einen oder mehrere Ätzschritte entfernt. Jede der Aussparungen 90 legt eine Kanalzone einer entsprechenden Finne 56 frei. In einigen Ausführungsformen kann die Dielektrikumsschicht 58 als eine Ätzstoppschicht verwendet werden, wenn die Opfer-gates 70 geätzt werden. Nach dem Entfernen der Opfer-gates 70 kann auch die Dielektrikumsschicht 58 entfernt werden.
  • Bezug nehmend auf 15A, 15B und 15C, werden in den Aussparungen 90 (vgl. 14A, 14B und 14C) eine Gate-Dielektrikums-Schicht 92 und eine Gate-Elektroden-Schicht 94 gebildet. Die Gate-Dielektrikums-Schicht 92 wird formangepasst in den Aussparungen 90 abgeschieden. In einigen Ausführungsformen umfasst die Gate-Dielektrikums-Schicht 92 Siliziumoxid, Siliziumnitrid oder Multischichten davon. In anderen Ausführungsformen umfasst die Gate-Dielektrikums-Schicht 92 ein High-k-Dielektrikumsmaterial und in diesen Ausführungsformen kann die Gate-Dielektrikums-Schicht 92 einen k-Wert aufweisen, der größer als etwa 7,0 ist, und kann ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon umfassen. Die Verfahren zum Bilden der Gate-Dielektrikums-Schicht 92 können Molekularstrahlabscheidung (Molecular Beam Deposition, MBD), ALD, PECVD, eine Kombination davon oder Ähnliches umfassen. In einigen Ausführungsformen kann die Gate-Dielektrikums-Schicht 92 eine Dicke von etwa 3 nm bis etwa 5 nm aufweisen.
  • In einigen Ausführungsformen kann vor dem Bilden der Gate-Dielektrikums-Schicht 92 über der Kanalzone der Finnen 56 eine (nicht dargestellte) Grenzflächenschicht gebildet werden und die Gate-Dielektrikums-Schicht 92 wird über der Grenzflächenschicht gebildet. Die Grenzflächenschicht hilft dabei, die anschließend gebildete High-k-Dielektrikumsschicht gegen das darunter liegende Halbleitermaterial zu puffern. In einigen Ausführungsformen handelt es sich bei der Grenzflächenschicht um ein chemisches Siliziumoxid, welches durch chemische Reaktionen gebildet werden kann. Beispielsweise kann ein chemisches Oxid unter Verwendung von entionisiertem Wasser + Ozon (O3), NH4OH+H2O2+H2O (APM) oder über andere verfahren gebildet werden. In anderen Ausführungsformen kann für die Grenzflächenschicht ein anderes Material verwendet werden oder es können andere Verfahren (z.B. eine thermische Oxidation oder ein Abscheidungsverfahren) angewendet werden. In einigen Ausführungsformen kann die Grenzflächenschicht eine Dicke von etwa 1 nm bis etwa 3 nm aufweisen.
  • Als Nächstes wird die Gate-Elektroden-Schicht 94 über der Gate-Dielektrikums-Schicht 92 abgeschieden und füllt die verbleibenden Abschnitte der Aussparungen 90. Bei der Gate-Elektroden-Schicht 94 kann es sich um ein Metall handeln, ausgewählt aus W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt und Zr. In einigen Ausführungsformen umfasst die Gate-Elektroden-Schicht 94 ein Metall, ausgewählt aus einer Gruppe aus TiN, WN, TaN und Ru. Es können Metalllegierungen wie Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni und Ni-Ta verwendet werden und/oder es können Metallnitride wie WNx, TiNx, MoNx, TaNx und TaSixNy verwendet werden. Die Gate-Elektroden-Schicht 94 kann unter Anwendung eines geeigneten Verfahrens wie ALD, CVD, PVD, Plattieren oder Kombinationen davon gebildet werden. In einigen Ausführungsformen kann die Gate-Elektroden-Schicht 94 eine Dicke von etwa 100 nm bis etwa 170 nm aufweisen. Nach dem Füllen der Aussparungen mit der Gate-Elektroden-Schicht 94 kann ein Planarisierungsverfahren, wie z.B. CMP, durchgeführt werden, um die überschüssigen Teile der Gate-Dielektrikums-Schicht 92 und der Gate-Elektroden-Schicht 94 zu entfernen, wobei sich die überschüssigen Teile über der oberen Fläche des ILD 88 befinden. Die resultierenden verbleibenden Teile der Materialien der Gate-Elektroden-Schicht 94 und der Gate-Dielektrikums-Schicht 92 bilden somit Ersatz-Gates 96 des resultierenden FinFET-Bauelements. Die Ersatz-Gates 96, die zwischen benachbarten epitaxialen Source/Drain-Zonen 84 angeordnet sind, sind Dummy-Ersatz-Gates 96D, und die Ersatz-Gates 96, die zwischen benachbarten epitaxialen Source/Drain-Zonen 84 und 86 angeordnet sind, sind aktive Ersatz-Gates 96A. Wie nachstehend noch detaillierter beschrieben, können, da die Ersatz-Gates 96D Dummy-Gates sind, keine Kontakte gebildet werden, um einen Kontakt zu den Dummy-Ersatz-Gates 96D herzustellen.
  • In einigen Ausführungsformen können vor dem Bilden der Gate-Elektroden-Schicht 94 über der Gate-Dielektrikums-Schicht 92 eine oder mehrere (nicht dargestellte) Austrittsarbeits-Einstellungsschichten gebildet werden und die Gate-Elektroden-Schicht 94 wird über der einen oder den mehreren Austrittsarbeits-Einstellungsschichten gebildet. In einigen Ausführungsformen kann die eine oder können die mehreren Austrittsarbeits-Einstellungsschichten TaN, TiN, eine Kombination davon oder Ähnliches umfassen und können unter Anwendung von ALD, CVD, einer Kombination davon oder Ähnlichem gebildet werden. In einigen Ausführungsformen können die Opfer-Gates 70 zurückbleiben, anstatt dass sie durch die Ersatz-Gates 96 ersetzt werden.
  • Bezug nehmend auf 16A, 16B und 16C, wird über dem ILD 88 ein ILD 102 abgeschieden, werden Kontakte 104 durch das ILD 102 und das ILD 88 gebildet und werden Kontakte 108 durch das ILD 102 gebildet. In einer Ausführungsform wird das ILD 102 unter Verwendung ähnlicher Materialien und Anwendung ähnlicher Verfahren wie beim ILD 88 gebildet, wie oben in Bezug auf 14A, 14B und 14C beschrieben, und die Beschreibung wird hier zur Verkürzung nicht wiederholt. In einigen Ausführungsformen werden das ILD 102 und das ILD 88 aus demselben Material gebildet. In anderen Ausführungsformen werden das ILD 102 und das ILD 88 aus unterschiedlichen Materialien gebildet.
  • Durch die ILDs 88 und 102 und die Ätzstoppschicht 87 werden Öffnungen für die Kontakte 104 gebildet. Durch das ILD 102 und die Ätzstoppschicht 87 werden Öffnungen für die Kontakte 108 gebildet. Diese Öffnungen können alle gleichzeitig in demselben Verfahren oder in getrennten Verfahren gebildet werden. Die Öffnungen können unter Anwendung akzeptabler Photolithographie- und Ätztechniken gebildet werden. In den Öffnungen werden eine Deckschicht, z.B. eine Diffusionsbarrierenschicht, eine Haftschicht oder Ähnliches und ein leitfähiges Material gebildet. Die Deckschicht kann Titan, Titannitrid, Tantal, Tantalnitrid oder Ähnliches umfassen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Aluminium, Nickel oder Ähnliches sein. Es kann ein Planarisierungsverfahren, z.B. CMP, durchgeführt werden, um überschüssige Materialien von einer oberen Fläche des ILD 102 zu entfernen. Die zurückbleibende Deckschicht und das leitfähige Material bilden die Kontakte 104 und 108. Es kann ein Temperverfahren durchgeführt werden, um ein (nicht dargestelltes) Silicid an der Grenzfläche zwischen den epitaxialen Source/Drain-Zonen 84 bzw. 86 und den Kontakten 104 zu bilden. Die Kontakte 104 werden physisch und elektrisch mit den epitaxialen Source/Drain-Zonen 84 und 86 verbunden und die Kontakte 108 werden physisch und elektrisch mit den Ersatz-Gates 96 verbunden. In einigen Ausführungsformen werden keine Kontakte gebildet, die physisch und elektrisch mit den Dummy-Ersatz-Gates 96D verbunden sind. Obwohl die Kontakte 104 in 16B in demselben Querschnitt wie die Kontakte 108 dargestellt sind, dient diese Darstellung lediglich Veranschaulichungszwecken und in einigen Ausführungsformen können diese Kontakte 104 in einem anderen Querschnitt als die Kontakte 108 angeordnet sein. In einigen Ausführungsformen weisen die Kontakte 104 von den nächstgelegenen Abstandhaltern 82 der Dummy-Ersatz-Gates 96D einen Abstand D10, auf. In einigen Ausführungsformen beträgt der Abstand D10, etwa 10 nm bis etwa 25 nm.
  • 17A, 17B und 17C zeigen Querschnittsansichten eines FinFET-Bauelements, welches dem in 16A, 16B und 16C dargestellten FinFET-Bauelement ähnelt, wobei ähnliche Elemente mit ähnlichen numerischen Bezugszeichen gekennzeichnet sind. In einigen Ausführungsformen kann das FinFET-Bauelement der 17A, 17B und 17C unter Verwendung ähnlicher Materialien und Anwendung ähnlicher Verfahren wie bei dem FinFET-Bauelement der 16A, 16B und 16C gebildet werden, wie oben in Bezug auf 3A bis 16C beschrieben, und die Beschreibung wird hier zur Verkürzung nicht wiederholt. In der dargestellten Ausführungsform hängen benachbarte epitaxiale Source/Drain-Zonen 84 zusammen und bilden eine gemeinsame epitaxiale Source/Drain-Zone 84. In einigen Ausführungsformen können unter der gemeinsamen epitaxialen Source/Drain-Zone 84 zwischen der gemeinsamen epitaxialen Source/Drain-Zone 84 und den Isolationszonen 54 (nicht dargestellte) Lücken gebildet werden. In einigen Ausführungsformen werden die Lücken mit dem Material des ILD 88 gefüllt. In der dargestellten Ausführungsform weist die gemeinsame epitaxiale Source/Drain-Zone 84 eine planare obere Fläche. In anderen Ausführungsformen kann die gemeinsame epitaxiale Source/Drain-Zone 84 eine nicht-planare obere Fläche aufweisen.
  • 18 ist eine Draufsicht auf ein FinFET-Bauelement 180 gemäß einigen Ausführungsformen. Das FinFET-Bauelement 180 ähnelt dem FinFET-Bauelement 30, das in 2 dargestellt ist, wobei ähnliche Elemente mit ähnlichen numerischen Bezugszeichen gekennzeichnet sind. In den dargestellten Ausführungsformen hängen benachbarte epitaxiale Source/Drain-Zonen 44 zusammen, so dass sie gemeinsame epitaxiale Source/Drain-Zonen 44 für die Finnengruppen 33 und 35 bilden, und benachbarte epitaxiale Source/Drain-Zonen 46 hängen zusammen, so dass sie gemeinsame epitaxiale Source/Drain-Zonen 46 für die Finnengruppen 33 und 35 bilden.
  • 19 ist eine Draufsicht auf ein FinFET-Bauelement 190 gemäß einigen Ausführungsformen. Das FinFET-Bauelement 190 ähnelt dem FinFET-Bauelement 30, das in 2 dargestellt ist, wobei ähnliche Elemente mit ähnlichen numerischen Bezugszeichen gekennzeichnet sind. In den dargestellten Ausführungsformen umfasst das FinFET-Bauelement 190 die aktiven Gates 36 und die Dummy-Gates 38, welche sich sowohl über die Finnengruppe 33 als auch über die Finnengruppe 35 erstrecken.
  • 20 ist eine Draufsicht auf ein FinFET-Bauelement 200 gemäß einigen Ausführungsformen. Das FinFET-Bauelement 200 ähnelt dem FinFET-Bauelement 30, das in 2 dargestellt ist, wobei ähnliche Elemente mit ähnlichen numerischen Bezugszeichen gekennzeichnet sind. In den dargestellten Ausführungsformen umfasst das FinFET-Bauelement 200 die aktiven Gates 36 und die Dummy-Gates 38, welche sich sowohl über die Finnengruppe 33 als auch über die Finnengruppe 35 erstrecken. Ferner umfasst das FinFET-Bauelement 200 individuelle epitaxiale Source/Drain-Zonen 44 und 46 für jede der Finnen 32 und jede der Finnen 34.
  • 21 ist ein Ablaufplan, welcher ein Verfahren 210 zum Bilden eines FinFET-Bauelements gemäß einigen Ausführungsformen veranschaulicht. Das Verfahren 210 beginnt mit dem Schritt 212, wobei ein Substrat (z.B. das in 3A dargestellte Substrat 50) strukturiert wird, um Finnen (z.B. die in 6A dargestellten Finnen 56) zu bilden, wie oben in Bezug auf 3A bis 6A beschrieben. Im Schritt 214 werden Opfer-Gate-Stapel (z.B. die in 8A und 8B dargestellten Opfer-Gates 70) über den Finnen gebildet, wie oben in Bezug auf 7A, 7B und 8A bis 8C beschrieben. Im Schritt 216 werden an Seitenwänden der Opfer-Gate-Stapel Abstandhalter (z.B. die in 10B dargestellten Abstandhalter 82) gebildet, wie oben in Bezug auf 9A bis 10C beschrieben. Im Schritt 218 wird über den Opfer-Gate-Stapeln und den Abstandhaltern eine Maske (z.B. die in 11A und 11B dargestellte strukturierte Maske 74) gebildet, wie oben in Bezug auf 11A bis 11C beschrieben. Im Schritt 220 werden die Finnen unter Verwendung der Opfer-Gate-Stapel, der Abstandhalter und der Maske als eine kombinierte Maske strukturiert, um Aussparungen (z.B. die in 11B und 11C dargestellten Aussparungen 76 und 78) in den Finnen zu bilden, wie oben in Bezug auf 11A bis 11C beschrieben. Im Schritt 222 lässt man in den Aussparungen Source/Drain-Zonen (z.B. die in 12B und 12C beschriebenen epitaxialen Source/Drain-Zonen 84 und 86) epitaxial anwachsen, wie oben in Bezug auf 12A bis 12C beschrieben. Im Schritt 224 werden über den Finnen Ersatz-Gate-Stapel (z.B. die in 15A und 15B dargestellten Ersatz-Gates 96) gebildet, wie oben in Bezug auf 13A bis 15C beschrieben.
  • Verschiedene Ausführungsformen, die hierin beschrieben werden, ermöglichen das Bilden eines FinFET-Bauelements, welches als eine ESD-Schutzvorrichtung fungieren kann. Verschiedene Ausführungsformen ermöglichen ferner das Verbessern der ESD-Schutzeigenschaften, das Vermeiden eines Stromdurchschlags, das Verbessern von Wachstumseigenschaften von epitaxialen Source/Drain-Zonen und das Verhindern, dass die epitaxialen Source/Drain-Zonen während des epitaxialen Anwachsens entlang Seitenwänden von Gate-Abstandhaltern hinaufklettern.
  • Ein erfindungsgemäßes Verfahren umfasst: Bilden einer Finne, welche sich über einer Isolationszone erstreckt; Bilden eines Opfer-Gate-Stapels über der Finne, wobei der Opfer-Gate-Stapel eine erste Seitenwand und eine zweite Seitenwand gegenüber der ersten Seitenwand aufweist; Bilden einer ersten Abstandhalterschicht über einer oberen Fläche und entlang der ersten Seitenwand und der zweiten Seitenwand des Opfer-Gate-Stapels; Bilden eines ersten Abstandhalters an der ersten Seitenwand des Opfer-Gate-Stapels; Bilden eines zweiten Abstandhalters an der zweiten Seitenwand des Opfer-Gate-Stapels; wobei das Bilden des ersten und des zweiten Abstandhalters umfasst: Bilden einer zweiten Abstandhalterschicht über der ersten Abstandhalterschicht; und Entfernen horizontaler Abschnitte der zweiten Abstandhalterschicht , wobei zurückbleibende Abschnitte der zweiten Abstandhalterschicht den ersten Abstandhalter und den zweiten Abstandhalter bilden; strukturierten Maskenschicht mit einer Öffnung darin über dem Opfer-Gate-Stapel und dem ersten Abstandhalter, wobei sich die strukturierte Maskenschicht entlang einer oberen Fläche und einer Seitenwand des ersten Abstandhalters erstreckt, wobei die strukturierte Maskenschicht Abschnitte der ersten Abstandhalterschicht bedeckt, die während des Bildens der Abstandhalter frei gelegt werden, und wobei der zweite Abstandhalter durch die Öffnung in der strukturierten Maskenschicht frei liegt; Strukturieren der Finne unter Verwendung der strukturierten Maskenschicht, des Opfer-Gate-Stapels und des zweiten Abstandhalters als eine kombinierte Maske, um eine Aussparung in der Finne zu bilden; und epitaxiales Anwachsen einer Source/Drain-Zone in der Aussparung. In einer Ausführungsform umfassen die erste Abstandhalterschicht und die zweite Abstandhalterschicht unterschiedliche Materialien. In einer Ausführungsform umfasst das Verfahren ferner Ersetzen des Opfer-Gate-Stapels durch einen Ersatz-Gate-Stapel. In einer Ausführungsform ist der Ersatz-Gate-Stapel ein aktiver Gate-Stapel. In einer Ausführungsform ist der Ersatz-Gate-Stapel ein Dummy-Gate-Stapel. In einer Ausführungsform umfassen die Source/Drain-Zone und die Finne unterschiedliche Halbleitermaterialien.
  • Ein weiteres erfindungsgemäßes Verfahren umfasst: Strukturieren eines Substrats zum Bilden von Gräben, wobei das Substrat ein erstes Halbleitermaterial umfasst; Füllen von Gräben mit einem Dielektrikumsmaterial zum Bilden von Isolationszonen; Ätzen der Isolationszonen zum Freilegen von Finnen; Bilden eines Opfer-Gate-Stapels entlang Seitenwänden und über oberen Flächen der Finnen; Abscheiden einer ersten Abstandhalterschicht entlang einer Seitenwand und über einer oberen Fläche des Opfer-Gate-Stapels und über den oberen Flächen der Finnen; Abscheiden einer zweiten Abstandhalterschicht über der ersten Abstandhalterschicht; Ätzen der zweiten Abstandhalterschicht zum Entfernen horizontaler Abschnitte der zweiten Abstandhalterschicht, wobei zurückbleibende Abschnitte der zweiten Abstandhalterschicht Gate-Abstandhalter bilden; Bilden einer strukturierten Maske über dem Opfer-Gate-Stapel und den Gate-Abstandhaltern, wobei sich die strukturierte Maske zumindest über einen Abschnitt der ersten Abstandhalterschicht erstreckt, der über den oberen Flächen der Finnen angeordnet ist, die nicht durch mindestens einen der Gate-Abstandhalter geschützt sind; Ätzen der ersten Abstandhalterschicht und der Finnen unter Verwendung der strukturierten Maske, des Opfer-Gate-Stapels und eines der Gate-Abstandhalter als eine kombinierte Maske zum Bilden erster Aussparungen in den Finnen und Füllen der ersten Aussparungen mit einem zweiten Halbleitermaterial zum Bilden von Source/Drain-Zonen in den ersten Aussparungen. In einer Ausführungsform umfassen die erste Abstandhalterschicht und die zweite Abstandhalterschicht unterschiedliche Materialien. In einer Ausführungsform unterscheidet sich das erste Halbleitermaterial von dem zweiten Halbleitermaterial. In einer Ausführungsform umfasst das Verfahren ferner: Bilden einer Dielektrikumsschicht über den Source/Drain-Zonen und entlang den Seitenwänden des Opfer-Gate-Stapels; Entfernen des Opfer-Gate-Stapels zum Bilden einer zweiten Aussparung in der Dielektrikumsschicht und Bilden eines Ersatz-Gate-Stapels in der zweiten Aussparung. In einer Ausführungsform ist der Ersatz-Gate-Stapel ein aktiver Gate-Stapel. In einer Ausführungsform ist der Ersatz-Gate-Stapel ein Dummy-Gate-Stapel. In einer Ausführungsform umfasst das Verfahren ferner Vereinigen der Source/Drain-Zonen zum Bilden einer gemeinsamen Source/Drain-Zone für die Finnen.
  • Eine erfindungsgemäße Vorrichtung umfasst: eine Finne über einem Substrat; einen Gate-Stapel entlang Seitenwänden und über einer oberen Fläche einer Kanalzone der Finne, wobei der Gate-Stapel eine erste Seitenwand und eine zweite Seitenwand gegenüber der ersten Seitenwand aufweist; eine erste Gate-Abstandhalter-Struktur entlang der ersten Seitenwand des Gate-Stapels, wobei die erste Gate-Abstandhalter-Struktur einen ersten Gate-Abstandhalter umfasst, wobei sich ein erster Abschnitt des ersten Gate-Abstandhalters entlang der ersten Seitenwand des Gate-Stapels erstreckt, wobei sich ein zweiter Abschnitt des ersten Gate-Abstandhalters seitlich von der ersten Seitenwand des Gate-Stapels weg und über der oberen Fläche der Finne erstreckt, wobei die erste Gate-Abstandhalter-Struktur einen dritten Gate-Abstandhalter umfasst, welcher sich entlang einer Seitenwand des ersten Abschnitts des ersten Gate-Abstandhalters erstreckt; eine zweite Gate-Abstandhalter-Struktur entlang der zweiten Seitenwand des Gate-Stapels, wobei die zweite Gate-Abstandhalter-Struktur einen zweiten Gate-Abstandhalter umfasst, wobei sich ein erster Abschnitt des zweiten Gate-Abstandhalters entlang der zweiten Seitenwand des Gate-Stapels erstreckt, wobei sich ein zweiter Abschnitt des zweiten Gate-Abstandhalters seitlich von der zweiten Seitenwand des Gate-Stapels weg und über der oberen Fläche der Finne erstreckt, wobei eine Breite des zweiten Abschnitts des zweiten Gate-Abstandhalters geringer ist als eine Breite des zweiten Abschnitts des ersten Gate-Abstandhalters, wobei die zweite Gate-Abstandhalter-Struktur einen vierten Gate-Abstandhalter umfasst, welcher sich entlang einer Seitenwand des ersten Abschnitts des zweiten Gate-Abstandhalters erstreckt und eine Breite des vierten Gate-Abstandhalters im Wesentlichen die gleiche ist wie eine Breite des dritten Gate-Abstandhalters; eine erste epitaxiale Zone in Nachbarschaft zu der ersten Gate-Abstandhalter-Struktur und eine zweite epitaxiale Zone in Nachbarschaft zu der zweiten Gate-Abstandhalter-Struktur. In einer Ausführungsform ist ein Volumen der ersten epitaxialen Zone größer als ein Volumen der zweiten epitaxialen Zone. In einer Ausführungsform ist eine Breite der ersten epitaxialen Zone größer als eine Breite der zweiten epitaxialen Zone. In einer Ausführungsform ist eine Dicke der ersten epitaxialen Zone größer als eine Dicke der zweiten epitaxialen Zone.

Claims (17)

  1. Verfahren, umfassend: Bilden (212) einer Finne (16, 32, 34, 56), welche sich über einer Isolationszone (14, 42, 54) erstreckt; Bilden (214) eines Opfer-Gate-Stapels (70, 70A) über der Finne (16, 32, 34, 56), wobei der Opfer-Gate-Stapel (70, 70A) eine erste Seitenwand und eine zweite Seitenwand gegenüber der ersten Seitenwand aufweist; Bilden einer ersten Abstandhalterschicht (80A) über einer oberen Fläche und entlang der ersten Seitenwand und der zweiten Seitenwand des Opfer-Gate-Stapels (70, 70A); Bilden (216) eines ersten Abstandhalters (82) an der ersten Seitenwand des Opfer-Gate-Stapels (70, 70A); Bilden (216) eines zweiten Abstandhalters (82) an der zweiten Seitenwand des Opfer-Gate-Stapels (70, 70A); wobei das Bilden des ersten und des zweiten Abstandhalters (82) umfasst: Bilden einer zweiten Abstandhalterschicht (80B) über der ersten Abstandhalterschicht (80A); und Entfernen horizontaler Abschnitte der zweiten Abstandhalterschicht (80B), wobei zurückbleibende Abschnitte der zweiten Abstandhalterschicht (80B) den ersten Abstandhalter (82) und den zweiten Abstandhalter (82) bilden; Bilden (218) einer strukturierten Maskenschicht (74) mit einer Öffnung darin über dem Opfer-Gate-Stapel (70, 70A) und dem ersten Abstandhalter (82), wobei sich die strukturierte Maskenschicht (74) entlang einer oberen Fläche und einer Seitenwand des ersten Abstandhalters (82) erstreckt, wobei die strukturierte Maskenschicht (74) Abschnitte der ersten Abstandhalterschicht (80A) bedeckt, die während des Bildens der Abstandhalter (82) frei gelegt werden, und wobei der zweite Abstandhalter (82) durch die Öffnung in der strukturierten Maskenschicht (74) frei liegt; Strukturieren (220) der Finne (16, 32, 34, 56) unter Verwendung der strukturierten Maskenschicht (74), des Opfer-Gate-Stapels (70, 70A) und des zweiten Abstandhalters (82) als eine kombinierte Maske, um eine Aussparung (76, 78) in der Finne (16, 32, 34, 56) zu bilden; und epitaxiales Anwachsen (222) einer Source/Drain-Zone (22, 24, 44, 46, 84, 86) in der Aussparung (76, 78).
  2. Verfahren nach Anspruch 1, wobei die erste Abstandhalterschicht (80A) und die zweite Abstandhalterschicht (80B) unterschiedliche Materialien umfassen.
  3. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Verfahren ferner Ersetzen (224) des Opfer-Gate-Stapels (70, 70A) durch einen Ersatz-Gate-Stapel (96, 96A, 96D) umfasst.
  4. Verfahren nach Anspruch 3, wobei der Ersatz-Gate-Stapel (96A) ein aktiver Gate-Stapel ist.
  5. Verfahren nach Anspruch 3, wobei der Ersatz-Gate-Stapel (96D) ein Dummy-Gate-Stapel ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Source/Drain-Zone (22, 24, 44, 46, 84, 86) und die Finne (16, 32, 34, 56) unterschiedliche Hableitermaterialien umfassen.
  7. Verfahren, umfassend: Strukturieren eines Substrats (12, 50) zum Bilden von Gräben, wobei das Substrat (12, 50) ein erstes Halbleitermaterial umfasst; Füllen von Gräben mit einem Dielektrikumsmaterial zum Bilden von Isolationszonen (14, 42, 54); Ätzen der Isolationszonen (14, 42, 54) zum Freilegen von Finnen (16, 32, 34, 56); Bilden (214) eines Opfer-Gate-Stapels (70, 70A) entlang Seitenwänden und über oberen Flächen der Finnen (16, 32, 34, 56); Abscheiden einer ersten Abstandhalterschicht (80A) entlang einer Seitenwand und über einer oberen Fläche des Opfer-Gate-Stapels (70, 70A) und über den oberen Flächen der Finnen (16, 32, 34, 56); Abscheiden einer zweiten Abstandhalterschicht (80B) über der ersten Abstandhalterschicht (80A); Ätzen der zweiten Abstandhalterschicht (80B) zum Entfernen horizontaler Abschnitte der zweiten Abstandhalterschicht (80B), wobei zurückbleibende Abschnitte der zweiten Abstandhalterschicht (80B) Gate-Abstandhalter (82) bilden (216); Bilden (218) einer strukturierten Maske (74) über dem Opfer-Gate-Stapel (70, 70A) und den Gate-Abstandhaltern (82), wobei sich die strukturierte Maske (74) zumindest über einen Abschnitt der ersten Abstandhalterschicht (80A) erstreckt, der über den oberen Flächen der Finnen (16, 32, 34, 56) angeordnet ist, die nicht durch mindestens einen der Gate-Abstandhalter (82) geschützt sind; Ätzen der ersten Abstandhalterschicht (80A) und der Finnen (16, 32, 34, 56) unter Verwendung der strukturierten Maske (74), des Opfer-Gate-Stapels (70, 70A) und eines der Gate-Abstandhalter (82) als eine kombinierte Maske zum Bilden (220) erster Aussparungen (76, 78) in den Finnen; und Füllen der ersten Aussparungen (76, 78) mit einem zweiten Halbleitermaterial zum Bilden (222) von Source/Drain-Zonen (22, 24, 44, 46, 84, 86) in den ersten Aussparungen (76, 78).
  8. Verfahren nach Anspruch 7, wobei die erste Abstandhalterschicht (80A) und die zweite Abstandhalterschicht (80B) unterschiedliche Materialien umfassen.
  9. Verfahren nach Anspruch 7 oder 8, wobei sich das erste Halbleitermaterial von dem zweiten Halbleitermaterial unterscheidet.
  10. Verfahren nach einem der Ansprüche 7 bis 9, ferner umfassend: Bilden einer Dielektrikumsschicht (88) über den Source/Drain-Zonen (22, 24, 44, 46, 84, 86) und entlang den Seitenwänden des Opfer-Gate-Stapels (70, 70A); Entfernen des Opfer-Gate-Stapels (70, 70A) zum Bilden einer zweiten Aussparung (90) in der Dielektrikumsschicht (88); und Bilden (224) eines Ersatz-Gate-Stapels (96, 96A, 96D) in der zweiten Aussparung (90).
  11. Verfahren nach Anspruch 10, wobei der Ersatz-Gate-Stapel (96A) ein aktiver Gate-Stapel ist.
  12. Verfahren nach Anspruch 10, wobei der Ersatz-Gate-Stapel (96D) ein Dummy-Gate-Stapel ist.
  13. Verfahren nach einem der Ansprüche 10 bis 12, ferner umfassend Vereinigen der Source/Drain-Zonen (22, 24, 44, 46, 84, 86) zum Bilden einer gemeinsamen Source/Drain-Zone für die Finnen (16, 32, 34, 56).
  14. Vorrichtung, umfassend: eine Finne (16, 32, 34, 56) über einem Substrat (12, 50); einen Gate-Stapel (96, 96A, 96D) entlang Seitenwänden und über einer oberen Fläche einer Kanalzone der Finne (16, 32, 34, 56), wobei der Gate-Stapel (96, 96A, 96D) eine erste Seitenwand und eine zweite Seitenwand gegenüber der ersten Seitenwand aufweist; eine erste Gate-Abstandhalter-Struktur entlang der ersten Seitenwand des Gate-Stapels (96, 96A, 96D), wobei die erste Gate-Abstandhalter-Struktur einen ersten Gate-Abstandhalter umfasst, wobei sich ein erster Abschnitt des ersten Gate-Abstandhalters entlang der ersten Seitenwand des Gate-Stapels (96, 96A, 96D) erstreckt, wobei sich ein zweiter Abschnitt des ersten Gate-Abstandhalters seitlich von der ersten Seitenwand des Gate-Stapels (96, 96A, 96D) weg und über der oberen Fläche der Finne (16, 32, 34, 56) erstreckt, wobei die erste Gate-Abstandhalter-Struktur einen dritten Gate-Abstandhalter umfasst, welcher sich entlang einer Seitenwand des ersten Abschnitts des ersten Gate-Abstandhalters erstreckt; eine zweite Gate-Abstandhalter-Struktur entlang der zweiten Seitenwand des Gate-Stapels (96, 96A, 96D), wobei die zweite Gate-Abstandhalter-Struktur einen zweiten Gate-Abstandhalter umfasst, wobei sich ein erster Abschnitt des zweiten Gate-Abstandhalters entlang der zweiten Seitenwand des Gate-Stapels (96, 96A, 96D) erstreckt, wobei sich ein zweiter Abschnitt des zweiten Gate-Abstandhalters seitlich von der zweiten Seitenwand des Gate-Stapels (96, 96A, 96D) weg und über der oberen Fläche der Finne (16, 32, 34, 56) erstreckt, wobei eine Breite des zweiten Abschnitts des zweiten Gate-Abstandhalters geringer ist als eine Breite des zweiten Abschnitts des ersten Gate-Abstandhalters, wobei die zweite Gate-Abstandhalter-Struktur einen vierten Gate-Abstandhalter umfasst, welcher sich entlang einer Seitenwand des ersten Abschnitts des zweiten Gate-Abstandhalters erstreckt und eine Breite des vierten Gate-Abstandhalters im Wesentlichen die gleiche ist wie eine Breite des dritten Gate-Abstandhalters; eine erste epitaxiale Zone (84) benachbart der ersten Gate-Abstandhalter-Struktur; und eine zweite epitaxiale Zone (86) benachbart der zweiten Gate-Abstandhalter-Struktur.
  15. Vorrichtung nach Anspruch 14, wobei ein Volumen der ersten epitaxialen Zone (84) größer als ein Volumen der zweiten epitaxialen Zone (86) ist.
  16. Vorrichtung nach Anspruch 14 oder 15, wobei eine Breite der ersten epitaxialen Zone (84) größer als eine Breite der zweiten epitaxialen Zone (86) ist.
  17. Vorrichtung nach einem der Ansprüche 14 bis 16, wobei eine Dicke der ersten epitaxialen Zone (84) größer als eine Dicke der zweiten epitaxialen Zone (86) ist.
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