DE102021115949B4 - Leitfähige abdeckung für austrittsarbeitsschicht und verfahren zu deren bildung - Google Patents

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Abstract

Verfahren, umfassend:Entfernen eines Dummygatestapels (38), um einen ersten Graben (62) zwischen ersten Gateabstandhaltern (46) zu bilden;Bilden eines ersten Ersatzgatestapels (80) in dem ersten Graben (62);Ausschneiden des ersten Ersatzgatestapels (80), um einen zweiten Graben (82) zwischen den ersten Gateabstandhaltern (46) zu bilden;selektives Abscheiden einer ersten leitfähigen Abdeckschicht (90) in dem zweiten Graben, wobei das Abscheiden der ersten leitfähigen Abdeckschicht (90) umfasst:Abscheiden einer ersten Unterschicht (90A) auf dem ersten Ersatzgatestapel, undAbscheiden einer zweiten Unterschicht (908) über der ersten Unterschicht (90A), wobei die zweite Unterschicht (908) einen höheren Ätzwiderstand gegenüber einem Ätzgas aufweist als die erste Unterschicht (90A);Bilden einer Dielektrikumshartmaske (92) in dem zweiten Graben (82) und über der ersten leitfähigen Abdeckschicht (90);Ätzen der Dielektrikumshartmaske (92) unter Verwendung des Ätzgases, um eine Öffnung in der Dielektrikumshartmaske zu bilden, wobei der erste Ersatzgatestapel (80) zu der Öffnung hin offengelegt wird; undBilden eines Gatekontaktsteckers (116) über und in Kontakt mit der ersten leitfähigen Abdeckschicht (90).

Description

  • HINTERGRUND
  • Um eine höhere Geschwindigkeit, eine geringere Leistungsaufnahme und einen höheren Integrationsgrad zu erreichen, werden die Transistoren immer kleiner gebaut. Beispielsweise werden die Metallgates von Transistoren immer schmaler gemacht. Die Kontaktbereiche zwischen den Metallgates und den darüber liegenden Gatekontaktstopfen werden ebenfalls kleiner, was zu einem höheren Übergangswiderstand führt.
  • US 2021/0082756 A1 offenbart eine Halbleitervorrichtung und ein Herstellungsverfahren für die Halbleitervorrichtung. US 2017/0077256 A1 offenbart einen CMOS-Fertigungsprozess mit Metallgates und Kontaktmetallisierungen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte dieser Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 bis 6, 7A, 7B, 8, 9A, 9B, 10 bis 11, 12A, 12B, 13A, 13B und 14A illustrieren perspektivische Ansichten und Querschnittsansichten von Zwischenstufen bei der Bildung von Transistoren mit leitfähigen Abdeckschichten auf Metallgates nach einigen Ausführungsformen.
    • 14B, 14C, 14D und 14E illustrieren die Metallgates mit leitfähigen Abdeckschichten nach einigen Ausführungsformen.
    • 15 illustriert die Querschnittsansicht eines Metallgates in einer Ebene parallel zu einer Gate-Längsrichtung nach einigen Ausführungsformen.
    • 16 illustriert einen Prozessablauf zur Bildung eines Transistors mit leitfähigen Abdeckschichten auf Metallgates nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Erfindung wird durch die Merkmale der unabhängigen Patentansprüche definiert. Ausführungsformen der Erfindung werden in den abhängigen Patentansprüchen, der Beschreibung und den Zeichnungen bereitgestellt. Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um diese Offenbarung zu vereinfachen. Beispielsweise kann das Bilden eines ersten Elements oder eines zweiten Elements in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt gebildet sind, und es kann außerdem Ausführungsformen umfassen, in denen weitere Elemente zwischen dem ersten und dem zweiten Element gebildet sein können, sodass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Weiterhin kann diese Offenbarung Referenzziffern und/oder -buchstaben der verschiedenen Beispiele wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie etwa „darunterliegend“, „darunter“, „unterer“, „darüberliegend“, „oberer“ und dergleichen hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in der Verwendung oder im Betrieb umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Bezeichnungen, die hierin verwendet werden, können ebenfalls entsprechend designt werden.
  • Ein Transistor mit Metallgates und leitfähigen Abdeckschichten und das Verfahren für dessen Bildung sind bereitgestellt. Nach mit einigen Ausführungsformen dieser Offenbarung wird ein Ersatzgatestapel eines Transistors gebildet. Der Ersatzgatestapel ist ausgespart, und auf dem Ersatzgatestapel ist eine leitfähige Abdeckschicht gebildet. Die leitfähige Abdeckschicht kann einen höheren Leitfähigkeitswert aufweisen als zumindest einige Schichten (wie etwa Austrittsarbeitsschichten) im Gatestapel. Für die elektrische Verbindung der Gateelektrode im Gatestapel mit einem darüber liegenden Gatekontaktstopfen wird ein geringer Übergangswiderstand erreicht. Obwohl ein Fin-Field-Effect-Transistor (FinFET) als Beispiel verwendet wird, fallen auch andere Transistortypen wie planare Transistoren und Transistoren mit Nanostruktur (wie etwa Gate-all-Around-Transistoren (GAA-Transistoren), Nanodraht-Transistoren, Nanosheettransistoren usw.) in den Anwendungsbereich dieser Offenbarung. Hierin besprochene Ausführungsformen sollen Beispiele bereitstellen, um den Inhalt dieser Offenbarung herzustellen oder zu verwenden, und gewöhnliche Fachleute auf dem Gebiet verstehen leicht Modifikationen, die vorgenommen werden können, ohne die betrachteten Umfänge verschiedener Ausführungsformen zu verlassen. In den verschiedenen Ansichten und illustrativen Ausführungsformen sind gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. Wenn auch hierin Verfahrensausführungsformen als in einer bestimmten Reihenfolge ausgeführt besprochen werden können, können andere Verfahrensausführungsformen in jeder logischen Reihenfolge ausgeführt werden.
  • 1 bis 6, 7A, 7B, 8, 9A, 9B, 10-11, 12A, 12B, 13A, 13B und 14A illustrieren perspektivische Ansichten und Querschnittsansichten von Zwischenstufen bei der Bildung eines Transistors mit leitfähigen Abdeckschichten auf Metallgates nach einigen Ausführungsformen. Die entsprechenden Prozesse sind auch schematisch in dem Prozess im Prozessablauf aus 16 wiedergegeben.
  • Mit Verweis auf 1 ist das Substrat 20 vorgesehen. Das Substrat 20 kann ein Halbleitersubstrat sein, wie etwa ein Bulkhalbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, das dotiert (z. B. mit einem p- oder n-Dotiermittel) oder undotiert sein kann. Das Halbleitersubstrat 20 kann ein Abschnitt des Wafers 10 sein, wie etwa eines Siliziumwafers. Allgemein ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, das auf einer Isolationsschicht gebildet ist. Die Isolationsschicht kann beispielsweise eine Buried-Oxid-Schicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird an einem Substrat bereitgestellt, üblicherweise an Silizium- oder einem Glassubstrat. Andere Substrate, wie etwa ein mehrschichtiges oder Gefällesubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Halbleitersubstrats 20 Silizium, Germanium, einen Verbindungshalbleiter, darunter kohlenstoffdotiertem Silizium, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter, umfassend SiGe, SiP, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP oder Kombinationen davon, umfassen.
  • Ferner wird mit Verweis auf 1 Well-Region 22 in Substrat 20 gebildet. Der jeweilige Prozess ist als Prozess 202 im Prozessablauf 200 aus 16 illustriert. Nach einigen Ausführungsformen dieser Offenbarung ist die Well-Region 22 eine p-Wellregion, die durch Implantierung einer p-Verunreinigung, die Bor, Indium oder dergleichen sein kann, in Substrat 20 gebildet ist. Nach anderen Ausführungsformen dieser Offenbarung ist die Well-Region 22 eine n-Wellregion, die durch Implantierung einer n-Verunreinigung, die Phosphor, Arsen, Antimon oder dergleichen sein kann, in Substrat 20 gebildet ist. Die entstehende Well-Region 22 kann sich bis zur oberen Fläche von Substrat 20 erstrecken. Die n- oder p-Unreinheitenkonzentration kann gleich oder weniger als 1018 cm-3 sein, wie etwa im Bereich zwischen ca. 1017 cm-3 und ca. 1018 cm-3.
  • Mit Verweis auf 2 sind Isolierungsregionen 24 gebildet, um sich von einer oberen Fläche von Substrat 20 in Substrat 20 zu erstrecken. Isolierungsregionen 24 sind nachfolgend alternativ als Shallow-Trench-Isolierungsregionen (STI-Regionen) bezeichnet. Der jeweilige Prozess ist als Prozess 204 im Prozessablauf 200 aus 16 illustriert. Die Abschnitte von Substrat 20 zwischen benachbarten STI-Regionen 24 sind als Halbleiterstreifen 26 bezeichnet. Um STI-Regionen 24 zu bilden, sind die Padoxidschicht 28 und die Hartmaskenschicht 30 auf dem Halbleitersubstrat 20 gebildet und werden dann strukturiert. Die Padoxidschicht 28 kann ein Dünnfilm sein, der aus Siliziumoxid gebildet ist. Nach einigen Ausführungsformen dieser Offenbarung, ist die Padoxidschicht 28 in einem Wärmeoxidationsprozess gebildet, wobei eine obere Flächenschicht von Halbleitersubstrat 20 oxidiert wird. Die Padoxidschicht 28 wirkt als eine Adhäsionsschicht zwischen Halbleitersubstrat 20 und Hartmaskenschicht 30. Die Padoxidschicht 28 kann auch als eine Ätzstoppschicht zum Ätzen der Hartmaskenschicht 30 wirken. Nach einigen Ausführungsformen dieser Offenbarung wird die Hartmaskenschicht 30 beispielsweise aus Siliziumnitrid gebildet, das mittels chemischer Niederdruck-Gasphasenabscheidung (LPCVD), Atomlagenabscheidung (CVD), plasmaunterstützter chemischer Gasphasenabscheidung (PECVD), chemischer Gasphasenabscheidung mit hoher Dichte (HDPCVD) oder dergleichen abgeschieden wird. Ein Fotolack (nicht dargestellt) wird auf der Hartmaskenschicht 30 gebildet und dann strukturiert. Die Hartmaskenschicht 30 wird dann unter Verwendung des strukturierten Fotolacks als eine Ätzmaske strukturiert, um die Hartmasken 30 aus 2 zu bilden.
  • Als nächstes wird die strukturierte Hartmaskenschicht 30 als eine Ätzmaske verwendet, um die Padoxidschicht 28 und das Substrat 20 zu ätzen, gefolgt durch Füllen der entstehenden Gräben im Substrat 20 mit einem oder mehreren Dielektrika. Ein Planarisierungsprozess wie etwa ein chemisch-mechanischer Politurprozess (CMP-Prozess) oder ein mechanischer Schleifprozess wird zum Entfernen überschüssiger Abschnitte von Dielektrika, und die verbleibende(n) Abschnitte des/der Dielektrika sind STI-Regionen 24 ausgeführt. STI-Regionen 24 können ein Auskleidungsdielektrikum (nicht dargestellt) umfassen, das ein Thermaloxid sein kann, das durch eine Wärmeoxidierung einer Flächenschicht von Substrat 20 gebildet wird. Das Auskleidungsdielektrikum kann auch eine abgeschiedene Siliziumoxidschicht, Siliziumnitridschicht oder dergleichen sein, die beispielsweise unter Verwendung von Atomlagenabscheidung (ALD), chemischer Niederdruck-Gasphasenabscheidung (LPCVD), plasmaunterstützter chemischer Gasphasenabscheidung (PECVD), chemischer Gasphasenabscheidung mit hochdichtem Plasma (HDPCVD), chemischer Gasphasenabscheidung (CVD) gebildet wird. STI-Regionen 24 können auch ein Dielektrikum über dem Auskleidungsoxid umfassen, wobei das Dielektrikum unter Verwendung von fließfähiger chemischer Gasphasenabscheidung (FCVD), Spin-On-Beschichtung oder dergleichen gebildet werden kann. Das Dielektrikum über dem Auskleidungsdielektrikum kann nach einigen Ausführungsformen Siliziumoxid umfassen.
  • Die oberen Flächen der Hartmasken 30 und die oberen Flächen der STI-Regionen 24 können im Wesentlichen auf einer Ebene miteinander liegen. Die Halbleiterstreifen 26 befinden sich zwischen benachbarten STI-Regionen 24. Nach einigen Ausführungsformen dieser Offenbarung sind Halbleiterstreifen 26 Abschnitte des ursprünglichen Substrats 20, und daher ist das Material der Halbleiterstreifen 26 dasselbe wie das von Substrat 20. Nach alternativen Ausführungsformen dieser Offenbarung sind die Halbleiterstreifen 26 Ersatzstreifen, die durch Ätzen der Abschnitte des Substrats 20 zwischen STI-Regionen 24 gebildet werden, um Aussparungen zu bilden und eine Epitaxie auszuführen, um ein anderes Halbleitermaterial in den Aussparungen neu aufzubauen. Dementsprechend sind die Halbleiterstreifen 26 aus einem Halbleitermaterial gebildet, das sich von dem von Substrat 20 unterscheidet. Nach einigen Ausführungsformen sind die Halbleiterstreifen 26 aus Siliziumgermanium, Siliziumkohlenstoff oder einem III-V-Verbindungshalbleitermaterial gebildet.
  • Mit Verweis auf 3 sind STI-Regionen 24 ausgespart, sodass die oberen Abschnitte von Halbleiterstreifen 26 höher vorspringen als die oberen Flächen 24TS der verbleibenden Abschnitte von STI-Regionen 24, um vorspringende Finnen 36 zu bilden. Der jeweilige Prozess ist als Prozess 206 im Prozessablauf 200 aus 16 illustriert. Das Ätzen kann unter Verwendung eines Trockenätzprozesses ausgeführt werden, wobei HF, NH3, CxHyFz (mit x=1~6, y=0~9 und z=0~12), NF3, HBr, CO, CO2, COS, SO2, SF6, BCl3, Cl2, CF4, CH4, CHF3, TiClx, TaClx, WClx oder dergleichen als Ätzgase verwendet werden. Während des Ätzprozesses kann Plasma erzeugt werden. Argon, O2, N2, H2 können ebenfalls umfasst sein. Nach alternativen Ausführungsformen dieser Offenbarung, wird das Aussparen von STI-Regionen 24 unter Verwendung eines Nassätzprozesses ausgeführt. Die Ätzchemikalie kann beispielsweise verdünntes HF umfassen.
  • In oben illustrierten Ausführungsformen können die Finnen durch jedes geeignete Verfahren strukturiert sein. Beispielsweise können die Finnen unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, unter anderem durch Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie und selbstausgerichtete Prozesse, was die Erstellung von Strukturen erlaubt, die beispielsweise Abstände aufweisen, die kleiner sind als es sonst unter Verwendung eines einzelnen direkten Fotolithografieprozesses möglich wäre. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter oder Dorne können dann verwendet werden, um die Finnen zu strukturieren.
  • Mit Verweis auf 4 werden Dummygatestapel 38 gebildet, sich auf den oberen Flächen und den Seitenwänden von (vorspringenden) Finnen 36 zu erstrecken. Der jeweilige Prozess ist als Prozess 208 im Prozessablauf 200 aus 16 illustriert. Dummygatestapel 38 können Dummygatedielektrika 40 (7B) und Dummygateelektroden 42 über Dummygatedielektrika 40 umfassen. Dummygateelektroden 42 können beispielsweise unter Verwendung von Polysilizium gebildet sein, und andere Materialien können verwendet werden. Jeder der Dummygatestapel 38 kann auch eine (oder mehrere) Hartmaskenschichten 44 über Dummygateelektroden 42 umfassen. Hartmaskenschichten 44 können aus Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid oder mehreren Schichten davon gebildet sein. Dummygatestapel 38 können über einer einzigen oder mehreren vorspringenden Finnen 36 und/oder STI-Regionen 24 kreuzen. Dummygatestapel 38 weisen außerdem Längsrichtungen auf, die rechtwinklig zu den Längsrichtungen der vorspringenden Finnen 36 verlaufen.
  • Als nächstes werden Gateabstandhalter 46 an den Seitenwänden der Dummygatestapel 38 gebildet. Der entsprechende Prozess ist auch als Prozess 208 im Prozessablauf 200 nach 16 gezeigt. Nach einigen Ausführungsformen dieser Offenbarung sind die Gateabstandhalter 46 aus einem Dielektrikum bzw. Dielektrika, wie etwa Siliziumnitrid, Siliziumcarbonitrid, Siliziumoxycarbonitrid oder dergleichen, gebildet und können eine einschichtige Struktur oder eine Mehrschichtenstruktur mit mehreren Dielektrikumschichten aufweisen.
  • Ein Ätzprozess wird dann ausgeführt, um Abschnitte der vorspringenden Finnen 36 zu ätzen, die nicht durch Dummygatestapel 38 und Gateabstandhalter 46 abgedeckt sind, was zu der Struktur führt, die in 5 gezeigt ist. Der jeweilige Prozess ist als Prozess 210 im Prozessablauf 200 aus 16 illustriert. Das Aussparen kann anisotrop sein und die Abschnitte der Finnen 36 direkt unter den Dummygatestapeln 38 und Gateabstandhaltern 46 sind geschützt und werden nicht geätzt. Die oberen Flächen der ausgesparten Halbleiterstreifen 26 können nach einigen Ausführungsformen tiefer sein als die oberen Flächen 24TS von STI-Regionen 24. Aussparungen 50 sind entsprechend gebildet. Aussparungen 50 umfassen Abschnitte, die sich an gegenüberliegenden Seiten der Dummygatestapel 38 befinden, und Abschnitte zwischen verbleibenden Abschnitten vorspringender Finnen 36.
  • Als nächstes werden Epitaxieregionen (Source/Drainregionen) 54 durch selektives Aufbauen (durch Epitaxie) eines Halbleitermaterials in Aussparungen 50 gebildet, was zu der Struktur aus 6 führt. Der jeweilige Prozess ist als Prozess 212 im Prozessablauf 200 aus 16 illustriert. Abhängig davon, ob der entstehende FinFET ein p-FinFET oder ein n-FinFET ist, kann eine p- oder eine n-Verunreinigung in-situ mit dem Verfahren der Epitaxie dotierte werden. Wenn der entstehende FinFET ein p-FinFET ist, kann beispielsweise Silizium-Germanium-Bor (SiGeB) oder Silizium-Bor (SiB) aufgebaut werden. Umgekehrt kann, wenn der entstehende FinFET ein n-FinFET ist, Siliziumphosphor (SiP), Siliziumcarbonphosphor (SiCP) aufgebaut werden. Nach alternativen Ausführungsformen dieser Offenbarung umfassen Epitaxieregionen 54 III-V-Verbindungshalbleiter wie GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen daraus oder mehrere Schichten davon. Nach dem Füllen der Aussparungen 50 mit Epitaxieregionen 54 veranlasst das weitere epitaktische Wachstum der Epitaxieregionen 54 das horizontale Erweitern der Epitaxieregionen 54 und das mögliche Bilden von Facetten. Das weitere Wachstum von Epitaxieregionen 54 kann auch dazu führen, dass benachbarte Epitaxieregionen 54 miteinander verschmelzen. Leerräume (Luftspalten) 56 können erzeugt werden.
  • Nach dem Epitaxieschritt können Epitaxieregionen 54 ferner mit einer p- oder einer n-Verunreinigung implantiert werden, um Source- und Drainregionen zu bilden, die auch unter Verwendung der Referenzziffer 54 bezeichnet werden. Nach alternativen Ausführungsformen dieser Offenbarung, wird der Implantationsschritt übersprungen, wenn die Epitaxieregionen 54 während der Epitaxie in-situ mit einer p- oder n-Verunreinigung dotiert werden.
  • 7A illustriert eine perspektivische Ansicht der Struktur nach der Bildung einer Kontaktätzstoppschicht (CESL) 58 und eines Zwischenschichtdielektrikums (ILD) 60. Der jeweilige Prozess ist als Prozess 214 im Prozessablauf 200 aus 16 illustriert. CESL 58 kann aus Siliziumoxid, Siliziumnitrid, Siliziumcarbonitrid oder dergleichen gebildet sein und kann mittels CVD, ALD oder dergleichen gebildet werden. ILD 60 kann ein Dielektrikum umfassen, das beispielsweise unter Verwendung von FCVD, Spin-on-Beschichtung, CVD oder einem anderen Abscheidungsverfahren gebildet wurde. ILD 60 kann aus einem sauerstoffhaltigen Dielektrikum gebildet sein, das ein siliziumoxidbasiertes Material wie etwa Siliziumoxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG) oder dergleichen sein kann. Ein Planarisierungsprozess wie etwa ein CMP-Prozess oder ein mechanischer Schleifprozess kann ausgeführt werden, um die oberen Flächen des ILD 60, der Dummygatestapel 38 und der Gateabstandhalter 46 zueinander zu glätten.
  • 7B illustriert den Referenzquerschnitt 7B-7B in 7A, in dem Dummygatestapel 38 illustriert sind. Als nächstes werden die Dummygatestapel 38 mit den Hartmaskenschichten 44, den Dummygateelektroden 42 und den Dummygatedielektrika 40 geätzt, wobei Gräben 62 zwischen den Gateabstandhaltern 46 gebildet werden, wie in 8 gezeigt ist. Der jeweilige Prozess ist als Prozess 216 im Prozessablauf 200 aus 16 illustriert. Die oberen Flächen und die Seitenwände der vorstehenden Finnen 36 sind zu Gräben 62 hin freiliegend.
  • Als nächstes werden, wie in 9A und 9B gezeigt, Ersatzgatestapel 80 in Gräben 62 gebildet (8). Der jeweilige Prozess ist als Prozess 218 im Prozessablauf 200 aus 16 illustriert. Ersatzgatestapel 80 umfassen Gatedielektrika 68 und die entsprechenden Gateelektroden 78.
  • 9B illustriert den Referenzquerschnitt 9B bis 9B in 9A. Nach einigen Ausführungsformen dieser Offenbarung umfasst ein Gatedielektrikum 68 eine Grenzflächenschicht (IL) 64 als seinen unteren Abschnitt, wie in 9B gezeigt. An den freiliegenden Flächen der vorstehenden Finnen 36 wird IL 64 gebildet. IL 64 kann eine Oxidschicht, wie etwa eine Siliziumoxidschicht oder eine Siliziumgermaniumoxidschicht, umfassen, die durch die Wärmeoxidierung der vorstehenden Finnen 36, einen chemischen Oxidationsprozess oder einen Abscheidungsprozess gebildet wird. Das Gatedielektrikum 68 kann auch eine Dielektrikumschicht 66 mit hohem k-Wert umfassen, die über IL 64 abgeschieden ist. Die Dielektrikumschicht 66 mit hohem k-Wert umfasst ein Dielektrikum mit hohem k-Wert wie Hafniumoxid, Lanthanoxid, Aluminiumoxid, Zirkoniumoxid oder dergleichen. Die Dielektrizitätskonstante (k-Wert) des Dielektrikums mit hohem k-Wert ist höher als 3,9 und kann höher als etwa 7,0 oder höher sein. Die Dielektrikumschicht 66 mit hohem k-Wert liegt über der IL 64 und kann diese kontaktieren. Die Dielektrikumschicht 66 mit hohem k-Wert ist als konforme Schicht gebildet und erstreckt sich auf den Seitenwänden der vorstehenden Finnen 36 sowie auf der oberen Fläche und den Seitenwänden der Gateabstandhalter 46. Nach einigen Ausführungsformen dieser Offenbarung wird die Dielektrikumschicht 66 mit hohem k-Wert mittels ALD, CVD, PECVD, LPCVD, HDPCVD, FCVD, Molekularstrahlabscheidung (MBD) oder dergleichen gebildet.
  • Ferner werden mit Verweis auf 9B Gateelektroden 78 auf den Gatedielektrika 68 gebildet. Die Gateelektroden 78 können mehrere Stapelschichten 70, 72 und 74 umfassen, die als konforme Schichten gebildet sein können, und Füllmetallregionen 76, die den Rest der Gräben ausfüllen, die nicht von den mehreren Stapelschichten 70, 72 und 74 ausgefüllt werden. Jede der mehreren Stapelschichten 70, 72 und 74 kann die Form eines Beckens aufweisen, das einen Boden und Seitenwandabschnitte umfasst, die einen Ring bilden und mit dem Boden verbunden sind (wie im Querschnitt von 9B gezeigt). Nachfolgend wird kurz der Bildungsprozess der Gatestapel 80 besprochen. Es ist zu verstehen, dass die besprochenen Schichten Beispiele sind und andere Schichtenschemata verwendet werden können.
  • Nach mit einigen Ausführungsformen wird die Adhäsionsschicht (die auch eine Diffusionssperrschicht ist) 70 über der Dielektrikumschicht 66 mit hohem k-Wert gebildet. Die Adhäsionsschicht 70 kann aus Ti, TiN oder Titan-Silizium-Nitrid (TiSiN) gebildet sein oder diese umfassen. Die TiN-Schicht kann mittels ALD oder CVD gebildet sein, und die TiSiN-Schicht kann abwechselnd abgeschiedene TiN-Schichten und SiN-Schichten umfassen, die beispielsweise mittels ALD gebildet werden. Da die TiN-Schichten und SiN-Schichten sehr dünn sind, sind diese Schichten unter Umständen nicht voneinander unterscheidbar und werden daher als TiSiN-Schicht bezeichnet.
  • Die Austrittsarbeitsschicht 72 wird über der Adhäsionsschicht 70 gebildet. Die Austrittsarbeitsschicht 72 bestimmt die Austrittsarbeit des Gates und umfasst mindestens eine Schicht oder mehrere Schichten, die aus unterschiedlichen Materialien gebildet sind. Das Material der Austrittsarbeitsschicht wird danach ausgewählt, ob der jeweilige FinFET ein n-FinFET oder ein p-FinFET ist. Wenn der FinFET beispielsweise ein n-FinFET ist, kann die Austrittsarbeitsschicht 72 TiC, TaC, TiAl, TiAlC, Ti, Al, Sc, Y, Er, La, Hf, Legierungen davon und/oder mehrere Schichten davon umfassen. Wenn der FinFET ein p-FinFET ist, kann die Austrittsarbeitsschicht 72 TiN, TaN, TiAlN, TiSiN, WCN, MOCN, Pt, Pd, Ni, Au, Legierungen davon und/oder mehrere Schichten davonumfassen.
  • Nach mit einigen Ausführungsformen dieser Offenbarung wird die Abdeckschicht 74 über der Austrittsarbeitsschicht 72 gebildet, wie in 9B gezeigt ist. Die Abdeckschicht 74 kann Nach mit einigen Ausführungsformen aus TiN gebildet sein, es können jedoch auch andere Materialien wie TaN verwendet werden. Nach mit einigen Ausführungsformen wird die Abdeckschicht 74 mittels ALD, CVD oder dergleichen gebildet.
  • Die Füllmetallregion 76 wird auch über der Abdeckschicht 74 gebildet, wenn die Abdeckschicht 74 den jeweiligen Graben nicht vollständig ausgefüllt hat. Nach mit einigen Ausführungsformen wird die Füllmetallregion 76 aus Wolfram, Kobalt, Aluminium oder dergleichen oder Legierungen davon gebildet, die durch CVD, FCVD, PECVD, HDPCVD, Plattierung oder dergleichen gebildet sein können. Nach mit einigen Ausführungsformen, in denen die Metallregion 76 Wolfram umfasst, können WF6, WCl5, WCl6, SiH4, H2 oder dergleichen oder Kombinationen davon als Prozessgase zum Abscheiden von Wolfram verwendet werden. Nach der Bildung der Füllmetallregion 76 kann ein Planarisierungsprozess ausgeführt werden, um überschüssige Abschnitte der abgeschiedenen Schichten zu entfernen, einschließlich der Dielektrikumschicht 66 mit hohem k-Wert, der Stapelschichten 70, 72 und 74 und der Füllmetallregionen 76. Die verbleibenden Abschnitte der Schichten sind Gatestapel 80, wie in den 9A und 9B gezeigt ist.
  • Mit Verweis auf 10 sind die Gatestapel 80 ausgespart und bilden Gräben 82. Der jeweilige Prozess ist als Prozess 220 im Prozessablauf 200 aus 16 illustriert. Der Ätzprozess kann ein Nassätzprozess, ein Trockenätzprozess oder ein Nassätzprozess und ein Trockenätzprozess sein. Abhängig von der Struktur und den Materialien des Gatestapels 80 kann die Ätzchemikalie bei Verwendung des Trockenätzens aus BCl3, Cl2, CF4, CH4, CHF3, CxHyFz (mit x=i~6, y=0~9, nd Z=0~12), NF3, HBr, CO, CO2, COS, SO2, SF6, TiClx, TaClx, WClx, O2, Ar oder dergleichen oder Kombinationen davon gewählt werden. Beim Nassätzen kann die Ätzlösung Phosphorsäure, NH4OH, ein Gemisch aus NaHCO3/H2O2, ein Gemisch aus NaHCO3/NaOH/H2O2, eine wässrige Alkalilösung Metallhydroxid oder dergleichen umfassen. Je nach gewünschtem Profil der oberen Flächen, wie etwa ob die Gatestapels 80 planare obere Flächen, konkave obere Flächen, konvexe obere Flächen, gewellte obere Flächen oder dergleichen aufweisen sollen, können auch unterschiedliche Anteile der Ätzgase (oder Nassätzchemikalien) gewählt werden. Die Auswahl unterschiedlicher Prozentsätze von Ätzgasen (oder Nassätzchemikalien) kann dazu führen, dass einige Schichten speziell mehr oder weniger geätzt werden als andere Schichten, sodass das Profil der oberen Fläche der Gatestapel 80 auf das gewünschte Profil abgestimmt wird.
  • Nach mit einigen Ausführungsformen, wie in 10 gezeigt, sind die Gateabstandhalter 46 bei der Aussparung nicht ausgespart. Nach mit alternativen Ausführungsformen werden bei der Aussparung auch die Gateabstandhalter 46 ausgespart, und die oberen Flächen der entstehenden Gateabstandhalter 46 sind durch gestrichelte Linien 84 gezeigt. Wenn die Gateabstandhalter 46 ebenfalls geätzt werden, sind die oberen Flächen der Gateabstandhalter 46 niedriger als die oberen Flächen von ILD 60 und CESL 58. Wenn sie ausgespart sind, können die oberen Flächen der Gateabstandhalter 46 höher, auf gleicher Höhe oder niedriger als die oberen Flächen der Gatestapel 80 sein. Die Einstellung des oberen Flächenniveaus der Gateabstandhalter 46 wird ebenfalls durch die Auswahl der richtigen Kombination von Ätzchemikalien erreicht.
  • Nach mit einigen Ausführungsformen werden die Dielektrikumschichten 66 mit hohem k-Wert während des Aussparens des Gatestapels 80 geätzt. Durch das Aussparen von Dielektrikumschichten 66 mit hohem k-Wert können breitere Gräben 82 entstehen, und das nachfolgende Füllen der Gräben 82 ist einfacher. Nach mit alternativen Ausführungsformen wird die Dielektrikumschicht 66 mit hohem k-Wert nicht geätzt. Die ungeätzten Dielektrikumschichten 66 mit hohem k-Wert sind durch gestrichelte Linien 86 illustriert. Nach mit noch alternativen Ausführungsformen werden die Dielektrikumschichten 66 mit hohem k-Wert geätzt, und die Ätzrate der Dielektrikumschicht 66 mit hohem k-Wert ist geringer als die Ätzrate der Gateelektroden 78. So können die oberen Flächen der ausgesparten Dielektrikumschicht 66 mit hohem k-Wert auf einem beliebigen Niveau liegen, das niedriger als die oberen Flächen von ILD 60 und CESL 58 und höher als die oberen Flächen der Gateelektroden 78 ist.
  • Abhängig von den Ätzprozessbedingungen und der Ätzchemikalie (wie etwa den Prozentsätzen der Ätzgase) können die oberen Flächen der Gatestapel unterschiedliche Profile aufweisen. Die gestrichelte Linie 88A stellt beispielsweise eine konvexe obere Fläche des Gatestapels 80 dar, wobei der mittlere Abschnitt der oberen Fläche eines Gatestapels 80 am höchsten ist und zu den Kanten des Gatestapels 80 hin die Höhe der oberen Fläche des Gatestapels 80 allmählich abnimmt. Die gestrichelte Linie 88B stellt eine gewellte obere Fläche dar, bei der bestimmte Schichten der Stapelschichten 70, 72 und 74 mehr oder weniger geätzt werden als andere Schichten. Beispielsweise kann die Austrittsarbeitsschicht 72 mehr (oder weniger) geätzt werden als die Schichten 70 und 74. Die gestrichelte Linie 88C stellt eine konkave obere Fläche des Gatestapels 80 dar, wobei ein mittlerer Abschnitt der oberen Fläche des Gatestapels 80 am niedrigsten ist und zu den Kanten des Gatestapels 80 hin die Höhe der oberen Fläche des Gatestapels 80 allmählich und zunehmend höher wird. Es wird auch darauf hingewiesen, dass die Kantenabschnitte des Gatestapels 80 aufgrund des Beschattungseffekts weniger geätzt werden können, wobei die hohen Wände der Gateabstandhalter 46 (und/oder CESL 58) auf den gegenüberliegenden Seiten des Gatestapels 80 die Kantenabschnitte stärker beschatten als den mittleren Abschnitt des Gatestapels 80, sodass der mittlere Abschnitt des Gatestapels 80 schneller geätzt wird als die Kantenabschnitte, was zu der konkaven oberen Fläche führt.
  • Mit Verweis auf 11 sind auf den Gatestapeln 80 leitfähige Abdeckschichten 90 gebildet. Der jeweilige Prozess ist als Prozess 222 im Prozessablauf 200 aus 16 illustriert. Nach mit einigen Ausführungsformen sind die leitfähigen Abdeckschichten 90 aus einem Material gebildet, das gegenüber den Ätzchemikalien, die bei der nachfolgenden Bildung von Gatekontaktstopfen verwendet werden, beständiger ist. Bei der Bildung von Gatekontaktstopfen 116 (14A) werden beispielsweise Gatehartmasken 92 geätzt, um Gatekontaktöffnungen zu bilden, und während des Ätzprozesses können leitfähige Abdeckschichten 90 die Gatestapel 80 vor einer Beschädigung durch die Ätzchemikalien schützen. Außerdem können die leitfähigen Abdeckschichten 90 eine hohe Leitfähigkeit aufweisen, die gleich oder höher sein kann als die Leitfähigkeitswerte von mindestens einigen oder allen Schichten in den Gateelektroden 78. Nach mit einigen Ausführungsformen werden leitfähige Abdeckschichten 90 durch einen selektiven Abscheidungsprozess wie CVD, elektrolose Plattierung oder dergleichen gebildet. Wenn beispielsweise Wolfram als leitfähige Abdeckschichten 90 mittels CVD abgeschieden wird, können Prozessgase wie WF6, WCl2, WCl5, WCl6, SiH4, GeH4, H2 oder dergleichen oder Kombinationen davon zum Abscheiden von Wolfram verwendet werden.
  • Nach mit einigen Ausführungsformen, beispielsweise, wenn selektive Plattierung verwendet wird, um leitfähige Abdeckschichten 90 zu bilden, können leitfähige Abdeckschichten 90 nicht direkt von der freiliegenden oberen Fläche der Dielektrikumschicht 66 mit hohem k-Wert aufgebaut werden, und Leerräume (Luftspalten) 91 können direkt über der freiliegenden oberen Fläche der Dielektrikumschicht 66 mit hohem k-Wert gebildet werden.
  • Nach einigen Ausführungsformen sind die leitfähigen Abdeckschichten 90 aus Wolfram (W), WC, Ti, TiN, TaN, Sc, Y, Er, La, Hf, Al, Ti, Pt, Pd, Ni, Co, Ru, Au oder dergleichen, Legierungen davon oder mehrere Schichten davon gebildet oder umfassen diese. Nach mit einigen Ausführungsformen ist jede der leitfähigen Abdeckschichten 90 eine einzelne Schicht, die aus einem homogenen leitfähigen Material gebildet ist. Nach alternativen Ausführungsformen ist jede der leitfähigen Abdeckschichten 90 eine Verbundschicht, die zwei oder mehr Subschichten, die aus unterschiedlichen Materialien gebildet sind, umfasst. 11 illustriert beispielsweise ein Beispiel, bei dem jede der leitfähigen Abdeckschichten 90 eine untere Schicht 90A und eine obere Schicht 90B umfasst, die aus verschiedenen Materialien mit unterschiedlichen Eigenschaften gebildet sind. Nach einigen Ausführungsformen kann die untere Schicht 90A einen höheren Leitfähigkeitswert als die obere Schicht 90B aufweisen, und/oder die obere Schicht 90B kann einen besseren Ätzwiderstand (wie oben besprochen) aufweisen als die untere Schicht 90A. Die untere Schicht 90A kann beispielsweise aus Al, Ti, TiN, TaN oder dergleichen gebildet sein oder diese umfassen, und die obere Schicht 90B kann aus W, WC, Pt oder dergleichen gebildet sein oder diese umfassen. Wenn die untere Schicht 90A einen höheren Leitfähigkeitswert aufweist, wird der Gatewiderstand (umfassend den Kontaktwiderstand) stärker verringert. Da die obere Schicht 90B einen besseren Ätzwiderstand aufweist, schützt sie die darunterliegenden Schichten besser davor, in nachfolgenden Prozessen beschädigt zu werden.
  • Nach mit einigen Ausführungsformen werden sowohl p-FinFETs als auch n-FinFETs in derselben Vorrichtungsdie und auf demselben Halbleitersubstrat gebildet. Die p-FinFETs und n-FinFETs werden ebenfalls Nach mit einigen Ausführungsformen dieser Offenbarung gebildet. Jeder der p-FinFETs und n-FinFETs kann die Struktur in einer der 14A bis 14E aufweisen. Wie bereits erwähnt, können sich die Gatestapels 80 der p-FinFETs von den Gatestapels 80 der n-FinFETs unterscheiden. Beispielsweise sind die Austrittsarbeitsschichten 72 der p-FinFETs und n-FinFETs aus unterschiedlichen Materialien gebildet. Die Austrittsarbeitsschichten 72 der n-FinFETs können niedrigere Austrittsarbeiten aufweisen als die Austrittsarbeitsschichten 72 der p-FinFETs. Nach einigen Ausführungsformen werden die leitfähigen Abdeckschichten 90 der p-FinFETs und der n-FinFETs aus demselben Material gebildet, das in demselben Bildungsprozess gebildet werden kann, oder in verschiedenen Bildungsprozessen gebildet werden kann. Nach alternativen Ausführungsformen werden die leitfähigen Abdeckschichten 90 der p-FinFETs und n-FinFETs aus unterschiedlichen Materialien durch getrennte Bildungsprozesse gebildet. Beispielsweise können die leitfähigen Abdeckschichten 90 der p-FinFETs aus einem Material mit einer höheren Austrittsarbeit (die eine p-Austrittsarbeit größer als etwa 4,9 eV sein kann) gebildet werden, während die leitfähigen Abdeckschichten 90 der n-FinFETs aus einem Material mit einer niedrigeren Austrittsarbeit (die eine n-Austrittsarbeit kleiner als etwa 4,5 eV sein kann) gebildet werden können. Beispielsweise können die leitfähigen Abdeckschichten 90 der p-FinFETs aus Materialien mit hoher Austrittsarbeit wie Pt, Pd, Ni, Au oder dergleichen oder Legierungen davongebildet sein oder diese umfassen, und die leitfähigen Abdeckschichten 90 der n-FinFETs können aus Materialien mit niedriger Austrittsarbeit wie W, La, Hf, Al, Ti oder dergleichen oder Legierungen davon gebildet sein oder diese umfassen. Nach alternativen Ausführungsformen, bei denen die leitfähigen Abdeckschichten 90 der n-FinFETs und p-FinFETs mehrschichtig sind, werden die untere Schicht 90A der n-FinFETs und p-FinFETs aus unterschiedlichen Materialien durch separate Abscheidungsprozesse gebildet. Beispielsweise kann die untere Schicht 90A der n-FinFETs aus einem Material mit niedriger Austrittsarbeit gebildet sein, wie zuvor erwähnt, und die untere Schicht 90A der p-FinFETs kann aus einem Material mit hoher Austrittsarbeit gebildet sein, wie zuvor erwähnt. Die oberen Schichten 90B der n-FinFETs und p-FinFETs können dagegen aus demselben Material gebildet sein, das einen höheren Ätzwiderstand aufweist als die darunterliegende untere Schicht 90A, beispielsweise durch einen gemeinsamen Abscheidungsprozess.
  • In einem nachfolgenden Prozess, wie in den 12A und 12B gezeigt, werden Hartmasken 92 über leitfähigen Abdeckschichten 90 gebildet. Der jeweilige Prozess ist als Prozess 224 im Prozessablauf 200 aus 16 illustriert. 12A und 12B illustrieren eine Querschnittsansicht bzw. eine perspektivische Ansicht. Nach einigen Ausführungsformen dieser Offenbarung umfasst die Bildung von Hartmasken 92 einen Abscheidungsprozess, um ein flächiges Dielektrikum zu bilden, und einen Planarisierungsprozess, um das überschüssige dielektrische Material über den Gateabstandhaltern 46 und ILD 60 zu entfernen. Die Hartmasken 92 können beispielsweise aus Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbonitrid oder anderen ähnlichen Dielektrika gebildet sein.
  • 13A und 13B illustrieren die Bildung der unteren Source/Drainkontaktstopfen 94 und der Silizidregionen 96. Der jeweilige Prozess ist als Prozess 226 im Prozessablauf 200 aus 16 illustriert. Nach einigen Ausführungsformen dieser Offenbarung umfasst der Bildungsprozess das Ätzen von ILD 60 und CESL 58, um Source/Drainkontaktöffnungen zu bilden, das Abscheiden einer Metallschicht (wie etwa einer Titanschicht, einer Kobaltschicht oder dergleichen), die sich in die Source/Drainkontaktöffnungen erstreckt, das Abscheiden einer Barriereschicht (wie etwa einer Titannitridschicht) und das Ausführen eines Temperprozesses, sodass die unteren Abschnitte der Metallschicht mit der Source/Drainregion 54 reagieren, um Silizidregionen 96 zu bilden. Die Sperrschicht und die verbleibenden Seitenwandabschnitte der Metallschicht können entfernt werden oder unentfernt bleiben. Wenn die Sperrschicht entfernt wird, kann eine weitere Sperrschicht, wie etwa eine Titannitridschicht, abgeschieden werden. Die verbleibenden ungefüllten Source/Drainkontaktöffnungen können mit einem metallischen Material wie Kobalt, Wolfram, anderen geeigneten Metallen oder deren Legierungen gefüllt werden. Ein Planarisierungsprozess, wie etwa ein CMP-Prozess oder ein mechanischer Schleifprozess, wird ausgeführt, um überschüssiges Material zu entfernen und Kontaktstopfen 94 zu bilden.
  • 14A illustriert die Bildung der Ätzstoppschicht (ESL) 97 und der Dielektrikumschicht 98 (die auch eine ILD sein kann) über der ESL 97. Der jeweilige Prozess ist als Prozess 228 im Prozessablauf 200 aus 16 illustriert. ESL 97 kann aus Siliziumnitrid, Siliziumcarbonitrid, Siliziumcarbonoxid, Carbonitrid, Aluminiumoxid, Aluminiumnitrid oder dergleichen oder aus mehreren Schichten davon gebildet sein oder diese umfassen. Die Dielektrikumschicht 98 kann aus Siliziumdioxid, einem Dielektrikum mit niedrigem k-Wert, Siliziumoxynitrid, PSG, BSG, BPSG, USG, FSG, OSG, SiOC, einem Spin-on-Glas, einem Spin-on-Polymer oder dergleichen gebildet sein oder diese umfassen. Die ESL 97 und die Dielektrikumschicht 98 können durch Spin-On-Beschichtung, CVD, ALD, LPCVD, plasmaunterstützte chemische Gasphasenabscheidung (PECVD) oder dergleichen abgeschieden werden.
  • Dann werden Gatekontaktstopfen 116 und obere Source/Drainkontaktstopfen 118 gebildet. Der jeweilige Prozess ist als Prozess 230 im Prozessablauf 200 aus 16 illustriert. Der Bildungsprozess kann das Ätzen der Dielektrikumschicht 98 und der ESL 97 umfassen, um Öffnungen zu bilden, bis die leitfähige Abdeckschicht 90 und die Source/Drainkontaktstopfen 94 offengelegt sind, das Auffüllen einer leitfähigen Schicht(en), um die Öffnungen zu füllen, und die Ausführung eines Planarisierungsprozesses, um überschüssige Abschnitte der leitfähigen Schichten zu entfernen. Der Ätzprozess kann anisotrop sein. Abhängig vom Material der Hartmasken 92 können die Ätzgase beispielsweise HF, NH3, fluorhaltiges Gas wie die Mischung aus CF4, O2 und N2, die Mischung aus NF3 und O2, SF6, das Gemisch aus SF6 und O2, oder BCl3, Cl2, CF4, CH4, CHF3, CxHyFz (mit =1~6, y=0~9 und z=0~12), NF3, HBr, CO, CO2, COS, SO2, SF6, TiClx, TaClx, WClx, O2, Ar und/oder dergleichen umfassen. Bei der Bildung der Öffnungen können die Ätzgase so gewählt werden, dass sie eine geringe Ätzrate auf den leitfähigen Abdeckschichten 90 haben, sodass die leitfähigen Abdeckschichten 90 nicht geätzt werden. Nach mit einigen Ausführungsformen weisen die Ätzgase die Fähigkeit auf, die Gateelektroden 78 zu ätzen, wenn die Gateelektroden 78 den Ätzgasen ausgesetzt werden. Anders ausgedrückt, wäre die Ätzrate der Gateelektroden 78 (wenn sie dem Ätzgas ausgesetzt sind) höher als die Ätzrate der leitfähigen Abdeckschichten 90. Außerdem wäre nach mit einigen Ausführungsformen, in denen die leitfähigen Abdeckschichten 90 mehrere Schichten aufweisen, die Ätzrate der unteren Subschichten in den leitfähigen Abdeckschichten 90 höher als die Ätzrate der oberen Subschichten in den leitfähigen Abdeckschichten 90. Nach einigen Ausführungsformen dieser Offenbarung sind die Gateelektroden 78 durch den Schutz der leitfähigen Abdeckschichten 90 jedoch vor Beschädigungen geschützt. So wird FinFET 120 gebildet.
  • 14A illustriert eine Ausführungsform, bei der die leitfähigen Abdeckschichten 90 planar sind und eine gleichmäßige Dicke (innerhalb der Prozessschwankung) aufweisen. 14B, 14C, 14D und 14E illustrieren leitfähige Abdeckschichten 90 mit unterschiedlichen Profilen. In 14B weisen die oberen Flächen der Gatestapel 80 beispielsweise ein konkaves Profil auf. In 14C weisen die oberen Flächen der Gatestapel 80 ein konvexes Profil auf. In 14D weisen die oberen Flächen der Gatestapel 80 ein wellenförmiges Profil auf. Beispielsweise kann der niedrigste Punkt (oder höchste Punkt) der oberen Fläche eines Gatestapels 80 ein Punkt der oberen Fläche der Austrittsarbeitsschicht 72 sein. In 14E weisen die leitfähigen Abdeckschichten 90 eine ungleichmäßige Dicke auf. Obwohl in 14E illustriert ist, dass der mittlere Abschnitt der leitfähigen Abdeckschichten 90 dicker als die Kantenabschnitte ist, kann der mittlere Abschnitt der leitfähigen Abdeckschichten 90 auch dünner sein als die Kantenabschnitte. Es ist zu verstehen, dass die verschiedenen Merkmale und Profile in den 14A, 14B, 14C, 14D und 14E wenn anwendbar gemeinsam in derselben Struktur vorliegen können. Beispielsweise können in jeder dieser Strukturen Leerräume 91 gebildet sein, müssen dies jedoch nicht. Auch die leitfähigen Abdeckschichten 90 mit ungleichmäßiger Dicke, wie in 14E gezeigt, können mit den konkaven, konvexen oder welligen oberen Flächen der Gatestapels 80 kombiniert werden.
  • Die Ausführungsformen dieser Offenbarung weisen einige vorteilhafte Merkmale auf. Durch die Bildung von leitfähigen Abdeckschichten mit besserem Ätzwiderstand wird die Beschädigung von Gatestapeln bei der Bildung von Gatekontaktstopfen verhindert. Der Übergangswiderstand kann auch durch die Bildung von leitfähigen Abdeckschichten verringert werden, die ein oder mehrere Materialien mit hoher Leitfähigkeit annehmen.
  • Nach einigen Ausführungsformen dieser Offenbarung umfasst ein Verfahren das Entfernen eines Dummygatestapels, um einen ersten Graben zwischen ersten Gateabstandhaltern zu bilden; das Bilden eines ersten Ersatzgatestapels in dem ersten Graben; das Aussparen des ersten Ersatzgatestapels, um einen zweiten Graben zwischen den ersten Gateabstandhaltern zu bilden; das selektive Abscheiden einer ersten leitfähigen Abdeckschicht in dem zweiten Graben; das Bilden einer Dielektrikumshartmaske (dielektrischen Hartmaske) in dem zweiten Graben und über der ersten leitfähigen Abdeckschicht; das Ätzen der Dielektrikumshartmaske unter Verwendung eines Ätzgases, um eine Öffnung in der Dielektrikumshartmaske zu bilden, wobei der erste Ersatzgatestapel zu der Öffnung hin offengelegt wird; und das Bilden eines Gatekontaktstopfens über und in Kontakt mit der ersten leitfähigen Abdeckschicht. In einer Ausführungsform wird beim Ätzen ein Gatedielektrikum im ersten Ersatzgatestapel ausgespart, und die Seitenwände der ersten Gateabstandhalter sind zum zweiten Graben hin freiliegend. In einer Ausführungsform umfasst das Abscheiden der ersten leitfähigen Abdeckschicht das Abscheiden einer ersten Subschicht auf dem ersten Ersatzgatestapel; und das Abscheiden einer zweiten Subschicht über der ersten Subschicht, wobei die erste Subschicht einen höheren Leitfähigkeitswert als die zweite Subschicht aufweist. In einer Ausführungsform umfasst das Verfahren ferner das Aussparen eines zweiten Ersatzgatestapels, um einen dritten Graben zwischen zweiten Gateabstandhaltern zu bilden; und das selektive Abscheiden einer zweiten leitfähigen Abdeckschicht in dem dritten Graben und über dem zweiten Ersatzgatestapel, wobei die zweite leitfähige Abdeckschicht ein anderes Material als die erste leitfähige Abdeckschicht umfasst. In einer Ausführungsform ist der erste Ersatzgatestapel in einem p-Transistor umfasst, und der zweite Ersatzgatestapel ist in einem n-Transistor umfasst, und die erste leitfähige Abdeckschicht weist eine höhere Austrittsarbeit als die zweite leitfähige Abdeckschicht auf. In einer Ausführungsform ist die erste leitfähige Abdeckschicht widerstandsfähiger gegen das Ätzgas als der erste Ersatzgatestapel. In einer Ausführungsform weist der erste Ersatzgatestapel nach dem Aussparen eine konvexe obere Fläche oder eine konkave obere Fläche auf. In einer Ausführungsform wird die erste leitfähige Abdeckschicht selektiv durch chemische Gasphasenabscheidung abgeschieden. In einer Ausführungsform wird die erste leitfähige Abdeckschicht selektiv durch Plattierung abgeschieden.
  • Nach einigen Ausführungsformen dieser Offenbarung umfasst eine Vorrichtung eine Halbleiterregion; Gateabstandhalter auf der Halbleiterregion; einen Gatestapel über der Halbleiterregion und zwischen den Gateabstandhaltern, wobei der Gatestapel mehrere Schichten umfasst; eine leitfähige Abdeckschicht über und in Kontakt mit den mehreren Schichten des Gatestapels; eine Dielektrikumshartmaske über der leitfähigen Abdeckschicht und zwischen den Gateabstandhaltern; und einen Gatekontaktstopfen, der die Dielektrikumshartmaske durchdringt, um auf der leitfähigen Abdeckschicht zu enden. In einer Ausführungsform umfasst der Gatestapel ein Gatedielektrikum und eine Gateelektrode, wobei sich das Gatedielektrikum unter und auf den Seitenwänden der Gateelektrode erstreckt, wobei die leitfähige Abdeckschicht einen das Gatedielektrikum überlappenden Abschnitt umfasst. In einer Ausführungsform ist die leitfähige Abdeckschicht durch einen Luftspalt vom Gatedielektrikum getrennt. In einer Ausführungsform umfasst die leitfähige Abdeckschicht Wolfram. In einer Ausführungsform umfasst die leitfähige Abdeckschicht eine erste Subschicht, die den Gatestapel kontaktiert, und eine zweite Subschicht über der ersten Subschicht, wobei die erste Subschicht einen höheren Leitfähigkeitswert als die zweite Subschicht aufweist. In einer Ausführungsform umfasst der Gatestapel eine konkave obere Fläche. In einer Ausführungsform umfasst der Gatestapel eine konvexe obere Fläche.
  • Nach einigen Ausführungsformen dieser Offenbarung umfasst eine Vorrichtung eine Sourceregion und eine Drainregion; einen Gatestapel zwischen der Sourceregion und der Drainregion, wobei der Gatestapel mehrere Schichten umfasst und jede der Schichten eine Beckenform mit einem Bodenabschnitt und Seitenwandabschnitten über dem Bodenabschnitt aufweist, die mit diesem verbunden sind; Gateabstandhalter an gegenüberliegenden Seitenwänden des Gatestapels; und eine leitfähige Schicht über den oberen Flächen der Seitenwandabschnitte der mehreren Schichten und diese kontaktierend. In einer Ausführungsform befindet sich die leitfähige Schicht zwischen den Gateabstandhaltern. In einer Ausführungsform besteht die leitfähige Schicht aus mehreren Subschichten, die unterschiedliche Materialien umfassen. In einer Ausführungsform umfassen die mehreren Subschichten der leitfähigen Schicht eine erste Subschicht und eine zweite Subschicht, wobei die erste Subschicht einen höheren Leitfähigkeitswert als die zweite Subschicht aufweist.

Claims (20)

  1. Verfahren, umfassend: Entfernen eines Dummygatestapels (38), um einen ersten Graben (62) zwischen ersten Gateabstandhaltern (46) zu bilden; Bilden eines ersten Ersatzgatestapels (80) in dem ersten Graben (62); Ausschneiden des ersten Ersatzgatestapels (80), um einen zweiten Graben (82) zwischen den ersten Gateabstandhaltern (46) zu bilden; selektives Abscheiden einer ersten leitfähigen Abdeckschicht (90) in dem zweiten Graben, wobei das Abscheiden der ersten leitfähigen Abdeckschicht (90) umfasst: Abscheiden einer ersten Unterschicht (90A) auf dem ersten Ersatzgatestapel, und Abscheiden einer zweiten Unterschicht (908) über der ersten Unterschicht (90A), wobei die zweite Unterschicht (908) einen höheren Ätzwiderstand gegenüber einem Ätzgas aufweist als die erste Unterschicht (90A); Bilden einer Dielektrikumshartmaske (92) in dem zweiten Graben (82) und über der ersten leitfähigen Abdeckschicht (90); Ätzen der Dielektrikumshartmaske (92) unter Verwendung des Ätzgases, um eine Öffnung in der Dielektrikumshartmaske zu bilden, wobei der erste Ersatzgatestapel (80) zu der Öffnung hin offengelegt wird; und Bilden eines Gatekontaktsteckers (116) über und in Kontakt mit der ersten leitfähigen Abdeckschicht (90).
  2. Verfahren nach Anspruch 1, wobei beim Ätzen ein Gatedielektrikum (68) im ersten Ersatzgatestapel (80) ausgeschnitten wird und Seitenwände der ersten Gateabstandhalter (46) zum zweiten Graben hin freigelegt werden.
  3. Verfahren nach Anspruch 1 oder 2, wobei die erste Unterschicht (90A) einen höheren Leitfähigkeitswert als die zweite Unterschicht (90B) aufweist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Ausschneiden eines zweiten Ersatzgatestapels (80), um einen dritten Graben (62) zwischen zweiten Gateabstandhaltern (46) zu bilden; und selektives Abscheiden einer zweiten leitfähigen Abdeckschicht (90) in dem dritten Graben (62) und über dem zweiten Ersatzgatestapel (80), wobei die zweite leitfähige Abdeckschicht (90) ein anderes Material als die erste leitfähige Abdeckschicht (90) umfasst.
  5. Verfahren nach Anspruch 4, wobei der erste Ersatzgatestapel (80) in einem p-Transistor umfasst ist und der zweite Ersatzgatestapel (80) in einem n-Transistor umfasst ist und die erste leitfähige Abdeckschicht (90) eine höhere Austrittsarbeit als die zweite leitfähige Abdeckschicht (90) aufweist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste leitfähige Abdeckschicht (90) widerstandsfähiger gegen das Ätzgas ist als der erste Ersatzgatestapel (80).
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Ersatzgatestapel (80) nach dem Ausschneiden eine konvexe obere Fläche oder eine konkave obere Fläche aufweist.
  8. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 7, wobei die erste leitfähige Abdeckschicht (90) selektiv durch chemische Gasphasenabscheidung abgeschieden wird.
  9. Verfahren nach einem der vorhergehenden Ansprüche 1 bis 7, wobei die erste leitfähige Abdeckschicht (90) selektiv durch Plattierung abgeschieden wird.
  10. Vorrichtung, aufweisend: eine Halbleiterregion; Gateabstandhalter (46) auf der Halbleiterregion; einen Gatestapel (80) über der Halbleiterregion und zwischen den Gateabstandhaltern (46), wobei der Gatestapel (80) mehrere Schichten aufweist; eine leitfähige Abdeckschicht (90) über und in Kontakt mit den mehreren Schichten des Gatestapels (80), wobei die leitfähige Abdeckschicht (90) aufweist: eine erste Unterschicht, die den Gatestapel (80) kontaktiert, und eine zweite Unterschicht über der ersten Unterschicht, wobei die zweite Unterschicht (908) einen höheren Ätzwiderstand gegenüber einem Ätzgas aufweist als die erste Unterschicht (90A) ; eine Dielektrikumshartmaske über der leitfähigen Abdeckschicht (90) und zwischen den Gateabstandhaltern (46); und einen Gatekontaktstecker (116), der die Dielektrikumshartmaske durchdringt, um auf der leitfähigen Abdeckschicht (90) zu enden.
  11. Vorrichtung nach Anspruch 10, wobei der Gatestapel (80) ein Gatedielektrikum (68) und eine Gateelektrode (78) aufweist, wobei sich das Gatedielektrikum (68) unter und auf den Seitenwänden der Gateelektrode (78) erstreckt, wobei die leitfähige Abdeckschicht (90) einen das Gatedielektrikum (68) überlappenden Abschnitt aufweist.
  12. Vorrichtung nach Anspruch 11, wobei die leitfähige Abdeckschicht (90) durch einen Luftspalt vom Gatedielektrikum (68) getrennt ist.
  13. Vorrichtung nach einem der vorhergehenden Ansprüche 10 bis 12, wobei die leitfähige Abdeckschicht (90) Wolfram aufweist.
  14. Vorrichtung nach einem der vorhergehenden Ansprüche 10 bis 13, wobei die leitfähige Abdeckschicht (90) aufweist: eine erste Unterschicht, die den Gatestapel (80) kontaktiert; und eine zweite Unterschicht über der ersten Unterschicht, wobei die erste Unterschicht einen höheren Leitfähigkeitswert als die zweite Unterschicht aufweist.
  15. Vorrichtung nach einem der vorhergehenden Ansprüche 10 bis 14, wobei der Gatestapel (80) eine konkave obere Fläche aufweist.
  16. Vorrichtung nach einem der vorhergehenden Ansprüche 10 bis 14, wobei der Gatestapel (80) eine konvexe obere Fläche aufweist.
  17. Vorrichtung, aufweisend: eine Sourceregion und eine Drainregion (54); einen Gatestapel (80) zwischen der Sourceregion und der Drainregion (54), wobei der Gatestapel (80) mehrere Schichten aufweist und jede der Schichten eine Beckenform mit einem Bodenabschnitt und Seitenwandabschnitten über dem Bodenabschnitt aufweist, die mit diesem verbunden sind; Gateabstandhalter (46) an gegenüberliegenden Seitenwänden des Gatestapels (80); und eine leitfähige Schicht über den oberen Flächen der Seitenwandabschnitte der mehreren Schichten und diese kontaktierend, wobei die leitfähige Schicht mehrere Unterschichten mit unterschiedlichen Materialien aufweist, wobei die mehreren Unterschichten der leitfähigen Schicht eine erste Unterschicht und eine zweite Unterschicht aufweisen, wobei die zweite Unterschicht (90B) einen höheren Ätzwiderstand gegenüber einem Ätzgas aufweist als die erste Unterschicht (90A).
  18. Vorrichtung nach Anspruch 17, wobei sich die leitfähige Schicht zwischen den Gateabstandhaltern (46) befindet.
  19. Vorrichtung nach Anspruch 17 oder 18, wobei die erste Unterschicht Al, Ti, TiN, TaN aufweist und die zweite Unterschicht W, WC oder Pt aufweist..
  20. Vorrichtung nach Anspruch 17, 18 oder 19, wobei die erste Unterschicht einen höheren Leitfähigkeitswert als die zweite Unterschicht aufweist.
DE102021115949.0A 2021-03-26 2021-06-21 Leitfähige abdeckung für austrittsarbeitsschicht und verfahren zu deren bildung Active DE102021115949B4 (de)

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