DE102020114655B4 - Finnen-feldeffekttransistorvorrichtung mit kontaktstopfen mit einspringendem profil und verfahren zu dessen herstellung - Google Patents

Finnen-feldeffekttransistorvorrichtung mit kontaktstopfen mit einspringendem profil und verfahren zu dessen herstellung Download PDF

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Abstract

Verfahren zum Bilden einer Halbleitervorrichtung, umfassend:Bilden einer Gatestruktur (75, 75A-C, 97, 97A, 97B) über einer Finne (64), die über einem Substrat (50) hervorsteht;Bilden von Source/Drain-Regionen (80) über der Finne (64) auf gegenüberliegenden Seiten der Gatestruktur (75, 75A-C, 97, 97A, 97B);Bilden einer ersten dielektrischen Schicht (111, 112) und einer zweiten dielektrischen Schicht nacheinander über den Source/Drain-Regionen (80);Ausführen eines ersten Ätzprozesses, um eine Öffnung (93) in der ersten dielektrischen Schicht (111, 112) und in der zweiten dielektrischen Schicht zu bilden, wobei die Öffnung ein darunterliegendes elektrisch leitfähiges Merkmal freilegt;nach dem Ausführen des ersten Ätzprozesses, Ausführen eines zweiten Ätzprozesses, um einen unteren Abschnitt der Öffnung (93) in der Nähe des Substrats (50) zu vergrößern; undBilden eines Kontaktstopfens (102, 104) in der Öffnung (93) nach dem zweiten Ätzprozess; wobei das Bilden des Kontaktstopfens (102, 104) umfasst:Bilden einer Opferschicht (121), die Seitenwände der Öffnung (93) auskleidet;Bilden einer Abstandshalterschicht (123) über der Opferschicht (121);Füllen der Öffnung (93) mit einem elektrisch leitfähigen Material; undnach dem Füllen der Öffnung (93), Entfernen der Opferschicht (121), wobei nach dem Entfernen der Opferschicht ein Luftspalt (124) zwischen der ersten dielektrischen Schicht (111, 112) und der zweiten dielektrischen Schicht und der Abstandshalterschicht (123) gebildet wird.

Description

  • HINTERGRUND
  • Die Halbleiterindustrie hat aufgrund kontinuierlicher Verbesserungen der Integrationsdichte einer Vielzahl verschiedener elektronischer Komponenten (zum Beispiel Transistoren, Dioden, Widerstände, Kondensatoren usw.) ein rasantes Wachstum erfahren. Diese Verbesserungen der Integrationsdichte resultieren größtenteils aus wiederholten Reduzierungen der kleinstmöglichen Merkmalsgröße, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können.
  • Finnen-Feldeffekttransistor-Vorrichtungen (FinFET-Vorrichtungen) werden immer häufiger in integrierten Schaltkreisen verwendet. FinFET-Vorrichtungen haben eine dreidimensionale Struktur, die eine Halbleiterfinne umfasst, die von einem Substrat vorsteht. Eine Gatestruktur, die dafür konfiguriert ist, den Fluss von Ladungsträgern innerhalb eines leitfähigen Kanals der FinFET-Vorrichtung zu steuern, legt sich um die Halbleiterfinne herum. Bei einer Drei-Gate-FinFET-Vorrichtung legt sich die Gatestruktur beispielsweise um drei Seiten der Halbleiterfinne herum und bildet so leitfähige Kanäle auf drei Seiten der Halbleiterfinne.
  • Zum Stand der Technik wird auf die US 2019 / 0 371 898 A1 und die US 2019 / 0 334 011 A1 verwiesen.
  • Die Erfindung sieht ein Verfahren gemäß Anspruch 1, ein Verfahren gemäß Anspruch 12 und eine Halbleitervorrichtung gemäß Anspruch 16 vor.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstanden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht eine perspektivische Ansicht einer Finnen-Feldeffekttransistor-Vorrichtung (FinFET-Vorrichtung) gemäß einigen Ausführungsformen.
    • 2-7, 8A, 9-13 und 14A-14C veranschaulichen verschiedene Querschnittsansichten einer FinFET-Vorrichtung auf verschiedenen Fertigungsstufen gemäß einer Ausführungsform.
    • 8B und 8C veranschaulichen zwei Querschnittsansichten von Ausführungsformen der FinFET-Vorrichtung in 8A.
    • 15 veranschaulicht eine Querschnittsansicht einer FinFET-Vorrichtung gemäß einer anderen Ausführungsform.
    • 16 veranschaulicht eine Querschnittsansicht einer FinFET-Vorrichtung gemäß einer weiteren Ausführungsform.
    • 17 veranschaulicht ein Flussdiagramm des Verfahrens zum Bilden einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Zeichnungen veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Zeichnungen gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden. In der gesamten Besprechung im vorliegenden Text, sofern nicht anders angegeben, bezieht sich die gleiche Zahl in verschiedenen Zeichnungen auf die gleiche oder eine ähnliche Komponente, die durch einen gleichen oder einen ähnlichen Verfahren unter Verwendung eines oder mehrerer gleicher oder ähnlicher Materialien gebildet wird.
  • Ausführungsformen der vorliegenden Offenbarung werden im Zusammenhang mit der Bildung einer FinFET-Vorrichtung besprochen, insbesondere im Zusammenhang mit der Bildung von Kontaktstopfen mit einem einspringenden Profil für eine FinFET-Vorrichtung. Obgleich die offenbarten Ausführungsformen am Beispiel von FinFET-Vorrichtungen besprochen werden, können die offenbarten Verfahren auch in anderen Arten von Vorrichtungen, wie zum Beispiel planaren Vorrichtungen, verwendet werden.
  • In einigen Ausführungen werden eine erste dielektrische Schicht und eine zweite dielektrische Schicht über den Source/Drain-Regionen einer FinFET-Vorrichtung gebildet. Eine Öffnung wird in der ersten und der zweiten dielektrischen Schicht unter Verwendung eines ersten Ätzprozesses (zum Beispiel eines anisotropen Ätzprozesses) gebildet, um ein darunterliegendes elektrisch leitfähiges Merkmal freizulegen, das eine Source/Drain-Region, eine mit der Gatestruktur der FinFET-Vorrichtung verbundene Durchkontaktierung oder ein mit einer Source/Drain-Region verbundenes Durchkontaktierung sein kann. Als Nächstes wird ein zweiter Ätzprozess (zum Beispiel ein isotroper Ätzprozess) ausgeführt, um einen unteren Abschnitt der Öffnung so zu vergrößern, dass der untere Abschnitt der Öffnung ein gekrümmtes Seitenwandprofil aufweist, während der obere Abschnitt der Öffnung ein lineares Seitenwandprofil aufweist. Als Nächstes wird ein Kontaktstopfen (der auch als eine Durchkontaktierung bezeichnet werden kann) in der Öffnung gebildet durch: Bilden einer Opferschicht entlang Seitenwänden der Öffnung; Bilden einer Abstandshalterschicht über der Opferschicht; Füllen der Öffnung mit einem elektrisch leitfähigen Material; und Entfernen der Opferschicht nach dem Füllen der Öffnung. Nach dem Entfernen der Opferschicht wird ein Luftspalt zwischen der Abstandshalterschicht und der ersten und der zweiten dielektrischen Schicht gebildet. Der Luftspalt kann durch Bilden einer weiteren dielektrischen Schicht über der zweiten dielektrischen Schicht verschlossen werden. Der vergrößerte untere Abschnitt der Öffnung führt zu einem vergrößerten unteren Abschnitt für den gebildeten Kontaktstopfen, wodurch der elektrische Widerstand des Kontaktstopfens verringert wird. Darüber hinaus reduziert der Luftspalt vorteilhafterweise die Kapazität, indem er die durchschnittliche Dielektrizitätskonstante (K-Wert) des dielektrischen Materials um den Kontaktstopfen herum verringert.
  • 1 veranschaulicht ein Beispiel für einen FinFET 30 in einer perspektivischen Ansicht. Der FinFET 30 weist ein Substrat 50 und eine Finne 64 auf, die über das Substrat 50 hervorsteht. Auf gegenüberliegenden Seiten der Finne 64 sind Isolationsregionen 62 ausgebildet, wobei die Finne 64 über die Isolationsregionen 62 hervorsteht. Ein Gate-Dielektrikum 66 befindet sich entlang Seitenwänden und über einer Oberseite der Finne 64, und eine Gate-Elektrode 68 befindet sich über dem Gate-Dielektrikum 66. Source/Drain-Regionen 80 befinden sich in der Finne 64 und auf gegenüberliegenden Seiten des Gate-Dielektrikums 66 und der Gate-Elektrode 68. 1 veranschaulicht des Weiteren die Referenzquerschnitte, die in späteren Zeichnungen verwendet werden. Der Querschnitt B-B erstreckt sich entlang einer Längsachse der Gate-Elektrode 68 des FinFET 30. Der Querschnitt A-A verläuft senkrecht zum Querschnitt B-B und verläuft entlang einer Längsachse der Finne 64 und beispielsweise in einer Richtung eines Stromflusses zwischen den Source/Drain-Regionen 80. Der Querschnitt C-C verläuft parallel zum Querschnitt B-B und erstreckt über die Source/Drain-Region 80 hinweg. Die anschließenden Zeichnungen beziehen sich zur Verdeutlichung auf diese Referenzquerschnitte.
  • 2-7, 8A, 9-13 und 14A-14C sind Querschnittsansichten einer FinFET-Vorrichtung 100 auf verschiedenen Fertigungsstufen gemäß einigen Ausführungsformen. Die FinFET-Vorrichtung 100 ähnelt dem FinFET 30 in 1, jedoch mit mehreren Finnen und mehreren Gatestrukturen. 2-5 veranschaulichen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts B-B. 6-7, 8A, 9-13 und 14A veranschaulichen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts A-A. 8B und 8C veranschaulichen Querschnittsansichten einer Ausführungsform der FinFET-Vorrichtung 100 entlang des Querschnitts C-C. 14B und 14C veranschaulichen Querschnittsansichten der FinFET-Vorrichtung 100 entlang des Querschnitts C-C bzw. B-B. Sofern nicht anders angegeben, beziehen sich FIG. mit der gleichen Zahl, aber verschiedenen Buchstaben (zum Beispiel 14A und 14B) in der gesamten Besprechung auf verschiedene Querschnittsansichten derselben Vorrichtung auf derselben Fertigungsstufe.
  • 2 veranschaulicht eine Querschnittsansicht des Substrats 50. Das Substrat 50 kann ein Halbleitersubstrat, wie zum Beispiel ein Volumenhalbleiter, ein Halbleiter-auf-Isolator (SOI)-Substrat oder dergleichen sein, das dotiert (zum Beispiel mit einem Dotanden vom p-Typ oder vom n-Typ) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie zum Beispiel ein Silizium-Wafer. Allgemein weist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial auf, die auf einer Isolatorschicht gebildet wird. Die Isolatorschicht kann beispielsweise eine vergrabene Oxidschicht (Buried Oxide, BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, in der Regel einem Siliziumsubstrat oder einem Glassubstrat, angeordnet. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbundhalbleiter einschließlich Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter, einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GalnAs, GaInP und/oder GaInAsP, oder Kombinationen davon enthalten.
  • Wir wenden uns 3 zu, wo das in 2 gezeigte Substrat 50 zum Beispiel mit Hilfe von Photolithografie- und Ätztechniken strukturiert wird. Zum Beispiel wird eine Maskenschicht, wie zum Beispiel eine Pad-Oxidschicht 52 und eine darüberliegende Pad-Nitridschicht 56, über dem Substrat 50 gebildet. Die Pad-Oxidschicht 52 kann ein dünner Film sein, der Siliziumoxid umfasst und zum Beispiel durch einen thermischen Oxidationsprozess gebildet wird. Die Pad-Oxidschicht 52 kann als eine Haftschicht zwischen dem Substrat 50 und der darüberliegenden Pad-Nitridschicht 56 fungieren. In einigen Ausführungsformen wird die Pad-Nitridschicht 56 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbonitrid, dergleichen, oder einer Kombination davon gebildet und kann zum Beispiel durch chemische Niederdruckaufdampfung (LPCVD) oder plasmaunterstützte chemische Aufdampfung (PECVD) gebildet werden.
  • Die Maskenschicht kann mittels photolithografischer Techniken strukturiert werden. Allgemein verwenden Photolithografietechniken ein Photoresistmaterial (nicht abgebildet), das abgeschieden, bestrahlt (belichtet) und entwickelt wird, um einen Abschnitt des Photoresistmaterials zu entfernen. Das verbleibende Photoresistmaterial schützt das darunterliegende Material, wie die Maskenschicht in diesem Beispiel, vor anschließenden Verarbeitungsschritten wie zum Beispiel Ätzen. In diesem Beispiel wird das Photoresistmaterial zum Strukturieren der Pad-Oxidschicht 52 und der Pad-Nitridschicht 56 verwendet, um eine strukturierte Maske 58 zu bilden, wie in 3 veranschaulicht.
  • Die strukturierte Maske 58 wird anschließend verwendet, um freiliegende Abschnitte des Substrats 50 zu strukturieren, um Gräben 61 zu bilden, wodurch Halbleiterfinnen 64 (zum Beispiel 64A und 64B) zwischen benachbarten Gräben 61 definiert werden, wie in 3 veranschaulicht. In einigen Ausführungen werden die Halbleiterfinnen 64 durch Ätzen von Gräben in dem Substrat 50 gebildet, zum Beispiel durch reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE) oder einer Kombination davon. Der Ätzprozess kann anisotrop sein. In einigen Ausführungsformen können die Gräben 61 Streifen (von oben betrachtet) parallel zueinander und in geringem Abstand zueinander sein. In einigen Ausführungen können die Gräben 61 durchgehend sein und die Halbleiterfinnen 64 umgeben. Die Halbleiterfinnen 64 können im Folgenden auch als Finnen 64 bezeichnet werden.
  • Die Finnen 64 können mit jedem geeigneten Verfahren strukturiert werden. So können beispielsweise die Finnen 64 mit einem oder mehreren Fotolithografieprozessen, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithografie- und selbstausrichtende Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel Abstände haben, die kleiner sind als die, die ansonsten durch einen einzelnen, direkten Photolithografieprozess erhalten werden können. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und durch einen Photolithografieprozess strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht durch einen selbstausrichtenden Prozess ausgebildet. Die Opferschicht wird dann entfernt, und die übrig gebliebenen Abstandshalter, oder Dorne, können dann dafür verwendet werden, die Finnen zu strukturieren.
  • 4 veranschaulicht die Bildung eines Isolationsmaterials zwischen benachbarten Halbleiterfinnen 64 zur Bildung von Isolationsregionen 62. Das Isoliermaterial kann ein Oxid, wie zum Beispiel Siliziumoxid, ein Nitrid, dergleichen, oder eine Kombination davon sein und kann durch eine chemische Hochdichteplasma-Aufdampfung (HDP-CVD), eine fließfähige CVD (FCVD) (zum Beispiel eine CVD-basierte Materialabscheidung in einem räumlich abgesetzten Plasmasystem und Nach-Brennen, um es zu einem anderen Material, wie zum Beispiel einem Oxid, umzuwandeln), dergleichen, oder eine Kombination davon gebildet werden. Es können auch andere Isoliermaterialien und/oder andere Bildungsprozesse verwendet werden. In der veranschaulichten Ausführungsform ist das Isoliermaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Temperungsprozess kann ausgeführt werden, sobald das Isoliermaterial gebildet wurde. Ein Planarisierungsprozess, wie zum Beispiel ein chemisch-mechanisches Polieren (CMP), kann überschüssiges Isoliermaterial entfernen und Oberseiten der Isolierregionen 62 und Oberseiten der Halbleiterfinnen 64 bilden, die koplanar sind (nicht abgebildet). Die strukturierte Maske 58 (siehe 3) kann ebenfalls durch den Planarisierungsprozess entfernt werden.
  • In einigen Ausführungsformen weisen die Isolationsregionen 62 eine Auskleidung, zum Beispiel ein Auskleidungsoxid (nicht abgebildet), an der Grenzfläche zwischen der Isolationsregion 62 und dem Substrat 50/den Halbleiterfinnen 64 auf. In einigen Ausführungsformen wird das Auskleidungsoxid gebildet, um kristalline Defekte an der Grenzfläche zwischen dem Substrat 50 und der Isolationsregion 62 zu reduzieren. In ähnlicher Weise kann das Auskleidungsoxid auch verwendet werden, um kristalline Defekte an der Grenzfläche zwischen den Halbleiterfinnen 64 und der Isolationsregion 62 zu reduzieren. Das Auskleidungsoxid (zum Beispiel Siliziumoxid) kann ein thermisches Oxid sein, das durch eine thermische Oxidation einer Oberflächenschicht des Substrats 50 gebildet wird, obgleich auch ein anderes geeignetes Verfahren zur Bildung des Auskleidungsoxids verwendet werden kann.
  • Als Nächstes werden die Isolationsregionen 62 ausgespart, um Flachgrabenisolationsregionen 62 (Shallow Trench Isolation, STI) zu bilden. Die Isolationsregionen 62 werden so ausgespart, dass die oberen Abschnitte der Halbleiterfinnen 64 zwischen benachbarten STI-Regionen 62 vorstehen. Die Oberseiten der STI-Regionen 62 können eine flache Oberfläche (wie veranschaulicht), eine konvexe Oberfläche, eine konkave Oberfläche (zum Beispiel napfförmig) oder eine Kombination davon aufweisen. Die Oberseiten der STI-Regionen 62 können durch ein geeignetes Ätzen flach, konvex und/oder konkav geformt werden. Die Isolationsregionen 62 können mittels eines akzeptablen Ätzverfahrens ausgespart werden, wie beispielsweise einem, das für das Material der Isolationsregionen 62 selektiv ist. Zum Beispiel kann eine Trockenätzung oder eine Nassätzung mittels verdünnter Flusssäure (dHF) ausgeführt werden, um die Isolationsregionen 62 auszusparen.
  • 2 bis 4 veranschaulichen eine Ausführungsform zum Bilden von Finnen 64, aber Finnen können in verschiedenen Prozessen gebildet werden. Zum Beispiel kann ein oberer Abschnitt des Substrats 50 durch ein geeignetes Material ersetzt werden, wie zum Beispiel ein epitaxiales Material, das für einen bestimmten Typ (zum Beispiel N-Typ oder P-Typ) der zu bildenden Halbleitervorrichtungen geeignet ist. Danach wird das Substrat 50 mit epitaxialem Material auf der Oberseite strukturiert, um Halbleiterfinnen 64 zu bilden, die das epitaxiale Material enthalten.
  • Als ein weiteres Beispiel kann eine dielektrische Schicht über einer Oberseite des Substrats gebildet werden; Gräben können durch die dielektrische Schicht hindurch geätzt werden; homoepitaxiale Strukturen können epitaxial in den Gräben gezüchtet werden; und die dielektrische Schicht kann so ausgespart werden, dass die homoepitaxialen Strukturen von der dielektrischen Schicht vorstehen, um Finnen zu bilden.
  • In einem weiteren Beispiel kann eine dielektrische Schicht über einer Oberseite eines Substrats gebildet werden; Gräben können durch die dielektrische Schicht hindurch geätzt werden; heteroepitaxiale Strukturen können epitaxial in den Gräben unter Verwendung eines von dem Substrat verschiedenen Materials gezüchtet werden; und die dielektrische Schicht kann so ausgespart werden, dass die heteroepitaxialen Strukturen von der dielektrischen Schicht vorstehen, um Finnen zu bilden.
  • In Ausführungsformen, in denen ein oder mehrere epitaxiale Materialien oder epitaxiale Strukturen (zum Beispiel die heteroepitaxialen Strukturen oder die homoepitaxialen Strukturen) gezüchtet werden, können das eine oder die mehreren gezüchteten Materialien oder Strukturen während des Wachstums in situ dotiert werden, was vorherige und anschließende Implantierungen überflüssig machen kann, obgleich in situ- und Implantierungsdotierung auch zusammen verwendet werden können. Darüber hinaus kann es vorteilhaft sein, ein Material in einer NMOS-Region, das sich von dem Material in einer PMOS-Region unterscheidet, epitaxial zu züchten. In verschiedenen Ausführungsformen können die Finnen 64 Silizium-Germanium (SixGe1-x, wobei x im Bereich zwischen 0 und 1 liegen kann), Siliziumcarbid, reines oder im Wesentlichen reines Germanium, einen III-V-Verbundhalbleiter, einen II-VI-Verbundhalbleiter oder dergleichen umfassen. Zu den verfügbaren Materialien für die Bildung von III-V-Verbundhalbleitern gehören beispielsweise InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
  • 5 veranschaulicht die Bildung der Dummy-Gatestruktur 75 über den Halbleiterfinnen 64. Die Dummy-Gatestruktur 75 weist in einigen Ausführungsformen das Gate-Dielektrikum 66 und die Gate-Elektrode 68 auf. Über der Dummy-Gatestruktur 75 kann eine Maske 70 gebildet werden. Um die Dummy-Gatestruktur 75 zu bilden, wird eine dielektrische Schicht auf den Halbleiterfinnen 64 gebildet. Die dielektrische Schicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, Mehrfachschichten davon oder dergleichen sein und kann abgeschieden oder thermisch gezüchtet werden.
  • Über der dielektrischen Schicht wird eine Gate-Schicht gebildet, und über der Gate-Schicht wird eine Maskenschicht gebildet. Die Gate-Schicht kann über der dielektrischen Schicht abgeschieden und dann planarisiert werden, wie zum Beispiel durch einen CMP. Die Maskenschicht kann über der Gate-Schicht abgeschieden werden. Die Gate-Schicht kann zum Beispiel aus Polysilizium gebildet werden, obgleich auch andere Materialien verwendet werden können. Die Maskenschicht kann zum Beispiel aus Siliziumnitrid oder dergleichen gebildet werden.
  • Nachdem die Schichten (zum Beispiel die dielektrische Schicht, die Gate-Schicht und die Maskenschicht) gebildet wurden, kann die Maskenschicht mittels akzeptabler Photolithografie- und Ätztechniken strukturiert werden, um die Maske 70 zu bilden. Die Struktur der Maske 70 kann dann durch eine akzeptable Ätztechnik auf die Gate-Schicht und die dielektrische Schicht übertragen werden, um die Gate-Elektrode 68 bzw. das Gate-Dielektrikum 66 zu bilden. Die Gate-Elektrode 68 und das Gate-Dielektrikum 66 bedecken jeweilige Kanalregionen der Halbleiterfinnen 64. Die Gate-Elektrode 68 kann auch eine Längsrichtung haben, die im Wesentlichen senkrecht zu der Längsrichtung der jeweiligen Halbleiterfinnen 64 verläuft.
  • Das Gate-Dielektrikum 66 wird in dem Beispiel von 5 als über den Finnen 64 (zum Beispiel über Oberseiten und Seitenwänden der Finnen 64) und über den STI-Regionen 62 gebildet gezeigt. In anderen Ausführungsformen kann das Gate-Dielektrikum 66 zum Beispiel durch thermische Oxidation eines Materials der Finnen 64 gebildet werden und kann daher über den Finnen 64 gebildet werden, muss aber nicht über den STI-Regionen 62 gebildet werden. Diese und andere Variationen sollen in vollem Umfang im Geltungsbereich der vorliegenden Offenbarung enthalten sein.
  • 6-7, 8A, 9-13 und 14A veranschaulichen die Querschnittsansichten einer Weiterverarbeitung der FinFET-Vorrichtung 100 entlang des Querschnitts A-A (entlang einer Längsachse der Finne 64). Es ist zu beachten, dass in 6-7, 8A und 9 drei Dummy-Gatestrukturen 75 (zum Beispiel 75A, 75B und 75C) über der Finne 64 ausgebildet werden.
  • Dem Fachmann ist klar, dass mehr oder weniger als drei Dummy-Gatestrukturen über der Finne 64 gebildet werden können; diese und andere Variationen sollen in vollem Umfang im Geltungsbereich der vorliegenden Offenbarung enthalten sein.
  • Wie in 6 veranschaulicht, werden schwach dotierte Drain-Regionen (Lightly Doped Drain, LDD-Regionen) 65 in den Finnen 64 gebildet. Die LDD-Regionen 65 können durch einen Plasmadotierungsprozess gebildet werden. Der Plasmadotierungsprozess kann das Bilden und Strukturieren von Masken wie zum Beispiel einem Photoresist umfassen, um die Regionen des FinFET abzudecken, die vor dem Plasmadotierungsprozess geschützt werden sollen. Der Plasmadotierungsprozess kann Störatome vom N-Typ oder P-Typ in die Finnen 64 implantieren, um die LDD-Regionen 65 zu bilden. Zum Beispiel können P-Störatome wie zum Beispiel Bor in die Finne 64 implantiert werden, um die LDD-Regionen 65 für eine P-Vorrichtung zu bilden. Ein weiteres Beispiel: N-Störatome, wie zum Beispiel Phosphor, können in die Finne 64 implantiert werden, um die LDD-Regionen 65 für eine N-Vorrichtung zu bilden. In einigen Ausführungsformen grenzen die LDD-Regionen 65 an die Kanalregion der FinFET-Vorrichtung 100. Abschnitte der LDD-Regionen 65 können sich unter der Gate-Elektrode 68 und in die Kanalregion der FinFET-Vorrichtung 100 erstrecken. 6 veranschaulicht ein nicht-einschränkendes Beispiel für die LDD-Regionen 65. Andere Konfigurationen, Formen und Bildungsprozess der LDD-Regionen 65 sind ebenfalls möglich und sollen in vollem Umfang in den Geltungsbereich der vorliegenden Offenbarung fallen. Zum Beispiel können die LDD-Regionen 65 gebildet werden, nachdem Gate-Abstandshalter 87 gebildet wurden. In einigen Ausführungsformen werden die LDD-Regionen 65 weggelassen. Der Einfachheit halber werden die LDD-Regionen 65 in den anschließenden Zeichnungen nicht veranschaulicht, wobei es sich versteht, dass die LDD-Regionen 65 in der Fin 64 gebildet werden können.
  • Wir bleiben bei 6. Nachdem die LDD-Regionen 65 gebildet wurden, werden Gate-Abstandshalter 87 um die Dummy-Gatestrukturen 75 herum gebildet. Der Gate-Abstandshalter 87 kann einen ersten Gate-Abstandshalter 72 und einen zweiten Gate-Abstandshalter 86 aufweisen. Der erste Gate-Abstandshalter kann zum Beispiel ein Gate-Dichtungs-Abstandshalter sein und wird an gegenüberliegenden Seitenwänden der Gate-Elektrode 68 und an gegenüberliegenden Seitenwänden des Gate-Dielektrikums 66 gebildet. Der zweite Gate-Abstandshalter 86 wird auf dem ersten Gate-Abstandshalter gebildet 72. Der erste Gate-Abstandshalter kann aus einem Nitrid, wie zum Beispiel Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbonitrid, dergleichen, oder einer Kombination davon gebildet werden und kann zum Beispiel mittels thermischer Oxidation, CVD oder eines anderen geeigneten Abscheidungsprozesses gebildet werden. Der zweite Gate-Abstandshalter 86 kann aus Siliziumnitrid, Siliziumcarbonitrid, einer Kombination davon oder dergleichen unter Verwendung eines geeigneten Abscheidungsverfahrens gebildet werden.
  • In einer Ausführungsform wird der Gate-Abstandshalter 87 gebildet, indem zuerst eine erste Gate-Abstandshalterschicht über der FinFET-Vorrichtung 100 konform abgeschieden wird und dann eine zweite Gate-Abstandshalterschicht über der abgeschiedenen ersten Gate-Abstandshalterschicht konform abgeschieden wird. Als Nächstes wird ein anisotroper Ätzprozess, wie zum Beispiel ein Trockenätzprozess, ausgeführt, um einen ersten Abschnitt der zweiten Gate-Abstandshalterschicht zu entfernen, die auf Oberseiten der FinFET-Vorrichtung 100 (zum Beispiel der Oberseite der Maske 70) angeordnet ist, während ein zweiter Abschnitt der zweiten Gate-Abstandshalterschicht entlang Seitenwänden der Dummy-Gatestrukturen angeordnet bleibt. Der zweite Abschnitt der zweiten Gate-Abstandshalterschicht, der nach dem anisotropen Ätzprozess zurückbleibt, bildet den zweiten Gate-Abstandshalter 86. Der anisotrope Ätzprozess entfernt auch einen Abschnitt der ersten Gate-Abstandshalterschicht, die außerhalb der Seitenwände des zweiten Gate-Abstandshalters angeordnet ist, und der verbleibende Abschnitt der ersten Gate-Abstandshalterschicht bildet den ersten Gate-Abstandshalter 72.
  • Die in 6 veranschaulichten Formen und Bildungsverfahren des Gate-Abstandshalters 87 sind lediglich nicht-einschränkende Beispiele; andere Formen und Bildungsverfahren sind ebenfalls möglich. Diese und andere Variationen sollen in vollem Umfang im Geltungsbereich der vorliegenden Offenbarung enthalten sein.
  • Anschließend werden, wie in 7 veranschaulicht, Aussparungen 88 in den Rippen 64 neben den Dummy-Gatestrukturen 75 gebildet, zum Beispiel zwischen benachbarten Dummy-Gatestrukturen 75 und/oder neben einer Dummy-Gatestruktur 75. In einigen Ausführungsformen werden die Aussparungen 88 zum Beispiel durch einen anisotropen Ätzprozess unter Verwendung der Dummy-Gatestrukturen 75 und der Gate-Abstandshalter 87 als eine Ätzmaske gebildet, obgleich auch jeder andere geeignete Ätzprozess verwendet werden kann.
  • Als Nächstes werden, wie in 8A veranschaulicht, Source-/Drain-Regionen 80 in den Aussparungen 88 gebildet. Die Source-/Drain-Regionen 80 werden durch epitaxiales Züchten eines Materials in den Aussparungen 88 unter Verwendung geeigneter Verfahren wie zum Beispiel metallorganische CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Dampfphasenepitaxie (VPE), selektives epitaxiales Wachstum (SEG), dergleichen, oder eine Kombination davon gebildet.
  • Wie in 8A veranschaulicht, können die epitaxialen Source/Drain-Regionen 80 Flächen aufweisen, die im Vergleich zu jeweiligen Flächen der Finnen 64 erhöht sind (zum Beispiel über die nicht-ausgesparte Oberseite 64U der Finnen 64 erhöht sind), und können Facetten aufweisen. Die Source/Drain-Regionen 80 der benachbarten Finnen 64 können ineinander übergehen, um eine durchgehende epitaxiale Source/Drain-Region 80 zu bilden (siehe 8B). In einigen Ausführungsformen gehen die Source/Drain-Regionen 80 der benachbarten Finnen 64 nicht ineinander über und bleiben separate Source/Drain-Regionen 80 (siehe 8C). In einigen Ausführungsformen ist der resultierende FinFET ein n-FinFET, und die Source/Drain-Regionen 80 umfassen Siliziumcarbid (SiC), Siliziumphosphor (SiP), phosphordotierten Siliziumkohlenstoff (SiCP) oder dergleichen. In einigen Ausführungsformen ist der resultierende FinFET ein p-FinFET, und Source/Drain-Regionen 80 umfassen SiGe und ein p-Störatom wie zum Beispiel Bor oder Indium.
  • Die epitaxialen Source-/Drain-Regionen 80 können mit Dotanden implantiert werden, um Source-/Drain-Regionen 80 zu bilden, gefolgt von einem Temperungsprozess. Der Implantierungsprozess kann das Bilden und Strukturieren von Masken wie zum Beispiel einem Photoresist umfassen, um die Regionen der FinFET-Vorrichtung 100 zu bedecken, die vor dem Implantierungsprozess geschützt werden sollen. Die Source/Drain-Regionen 80 können eine Konzentration von Störatomen (zum Beispiel Dotanden) in einem Bereich von etwa 1E19 cm-3 bis etwa 1E21 cm-3 aufweisen. P-Störatome, wie zum Beispiel Bor oder Indium, können in die Source/Drain-Region 80 eines P-Transistors implantiert werden. Störatome vom N-Typ, wie zum Beispiel Phosphor oder Arsenid, können in die Source/Drain-Regionen 80 eines N-Transistors implantiert werden. In einigen Ausführungsformen können die epitaxialen Source/Drain-Regionen während des Wachstums in situ dotiert werden.
  • Anschließend wird, wie in 9 veranschaulicht, eine Kontaktätzstoppschicht (CESL) 89 über der in 8A veranschaulichten Struktur gebildet. Die CESL 89 fungiert als eine Ätzstoppschicht in einem anschließenden Ätzprozess und kann ein geeignetes Material wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Kombinationen davon oder dergleichen umfassen, und kann durch ein geeignetes Bildungsverfahren wie zum Beispiel CVD, PVD, Kombinationen davon oder dergleichen gebildet werden.
  • Als Nächstes wird ein erstes Zwischenschichtdielektrikum (Interlayer Dielectric, ILD) 90 über der CESL 89 und über den Dummy-Gatestrukturen 75 (zum Beispiel 75A, 75B und 75C) gebildet. In einigen Ausführungsformen wird das erste ILD 90 aus einem dielektrischen Material wie zum Beispiel Siliziumoxid, Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertem Phosphosilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen gebildet und kann durch jedes geeignete Verfahren, wie zum Beispiel CVD, PECVD oder FCVD, abgeschieden werden. Ein Planarisierungsprozess, wie zum Beispiel ein CMP-Prozess, kann ausgeführt werden, um die Maske 70 zu entfernen und Abschnitte der CESL 89 zu entfernen, die über der Gate-Elektrode 68 angeordnet sind. Nach dem Planarisierungsprozess befindet sich die Oberseite des ersten ILD 90 auf gleicher Höhe mit der Oberseite der Gate-Elektrode 68.
  • Als Nächstes wird in 10 ein Gate-Last-Prozess (manchmal auch als Ersatz-Gate-Prozess bezeichnet) einer Ausführungsform ausgeführt, um die Gate-Elektrode 68 und das Gate-Dielektrikum 66 durch ein aktives Gate (kann auch als ein Ersatz-Gate oder ein Metall-Gate bezeichnet werden) bzw. ein oder mehrere dielektrische Materialien für das aktive Gate zu ersetzen. Daher können die Gate-Elektrode 68 und das Gate-Dielektrikum 66 als eine Dummy-Gate-Elektrode bzw. ein Dummy-Gate-Dielektrikum in einem Gate-Last-Prozess bezeichnet werden. Das aktive Gate ist in einigen Ausführungsformen ein Metall-Gate.
  • Wie in 10 gezeigt, werden die Dummy-Gatestrukturen 75A, 75B und 75C (siehe 9) durch die Ersatz-Gatestrukturen 97A, 97B bzw. 97C ersetzt. Gemäß einigen Ausführungsformen werden zum Bilden der Ersatzgate-Strukturen 97 (zum Beispiel 97A, 97B oder 97C) die Gate-Elektrode 68 und das Gate-Dielektrikum 66 direkt unter der Gate-Elektrode 68 in einem oder mehreren Ätzschritten entfernt, so dass zwischen den Gate-Abstandshaltern 87 Aussparungen 88 (nicht gezeigt) entstehen. Jede Aussparung legt die Kanalregion einer jeweiligen Finne 64 frei. Während des Entfernens des Dummy-Gates kann das Gate-Dielektrikum 66 als eine Ätzstoppschicht verwendet werden, wenn die Gate-Elektrode 68 geätzt wird. Das Gate-Dielektrikum 66 kann dann nach dem Entfernen der Gate-Elektrode 68 entfernt werden.
  • Als Nächstes werden eine Gate-Dielektrikumschicht 94, eine Sperrschicht 96, eine Austrittsarbeitsschicht 98 und eine Gate-Elektrode 99 in den Aussparungen für die Ersatz-Gatestrukturen 97 gebildet. Die Gate-Dielektrikumschicht 94 wird konform in den Aussparungen abgeschieden, wie zum Beispiel auf den Oberseiten und den Seitenwänden der Finnen 64 und an Seitenwänden der Gate-Abstandshalter 87 sowie auf einer Oberseite des ersten ILD 90 (nicht gezeigt). Gemäß einigen Ausführungsformen umfasst die Gate-Dielektrikumschicht 94 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In anderen Ausführungsformen enthält die Gate-Dielektrikumschicht 94 ein dielektrisches Material mit hohem k-Wert, und in diesen Ausführungsformen können die Gate-Dielektrikumschichten 94 einen k-Wert von mehr als etwa 7,0 aufweisen und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon enthalten. Die Verfahren zum Bilden der Gate-Dielektrikumschicht 94 können Molekularstrahlabscheidung (Molecular Beam Deposition, MBD), Atomschichtabscheidung (Atomic Layer Deposition, ALD), PECVD und dergleichen umfassen.
  • Als Nächstes wird die Sperrschicht 96 konform über der Gate-Dielektrikumschicht 94 gebildet. Die Sperrschicht 96 kann ein elektrisch leitfähiges Material wie zum Beispiel Titannitrid umfassen, obgleich alternativ auch andere Materialien wie zum Beispiel Tantalnitrid, Titan, Tantal oder dergleichen verwendet werden können. Die Sperrschicht kann mittels eines CVD-Prozesses, wie zum Beispiel PECVD, gebildet werden. Es können jedoch auch andere alternative Prozesse wie zum Beispiel Sputtern, metallorganische chemische Aufdampfung (Metal Organic Chemical Vapor Deposition, MOCVD) oder ALD alternativ verwendet werden.
  • Als Nächstes kann in einigen Ausführungsformen die Austrittsarbeitsschicht 98, wie zum Beispiel eine Austrittsarbeitsschicht vom P-Typ oder eine Austrittsarbeitsschicht vom N-Typ, in den Aussparungen über den Sperrschichten 96 und vor dem Bilden der Gate-Elektrode 99 gebildet werden. Zu beispielhaften P-Austrittsarbeitsmetallen, die in den Gatestrukturen für P-Vorrichtungen enthalten sein können, gehören TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete P-Austrittsarbeitsmaterialien oder Kombinationen davon. Zu beispielhaften N-Austrittsarbeitsmetallen, die in den Gatestrukturen für N-Vorrichtungen enthalten sein können, gehören Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete N-Austrittsarbeitsmaterialien oder Kombinationen davon. Ein Austrittsarbeitswert ist mit der Materialzusammensetzung der Austrittsarbeitsschicht verknüpft, und daher wird das Material der Austrittsarbeitsschicht so gewählt, dass ihr Austrittsarbeitswert so abgestimmt werden kann, dass eine Zielschwellenspannung Vt in der zu bildenden Vorrichtung erreicht wird. Die eine oder die mehreren Austrittsarbeitsschichten können durch CVD, physikalische Aufdampfung (PVD) und/oder einen anderen geeigneten Prozess abgeschieden werden.
  • Als Nächstes wird eine Keimschicht (nicht abgebildet) konform über der Austrittsarbeitsschicht 98 gebildet. Die Keimschicht kann Kupfer, Titan, Tantal, Titannitrid, Tantalnitrid, Tantalnitrid, dergleichen, oder eine Kombination davon enthalten und kann durch ALD, Sputtern, PVD oder dergleichen abgeschieden werden. In einigen Ausführungsformen ist die Keimschicht eine Metallschicht, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten umfasst, die aus verschiedenen Materialien gebildet werden. Zum Beispiel umfasst die Keimschicht eine Titanschicht und eine Kupferschicht über der Titanschicht.
  • Als Nächstes wird die Gate-Elektrode 99 über der Keimschicht abgeschieden und füllt die verbleibenden Abschnitte der Aussparungen aus. Die Gate-Elektrode 99 kann aus einem metallhaltigen Material wie zum Beispiel Cu, Al, W, dergleichen, Kombinationen davon oder Mehrfachschichten daraus gebildet werden und kann zum Beispiel durch Galvanisieren, stromloses Plattieren oder ein anderes geeignetes Verfahren gebildet werden. Nach dem Bilden der Gate-Elektrode 99 kann ein Planarisierungsprozess, wie zum Beispiel ein CMP, ausgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrikumschicht 94, der Sperrschicht 96, der Austrittsarbeitsschicht 98, der Keimschicht und der Gate-Elektrode 99 zu entfernen, wobei die überschüssigen Abschnitte über der Oberseite der ersten ILD 90 liegen. Die resultierenden verbleibenden Abschnitte der Gate-Dielektrikumschicht 94, der Sperrschicht 96, der Austrittsarbeitsschicht 98, der Keimschicht und der Gate-Elektrode 99 bilden somit die Ersatz-Gatestruktur 97 der resultierenden FinFET-Vorrichtung 100.
  • Wir wenden uns als Nächstes 11 zu, wo ein zweites ILD 92 über dem ersten ILD 90 gebildet wird. Öffnungen 93 werden über dem zweiten ILD 92 und dem ersten ILD 90 gebildet, um die Source/Drain-Regionen 8o freizulegen.
  • In einigen Ausführungsformen ist das zweite ILD 92 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren gebildet wird. In einigen Ausführungen wird das zweite ILD 92 aus einem dielektrischen Material wie zum Beispiel PSG, BSG, BPSG, USG oder dergleichen gebildet und kann mittels jedes geeigneten Verfahrens, wie zum Beispiel CVD und PECVD, abgeschieden werden. In einigen Ausführungsformen werden das zweite ILD 92 und das erste ILD 90 aus dem gleichen Material gebildet. In einigen Ausführungsformen werden das zweite ILD 92 und das erste ILD 90 aus verschiedenen Materialien gebildet.
  • In einigen Ausführungsformen werden die Öffnungen 93 in 11 mittels Photolithografie und Ätzen hergestellt. Der Ätzprozess ätzt durch die CESL 89 hindurch, um die Source/Drain-Regionen 80 freizulegen. In einigen Ausführungen werden die Öffnungen 93 in 11 mittels eines anisotropen Ätzprozesses, wie zum Beispiel einem anisotropen Plasmaätzprozesses, gebildet. Der anisotrope Plasmaätzprozess verwendet in einer Ausführungsform eine Gasquelle, die CF4, C4F6, C4F8 oder Kombinationen davon umfasst. Nach dem anisotropen Ätzprozess haben die Seitenwände der Öffnungen 93 in 11 ein lineares Profil, das heißt, jede der Seitenwände der Öffnungen 93 erstreckt sich entlang einer jeweiligen geraden Linie (zum Beispiel einer schrägen Geraden).
  • Als Nächstes wird, in 12, ein isotroper Ätzprozess, wie zum Beispiel ein isotroper Plasmaätzprozess, ausgeführt, um einen unteren Abschnitt der Öffnungen 93 zu erweitern. Der isotrope Plasmaätzprozess verwendet in einer Ausführungsform eine Gasquelle, die Cl2, HBr oder Kombinationen davon umfasst. Die Vorspannungsleistung (oder Vorspannung) des Plasmaätzwerkzeugs kann justiert (zum Beispiel reduziert) werden, um zum Beispiel ein isotropes Plasmaätzen zu erreichen. In einigen Ausführungsformen werden das erste ILD 90 und das zweite ILD 92 aus dem gleichen oder einem ähnlichen Material gebildet (zum Beispiel ist das erste ILD 90 Siliziumoxid, das durch PECVD gebildet wird, und das zweite ILD 92 ist Siliziumoxid, das durch FCVD gebildet wird), und die Gasquelle des isotropen Ätzprozesses hat eine hohe Ätzselektivität (zum Beispiel eine höhere Ätzrate) für das erste und das zweite ILD 90/92 über den Source/Drain-Regionen 80. In einigen Ausführungsformen neigt das Ätzgas im oberen Abschnitt der Öffnung 93 während des isotropen Ätzprozesses dazu, aus der Öffnung 93 zu diffundieren, während das Ätzgas im unteren Abschnitt der Öffnung 93 verbleibt und Abschnitte des ersten ILD 90 so entfernt (zum Beispiel ätzt), dass untere Abschnitte der Öffnungen 93 (zum Beispiel Abschnitte innerhalb des ersten ILD 90) durch den isotropen Ätzprozess vergrößert werden, während obere Abschnitte der Öffnungen 93 (zum Beispiel Abschnitte im zweiten ILD 92) im Wesentlichen unverändert bleiben. Daher haben nach dem isotropen Ätzprozess die oberen Abschnitte der Öffnungen 93 ein lineares Seitenwandprofil, während die unteren Abschnitte der Öffnungen 93 ein gekrümmtes Seitenwandprofil haben, das heißt, die Seitenwände der unteren Abschnitte jeder Öffnung 93 sind gekrümmt. Obgleich ein isotroper Plasmaätzprozess als ein Beispiel verwendet wird, kann auch ein anderer geeigneter isotroper Ätzprozess, wie zum Beispiel ein Nassätzprozess, verwendet werden.
  • Der isotrope Ätzprozess vergrößert das Volumen der unteren Abschnitte der Öffnungen 93. Wie in 12 veranschaulicht, hat jede Öffnung 93 eine erste Breite A an einer Oberseite des zweiten ILD 92 und hat eine zweite Breite B an einem Boden der Öffnung 93, wobei B größer als A ist. In einigen Ausführungsformen ist die zweite Breite B um einen Wert zwischen etwa 1 nm und etwa 5 nm größer als die erste Breite A (zum Beispiel 5 nm ≥ B-A ≥ 1 nm), wie zum Beispiel etwa 1 nm. Ein Winkel α zwischen der Linie R1 und der Linie R2 beträgt zwischen etwa 87 Grad und etwa 91 Grad, wie zum Beispiel etwa 87 Grad, wobei sich die Linie R1 entlang der linearen Seitenwand (zum Beispiel einer schrägen geraden Seitenwand) des oberen Teils der Öffnung 93 erstreckt und die Linie R2 parallel zu einer größeren oberen Fläche des Substrats 50 verläuft.
  • Als Nächstes wird in 13 eine Opferschicht 121 (zum Beispiel konform) in den Öffnungen 93 entlang Seitenwänden des ersten ILD 90 und entlang Seitenwänden des zweiten ILD 92 gebildet. Als Nächstes wird eine Abstandshalterschicht 123 (zum Beispiel konform) über und entlang der Opferschicht 121 gebildet. Als Nächstes werden Silicid-Regionen 95 am Boden der Öffnungen 93 über den Source/Drain-Regionen 80 gebildet, und ein elektrisch leitfähiges Material 125 wird gebildet, um die Öffnungen 93 zu füllen. Die Details werden unten besprochen.
  • In einer Ausführungsform ist die Opferschicht 121 eine Halbleiterschicht, wie zum Beispiel eine Siliziumschicht, und wird durch einen geeigneten Abscheidungsprozess wie zum Beispiel ALD, CVD, PECVD oder dergleichen gebildet. In einigen Ausführungsformen erstreckt sich die Opferschicht 121 im abgeschiedenen Zustand konform entlang Seitenwänden und Böden der Öffnungen 93 und entlang einer Oberseite des zweiten ILD 92. Als Nächstes wird ein Ätzprozess (zum Beispiel ein anisotroper Ätzprozess) ausgeführt, um Abschnitte der Opferschicht 121 von den Böden der Öffnungen 93 zu entfernen, um die darunterliegenden Source/Drain-Regionen 80 freizulegen. Der Ätzprozess kann auch Abschnitte der Opferschicht 121 von der Oberseite des zweiten ILD 92 entfernen. Nach dem Ätzprozess wird die Opferschicht 121 entlang Seitenwänden der Öffnungen 93 angeordnet. Bei der anschließenden Verarbeitung wird die Opferschicht 121 entfernt, um einen Luftspalt zwischen dem ersten ILD/zweiten ILD 90/92 und der Abstandshalterschicht 123 zu bilden. Obgleich Silizium als ein Beispiel für die Opferschicht 121 verwendet wird, kann auch jedes andere geeignete Material (zum Beispiel ein Material, das durch einen anschließenden Ätzprozess selektiv entfernt werden kann) als die Opferschicht 121 verwendet werden.
  • Als Nächstes wird die Abstandshalterschicht 123 (zum Beispiel konform) in den Öffnungen 93 und über der Opferschicht 121 gebildet. In einer Ausführungsform ist die Abstandshalterschicht 123 eine dielektrische Schicht, wie zum Beispiel eine Siliziumnitridschicht, und wird durch einen geeigneten Abscheidungsprozess wie zum Beispiel ALD, CVD, PECVD oder dergleichen gebildet. Die Abstandshalterschicht 123 wird unter Verwendung eines Materials gebildet, das sich von dem Material der Opferschicht 121 unterscheidet, um Ätzselektivität bereitzustellen, dergestalt, dass in einem anschließenden Ätzprozess zum Entfernen der Opferschicht 121 die Opferschicht 121 entfernt wird, ohne die Abstandshalterschicht 123 nennenswert anzugreifen.
  • In einigen Ausführungsformen erstreckt sich die Opferschicht 121 im abgeschiedenen Zustand konform entlang Seitenwänden und Böden der Öffnungen 93 und entlang einer Oberseite des zweiten ILD 92. Als Nächstes wird ein weiterer Ätzprozess (zum Beispiel ein anisotroper Ätzprozess) ausgeführt, um Abschnitte der Opferschicht 121 von den Böden der Öffnungen 93 zu entfernen, um die darunterliegenden Source/Drain-Regionen 80 freizulegen. Der weitere Ätzprozess kann auch Abschnitte der Abstandshalterschicht 123 von der Oberseite des zweiten ILD 92 entfernen. Nach dem weiteren Ätzprozess ist die Abstandshalterschicht 123 entlang Seitenwänden der Öffnungen 93 über der Opferschicht 121 angeordnet.
  • Als Nächstes werden die Silicid-Regionen 95, die optional sein können, in den Öffnungen 93 über den Source/Drain-Regionen 80 gebildet. In einigen Ausführungsformen werden die Silicidregionen 95 gebildet, indem zuerst ein Metall, das in der Lage ist, mit Halbleitermaterialien (zum Beispiel Silizium, Germanium) zu reagieren, um Silicid- oder Germanidregionen zu bilden, wie zum Beispiel Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere hochschmelzende Metalle, Seltenerdmetalle oder deren Legierungen, über den freiliegenden Abschnitten der epitaxialen Source-/Drainregionen 80 abgeschieden wird, und dann ein thermischer Temperungsprozess ausgeführt wird, um die Silicidregionen 95 zu bilden. Die nicht-reagierten Abschnitte des abgeschiedenen Metalls werden dann zum Beispiel durch einen Ätzprozess entfernt. Obgleich die Regionen 95 als Silicidregionen bezeichnet werden, können die Regionen 95 auch Germanidregionen oder Siliziumgermanidregionen (zum Beispiel Regionen, die Silicid und Germanid umfassen) sein.
  • Anschließend wird in den Öffnungen 93 eine Sperrschicht (nicht veranschaulicht) (zum Beispiel konform) ausgebildet. Die Sperrschicht kann ein elektrisch leitfähiges Material wie zum Beispiel Titannitrid umfassen, obgleich alternativ auch andere Materialien wie zum Beispiel Tantalnitrid, Titan, Tantal oder dergleichen verwendet werden können. Die Sperrschicht kann mittels ALD, CVD, PECVD, MOCVD oder dergleichen gebildet werden.
  • Als Nächstes wird in den Öffnungen 93 ein elektrisch leitfähiges Material 125 gebildet, um die Öffnungen zu füllen. Das elektrisch leitfähige Material 125 kann ein metallhaltiges Material wie zum Beispiel Cu, Al, W, dergleichen, Kombinationen davon oder Mehrfachschichten davon sein und kann zum Beispiel durch Galvanisieren, stromloses Plattieren oder ein anderes geeignetes Verfahren gebildet werden. Ein Planarisierungsprozess, wie zum Beispiel CMP, kann ausgeführt werden, um überschüssige Abschnitte der Schichten (zum Beispiel 121, 123, die Sperrschicht, und 125) zu entfernen, die über der Oberseite des zweiten ILD 92 angeordnet sind. Es ist zu beachten, dass das elektrisch leitfähige Material 125 aufgrund des vergrößerten unteren Abschnitts der Öffnungen 93 auch vergrößerte untere Abschnitte aufweist, was den elektrischen Widerstand der gebildeten Kontaktstopfen vorteilhafterweise verringert. Zum Beispiel hat das elektrisch leitfähige Material 125 in jeder Öffnung 93 einen oberen Abschnitt mit einem linearen Seitenwandprofil und einen unteren Abschnitt mit einem gekrümmten Seitenwandprofil, und der untere Abschnitt ist breiter als der obere Abschnitt.
  • Als Nächstes wird in 14A ein selektiver Ätzprozess ausgeführt, um die Opferschicht 121 zu entfernen. In einer Ausführungsform ist die Opferschicht 121 eine Siliziumschicht, und die in dem selektiven Ätzprozess verwendete Chemikalie umfasst Wasserstoff (H2) und Nitridfluorid (NF3). In einer anderen Ausführungsform wird die Opferschicht 121 selektiv mittels einer Chemikalie entfernt, die Ammoniumhydroxid (NH4OH) umfasst. Es ist zu beachten, dass sich der selektive Ätzprozess zum Entfernen der Opferschicht 121 von den Ätzprozessen zum Bilden der Öffnungen 93 unterscheidet. Nach dem selektiven Ätzprozess werden Luftspalte 124 zwischen dem ersten ILD/zweiten ILD 90/92 und der Abstandshalterschicht 123 gebildet. Die Luftspalte 124 reduzieren vorteilhafterweise die Kapazität der gebildeten Vorrichtung, da die Luftspalte die durchschnittliche Dielektrizitätskonstante (K-Wert) des dielektrischen Materials (zum Beispiel erstes ILD 90 und zweites ILD 92) um die gebildeten Kontaktstopfen herum reduzieren. Der Luftspalt 124, die Abstandshalterschicht 123, die Sperrschicht und das elektrisch leitfähige Material 125 in jeder Öffnung 93 bilden somit einen Kontaktstopfen 104, der ein einspringendes Profil aufweist. Die Kontaktstopfen 104 in 14A sind elektrisch mit den Source/Drain-Regionen 80 gekoppelt und werden daher auch als Source/Drain-Kontaktstopfen bezeichnet.
  • Als Nächstes wird ein Störatom (zum Beispiel Ge) durch einen Implantationsprozess in den oberen Abschnitt des zweiten ILD 92 implantiert, um den Luftspalt 124 (mindestens teilweise) abzudichten, und anschließend wird eine dielektrische Schicht 111 über dem zweiten ILD 92 gebildet. Bei einigen Ausführungsformen wird durch den Implantationsprozess ein geeignetes Störatom, wie zum Beispiel Germanium, in den oberen Abschnitt des zweiten ILD 92 implantiert. Der Implantationsprozess bewirkt, dass der obere Abschnitt des zweiten ILD 92 aufquillt (zum Beispiel sich ausdehnt) und somit den Luftspalt 124 verschließt (zum Beispiel vollständig oder teilweise verschließt). Wie in 14A veranschaulicht, verschließt ein Abschnitt 92S (durch das Aufquellen des oberen Teils des zweiten ILD 92 verursacht), der das Störatom (zum Beispiel Ge) umfassen kann, den Luftspalt 124. In der dielektrischen Schicht 111 werden elektrisch leitfähige Merkmale 113, wie zum Beispiel Leitungen, gebildet. Die dielektrische Schicht 111 und/oder das elektrisch leitfähige Merkmal 113 in der dielektrischen Schicht 111 können den Luftspalt 124 zusätzlich verschließen. Auf die Bearbeitung von 14A kann eine weitere Bearbeitung folgen, um die Herstellung der FinFET-Vorrichtung 100 zu vollenden, wie dem Fachmann ohne Weiteres einleuchtet, weshalb hier keine Details wiederholt werden.
  • 14B veranschaulicht die FinFET-Vorrichtung 100 von 14A, aber entlang des Querschnitts C-C. 14C veranschaulicht die FinFET-Vorrichtung 100 von 14A, aber entlang des Querschnitts B-B.
  • 15 veranschaulicht eine Querschnittsansicht einer FinFET-Vorrichtung 100A gemäß einer anderen Ausführungsform. Die FinFET-Vorrichtung 100A ist der FinFET-Vorrichtung 100 ähnlich, wobei aber die Kontaktstopfen 104 (auch als Durchkontaktierung-zu-Kontaktstopfen bezeichnet) in dielektrischen Schichten 111/112 ausgebildet sind, wobei diese dielektrischen Schichten 111/112 über dem zweiten ILD 92 angeordnet sind. Mit anderen Worten: Die Source-/Drain-Regionen 80 werden zuerst elektrisch mit den Kontaktstopfen 102 (die gegebenenfalls das einspringende Profil haben können) gekoppelt, dann werden die Durchkontaktierung-zu-Kontaktstopfen 104 über den darunterliegenden Kontaktstopfen 102 gebildet und elektrisch mit diesen gekoppelt. Die Kontaktstopfen 102 in dem Beispiel von 15 haben kein einspringendes Profil. In anderen Ausführungsformen können die Kontaktstopfen 102 in 15 durch Kontaktstopfen mit einspringendem Profil ersetzt werden, wie zum Beispiel die Kontaktstopfen 104.
  • In 15 sind die Kontaktstopfen 102 (die auch als Kontakte bezeichnet werden können) in dem ersten ILD 90 und dem zweiten ILD 92 ausgebildet. Jeder der Kontakte 102 enthält eine Sperrschicht 101, eine Keimschicht 103 und ein leitfähiges Material 105 und ist elektrisch mit dem darunterliegenden leitfähigen Merkmal (zum Beispiel einer Source/Drain-Region 80) gekoppelt. Die Materialien und die Bildungsverfahren für die Sperrschichten 101, die Keimschicht 103 und das leitfähige Material 105 können die gleichen oder ähnliche sein wie die, die oben für die Sperrschichten 96, die Keimschicht und die Gate-Elektrode 99 der Ersatz-Gatestruktur 97 besprochen wurden, so dass Details nicht wiederholt werden. Die Kontaktstopfen 104 können mittels gleicher oder ähnlicher Verarbeitungsschritte, wie in 11-14A veranschaulicht, gebildet werden. Wie in 15 veranschaulicht, kann eine Störatom, wie zum Beispiel Germanium, in den oberen Abschnitt der dielektrischen Schicht 112 implantiert werden, um diese aufquellen zu lassen, so dass ein Abschnitt 112S der dielektrischen Schicht 112 einen jeweiligen Luftspalt 124 verschließt (zum Beispiel vollständig oder teilweise verschließt).
  • 16 veranschaulicht eine Querschnittsansicht einer FinFET-Vorrichtung 100B gemäß einer anderen Ausführungsform. Die FinFET-Vorrichtung 100B ist der FinFET-Vorrichtung 100 ähnlich, wobei aber die Kontaktstopfen 104 (auch als Durchkontaktierung-zu- Gate-Stopfen bezeichnet) mit einspringendem Profil in dielektrischen Schichten 111/112 und in dem ersten ILD/zweiten ILD 90/92 ausgebildet und elektrisch mit den Ersatz-Gatestrukturen 97 gekoppelt sind.
  • Variationen an den offenbarten Ausführungsformen sind möglich und sollen vollständig im Geltungsbereich der vorliegenden Offenbarung enthalten sein. So kann zum Beispiel die Kombination des Durchkontaktierung-zu-Kontaktstopfens 104 (mit dem einspringenden Profil) und des darunterliegenden Kontaktstopfens 102 (siehe zum Beispiel 15) verwendet werden, um den Kontaktstopfen 102 zu ersetzen, der allein als Kontakte für die elektrische Verbindung verwendet wird, wie zum Beispiel der Kontaktstopfen 102 in 16.
  • 17 veranschaulicht ein Flussdiagramm eines Verfahrens 1000 zum Bilden einer Halbleitervorrichtung gemäß einigen Ausführungsformen. Es versteht sich, dass das in 17 als Ausführungsform veranschaulichte Verfahren nur ein Beispiel für viele mögliche Ausführungsformen ist. Dem Durchschnittsfachmann fallen viele Variationen, Alternativen und Modifizierungen ein. So können zum Beispiel verschiedene Schritte, wie in 17 veranschaulicht, hinzugefügt, weggelassen, ersetzt, umgeordnet und wiederholt werden.
  • Unter Bezug auf 17 wird in Schritt 1010 eine Gatestruktur über einer Finne gebildet, die über ein Substrat hervorsteht. In Schritt 1020 werden Source-/Drain-Regionen über die Finne auf gegenüberliegenden Seiten der Gatestruktur gebildet. In Schritt 1030 werden nacheinander eine erste dielektrische Schicht und eine zweite dielektrische Schicht über den Source-/Drain-Regionen gebildet. In Schritt 1040 wird ein erster Ätzprozess ausgeführt, um eine Öffnung in der ersten dielektrischen Schicht und in der zweiten dielektrischen Schicht zu bilden, wobei die Öffnung ein darunterliegendes elektrisch leitfähiges Merkmal freilegt. In Schritt 1050 wird nach Ausführung des ersten Ätzprozesses ein zweiter Ätzprozess ausgeführt, um einen unteren Abschnitt der Öffnung in der Nähe des Substrats zu vergrößern. In Schritt 1060 wird nach dem zweiten Ätzprozess ein Kontaktstopfen in der Öffnung gebildet.
  • Ausführungsformen können Vorteile realisieren. Zum Beispiel ermöglicht es das offenbarte Reinigungsverfahren, dass die gebildeten Kontaktstopfen vergrößerte untere Abschnitte aufweisen, wodurch der elektrische Widerstand der gebildeten Kontaktstopfen verringert wird. Darüber hinaus trägt der Luftspalt der Kontaktstopfen dazu bei, eine Metalldiffusion zu verhindern oder zu verringern, und kann zusätzlich den Durchschnittswert der Dielektrizitätskonstante (k-Wert) der gebildeten Vorrichtung verringern.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung: Bilden einer Gatestruktur über einer Finne, die über ein Substrat hervorsteht; Bilden von Source/Drain-Regionen über der Finne auf gegenüberliegenden Seiten der Gatestruktur; Bilden einer ersten dielektrischen Schicht und einer zweiten dielektrischen Schicht nacheinander über den Source/Drain-Regionen; Ausführen eines ersten Ätzprozesses, um eine Öffnung in der ersten dielektrischen Schicht und in der zweiten dielektrischen Schicht zu bilden, wobei die Öffnung ein darunterliegendes elektrisch leitfähiges Merkmal freilegt; nach dem Ausführen des ersten Ätzprozesses, Ausführen eines zweiten Ätzprozesses, um einen unteren Abschnitt der Öffnung in der Nähe des Substrats zu vergrößern; und Bilden eines Kontaktstopfens in der Öffnung nach dem zweiten Ätzprozess. Diese Ausführungsform umfasst ferner das Bilden des Kontaktstopfens: Bilden einer Opferschicht, die Seitenwände der Öffnung verkleidet; Bilden einer Abstandshalterschicht über der Opferschicht; Füllen der Öffnung mit einem elektrisch leitfähigen Material; und Entfernen der Opferschicht nach dem Füllen der Öffnung, wobei nach dem Entfernen der Opferschicht ein Luftspalt zwischen der ersten und der zweiten dielektrischen Schicht und der Abstandshalterschicht gebildet wird. In einer Ausführungsform ist der erste Ätzprozess ein anisotroper Ätzprozess. In einer Ausführungsform ist der erste Ätzprozess ein anisotroper Ätzprozess. In einer Ausführungsform hat die Öffnung nach dem ersten Ätzprozess und vor des zweiten Ätzprozess ein lineares Seitenwandprofil, wobei nach dem zweiten Ätzprozess der untere Abschnitt der Öffnung ein gekrümmtes Seitenwandprofil hat und ein oberer Abschnitt der Öffnung distal von dem Substrat ein lineares Profil hat. In einer Ausführungsform hat nach dem zweiten Ätzprozess der untere Abschnitt der Öffnung eine erste Breite, und ein oberer Abschnitt der Öffnung distal von dem Substrat hat eine zweite Breite, wobei die erste Breite größer als die zweite Breite ist. In einer Ausführungsform ist der erste Ätzprozess ein anisotroper Plasmaätzprozess, der unter Verwendung einer Gasquelle, die CF4, C4F6 oder C4F8 umfasst, ausgeführt wird. In einer Ausführungsform ist der zweite Ätzprozess ein isotroper Plasmaätzprozess, der unter Verwendung einer Gasquelle, die Cl2 oder HBr umfasst, ausgeführt wird. In einer Ausführungsform wird die Opferschicht entlang Seitenwänden der Öffnung gebildet, und ein Boden der Öffnung ist frei von der Opferschicht. In einer Ausführungsform umfasst das Verfahren des Weiteren, nach dem Entfernen der Opferschicht, das Bilden einer dritten dielektrischen Schicht über der zweiten dielektrischen Schicht, wobei die dritte dielektrische Schicht den Luftspalt verschließt. In einer Ausführungsform wird die Abstandshalterschicht unter Verwendung eines Nitrids gebildet, und die Opferschicht wird unter Verwendung eines Halbleitermaterials gebildet. In einer Ausführungsform ist das Nitrid Siliziumnitrid, und das Halbleitermaterial ist Silizium.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung: Bilden eines Gates über einer Finne, die über ein Substrat hervorsteht; Bilden einer Source/Drain-Region über der Finne neben der Gatestruktur; Bilden einer ersten dielektrischen Schicht über der Source/Drain-Region und um das Gate herum; Bilden einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht; Bilden einer Öffnung, die sich in die erste dielektrische Schicht und die zweite dielektrische Schicht hinein erstreckt, unter Verwendung eines ersten Ätzprozesses, wobei die Öffnung ein darunterliegendes elektrisch leitfähiges Merkmal freilegt; Vergrößern eines Volumens der Öffnung in der ersten dielektrischen Schicht unter Verwendung eines zweiten Ätzprozesses; Bilden einer Opferschicht entlang Seitenwänden der Öffnung; Bilden einer Abstandshalterschicht entlang der Opferschicht; und Füllen der Öffnung mit einem elektrisch leitfähigen Material; und Entfernen der Opferschicht nach dem Füllen der Öffnung, wobei ein Luftspalt zwischen der ersten und der zweiten dielektrischen Schicht und dem elektrisch leitfähigen Material nach dem Entfernen der Opferschicht gebildet wird. In einer Ausführungsform umfasst das Verfahren des Weiteren das Verschließen des Luftspalts durch Ausbilden einer dritten dielektrischen Schicht über der zweiten dielektrischen Schicht. In einer Ausführungsform ist der erste Ätzprozess ein anisotroper Ätzprozess, und der zweite Ätzprozess ist ein isotroper Ätzprozess. In einer Ausführungsform wird der zweite Ätzprozess unter Verwendung eines Ätzmittels ausgeführt, das für ein Material der ersten dielektrischen Schicht selektiv ist.
  • Gemäß einer Ausführungsform umfasst eine Halbleitervorrichtung: eine Finne, die über ein Substrat hervorsteht; eine Gatestruktur über der Finne; Source-/Drain-Regionen auf gegenüberliegenden Seiten der Gatestruktur; dielektrische Schichten über den Source-/Drain-Regionen; und einen Kontaktstopfen, der sich durch die dielektrischen Schichten hindurch erstreckt und elektrisch mit einem darunterliegenden elektrisch leitfähigen Merkmal gekoppelt ist, wobei ein oberer Abschnitt des Kontaktstopfens ein lineares Seitenwandprofil hat und ein unterer Abschnitt des Kontaktstopfens ein gekrümmtes Seitenwandprofil hat. In dieser Ausführungsform umfasst der Kontaktstopfen: ein elektrisch leitfähiges Material; eine Abstandshalterschicht um das elektrisch leitfähige Material herum; und einen Luftspalt zwischen der Abstandshalterschicht und den dielektrischen Schichten. In einer Ausführungsform ist eine Breite des unteren Abschnitts des Kontaktstopfens in der Nähe des Substrats größer als eine Breite des oberen Abschnitts des Kontaktstopfens distal von dem Substrat. In einer Ausführungsform ist das darunterliegende elektrisch leitfähige Merkmal eines der Source/Drain-Regionen, der Gatestruktur und einer Durchkontaktierung, die mit der Gatestruktur verbunden ist oder mit einer der Source/Drain-Regionen verbunden ist.

Claims (18)

  1. Verfahren zum Bilden einer Halbleitervorrichtung, umfassend: Bilden einer Gatestruktur (75, 75A-C, 97, 97A, 97B) über einer Finne (64), die über einem Substrat (50) hervorsteht; Bilden von Source/Drain-Regionen (80) über der Finne (64) auf gegenüberliegenden Seiten der Gatestruktur (75, 75A-C, 97, 97A, 97B); Bilden einer ersten dielektrischen Schicht (111, 112) und einer zweiten dielektrischen Schicht nacheinander über den Source/Drain-Regionen (80); Ausführen eines ersten Ätzprozesses, um eine Öffnung (93) in der ersten dielektrischen Schicht (111, 112) und in der zweiten dielektrischen Schicht zu bilden, wobei die Öffnung ein darunterliegendes elektrisch leitfähiges Merkmal freilegt; nach dem Ausführen des ersten Ätzprozesses, Ausführen eines zweiten Ätzprozesses, um einen unteren Abschnitt der Öffnung (93) in der Nähe des Substrats (50) zu vergrößern; und Bilden eines Kontaktstopfens (102, 104) in der Öffnung (93) nach dem zweiten Ätzprozess; wobei das Bilden des Kontaktstopfens (102, 104) umfasst: Bilden einer Opferschicht (121), die Seitenwände der Öffnung (93) auskleidet; Bilden einer Abstandshalterschicht (123) über der Opferschicht (121); Füllen der Öffnung (93) mit einem elektrisch leitfähigen Material; und nach dem Füllen der Öffnung (93), Entfernen der Opferschicht (121), wobei nach dem Entfernen der Opferschicht ein Luftspalt (124) zwischen der ersten dielektrischen Schicht (111, 112) und der zweiten dielektrischen Schicht und der Abstandshalterschicht (123) gebildet wird.
  2. Verfahren nach Anspruch 1, wobei der erste Ätzprozess ein anisotroper Ätzprozess ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei der zweite Ätzprozess ein isotroper Ätzprozess ist.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei die Öffnung (93) ein lineares Seitenwandprofil nach dem ersten Ätzprozess und vor dem zweiten Ätzprozess aufweist, wobei, nach dem zweiten Ätzprozess, der untere Abschnitt der Öffnung ein gekrümmtes Seitenwandprofil aufweist und ein oberer Abschnitt der Öffnung distal von dem Substrat (50) ein lineares Profil aufweist.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei, nach dem zweiten Ätzprozess, der untere Abschnitt der Öffnung (93) eine erste Breite aufweist und ein oberer Abschnitt der Öffnung distal von dem Substrat (50) eine zweite Breite aufweist, wobei die erste Breite größer als die zweite Breite ist.
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei der erste Ätzprozess ein anisotroper Plasmaätzprozess ist, der unter Verwendung einer Gasquelle ausgeführt wird, welche CF4, C4F6 oder C4F8 enthält.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei der zweite Ätzprozess ein isotroper Plasmaätzprozess ist, der unter Verwendung einer Gasquelle ausgeführt wird, welche Cl2 oder HBr enthält.
  8. Verfahren nach Ansprüche 1 bis 7, wobei die Opferschicht (121) entlang den Seitenwänden der Öffnung (93) gebildet wird und ein Boden der Öffnung frei von der Opferschicht ist.
  9. Verfahren nach Ansprüche 1 bis 8, ferner umfassend: nach dem Entfernen der Opferschicht (121), Bilden einer dritten dielektrischen Schicht (111, 112) über der zweiten dielektrischen Schicht, wobei die dritte dielektrische Schicht (111,112) den Luftspalt (124) verschließt.
  10. Verfahren nach einem der Ansprüche 1 bis 9, wobei die Abstandshalterschicht (123) unter Verwendung eines Nitrids gebildet wird und die Opferschicht (121) unter Verwendung eines Halbleitermaterials gebildet wird.
  11. Verfahren nach Anspruch 10, wobei das Nitrid Siliziumnitrid ist und das Halbleitermaterial Silizium ist.
  12. Verfahren zur Herstellung einer Halbleitervorrichtung, umfassend: Bilden eines Gates über einer Finne (64), die über einem Substrat (50) hervorsteht; Bilden einer Source/Drain-Region (80) über der Finne (64) angrenzend an die Gatestruktur (75, 75A-C, 97, 97A, 97B); Bilden einer ersten dielektrischen Schicht (111, 112) über der Source/Drain-Region (80) und um das Gate herum; Bilden einer zweiten dielektrischen Schicht (111, 112) über der ersten dielektrischen Schicht; Bilden einer Öffnung (93), die sich in die erste dielektrische Schicht (111, 112) und die zweite dielektrische Schicht erstreckt, unter Verwendung eines ersten Ätzprozesses, wobei die Öffnung ein darunterliegendes elektrisch leitfähiges Merkmal freilegt; Vergrößern eines Volumens der Öffnung (93) in der ersten dielektrischen Schicht (111, 112) unter Verwendung eines zweiten Ätzprozesses; Bilden einer Opferschicht (121) entlang Seitenwänden der Öffnung (93); Bilden einer Abstandshalterschicht (123) entlang der Opferschicht (121); Füllen der Öffnung (93) mit einem elektrisch leitfähigen Material; und nach dem Füllen der Öffnung (93), Entfernen der Opferschicht (121), wobei nach dem Entfernen der Opferschicht ein Luftspalt (124) zwischen der ersten dielektrischen Schicht (111, 112) und der zweiten dielektrischen Schicht und dem elektrisch leitfähigen Material gebildet wird.
  13. Verfahren nach Anspruch 12, ferner umfassend: Verschließen des Luftspalts (124) durch Ausbilden einer dritten dielektrischen Schicht (111, 112) über der zweiten dielektrischen Schicht.
  14. Verfahren nach Anspruch 12 oder 13, wobei der erste Ätzprozess ein anisotroper Ätzprozess ist und der zweite Ätzprozess ein isotroper Ätzprozess ist.
  15. Verfahren nach einem der Ansprüche 12 bis 14, wobei der zweite Ätzprozess unter Verwendung eines Ätzmittels ausgeführt wird, das selektiv für ein Material der ersten dielektrischen Schicht (111, 112) ist.
  16. Halbleitervorrichtung aufweisend: eine Finne (64), die über einem Substrat (50) hervorsteht; eine Gatestruktur (75, 75A-C, 97, 97A, 97B) über der Finne (64); Source-/Drain-Regionen (80) auf gegenüberliegenden Seiten der Gatestruktur (75, 75A-C, 97, 97A, 97B); dielektrische Schichten (111, 112) über den Source-/Drain-Regionen (80); und einen Kontaktstopfen, der sich durch die dielektrischen Schichten (111, 112) erstreckt und elektrisch mit einem darunterliegenden elektrisch leitfähigen Merkmal gekoppelt ist, wobei ein oberer Abschnitt des Kontaktstopfens (102, 104) ein lineares Seitenwandprofil aufweist und ein unterer Abschnitt des Kontaktstopfens ein gekrümmtes Seitenwandprofil aufweist, wobei der Kontaktstopfen (102, 104) Folgendes aufweist: ein elektrisch leitfähiges Material; eine Abstandshalterschicht (123) um das elektrisch leitfähige Material; und einen Luftspalt (124) zwischen der Abstandshalterschicht (123) und den dielektrischen Schichten (111, 112).
  17. Halbleitervorrichtung nach Anspruch 16, wobei eine Breite des unteren Abschnitts des Kontaktstopfens (102, 104) in der Nähe des Substrats (50) größer ist als eine Breite des oberen Abschnitts des Kontaktstopfens distal von dem Substrat.
  18. Halbleitervorrichtung nach den Ansprüchen 16 bis 17, wobei das darunterliegende elektrisch leitfähige Merkmal eines von Folgenden ist: die Source/Drain-Regionen (80), die Gatestruktur (75, 75A-C, 97, 97A, 97B) und eine Durchkontaktierung, die mit der Gatestruktur verbunden ist oder mit einer der Source/Drain-Regionen verbunden ist.
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