DE102017127205A1 - Halbleiter-bauelement und verfahren - Google Patents

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Abstract

Es werden ein Halbleiter-Bauelement und ein Verfahren zu dessen Herstellung bereitgestellt. Das Verfahren weist die folgenden Schritte auf: Herstellen eines Gate-Stapels über einem Substrat; Aufwachsen eines Source-/Drain-Bereichs benachbart zu dem Gate-Stapel, wobei der Source-/Drain-Bereich n-dotiertes Si ist; Aufwachsen einer Halbleiter-Verkappungsschicht über dem Source-/Drain-Bereich, wobei die Halbleiter-Verkappungsschicht Ge-Dotierungsstoffe hat und der Source-/Drain-Bereich frei von den Ge-Dotierungsstoffen ist; Abscheiden einer Metallschicht über der Halbleiter-Verkappungsschicht; Glühen der Metallschicht und der Halbleiter-Verkappungsschicht, um eine Silizidschicht über dem Source-/Drain-Bereich herzustellen, wobei die Silizidschicht die Ge-Dotierungsstoffe hat; und Herstellen eines Metallkontakts, der mit der Silizidschicht elektrisch verbunden ist.

Description

  • Prioritätsanspruch und Querverweis
  • Diese Anmeldung beansprucht die Priorität der am 15. Dezember 2016 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/434.895, die durch Bezugnahme aufgenommen ist.
  • Hintergrund der Erfindung
  • Halbleiter-Bauelemente kommen in verschiedenen elektronischen Anwendungsgebieten zum Einsatz, wie etwa Personal Computern, Mobiltelefonen, digitalen Kameras und anderen elektronischen Geräten. Halbleiter-Bauelemente werden normalerweise dadurch hergestellt, dass isolierende oder dielektrische Schichten, leitende Schichten und Schichten aus Halbleitermaterialien über einem Halbleitersubstrat nacheinander abgeschieden werden und die verschiedenen Materialschichten mit lithografischen und Ätzprozessen strukturiert werden, um Schaltkreiskomponenten und -Elemente darauf herzustellen.
  • Die Halbleiterindustrie fährt damit fort, die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) durch ständige Verringerung der kleinsten Strukturbreite zu verbessern, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können. Wenn die kleinste Strukturbreite verringert wird, entstehen jedoch in jedem der verwendeten Prozesse weitere Probleme, die angegangen werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel eines FinFET in einer dreidimensionalen Darstellung gemäß einigen Ausführungsformen.
    • Die 2 bis 21B sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen.
    • Die 22B bis 23B sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Es werden ein Halbleiter-Bauelement und ein Verfahren zu dessen Herstellung gemäß verschiedenen Ausführungsformen zur Verfügung gestellt. Insbesondere wird eine Halbleiter-Verkappungsschicht über einem Source-/Drain-Bereich hergestellt, nachdem der Source-/Drain-Bereich epitaxial aufgewachsen worden ist. In nachfolgenden Schritten wird ein Zwischenschicht-Dielektrikum (ILD) über dem Halbleiter-Bauelement abgeschieden, und in dem ILD wird eine Öffnung hergestellt, die die Halbleiter-Verkappungsschicht freilegt. Ein Metall wird in der Öffnung abgeschieden und wird zusammen mit der Halbleiter-Verkappungsschicht geglüht, um ein Silizid zu erzeugen. Dann wird ein Kontakt so hergestellt, dass er mit dem Silizid elektrisch verbunden ist. Bei einer Ausführungsform ist der Source-/Drain-Bereich ein epitaxial aufgewachsener n-dotierter Si-Bereich, die Halbleiter-Verkappungsschicht ist eine SiGe-Schicht, die auf dem n-dotierten Si-Bereich epitaxial aufgewachsen ist, und das Metall ist Ti. Durch Glühen des Metalls und der Halbleiter-Verkappungsschicht entsteht ein TiSi2-Silizid, das reich an Ge ist. Ein Reihenwiderstand Rc des Source-/Drain-Kontakts kann in Bezug zu einem Reihenwiderstand Rs des Silizids durch Ändern des Anteils von Ge in dem Silizid geändert werden. Der Anteil von Ge, das in dem Silizid gebildet wird, kann optimiert oder zumindest verbessert werden, sodass ein Stromverlust verringert wird, der von dem Ansteuerstrom verursacht wird, der durch Rc und Rs angetrieben wird, die mit den kleiner werdenden Kontaktflächen von kleiner werdenden Bauelementen zunehmen. Außerdem werden einige Abwandlungen der Ausführungsformen erörtert. Ein Durchschnittsfachmann dürfte problemlos weitere Modifikationen erkennen, die vorgenommen werden können und innerhalb des Schutzumfangs anderer Ausführungsformen liegen sollen. Verfahrens-Ausführungsformen werden hier zwar in einer bestimmten Reihenfolge erörtert, aber verschiedene andere Verfahrens-Ausführungsformen können in jeder logischen Reihenfolge ausgeführt werden, und sie können weniger oder mehr Schritte umfassen, als hier aufgeführt werden.
  • 1 zeigt ein Beispiel eines FinFET in einer dreidimensionalen Darstellung. Der FinFET weist eine Finne 56 auf einem Substrat 50 auf. Über dem Substrat 50 sind Trennbereiche 54 hergestellt, und die Finne 56 ragt aus dem Zwischenraum zwischen benachbarten Trennbereichen 54 heraus. Entlang Seitenwänden und über einer Oberseite der Finne 56 ist ein Gate-Dielektrikum 92 angeordnet, und über dem Gate-Dielektrikum 92 ist eine Gate-Elektrode 94 angeordnet. Auf gegenüberliegenden Seiten der Finne 56 in Bezug zu dem Gate-Dielektrikum 92 und der Gate-Elektrode 94 sind Source-/Drain-Bereiche 82 angeordnet. 1 zeigt außerdem Bezugsquerschnitte, die in späteren Figuren verwendet werden. Ein Querschnitt A - A verläuft über einen Kanal, das Gate-Dielektrikum 92 und die Gate-Elektrode 94 des FinFET. Ein Querschnitt B - B verläuft senkrecht zu dem Querschnitt A - A und entlang einer Längsachse der Finne 56 und in einer Richtung zum Beispiel eines Stromflusses zwischen den Source-/Drain-Bereichen 82. Ein Querschnitt C - C ist parallel zu dem Querschnitt A - A und verläuft über einen Source-/Drain-Bereich 82 des FinFET. Der Klarheit halber wird in nachfolgenden Figuren auf diese Bezugsquerschnitte Bezug genommen.
  • Einige Ausführungsformen, die hier erörtert werden, werden in Zusammenhang mit FinFETs erörtert, die mit einem Gate-zuletzt-Prozess hergestellt werden. Bei anderen Ausführungsformen kann ein Gate-zuerst-Prozess verwendet werden. Außerdem werden bei einigen Ausführungsformen Aspekte in Betracht gezogen, die in planaren Bauelementen, wie etwa planaren FETs, verwendet werden.
  • Die 2 bis 6 sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß beispielhaften Ausführungsformen. Die 2 bis 6 zeigen den Bezugsquerschnitt A - A, der in 1 gezeigt, ohne mehrere FinFETs.
  • In 2 wird ein Substrat 50 hergestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein Volumenhalbleiter, ein Halbleiter-auf-Isolator(SOI)-Substrat oder dergleichen, sein, das (z. B. mit einem p- oder einem n-Dotanden) dotiert oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolierschicht hergestellt ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird auf einem Substrat, normalerweise einem Silizium- oder Glassubstrat, vorgesehen. Andere Substrate, wie etwa ein mehrschichtiges oder Gradient-Substrat, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon.
  • Das Substrat 50 hat einen ersten Bereich 50B und einen zweiten Bereich 50C. Der erste Bereich 50B kann zum Herstellen von n-Bauelementen, wie etwa NMOS-Transistoren, z. B. n-FinFETs, dienen. Der zweite Bereich 50C kann zum Herstellen von p-Bauelementen, wie etwa PMOS-Transistoren, z. B. p-FinFETs, dienen. Bei einigen Ausführungsformen werden sowohl der erste Bereich 50B als auch der zweite Bereich 50C zum Herstellen von Bauelementen mit dem gleichen Leitfähigkeitstyp verwendet, zum Beispiel werden beide Bereiche werden für n-Bauelemente oder für p-Bauelemente verwendet.
  • In 3 werden Finnen 52 in dem Substrat 50 hergestellt. Die Finnen 52 sind Halbleiterstreifen. Bei einigen Ausführungsformen können die Finnen 52 in dem Substrat 50 durch Ätzen von Gräben in dem Substrat 50 hergestellt werden. Die Ätzung kann mit jedem geeigneten Ätzverfahren durchgeführt werden, wie etwa reaktiver Ionenätzung (RIE), Neutralstrahlätzung (neutral beam etch; NBE) oder dergleichen oder einer Kombination davon. Die Ätzung kann anisotrop sein.
  • In 4 wird ein Isoliermaterial 54 zwischen benachbarten Finnen 52 abgeschieden, um die Trennbereiche 54 herzustellen. Das Isoliermaterial 54 kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon sein und kann durch chemische Aufdampfung mit einem Plasma hoher Dichte (HDPCVD), fließfähige chemische Aufdampfung (FCVD) (z. B. eine CVD-basierte Material-Abscheidung in einem Remote-Plasma-System und Nachhärtung zum Umwandeln in ein anderes Material, wie etwa ein Oxid) oder dergleichen oder eine Kombination davon abgeschieden werden. Es können auch andere Isoliermaterialien verwendet werden, die mit einem geeigneten Verfahren abgeschieden werden. Bei der dargestellten Ausführungsform ist das Isoliermaterial 54 Siliziumoxid, das mit einem FCVD-Prozess abgeschieden wird. Nachdem das Isoliermaterial abgeschieden worden ist, kann ein Glühprozess durchgeführt werden. Das Isoliermaterial 54 kann als die Trennbereiche 54 bezeichnet werden. Weiterhin kann in 4 mit einem Planarisierungsprozess, wie etwa chemisch-mechanische Polierung (CMP), überschüssiges Isoliermaterial 54 entfernt werden, und Oberseiten der Trennbereiche 54 und Oberseiten der Finnen 52 können so hergestellt werden, dass sie auf gleicher Höhe sind.
  • In 5 werden die Trennbereiche 54 ausgespart, um STI-Bereiche 54 (STI: flache Grabenisolation) herzustellen. Die Trennbereiche 54 werden so ausgespart, dass Finnen 56 in dem ersten Bereich 50B und in dem zweiten Bereich 50C aus einem Zwischenraum zwischen benachbarten Trennbereichen 54 heraus ragen. Außerdem können die Oberseiten der Trennbereiche 54 eine plane Oberfläche, wie sie gezeigt ist, eine konvexe Oberfläche, eine konkave Oberfläche (z. B. gekümpelt) oder eine Kombination davon haben. Die Oberseiten der Trennbereiche 54 können mit einem geeigneten Ätzprozess plan, konvex und/oder konkav hergestellt werden. Die Trennbereiche 54 können mit einem geeigneten Ätzprozess ausgespart werden, wie etwa einem Ätzprozess, der für das Material der Trennbereiche 54 selektiv ist. Es kann zum Beispiel eine chemische Oxidentfernung durchgeführt werden, bei der ein CERTAS®-Ätzmittel oder ein SICONI-Tool der Fa. Applied Materials oder verdünnte Fluorwasserstoffsäure (dHF) verwendet wird.
  • Ein Durchschnittsfachmann dürfte ohne Weiteres erkennen, dass das unter Bezugnahme auf die 2 bis 5 beschriebene Verfahren lediglich ein Beispiel dafür ist, wie die Finnen 56 hergestellt werden können. Bei einigen Ausführungsformen kann eine dielektrische Schicht über einer Oberseite des Substrats 50 hergestellt werden; Gräben können durch die dielektrische Schicht geätzt werden; homoepitaxiale Strukturen können in den Gräben epitaxial aufgewachsen werden; und die dielektrische Schicht kann so ausgespart werden, dass die homoepitaxialen Strukturen aus der dielektrischen Schicht heraus ragen, sodass Finnen entstehen. Bei einigen Ausführungsformen können heteroepitaxiale Strukturen für die Finnen 52 verwendet werden. Zum Beispiel können die Finnen 52 in 4 ausgespart werden, und ein Material, das von dem der Finnen 52 verschieden ist, kann an ihrer Stelle epitaxial aufgewachsen werden.
  • Bei einer weiteren Ausführungsform kann eine dielektrische Schicht über einer Oberseite des Substrats 50 hergestellt werden; Gräben können durch die dielektrische Schicht geätzt werden; heteroepitaxiale Strukturen können unter Verwendung eines anderen Materials als dem des Substrats 50 in den Gräben epitaxial aufgewachsen werden; und die dielektrische Schicht kann so ausgespart werden, dass die heteroepitaxialen Strukturen aus der dielektrischen Schicht heraus ragen, sodass die Finnen 56 entstehen. Bei einigen Ausführungsformen, bei denen homoepitaxiale oder heteroepitaxiale Strukturen epitaxial aufgewachsen werden, können die aufgewachsenen Materialien während des Aufwachsens in situ dotiert werden, was vorhergehende und nachfolgende Implantationen überflüssig machen kann, aber die In-situ-Dotierung und die Implantationsdotierung können auch gemeinsam verwendet werden. Weiterhin kann es vorteilhaft sein, in einem NMOS-Bereich ein Material epitaxial aufzuwachsen, das von dem Material in einem PMOS-Bereich verschieden ist. Bei verschiedenen Ausführungsformen können die Finnen 56 aus Siliziumgermanium (SixGe1-x, wobei x etwa 0 bis 1 sein kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen bestehen. Mögliche Materialien zur Herstellung eines III-V-Verbindungshalbleiters sind zum Beispiel InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
  • Außerdem können in 5 entsprechende Wannen (nicht dargestellt) in den Finnen 56, den Finnen 52 und/oder dem Substrat 50 hergestellt werden. Bei einigen Ausführungsformen kann eine p-Wanne in dem ersten Bereich 50B hergestellt werden, und eine n-Wanne kann in dem zweiten Bereich 50C hergestellt werden. Bei einigen Ausführungsformen kann eine p-Wanne oder eine n-Wanne in dem ersten Bereich 50B und in dem zweiten Bereich 50C hergestellt werden.
  • Bei den Ausführungsformen mit unterschiedlichen Wannentypen können die unterschiedlichen Implantationsstufen für den ersten Bereich 50B und den zweiten Bereich 50C unter Verwendung eines Fotoresists oder anderer Masken (nicht dargestellt) realisiert werden. Zum Beispiel kann ein Fotoresist über den Finnen 56 und den Trennbereichen 54 in dem ersten Bereich 50B hergestellt werden. Das Fotoresist wird strukturiert, um den zweiten Bereich 50C des Substrats 50, wie etwa einen PMOS-Bereich, freizulegen. Das Fotoresist kann durch Aufschleudern hergestellt werden und kann mit geeigneten fotolithografischen Verfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird eine Implantation mit einem n-Dotierungsstoff in dem zweiten Bereich 50C durchgeführt, wobei das Fotoresist als eine Maske fungieren kann, um weitgehend zu verhindern, dass n-Dotierungsstoffe in den ersten Bereich 50B, wie etwa einen NMOS-Bereich, implantiert werden. Die n-Dotierungsstoffe können Phosphor, Arsen oder dergleichen sein, und sie werden in den ersten Bereich mit einer Konzentration implantiert, die gleich oder kleiner als 1018 cm-3, z. B. etwa 1017 cm-3 bis etwa 1018 cm-3, ist. Nach der Implantation wird das Fotoresist zum Beispiel mit einem geeigneten Ablösungsprozess entfernt.
  • Nach der Implantation des zweiten Bereichs 50C wird ein Fotoresist über den Finnen 56 und den Trennbereichen 54 in dem zweiten Bereich 50C hergestellt. Das Fotoresist wird strukturiert, um den ersten Bereich 50B des Substrats 50, wie etwa den NMOS-Bereich, freizulegen. Das Fotoresist kann durch Aufschleudern hergestellt werden und kann mit geeigneten fotolithografischen Verfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, kann eine Implantation mit einem p-Dotierungsstoff in dem ersten Bereich 50B durchgeführt werden, wobei das Fotoresist als eine Maske fungieren kann, um weitgehend zu verhindern, dass p-Dotierungsstoffe in den zweiten Bereich 50C, wie etwa den PMOS-Bereich, implantiert werden. Die p-Dotierungsstoffe können Bor, BF2 oder dergleichen sein, und sie werden in den ersten Bereich mit einer Konzentration implantiert, die gleich oder kleiner als 1018 cm-3, z. B. etwa 1017 cm-3 bis etwa 1018 cm-3, ist. Nach der Implantation kann das Fotoresist zum Beispiel mit einem geeigneten Ablösungsprozess entfernt werden.
  • Nach der Implantation des ersten Bereichs 50B und des zweiten Bereichs 50C kann eine Glühung durchgeführt werden, um die implantierten p- und/oder n-Dotierungsstoffe zu aktivieren. Bei einigen Ausführungsformen können die aufgewachsenen Materialien der epitaxialen Finnen während des Aufwachsens in situ dotiert werden, was die Implantationen überflüssig machen kann, aber die In-situ-Dotierung und die Implantationsdotierung können auch gemeinsam verwendet werden.
  • In 6 wird eine dielektrische Dummy-Schicht 58 auf den Finnen 56 hergestellt. Die dielektrische Dummy-Schicht 58 kann zum Beispiel aus Siliziumoxid, Siliziumnitrid, einer Kombination davon oder dergleichen bestehen und kann mit geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden. Über der dielektrischen Dummy-Schicht 58 wird eine Dummy-Gate-Schicht 60 hergestellt, und über der Dummy-Gate-Schicht 60 wird eine Maskenschicht 62 hergestellt. Die Dummy-Gate-Schicht 60 kann über der dielektrischen Dummy-Schicht 58 abgeschieden werden und anschließend zum Beispiel mit einer CMP planarisiert werden. Die Maskenschicht 62 kann über der Dummy-Gate-Schicht 60 abgeschieden werden. Die Dummy-Gate-Schicht 60 kann aus einem leitenden Material aus der Gruppe polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle bestehen. Bei einer Ausführungsform wird amorphes Silizium abgeschieden und rekristallisiert, um Polysilizium zu erzeugen. Die Dummy-Gate-Schicht 60 kann durch physikalische Aufdampfung (PVD), CVD, Sputtern oder mit anderen Verfahren abgeschieden werden, die auf dem Fachgebiet der Abscheidung von leitenden Materialien bekannt sind und zum Einsatz kommen. Die Dummy-Gate-Schicht 60 kann aus anderen Materialien bestehen, die eine hohe Ätzselektivität durch die Ätzung von Trennbereichen haben. Die Maskenschicht 62 kann zum Beispiel SiN, SiON oder dergleichen aufweisen. In diesem Beispiel werden eine einzelne Dummy-Gate-Schicht 60 und eine einzelne Maskenschicht 62 über dem ersten Bereich 50B und dem zweiten Bereich 50C hergestellt. Bei einigen Ausführungsformen können in dem ersten Bereich 50B und dem zweiten Bereich 50C getrennte Dummy-Gate-Schichten hergestellt werden, und in dem ersten Bereich 50B und dem zweiten Bereich 50C können getrennte Maskenschichten hergestellt werden.
  • Die 7A bis 21B sind Schnittansichten von weiteren Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. Bei den 7A bis 21B sind Figuren, deren Bezeichnungen mit dem Buchstaben A enden, entlang dem Bezugsquerschnitt A - A von 1 dargestellt, jedoch ohne mehrere FinFETs. Die Ausführungsformen, die in den 7A bis 21B gezeigt sind, stellen Zwischenstufen bei der Herstellung von n-Bauelementen dar, wie etwa NMOS-Transistoren, z. B. n-FinFETs. Figuren, deren Bezeichnungen mit dem Buchstaben B enden, sind entlang einem ähnlichen Querschnitt B - B und in dem ersten Bereich 50B (z. B. dem n-Bereich des Substrats 50) dargestellt, und Figuren, deren Bezeichnungen mit dem Buchstaben C enden, sind entlang einem ähnlichen Querschnitt C - C dargestellt. Es ist klar, dass ähnliche Verfahren bei der Herstellung von p-Bauelementen verwendet werden können, wie etwa PMOS-Transistoren, z. B. p-FinFETs.
  • In den 7A und 7B kann die Maskenschicht 62 mit geeigneten fotolithografischen und Ätzverfahren strukturiert werden, um Masken 72 herzustellen. Die Struktur der Masken 72 kann dann mit einem geeigneten Ätzverfahren auf die Dummy-Gate-Schicht 60 und die dielektrische Dummy-Schicht 58 übertragen werden, um Dummy-Gates 70 herzustellen. Die Dummy-Gates 70 bedecken jeweilige Kanalbereiche der Finnen 56. Die Dummy-Gates 70 können ebenfalls eine Längsrichtung haben, die im Wesentlichen senkrecht zu der Längsrichtung der jeweiligen epitaxialen Finnen ist.
  • Weiterhin können in den 7A und 7B Gate-Dichtungs-Abstandshalter 80 auf freigelegten Oberflächen der Dummy-Gates 70 und/oder der Finnen 56 hergestellt werden. Die Gate-Dichtungs-Abstandshalter 80 können durch thermische Oxidation oder eine Abscheidung mit anschließender anisotroper Ätzung hergestellt werden. Gate-Abstandshalter 86 dichten die Seitenwand des Gate-Stapels ab und können als eine weitere Gate-Abstandshalterschicht fungieren.
  • Nach der Herstellung der Gate-Dichtungs-Abstandshalter 80 können Implantationen für leicht dotierte Source-/Drain-Bereiche (LDD-Bereiche) 81 durchgeführt werden. Bei den Ausführungsformen mit unterschiedlichen Bauelement-Typen kann ähnlich wie bei den unter Bezugnahme auf 5 erörterten Implantationen eine Maske, wie etwa ein Fotoresist, über dem ersten Bereich 50B hergestellt werden, während der zweite Bereich 50C freiliegt, und Dotierungsstoffe mit einem entsprechenden Leitfähigkeitstyp (z. B. n- oder p-Dotierungsstoffe) können in die freiliegenden Finnen 56 in dem zweiten Bereich 50C implantiert werden. Dann kann die Maske entfernt werden. Anschließend kann eine Maske, wie etwa ein Fotoresist, über dem zweiten Bereich 50C hergestellt werden, während der erste Bereich 50B freiliegt, und entsprechende Dotierungsstoffe können in die freiliegenden Finnen 56 in dem ersten Bereich 50B implantiert werden. Dann kann die Maske entfernt werden. Die n-Dotierungsstoffe können einige der vorgenannten n-Dotierungsstoffe sein, und die p-Dotierungsstoffe können einige der vorgenannten p-Dotierungsstoffe sein. Die leicht dotierten Source-/Drain-Bereiche können eine Dotierungskonzentration von etwa 1015 cm-3 bis etwa 1016 cm-3 haben. Mit einer Glühung können die implantierten Dotierungsstoffe aktiviert werden.
  • In den 8A und 8B werden epitaxiale Source-/Drain-Bereiche 82 in den Finnen 56 hergestellt. Die epitaxialen Source-/Drain-Bereiche 82 werden so in den Finnen 56 hergestellt, dass jedes Dummy-Gate 70 zwischen jeweiligen benachbarten Paaren der epitaxialen Source-/Drain-Bereiche 82 angeordnet wird. Bei einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 82 durch die LDD-Bereiche 81 verlaufen.
  • Bei den Ausführungsformen mit unterschiedlichen Bauelement-Typen können die epitaxialen Source-/Drain-Bereiche 82 in den verschiedenen Bereichen in getrennten Prozessen hergestellt werden. Bei diesen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 82 in dem ersten Bereich 50B dadurch hergestellt werden, dass der zweite Bereich 50C maskiert wird und eine Dummy-Abstandshalterschicht in dem ersten Bereich 50B konform abgeschieden wird und anschließend eine anisotrope Ätzung durchgeführt wird, um Dummy-Gate-Abstandshalter (nicht dargestellt) entlang Seitenwänden der Dummy-Gates 70 und/oder Gate-Dichtungs-Abstandshalter 80 in dem ersten Bereich 50B herzustellen. Dann werden die Source-/Drain-Bereiche der epitaxialen Finnen in dem ersten Bereich 50B geätzt, um Aussparungen herzustellen. Die epitaxialen Source-/Drain-Bereiche 82 in dem ersten Bereich 50B werden in den Aussparungen epitaxial aufgewachsen. Wenn der erste Bereich 50B ein n-Bauelementbereich ist, können die epitaxialen Source-/Drain-Bereiche 82 ein Material aufweisen, das für n-FinFETs geeignet ist. Wenn die Finne 56 zum Beispiel aus Silizium besteht, können die epitaxialen Source-/Drain-Bereiche 82 Silizium, SiC, SiCP, SiP oder dergleichen aufweisen. Bei einer Ausführungsform, bei der ein n-Bauelement hergestellt wird, weisen die epitaxialen Source-/Drain-Bereiche 82 P-dotiertes Si (SiP) auf, und sie sind im Wesentlichen frei von Ge. Wenn der erste Bereich 50B ein p-Bauelementbereich ist, können die epitaxialen Source-/Drain-Bereiche 82 ein Material aufweisen, das für p-FinFETs geeignet ist. Wenn die Finne 56 zum Beispiel aus Silizium besteht, können die epitaxialen Source-/Drain-Bereiche 82 aus SiGe, SiGeB, Ge, GeSn oder dergleichen bestehen. Bei einer Ausführungsform, bei der ein p-Bauelement hergestellt wird, weisen die epitaxialen Source-/Drain-Bereiche 82 B-dotiertes SiGe (SiGe:B) auf, und sie sind im Wesentlichen frei von C. Die epitaxialen Source-/Drain-Bereiche 82 in dem ersten Bereich 50B können Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 56 angehoben sind, und sie können Abschrägungen haben. Anschließend werden die Dummy-Gate-Abstandshalter in dem ersten Bereich 50B sowie die Maske in dem zweiten Bereich 50C zum Beispiel durch eine Ätzung entfernt.
  • Nach der Herstellung der epitaxialen Source-/Drain-Bereiche 82 in dem ersten Bereich 50B können die epitaxialen Source-/Drain-Bereiche 82 in dem zweiten Bereich 50C dadurch hergestellt werden, dass der erste Bereich 50B maskiert wird und eine Dummy-Abstandshalterschicht in dem zweiten Bereich 50C konform abgeschieden wird und anschließend eine anisotrope Ätzung durchgeführt wird, um Dummy-Gate-Abstandshalter (nicht dargestellt) entlang Seitenwänden der Dummy-Gates 70 und/oder Gate-Dichtungs-Abstandshalter 80 in dem zweiten Bereich 50C herzustellen. Dann werden die Source-/Drain-Bereiche der epitaxialen Finnen in dem zweiten Bereich 50C geätzt, um Aussparungen herzustellen. Die epitaxialen Source-/Drain-Bereiche 82 in dem zweiten Bereich 50C werden in den Aussparungen epitaxial aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 82 in dem zweiten Bereich 50C können ein Material aufweisen, das für p-FinFETs oder n-FinFETs geeignet ist, wie vorstehend dargelegt worden ist. Die epitaxialen Source-/Drain-Bereiche 82 in dem zweiten Bereich 50C können Oberflächen haben, die gegenüber jeweiligen Oberflächen der Finnen 56 angehoben sind, und sie können Abschrägungen haben. Anschließend werden die Dummy-Gate-Abstandshalter in dem zweiten Bereich 50C sowie die Maske in dem ersten Bereich 50B zum Beispiel durch eine Ätzung entfernt.
  • In den 9A und 9B werden Halbleiter-Verkappungsschichten 84 auf den epitaxialen Source-/Drain-Bereichen 82 hergestellt. Die Halbleiter-Verkappungsschichten 84 weisen einen Dotierungsstoff auf. Wenn in nachfolgenden Bearbeitungsschritten (die später erörtert werden) Silizidschichten hergestellt werden, diffundiert der Dotierungsstoff in die Silizidschichten ein. Die epitaxialen Source-/Drain-Bereiche 82 sind im Wesentlichen frei von dem Dotierungsstoff in den Halbleiter-Verkappungsschichten 84. Die Halbleiter-Verkappungsschichten 84 können dotiert werden oder auch nicht. Der Dotierungsstoff in den Halbleiter-Verkappungsschichten 84 kann ein Halbleiter sein und kann von dem Dotanden verschieden sein. Bei einer Ausführungsform, bei der ein n-Bauelement hergestellt wird, können die epitaxialen Source-/Drain-Bereiche 82 aus SiP bestehen, und die Halbleiter-Verkappungsschichten 84 können aus SiGe bestehen. Bei diesen Ausführungsformen ist der Dotierungsstoff der Halbleiter-Verkappungsschichten 84 Ge, von dem die epitaxialen Source-/Drain-Bereiche 82 im Wesentlichen frei sein.
  • Die Halbleiter-Verkappungsschichten 84 können in situ, z. B. ohne Unterbrechung eines Vakuums, hergestellt werden, wenn die epitaxialen Source-/Drain-Bereiche 82 hergestellt werden, oder sie können in einem getrennten Prozess hergestellt werden. Bei Ausführungsformen, bei denen sie in situ hergestellt werden, können die epitaxialen Source-/Drain-Bereiche 82 in einem ersten epitaxialen Aufwachsschritt hergestellt werden, und die Halbleiter-Verkappungsschichten 84 können dann in einem zweiten epitaxialen Aufwachsschritt ohne Unterbrechung des Vakuums von dem ersten epitaxialen Aufwachsschritt hergestellt werden. Die Dicken der Halbleiter-Verkappungsschichten 84 können kleiner als die Dicken der epitaxialen Source-/Drain-Bereiche 82 sein. Die Halbleiter-Verkappungsschichten 84 können eine Dicke von etwa 1 nm bis etwa 10 nm haben. Bei Ausführungsformen, bei denen sie in situ hergestellt werden, können die epitaxialen Source-/Drain-Bereiche 82 und die Halbleiter-Verkappungsschichten 84 mit ähnlichen epitaxialen Aufwachsverfahren hergestellt werden.
  • In den 10A und 10B werden Gate-Abstandshalter 86 auf den Gate-Dichtungs-Abstandshaltern 80 entlang Seitenwänden der Dummy-Gates 70 hergestellt. Die Gate-Abstandshalter 86 können dadurch hergestellt werden, dass ein Material konform abgeschieden wird und das Material anschließend anisotrop geätzt wird. Das Material der Gate-Abstandshalter 86 kann Siliziumnitrid, SiCN, eine Kombination davon oder dergleichen sein. Die Ätzung kann für das Material der Gate-Abstandshalter 86 selektiv sein, sodass die epitaxialen Source-/Drain-Bereiche 82 während der Herstellung der Gate-Abstandshalter 86 nicht geätzt werden.
  • Die epitaxialen Source-/Drain-Bereiche 82, die Halbleiter-Verkappungsschichten 84 und/oder die epitaxialen Finnen können mit Dotanden implantiert werden, um Source-/Drain-Bereiche herzustellen, wobei das Verfahren dem Verfahren ähnlich ist, das vorstehend für die Herstellung von leicht dotierten Source-/Drain-Bereichen beschrieben worden ist. Anschließend wird eine Glühung durchgeführt. Die Source-/Drain-Bereiche können eine Dotierungsstoffkonzentration von etwa 1019 cm-3 bis etwa 1021cm-3 haben. Die n-und/oder p-Dotierungsstoffe für die Source-Bereiche können einige der vorgenannten Dotierungsstoffe sein. Bei einigen Ausführungsformen können die Halbleiter-Verkappungsschichten 84 gleichzeitig mit den epitaxialen Source-/Drain-Bereichen 82 dotiert werden. Bei einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 82 und/oder die Halbleiter-Verkappungsschichten 84 während des Aufwachsens in situ dotiert werden.
  • In den 11A und 11B wird ein ILD 88 über der Struktur abgeschieden, die in den 10A und 10B gezeigt ist. Das ILD 88 kann aus einem dielektrischen Material oder einem Halbleitermaterial bestehen und kann mit einem geeigneten Verfahren wie CVD, Plasma-unterstützte chemische Aufdampfung (PECVD) oder FCVD abgeschieden werden. Dielektrische Materialien können Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen umfassen. Halbleitermaterialien können amorphes Silizium, Siliziumgermanium (SixGe1-x, wobei x etwa 0 bis 1 sein kann), reines Germanium oder dergleichen umfassen. Es können auch andere Isolier- oder Halbleitermaterialien verwendet werden, die mit einem geeigneten Verfahren abgeschieden werden.
  • In den 12A und 12B kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um die Oberseite des ILD 88 mit den Oberseiten der Dummy-Gates 70 auf gleiche Höhe zu bringen. Durch die CMP können auch die Masken 72 auf den Dummy-Gates 70 entfernt werden. Somit werden die Oberseiten der Dummy-Gates 70 durch das ILD 88 freigelegt.
  • In den 13A und 13B werden die freigelegten Teile der Dummy-Gates 70, die Gate-Dichtungs-Abstandshalter 80 und Teile der dielektrischen Dummy-Schicht 58 direkt unter den freigelegten Dummy-Gates 70 in einem oder mehreren Ätzschritten entfernt, sodass Aussparungen 90 entstehen. Bei einigen Ausführungsformen werden die Dummy-Gates 70 mit einem anisotropen Trockenätzprozess entfernt. Der Ätzprozess kann zum Beispiel ein Trockenätzprozess sein, bei dem Reaktionsgase verwendet werden, die die Dummy-Gates 70 selektiv ätzen, ohne das ILD 88 oder die Gate-Abstandshalter 86 zu ätzen. Jede Aussparung 90 legt einen Kanalbereich einer jeweiligen Finne frei. Die Kanalbereiche sind jeweils zwischen benachbarten Paaren der epitaxialen Source-/Drain-Bereichen 82 angeordnet. Während der Entfernung kann die dielektrischen Dummy-Schicht 58 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 70 geätzt werden. Die dielektrische Dummy-Schicht 58 und die Gate-Dichtungs-Abstandshalter 80 können entfernt werden, nachdem die Dummy-Gates 70 entfernt worden sind.
  • In den 14A und 14B werden dielektrische Gate-Schichten 92 und Gate-Elektroden 94 für Ersatz-Gates hergestellt. Die dielektrischen Gate-Schichten 92 werden in den Aussparungen 90, wie etwa auf den Oberseiten und den Seitenwänden der Finnen 56 und auf Seitenwänden der Gate-Abstandshalter 86, und auf einer Oberseite des ILD 88 konform abgeschieden. Bei einigen Ausführungsformen bestehen die dielektrischen Gate-Schichten 92 aus Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. Bei einigen Ausführungsformen bestehen die dielektrischen Gate-Schichten 92 aus einem dielektrischen High-k-Material, und bei diesen Ausführungsformen können die dielektrischen Gate-Schichten 92 einen k-Wert von mehr als 7,0 haben, und sie können ein Metalloxid oder ein Silicat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb oder Kombinationen davon aufweisen. Bei Ausführungsformen, bei denen die dielektrischen Gate-Schichten 92 aus einem dielektrischen High-k-Material bestehen, können Zwischenschichten (nicht dargestellt) auf den Finnen 56 hergestellt werden, und die dielektrischen Gate-Schichten 92 können auf den Zwischenschichten hergestellt werden. Die Zwischenschichten können zum Beispiel aus SiO2 bestehen und können zum Beispiel durch Oxidieren der Finnen 56 in den Aussparungen 90 hergestellt werden. Die Herstellungsverfahren für die dielektrischen Gate-Schichten 92 können Molekularstrahl-Abscheidung (MBD), Atomlagenabscheidung (ALD), PECVD und dergleichen umfassen.
  • Die Gate-Elektroden 94 werden jeweils über den dielektrischen Gate-Schichten 92 abgeschieden und füllen die übrigen Teile der Aussparungen 90. Die Gate-Elektroden 94 können aus einem metallhaltigen Material bestehen, wie etwa TiN, TaN, TaC, Co, Ru, Al, Kombinationen davon oder Mehrfachschichten davon. Nach dem Füllen mit den Gate-Elektroden 94 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um über der Oberseite des ILD 88 befindliche überschüssige Teile der dielektrischen Gate-Schichten 92 und des Materials der Gate-Elektroden 94 zu entfernen. Die resultierenden Restteile des Materials der Gate-Elektroden 94 und der dielektrischen Gate-Schichten 92 bilden somit Ersatz-Gates der resultierenden FinFETs. Die Gate-Elektroden 94 und die dielektrischen Gate-Schichten 92 können gemeinsam als „Gate“ oder „Gate-Stapel“ bezeichnet werden.
  • Die dielektrischen Gate-Schichten 92 in dem ersten Bereich 50B und dem zweiten Bereich 50C können gleichzeitig hergestellt werden, sodass die dielektrischen Gate-Schichten 92 in jedem Bereich aus den gleichen Materialien bestehen, und die Gate-Elektroden 94 können gleichzeitig hergestellt werden, sodass die Gate-Elektroden 94 in jedem Bereich aus den gleichen Materialien bestehen. Bei einigen Ausführungsformen können die dielektrischen Gate-Schichten 92 in jedem Bereich mit verschiedenen Prozessen hergestellt werden, sodass die dielektrischen Gate-Schichten 92 aus unterschiedlichen Materialien bestehen können, und die Gate-Elektroden 94 in jedem Bereich können mit verschiedenen Prozessen hergestellt werden, sodass die Gate-Elektroden 94 aus unterschiedlichen Materialien bestehen können. Es können verschiedene Maskierungsschritte zum Maskieren und Freilegen von entsprechenden Bereichen durchgeführt werden, wenn verschiedene Prozesse verwendet werden.
  • In den 15A und 15B wird ein ILD 100 über dem ILD 88 abgeschieden. Bei einer Ausführungsform ist das ILD 100 eine fließfähige Schicht, die durch fließfähige CVD hergestellt wird. Bei einigen Ausführungsformen besteht das ILD 100 aus einem dielektrischen Material, wie etwa PSG, BSG, BPSG, USG oder dergleichen, und es kann mit einem geeigneten Verfahren wie CVD und PECVD abgeschieden werden.
  • In den 16A und 16B werden Öffnungen 112 für Kontakte durch das ILD 88 und das ILD 100 hergestellt. Durch die Öffnungen 112 werden die Oberseiten der Halbleiter-Verkappungsschichten 84 freigelegt. Die Öffnungen 112 können alle gleichzeitig in dem gleichen Prozess oder in getrennten Prozessen hergestellt werden, und sie können mit geeigneten fotolithografischen und Ätzverfahren hergestellt werden.
  • In den 17A und 17B wird eine Metallschicht 114 in den Öffnungen 112 hergestellt. Die Metallschicht 114 kann auf der Oberseite des ILD 100, den Seitenwänden des ILD 88 und den Oberseiten der Halbleiter-Verkappungsschichten 84 konform hergestellt werden. Die Metallschicht 114 kann mit einem geeigneten Verfahren wie PVD, CVD und PECVD abgeschieden werden. Bei einer Ausführungsform besteht die Metallschicht 114 aus Ti oder Co, aber es dürfte wohlverstanden sein, dass jedes geeignete Metall verwendet werden kann.
  • Bei einigen Ausführungsformen wird außerdem eine Deckschicht (nicht dargestellt) in den Öffnungen 112 hergestellt. Die Deckschicht kann eine Diffusionssperrschicht, eine Haftschicht oder dergleichen sein, und sie kann verhindern, dass die Metallschicht 114 in das ILD 88 oder das ILD 100 eindiffundiert. Die Deckschicht kann Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen aufweisen.
  • In den 18A und 18B wird ein Glühprozess durchgeführt, um Silizidschichten 116 an der Grenzfläche zwischen den Halbleiter-Verkappungsschichten 84 und der Metallschicht 114 herzustellen. Bei einigen Ausführungsformen verbraucht der Glühprozess im Wesentlichen die gesamten Halbleiter-Verkappungsschichten 84 und/oder die gesamte Metallschicht 114 an der Unterseite der Öffnungen 112. Bei einigen Ausführungsformen werden nur Teile der Halbleiter-Verkappungsschichten 84 und/oder der Metallschicht 114 verbraucht.
  • Während der Herstellung der Silizidschichten 116 diffundieren die Dotierungsstoffe in den Halbleiter-Verkappungsschichten 84 in die Silizidschichten 116 ein. Bei Ausführungsformen, bei denen nur Teile der Halbleiter-Verkappungsschichten 84 verbraucht werden, können einige oder alle der Dotierungsstoffe (z. B. Ge) in den verbliebenen Teilen der Halbleiter-Verkappungsschichten 84 wandern und in die Silizidschichten 116 eindiffundieren. Zum Beispiel können Dotierungsstoffe in Teilen der Halbleiter-Verkappungsschichten 84, die die Metallschicht 114 nicht kontaktieren, in die Silizidschichten 116 eindiffundieren. Ein Halbleitermaterial in den Halbleiter-Verkappungsschichten 84 bildet ein Silizid mit dem Metall der Metallschicht 114, und der Dotierungsstoff in den Halbleiter-Verkappungsschichten 84 wird zu einem Dotierungsstoff in den Silizidschichten 116. Wenn die epitaxialen Source-/Drain-Bereiche 82 aus Si bestehen, die Halbleiter-Verkappungsschichten 84 aus SiGe bestehen und die Metallschicht 114 aus Ti besteht, weisen die Silizidschichten 116 TiSi2 auf, das reich an Ge-Dotierungsstoffen ist. Wenn die Metallschicht 114 aus Co besteht, weisen die Silizidschichten 116 CoSi2 auf, das reich an Ge-Dotierungsstoffen ist. Bei n-Bauelementen ändern die Ge-Dotierungsstoffe in den Silizidschichten 116 die Bandstruktur des Metall-Halbleiter-Übergangs, sodass das Fermi-Niveau entpinnt werden kann. Dadurch kann die Höhe der Schottky-Barriere des Metall-Halbleiter-Übergangs verringert werden, wodurch der Kontaktwiderstand des Übergangs reduziert wird.
  • Der Glühprozess umfasst das Durchführen eines oder mehrerer Glühschritte oder -prozesse. Aufeinander folgende Glühschritte können jeweils bei einer höheren Temperatur ausgeführt werden. Der eine oder die mehreren Glühschritte zur Herstellung der Silizidschichten 116 sind in 18C gezeigt. Im Schritt 1801 wird die Metallschicht 114 auf den Halbleiter-Verkappungsschichten 84 abgeschieden. Im Schritt 1803 wird das Bauelement für eine Dauer von etwa 200 bis 500 s, z. B. etwa 250 s, auf eine Temperatur von etwa 300 °C erwärmt. Im Schritt 1805 wird das Bauelement für eine Dauer von etwa 200 bis 500 s, z. B. etwa 250 s, auf eine Temperatur von etwa 500 °C erwärmt. Im Schritt 1807 wird das Bauelement für eine Dauer von etwa 200 bis 500 s, z. B. etwa 250 s, auf eine Temperatur von etwa 600 °C erwärmt. Im Schritt 1807 beginnt eine Vertreibung des Ge in den Halbleiter-Verkappungsschichten 84. Im Schritt 1809 wird das Bauelement für eine Dauer von etwa 100 bis 200 s bei etwa 600 °C gehalten. Im Schritt 1809 beginnt das Ge in den Halbleiter-Verkappungsschichten 84, sich abzuscheiden. Wenn die Glühtemperatur in den einzelnen aufeinander folgenden Glühschritten steigt, scheidet sich das Ge in den Halbleiter-Verkappungsschichten 84 an den Kristallkorngrenzen des TiSi2 der Silizidschichten 116 ab. Nach dem abschließenden Glühprozess (z. B. Schritt 1809) können die Halbleiter-Verkappungsschichten 84 aus im Wesentlichen reinem SiP oder Si bestehen, da sich das Ge der Halbleiter-Verkappungsschichten 84 zu subtilen Kristallkorngrenzen der Silizidschichten 116 abgeschieden hat. Da Ge ein größeres Atom ist, kann es zu einer Diffusion von Dotanden aus den epitaxialen Source-/Drain-Bereichen 82 (z. B. von P, wenn SiP verwendet wird) in die Halbleiter-Verkappungsschichten 84 kommen, was das Verspannungsmanagement für die epitaxialen Source-/Drain-Bereiche 82 und/oder die Halbleiter-Verkappungsschichten 84 unterstützen kann. Nach dem einen oder den mehreren Glühschritten können einige oder alle der Halbleiter-Verkappungsschichten 84 und der Metallschicht 114 verbraucht sein. Zum Beispiel können beide Schichten vollständig verbraucht sein; keine Schicht kann vollständig verbraucht sein; die Halbleiter-Verkappungsschichten 84 können nicht verbraucht sein, während die Metallschicht 114 verbraucht ist; oder die Halbleiter-Verkappungsschichten 84 können verbraucht sein, während die Metallschicht 114 nicht verbraucht ist. Die verbrauchte Menge jeder Schicht hängt von den Materialeigenschaften der Halbleiter-Verkappungsschichten 84 und der Metallschicht 114 ab.
  • Bei Ausführungsformen, bei denen die epitaxialen Source-/Drain-Bereiche 82 aus Si oder SiP bestehen und die Halbleiter-Verkappungsschichten 84 aus SiGe oder SiGeP (z. B. für NMOS-Bauelemente) bestehen, können die Silizidschichten 116 eine Dicke von etwa 1 % bis 20 % der Dicke der epitaxialen Source-/Drain-Bereiche 82 haben. Die Konzentration der Dotierungsstoffe in den epitaxialen Source-/Drain-Bereichen 82 und den Silizidschichten 116 kann in unterschiedlichen Tiefen verschieden sein. Bei einer Ausführungsform beträgt die Konzentration von Ge etwa 1 % an der Oberfläche der Silizidschichten 116, sie steigt auf etwa 3,5 % in Tiefen, wo die Halbleiter-Verkappungsschichten 84 waren, und sie sinkt auf weniger als 1 %, wenn die Tiefe in die epitaxialen Source-/Drain-Bereiche 82 zunimmt. Mit anderen Worten, der größte Teil der Dotierungsstoffe kann in einer Tiefe von knapp unter der Oberseite der Silizidschichten 116 konzentriert sein. Bei einer Ausführungsform beträgt die Ge-Konzentration etwa 1 % bis etwa 20 %, und der größte Teil davon befindet sich in einer Tiefe von etwa 1 nm bis etwa 10 nm.
  • Zum Ebnen der Silizidschichten 116 auf den epitaxialen Source-/Drain-Bereichen 82 kann ein Ätzprozess (nicht dargestellt) durchgeführt werden. Für die Ätzung kann ein Ätzmittel wie GeH4 verwendet werden.
  • In den 19A und 19B wird ein leitendes Material 118 über der Metallschicht 114 und in den Öffnungen 112 abgeschieden. Das leitende Material 118 kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Aluminium, Nickel, Cobalt oder dergleichen sein.
  • In den 20A, 20B und 20C wird ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt, um überschüssiges Material von einer Oberfläche des ILD 100 zu entfernen. Bei dem Planarisierungsprozess werden Teile der Metallschicht 114 und des leitenden Materials 118 entfernt, die sich über der Oberseite des ILD 100 befinden und entlang dieser verlaufen. Die übrigen Teile der Metallschicht 114 und des leitenden Materials 118 in den Öffnungen 112 bilden Kontakte 120. Die Kontakte 120 sind über die Silizidschichten 116 mit den epitaxialen Source-/Drain-Bereichen 82 elektrisch verbunden und sind mit den Silizidschichten 116 physisch verbunden. Wie in 20C gezeigt ist, haben die epitaxialen Source-/Drain-Bereiche 82 Oberflächen, die gegenüber jeweiligen Oberflächen der Finnen 56 angehoben sind, und die Halbleiter-Verkappungsschichten 84 und die Silizidschichten 116 befinden sich auf einer Oberseite der epitaxialen Source-/Drain-Bereiche 82.
  • In den 21A und 21B wird ein Kontakt 122 hergestellt, der mit der Gate-Elektrode 94 elektrisch und physisch verbunden ist. Der Kontakt 122 kann in ähnlicher Weise wie die Kontakte 120 oder in anderer Weise hergestellt werden, und er kann in dem gleichen Prozess oder in einem anderen Prozess hergestellt werden. Bei Ausführungsformen, bei denen der Kontakt 122 in einem anderen Prozess hergestellt wird, wird eine Öffnung für den Kontakt 122 durch das ILD 100 hergestellt. Die Öffnung kann mit geeigneten fotolithografischen und Ätzverfahren hergestellt werden. In der Öffnung werden eine Deckschicht, wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitendes Material abgeschieden. Die Deckschicht kann Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitende Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie etwa eine CMP, kann durchgeführt werden, um überschüssiges Material von der Oberfläche des ILD 100 zu entfernen. Die verbliebene Deckschicht und das verbliebene leitende Material bilden den Kontakt 122 in der Öffnung. Der Kontakt 122 ist physisch und elektrisch mit der Gate-Elektrode 94 verbunden.
  • Bei einigen Ausführungsformen können optional Drähte (nicht dargestellt) gleichzeitig mit den Kontakten 120 hergestellt werden. Die Drähte können die Kontakte 120 mit anderen Bauelementen verbinden. Bei diesen Ausführungsformen wird eine Hartmaske über dem ILD 100 hergestellt, eine dielektrische Schicht wird über der Hartmaske hergestellt, und eine Siliziumschicht wird über der dielektrischen Schicht hergestellt. Die Siliziumschicht kann zum Beispiel mit einer Dreischicht-Lithografie strukturiert werden. Ein erster Ätzprozess kann durchgeführt werden, um die Öffnungen 112 in der dielektrischen Schicht, der Hartmaske und einem ersten Teil des ILD 100 herzustellen. Ein zweiter Ätzprozess kann unter Verwendung der strukturierten Siliziumschicht als eine Maske durchgeführt werden, um die Öffnungen 112 durch das ILD 100 simultan zu verlängern, um die Silizidschichten 116 und/oder die Halbleiter-Verkappungsschichten 84 freizulegen und um Gräben in Teilen der dielektrischen Schicht herzustellen, die von der strukturierten Siliziumschicht freigelegt werden. Das leitende Material 118 kann sowohl in den Öffnungen als auch in den Gräben abgeschieden werden, sodass die Kontakte 120 und die Drähte gleichzeitig entstehen.
  • Die 11A bis 23B sind Schnittansichten von weiteren Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. Bei den 22A bis 23B sind Figuren, deren Bezeichnungen mit dem Buchstaben A enden, entlang dem Bezugsquerschnitt A - A von 1 dargestellt, jedoch ohne mehrere FinFETs. Die Ausführungsformen, die in den 22A bis 23B gezeigt sind, stellen Zwischenstufen bei der Herstellung von n-Bauelementen dar, wie etwa NMOS-Transistoren, z. B. n-FinFETs. Figuren, deren Bezeichnungen mit dem Buchstaben B enden, sind entlang einem ähnlichen Querschnitt B - B und in dem ersten Bereich 50B (z. B. dem n-Bereich des Substrats 50) dargestellt. Es dürfte wohlverstanden sein, dass ähnliche Verfahren bei der Herstellung von p-Bauelementen verwendet werden können, wie etwa PMOS-Transistoren, z. B. p-FinFETs.
  • In den 22A und 22B werden die Halbleiter-Verkappungsschichten 84 nicht in situ mit und auf den epitaxialen Source-/Drain-Bereichen 82 hergestellt. Vielmehr werden zunächst die epitaxialen Source-/Drain-Bereiche 82 hergestellt, und dann werden das ILD 88 und das ILD 100 über den epitaxialen Source-/Drain-Bereichen 82 abgeschieden. Dann werden die Öffnungen 112 hergestellt, sodass die Oberseiten der epitaxialen Source-/Drain-Bereiche 82 freigelegt werden. Die Halbleiter-Verkappungsschichten 84 werden dann in den Öffnungen 112 auf den Oberflächen der epitaxialen Source-/Drain-Bereiche 82 epitaxial aufgewachsen. Die Halbleiter-Verkappungsschichten 84 können mit einem Verfahren hergestellt werden, das dem ähnlich ist, das zur Herstellung der epitaxialen Source-/Drain-Bereiche 82 verwendet wird.
  • In den 23A und 23B werden die Kontakte 120 in den Öffnungen 112 hergestellt. Als Teil der Herstellung der Kontakte 120 werden die Silizidschichten 116 auf den Halbleiter-Verkappungsschichten 84 hergestellt. Die Silizidschichten 116 werden mit einem ähnlichen Verfahren wie dem hergestellt, das vorstehend unter Bezugnahme auf die 19A und 18B erörtert worden ist, und daher werden Einzelheiten hier nicht wiederholt. Die Silizidschichten 116 können einige oder alle der Halbleiter-Verkappungsschichten 84 in den Öffnungen 112 verbrauchen. Dadurch kommt der Kontakt 120 in elektrischen Kontakt mit den epitaxialen Source-/Drain-Bereichen 82 und in physischen Kontakt mit den Silizidschichten 116. Der Kontakt 122 wird in physischer und elektrischer Verbindung mit der Gate-Elektrode 94 hergestellt.
  • Die Ausführungsformen können verschiedene Vorzüge haben. Durch Abscheiden eines Dotierungsstoffs wie Ge in der Nähe der Oberseite des Source-/Drain-Bereichs können die Silizidierungsrate sowie die Verbrauchsrate von Si in dem Source-/Drain-Bereich während der Herstellung eines TiSi2-Silizids erhöht werden. Insbesondere auf Grund von Eigenzwischengitteratomdefekten, die in Si auftreten können, können Si-Atome leicht in die Kristallgitterstruktur von TiSi2 eindiffundieren, sodass sie Ge-Atome in dem Gitter verdrängen. Durch Verringern des Kontaktwiderstands der Source-/Drain-Kontakte kann der Leckstrom verringert werden und die Ansteuerströme können erhöht werden. Durch Verringern des Leckstroms kann das Wärmebudget reduziert werden. Die Zugabe von Ge-Dotierungsstoffen zu dem Silizid kann das Entpinnen des Fermi-Niveaus unterstützen, sodass die Höhe der Schottky-Barriere und der Kontaktwiderstand des Source-/Drain-Kontakts verringert werden. Durch die Zugabe von Ge zu dem Silizid kann der Kontaktwiderstand im Vergleich zu einem Silizid ohne Ge, wie etwa reinem CoTi2 oder TiSi2, weiter verringert werden.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Herstellen eines Gate-Stapels über einem Substrat; Aufwachsen eines Source-/Drain-Bereichs angrenzend an den Gate-Stapel, wobei der Source-/Drain-Bereich n-dotiertes Si ist; Aufwachsen einer Halbleiter-Verkappungsschicht über dem Source-/Drain-Bereich, wobei die Halbleiter-Verkappungsschicht Ge-Dotierungsstoffe hat und der Source-/Drain-Bereich frei von den Ge-Dotierungsstoffen ist; Abscheiden einer Metallschicht über der Halbleiter-Verkappungsschicht; Glühen der Metallschicht und der Halbleiter-Verkappungsschicht, um eine Silizidschicht über dem Source-/Drain-Bereich herzustellen, wobei die Silizidschicht die Ge-Dotierungsstoffe hat; und Herstellen eines Metallkontakts, der mit der Silizidschicht elektrisch verbunden ist.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Herstellen eines Gate-Stapels über einem Substrat; Aufwachsen eines Source-/Drain-Bereichs angrenzend an den Gate-Stapel in einem ersten Aufwachsschritt, wobei der Source-/Drain-Bereich n-dotiertes Si ist; Aufwachsen einer Halbleiter-Verkappungsschicht auf dem Source-/Drain-Bereich in einem zweiten Aufwachsschritt nach dem ersten Aufwachsschritt, wobei der erste Aufwachsschritt und der zweite Aufwachsschritt ohne Unterbrechung eines Vakuums in situ durchgeführt werden und die Halbleiter-Verkappungsschicht SiGe oder SiGeP ist; Herstellen eines Zwischenschicht-Dielektrikums (ILD) über der Halbleiter-Verkappungsschicht und dem Source-/Drain-Bereich; Herstellen einer Öffnung in dem ILD, wobei die Öffnung eine Oberseite der Halbleiter-Verkappungsschicht freilegt; Abscheiden einer Metallschicht in der Öffnung und auf der Oberseite der Halbleiter-Verkappungsschicht; Glühen der Metallschicht und der Halbleiter-Verkappungsschicht, um eine Silizidschicht über dem Source-/Drain-Bereich herzustellen; und Herstellen eines Metallkontakts, der mit der Silizidschicht elektrisch verbunden ist.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Herstellen eines Gate-Stapels über einem Substrat; Aufwachsen eines Source-/Drain-Bereichs angrenzend an den Gate-Stapel, wobei der Source-/Drain-Bereich n-dotiertes Si ist; Herstellen eines Zwischenschicht-Dielektrikums (ILD) über dem Source-/Drain-Bereich; Herstellen einer Öffnung in dem ILD, wobei die Öffnung den Source-/Drain-Bereich freilegt; Aufwachsen einer Halbleiter-Verkappungsschicht in der Öffnung und auf dem Source-/Drain-Bereich, wobei die Halbleiter-Verkappungsschicht SiGe oder SiGeP ist; Abscheiden einer Metallschicht in der Öffnung und auf einer Oberseite der Halbleiter-Verkappungsschicht; Glühen der Metallschicht und der Halbleiter-Verkappungsschicht, um eine Silizidschicht über dem Source-/Drain-Bereich herzustellen; und Herstellen eines Metallkontakts, der mit der Silizidschicht elektrisch verbunden ist.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren mit den folgenden Schritten: Herstellen eines Gate-Stapels über einem Substrat; Aufwachsen eines Source-/Drain-Bereichs benachbart zu dem Gate-Stapel, wobei der Source-/Drain-Bereich n-dotiertes Si ist; Aufwachsen einer Halbleiter-Verkappungsschicht über dem Source-/Drain-Bereich, wobei die Halbleiter-Verkappungsschicht Ge-Dotierungsstoffe aufweist und der Source-/Drain-Bereich frei von den Ge-Dotierungsstoffen ist; Abscheiden einer Metallschicht über der Halbleiter-Verkappungsschicht; Glühen der Metallschicht und der Halbleiter-Verkappungsschicht, um eine Silizidschicht über dem Source-/Drain-Bereich herzustellen, wobei die Silizidschicht die Ge-Dotierungsstoffe aufweist; und Herstellen eines Metallkontakts, der mit der Silizidschicht elektrisch verbunden ist.
  2. Verfahren nach Anspruch 1, wobei das Glühen der Metallschicht und der Halbleiter-Verkappungsschicht das Durchführen mehrerer Glühprozesse umfasst.
  3. Verfahren nach Anspruch 2, wobei aufeinander folgende Glühprozesse der mehreren Glühprozesse jeweils bei einer höheren Temperatur durchgeführt werden.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei bei dem Glühen der Metallschicht und der Halbleiter-Verkappungsschicht die gesamte Halbleiter-Verkappungsschicht und die gesamte Metallschicht verbraucht werden.
  5. Verfahren nach einem der Ansprüche 1 bis 3, wobei bei dem Glühen der Metallschicht und der Halbleiter-Verkappungsschicht nicht die gesamte Halbleiter-Verkappungsschicht oder die gesamte Metallschicht verbraucht werden.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei der Source-/Drain-Bereich mit P dotiert wird.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Halbleiter-Verkappungsschicht mit P dotiert wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Silizidschicht eine Konzentration von Ge-Dotierungsstoffen von 1 % bis 20 % hat.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die größte Konzentration der Ge-Dotierungsstoffe in der Silizidschicht in einer Tiefe von 1 nm bis 10 nm von einer Oberseite der Silizidschicht vorliegt.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Aufwachsen des Source-/Drain-Bereichs und das Aufwachsen der Halbleiter-Verkappungsschicht in situ durchgeführt werden.
  11. Verfahren mit den folgenden Schritten: Herstellen eines Gate-Stapels über einem Substrat; Aufwachsen eines Source-/Drain-Bereichs benachbart zu dem Gate-Stapel in einem ersten Aufwachsschritt, wobei der Source-/Drain-Bereich n-dotiertes Si ist; Aufwachsen einer Halbleiter-Verkappungsschicht auf dem Source-/Drain-Bereich in einem zweiten Aufwachsschritt nach dem ersten Aufwachsschritt, wobei der erste Aufwachsschritt und der zweite Aufwachsschritt ohne Unterbrechung eines Vakuums in situ durchgeführt werden und die Halbleiter-Verkappungsschicht SiGe oder SiGeP ist; Herstellen eines Zwischenschicht-Dielektrikums (ILD) über der Halbleiter-Verkappungsschicht und dem Source-/Drain-Bereich; Herstellen einer Öffnung in dem ILD, wobei die Öffnung eine Oberseite der Halbleiter-Verkappungsschicht freilegt; Abscheiden einer Metallschicht in der Öffnung und auf der Oberseite der Halbleiter-Verkappungsschicht; Glühen der Metallschicht und der Halbleiter-Verkappungsschicht, um eine Silizidschicht über dem Source-/Drain-Bereich herzustellen; und Herstellen eines Metallkontakts, der mit der Silizidschicht elektrisch verbunden ist.
  12. Verfahren nach Anspruch 11, wobei die Silizidschicht eine Ge-Konzentration von 1 % bis 20 % aufweist.
  13. Verfahren nach Anspruch 11 oder 12, wobei die größte Ge-Konzentration in der Silizidschicht in einer Tiefe von 1 nm bis 10 nm vorliegt.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei das Glühen der Metallschicht und der Halbleiter-Verkappungsschicht das Durchführen mehrerer Glühprozesse umfasst, wobei aufeinander folgende Glühprozesse der mehreren Glühprozesse jeweils bei einer höheren Temperatur durchgeführt werden.
  15. Verfahren nach Anspruch 14, wobei die Silizidschicht TiSi2 ist und während eines abschließenden Glühprozesses der mehreren Glühprozesse sich Ge in der Halbleiter-Verkappungsschicht an Korngrenzen des TiSi2 abscheidet.
  16. Verfahren mit den folgenden Schritten: Herstellen eines Gate-Stapels über einem Substrat; Aufwachsen eines Source-/Drain-Bereichs angrenzend an den Gate-Stapel, wobei der Source-/Drain-Bereich n-dotiertes Si ist; Herstellen eines Zwischenschicht-Dielektrikums (ILD) über dem Source-/Drain-Bereich; Herstellen einer Öffnung in dem ILD, wobei die Öffnung den Source-/Drain-Bereich freilegt; Aufwachsen einer Halbleiter-Verkappungsschicht in der Öffnung und auf dem Source-/Drain-Bereich, wobei die Halbleiter-Verkappungsschicht SiGe oder SiGeP ist; Abscheiden einer Metallschicht in der Öffnung und auf einer Oberseite der Halbleiter-Verkappungsschicht; Glühen der Metallschicht und der Halbleiter-Verkappungsschicht, um eine Silizidschicht über dem Source-/Drain-Bereich herzustellen; und Herstellen eines Metallkontakts, der mit der Silizidschicht elektrisch verbunden ist.
  17. Verfahren nach Anspruch 16, wobei die Silizidschicht eine Ge-Konzentration von 1 % bis 20 % hat.
  18. Verfahren nach Anspruch 16 oder 17, wobei die größte Ge-Konzentration in der Silizidschicht in einer Tiefe von 1 nm bis 10 nm vorliegt.
  19. Verfahren nach einem der Ansprüche 16 bis 18, wobei das Glühen der Metallschicht und der Halbleiter-Verkappungsschicht das Durchführen mehrerer Glühprozesse umfasst, wobei aufeinander folgende Glühprozesse der mehreren Glühprozesse jeweils bei einer höheren Temperatur durchgeführt werden.
  20. Verfahren nach Anspruch 19, wobei die Silizidschicht TiSi2 ist und während eines abschließenden Glühprozesses der mehreren Glühprozesse sich Ge in der Halbleiter-Verkappungsschicht an Korngrenzen des TiSi2 abscheidet.
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