DE102021116786B4 - Verfahren zur herstellung einer halbleitervorrichtung - Google Patents

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Abstract

Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten:
Herstellen einer Gatestruktur in einem Gategraben (1701), wobei die Gatestruktur eine Gateelektrode (94) und eine erste Gatemaske (1801), die sich über der Gateelektrode (94) befindet, aufweist;
Herstellen einer ersten Belagschicht (1901) in dem Gategraben (1701) über der Gatestruktur;
Herstellen eines zweiten Gatemaskenmaterials (2001) in dem Gategraben (1701) und über der ersten Belagschicht (1901);
Ätzen des zweiten Gatemaskenmaterials (2001), sodass eine Oberseite des zweiten Gatemaskenmaterials (2001) niedriger als eine Oberseite der ersten Belagschicht (1901) ist;
Herstellen einer zweiten Belagschicht (2301), die sich über der ersten Belagschicht (1901) und dem zweiten Gatemaskenmaterial (2001) befindet;
wobei das Herstellen des zweites Gatemaskenmaterials (2001) weiterhin Folgendes umfasst:
Abscheiden eines ersten Teils (2603) des zweiten Gatemaskenmaterials (2001), wobei nach dem Abscheiden des ersten Teils (2603) der erste Teil (2603) einen Hohlraum (2601) an einer ersten Stelle aufweist; und
Ausdehnen des ersten Teils (2603), um den Hohlraum (2601) zu schließen
oder
Entfernen des ersten Teils (2603) des zweiten Gatemaskenmaterials (2001) bis zu einem Punkt unter der ersten Stelle, wobei nach dem Entfernen der erste Teil (2603) des zweiten Gatemaskenmaterials (2001) keinen Hohlraum (2601) aufweist.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen kommen in verschiedenen elektronischen Anwendungsgebieten zum Einsatz, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden normalerweise dadurch hergestellt, dass isolierende oder dielektrische Materialschichten, leitfähige Materialschichten und Halbleitermaterialschichten nacheinander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithografie strukturiert werden, um Schaltkreiskomponenten und -elemente auf dem Substrat herzustellen.
  • Die Halbleiterindustrie verbessert die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) immer weiter, indem sie die kleinste Strukturbreite ständig reduziert, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können.
  • Die US 10 002 933 B1 beschreibt verschiedene Verfahren zur Ausbildung von Verkappungsschichten über einer Gateelektrode.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
  • 1 zeigt ein Beispiel eines FinFET in einer dreidimensionalen Darstellung gemäß einigen Ausführungsformen.
  • Die 2, 3, 4, 5, 6, 7, 8A, 8B, 9A, 9B, 10A, 10B, 10C, 10D, 11A, 11B, 12A, 12B, 13A, 13B, 14A, 14B, 14C, 15A, 15B, 15C, 16, 17, 18, 19, 20, 21, 22, 23, 24, 25, 26, 27, 28, 29, 30, 31, 32, 33, 34A, 34B und 34C sind Schnittansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Ausführungsformen werden in Bezug auf Strukturen und Verfahren zum Herstellen von Halbleitervorrichtungen beschrieben, bei denen eine hohlraumfreie Kern-Schale-Hartmaske (core-shell hard mask) über einer Gateelektrode für einen Finnen-Feldeffekttransistor (FinFET) (FinFET: fin field effect transistor) in 16-Nanometer-Technologieknoten und darüber hergestellt wird. Die in dieser Anmeldung beschriebenen Ausführungsformen sollen jedoch erläuternd und nicht beschränkend sein, da die hier vorgestellten Ideen in einer großen Vielzahl von Ausführungsformen implementiert werden können.
  • 1 zeigt ein Beispiel eines FinFET in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. Der FinFET weist eine Finne 52 auf einem Substrat 50 (z. B. einem Halbleitersubstrat) auf. Isolationsbereiche 56 sind in dem Substrat 50 angeordnet, und die Finne 52 ragt zwischen benachbarten Isolationsbereichen 56 heraus. Obwohl die Isolationsbereiche 56 als Bereiche beschrieben/dargestellt sind, die von dem Substrat 50 getrennt sind, kann der hier verwendete Begriff „Substrat“ zum Bezeichnen nur des Halbleitersubstrats oder eines Halbleitersubstrats mit Isolationsbereichen verwendet werden. Und obwohl die Finne 52 als ein einziges zusammenhängendes Material des Substrats 50 dargestellt ist, können die Finne 52 und/oder das Substrat 50 ein einziges Material oder eine Mehrzahl von Materialien aufweisen. Hierbei bezeichnet die Finne 52 den Teil, der sich zwischen den benachbarten Isolationsbereichen 56 erstreckt.
  • Entlang Seitenwänden und über einer Oberseite der Finne 52 ist eine dielektrische Gateschicht 92 angeordnet und über der dielektrischen Gateschicht 92 ist eine Gateelektrode 94 angeordnet. Auf gegenüberliegenden Seiten der Finne 52 in Bezug zu der dielektrischen Gateschicht 92 und der Gateelektrode 94 sind Source-/Drain-Bereiche 82 angeordnet. 1 zeigt weiterhin Referenzquerschnitte, die in späteren Figuren verwendet werden. Ein Querschnitt A-A verläuft entlang einer Längsachse der Gateelektrode 94 und in einer Richtung, die zum Beispiel senkrecht zu der Richtung eines Stromflusses zwischen den Source-/Drain-Bereichen 82 des FinFET ist. Ein Querschnitt B-B ist senkrecht zu dem Querschnitt A-A und verläuft entlang einer Längsachse der Finne 52 und in einer Richtung zum Beispiel eines Stromflusses zwischen den Source-/Drain-Bereichen 82 des FinFET. Ein Querschnitt C-C ist parallel zu dem Querschnitt A-A und erstreckt sich durch einen Source-/Drain-Bereich des FinFET. Nachfolgende Figuren beziehen sich der Klarheit halber auf diese Referenzquerschnitte.
  • Einige Ausführungsformen, die hier dargelegt werden, werden in Zusammenhang mit einer FinFET-Vorrichtung erörtert, die mit einem Gate-Last-Prozess hergestellt wird. Bei anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Außerdem werden bei einigen Ausführungsformen Aspekte in Betracht gezogen, die bei planaren Vorrichtungen, wie etwa planaren FETs, Nanostruktur-Feldeffekttransistoren (NSFETs) (z. B. Nanolagen-, Nanodraht-, Gate-all-around-Feldeffekttransistoren, oder dergleichen) verwendet werden.
  • Die 2 bis 15C sind Schnittansichten von Zwischenstufen der Herstellung von FinFETs gemäß einigen Ausführungsformen. Die 2 bis 7 zeigen den Referenzquerschnitt A-A, der in 1 gezeigt ist, aber sie weisen mehrere Finnen/FinFETs auf. Die 8A, 9A, 10A, 11A, 12A, 13A, 14A und 15A zeigen Ansichten entlang dem Referenzquerschnitt A-A, der 1 gezeigt ist, und die 8B, 9B, 10B, 11B, 12B, 13B, 14B, 14C und 15B zeigen Ansichten entlang einem ähnlichen Querschnitt B-B, der in 1 gezeigt ist, aber sie weisen mehrere Finnen/FinFETs auf. Die 10C und 10D zeigen Ansichten entlang dem Referenzquerschnitt C-C, der in 1 gezeigt ist, aber sie weisen mehrere Finnen/FinFETs auf.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein massives Halbleitersubstrat, ein Halbleiter-auf-Isolator-Substrate (SOI-Substrat) (SOI: semiconductor-on-insulator) oder dergleichen, sein, das dotiert (z. B. mit einem p- oder einem n-Dotanten) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolierschicht hergestellt ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht) (BOX: buried oxide), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird auf einem Substrat, normalerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie etwa ein mehrschichtiges oder Gradient-Substrat, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa Silizium-Germanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon.
  • Das Substrat 50 hat einen n-Bereich 50N und einen p-Bereich 50P. Der n-Bereich 50N kann zum Herstellen von n-Vorrichtungen, wie etwa NMOS-Transistoren, z. B. n-FinFETs, dienen. Der p-Bereich 50P kann zum Herstellen von p-Vorrichtungen, wie etwa PMOS-Transistoren, z. B. p-FinFETs, dienen. Der n-Bereich 50N kann physisch von dem p-Bereich 50P getrennt sein (wie durch den Teiler 51 dargestellt ist), und jede Anzahl von Vorrichtungsstrukturelementen (z. B. andere aktive Vorrichtungen, dotierte Bereiche, Isolationsstrukturen, usw.) können zwischen dem n-Bereich 50N und dem p-Bereich 50P angeordnet sein.
  • In 3 werden Finnen 52 in dem Substrat 50 hergestellt. Die Finnen 52 sind Halbleiterstreifen. Bei einigen Ausführungsformen können die Finnen 52 in dem Substrat 50 durch Ätzen von Gräben in dem Substrat 50 hergestellt werden. Das Ätzen kann mit jedem geeigneten Ätzprozess erfolgen, wie etwa durch reaktive Ionenätzung (RIE) (RIE: reactive ion etch), Neutralstrahlätzung (NBE) (NBE: neutral beam etch) oder dergleichen oder eine Kombination davon. Der Ätzprozess kann anisotrop sein.
  • Die Finnen können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnen 52 mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierung- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die sonst mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform über einem Substrat eine Opferschicht hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter können dann zum Strukturieren der Finnen verwendet werden. Bei einigen Ausführungsformen kann die Maske (oder eine andere Schicht) auf den Finnen 52 verbleiben.
  • In 4 wird ein Isoliermaterial 54 über dem Substrat 50 und zwischen benachbarten Finnen 52 hergestellt. Das Isoliermaterial 54 kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon, sein und kann durch chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD) (HDP-CVD: high density plasma chemical vapor deposition), fließfähige chemische Aufdampfung (FCVD) (FCVD: flowable CVD) (z. B. eine Materialabscheidung auf CVD-Basis in einem Remote-Plasma-System und Nachhärten, um das Material in ein anderes Material, wie etwa ein Oxid, umzuwandeln) oder dergleichen oder eine Kombination davon, abgeschieden werden. Es können auch andere Isoliermaterialien verwendet werden, die mit einem geeigneten Verfahren abgeschieden werden. Bei der dargestellten Ausführungsform ist das Isoliermaterial 54 Siliziumoxid, das mit einem FCVD-Prozess abgeschieden wird. Nach dem Abscheiden des Isoliermaterials kann ein Temperprozess durchgeführt werden. Bei einer Ausführungsform wird das Isoliermaterial so abgeschieden, dass überschüssiges Isoliermaterial die Finnen 52 bedeckt. Obwohl das Isoliermaterial 54 als eine einzelne Schicht dargestellt ist, können bei einigen Ausführungsformen auch mehrere Schichten verwendet werden. Bei einigen Ausführungsformen kann zum Beispiel zunächst ein Belag (nicht dargestellt) entlang einer Oberfläche des Substrats 50 und der Finnen 52 hergestellt werden. Dann kann ein Füllmaterial, wie etwa das vorstehend beschriebene Füllmaterial, über dem Belag hergestellt werden.
  • In 5 wird ein Entfernungsprozess auf das Isoliermaterial 54 angewendet, um überschüssiges Isoliermaterial 54 über den Finnen 52 zu entfernen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP) (CMP: chemical mechanical polish), ein Rückätzprozess, eine Kombination davon oder dergleichen, verwendet werden. Mit dem Planarisierungsprozess werden die Finnen 52 freigelegt, sodass Oberseiten der Finnen 52 und des Isoliermaterials 54 nach Fertigstellung des Planarisierungsprozesses auf gleicher Höhe sind. Bei Ausführungsformen, bei denen eine Maske auf den Finnen 52 verbleibt, kann der Planarisierungsprozess die Maske freilegen oder die Maske entfernen, sodass Oberseiten der Maske beziehungsweise der Finnen 52 und das Isoliermaterial 54 nach Fertigstellung des Planarisierungsprozesses auf gleicher Höhe sind.
  • In 6 wird das Isoliermaterial 54 ausgespart, um flache Grabenisolationsbereiche (STI-Bereiche) (STI: Shallow Trench Isolation) 56 herzustellen. Das Isoliermaterial 54 wird so ausgespart, dass obere Teile der Finnen 52 in dem n-Bereich 50N und in dem p-Bereich 50P zwischen benachbarten STI-Bereichen 56 herausragen. Außerdem können die Oberseiten der STI-Bereiche 56 eine ebene Oberfläche wie dargestellt, eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa Dishing) oder eine Kombination davon haben. Die Oberseiten der STI-Bereiche 56 können durch eine geeignete Ätzung eben, konvex und/oder konkav hergestellt werden. Die STI-Bereiche 56 können mit einem geeigneten Ätzprozess, wie etwa einem, der für das Isoliermaterial 54 selektiv ist (z. B. das Isoliermaterial 54 mit einer höheren Geschwindigkeit als das Material der Finnen 52 ätzt), ausgespart werden. Es kann zum Beispiel eine Oxidentfernung z. B. unter Verwendung von verdünnter Fluorwasserstoffsäure (dHF-Säure) verwendet werden.
  • Der unter Bezugnahme auf die 2 bis 6 beschriebene Prozess ist lediglich ein Beispiel dafür, wie die Finnen 52 hergestellt werden können. Bei einigen Ausführungsformen können die Finnen durch epitaxiales Aufwachsen hergestellt werden. Zum Beispiel kann eine dielektrische Schicht über einer Oberseite des Substrats 50 hergestellt werden, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunter befindliche Substrat 50 freizulegen. Homoepitaxiale Strukturen können epitaxial in den Gräben aufgewachsen werden; und die dielektrische Schicht kann so ausgespart werden, dass die homoepitaxialen Strukturen aus der dielektrischen Schicht herausragen und Finnen bilden. Bei noch weiteren Ausführungsformen können heteroepitaxiale Strukturen für die Finnen 52 verwendet werden. Zum Beispiel können die Finnen 52 in 5 ausgespart werden, und ein Material, das von dem der Finnen 52 verschieden ist, kann über den ausgesparten Finnen 52 epitaxial aufgewachsen werden. Bei solchen Ausführungsformen umfassen die Finnen 52 das ausgesparte Material sowie das epitaxial aufgewachsene Material, das über dem ausgesparten Material angeordnet ist. Bei noch einer weiteren Ausführungsform kann eine dielektrische Schicht über einer Oberseite des Substrats 50 hergestellt werden, und Gräben können durch die dielektrische Schicht geätzt werden. Heteroepitaxiale Strukturen können dann in den Gräben unter Verwendung eines Materials, das von dem des Substrats 50 verschieden ist, epitaxial aufgewachsen werden, und die dielektrische Schicht kann so ausgespart werden, dass die heteroepitaxialen Strukturen aus der dielektrischen Schicht herausragen und die Finnen 52 bilden. Bei einigen Ausführungsformen, bei denen homoepitaxiale oder heteroepitaxiale Strukturen epitaxial aufgewachsen werden, können die aufgewachsenen Materialien während des Aufwachsens in situ dotiert werden, wodurch vorherige und spätere Implantationen vermieden werden, obwohl In situ- und Implantationsdotierung auch zusammen verwendet werden können.
  • Weiterhin kann es vorteilhaft sein, in dem n-Bereich 50N (z. B. einem NMOS-Bereich) ein Material, das von dem Material in dem p-Bereich 50P (z. B. einem PMOS-Bereich) verschieden ist, epitaxial aufzuwachsen. Bei verschiedenen Ausführungsformen können obere Teile der Finnen 52 aus Silizium-Germanium (SixGe1-x, wobei x in dem Bereich von 0 bis 1 liegen kann), Siliziumcarbid, reinem oder im Wesentlichen reinen Germanium, einem III-V-Verbindungshalbleiter, einem II-VI-Verbindungshalbleiter oder dergleichen hergestellt werden. Verfügbare Materialien zum Herstellen des III-V-Verbindungshalbleiters sind unter anderem Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indiumgalliumarsenid, Indiumaluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen.
  • Weiterhin können in 6 entsprechende Wannen (nicht dargestellt) in den Finnen 52 und/oder dem Substrat 50 hergestellt werden. Bei einigen Ausführungsformen kann eine p-Wanne in dem n-Bereich 50N hergestellt werden, und eine n-Wanne kann in dem p-Bereich 50P hergestellt werden. Bei einigen Ausführungsformen wird eine p-Wanne oder eine n-Wanne sowohl in dem n-Bereich 50N als auch in dem p-Bereich 50P hergestellt.
  • Bei den Ausführungsformen mit verschiedenen Wannenarten können die verschiedenen Implantationsschritte für den n-Bereich 50N und den p-Bereich 50P unter Verwendung eines Fotoresists und/oder anderer Masken (nicht dargestellt) durchgeführt werden. Zum Beispiel kann ein Fotoresist über den Finnen 52 und den STI-Bereichen 56 in dem n-Bereich 50N hergestellt werden. Das Fotoresist wird so strukturiert, dass der p-Bereich 50P des Substrats 50 freigelegt wird. Das Fotoresist kann mit einem Aufschleuderverfahren hergestellt werden und kann unter Verwendung geeigneter fotolithografischer Verfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird eine Implantation mit n-Dotierungsstoffen in dem p-Bereich 50P durchgeführt, und das Fotoresist kann als eine Maske fungieren, um im Wesentlichen zu verhindern, dass n-Dotierungsstoffe in den n-Bereich 50N implantiert werden. Die n-Dotierungsstoffe können Phosphor, Arsen, Antimon oder dergleichen sein, die auf eine Konzentration von gleich oder kleiner als 1018 cm-3, wie etwa zwischen etwa 1016 cm-3 und etwa 1018 cm-3, in den Bereich implantiert werden. Nach der Implantation wird das Fotoresist entfernt, wie etwa mit einem geeigneten Ablösungsprozess.
  • Nach dem Implantieren des p-Bereichs 50P wird ein Fotoresist über den Finnen 52 und den STI-Bereichen 56 in dem p-Bereich 50P hergestellt. Das Fotoresist wird so strukturiert, dass der n-Bereich 50N des Substrats 50 freigelegt wird. Das Fotoresist kann mit einem Aufschleuderverfahren hergestellt werden und kann unter Verwendung geeigneter fotolithografischer Verfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, kann eine Implantation mit p-Dotierungsstoffen in dem n-Bereich 50N durchgeführt werden, und das Fotoresist kann als eine Maske fungieren, um im Wesentlichen zu verhindern, dass p-Dotierungsstoffe in den p-Bereich 50P implantiert werden. Die p-Dotierungsstoffe können Bor, Borfluorid, Indium oder dergleichen sein, die auf eine Konzentration von gleich oder kleiner als 1018 cm-3, wie etwa zwischen etwa 1016 cm-3 und etwa 1018 cm-3, in den Bereich implantiert werden. Nach der Implantation kann das Fotoresist entfernt werden, wie etwa mit einem geeigneten Ablösungsprozess.
  • Nach den Implantationen des n-Bereichs 50N und des p-Bereichs 50P kann ein Temperprozess durchgeführt werden, um Implantationsschäden zu reparieren und die p- und/oder n-Dotierungsstoffe, die implantiert worden sind, zu aktivieren. Bei einigen Ausführungsformen können die aufgewachsenen Materialien der epitaxialen Finnen in situ während des Aufwachsens dotiert werden, wodurch die Implantationen vermieden werden, obwohl In-situ- und Implantationsdotierung zusammen verwendet werden können.
  • In 7 wird eine dielektrische Dummy-Schicht 60 auf den Finnen 52 hergestellt. The dielektrische Dummy-Schicht 60 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen aufweisen und kann mit geeigneten Verfahren abgeschieden oder thermisch aufgewachsen werden. Eine Dummy-Gateschicht 62 wird über der dielektrischen Dummy-Schicht 60 hergestellt, und eine Maskenschicht 64 wird über der Dummy-Gateschicht 62 hergestellt. Die Dummy-Gateschicht 62 kann über der dielektrischen Dummy-Schicht 60 abgeschieden werden und dann planarisiert werden, wie etwa mit einer CMP. Die Maskenschicht 64 kann über der Dummy-Gateschicht 62 abgeschieden werden. Die Dummy-Gateschicht 62 kann ein leitfähiges oder ein nicht leitfähiges Material aufweisen und kann aus einer Gruppe, die amorphes Silizium, polykristallines Silizium (PolySilizium), polykristallines Silizium-Germanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle umfasst, ausgewählt werden. Die Dummy-Gateschicht 62 kann durch physikalische Aufdampfung (PVD) (PVD: physical vapor deposition), CVD, Sputtern oder andere Verfahren zum Abscheiden des ausgewählten Materials abgeschieden werden. Die Dummy-Gateschicht 62 kann aus anderen Materialien hergestellt werden, die gegenüber der Ätzung von Isolationsbereichen, z. B. den STI-Bereichen 56 und/oder der dielektrischen Dummy-Schicht 60 eine hohe Ätzselektivität haben. Die Maskenschicht 64 kann eine oder mehrere Schichten aus zum Beispiel Siliziumnitrid, Siliziumoxidnitrid oder dergleichen aufweisen. Bei diesem Beispiel werden eine einzige Dummy-Gateschicht 62 und eine einzige Maskenschicht 64 quer über den n-Bereich 50N und den p-Bereich 50P hergestellt. Es ist zu beachten, dass die dielektrische Dummy-Schicht 60 nur zu Erläuterungszwecken so dargestellt ist, dass sie nur die Finnen 52 bedeckt. Bei einigen Ausführungsformen kann die dielektrische Dummy-Schicht 60 so abgeschieden werden, dass die dielektrische Dummy-Schicht 60 die STI-Bereiche 56 bedeckt und sich über die STI-Bereiche und zwischen der Dummy-Gateschicht 62 und den STI-Bereichen 56 erstreckt.
  • Die 8A bis 16B zeigen verschiedene zusätzliche Schritte bei der Herstellung von Vorrichtungen anderer Ausführungsformen. Die 8A bis 16B zeigen Strukturelemente in dem n-Bereich 50N und dem p-Bereich 50P. Zum Beispiel können die in den 8A bis 16B gezeigten Strukturen sowohl für den n-Bereich 50N als auch den p-Bereich 50P zutreffend sein. Unterschiede (falls vorhanden) in den Strukturen des n-Bereichs 50N und des p-Bereichs 50P werden im Text zu der jeweiligen Figur beschrieben.
  • In den 8A und 8B kann die Maskenschicht 64 (siehe 7) unter Verwendung von geeigneten Fotolithografie- und Ätzverfahren strukturiert werden, um Masken 74 herzustellen. Die Struktur der Masken 74 kann dann auf die Dummy-Gateschicht 62 übertragen werden. Bei einigen Ausführungsformen (nicht dargestellt) kann die Struktur der Masken 74 mit einem geeigneten Ätzverfahren auch auf die dielektrische Dummy-Schicht 60 übertragen werden, um Dummy-Gates 72 herzustellen. Die Dummy-Gates 72 bedecken jeweilige Kanalbereiche 58 der Finnen 52. Die Struktur der Masken 74 kann verwendet werden, um jedes der Dummy-Gates 72 von benachbarten Dummy-Gates zu trennen. Die Dummy-Gates 72 können auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zu der Längsrichtung der jeweiligen epitaxialen Finnen 52 ist.
  • Weiterhin können in den 8A und 8B Gate-Dichtungsabstandshalter 80 auf freiliegenden Oberflächen der Dummy-Gates 72, der Masken 74 und/oder der Finnen 52 hergestellt werden. Die Gate-Dichtungsabstandshalter 80 können durch thermische Oxidation oder eine Abscheidung gefolgt von einer anisotropen Ätzung hergestellt werden. Die Gate-Dichtungsabstandshalter 80 können aus Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder dergleichen hergestellt werden.
  • Nach dem Herstellen der Gate-Dichtungsabstandshalter 80 können die Implantationen für leicht dotierte Source-/Drain-Bereiche (LDD-Bereiche) (nicht explizit dargestellt) durchgeführt werden. Bei den Ausführungsformen mit unterschiedlichen Vorrichtungsarten kann ähnlich wie bei den in 6 erörterten Implantationen eine Maske, wie etwa ein Fotoresist, über dem n-Bereich 50N hergestellt werden, während der p-Bereich 50P freiliegt, und Dotierungsstoffe der entsprechenden Art (z. B. p-Dotierungsstoffe) können in die freiliegenden Finnen 52 in den p-Bereich 50P implantiert werden. Die Maske kann dann entfernt werden. Später kann eine Maske, wie etwa ein Fotoresist, über dem p-Bereich 50P hergestellt werden, während der n-Bereich 50N freiliegt, und Dotierungsstoffe der entsprechenden Art (z. B. n-Dotierungsstoffe) können in die freiliegenden Finnen 52 in den n-Bereich 50P implantiert werden. Die Maske kann dann entfernt werden. Die n-Dotierungsstoffe können beliebige der vorstehend erörterten n-Dotierungsstoffe sein, und die p-Dotierungsstoffe können beliebige der vorstehend erörterten p-Dotierungsstoffe sein. Die leicht dotierten Source-/Drain-Bereich können eine Dotierungskonzentration von etwa 1015 cm-3 bis etwa 1019 cm-3 aufweisen. Ein Temperprozess kann verwendet werden, um Implantationsschäden zu reparieren und die implantierten Dotierungsstoffe zu aktivieren.
  • In den 9A und 9B werden Gate-Abstandshalter 86 auf den Gate-Dichtungsabstandshaltern 80 entlang Seitenwänden der Dummy-Gates 72 und der Masken 74 hergestellt. Die Gate-Abstandshalter 86 können durch konformes Abscheiden eines Isoliermaterials und späteres anisotropes Ätzen des Isoliermaterials hergestellt werden. Das Isoliermaterial der Gate-Abstandshalter 86 kann Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbonitrid, eine Kombination davon oder dergleichen sein.
  • Es ist zu beachten, dass die vorstehende Offenbarung im Allgemeinen einen Prozess zum Herstellen von Abstandshaltern und LDD-Bereichen beschreibt. Andere Prozesse und Abfolgen können verwendet werden. Zum Beispiel können weniger oder mehr Abstandshalter verwendet werden, eine andere Abfolge von Schritten kann verwendet werden (z. B. können die Gate-Dichtungsabstandshalter 80 vor dem Herstellen der Gate-Abstandshalter 86 nicht geätzt werden, woraus sich „L-förmige“ Gate-Dichtungsabstandshalter ergeben), Abstandshalter können hergestellt und entfernt werden und/oder dergleichen. Außerdem können die n- und p-Vorrichtungen unter Verwendung von anderen Strukturen und Schritten hergestellt werden. Zum Beispiel können die LDD-Bereiche für n-Vorrichtungen vor dem Herstellen der Gate-Dichtungsabstandshalter 80 hergestellt werden, während die LDD-Bereiche für p-Vorrichtungen nach dem Herstellen der Gate-Dichtungsabstandshalter 80 hergestellt werden können.
  • In den 10A und 10B werden epitaxiale Source-/Drain-Bereiche 82 in den Finnen 52 hergestellt. Die epitaxialen Source-/Drain-Bereiche 82 werden so in den Finnen 52 hergestellt, dass jedes Dummy-Gate 72 zwischen jeweiligen benachbarten Paaren von epitaxialen Source-/Drain-Bereichen 82 angeordnet ist. Bei einigen Ausführungsformen können sich die epitaxialen Source-/Drain-Bereiche 82 in die Finnen 52 erstrecken und die epitaxialen Source-/Drain-Bereiche 82 können die Finnen 52 auch durchdringen. Bei einigen Ausführungsformen werden die Gate-Abstandshalter 86 verwendet, um die epitaxialen Source-/Drain-Bereiche 82 durch einen entsprechenden seitlichen Abstand von den Dummy-Gates 72 zu trennen, sodass die epitaxialen Source-/Drain-Bereiche 82 später hergestellte Gates der resultierenden FinFETs nicht kurzschließen. Ein Material der epitaxialen Source-/Drain-Bereiche 82 kann so ausgewählt werden, dass es Spannung in den jeweiligen Kanalbereichen 58 aufbringt, wodurch die Leistungsfähigkeit verbessert wird.
  • Die epitaxialen Source-/Drain-Bereiche 82 in dem n-Bereich 50N können durch Maskieren des p-Bereichs 50P und Ätzen der Source-/Drain-Bereiche der Finnen 52 in dem n-Bereich 50N hergestellt werden, um Aussparungen in den Finnen 52 zu bilden. Dann werden die epitaxialen Source-/Drain-Bereiche 82 in dem n-Bereich 50N epitaxial in den Aussparungen aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 82 können jedes geeignete Material, wie etwa Material, das für n-FinFETs geeignet ist, aufweisen. Wenn die Finne 52 Silizium aufweist, können die epitaxialen Source-/Drain-Bereiche 82 in dem n-Bereich 50N zum Beispiel Materialien aufweisen, die eine Zugspannung in den Kanalbereich 58 aufbringen, wie etwa Silizium, Siliziumcarbid, mit Phosphor dotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 82 in dem n-Bereich 50N können Oberflächen aufweisen, die gegenüber den jeweiligen Oberflächen der Finnen 52 erhaben sind und sie können Facetten aufweisen.
  • Die epitaxialen Source-/Drain-Bereiche 82 in dem p-Bereich 50P können durch Maskieren des n-Bereichs 50N und Ätzen der Source-/Drain-Bereiche der Finnen 52 in dem p-Bereich 50P hergestellt werden, um Aussparungen in den Finnen 52 zu bilden. Dann werden die epitaxialen Source-/Drain-Bereiche 82 in dem p-Bereich 50P epitaxial in den Aussparungen aufgewachsen. Die epitaxialen Source-/Drain-Bereiche 82 können jedes geeignete Material, wie etwa Material, das für p-type FinFETs geeignet ist, aufweisen. Wenn die Finne 52 Silizium aufweist, können die epitaxialen Source-/Drain-Bereiche 82 in den p-Bereich 50P zum Beispiel Materialien aufweisen, die eine Druckspannung in dem Kanalbereich 58 aufbringen, wie etwa Silizium-Germanium, mit Bor dotiertes Silizium-Germanium, Germanium, Germaniumzinn oder dergleichen. Die epitaxialen Source-/Drain-Bereiche 82 in dem p-Bereich 50P können Oberflächen aufweisen, die gegenüber den jeweiligen Oberflächen der Finnen 52 erhaben sind und sie können Facetten aufweisen.
  • In die epitaxialen Source-/Drain-Bereiche 82 und/oder die Finnen 52 können Dotanten implantiert werden, um Source-/Drain-Bereiche mit einem Prozess herzustellen, der dem vorstehend erörterten Prozess zum Herstellen leicht dotierter Source-/Drain-Bereiche ähnelt, gefolgt von einem Temperprozess. Die Source-/Drain-Bereiche können eine Dotierungskonzentration von zwischen etwa 1019 cm-3 und etwa 1021 cm-3 aufweisen. Die n-Dotierungsstoffe und/oder p-Dotierungsstoffe für Source-/Drain-Bereiche können beliebige der vorstehend erörterten Dotierungsstoffe sein. Bei einigen Ausführungsformen können die epitaxialen Source-/Drain-Bereiche 82 in situ während des Aufwachsens dotiert werden.
  • Im Ergebnis der Epitaxieprozesse, die zum Herstellen der epitaxialen Source-/Drain-Bereiche 82 in dem n-Bereich 50N und dem p-Bereich 50P verwendet wurden, haben Oberseiten der epitaxialen Source-/Drain-Bereiche Facetten, die sich seitlich nach außen über Seitenwände der Finnen 52 hinaus ausdehnen. Bei einigen Ausführungsformen bewirken diese Facetten, dass benachbarte Source-/Drain-Bereiche 82 eines gleichen FinFET verschmelzen, wie in 10C gezeigt ist. Bei anderen Ausführungsformen bleiben benachbarte Source-/Drain-Bereiche 82 nach Fertigstellung des Epitaxieprozesses getrennt, wie das in 10D gezeigt ist. Bei den in den 10C und 10D gezeigten Ausführungsformen werden Gate-Abstandshalter 86 hergestellt, die einen Teil der Seitenwände der Finnen 52 bedecken, die sich über den STI-Bereichen 56 erstrecken, wodurch das epitaxiale Wachstum blockiert wird. Bei einigen anderen Ausführungsformen kann die Ätzung der Abstandshalter, mit der die Gate-Abstandshalter 86 hergestellt werden, so eingestellt werden, dass das Abstandshaltermaterial entfernt wird, damit sich der epitaxial aufgewachsene Bereich bis zu der Oberfläche des STI-Bereichs 56 erstrecken kann.
  • In den 11A und 11B wird ein erstes Zwischenschicht-Dielektrikum (ILD) (ILD: interlayer dielectric) 88 über der in den 10A und 10B gezeigten Struktur abgeschieden. Das erste ILD 88 kann aus einem dielektrischen Material hergestellt werden, und kann mit jedem geeigneten Verfahren, wie etwa CVD, plasmaunterstützte chemische Aufdampfung (PECVD) (PECVD: plasma-enhanced CVD) oder FCVD abgeschieden werden. Dielektrische Materialien können Phosphorsilicatglas (PSG), Borsilicatglas (BSG), mit Bor dotiertes Phosphorsilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen umfassen. Andere mit einem geeigneten Prozess herstellte Isoliermaterialien können verwendet werden. Bei einigen Ausführungsformen wird eine Kontaktätzstoppschicht (CESL) (CESL: contact etch stop layer) 87 zwischen dem ersten ILD 88 und den epitaxialen Source-/Drain-Bereichen 82, den Masken 74 und den Gate-Abstandshaltern 86 angeordnet. Die CESL 87 kann ein dielektrisches Material, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen aufweisen, das eine niedrigere Ätzrate als das Material des darüber befindlichen ersten ILD 88 hat.
  • In den 12A und 12B kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um die Oberseite des ersten ILD 88 mit den Oberseiten der Dummy-Gates 72 oder der Masken 74 auf gleiche Höhe zu bringen. Der Planarisierungsprozess kann auch die Masken 74 auf den Dummy-Gates 72 und Teile der Gate-Dichtungsabstandshalter 80 und der Gate-Abstandshalter 86 entlang Seitenwänden der Masken 74 entfernen. Nach dem Planarisierungsprozess sind die Oberseiten der Dummy-Gates 72, der Gate-Dichtungsabstandshalter 80, der Gate-Abstandshalter 86 und des ersten ILD 88 auf gleicher Höhe. Dementsprechend werden die Oberseiten der Dummy-Gates 72 durch das erste ILD 88 freigelegt. Bei einigen Ausführungsformen können die Masken 74 verbleiben, und in diesem Fall wird durch den Planarisierungsprozess die Oberseite des ersten ILD 88 mit den Oberseiten der Masken 74 auf gleiche Höhe gebracht.
  • In den 13A und 13B werden die Dummy-gates 72 und, sofern vorhanden, die Masken 74 in einem oder mehreren Ätzschritten entfernt, sodass Aussparungen 90 gebildet werden. Teile der dielektrischen Dummy-Schicht 60 in den Aussparungen 90 können auch entfernt werden. Bei einigen Ausführungsformen werden nur die Dummy-Gates 72 entfernt und die dielektrische Dummy-Schicht 60 verbleibt und wird durch die Aussparungen 90 freigelegt. Bei einigen Ausführungsformen wird die dielektrische Dummy-Schicht 60 aus Aussparungen 90 in einem ersten Bereich eines Dies (z. B. einem Core-Logikbereich) entfernt und verbleibt in Aussparungen 90 eines zweiten Bereichs des Die (z. B. einem Eingangs-/Ausgangsbereich). Bei einigen Ausführungsformen werden die Dummy-Gates 72 durch einem anisotropen Trockenätzprozess entfernt. Der Ätzprozess kann zum Beispiel einen Trockenätzprozess unter Verwendung von einem oder mehreren Reaktionsgasen umfassen, der die Dummy-Gates 72 selektiv ätzt und das erste ILD 88 oder die Gate-Abstandshalter 86 wenig bis überhaupt nicht ätzt. Jede Aussparung 90 legt einen Kanalbereich 58 einer jeweiligen Finne 52 frei und/oder befindet sich über einem Kanalbereich 58 einer jeweiligen Finne 52. Jeder Kanalbereich 58 ist zwischen benachbarten Paaren von epitaxialen Source-/Drain-Bereichen 82 angeordnet. Während des Entfernens kann die dielektrische Dummy-Schicht 60 beim Ätzen der Dummy-Gates 72 als eine Ätzstoppschicht verwendet werden. Die dielektrische Dummy-Schicht 60 kann dann nach dem Entfernen der Dummy-Gates 72 optional entfernt werden.
  • In den 14A und 14B werden dielektrische Gateschichten 92 und Gateelektroden 94 für Ersatzgates hergestellt. 14C zeigt eine detaillierte Ansicht eines Bereichs 89 von 14B. Die dielektrischen Gate-Schichten 92 werden einschichtig oder mehrschichtig in den Aussparungen 90, wie etwa auf den Oberseiten und den Seitenwänden der Finnen 52 und auf Seitenwänden der Gate-Dichtungsabstandshalter 8o/Gate-Abstandshalter 86 abgeschieden. Die dielektrischen Gateschichten 92 können auch auf der Oberseite des ersten ILD 88 hergestellt werden. Bei einigen Ausführungsformen umfassen die dielektrischen Gateschichten 92 eine oder mehrere dielektrische Schichten, wie etwa eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Metalloxid, Metallsilicat oder dergleichen. Bei einigen Ausführungsformen umfassen die dielektrischen Gateschichten 92 zum Beispiel eine Grenzflächenschicht aus Siliziumoxid, die durch thermische oder chemische Oxidation hergestellt worden ist, und ein darüber befindliches dielektrisches High-k-Material, wie etwa ein Metalloxid oder ein Silicat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon. Die dielektrischen Gateschichten 92 können eine dielektrische Schicht mit einem k-Wert größer als etwa 7,0 aufweisen. Die Verfahren zur Herstellung der dielektrischen Gateschichten 92 sind Verfahren wie etwa Molekularstrahlabscheidung (MBD) (MBD: Molecular-Beam Deposition), Atomlagenabscheidung (ALD) (ALD: atomic layer deposition), PECVD und dergleichen. Bei Ausführungsformen, bei denen Teile des Dummy-Gatedielektrikums 60 in den Aussparungen 90 verbleiben, weisen die dielektrischen Gateschichten 92 ein Material des Dummy-Gatedielektrikums 60 (z. B. SiO2) auf.
  • Die Gateelektroden 94 werden über den jeweiligen dielektrischen Gateschichten 92 abgeschieden und füllen die verbliebenen Teile der Aussparungen 90. Die Gateelektroden 94 können ein metallhaltiges Material, wie etwa Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Cobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder Mehrfachschichten davon aufweisen. Obwohl zum Beispiel eine einschichtige Gateelektrode 94 in 14B gezeigt ist, kann die Gateelektrode 94 jede Anzahl von Belagschichten 94A, jede Anzahl von Austrittsarbeits-Einstellschichten 94B und ein Füllmaterial 94C, wie durch 14C gezeigt ist, aufweisen. Nach dem Füllen der Aussparungen 90 kann ein Planarisierungsprozess, wie etwa eine CMP, durchgeführt werden, um die überschüssigen Teile der dielektrischen Gateschichten 92 und des Materials der Gateelektroden 94 zu entfernen, wobei diese überschüssigen Teile sich über der Oberseite des ILD 88 befinden. Die verbliebenen Teile des Materials der Gateelektroden 94 und der dielektrischen Gateschichten 92 bilden folglich Ersatzgates der resultierenden FinFETs. Die Gateelektroden 94 und die dielektrischen Gateschichten 92 können kollektiv als ein „Gatestapel“ bezeichnet werden. Das Gate und die Gatestapel können sich entlang Seitenwänden eines Kanalbereichs 58 der Finnen 52 erstrecken.
  • Die Herstellung der dielektrischen Gateschichten 92 in dem n-Bereich 50N und dem p-Bereich 50P kann gleichzeitig erfolgen, sodass die dielektrischen Gateschichten 92 in jedem Bereich aus den gleichen Materialien hergestellt werden, und die Herstellung der Gateelektroden 94 kann gleichzeitig erfolgen, sodass die Gateelektroden 94 in jedem Bereich aus den gleichen Materialien hergestellt werden. Bei einigen Ausführungsformen können die dielektrischen Gateschichten 92 in jedem Bereich mit unterschiedlichen Prozessen hergestellt werden, sodass die dielektrischen Gateschichten 92 unterschiedliche Materialien sein können, und/oder die Gateelektroden 94 in jedem Bereich können durch unterschiedliche Prozesse hergestellt werden, sodass die Gateelektroden 94 unterschiedliche Materialien sein können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Bereiche zu maskieren und freizulegen, wenn unterschiedliche Prozesse verwendet werden.
  • In den 15A, 15B und 15C wird ein Beginn eines Verfahrens zum Herstellen einer ersten Gatemaske 1801 über dem Gatestapel (der die dielektrische Gateschicht 92 und die entsprechende Gateelektrode 94 aufweist) gezeigt, wobei 15C eine Nahansicht des mit Strichlinien gekennzeichneten Bereichs 1501 in 15B zeigt. Bei einigen Ausführungsformen umfasst das Herstellen der ersten Gatemaske 1801 zunächst das Aussparen des Gatestapels, sodass eine Aussparung direkt über dem Gatestapel und zwischen gegenüberliegenden Teilen der Gate-Abstandshalter 86 gebildet wird. Das Aussparen kann mit einem oder mehreren Nass- oder Trockenätzprozessen durchgeführt werden, die Ätzmittel verwenden, die selektiv für das Material der Gateelektroden 94 und der dielektrischen Gateschichten 92 sind, um die Materialien auf einen ersten Abstand D1 von zwischen etwa 20 nm und etwa 60 nm auszusparen. Es kann jedoch jedes geeignete Verfahren verwendet werden.
  • Nachdem die Materialien ausgespart worden sind, werden dann ein erster Belag 1503 und ein erstes Gatemaskenmaterial 96 abgeschieden, um die gebildete Aussparung zu füllen und/oder zu überfüllen. Bei einer Ausführungsform kann der erste Belag 1503 ein dielektrisches Material, wie etwa Siliziumcarbonitrid (SiCN), Siliziumoxidcarbonitrid (SiOCN), Siliziumnitrid, Kombinationen davon oder dergleichen, sein, das unter Verwendung eines Abscheidungsverfahrens, wie etwa Atomlagenabscheidung, chemische Aufdampfung, physikalische Aufdampfung, Kombinationen davon oder dergleichen, abgeschieden wird. Es kann jedoch jedes geeignete Material und jedes geeignete Abscheidungsverfahren verwendet werden.
  • Bei einer Ausführungsform umfasst das erste Gatemaskenmaterial 96 eine oder mehrere Schichten eines dielektrischen Materials, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid oder dergleichen, das unter Verwendung eines Verfahrens, wie etwa chemische Aufdampfung, Atomlagenabscheidung, physikalische Aufdampfung, Kombinationen davon oder dergleichen, abgeschieden wird. Es kann jedoch jedes geeignete Material und jedes geeignete Abscheidungsverfahren verwendet werden
  • 16 zeigt, dass nachdem das erste Gatemaskenmaterial 96 abgeschieden worden ist, dann das erste Gatemaskenmaterial 96 und der erste Belag 1503 planarisiert werden, um überschüssige Teile des ersten Gatemaskenmaterials 96 außerhalb der Aussparung zwischen den Gate-Dichtungsabstandshaltern 80 zu entfernen. Bei einer Ausführungsform können das erste Gatemaskenmaterial 96 und der erste Belag 1503 unter Verwendung eines Planarisierungsprozesses, wie etwa eines chemisch-mechanischen Polierprozesses, eines Schleifprozesses, eines Rückätzprozesses, Kombinationen davon oder dergleichen, planarisiert werden, um überschüssige Teile des ersten Gatemaskenmaterials 96 und des ersten Belags 1503, die sich über den Gate-Dichtungsabstandshaltern 80 und dem ersten ILD 88 erstrecken, zu entfernen. Es kann jedoch jedes geeignete Verfahren verwendet werden.
  • 17 zeigt das Herstellen eines ersten Grabens 1701. Bei einer Ausführungsform kann der erste Graben 1701 unter Verwendung eines Nass- oder eines Trockenätzprozesses mit Ätzmitteln, die selektiv für das erste Gatemaskenmaterial 96 sind, hergestellt werden, sodass das erste Gatemaskenmaterial 96 selektiv gegenüber dem Material des ersten Belags 1503 entfernt wird, wodurch der erste Graben 1701 in dem ersten Belag 1503 hergestellt wird. Bei einer besonderen Ausführungsform kann der erste Graben 1701 so hergestellt werden, dass er einen zweiten Abstand D2 (unter dem ersten Belag 1503) von zwischen etwa 10 nm und etwa 50 nm hat. Es kann jedoch jeder geeignete Entfernungsprozess und jeder geeignete Abstand verwendet werden.
  • 18 zeigt eine Ausdehnung des ersten Grabens 1701 durch ein Entfernen der freiliegenden Teile des ersten Belags 1503 (z. B. der Teile, die nach dem Herstellen des ersten Grabens 1701 nicht von dem ersten Gatemaskenmaterial 96 bedeckt sind). Bei einer Ausführungsform können die freiliegenden Teile des ersten Belags 1503 unter Verwendung eines oder mehrerer Ätzprozesse, wie etwa einer Nassätzung, die ein für das Material des ersten Belags 1503 selektives Ätzmittel verwendet, entfernt werden. Es kann jedoch jeder geeignete Prozess verwendet werden.
  • Durch Herstellen des ersten Gatemaskenmaterials 96 und des ersten Belags 1503 und anschließendes Aussparen des ersten Gatemaskenmaterials 96 und des ersten Belags 1503 kann die erste Gatemaske 1801 hergestellt werden. Bei einer Ausführungsform wird die erste Gatemaske 1801 (nach dem Aussparen) von der Oberseite der Gate-Dichtungsabstandshalter 80 um einen zweiten Abstand D2 ausgespart. Es kann jedoch jeder geeignete Abstand verwendet werden.
  • 19 zeigt das Abscheiden eines zweiten Belags 1901 in dem ersten Graben 1701. Bei einer Ausführungsform kann der zweiter Belag 1901 ein dielektrisches Material sein, das eine ausgezeichnete Beständigkeit gegenüber späteren Ätzungen bietet, wie etwa Hafniumoxid (HfO2), Silizium-Kohlenstoff-Nitrid (SiCN), Siliziumoxidcarbonitrid (SiCON), Kombinationen davon oder dergleichen. Das Material des zweiten Belags 1901 kann unter Verwendung eines Abscheidungsprozesses, wie etwa Atomlagenabscheidung, chemische Aufdampfung, physikalische Aufdampfung, Kombinationen davon oder dergleichen, bis zu einer Dicke von zwischen etwa 2 nm und etwa 6 nm abgeschieden werden. Es kann jedoch jedes geeignete Material, jede geeignete Dicke und jedes geeignete Abscheidungsverfahren verwendet werden.
  • Durch Abscheiden des zweiten Belags 1901 in dem ersten Graben 1701 werden die Abmessungen des ersten Grabens 1701 verringert. Bei einer besonderen Ausführungsform kann der erste Graben 1701 nach dem Abscheiden des zweiten Belags 1901 eine Tiefe mit einem dritten Abstand D3 von zwischen etwa 4 nm und etwa 48 nm sowie eine erste Breite W1 von zwischen etwa 3 nm und etwa 500 nm haben. Mit diesen Abmessungen hat der erste Graben 1701 ein erstes Seitenverhältnis von zwischen etwa 16 und etwa 0,008. Es können jedoch alle geeigneten Abmessungen verwendet werden.
  • 20 zeigt, dass nach dem Abscheiden des zweiten Belags 1901 ein zweites Gatemaskenmaterial 2001 abgeschieden werden kann, um den ersten Graben 1701 zu füllen und/oder zu überfüllen. Bei einer Ausführungsform kann das zweite Gatemaskenmaterial 2001 ein dielektrisches Material, wie etwa SiOC, SiCO, SiOCN, Kombinationen davon oder dergleichen, sein. Außerdem kann das zweite Gatemaskenmaterial 2001 unter Verwendung eines Abscheidungsprozesses abgeschieden werden, der ein ausgezeichnetes Spaltfüllvermögen aufweist, wie etwa fließfähige CVD, ein Aufschleuderprozess, Kombinationen davon oder dergleichen.
  • 21 zeigt, dass nachdem das zweite Gatemaskenmaterial 2001 abgeschieden worden ist, das zweite Gatemaskenmaterial 2001 dann planarisiert wird, um überschüssige Teile des zweiten Gatemaskenmaterials 2001 zu entfernen. Bei diesem Planarisierungsschritt wird jedoch das zweite Gatemaskenmaterial 2001 so planarisiert, dass es koplanar mit dem zweiten Belag 1901 (nicht mit den Gate-Dichtungsabstandshaltern 80) ist. Bei einer Ausführungsform kann das zweite Gatemaskenmaterial 2001 unter Verwendung eines Planarisierungsprozesses, wie etwa chemisch-mechanisches Polieren, Schleifen, Rückätzen, Kombinationen davon oder dergleichen, planarisiert werden, um überschüssige Teile des zweiten Gatemaskenmaterials 2001, die sich über dem zweiten Belag 1901 erstrecken, zu entfernen. Es kann jedoch jedes geeignete Verfahren verwendet werden.
  • 22 zeigt das Entfernen eines Teils des zweiten Gatemaskenmaterials 2001, um einen zweiten Graben 2201 herzustellen. Bei einer Ausführungsform kann das zweite Gatemaskenmaterial 2001 unter Verwendung eines oder mehrerer Ätzprozesse, wie etwa eines reaktiven Ionenätzprozesses, eine Nassätzprozesses, Kombinationen davon oder dergleichen, ausgespart werden, wobei der eine oder die mehreren Ätzprozesse Ätzmittel verwenden, die selektiv für das zweite Gatemaskenmaterial 2001 sind. Es kann jedoch jeder geeignete Prozess verwendet werden.
  • Bei einer Ausführungsform kann der zweite Graben 2201 so hergestellt werden, dass er einen dritten Abstand D3 von zwischen etwa 5 nm und etwa 30 nm hat. Wenn der dritte Abstand D3 größer als etwa 30 nm ist, würde während des späteren Herstellungsprozesses, wie etwa Tempern, ein Hohlraum auftreten. Wenn der dritte Abstand D3 kleiner als 5 nm ist, könnte der darunter befindliche zweite Belag 1901 beschädigt werden, da das zweite Gatemaskenmaterial 2001 nicht ausreichend dick ist, um ihn zu schützen.
  • 23 zeigt eine Abscheidung eines dritten Belags 2301, um den zweiten Graben 2201 zu füllen und/oder zu überfüllen. Bei einer Ausführungsform kann der dritte Belag 2301 das gleiche Material wie der zweite Belag 1901 (z. B. HfO2) sein, das unter Verwendung eines ähnlichen Abscheidungsverfahrens (z. B. Atomlagenabscheidung) abgeschieden wird, obwohl jedes geeignete Material und jedes geeignete Herstellungsverfahren verwendet werden kann. Von daher kann es bei einigen Ausführungsformen keine klare Unterscheidungsgrenze zwischen dem dritten Belag 2301 und dem zweiten Belag 1901 geben, was in 23 und in späteren Figuren durch die Strichlinie gezeigt ist.
  • 24 zeigt, dass nachdem der dritte Belag 2301 abgeschieden worden ist, der dritte Belag 2301 und der zweite Belag 1901 dann planarisiert werden, um überschüssige Teile des dritten Belags 2301 und des zweiten Belag 1901 zu entfernen und zu bewirken, dass der dritte Belag 2301 und der zweite Belag 1901 koplanar mit den Gate-Dichtungsabstandshaltern 80 sind. Bei einer Ausführungsform können der dritte Belag 2301 und der zweite Belag 1901 unter Verwendung eines Planarisierungsprozesses, wie etwa chemisch-mechanisches Polieren, Schleifen, Rückätzen, Kombinationen davon oder dergleichen, planarisiert werden, um überschüssige Teile des dritten Belags 2301 und des zweiten Belags 1901 zu entfernen, die sich über den Gate-Dichtungsabstandshaltern 80 erstrecken. Es kann jedoch jedes geeignete Verfahren verwendet werden.
  • 25 zeigt, dass nachdem der dritte Belag 2301 und der zweite Belag 1901 planarisiert worden sind, das Material des dritten Belags 2301 und des zweiten Belags1901 kristallisiert werden kann, um seine Beständigkeit gegenüber Ätzprozessen zu verbessern und gleichzeitig das Material des zweiten Gatemaskenmaterials 2001 zu verdichten. Bei einer Ausführungsform kann das Material des dritten Belags 2301 und des zweiten Belags 1901 unter Verwendung eines Temperprozesses kristallisiert werden, wobei das Material des zweiten Belags 1901 bei einer Temperatur von zwischen etwa 700 °C und etwa 900 °C für eine Zeit von zwischen etwa 30 Sekunden und etwa 3 Minuten getempert wird. Es kann jedoch jedes geeignete Verfahren zum Kristallisieren des dritten Belags2301 und des zweiten Belags 1901 verwendet werden.
  • Durch Kristallisieren des zweiten Belags 1901 und des dritten Belags 2301 wird eine erste Verkappungsschicht 2501 hergestellt. Diese erste Verkappungsschicht 2501 umfasst eine kristallisierte Kern-/Schale-Spaltfüll-Hartmaske, mit der zum Schutz darunter befindlicher Strukturen beigetragen werden kann. Außerdem kann unter Verwendung des vorgestellten Herstellungsprozesses die kristallisierte Kern-/Schale-Spaltfüll-Hartmaske ohne Nähte oder Hohlräume hergestellt werden, die die Wirksamkeit der Hartmaske verringern können. Von daher kann eine bessere Isolation mit weniger Defekten erzielt werden.
  • 26 zeigt den Beginn einer anderen Ausführungsform, bei der die erste Verkappungsschicht 2501 (z. B. die kristallisierte Kern-/Schale-Spaltfüll-Hartmaske) ohne Hohlräume oder Nähte hergestellt werden kann. Statt Verwendung eines verbesserten Spaltfüllverfahrens (z. B. fließfähige CVD oder ein Schleuderprozess, wie vorstehend unter Bezugnahme auf 20 beschrieben worden ist) wird bei dieser Ausführungsform jedoch das Material des zweiten Gatemaskenmaterials 2001 unter Verwendung eines Abscheidungsprozesses, wie etwa Atomlagenabscheidung, chemische Aufdampfung, physikalische Aufdampfung, Kombinationen davon oder dergleichen, abgeschieden. Weil jedoch der erste Graben 1701 mit der ersten Breite W1 und dem dritten Abstand D3 (und folglich dem ersten Seitenverhältnis) wie vorstehend beschrieben unter Verwendung eines dieser Prozesse (statt der vorstehend beschriebenen verbesserten Spaltfüllverfahren) hergestellt worden ist, wird ein Teil des zweiten Gatemaskenmaterials 2001 entlang einem untersten Teil des ersten Grabens 1701 verschmelzen, ohne entlang einem obersten Teil des ersten Grabens 1701 zu verschmelzen, da das zweite Gatemaskenmaterial 2001 von jeder Seitenwand aus aufgewachsen wird. Von daher kann sich ein erster Hohlraum 2601 oder eine Naht in einem ersten Teil 2603 des zweiten Gatemaskenmaterials 2001 bilden, während der erste Hohlraum 2601 oder die Naht in einem zweiten Teil 2605 des zweiten Gatemaskenmaterials 2001 möglicherweise nicht vorhanden sind (wobei z. B. das Material, das von den Seitenwänden aus aufgewachsen wird, tatsächlich verschmilzt). Aus Gründen der Einfachheit und Klarheit sind der erste Teil 2603 und der zweite Teil 2605 des zweiten Gatemaskenmaterials 2001 in 26 durch eine Strichlinie als getrennt voneinander gezeigt, obwohl ein physisches Anzeichen der Trennung vorhanden sein kann oder auch nicht vorhanden sein kann.
  • 27 zeigt, dass bei einer Ausführungsform, bei welcher der erste Hohlraum 2601 in dem oberen ersten Teil 2603 des zweiten Gatemaskenmaterial 2001 hergestellt wird, das zweite Gatemaskenmaterial 2001 durch Entfernen mindestens des Materials des ersten Teils 2603 ausgespart wird. Von daher wird durch Entfernen des ersten Teils 2603 des zweiten Gatemaskenmaterials 2001, wo der erste Hohlraum 2601 vorhanden ist, der erste Hohlraum 2601 zusammen mit dem ersten Teil 2603 des zweiten Gatemaskenmaterials 2001 entfernt.
  • Bei einer Ausführungsform kann das Aussparen des Materials des ersten Teils 2603 des zweiten Gatemaskenmaterials 2001 unter Verwendung eines ersten Ätzprozesses, wie etwa eines Trocken- oder eines Nassätzprozesses, durchgeführt werden kann. Bei einer Ausführungsform, bei der zum Beispiel ein Trockenätzprozess verwendet wird, kann ein Ätzprozess, wie etwa reaktives Ionenätzen mit Ätzmitteln, die selektiv für das Material des zweiten Gatemaskenmaterials 2001 sind, wie etwa ein fluor-/chlor-basiertes Gas zusammen mit den gewünschten Trägergasen oder Verdünnungsgasen, wie etwa Stickstoff und/oder Wasserstoff, verwendet werden. Außerdem kann das zweite Gatemaskenmaterial 2001 bis zu einem Punkt unter dem ersten Hohlraum 2601, wie etwa einem vierten Abstand D4 von zwischen etwa 2 nm und etwa 40 nm, ausgespart werden, während der erste Graben 1701 auf die erste Breite W1 zurückgebracht wird. Von daher kann nach dem Aussparen des ersten Teils 2603 des zweiten Gatemaskenmaterial 2001 der erste Graben 1701 ein zweites Seitenverhältnis aufweisen, das kleiner als das erste Seitenverhältnis ist, wo das zweite Seitenverhältnis zum Beispiel zwischen etwa 13,3 und etwa 0,004 liegt. Es kann jedoch jedes geeignete Verfahren verwendet werden, um das Material des ersten Teils 2603 des zweiten Gatemaskenmaterials 2001 auszusparen und den ersten Hohlraum 2601 zu entfernen, und jeder geeignete Abstand kann verwendet werden.
  • Nachdem der erste Ätzprozess durchgeführt worden ist, um den ersten Teil 2603 des zweiten Gatemaskenmaterials 2001 und den ersten Hohlraum 2601 zu entfernen, kann falls gewünscht optional eine Nassreinigung durchgeführt werden, um unerwünschte aus dem ersten Ätzprozess resultierende Nebenprodukte zu entfernen. Bei einer Ausführungsform kann die Nassreinigung mit einem Nassätzprozess durchgeführt werden, der Ätzmittel verwendet, die für die Nebenprodukte selektiv sind, wie etwa verdünnten Fluorwasserstoff, Phosphorsäure (H3PO4), Schwefelsäure (H3SO4), Kombinationen davon oder dergleichen. Es kann jedoch jeder geeignete Reinigungsprozess verwendet werden.
  • 28 zeigt, dass nachdem der erste Hohlraum 2601 entfernt worden ist, ein dritter Teil 2801 des zweiten Gatemaskenmaterials 2001 abgeschieden wird, um den zweiten Graben 1701 über dem zweiten Teil 2605 des zweiten Gatemaskenmaterials 2001 zu füllen und/oder zu überfüllen. Bei einer Ausführungsform kann der dritte Teil 2801 des zweiten Gatemaskenmaterials 2001 unter Verwendung von ähnlichen Materialien und Verfahren, die für den ersten Teil 2603 des zweiten Gatemaskenmaterials 2001 und den zweiten Teil 2605 des zweiten Gatemaskenmaterials 2001 verwendet worden sind und vorstehend unter Bezugnahme auf 26 beschrieben worden sind, abgeschieden werden. Es können jedoch alle geeigneten Verfahren und Materialien verwendet werden.
  • Außerdem wird durch Herstellen des ersten Teils 2603 mit dem ersten Hohlraum 2601 und dann Entfernen des ersten Hohlraums 2601, das Gesamtseitenverhältnis des ersten Grabens 1701 von einem ersten Seitenverhältnis auf ein zweites Seitenverhältnis verringert. Mit diesem verringerten zweiten Seitenverhältnis kann die Abscheidung des dritten Teils 2801 des zweiten Gatemaskenmaterials 2001 ohne die Bildung von Hohlräumen (z. B. den ersten Hohlraum 2601) in dem dritten Teil 2801 des zweiten Gatemaskenmaterials 2001 durchgeführt werden. Von daher wird das gesamte zweite Gatemaskenmaterial 2001 (z. B. der zweite Teil 2605 und der dritte Teil 2801) ohne Hohlräume hergestellt.
  • Nachdem das zweite Gatemaskenmaterial 2001 ohne Hohlräume hergestellt worden ist, können die restlichen Herstellungsschritte, die vorstehend unter Bezugnahme auf die 21-25 beschrieben worden sind, durchgeführt werden, um die Verkappungsschicht 2501 herzustellen. Zum Beispiel kann das zweite Gatemaskenmaterial 2001 ausgespart werden, der dritter Belag 2301 kann in die Aussparung abgeschieden werden, der dritte Belag 2301 und der zweite Belag 1901 können planarisiert werden, und der dritte Belag 2301 und der zweite Belag 1901 können, wie vorstehend unter Bezugnahme auf die 21-25 beschrieben worden ist, kristallisiert werden. Es kann jedoch jedes geeignete Verfahren verwendet werden.
  • Durch Verwendung von mehreren Abscheidungsprozessen zusammen mit einem Entfernen des ersten Hohlraums 2601 kann das zweite Gatemaskenmaterial 2001 wieder hergestellt werden, ohne dass es Hohlräume oder andere Defekte aufweist. Bei dieser Ausführungsform kann das Ziel der Vermeidung von Hohlräumen jedoch ohne die Verwendung von speziellen Abscheidungsprozessen erreicht werden. Von daher kann eine breitere Vielzahl von Abscheidungsprozessen verwendet werden, um die gewünschte Verringerung von Hohlräumen und Defekten zu erzielen.
  • Die 29-31 zeigen eine andere Ausführungsform, bei der das zweite Gatemaskenmaterial 2001 unter Verwendung der Abscheidung des ersten Teils 2603 und des dritten Teils 2801 ohne Hohlräume hergestellt wird. Bei dieser Ausführungsform jedoch wird der erste Teil 2603 konform abgeschieden, sodass das abgeschiedene Material nicht in dem ersten Graben 1701 verschmilzt. Von daher wird der zweite Teil 2605 des zweiten Gatemaskenmaterials 2001 nicht wie vorstehend unter Bezugnahme auf 26 beschrieben hergestellt.
  • Zunächst unter Bezugnahme auf 29 wird bei dieser Ausführungsform der erste Teil 2603 des zweiten Gatemaskenmaterial 2001 unter Verwendung eines konformen Abscheidungsprozesses, wie etwa eines Atomlagenabscheidungsprozesses abgeschieden. Außerdem wird der erste Teil 2603 des zweiten Gatemaskenmaterials 2001 bis zu einer Dicke abgeschieden, die nicht ausreicht, dass das Material des ersten Teils 2603 entlang einem untersten Teil des ersten Grabens 1701 verschmilzt, wie etwa eine Dicke von zwischen etwa 1 nm und etwa 8 nm. Von daher hat der erste Graben 1701 an diesem Punkt des Herstellungsprozesses eine obere Öffnung, die eine zweite Breite W2 von zwischen etwa 0,5 nm und etwa 500 nm aufweist. Es kann jedoch jede geeignete Dicke und jede geeignete Breite verwendet werden.
  • 30 zeigt, dass nachdem der erste Teil 2603 des zweiten Gatemaskenmaterials 2001 konform abgeschieden worden ist, ein Behandlungsprozess (in 30 durch die mit 3001 gekennzeichneten Wellenlinien dargestellt) verwendet wird, um den ersten Teil 2603 des zweiten Gatemaskenmaterial 2001 umzuformen, bevor weitere Abscheidungen erfolgen. Bei einer Ausführungsform kann der Behandlungsprozess 3001 eine chemische Behandlung, wie etwa eine Plasmabehandlung sein, die erste Vorläufer verwendet, um Teile des zweiten Gatemaskenmaterials 2001 zu verdichten, und (entweder gleichzeitig oder nacheinander) auch zweite Vorläufer verwendet, um Teile des zweiten Gatemaskenmaterial 2001 zu ätzen. Bei einer besonderen Ausführungsform können die ersten Vorläufer (z. B. die Verdichtungsvorläufer) Vorläufer wie etwa Argon, Stickstoff, Helium, Kombinationen davon oder dergleichen sein, während die zweiten Vorläufe (z. B. die Ätzvorläufer) Vorläufer wie etwa NF3, HF, Ammoniak (NH3), H2, O2, Kombinationen davon (z. B. NF3 + HF oder NF3 + NH3) oder dergleichen, sein können. Es kann jedoch jeder geeignete Vorläufer verwendet werden.
  • Unter Verwendung des Behandlungsprozesses 3001 wird der erste Teil 2603 des zweiten Gatemaskenmaterials 2001 umgeformt, sodass er ein „V“-förmiges Profil aufweist. Insbesondere ergibt sich das Profil daraus, dass die oberen Ecken des ersten Teils 2603 (z. B. die Ecken, die sich außerhalb der Gate-Dichtungsabstandshalter 80 befinden) zum Verdichten gebracht werden (indem sie z. B. den ersten Vorläufern ausgesetzt werden) und mit einer ersten Ätzrate entfernt werden (indem sie z. B. den zweiten Vorläufern ausgesetzt werden), während Teile des ersten Teils 2603, die sich an einem untersten Teil des ersten Grabens 1703 befinden, verdichtet und mit einer zweiten Ätzrate, die kleiner als die erste Ätzrate ist, entfernt werden (bewirkt durch die Gas-/Plasma-Konzentrationsverteilung mit einer hohen Konzentration in der Nähe der oberen Ecken und einer niedrigen Konzentration in dem ersten Graben 1701). Es kann jedoch jeder geeignete Umformprozess verwendet werden.
  • Durch Verwendung des Behandlungsprozesses 3001 zum Umformen des obersten Teils des ersten Grabens 1701 ist der oberste Teil des ersten Grabens 1701 nach dem Behandlungsprozess 3001 jedoch breiter als er vor dem Behandlungsprozess 3001 war. Von daher kann der erste Graben 1701 jetzt eine obere Öffnung haben, die eine dritte Breite W3 von zwischen etwa 3 nm und etwa 500 nm hat. Dementsprechend hat der erste Graben 1701 mit der dritten Breite W3 eine Form, mit der eine Hohlraumbildung während der späteren Abscheidungsprozesse besser vermieden wird.
  • 31 zeigt, dass nachdem der erste Teil 2603 umgeformt worden ist, der dritte Teil 2801 des zweiten Gatemaskenmaterials 2001 abgeschieden wird, um den Rest des zweiten Grabens 1701 zu füllen und/oder zu überfüllen. Bei einer Ausführungsform kann der dritte Teil 2801 des zweiten Gatemaskenmaterials 2001 unter Verwendung von ähnlichen Materialien und Verfahren abgeschieden werden, die für den ersten Teil 2603 des zweiten Gatemaskenmaterial 2001 verwendet worden sind und vorstehend unter Bezugnahme auf 26 beschrieben worden sind. Es kann jedoch jedes geeignete Verfahren und jedes geeignete Material verwendet werden.
  • Außerdem kann durch das Umformen des ersten Teils 2603 des zweiten Gatemaskenmaterials 2001 vor dem Abscheiden des dritten Teils 2801 das zweite Gatemaskenmaterial 2001 durch Abscheiden sowohl des ersten Teils 2603 als auch des dritten Teils 2801 hergestellt werden, während gleichzeitig die Bildung von Hohlräumen und/oder Nähten vermieden wird. Ohne die Hohlräume oder Nähte kann das zweite Gatemaskenmaterial 2001 mit der ersten Gatemaske 1801 zusammenwirken und die Gateelektrode 94 während späterer Herstellungsprozesse besser isolieren.
  • Nachdem das zweite Gatemaskenmaterial 2001 ohne die Hohlräume hergestellt worden ist, können die restlichen Herstellungsschritte durchgeführt werden, die vorstehend unter Bezugnahme auf die 21-25 beschrieben worden sind, um die Verkappungsschicht 2501 herzustellen. Zum Beispiel kann das zweite Gatemaskenmaterial 2001 ausgespart werden, der dritte Belag 2301 kann in die Aussparung abgeschieden werden, der dritte Belag 2301 und der zweite Belag 1901 können planarisiert werden, und der dritte Belag 2301 und der zweite Belag 1901 können kristallisiert werden, wie das vorstehend unter Bezugnahme auf die 21-25 beschrieben worden ist.
  • Die 32-33 zeigen noch eine andere Ausführungsform, bei der die ersten Hohlräume 2601 hergestellt und dann entfernt werden. Zunächst unter Bezugnahme auf 32 wird bei dieser Ausführungsform das zweite Gatemaskenmaterial 2001 mit dem ersten Teil 2603 (zusammen mit dem ersten Hohlraum 2601) und dem zweiten Teil 2605 abgeschieden, wie vorstehend unter Bezugnahme auf die 26 beschrieben worden ist. Zum Beispiel wird das zweite Gatemaskenmaterial 2001 unter Verwendung eines Abscheidungsprozesses, wie etwa Atomlagenabscheidung, chemische Aufdampfung, physikalische Aufdampfung, Kombinationen davon oder dergleichen, abgeschieden. Durch Verwendung eines dieser Prozesse (statt der verbesserten Spaltfüllverfahren) und Fortsetzung des Abscheidungsprozesses nach der vorstehend unter Bezugnahme auf 29 beschriebenen Ausführungsform, wird beim Abscheiden des zweiten Gatemaskenmaterials 2001 wieder der erste Hohlraum 2601 oder die Naht in dem ersten Teil 2603 des zweiten Gatemaskenmaterials 2001 gebildet, da Material von beiden Seiten des zweiten Grabens 1701 aus aufgewachsen wird.
  • Bei dieser Ausführungsform wird der Abscheidungsprozess fortgesetzt, bis der erste Hohlraum 2601 eine Breite hat, die in einem späteren Prozess geschlossen werden kann (nachstehend unter Bezugnahme auf 33 beschrieben). Zum Beispiel kann bei einer Ausführungsform der Abscheidungsprozess fortgesetzt werden, bis der erste Hohlraum 2601 eine vierte Breite W4 hat, die zwischen etwa 0,5 nm und etwa 1,5 nm beträgt. Wenn der erste Hohlraum 2601 eine vierte Breite W4 hat, die größer als 1,5 nm ist, wird der Spalt in späteren Prozessen nicht geschlossen. Es kann jedoch jede geeignete Breite verwendet werden.
  • Jetzt unter Bezugnahme auf 33 kann bei dieser Ausführungsform ein zweiter Behandlungsprozess (in 33 durch die mit 3301 gekennzeichneten Wellenlinien dargestellt) durchgeführt werden, um das Material des ersten Teils 2603 auszudehnen, den ersten Hohlraum 2601 zu schließen und ein ausgedehntes zweites Gatemaskenmaterial 3303 herzustellen. Bei einer Ausführungsform kann der zweite Behandlungsprozess 3301 ein Temperprozess in einer Umgebung sein, der eine stärkere Ausdehnung des ersten Teils 2603 unterstützt. Bei einer besonderen Ausführungsform kann der zweite Behandlungsprozess 3301 zum Beispiel ein Temperprozess bei einer Temperatur von zwischen etwa 300 °C und etwa 900 °C in einer Umgebungsatmosphäre, die Wasserdampf, O2, N2, Kombinationen davon oder dergleichen aufweist, für eine Zeit von zwischen etwa 10 Minuten und etwa 600 Minuten sein. Es kann jedoch jeder geeignete Temperprozess und jede geeignete Umgebung verwendet werden.
  • Nachdem die ersten Hohlräume 2601 geschlossen worden sind, können die restlichen Herstellungsschritte durchgeführt werden, wie das vorstehend unter Bezugnahme auf die 21-25 beschrieben worden ist, um die Verkappungsschicht 2501 herzustellen. Zum Beispiel kann das ausgedehnte zweite Gatemaskenmaterial 3303 ausgespart werden, der dritte Belag 2301 kann in die Aussparung abgeschieden werden, der dritte Belag 2301 und der zweite Belag 1901 können planarisiert werden und der dritte Belag 2301 und der zweite Belag 1901 können kristallisiert werden, wie das vorstehend unter Bezugnahme auf die 22-25 beschrieben worden ist.
  • Unter Bezugnahme auf die 34A und 34B wird, nachdem der dritte Belag 2301 und der zweite Belag 1901 kristallisiert worden sind (unabhängig davon, welche der vorstehend beschriebenen Ausführungsformen verwendet worden ist), ein zweites ILD 108 über dem ersten ILD 88 abgeschieden. Bei einigen Ausführungsformen ist das zweite ILD 108 eine fließfähige Schicht, die mit einem fließfähigen CVD-Verfahren hergestellt wird. Bei einigen Ausführungsformen wird das zweite ILD 108 aus einem dielektrischen Material, wie etwa PSG, BSG, BPSG, USG oder dergleichen, hergestellt und kann mit jedem geeigneten Verfahren, wie etwa CVD und PECVD, abgeschieden werden. Die später hergestellten Gatekontakte 110 durchdringen das zweite ILD 108, die erste Gatemaske 1801 und die erste Verkappungsschicht 2501, um die Oberseite der ausgesparten Gateelektrode 94 zu kontaktieren.
  • In den 34A, 34B und 34C werden Gatekontakte 110 und Source-/Drain-Kontakte 112 durch das zweite ILD 108 und das erste ILD 88 gemäß einigen Ausführungsformen hergestellt. Öffnungen für die Source-/Drain-Kontakte 112 werden durch das erste ILD 88 und das zweite ILD 108 hergestellt, und Öffnungen für den Gatekontakt 110 werden durch das zweite ILD 108, die erste Gatemaske 1801 und die erste Verkappungsschicht 2501 hergestellt. Die Öffnungen können unter Verwendung geeigneter Fotolithografie- und Ätzverfahren hergestellt werden. Ein Belag (nicht dargestellt), wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material werden in den Öffnungen hergestellt. Der Belag kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Cobalt, Aluminium, Nickel, oder dergleichen sein. Ein Planarisierungsprozess, wie etwa eine CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberseite des ILD 108 zu entfernen. Der verbliebene Belag und das verbliebene leitfähige Material bilden die Source-/Drain-Kontakte 112 und die Gatekontakte 110 in den Öffnungen. Ein Temperprozess kann durchgeführt werden, um ein Silizid an der Grenzfläche zwischen den epitaxialen Source-/Drain-Bereichen 82 und den Source-/Drain-Kontakten 112 zu bilden. Die Source-/Drain-Kontakte 112 sind physisch und elektrisch mit den epitaxialen Source-/Drain-Bereichen 82 gekoppelt, und die Gatekontakte 110 sind physisch und elektrisch mit den Gateelektroden 106 gekoppelt. Die Source-/Drain-Kontakte 112 und die Gatekontakte 110 können in unterschiedlichen Prozessen hergestellt werden oder können in dem gleichen Prozess hergestellt werden. Die Gatekontakte 110 und die Source-/Drain-Kontakte 112 sind zwar als Kontakte dargestellt, die in den gleichen Querschnitten hergestellt werden, aber es dürfte wohlverstanden sein, dass sie jeweils in unterschiedlichen Querschnitten hergestellt werden können, sodass ein Kurzschließen der Kontakte verhindert wird.
  • 34C ist eine Nahansicht des mit Strichlinien gekennzeichneten Kästchens 3401 in 34B. Wie in dieser Figur ersichtlich ist, erstrecken sich die Gatekontakte 110 durch den dritten Belag 2301, das zweite Gatemaskenmaterial 2001 und den zweite Belag 1901. Die Gatekontakte 110 erstrecken sich außerdem durch das erste Gatemaskenmaterial 96 und den ersten Belag 1503, um die darunter befindliche Gateelektrode 94 zu kontaktieren.
  • Die offenbarten FinFET-Ausführungsformen könnten auch auf Nanostrukturvorrichtungen, wie etwa Nanostruktur-Feldeffekttransistoren (NSFETs) (z. B. Nanolagen-, Nanodraht-, Gate-all-around-Feldeffekttransistoren oder dergleichen) angewendet werden. Bei einer NSFET-Ausführungsform werden die Finnen durch Nanostrukturen ersetzt, die durch Strukturieren eines Stapels von abwechselnden Schichten von Kanalschichten und Opferschichten hergestellt werden. Dummy-Gatestapel und Source-/Drain-Bereiche werden auf ähnliche Weise, wie in den vorstehenden Ausführungsformen beschrieben worden ist, hergestellt. Nachdem die Dummy-Gatestapel entfernt worden sind, können die Opferschichten in den Kanalbereichen teilweise oder vollständig entfernt werden. Die Ersatzgatestrukturen werden auf ähnliche Weise, wie in den vorstehenden Ausführungsformen beschrieben worden ist, hergestellt, die Ersatzgatestrukturen können Öffnungen, die durch das Entfernen der Opferschichten zurückgelassen worden sind, teilweise oder vollständig füllen, und die Ersatzgatestrukturen können die Kanalschichten in den Kanalbereichen der NSFET-Vorrichtungen teilweise oder vollständig umschließen. ILDs und Kontakte zu den Ersatzgatestrukturen und den Source-/Drain-Bereiche können auf ähnliche Weise, wie in den vorstehenden Ausführungsformen beschrieben worden ist, hergestellt werden. Eine Nanostruktur kann so hergestellt werden, wie in der Veröffentlichung der US-Patentanmeldung Nr. 2016/0365414 offenbart wird, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • Durch Herstellen der ersten Verkappungsschicht 2501 auf die beschriebene Weise kann die erste Verkappungsschicht 2501 hergestellt werden, ohne dass die endgültige Struktur Hohlräume aufweist. Von daher können die kristallisierten Materialien verwendet werden, um die gewünschte Ätzbeständigkeit zu erzielen, während die Defekte, die mit durch Volumenschrumpfung und Oberflächenspannungsgleichgewicht verursachten Hohlräumen in Zusammenhang stehen, vermieden werden. Von daher kann ein Herstellungsprozess mit weniger Defekten erzielt werden.
  • Gemäß einer Ausführungsform ein Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Herstellen einer Gatestruktur in einem Gategraben, wobei die Gatestruktur eine Gateelektrode und eine erste Gatemaske, die sich über der Gateelektrode befindet, aufweist; Herstellen einer ersten Belagschicht in dem Gategraben über der Gatestruktur; Herstellen eines zweiten Gatemaskenmaterials in dem Gategraben und über der ersten Belagschicht; Ätzen des zweiten Gatemaskenmaterials, sodass eine Oberseite des zweiten Gatemaskenmaterials niedriger als eine Oberseite der ersten Belagschicht ist; Herstellen einer zweiten Belagschicht, die sich über der ersten Belagschicht und dem zweiten Gatemaskenmaterial befindet; und Durchführen eines Kristallisierungsprozesses auf der ersten Belagschicht und der zweiten Belagschicht. Bei einer Ausführungsform umfasst das Herstellen des zweiten Gatemaskenmaterials weiterhin Folgendes: Abscheiden eines ersten Teils des zweiten Gatemaskenmaterials über einem zweiten Teil des zweiten Gatemaskenmaterials, wobei nach dem Abscheiden des ersten Teils der erste Teil einen Hohlraum an einer ersten Stelle hat und der zweite Teil des zweiten Gatemaskenmaterials keine Hohlräume hat; Entfernen des ersten Teils des zweiten Gatemaskenmaterials bis zu einem Punkt unter der ersten Stelle, wobei nach dem Entfernen der erste Teil des zweiten Gatemaskenmaterials keine Hohlräume hat; und Abscheiden eines dritten Teils des zweiten Gatemaskenmaterials nach dem Entfernen des ersten Teils. Bei einer Ausführungsform umfasst das Herstellen des zweiten Gatemaskenmaterials weiterhin Folgendes: Abscheiden eines ersten Teils des zweiten Gatemaskenmaterials, wobei nach dem Abscheiden des ersten Teils der erste Teil einen Hohlraum hat; und Ausdehnen des ersten Teils, um den Hohlraum zu schließen. Bei einer Ausführungsform wird das Herstellen des zweiten Gatemaskenmaterials zumindest teilweise mit einem fließfähigen Abscheidungsprozess oder einem Aufschleuderprozess durchgeführt. Bei einer Ausführungsform umfasst das Herstellen des zweiten Gatemaskenmaterials weiterhin Folgendes: Abscheiden eines ersten Teils des zweiten Gatemaskenmaterials, wobei das Abscheiden des ersten Teils eine konforme Schicht bildet; Umformen des ersten Teils; und Abscheiden eines zweiten Teils des zweiten Gatemaskenmaterials nach dem Umformen des ersten Teils. Bei einer Ausführungsform wird beim Umformen des ersten Teils der erste Teil in eine V-Form umgeformt. Bei einer Ausführungsform wird das Umformen des ersten Teils zumindest teilweise mit einer Plasmabehandlung durchgeführt.
  • Gemäß einer anderen Ausführungsform ein Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Herstellen einer ersten Gateelektrode über einer Halbleiterfinne; Herstellen einer ersten Verkappungsschicht über der ersten Gateelektrode in einer ersten Öffnung einer dielektrischen Schicht; Herstellen eines ersten Belags in der ersten Öffnung über der ersten Verkappungsschicht; Herstellung eines hohlraumfreien zweiten Gatemaskenmaterials in der ersten Öffnung über dem ersten Belag; und Herstellen eines zweiten Belags in der ersten Öffnung über dem hohlraumfreien zweiten Gatemaskenmaterial. Bei einer Ausführungsform wird das Herstellen des hohlraumfreien zweiten Gatemaskenmaterials zumindest teilweise mit einem fließfähigen Prozess durchgeführt. Bei einer Ausführungsform umfasst das Herstellen des hohlraumfreien zweiten Gatemaskenmaterials weiterhin Folgendes: Herstellen eines ersten Teils des zweiten Gatemaskenmaterials, wobei der erste Teil einen Hohlraum aufweist; und Ätzen des ersten Teils des zweiten Gatemaskenmaterials, um das den Hohlraum umschließende Material zu entfernen; und Herstellen eines zweiten Teils des zweiten Gatemaskenmaterials nach dem Ätzen des ersten Teils. Bei einer Ausführungsform umfasst das Herstellen des hohlraumfreien zweiten Gatemaskenmaterials weiterhin Folgendes: Herstellen eines ersten Teils des zweiten Gatemaskenmaterials, wobei der erste Teil einen Hohlraum aufweist; und Zugeben von Wasser zu dem ersten Teil, um den Hohlraum abzudichten. Bei einer Ausführungsform umfasst das Herstellen des hohlraumfreien zweiten Gatemaskenmaterials weiterhin Folgendes: Herstellen eines konformen ersten Teils des zweiten Gatemaskenmaterials; und Umformen des ersten Teils des zweiten Gatemaskenmaterials; und Herstellen eines zweiten Teils des zweiten Gatemaskenmaterials nach dem Umformen des ersten Teils. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Kristallisieren des ersten Belags und des zweiten Belags. Bei einer Ausführungsform weist der erste Belag Hafniumoxid auf und der zweite Belag weist Hafniumoxid auf.
  • Gemäß noch einer anderen Ausführungsform ein Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren Folgendes umfasst: Herstellen einer Gateelektrode über einer Halbleiterfinne; Herstellen einer ersten Verkappungsschicht über der Gateelektrode; und Herstellen einer zweiten Verkappungsschicht über der ersten Verkappungsschicht, wobei die zweite Verkappungsschicht Folgendes aufweist: einen ersten Belag; ein zweites Verkappungsschichtmaterial, wobei das zweite Verkappungsschichtmaterial frei von Hohlräumen ist; und einen zweiten Belag über dem zweiten Verkappungsschichtmaterial, wobei der zweite Belag koplanar mit einer dielektrischen Schicht ist. Bei einer Ausführungsform weist der erste Belag Hafniumoxid auf. Bei einer Ausführungsform ist der erste Belag kristallisiert. Bei einer Ausführungsform weist der zweite Belag Hafniumoxid auf. Bei einer Ausführungsform ist der zweite Belag kristallisiert. Bei einer Ausführungsform weist die zweite Verkappungsschicht Siliziumoxidcarbid auf.

Claims (16)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer Gatestruktur in einem Gategraben (1701), wobei die Gatestruktur eine Gateelektrode (94) und eine erste Gatemaske (1801), die sich über der Gateelektrode (94) befindet, aufweist; Herstellen einer ersten Belagschicht (1901) in dem Gategraben (1701) über der Gatestruktur; Herstellen eines zweiten Gatemaskenmaterials (2001) in dem Gategraben (1701) und über der ersten Belagschicht (1901); Ätzen des zweiten Gatemaskenmaterials (2001), sodass eine Oberseite des zweiten Gatemaskenmaterials (2001) niedriger als eine Oberseite der ersten Belagschicht (1901) ist; Herstellen einer zweiten Belagschicht (2301), die sich über der ersten Belagschicht (1901) und dem zweiten Gatemaskenmaterial (2001) befindet; wobei das Herstellen des zweites Gatemaskenmaterials (2001) weiterhin Folgendes umfasst: Abscheiden eines ersten Teils (2603) des zweiten Gatemaskenmaterials (2001), wobei nach dem Abscheiden des ersten Teils (2603) der erste Teil (2603) einen Hohlraum (2601) an einer ersten Stelle aufweist; und Ausdehnen des ersten Teils (2603), um den Hohlraum (2601) zu schließen oder Entfernen des ersten Teils (2603) des zweiten Gatemaskenmaterials (2001) bis zu einem Punkt unter der ersten Stelle, wobei nach dem Entfernen der erste Teil (2603) des zweiten Gatemaskenmaterials (2001) keinen Hohlraum (2601) aufweist.
  2. Verfahren nach Anspruch 1, wobei der erste Teil (2603) des zweiten Gatemaskenmaterials (2001) über einem zweiten Teil (2605) des zweiten Gatemaskenmaterials (2001) abgeschieden wird und der zweite Teil (2605) des zweiten Gatemaskenmaterials (2001) keine Hohlräume aufweist.
  3. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen des zweiten Gatemaskenmaterials weiterhin Folgendes umfasst: Abscheiden eines dritten Teils (2801) des zweiten Gatemaskenmaterials (2001) nach dem Entfernen des ersten Teils (2603).
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Herstellen des zweiten Gatemaskenmaterials (2001) zumindest teilweise mit einem fließfähigen Abscheidungsprozess oder einem Aufschleuderprozess durchgeführt wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Verfahren weiterhin umfasst: Durchführen eines Kristallisierungsprozesses auf der ersten Belagschicht (1901) und der zweiten Belagschicht (2301).
  6. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer Gatestruktur in einem Gategraben (1701), wobei die Gatestruktur eine Gateelektrode (94) und eine erste Gatemaske (1801), die sich über der Gateelektrode (94) befindet, aufweist; Herstellen einer ersten Belagschicht (1901) in dem Gategraben (1701) über der Gatestruktur; Herstellen eines zweiten Gatemaskenmaterials (2001) in dem Gategraben (1701) und über der ersten Belagschicht (1901); Ätzen des zweiten Gatemaskenmaterials (2001), sodass eine Oberseite des zweiten Gatemaskenmaterials (2001) niedriger als eine Oberseite der ersten Belagschicht (1901) ist; Herstellen einer zweiten Belagschicht (2301), die sich über der ersten Belagschicht (1901) und dem zweiten Gatemaskenmaterial (2001) befindet, wobei das Herstellen des zweiten Gatemaskenmaterials (2001) weiterhin Folgendes umfasst: Abscheiden eines ersten Teils (2603) des zweiten Gatemaskenmaterials (2001), wobei das Abscheiden des ersten Teils (2603) eine konforme Schicht bildet; Umformen des ersten Teils (2603); und Abscheiden eines dritten Teils (2801) des zweiten Gatemaskenmaterials (2001) nach dem Umformen des ersten Teils (2603).
  7. Verfahren nach Anspruch 6, wobei das Umformen des ersten Teils (2603) den ersten Teil (2603) in eine V-Form umformt.
  8. Verfahren nach Anspruch 6 oder 7, wobei das Umformen des ersten Teils (2603) zumindest teilweise mit einer Plasmabehandlung erfolgt.
  9. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer ersten Gateelektrode (94) über einer Halbleiterfinne; Herstellen einer ersten Verkappungsschicht (1801) über der ersten Gateelektrode (94) in einer ersten Öffnung einer dielektrischen Schicht; Herstellen eines ersten Belags (1901) in der ersten Öffnung über der ersten Verkappungsschicht (1801); Herstellen eines hohlraumfreien zweiten Gatemaskenmaterials (2001) in der ersten Öffnung über dem ersten Belag (1901); und Herstellen eines zweiten Belags (2301) in der ersten Öffnung über dem hohlraumfreien zweiten Gatemaskenmaterial (2001), wobei das Herstellen des hohlraumfreien zweiten Gatemaskenmaterials (2001) weiterhin Folgendes umfasst: Herstellen eines ersten Teils (2603) des zweiten Gatemaskenmaterials (2001), wobei der erste Teil (2603) einen Hohlraum (2601) aufweist; und Zugeben von Wasser zu dem ersten Teil (2603), um den Hohlraum .(2601) abzudichten oder Ätzen des ersten Teils des zweiten Gatemaskenmaterials (2001), um Material, das den Hohlraum (2601) umschließt, zu entfernen.
  10. Verfahren nach Anspruch 9, wobei das Herstellen des hohlraumfreien zweiten Gatemaskenmaterials (2001) zumindest teilweise mit einem fließfähigen Prozess erfolgt.
  11. Verfahren nach Anspruch 9 oder 10, wobei das Herstellen des hohlraumfreien zweiten Gatemaskenmaterials (2001) weiterhin Folgendes umfasst: Herstellen eines dritten Teils (2801) des zweiten Gatemaskenmaterials (2001) nach dem Ätzen des ersten Teils (2603).
  12. Verfahren nach einem der Ansprüche 9 bis 11, das weiterhin Kristallisieren des ersten Belags (1901) und des zweiten Belags (2301) umfasst.
  13. Verfahren nach einem der Ansprüche 9 bis 12, wobei der erste Belag (1901) Hafniumoxid aufweist und der zweite Belag (2301) Hafniumoxid aufweist.
  14. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen einer ersten Gateelektrode (94) über einer Halbleiterfinne; Herstellen einer ersten Verkappungsschicht (1801) über der ersten Gateelektrode (94) in einer ersten Öffnung einer dielektrischen Schicht; Herstellen eines ersten Belags (1901) in der ersten Öffnung über der ersten Verkappungsschicht (1801); Herstellen eines hohlraumfreien zweiten Gatemaskenmaterials (2001) in der ersten Öffnung über dem ersten Belag (1901); und Herstellen eines zweiten Belags (2301) in der ersten Öffnung über dem hohlraumfreien zweiten Gatemaskenmaterial (2001), wobei das Herstellen des hohlraumfreien zweiten Gatemaskenmaterials (2001) weiterhin Folgendes umfasst: Herstellen eines konformen ersten Teils (2603) des zweiten Gatemaskenmaterials (2001); und Umformen des ersten Teils (2603) des zweiten Gatemaskenmaterials (2001); und Herstellen eines dritten Teils (2801) des zweiten Gatemaskenmaterials (2001) nach dem Umformen des ersten Teils (2603).
  15. Verfahren nach Anspruch 14, das weiterhin Kristallisieren des ersten Belags (1901) und des zweiten Belags (2301) umfasst.
  16. Verfahren nach einem der Ansprüche 14 bis 15, wobei der erste Belag (1901) Hafniumoxid aufweist und der zweite Belag (2301) Hafniumoxid aufweist.
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