DE102020119976A1 - Halbleitervorrichtung und verfahren - Google Patents

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Abstract

In einer Ausführungsform weist eine Struktur auf: eine Kontaktätzstoppschicht (CESL) über einem Substrat; eine Finne, die sich durch die CESL erstreckt; ein epitaktisches Source/Drain-Gebiet in der Finne, wobei sich das epitaktische Source/Drain-Gebiet durch die CESL erstreckt; ein Silicid, das mit oberen Facetten des epitaktischen Source/Drain-Gebiets in Kontakt steht; einen Source/Drain-Kontakt, der mit dem Silicid, unteren Facetten des epitaktischen Source/Drain-Gebiets und einer ersten Oberfläche der CESL in Kontakt steht; und eine Zwischenschicht-Dielektrikumschicht (ILD-Schicht), die den Source/Drain-Kontakt umgibt, wobei die ILD-Schicht mit der ersten Oberfläche der CESL in Kontakt steht.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Halbleitervorrichtungen werden in einer Reihe von elektronischen Anwendungen verwendet, wie zum Beispiel in Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden typischerweise durch aufeinanderfolgendes Abscheiden von Isolier- oder dielektrischen Schichten, leitfähigen Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithografie gebildet, um Schaltungskomponenten und Elemente darauf zu bilden.
  • Die Halbleiterindustrie verbessert ständig die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren, usw.) durch ständige Verringerungen in minimaler Merkmalgröße, wodurch mehr Komponenten in einer bestimmten Fläche integriert werden können. Wenn jedoch die minimalen Merkmalgrößen verringert sind, entstehen zusätzliche Probleme, die behandelt werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht ein Beispiel eines FinFET in einer dreidimensionalen Ansicht gemäß manchen Ausführungsformen.
    • 2, 3, 4, 5 und 6 sind dreidimensionale Ansichten von Zwischenstufen in der Herstellung von FinFETs gemäß manchen Ausführungsformen.
    • 7A, 7B, 8A, 8B, 9A, 9B, 10A, 10B, 11A, 11B, 12A, 12B, 12C, 12D, 13A, 13B, 14A, 14B, 15A und 15B sind Querschnittsansichten weiterer Zwischenstufen in der Herstellung von FinFETs gemäß manchen Ausführungsformen.
    • 16A und 16B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen.
    • 17A und 17B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen.
    • 18A und 19B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen.
    • 19 ist eine Querschnittsansicht von FinFETs gemäß manchen anderen Ausführungsformen.
    • 20 ist eine Querschnittsansicht von FinFETs gemäß manchen anderen Ausführungsformen.
    • 21A und 21B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale der Erfindung vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Diese sind natürlich lediglich Beispiele und nicht als Einschränkung gedacht. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal gebildet sein können, so dass das erste und zweite Merkmal nicht in direktem Kontakt sein mögen. Zusätzlich kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und legt selbst kein Verhältnis zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen fest.
  • Ferner können raumbezogene Begriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „oberer“ und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) zu beschreiben, die in den Figuren dargestellt sind. Die raumbezogenen Begriffe sollen unterschiedliche Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Orientierung beinhalten. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden.
  • Gemäß manchen Ausführungsformen wird eine Kontaktätzstoppschicht (CESL) gebildet, bevor epitaktische Source/Drain-Gebiete eines FinFET gebildet werden. Zum Beispiel kann die CESL abgeschieden werden, bevor die Finnen des FinFET in einem Fin-Last-Prozess gebildet werden. Da die epitaktischen Source/Drain-Gebiete nach der CESL gebildet werden, liegt die CESL somit unter den facettierten Oberflächen der epitaktischen Source/Drain-Gebiete. Während eines anschließenden Kontaktbildungsprozesses kann (können) eine darüberliegende Zwischenschicht-Dielektrikumschicht(en) (ILD-Schicht(en)) überätzt werden, um Kontaktöffnungen zu bilden, ohne die darunterliegenden Grabenisolationsgebiete (STI-Gebiete) zu beschädigen. Überätzen der ILD-Schichten während Kontaktbildung hilft, Abschnitte der ILD-Schichten unterhalb der epitaktischen Source/Drain-Gebiete zu entfernen. Entfernen solcher Abschnitte der ILD-Schichten erlaubt ein Freilegen von mehr Oberflächen der epitaktischen Source/Drain-Gebiete, wodurch der Oberflächenbereich vergrößert wird, der für Kontakte zur Verfügung steht, die anschließend zu den epitaktischen Source/Drain-Gebieten gebildet werden.
  • 1 veranschaulicht ein Beispiel von vereinfachten Finnen-Feldeffekttransistoren (FinFETs) in einer dreidimensionalen Ansicht gemäß manchen Ausführungsformen. Manche andere Merkmale der FinFETs (unten besprochen) sind der klaren Veranschaulichung wegen weggelassen. Die veranschaulichten FinFETs können elektrisch in einer Weise gekoppelt sein, um als zum Beispiel ein Transistor oder mehrere Transistoren, wie vier Transistoren, zu arbeiten.
  • Die FinFETs weisen Finnen 62 auf, die sich von einem Substrat 50 erstrecken. STI-Gebiete 64 sind über dem Substrat 50 angeordnet und die Finnen 62 ragen über und zwischen benachbarte(n) STI-Gebiete(n) 64 vor. Obwohl die STI-Gebiete 64 getrennt vom Substrat 50 beschrieben/veranschaulicht sind, kann der Begriff „Substrat“, wie hier verwendet, zur Bezugnahme auf nur das Halbleitersubstrat oder ein Halbleitersubstrat mit Isolationsgebieten verwendet werden. Zusätzlich, obwohl die Finnen 62 als ein einzelnes, kontinuierliches Material des Substrats 50 veranschaulicht sind, können die Finnen 62 und/oder das Substrat 50 ein einzelnes Material oder eine Vielzahl von Materialien enthalten. In diesem Zusammenhang beziehen sich die Finnen 62 auf die Abschnitte, die sich zwischen den benachbarten STI-Gebieten 64 erstrecken.
  • Gate-Strukturen 90 sind Gebiete über dem Kanal der Finnen 62. Die Gate-Strukturen 90 weisen Gate-Dielektrika 92 und Gate-Elektroden 94 auf. Die Gate-Dielektrika 92 befinden sich entlang Seitenwänden und über oberen Oberflächen der Finnen 62 und die Gate-Elektroden 94 befinden sich über den Gate-Dielektrika 92. Source/Drain-Gebiete 84 sind an gegenüberliegenden Seiten der Finnen 62 in Bezug auf die Gate-Dielektrika 92 und die Gate-Elektroden 94 angeordnet. Gate-Abstandhalter 80 trennen die Source/Drain-Gebiete 84 von den Gate-Strukturen 90. In Ausführungsformen, wo mehrere Transistoren gebildet sind, können sich verschiedene Transistoren die Source/Drain-Gebiete 84 teilen. In Ausführungsformen, wo ein Transistor aus mehreren Finnen 62 gebildet ist, können benachbarte Source/Drain-Gebiete 84 elektrisch gekoppelt sein, wie durch Koaleszieren der Source/Drain-Gebiete 84 durch epitaktisches Wachstum oder durch Koppeln der Source/Drain-Gebiete 84 mit einem selben Source/Drain-Kontakt. Eine oder mehrere Zwischenschicht-Dielektrikumschicht(en) (ILD-Schicht(en)) (weiter unten besprochen) befinden sich über den Source/Drain-Gebieten 84 und/oder den Gate-Elektroden 94, durch die Kontakte (weiter unten besprochen) zu den Source/Drain-Gebieten 84 und den Gate-Elektroden 94 gebildet werden.
  • 1 veranschaulicht weiter mehrere Referenzquerschnitte. Querschnitt A-A ist entlang einer Längsachse einer Finne 62 und in einer Richtung zum Beispiel eines Stromflusses zwischen den Source/Drain-Gebieten 84 eines FinFET. Querschnitt B-B ist senkrecht zu Querschnitt A-A und erstreckt sich durch Source/Drain-Gebiete 84 der FinFETs. Anschließende Figuren beziehen sich der Klarheit wegen auf diese Referenzquerschnitte.
  • Manche hier besprochene Ausführungsformen sind im Kontext von FinFETs besprochen, die unter Verwendung eines Gate-Last-Prozesses gebildet werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Ebenso ziehen manche Ausführungsformen Aspekte in Betracht, die in planaren Vorrichtungen wie planaren FETs verwendet werden können.
  • 2 bis 6 sind dreidimensionale Ansichten von Zwischenstufen in der Herstellung von FinFETs gemäß manchen Ausführungsformen. 2 bis 6 zeigen eine ähnliche dreidimensionale Ansicht wie 1, mit der Ausnahme, dass drei Gate-Strukturen dargestellt sind.
  • In 2 ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie ein Bulk-Halbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen sein, das dotiert (z.B. mit einem p- oder einem n- Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie ein Siliziumwafer sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, die auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat bereitgestellt, typischerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie ein mehrschichtiges oder Gradientensubstrat, können auch verwendet werden. In manchen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, enthaltend Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, enthaltend Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon enthalten.
  • Das Substrat 50 hat ein Gebiet 50N und ein Gebiet 50P. Das Gebiet 50N kann zur Bildung von n-Vorrichtungen, wie NMOS-Transistoren, z.B. n-FinFETs, dienen. Das Gebiet 50P kann zum Bilden von p-Vorrichtungen, wie PMOS-Transistoren, z.B. p-FinFETs, dienen. Das Gebiet 50N kann physisch von dem Gebiet 50P getrennt sein und eine beliebige Anzahl von Vorrichtungsmerkmalen (z.B. andere aktive Vorrichtungen, dotierte Gebiete, Isolationsstrukturen usw.) kann zwischen dem Gebiet 50N und dem Gebiet 50P angeordnet sein.
  • Dann wird eine dielektrische Schicht 52 auf dem Substrat 50 gebildet. Wie weiter unten besprochen ist, wird die dielektrische Schicht 52 strukturiert, um STI-Gebiete zu bilden. Die dielektrische Schicht 52 kann aus einem Oxid gebildet werden, wie Siliziumoxid, einem Nitrid, wie Siliziumnitrid, dergleichen, oder einer Kombination davon und kann durch chemische Dampfphasenabscheidung (CVD), chemische Dampfphasenabscheidung in hochdichtem Plasma (HDP-CVD), fließfähige CVD (FCVD) (z.B. eine CVD-basierte Materialabscheidung in einem fernen Plasmasystem und Nachhärten zur Umwandlung zu einem anderen Material, wie ein Oxid), dergleichen oder eine Kombination davon durchgeführt werden. Andere Isolationsmaterialien, die durch einen annehmbaren Prozess gebildet werden, können verwendet werden. In einer Ausführungsform ist die dielektrische Schicht 52 eine Schicht aus Siliziumoxid, die durch einen FCVD-Prozess gebildet wird. Obwohl die dielektrische Schicht 52 als eine einzelne Schicht veranschaulicht ist, können manche Ausführungsformen mehrere Schichten verwenden. Zum Beispiel weist in manchen Ausführungsformen die dielektrische Schicht 52 eine Auskleidungsteilschicht und eine Füllstoffteilschicht auf. Die Auskleidungsteilschicht kann zuerst entlang der oberen Oberfläche des Substrats 50 gebildet werden und die Füllstoffteilschicht kann über der Auskleidung gebildet werden. In manchen Ausführungsformen ist die Auskleidungsteilschicht aus einem Nitrid, wie Siliziumnitrid gebildet und die Füllstoffteilschicht ist aus einem Oxid, wie Siliziumoxid gebildet.
  • Dann wird eine CESL 54 auf der dielektrischen Schicht 52 gebildet. Die CESL 54 ist aus einem dielektrischen Material mit einer anderen Ätzrate als das Material einer anschließend gebildeten ILD-Schicht (weiter unten in Bezug auf 12A bis 12D besprochen) gebildet. Zum Beispiel kann die CESL 54 aus Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen gebildet sein und kann durch CVD, Atomlagenabscheidung (ALD) oder dergleichen gebildet sein. In einer Ausführungsform ist die CESL 54 aus Siliziumnitrid gebildet.
  • Dann wird eine dielektrische Schicht 56 auf der CESL 54 gebildet. Die dielektrische Schicht 56 kann aus einem Material gebildet sein, das ausgewählt ist aus der Gruppe von Kandidatmaterialien der dielektrischen Schicht 52, und kann unter Verwendung eines Verfahrens gebildet sein, das ausgewählt ist aus der Gruppe von Kandidatverfahren zur Bildung der dielektrischen Schicht 52. Die dielektrischen Schichten 52, 56 können aus demselben Material gebildet sein oder können verschiedene Materialien enthalten. In einer Ausführungsform ist die dielektrische Schicht 56 eine Schicht aus Siliziumoxid, die durch einen FCVD-Prozess gebildet ist.
  • Ein oder mehrere Temperprozess(e) werden nach Bildung der dielektrischen Schicht 52 und/oder der dielektrischen Schicht 56 durchgeführt. In manchen Ausführungsformen wird ein erster Temperprozess nach Abscheiden der dielektrischen Schicht 52 durchgeführt und ein zweiter Temperprozess wird nach Abscheiden der dielektrischen Schicht 56 durchgeführt. In manchen Ausführungsformen wird ein einzelner Temperprozess nach Abscheiden sowohl der dielektrischen Schichten 52, 56 als auch der CESL 54 durchgeführt und keine Temperprozesse werden zwischen dem Abscheiden der dielektrischen Schicht 52 und dem Abscheiden der dielektrischen Schicht 56 durchgeführt. Die Temperprozess(e) verdichtet (verdichten) die dielektrischen Schichten 52, 56. Die dielektrische Schicht 56 kann dann planarisiert werden. In manchen Ausführungsformen kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen verwendet werden.
  • In 3 werden die dielektrischen Schichten 52, 56 und die CESL 54 strukturiert, um Gräben 58 zu bilden, die das Substrat 50 freilegen. Die Gräben 58 können unter Verwendung annehmbare Fotolithografie- und Ätztechniken, wie mit einem oder mehreren Ätzprozess(en) strukturiert werden. Das Ätzen kann jeder annehmbare Ätzprozess sein, wie ein reaktives Ionenätzen (RIE) oder dergleichen. Die Ätzung kann anisotrop sein. In manchen Ausführungsformen wird das Ätzen mit einem Gas durchgeführt, das das Material sowohl der dielektrischen Schichten 52, 56 (z.B. Siliziumoxid) als auch das Material der CESL 54 (z.B. Siliziumnitrid) ätzen kann, wie ein fluorhaltiges Gas, wie Tetrafluormethan (CF4), Fluorform (CHF3), Fluormethan (CH3F), Octafluorcyclopenten (C5F8), Octafluorcyclobutan (C4F8), Kombinationen davon oder dergleichen. In manchen Ausführungsformen können die dielektrischen Schichten 52, 56 und die CESL 54 durch eine unterschiedliche Ätzung strukturiert werden.
  • In 4 werden epitaktische Strukturen 60 in den Gräben 58 gebildet. Die epitaktischen Strukturen 60 werden aus einem Halbleitermaterial gebildet. In manchen Ausführungsformen kann das Halbleitermaterial der epitaktischen Strukturen 60 Silizium; Germanium; einen Verbindungshalbleiter, enthaltend Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, enthaltend Silizium-Germanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon enthalten. Die epitaktischen Strukturen 60 können aus demselben Material wie das Substrat 50 gebildet sein oder können andere Materialien als das Substrat 50 enthalten.
  • Die epitaktischen Strukturen 60 werden durch einen epitaktischen Wachstumsprozess gebildet. Zum Beispiel können homoepitaktische Strukturen epitaktisch in den Gräben 58 gezüchtet werden. zusätzlich können in manchen Ausführungsformen, heteroepitaktische Strukturen für die epitaktischen Strukturen 60 verwendet werden. Zum Beispiel können die epitaktischen Strukturen 60 vertieft werden und ein Material, das sich von den epitaktischen Strukturen 60 unterscheidet, kann epitaktisch über den vertieften epitaktischen Strukturen 60 gezüchtet werden. In solchen Ausführungsformen weisen die endgültigen epitaktischen Strukturen 60 sowohl das vertiefte Material wie auch das epitaktisch gezüchtete Material, das über dem vertieften Material angeordnet ist, auf. In einer weiteren Ausführungsform können heteroepitaktische Strukturen unter Verwendung eines Materials, das sich von dem Substrat 50 unterscheidet, epitaktisch in den Gräben 58 gezüchtet werden. In manchen Ausführungsformen können die epitaktisch gezüchteten Materialien in situ während des Wachstums dotiert werden, was vorherige oder anschließende Implantate verhindern kann, obwohl In situ- und Implantationsdotierung gemeinsam verwendet werden können.
  • Des Weiteren kann es vorteilhaft sein, ein Material in dem Gebiet 50N (z.B. dem NMOS-Gebiet), das sich von dem Material in dem Gebiet 50P (z.B. dem PMOS-Gebiet) unterscheidet, epitaktisch zu züchten. In verschiedenen Ausführungsformen können obere Abschnitte der epitaktische Strukturen 60 aus Silizium-Germanium (SixGe1-x, wo x im Bereich von 0 bis 1 sein kann), Siliziumcarbid, reinem oder im Wesentlichen reinen Germanium, einem III-V Verbindungshalbleiter, einem II-VI Verbindungshalbleiter oder dergleichen gebildet werden. Zum Beispiel enthalten die verfügbaren Materialien zur Bildung eines III-V Verbindungshalbleiters, ohne aber darauf beschränkt zu sein, Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indiumgalliumarsenid, Indiumaluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen.
  • In 5 wird die dielektrische Schicht 56 entfernt. Die dielektrische Schicht 56 kann unter Verwendung eines annehmbaren Ätzprozesses entfernt werden, wie einem, der für das Material der dielektrischen Schicht 56 selektiv ist (z.B. das Material der dielektrischen Schicht 56 bei einer schnelleren Rate ätzt als das Material der CESL 54 und der epitaktischen Strukturen 60). Der Ätzprozess, der zum Entfernen der dielektrischen Schicht 56 verwendet wird, kann sich von dem Ätzprozess unterscheiden, der zur Bildung der Gräben 58 verwendet wird (wird z.B. mit verschiedenen Ätzparametern, verschiedenen Ätzmitteln und/oder einer anderen Art von Ätzen durchgeführt). Zum Beispiel kann eine Oxidentfernung unter Verwendung zum Beispiel verdünnter Fluorwasserstoffsäure (dHF-Säure) verwendet werden. Die CESL 54 stoppt die Oxidentfernung, wodurch die dielektrische Schicht 52 geschützt wird. Nach der Oxidentfernung bilden die verbleibenden Abschnitte der dielektrischen Schicht 52 STI-Gebiete 64 und die epitaktischen Strukturen 60 (siehe 5) ragen zwischen benachbarten Abschnitten der STI-Gebiete 64 und benachbarten Abschnitten der CESL 54 vor, um Finnen 62 zu bilden. Die Finnen 62 sind Halbleiterstreifen.
  • Die Finnen können durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, enthaltend Doppelstrukturierungs- oder Multi-Strukturierungsprozesse. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Multi-Strukturierungsprozesse Fotolithografie und selbstausrichtende Prozesse, die ermöglichen, dass zu erzeugende Strukturen zum Beispiel kleinere Teilungen haben als sonst unter Verwendung eines einzelnen direkten Fotolithografieprozesses möglich wäre. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausrichtenden Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter können dann zum Strukturieren der Finnen verwendet werden. Zum Beispiel können die Abstandhalter zum Strukturieren der Gräben 58 verwendet werden, in welchen die Finnen 62 gebildet werden.
  • Weiter können geeignete Wannen in den Finnen 62 und/oder dem Substrat 50 gebildet werden. In manchen Ausführungsformen kann eine P-Wanne in dem Gebiet 50N gebildet werden und eine N-Wanne kann in dem Gebiet 50P gebildet werden. In manchen Ausführungsformen werden eine P-Wanne oder eine N Wanne sowohl im Gebiet 50N als auch dem Gebiet 50P gebildet.
  • In Ausführungsformen mit verschiedenen Wannenarten können die verschiedenen Implantationsschritte für das Gebiet 50N und das Gebiet 50P unter Verwendung eines Fotolacks oder anderer Masken erreicht werden. Zum Beispiel kann ein Fotolack über den Finnen 62 und den STI-Gebieten 64 in dem Gebiet 50N gebildet werden. Der Fotolack ist strukturiert, um das Gebiet 50P des Substrats 50, wie ein PMOS-Gebiet, freizulegen. Der Fotolack kann unter Verwendung einer Spin-on-Technik gebildet werden und kann dann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, wird eine n-Störstellenimplantation in dem Gebiet 50P durchgeführt und der Fotolack kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass n-Störstellen in das Gebiet 50N, wie ein NMOS-Gebiet implantiert werden. Die n-Störstellen können Phosphor, Arsen, Antimon oder dergleichen sein und können in dem Gebiet zu einer Konzentration von gleich oder kleiner als 1018 cm-3 implantiert werden, wie im Bereich von etwa 1016 cm-3 bis etwa 1018 cm-3. Nach der Implantation wird der Fotolack entfernt, wie durch einen annehmbaren Veraschungsprozess.
  • Nach der Implantation des Gebiets 50P wird ein Fotolack über den Finnen 62 und den STI-Gebieten 64 in dem Gebiet 50P gebildet. Der Fotolack wird strukturiert, um das Gebiet 50N des Substrats 50, wie das NMOS-Gebiet, freizulegen. Der Fotolack kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, kann eine p-Störstellenimplantation in dem Gebiet 50N durchgeführt werden und der Fotolack kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass p-Störstellen in das Gebiet 50P, wie das PMOS-Gebiet, implantiert werden. Die p-Störstellen können Bor, Borfluorid, Indium oder dergleichen sein und können in dem Gebiet zu einer Konzentration von gleich oder kleiner als 1018 cm-3 implantiert werden, wie im Bereich von etwa 1016 cm-3 bis etwa 1018 cm-3. Nach der Implantation kann der Fotolack entfernt werden, wie durch einen annehmbaren Veraschungsprozess.
  • Nach den Implantationen des Gebiets 50N und des Gebiets 50P kann ein Tempern durchgeführt werden, um einen Implantatdefekt zu reparieren und die p- und/oder n-Störstellen zu aktivieren, die implantiert wurden. In manchen Ausführungsformen können die gezüchteten Materialien der Finnen 62 während des Wachstums in situ dotiert werden, was die Implantationen vermeidet, obwohl In situ- und Implantationsdotierung gemeinsam verwendet werden können.
  • In 6 werden Dummy-Dielektrika 70 über den Finnen 62 gebildet und Dummy-Gates 72 werden über den Dummy-Dielektrika 70 gebildet. Die Dummy-Dielektrika 70 und Dummy-Gates 72 können gemeinsam als „Dummy-Gate-Stapel“ bezeichnet werden, wobei jeder Dummy-Gate-Stapel ein Dummy-Dielektrikum 70 und ein Dummy-Gate 72 aufweist. Die Dummy-Gate-Stapel erstrecken sich entlang Seitenwänden der Finnen 62. Die Dummy-Dielektrika 70 können die CESL 54 kontaktieren, enthaltend Abschnitte 54A der CESL 54 zwischen einzelnen Finnen 62 und Abschnitte 54B der CESL 54 zwischen Gruppen der Finnen 62.
  • Als ein Beispiel zur Bildung der Dummy-Dielektrika 70 und der Dummy-Gates 72 wird eine Dummy-Dielektrikumschicht auf den Finnen 62 gebildet. Die Dummy-Dielektrikumschicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann durch annehmbare Techniken abgeschieden oder thermisch gezüchtet werden. Eine Dummy-Gate-Schicht wird über der Dummy-Dielektrikumschicht gebildet und eine Maskenschicht wird über der Dummy-Gate Schicht gebildet. Die Dummy-Gate-Schicht kann über der Dummy-Dielektrikumschicht abgeschieden und dann planarisiert werden, wie durch CMP. Die Maskenschicht kann über der Dummy-Gate-Schicht abgeschieden werden. Die Dummy-Gate-Schicht kann ein leitfähiges oder nicht leitfähiges Material sein und kann aus einer Gruppe ausgewählt sein, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (poly-SiGe), metallische Nitride, metallische Silicide, metallische Oxide und Metalle enthält. Die Dummy-Gate-Schicht kann durch physikalische Dampfphasenabscheidung (PVD), CVD, Sputterabscheidung oder andere Techniken, die bekannt sind und in der Technik zum Abscheiden des ausgewählten Materials verwendet werden, abgeschieden werden. Die Dummy-Gate-Schicht kann aus anderen Materialien bestehen, die eine hohe Ätzselektivität aus dem Ätzen der CESL 54 haben. Die Maskenschicht kann zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten. In diesem Beispiel werden eine einzelne Dummy-Gate-Schicht und eine einzelne Maskenschicht über das Gebiet 50N und das Gebiet 50P gebildet. Die Maskenschicht wird dann unter Verwendung annehmbarer Fotolithografie- und Ätztechniken zur Bildung von Masken 74 strukturiert. Die Struktur der Masken 74 wird dann durch eine annehmbare Ätztechnik auf die Dummy-Gate-Schicht übertragen, um die Dummy-Gates 72 zu bilden. Die Struktur der Masken 74 kann optional weiter auf die Dummy-Dielektrikumschicht überführt werden, um die Dummy-Dielektrika 70 zu bilden. Die Dummy-Gates 72 bedecken entsprechende Kanalgebiete 66 der Finnen 62. Die Struktur der Masken 74 kann jedes der Dummy-Gates 72 physisch von benachbarten Dummy-Gates trennen. Die Dummy-Gates 72 können auch eine Längsrichtung im Wesentlichen senkrecht (innerhalb von Prozesseinschränkungen) zu der Längsrichtung entsprechender Finnen 62 haben. Obwohl die Dummy-Dielektrika 70 dargestellt sind, die CESL 54 zu bedecken, sollte klar sein, dass die Dummy-Dielektrika 70 auf andere Weisen gebildet werden können. In manchen Ausführungsformen, wie wenn die Dummy-Dielektrikumschicht thermisch gezüchtet wird, werden die Dummy-Dielektrika 70 gebildet, um nur die Finnen 62 zu bedecken.
  • 7A bis 15B sind Querschnittsansichten weiterer Zwischenstufen in der Herstellung von FinFETs gemäß manchen Ausführungsformen. 7A, 9A, 10A, 11A, 12A, 13A, 14A und 15A sind Querschnittsansichten, die entlang Referenzquerschnitt A-A in 1 veranschaulicht sind, mit der Ausnahme, dass drei Gate-Strukturen dargestellt sind. 7B, 9B, 10B, 11B, 12B, 12C, 12D, 13B, 14B und 15B sind Querschnittsansichten, die entlang Referenzquerschnitt B-B in 1 veranschaulicht sind, mit der Ausnahme, dass nur zwei Finnen dargestellt sind. 7A bis 15B veranschaulichen Merkmale in dem Gebiet 50N und dem Gebiet 50P. Zum Beispiel können die Strukturen, die in 7A bis 15B veranschaulicht sind, sowohl für das Gebiet 50N als auch das Gebiet 50P anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen des Gebiets 50N und des Gebiets 50P sind hier beschrieben.
  • In 7A und 7B sind Gate-Abstandhalter 80 an freiliegenden Oberflächen der Dummy-Gates 72, der Masken 74 und/oder der Finnen 62 gebildet. Die Gate-Abstandhalter 80 können durch Bildung eines Isoliermaterials und anschließendes Ätzen des Isoliermaterials gebildet werden. Das Isoliermaterial der Gate-Abstandhalter 80 kann Siliziumnitrid, Siliziumcarbonitrid, Siliziumoxycarbonitrid, eine Kombination davon oder dergleichen sein und kann durch Wärmeoxidation, Abscheidung, eine Kombination davon oder dergleichen gebildet werden. In manchen Ausführungsformen werden die Gate-Abstandhalter 80 aus einem mehrschichtigen Isoliermaterial gebildet und weisen mehrere Schichten auf. Zum Beispiel können die Gate-Abstandhalter 80 mehrere Schichten aus Siliziumcarbonitrid aufweisen, können mehrere Schichten Siliziumoxycarbonitrid aufweisen oder können eine Schicht Siliziumoxid, die zwischen zwei Schichten Siliziumnitrid angeordnet ist, aufweisen. Das Ätzen der Gate-Abstandhalter 80 kann anisotrop sein und ist für das Material des Gate-Abstandhalters 80 selektiv (z.B. ätzt das Material der Gate-Abstandhalter 80 bei einer schnelleren Rate als das Material der CESL 54). Nach dem Ätzen können die Gate-Abstandhalter 80 gerade Seitenwände oder gekrümmte Seitenwände haben.
  • Vor und während der Bildung der Gate-Abstandhalter 80 können Implantate für leicht dotierte Source/Drain-Gebiete (LDD-Gebiete) (nicht explizit veranschaulicht) durchgeführt werden. In Ausführungsformen mit verschiedenen Vorrichtungsarten, ähnlich den besprochenen Implantaten, kann eine Maske, wie ein Fotolack, über dem Gebiet 50N gebildet werden, während das Gebiet 50P freiliegt, und eine passende Art (z.B. p-) Störstellen kann in die freigelegten Finnen 62 in dem Gebiet 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie ein Fotolack, über dem Gebiet 50P gebildet werden, während das Gebiet 50N freiliegt und eine passende Art von Störstellen (z.B. n) kann in die freigelegten Finnen 62 in dem Gebiet 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Störstellen können beliebige der zuvor besprochenen n-Störstellen sein und die p-Störstellen können beliebige der zuvor besprochenen p-Störstellen sein. Die leicht dotierten Source/Drain-Gebiete können eine Konzentration von Störstellen von etwa 1015 cm-3 bis etwa 1019 cm-3 haben. Es kann ein Tempern zum Reparieren eines Implantationsschadens und zum Aktivieren der implantierten Störstellen verwendet werden.
  • Source/Drain-Vertiefungen 82 werden dann in den Finnen 62 gebildet. Die Source/Drain-Vertiefungen 82 können unter Verwendung annehmbarer Fotolithografie- und Ätztechniken gebildet werden. Die Source/Drain-Vertiefungen 82 können sich in Abschnitte der Finnen 62 unterhalb der oberen Oberflächen der CESL 54 und optional unterhalb der oberen Oberflächen der STI-Gebiete 64 erstrecken. Als solche erstrecken sich die Source/Drain-Vertiefungen 82 durch die CESL 54. Seitenwände der CESL 54 und der STI-Gebiete 64 werden somit durch die Source/Drain-Vertiefungen 82 freigelegt.
  • In 8A und 8B werden epitaktische Source/Drain-Gebiete 84 in den Source/Drain-Vertiefungen 82 gebildet. Die epitaktischen Source/Drain-Gebiete 84 werden somit in den Finnen 62 so gebildet, dass jedes der Dummy-Gates 72 zwischen entsprechenden benachbarten Paaren der epitaktischen Source/Drain-Gebiete 84 gebildet ist. Die epitaktischen Source/Drain-Gebiete 84 erstrecken sich somit durch die CESL 54 und können sich in Abschnitte der Finnen 62 unterhalb der oberen Oberflächen der STI-Gebiete 64 erstrecken. In manchen Ausführungsformen werden die Gate-Abstandhalter 80 verwendet, um die epitaktischen Source/Drain-Gebiete 84 von den Dummy-Gates 72 durch einen passenden seitlichen Abstand zu trennen, sodass die epitaktischen Source/Drain-Gebiete 84 die anschließend gebildeten Gates der resultierenden FinFETs nicht kurzschließen. Die epitaktischen Source/Drain-Gebiete 84 können in den Kanalgebieten 66 der Finnen 62 Spannung ausüben, wodurch Leistung verbessert wird.
  • Die epitaktischen Source/Drain-Gebiete 84 in dem Gebiet 50N, z.B. das NMOS-Gebiet, können durch Maskieren des Gebiets 50P, z.B. des PMOS-Gebiets, gebildet werden. Dann werden die epitaktischen Source/Drain-Gebiete 84 in dem Gebiet 50N epitaktisch in den Source/Drain-Vertiefungen 82 in dem Gebiet 50N gezüchtet. Die epitaktischen Source/Drain-Gebiete 84 können ein beliebiges annehmbares Material enthalten, wie für n-FinFETs passend ist. Wenn zum Beispiel die Finnen 62 Silizium sind, können die epitaktischen Source/Drain-Gebiete 84 in dem Gebiet 50N Materialien enthalten, die eine Zugspannung in dem Kanalgebiet 66 ausüben, wie Silizium, Siliziumcarbid, phosphordotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source/Drain-Gebiete 84 in dem Gebiet 50N können Oberflächen aufweisen, die von entsprechenden Oberflächen der Finnen 62 abgehoben sind und können Facetten aufweisen.
  • Die epitaktischen Source/Drain-Gebiete 84 in dem Gebiet 50P, z.B. das PMOS-Gebiet, können durch Maskieren des Gebiets 50N, z.B. des NMOS-Gebiets, gebildet werden. Dann werden die epitaktischen Source/Drain-Gebiete 84 in dem Gebiet 50P epitaktisch in den Source/Drain-Vertiefungen 82 in dem Gebiet 50P gezüchtet. Die epitaktischen Source/Drain-Gebiete 84 können jedes annehmbare Material enthalten, wie für p-FinFETs passend. Wenn zum Beispiel die Finnen 62 Silizium sind, können die epitaktischen Source/Drain-Gebiete 84 in dem Gebiet 50P Materialien enthalten, die eine Druckspannung in dem Kanalgebiet 66 ausüben, wie Silizium-Germanium, bordotiertes Silizium-Germanium, Germanium, Germaniumzinn oder dergleichen. Die epitaktischen Source/Drain-Gebiete 84 in dem Gebiet 50P können auch Oberflächen aufweisen, die von entsprechenden Oberflächen der Finnen 62 abgehoben sind und können Facetten aufweisen.
  • Die epitaktischen Source/Drain-Gebiete 84 und/oder die Finnen 62 können mit Dotierstoffen implantiert sein, um Source/Drain-Gebiete zu bilden, ähnlich dem zuvor besprochenen Prozess zur Bildung leicht dotierter Source/Drain-Gebiete, gefolgt von einem Tempern. Die Source/Drain-Gebiete können eine Störstellenkonzentration im Bereich von etwa 1019 cm-3 bis etwa 1021 cm-3 haben. Die n- und/oder p-Störstellen für Source/Drain-Gebiete können beliebige der zuvor besprochenen Störstellen sein. In manchen Ausführungsformen können die epitaktischen Source/Drain-Gebiete 84 während des Wachstums in situ dotiert werden.
  • Infolge der Epitaxieprozesse, die zur Bildung der epitaktischen Source/Drain-Gebiete 84 verwendet werden, haben obere Oberflächen der epitaktischen Source/Drain-Gebiete 84 Facetten 84SU , 84SL , die über die Seitenwände der Finnen 62 abgehoben sind (sich z.B. seitlich ausdehnen). Da die epitaktischen Source/Drain-Gebiete 84 nach der CESL 54 gebildet werden, liegt die CESL 54 somit unter den erhabenen Abschnitten der epitaktischen Source/Drain-Gebiete 84 und erstreckt sich nicht entlang der Facetten 84SU , 84SL der epitaktischen Source/Drain-Gebiete 84. somit sind die Facetten 84SU , 84SL der epitaktischen Source/Drain-Gebiete 84 frei von der CESL 54. In manchen Ausführungsformen bewirken die Facetten 84SU , 84SL , dass benachbarte epitaktische Source/Drain-Gebiete 84 eines selben FinFET verschmelzen, wie veranschaulicht. Zum Beispiel können verschmolzene epitaktische Source/Drain-Gebiete 84 gebildet werden, wenn ein Transistor aus mehreren Finnen 62 gebildet ist oder wenn ein Transistor aus mehreren Finnen 62 gebildet ist. Als solches sind die Abschnitte 54B der CESL 54 zwischen den Finnen 62 eines Transistors angeordnet und die epitaktischen Source/Drain-Gebiete 84 liegen über den Abschnitten 54B der CESL 54. In anderen Ausführungsformen (weiter unten in Bezug auf 17A und 17B besprochen) bleiben benachbarte epitaktische Source/Drain-Gebiete 84 nach Beendigung des Epitaxieprozesses getrennt. Zum Beispiel können nicht verschmolzene epitaktische Source/Drain-Gebiete 84 gebildet werden, wenn ein Transistor aus einer einzelnen Finne 62 gebildet wird. In der veranschaulichten Ausführungsform wird die Abstandhalterätzung, die zur Bildung der Gate-Abstandhalter 80 verwendet wird, verwendet, um das Abstandhaltermaterial zu entfernen, um den epitaktischen Source/Drain-Gebieten 84 zu ermöglichen, sich zu der oberen Oberfläche der CESL 54. zu erstrecken. In manchen anderen Ausführungsformen werden die Gate-Abstandhalter 80 gebildet, die einen Abschnitt der Seitenwände der Finnen 62 bedecken, die sich über die CESL 54 erstrecken, wodurch das epitaktische Wachstum blockiert wird.
  • Es wird festgehalten, dass die obenstehende Offenbarung allgemein einen Prozess zur Bildung von Abstandhaltern, LDD-Gebieten und Source/Drain-Gebieten beschreibt. Andere Prozesse und Abfolgen können verwendet werden. Zum Beispiel können weniger oder zusätzliche Abstandhalter verwendet werden, kann eine andere Abfolge von Schritten verwendet werden, können Abstandhalter gebildet und entfernt werden und/oder dergleichen. In manchen Ausführungsformen werden die Gate-Abstandhalter 80 nach den epitaktischen Source/Drain-Gebieten 84 gebildet. Weiter können die n- und p-Vorrichtungen unter Verwendung verschiedener Strukturen und Schritte gebildet werden. In manchen Ausführungsformen können Dummy-Abstandhalter in dem Gebiet 50N gebildet werden und die Source/Drain-Vertiefungen 82 in dem Gebiet 50N können durch die Dummy-Abstandhalter und die CESL 54 gebildet werden. Die epitaktischen Source/Drain-Gebiete 84 in dem Gebiet 50N werden dann in den Source/Drain-Vertiefungen 82 gezüchtet. Die Dummy-Abstandhalter in dem Gebiet 50N können dann entfernt werden. Dann können Dummy-Abstandhalter in dem Gebiet 50P gebildet werden und die Source/Drain-Vertiefungen 82 in dem Gebiet 50P können durch die Dummy-Abstandhalter und die CESL 54 gebildet werden. Die epitaktischen Source/Drain-Gebiete 84 in dem Gebiet 50P werden dann in den Source/Drain-Vertiefungen 82 gezüchtet. Die Dummy-Abstandhalter in dem Gebiet 50P können dann entfernt werden. Die Gate-Abstandhalter 80 können gebildet werden, nachdem die epitaktischen Source/Drain-Gebiete 84 sowohl in dem Gebiet 50N als auch dem Gebiet 50P gebildet wurden.
  • Dann wird eine erste ILD-Schicht 86 über den epitaktischen Source/Drain-Gebieten 84, den Gate-Abstandhaltern 80, den Masken 74 (falls vorhanden) oder den Dummy-Gates 72 und den STI-Gebieten 64 abgeschieden. Die erste ILD-Schicht 86 ist aus einem dielektrischen Material mit einer anderen Ätzrate als das Material der CESL 54 gebildet und kann durch jedes geeignete Verfahren, wie CVD, plasmaverstärkte CVD (PECVD) oder FCVD abgeschieden werden. Dielektrische Materialien können Oxide wie Siliziumoxid, Phosphosilicatglas (PSG), Borsilicatglas (BSG), bordotiertes Phosphosilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen; Nitride wie Siliziumnitrid; oder dergleichen enthalten. Andere Isoliermaterialien, die durch einen beliebigen annehmbaren Prozess gebildet werden, können verwendet werden. Nach Bildung kann die erste ILD-Schicht 86 planarisiert werden, wie durch CMP. Da die epitaktischen Source/Drain-Gebiete 84 nach der CESL 54 gebildet werden, steht die erste ILD-Schicht 86 physisch mit den Facetten 84SL , 84SL der epitaktischen Source/Drain-Gebiete 84 in Kontakt, ohne Ätzstoppschichten, die zwischen der ersten ILD-Schicht 86 und den epitaktischen Source/Drain-Gebieten 84 angeordnet sind. Weiter steht die erste ILD-Schicht 86 physisch mit den Abschnitten 54A der CESL 54 in Kontakt und kann auch unterhalb der epitaktischen Source/Drain-Gebiete 84 gebildet werden, um mit den Abschnitten 54B der CESL 54 in physischem Kontakt zu stehen.
  • In 9A und 9B kann ein Planarisierungsprozess, wie ein CMP, durchgeführt werden, um die obere Oberfläche der ersten ILD-Schicht 86 mit den oberen Oberflächen der Masken 74 (falls vorhanden) oder der Dummy-Gates 72 bündig zu machen. Der Planarisierungsprozess kann die Masken 74 auf den Dummy-Gates 72 und Abschnitten der Gate-Abstandhalter 80 entlang Seitenwänden der Masken 74 entfernen. Nach dem Planarisierungsprozess sind die oberen Oberflächen der Dummy-Gates 72, der Gate-Abstandhalter 80 und der ersten ILD-Schicht 86 komplanar. Daher sind die oberen Oberflächen der Dummy-Gates 72 durch die erste ILD-Schicht 86 freigelegt. In manchen Ausführungsformen können die Masken 74 verbleiben, wobei in diesem Fall der Planarisierungsprozess die obere Oberfläche der ersten ILD-Schicht 86 mit den oberen Oberflächen der Masken 74 bündig macht.
  • In 10A und 10B werden die Dummy-Gates 72 und optional die Dummy-Dielektrika 70 entfernt und durch Gate-Strukturen 90 ersetzt. Die Gate-Strukturen 90 weisen Gate-Dielektrika 92 und Gate-Elektroden 94 auf. Als ein Beispiel zur Bildung der Gate-Strukturen 90 werden die Dummy-Gates 72 und die Masken 74 (falls vorhanden) in einem oder mehreren Ätzschritt(en) entfernt, sodass Vertiefungen gebildet werden. Abschnitte der Dummy-Dielektrika 70 in den Vertiefungen können auch entfernt werden. In manchen Ausführungsformen werden nur die Dummy-Gates 72 entfernt und die Dummy-Dielektrika 70 verbleiben und sind durch die Vertiefungen freigelegt. In manchen Ausführungsformen werden die Dummy-Dielektrika 70 aus Vertiefungen in einem ersten Gebiet eines Dies (z.B. ein Kernlogikgebiet) entfernt und verbleiben in Vertiefungen in einem zweiten Gebiet des Dies (z.B. ein Eingabe-/Ausgabegebiet). In manchen Ausführungsformen werden die Dummy-Gates 72 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess unter Verwendung von Reaktionsgas(en) umfassen, die die Dummy-Gates 72 selektiv ätzen, ohne die erste ILD-Schicht 86 oder die Gate-Abstandhalter 80 zu ätzen. Jede Vertiefung legt ein Kanalgebiet 66 einer entsprechenden Finne 62 frei und/oder liegt über diesem. Jedes Kanalgebiet 66 ist zwischen benachbarten Paaren der epitaktischen Source/Drain-Gebiete 84 angeordnet. Während der Entfernung können die Dummy-Dielektrika 70 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die Dummy-Dielektrika 70 können dann optional nach der Entfernung der Dummy-Gates 72 entfernt werden. Nach der Entfernung werden die Gate-Dielektrika 92 konform in den Vertiefungen abgeschieden, wie auf den oberen Oberflächen und den Seitenwänden der Finnen 62 und auf Seitenwänden der Gate-Abstandhalter 80. Die Gate-Dielektrika 92 können auch auf der oberen Oberfläche der ersten ILD-Schicht 86 gebildet werden. Gemäß manchen Ausführungsformen enthalten die Gate-Dielektrika 92 Siliziumoxid, Siliziumnitrid oder mehrere Schichten davon. In manchen Ausführungsformen enthalten die Gate-Dielektrika 92 ein dielektrisches high-k-Material und in diesen Ausführungsformen können die Gate-Dielektrika 92 einen k-Wert größer als etwa 7,0 haben und können ein Metalloxid oder ein Silicat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon enthalten. Die Bildungsverfahren der Gate-Dielektrika 92 können Molekularstrahlabscheidung (MBD), Atomlagenabscheidung (ALD), PECVD und dergleichen umfassen. In Ausführungsformen, wo Abschnitte der Dummy-Dielektrika 70 in den Vertiefungen verbleiben, enthalten die Gate-Dielektrika 92 ein Material der Dummy-Dielektrika 70 (z.B. Siliziumoxid). Die Gate-Elektroden 94 werden jeweils über den Gate-Dielektrika 92 abgeschieden und füllen die verbleibenden Abschnitte der Vertiefungen. Die Gate-Elektroden 94 können ein metallhaltiges Material wie Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder mehrere Schichten davon enthalten. Zum Beispiel, obwohl eine Einzelschicht-Gate-Elektrode 94 veranschaulicht ist, kann jede Gate Elektrode 94 eine beliebige Anzahl von Auskleidungsschichten, eine beliebige Anzahl von Austrittsarbeitsabstimmungsschichten und ein Füllmaterial aufweisen. Nach Füllen der Gate-Elektroden 94 kann ein Planarisierungsprozess, wie ein CMP, durchgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrika 92 und das Material der Gate-Elektroden 94 zu entfernen, welche überschüssige Abschnitte sich über der oberen Oberfläche der ersten ILD-Schicht 86 befinden. Die verbleibenden Materialabschnitte der Gate-Elektroden 94 und der Gate-Dielektrika 92 bilden die Gate-Strukturen 90 der resultierenden FinFETs. Die Gate-Strukturen 90 können auch als „Gate-Stapel“ oder „Metall-Gates“ bezeichnet werden. Die Gate-Strukturen 90 können sich entlang Seitenwänden der Kanalgebiete 66 der Finnen 62 erstrecken.
  • Die Bildung der Gate-Strukturen 90 in dem Gebiet 50N und dem Gebiet 50P kann gleichzeitig erfolgen, sodass die Gate-Dielektrika 92 in jedem Gebiet aus denselben Materialien gebildet sind und die Gate-Elektroden 94 in jedem Gebiet aus denselben Materialien gebildet sind. In manchen Ausführungsformen können die Gate-Strukturen 90 in jedem Gebiet durch unterschiedliche Prozesse gebildet werden, sodass die Gate-Dielektrika 92 in jedem Gebiet verschiedene Materialien sein können und/oder die Gate-Elektroden 94 in jedem Gebiet verschiedene Materialien sein können. Verschiedene Maskierungsschritte können verwendet werden, um passende Gebiete zu maskieren und freizulegen, wenn verschiedene Prozesse verwendet werden.
  • In 11A und 11B wird eine zweite ILD-Schicht 100 über der ersten ILD-Schicht 86 abgeschieden. Die zweite ILD-Schicht 100 kann aus einem dielektrischen Material gebildet sein und kann durch jedes geeignete Verfahren, wie CVD, plasmaverstärkte CVD (PECVD) oder FCVD, abgeschieden werden. Dielektrische Materialien können Oxide wie Siliziumoxid, Phosphosilicatglas (PSG), Borsilicatglas (BSG), bordotiertes Phosphosilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen; Nitride wie Siliziumnitrid; oder dergleichen enthalten. Nach Bildung kann die zweite ILD-Schicht 100 planarisiert werden, wie durch CMP. In manchen Ausführungsformen wird eine Ätzstoppschicht zwischen der ersten ILD-Schicht 86 und der zweiten ILD-Schicht 100 gebildet. Die Ätzstoppschicht kann ein dielektrisches Material, wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen enthalten, das eine andere Ätzrate als das Material der zweiten ILD-Schicht 100 hat. In manchen Ausführungsformen können vor der Bildung der zweiten ILD-Schicht 100 Gate-Masken über den Gate-Dielektrika 92 und Gate-Elektroden 94 gebildet werden, die die Gate-Dielektrika 92 und Gate-Elektroden 94 während Kontaktbildung schützen können.
  • In 12A und 12B werden Source/Drain-Kontaktöffnungen 102 durch die ILD-Schichten 86, 100 gebildet. Die Source/Drain-Kontaktöffnungen 102 können unter Verwendung annehmbarer Fotolithografie- und Ätztechniken gebildet werden. Das Ätzen ist für das Material der ILD-Schichten 86, 100 selektiv (ätzt z.B. das Material der ILD-Schichten 86, 100 bei einer schnelleren Rate als das Material der CESL 54). Die CESL 54 stoppt das Ätzen der Source/Drain-Kontaktöffnungen 102. Da die CESL 54 unter den angehobenen Abschnitten der epitaktischen Source/Drain-Gebiete 84 liegt, können die Facetten 84SU , 84SL der epitaktischen Source/Drain-Gebiete 84 durch aggressives Ätzen (z.B. Überätzen) der ILD-Schichten 86, 100 freigelegt werden, ohne die STI-Gebiete 64 zu beschädigen. Im Speziellen kann die erste ILD-Schicht 86 geätzt werden, bis die Source/Drain-Kontaktöffnungen 102 sich vollständig durch die erste ILD-Schicht 86 erstrecken und die CESL 54 und alle der Facetten 84SU , 84SL der epitaktischen Source/Drain-Gebiete 84 über der CESL 54 freilegen. Ein Freilegen aller Facetten 84SU , 84SL der epitaktischen Source/Drain-Gebiete 84 vergrößert den Oberflächenbereich, der für Kontakte bereitsteht, die anschließend an den epitaktischen Source/Drain-Gebieten 84 gebildet werden.
  • Der Ätzprozess zur Bildung der Source/Drain-Kontaktöffnungen 102 kann ein Nassätzen, ein Trockenätzen oder Kombinationen davon umfassen. Im Speziellen umfasst der Ätzprozess mehrere Ätzschritte, von welchen mindestens einer einen größeren Grad an Isotropie als die anderen hat. Zum Beispiel kann der Ätzprozess zur Bildung der Source/Drain-Kontaktöffnungen 102 eine erste Ätzung umfassen, auf die eine zweite Ätzung folgt, wobei die zweite Ätzung einen größeren Grad an Isotropie als die erste Ätzung hat und wobei beide Ätzungen für das Material der ILD-Schichten 86, 100 selektiv sind. Ein Durchführen eines isotropen Ätzschritts trägt dazu bei, Abschnitte der ersten ILD-Schicht 86 zu entfernen, die unterhalb der epitaktischen Source/Drain-Gebiete 84 liegen, wodurch die unteren Facetten 84SL der epitaktischen Source/Drain-Gebiete 84 freigelegt werden. Die unteren Facetten 84SL der epitaktischen Source/Drain-Gebiete 84 sind nach Ätzen frei von der CESL 54. 12C und 12D sind Querschnittsansichten von Zwischenstufen beim Ätzen der Source/Drain-Kontaktöffnungen 102 gemäß manchen Ausführungsformen. 12C und 12D zeigen einen ähnlichen Querschnitt wie 12B.
  • In 12C wird das anisotrope Ätzung durchgeführt, um anfänglich die Source/Drain-Kontaktöffnungen 102 durch die ILD-Schichten 86, 100 zu bilden und die CESL 54 und die oberen Facetten 84SU der epitaktischen Source/Drain-Gebiete 84 freizulegen. Das anisotrope Ätzen entfernt etwas der ersten ILD-Schicht 86 auf der CESL 54. Manche Abschnitte 86R, 86B der ersten ILD-Schicht 86 bleiben, um Abschnitte der CESL 54 und die unteren Facetten 84SL der epitaktischen Source/Drain-Gebiete 84 nach der anisotropen Ätzung zu bedecken.
  • In 12D wird dann die isotrope Ätzung durchgeführt, um die Source/Drain-Kontaktöffnungen 102 zu erweitern und die Abschnitte 86R, 86B der ersten ILD-Schicht 86 unterhalb der epitaktischen Source/Drain-Gebiete 84 zu entfernen, wodurch mehr der CESL 54 und der unteren Facetten 84SL der epitaktischen Source/Drain-Gebiete 84 freigelegt werden. Somit werden die Abschnitte 54B der CESL 54 freigelegt. Wie oben festgehalten, werden die ILD-Schichten 86, 100 überätzt. Überätzen kann durch kontinuierliches Durchführen der isotropen Ätzung über eine lange Zeit (weiter unten besprochen) erfolgen. Ätzen für eine lange Zeit hilft, alle der Facetten 84SU , 84SL der epitaktischen Source/Drain-Gebiete 84 über der CESL 54 freizulegen. Weiter kann Überätzen die Source/Drain-Kontaktöffnungen 102 verbreitern. Zum Beispiel können die Breiten der Source/Drain-Kontaktöffnungen 102 um eine Distanz D2 vergrößert werden, die etwa 5 % bis etwa 50 % der ursprünglichen Breiten der Source/Drain-Kontaktöffnungen 102 sein kann. In manchen Ausführungsformen kann die Distanz D2 etwa 1 nm bis etwa 6 nm sein. Verbreitern der Source/Drain-Kontaktöffnungen 102 kann helfen, die Bildung von Säumen oder Hohlräumen in den anschließend gebildeten Kontakten durch Vermeiden von Einschnürungseffekten zu vermeiden. Weiter kann Überätzen die Profilform der Source/Drain-Kontaktöffnungen 102 ändern. Im Speziellen können die Seitenwände der Source/Drain-Kontaktöffnungen 102 durch Überätzen schräg oder schräger werden. Zum Beispiel bilden die Seitenwände der Source/Drain-Kontaktöffnungen jeweils einen ersten Winkel mit einer Ebene parallel zu der Hauptfläche des Substrats 50 vor Ätzen und die Seitenwände der Source/Drain-Kontaktöffnungen 102 bilden jeweils einen zweiten Winkel mit der Ebene parallel zu der Hauptfläche des Substrats 50 nach Ätzen, wobei sich der erste Winkel von dem zweiten Winkel unterscheidet.
  • Es sollte klar sein, dass, selbst wenn das Überätzen durchgeführt wird, manche der Abschnitte 86R, 86B der ersten ILD-Schicht 86 unterhalb der epitaktischen Source/Drain-Gebiete 84 bleiben. Zum Beispiel können Spurenmengen des Materials der ersten ILD-Schicht 86 nach dem Ätzen unterhalb der epitaktischen Source/Drain-Gebiete 84 verbleiben. In solchen Ausführungsformen kann jedoch die Menge freigelegter Facetten 84SU, 84SL der epitaktischen Source/Drain-Gebiete 84 weiterhin erhöht sein, wodurch der Oberflächenbereich vergrößert wird, der für die anschließend gebildeten Kontakte zur Verfügung steht.
  • In manchen Ausführungsformen, wenn die ILD-Schichten 86, 100 aus einem Oxid, (z.B. Siliziumoxid) gebildet sind und die CESL 54 aus einem Nitrid (z.B. Siliziumnitrid) gebildet ist, kann selektives anisotropes Ätzen der ILD-Schichten 86, 100 durch ein Trockenätzen, wie ein reaktives Ionenätzen (RIE) durchgeführt werden und selektives isotropes Ätzen der ILD-Schichten 86, 100 kann durch ein Nassätzen, wie eine Oxidätzung durchgeführt werden. Das Trockenätzen kann unter Verwendung eines Reaktionsgases oder mehrerer Reaktionsgase durchgeführt werden, wie Tetrafluormethan (CF4), Hexafluor-1,3-butadien (C4F6), Octafluorcyclobutan (C4F8), Octafluorcyclopenten (C5F8), dergleichen oder Kombinationen davon, während ein Plasma mit H2, O2, CO2, CO oder dergleichen erzeugt wird. Das Plasma kann mit einem induktiv gekoppelten Plasmagenerator (ICP-Generator), einem kapazitiv gekoppelten Plasmagenerator (CCP-Generator), einem Fern-Plasma-Generator oder dergleichen erzeugt werden. Eine Vorspannung kann zwischen dem Plasmagenerator und dem Futter, das das Substrat 50 trägt, angelegt werden, um die ILD-Schichten 86, 100 mit Ionen zu bombardieren. Das Nassätzen kann unter Verwendung verdünnter Fluorwasserstoffsäure (dHF-Säure), oder einer chemischen Oxideätzung wie CERTAS (Fluorwasserstoff (HF) und Ammoniak (NH3), SiCONi (Stickstofftrifluorid (NF3) und Ammoniak (NH3)) oder dergleichen durchgeführt werden. Wie oben festgehalten wurde, werden die ILD-Schichten 86, 100 überätzt. Überätzen kann durch kontinuierliches Durchführen des Nassätzens für eine lange Zeit wie eine Zeit im Bereich von etwa 5 Sekunden bis etwa 60 Sekunden durchgeführt werden.
  • In manchen Ausführungsformen, wenn die ILD-Schichten 86, 100 aus einem Oxid, (z.B. Siliziumoxid) gebildet sind und die CESL 54 aus einem Nitrid (z.B. Siliziumnitrid) gebildet ist, kann selektives anisotropes Ätzen der ILD-Schichten 86, 100 durch ein erstes Trockenätzen, wie ein reaktives Ionenätzen (RIE) durchgeführt werden und selektives isotropes Ätzen der ILD-Schichten 86, 100 kann auch durch ein zweites Trockenätzen, wie ein reaktives Ionenätzen (RIE), durchgeführt werden. Das erste Trockenätzen kann unter Verwendung eines Reaktionsgases oder mehrerer Reaktionsgase wie Tetrafluormethan (CF4), Hexafluor-1,3-butadien (C4F6), Octafluorcyclobutan (C4F8), Octafluorcyclopenten (C5F8), dergleichen oder Kombinationen davon durchgeführt werden, während ein Plasma mit H2, O2, CO2, CO oder dergleichen erzeugt wird. Das Plasma kann mit einem induktiv gekoppelten Plasmagenerator (ICP-Generator), einem kapazitiv gekoppelten Plasmagenerator (CCP-Generator), einem Fern-Plasma-Generator oder dergleichen erzeugt werden. Eine Vorspannung kann zwischen dem Plasmagenerator und dem Futter, das das Substrat 50 trägt, angelegt werden, um die ILD-Schichten 86, 100 mit Ionen zu bombardieren. Das zweite Trockenätzen kann unter Verwendung eines ähnlichen Reaktionsgases (ähnlicher Reaktionsgase) und mit einer ähnlichen Plasmaerzeugung wie das erste Trockenätzen durchgeführt werden, kann aber bei einem höheren Druck und/oder mit einer niedrigeren Vorspannung als das erste Trockenätzen durchgeführt werden. Zum Beispiel kann der Druck während des zweiten Trockenätzens etwa 200 % bis etwa 30000 % höher sein als der Druck während des ersten Trockenätzens und die Vorspannung während des zweiten Trockenätzens kann etwa 2 % bis etwa 50 % niedriger sein als die Vorspannung während des ersten Trockenätzens. Insbesondere kann das erste Trockenätzen bei einem Druck im Bereich von etwa 3 mTorr bis etwa 30 mTorr und mit einer angelegten Vorspannung im Bereich von etwa 100 Volt bis etwa 500 Volt durchgeführt werden, während das zweite Trockenätzen bei einem Druck im Bereich von etwa 60 mTorr bis etwa 900 mTorr und mit einer angelegten Vorspannung im Bereich von etwa 10 Volt bis etwa 50 Volt durchgeführt werden kann. Durchführen des zweiten Trockenätzens bei einem höheren Druck und/oder mit einer niedrigeren Vorspannung als beim ersten Trockenätzen erlaubt, dass das zweite Trockenätzen einen größeren Grad an Isotropie hat als das erste Trockenätzen. Wie oben festgehalten wurde, werden die ILD-Schichten 86, 100 überätzt. Überätzen kann durch kontinuierliches Durchführen des zweiten Trockenätzens für eine lange Zeit, wie eine Zeit im Bereich von etwa 5 Sekunden bis etwa 60 Sekunden erfolgen.
  • Nach Bildung der Source/Drain-Kontaktöffnungen 102 können die geätzten Abschnitte der epitaktischen Source/Drain-Gebiete 84 verringerte Höhen haben. Die Höhen der epitaktischen Source/Drain-Gebiete 84 können durch einen oder mehrere der Ätzprozesse verringert werden, die zur Bildung der Source/Drain-Kontaktöffnungen 102 verwendet werden. Zum Beispiel können die Höhen der epitaktischen Source/Drain-Gebiete 84 um eine Distanz D1 verringert sein, die etwa 2 % bis etwa 20 % der ursprünglichen Höhen der epitaktischen Source/Drain-Gebiete 84 sein kann. In manchen Ausführungsformen kann die Distanz D1 etwa 1 nm bis etwa 10 nm sein.
  • In 13A und 13B werden Metall-Halbleiter-Legierungsgebiete 106 in den Source/Drain-Kontaktöffnungen 102, wie auf Abschnitten der epitaktischen Source/Drain-Gebiete 84 gebildet, die durch die Source/Drain-Kontaktöffnungen 102 freigelegt sind. Die Metall-Halbleiter-Legierungsgebiete 106 können Silicidgebiete, die aus einem Metallsilicid (z.B. Titansilicid, Kobaltsilicid, Nickelsilicid usw.) gebildet sind, Germanidgebiete, die aus einem Metallgermanid (z.B. Titangermanid, Kobaltgermanid, Nickelgermanid usw.) gebildet sind, Silizium-Germanidgebiete, die aus einem Metallsilicid und einem Metallgermanid gebildet sind, oder dergleichen sein. Die Metall-Halbleiter-Legierungsgebiete 106 können durch Abscheiden eines Metalls in den Source/Drain-Kontaktöffnungen 102 und dann Durchführen eines thermischen Temperprozesses gebildet werden. Das Metall kann jedes Metall sein, das imstande ist, mit den Halbleitermaterialien (z.B. Silizium, Siliziumgermanium, Germanium usw.) der epitaktischen Source/Drain-Gebiete 84 zu reagieren, um eine Metall-Halbleiterlegierung geringen Widerstands zu bilden, wie Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere hochschmelzende Metalle, Seltenerdmetalle oder deren Legierungen. Das Metall kann durch einen Abscheidungsprozess wie ALD, CVD, PVD oder dergleichen abgeschieden werden. In einer Ausführungsform sind die Metall-Halbleiter-Legierungsgebiete 106 Silicidgebiete, die aus Titanium-Silizium gebildet sind. Nach dem thermischen Temperprozess kann ein Reinigungsprozess, wie ein Nassreinigen, durchgeführt werden, um etwaiges restliches Metall von den Source/Drain-Kontaktöffnungen 102 zu entfernen.
  • In der veranschaulichten Ausführungsform wird das Metall für die Metall-Halbleiter-Legierungsgebiete 106 durch einen geradlinigen Abscheidungsprozess, wie PVD, durchgeführt und somit werden die Metall-Halbleiter-Legierungsgebiete 106 auf den oberen Facetten 84SU (siehe 12B) der epitaktischen Source/Drain-Gebiete 84 gebildet, wobei die unteren Facetten 84SL der epitaktischen Source/Drain-Gebiete 84 frei von den Metall-Halbleiter-Legierungsgebieten 106 bleiben. In einer anderen Ausführungsform (weiter unten in Bezug auf 21 besprochen), wird das Metall für die Metall-Halbleiter-Legierungsgebiete 106 durch einen überdeckenden Abscheidungsprozess, wie CVD oder ALD, abgeschieden und somit werden die Metall-Halbleiter-Legierungsgebiete 106 auf den oberen Facetten 84SU und den unteren Facetten 84SL der epitaktischen Source/Drain-Gebiete 84 gebildet. Die Metall-Halbleiter-Legierungsgebiete 106 sind physisch und elektrisch an die epitaktischen Source/Drain-Gebiete 84 gekoppelt.
  • In 14A und 14B werden Source/Drain-Kontakte 110 in den Source/Drain-Kontaktöffnungen 102 gebildet. Eine Auskleidung, wie eine Diffusionssperrschicht, eine Adhäsionsschicht oder dergleichen und ein leitfähiges Material werden in den Source/Drain-Kontaktöffnungen 102, auf den Metall-Halbleiter-Legierungsgebieten 106 gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen enthalten. Ein Planarisierungsprozess, wie CMP, kann zur Entfernung von überschüssigem Material von einer Oberfläche der zweiten ILD-Schicht 100 durchgeführt werden. Die verbleibende Auskleidung und leitfähiges Material bilden die Source/Drain-Kontakte 110 in den Source/Drain-Kontaktöffnungen 102. Die Source/Drain-Kontakte 110 sind physisch und elektrisch an die Metall-Halbleiter-Legierungsgebiete 106 gekoppelt und sind somit mit den epitaktischen Source/Drain-Gebieten 84 verbunden.
  • Nach Bildung erstrecken sich die Source/Drain-Kontakte 110 durch die ILD-Schichten 86, 100. Die Source/Drain-Kontakte 110 können die Abschnitte der Source/Drain-Kontaktöffnungen 102 füllen, die nicht mit den Metall-Halbleiter-Legierungsgebieten 106 besetzt sind. Die Source/Drain-Kontakte 110 erstrecken sich entlang der unteren Facetten 84SL der epitaktischen Source/Drain-Gebiete 84 und sind mit diesen in Kontakt, wie ein Teilsatz der unteren Facetten 84SL , der durch die Source/Drain-Kontaktöffnungen 102 freigelegt ist. In Ausführungsformen, wo die Metall-Halbleiter-Legierungsgebiete 106 nur auf den oberen Facetten 84SU (siehe 12B) der epitaktischen Source/Drain-Gebiete 84 gebildet sind, stehen die Source/Drain-Kontakte 110 mit den unteren Facetten 84SL der epitaktischen Source/Drain-Gebiete 84 in Kontakt. Die Source/Drain-Kontakte 110 und die erste ILD-Schicht 86 stehen auch mit den Abschnitten 54A der CESL 54 in Kontakt, aber nicht mit den Abschnitten 54B der CESL 54. Da die CESL 54 unter den angehobenen Abschnitten der epitaktischen Source/Drain-Gebiete 84 liegt, sind alle Grenzflächen der CESL 54 und die Source/Drain-Kontakte 110 mit einer Hauptfläche des Substrats 50 planar und die CESL 54 erstreckt sich nicht entlang der Facetten 84SU , 84SL der epitaktischen Source/Drain-Gebiete 84. Tatsächlich sind keine Zwischenschichten außer den Metall-Halbleiter-Legierungsgebieten 106 zwischen den epitaktischen Source/Drain-Gebieten 84 und den Source/Drain-Kontakten 110 angeordnet. Weiter können die Hohlräume 104 nicht durch die Metall-Halbleiter-Legierungsgebiete 106 und/oder die Source/Drain-Kontakte 110 gefüllt werden, und nur Abschnitte 54B der CESL 54 befinden sich in den Hohlräumen 104. Mit anderen Worten, die Hohlräume 104 legen Oberflächen der CESL 54 und der epitaktischen Source/Drain-Gebiete 84 frei, legen aber Oberflächen der Metall-Halbleiter-Legierungsgebiete 106 oder der Source/Drain-Kontakte 110 nicht frei.
  • In 15A und 15B werden Gate-Kontakte 112 durch die zweite ILD-Schicht 100 gebildet. Öffnungen für die Gate-Kontakte 112 werden durch die zweite ILD-Schicht 100 gebildet. Die Öffnungen können unter Verwendung annehmbarer Fotolithografie- und Ätztechniken gebildet werden. Eine Auskleidung, wie eine Diffusionssperrschicht, eine Adhäsionsschicht oder dergleichen, und ein leitfähiges Material werden in den Öffnungen gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen enthalten. Ein Planarisierungsprozess, wie CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche der zweiten ILD-Schicht 100 zu entfernen. Die verbleibende Auskleidung und leitfähiges Material bilden die Gate-Kontakte 112 in den Öffnungen. Die Gate-Kontakte 112 sind physisch und elektrisch an die Gate-Elektroden 94 gekoppelt und somit mit diesen verbunden. Die Gate-Kontakte 112 können Gate Masken (falls vorhanden) über den Gate-Elektroden 94 durchdringen. Nach Bildung sind die oberen Oberflächen der zweiten ILD-Schicht 100, der Source/Drain-Kontakte 110 und der Gate-Kontakte 112 komplanar.
  • Andere Prozesse und Abfolgen können zur Bildung der Gate-Kontakte 112 verwendet werden. Zum Beispiel können die Source/Drain-Kontakte 110 und die Gate-Kontakte 112 in verschiedenen Prozessen gebildet werden oder können in demselben Prozess gebildet werden. In manchen Ausführungsformen werden die Gate-Kontakte 112 gleichzeitig mit den Source/Drain-Kontakten 110 gebildet, z.B. werden die Öffnungen für die Gate-Kontakte 112 gleichzeitig mit den Öffnungen für die Source/Drain-Kontakte 110 gebildet. Weiter, obwohl die Source/Drain-Kontakte 110 und die Gate-Kontakte 112 in einem selben Querschnitt veranschaulicht sind, kann jeder der Source/Drain-Kontakte 110 und der Gate-Kontakte 112 in verschiedenen Querschnitten gebildet werden, was Kurzschließen der Kontakte vermeiden kann.
  • 16A und 16B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen. Diese Ausführungsform ist der Ausführungsform ähnlich, die in Bezug auf 15A und 15B beschrieben ist, mit der Ausnahme, dass Source/Drain-Kontakte 110 getrennte unteren Source/Drain-Kontakte 110A und obere Source/Drain-Kontakte 110B aufweisen. Die unteren Source/Drain-Kontakte 110A erstrecken sich durch die erste ILD-Schicht 86 und die oberen Source/Drain-Kontakte 110B erstrecken sich durch die zweite ILD-Schicht 100. Die unteren Source/Drain-Kontakte 110A sind somit zwischen den oberen Source/Drain-Kontakten 110B und den Metall-Halbleiter-Legierungsgebieten 106 angeordnet.
  • Als ein Beispiel zur Bildung der unteren Source/Drain-Kontakte 110A, vor Bildung der zweiten ILD-Schicht 100, können Öffnungen für die unteren Source/Drain-Kontakte 110A durch die erste ILD-Schicht 86 gebildet werden. Die Öffnungen können unter Verwendung ähnlicher Prozesse gebildet werden wie jener, die in Bezug auf 12A bis 12D besprochen sind. Die Metall-Halbleiter-Legierungsgebiete 106 und die unteren Source/Drain-Kontakte 110A werden dann in den Öffnungen unter Verwendung eines ähnlichen Prozesses wie jenen gebildet, der in Bezug auf 13A bis 14B besprochen ist. Nach Bildung sind die oberen Oberflächen der Gate-Abstandhalter 80, der ersten ILD-Schicht 86, der Gate-Elektroden 94 und der unteren Source/Drain-Kontakte 110A komplanar.
  • Als ein Beispiel zur Bildung der oberen Source/Drain-Kontakte 110B, nach Bildung der zweiten ILD-Schicht 100 werden Öffnungen für die oberen Source/Drain-Kontakte 110B durch die zweite ILD-Schicht 100 gebildet. Die Öffnungen können unter Verwendung annehmbarer Fotolithografie- und Ätztechniken gebildet werden. Eine Auskleidung, wie eine Diffusionssperrschicht, eine Adhäsionsschicht oder dergleichen und ein leitfähiges Material werden in den Öffnungen gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche der zweiten ILD-Schicht 100 zu entfernen. Die verbleibende Auskleidung und leitfähiges Material bilden die oberen Source/Drain-Kontakte 110B in den Öffnungen. Die oberen Source/Drain-Kontakte 110B sind mit den unteren Source/Drain-Kontakten 110A verbunden und die unteren Source/Drain-Kontakte 110A sind mit den epitaktischen Source/Drain-Gebieten 84 verbunden. Die oberen Source/Drain-Kontakte 110B und die Gate-Kontakte 112 können in verschiedenen Prozessen gebildet werden oder können in demselben Prozess gebildet werden. Nach Bildung sind die oberen Oberflächen der zweiten ILD-Schicht 100, der oberen Source/Drain-Kontakte 110B und der Gate-Kontakte 112 komplanar.
  • Es sollte klar sein, dass manche Ausführungsformen Merkmale aus den Ausführungsformen kombinieren können, die in 15A bis 16B veranschaulicht sind. Zum Beispiel können Source/Drain-Kontakte in einem ersten Gebiet eines Dies (z.B. ein Eingabe-/Ausgabegebiet) kontinuierliche leitfähige Merkmale sein, die sich durch mehrere ILD-Schichten erstrecken (wie in 15A und 15B dargestellt), während Source/Drain-Kontakte in einem zweiten Gebiet des Dies (z.B. ein Kernlogikgebiet) separate obere und untere leitfähige Merkmale in jeweiligen ILD-Schichten aufweisen können (wie in 16A und 16B dargestellt).
  • 17A und 17B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen. Diese Ausführungsform ist der Ausführungsform ähnlich, die in Bezug auf 15A und 15B beschrieben ist, mit der Ausnahme, dass benachbarte epitaktische Source/Drain-Gebiete 84 getrennt bleiben, nachdem sie epitaktisch gezüchtet wurden. In dieser Ausführungsform wird derselbe Source/Drain-Kontakt 110 verwendet, um die benachbarten epitaktischen Source/Drain-Gebiete 84 zu verbinden.
  • 18A und 19B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen. Diese Ausführungsform ist der Ausführungsform ähnlich, die in Bezug auf 17A und 17B beschrieben wurde, mit der Ausnahme, dass benachbarte epitaktische Source/Drain-Gebiete 84 getrennt bleiben und nicht durch einen selben Source/Drain-Kontakt verbunden sind. Vielmehr ist jedes entsprechende Source/Drain-Gebiet 84 mit einem entsprechenden Source/Drain-Kontakt 110 verbunden.
  • 19 ist eine Querschnittsansicht von FinFETs gemäß manchen anderen Ausführungsformen. Diese Ausführungsform ist der Ausführungsform ähnlich, die in Bezug auf 18B beschrieben ist, mit der Ausnahme, dass mehrere Formen von Source/Drain-Kontakten 110 verwendet werden. Zum Beispiel kann ein erster Source/Drain-Kontakt 110C mit einigen, aber nicht allen der unteren Facetten 84SL der epitaktischen Source/Drain-Gebiete 84 in Kontakt stehen, wobei die anderen unteren Facetten 84SL der epitaktischen Source/Drain-Gebiete 84 mit der ersten ILD-Schicht 86 in Kontakt sind. Weiter kann ein zweiter Source/Drain-Kontakt 110D mit keiner der unteren Facetten 84SL der epitaktischen Source/Drain-Gebiete 84 in Kontakt stehen. 19 kann Ausführungsformen angeben, wo etwas Material der ersten ILD-Schicht 86 unterhalb der epitaktischen Source/Drain-Gebiete 84 verbleibt, aber die Menge an freiliegenden Facetten 84SU , 84SL dennoch erhöht ist.
  • 20 ist eine Querschnittsansicht von FinFETs gemäß manchen anderen Ausführungsformen. Diese Ausführungsform ist der Ausführungsform ähnlich, die in Bezug auf 15B beschrieben ist, mit der Ausnahme, dass derselbe Source/Drain-Kontakt 110 zum Verbinden mehrerer verschmolzener epitaktischer Source/Drain-Gebiete 84 verwendet wird. Weiter kann der Source/Drain-Kontakt 110 mit einigen, aber nicht allen der unteren Facetten 84SL der epitaktischen Source/Drain-Gebiete 84 in Kontakt stehen, während die anderen unteren Facetten 84SL der epitaktischen Source/Drain-Gebiete 84 mit der ersten ILD-Schicht 86 in Kontakt stehen. 20 kann Ausführungsformen angeben, wo etwas Material der ersten ILD-Schicht 86 unterhalb der epitaktischen Source/Drain-Gebiete 84 verbleibt, aber die Menge an freiliegenden Facetten 84SU , 84SL dennoch erhöht ist.
  • 21A und 21B sind Querschnittsansichten von FinFETs gemäß manchen anderen Ausführungsformen. Diese Ausführungsform ist der Ausführungsform ähnlich, die in Bezug auf 15A und 15B beschrieben ist, mit der Ausnahme, dass Metall-Halbleiter-Legierungsgebiete 106 an den oberen Facetten 84SU und den unteren Facetten 84SL der epitaktischen Source/Drain-Gebiete 84 gebildet sind. In dieser Ausführungsform wird das Metall für die Metall-Halbleiter-Legierungsgebiete 106 durch einen überdeckenden Abscheidungsprozess, wie CVD oder ALD, abgeschieden. In manchen Ausführungsformen haben die Metall-Halbleiter-Legierungsgebiete 106 eine gleichförmige Dicke. In manchen Ausführungsformen sind die Abschnitte der Metall-Halbleiter-Legierungsgebiete 106 auf den oberen Facetten 84SU dicker als die Abschnitte der Metall-Halbleiter-Legierungsgebiete 106 auf den unteren Facetten 84SL . Wenn zum Beispiel das Metall für die Metall-Halbleiter-Legierungsgebiete 106 durch CVD oder ALD abgeschieden wird, kann Verdrängung unterhalb der epitaktischen Source/Drain-Gebiete 84 die Vorläuferdiffusion unterhalb der epitaktischen Source/Drain-Gebiete 84 verringern oder verhindern. Weiter können (oder können nicht) in dieser Ausführungsform die Hohlräume 104 teilweise durch die Metall-Halbleiter-Legierungsgebiete 106 gefüllt werden. Als solches können die Abschnitte der Metall-Halbleiter-Legierungsgebiete 106 in den Hohlräumen 104 auch dünner als die Abschnitte der Metall-Halbleiter-Legierungsgebiete 106 auf den oberen Facetten 84SU sein.
  • Ausführungsformen können Vorteile erzielen. Da die CESL 54 unter den angehobenen Abschnitten der epitaktischen Source/Drain-Gebiete 84 liegt, können die ILD-Schichten 86, 100 überätzt werden, ohne die STI-Gebiete 64 zu beschädigen, was die Entfernung von Abschnitten 86R, 86B (siehe 12C) der ersten ILD-Schicht 86 unterhalb der epitaktischen Source/Drain-Gebiete 84 ermöglicht. Entfernen der Abschnitte 86R, 86B der ersten ILD-Schicht 86 unterhalb der epitaktischen Source/Drain-Gebiete 84 erlaubt, dass die unteren Facetten 84SL der epitaktischen Source/Drain-Gebiete 84 durch die Source/Drain-Kontaktöffnungen 102 freigelegt werden. Freilegen von mehr Oberflächen der epitaktischen Source/Drain-Gebiete 84 erlaubt, dass die Metall-Halbleiter-Legierungsgebiete 106 und die Source/Drain-Kontakte 110 mit einem größeren Oberflächenbereich der epitaktischen Source/Drain-Gebiete 84 in Kontakt stehen. Vergrößern des Kontaktflächenbereichs kann dazu beitragen, den Kontaktwiederstand gegenüber den epitaktischen Source/Drain-Gebieten 84 zu verringern, insbesondere, wenn die resultierenden FinFETs bei einem kleinen Technologieknoten gebildet sind. Weiter kann durch Verringern der Menge an dielektrischem Material um die epitaktischen Source/Drain-Gebiete 84 die parasitäre Kapazität zwischen den Gate-Elektroden 94 und den Source/Drain-Kontakten 110 verringert werden. Die Leistung der FinFETs kann somit verbessert werden.
  • In einer Ausführungsform umfasst ein Verfahren: Ätzen einer Source/Drain-Vertiefung in einer Finne, wobei sich die Source/Drain-Vertiefung durch eine Kontaktätzstoppschicht (CESL) erstreckt; Züchten eines epitaktischen Source/Drain-Gebiets in der Source/Drain-Vertiefung; Abscheiden einer Zwischenschicht-Dielektrikumschicht (ILD-Schicht) auf dem epitaktischen Source/Drain-Gebiet und der CESL; Ätzen einer Öffnung durch die ILD-Schicht mit einer isotropen Ätzung, wobei die isotrope Ätzung Abschnitte der ILD-Schicht unterhalb des epitaktischen Source/Drain-Gebiets entfernt, um die CESL und untere Facetten des epitaktischen Source/Drain-Gebiets freizulegen; und Bildung eines Source/Drain-Kontakts in der Öffnung, wobei sich der Source/Drain-Kontakt entlang der unteren Facetten des epitaktischen Source/Drain-Gebiets erstreckt.
  • In manchen Ausführungsformen umfasst das Verfahren weiter, vor Ätzen der Source/Drain-Vertiefung in der Finne: Abscheiden einer ersten dielektrischen Schicht auf einem Substrat; Abscheiden der CESL auf der ersten dielektrischen Schicht; Abscheiden einer zweiten dielektrischen Schicht auf der CESL; Ätzen eines Grabens in der zweiten dielektrischen Schicht, der CESL und der ersten dielektrischen Schicht; Züchten der Finne in dem Graben; und Entfernen der zweiten dielektrischen Schicht. In manchen Ausführungsformen des Verfahrens umfasst das Ätzen der Öffnung durch die ILD-Schicht: Durchführen einer anisotropen Ätzung zur Bildung der Öffnung, wobei die Öffnung obere Facetten des epitaktischen Source/Drain-Gebiets nach der anisotropen Ätzung freilegt, wobei die unteren Facetten des epitaktischen Source/Drain-Gebiets nach der anisotropen Ätzung bedeckt bleiben; und Durchführen der isotropen Ätzung zur Erweiterung der Öffnung, wobei die Öffnung die unteren Facetten des epitaktischen Source/Drain-Gebiets nach der isotropen Ätzung freilegt. In manchen Ausführungsformen des Verfahrens enthält die ILD-Schicht Siliziumoxid; die CESL enthält Siliziumnitrid; die anisotrope Ätzung ist ein Trockenätzen, das mit Tetrafluormethan, Hexafluor-1,3-butadien, Octafluorcyclobutan oder Octafluorcyclopenten durchgeführt wird; und die isotrope Ätzung ist ein Nassätzen, das mit verdünnter Fluorwasserstoffsäure, Fluorwasserstoff und Ammoniak oder Stickstofftrifluorid und Ammoniak durchgeführt wird. In manchen Ausführungsformen des Verfahrens enthält die ILD-Schicht Siliziumoxid; die CESL enthält Siliziumnitrid; die anisotrope Ätzung ist ein erstes Trockenätzen, das mit Tetrafluormethan, Hexafluor-1,3-butadien, Octafluorcyclobutan oder Octafluorcyclopenten durchgeführt wird; die isotrope Ätzung ist ein zweites Trockenätzen, das mit Tetrafluormethan, Hexafluor-1,3-butadien, Octafluorcyclobutan oder Octafluorcyclopenten durchgeführt wird; und das zweite Trockenätzen wird bei einem größeren Druck und mit einer niedrigeren Vorspannung als das erste Trockenätzen durchgeführt. In manchen Ausführungsformen des Verfahrens wird die isotrope Ätzung für eine Zeit in einem Bereich von 5 Sekunden bis 60 Sekunden durchgeführt. In manchen Ausführungsformen des Verfahrens verbreitert das Durchführen der isotropen Ätzung die Öffnung um 5 % bis 50 %. In manchen Ausführungsformen umfasst das Verfahren weiter: Bildung eines Silicids auf oberen Facetten des epitaktischen Source/Drain-Gebiets, wobei der Source/Drain-Kontakt mit dem Silicid und einem Teilsatz der unteren Facetten des epitaktischen Source/Drain-Gebiets in Kontakt steht. In manchen Ausführungsformen des Verfahrens steht die ILD-Schicht physisch mit dem epitaktischen Source/Drain-Gebiet vor Ätzen der Öffnung in Kontakt. In manchen Ausführungsformen des Verfahrens verbleibt, nach Bildung des Source/Drain-Kontakts, ein Hohlraum unterhalb des epitaktischen Source/Drain-Gebiets, wobei der Hohlraum einen Abschnitt der CESL freilegt.
  • In einer Ausführungsform weist eine Struktur auf: ein Isolationsgebiet auf einem Substrat; eine Kontaktätzstoppschicht (CESL) auf dem Isolationsgebiet; eine erste Finne, die sich durch die CESL und das Isolationsgebiet erstreckt; eine zweite Finne, die sich durch die CESL und das Isolationsgebiet erstreckt; ein epitaktisches Source/Drain-Gebiet in der ersten Finne und der zweiten Finne, wobei das epitaktische Source/Drain-Gebiet über einem ersten Abschnitt der CESL angeordnet ist, wobei der erste Abschnitt der CESL seitlich zwischen der ersten Finne und der zweiten Finne angeordnet ist; eine Zwischenschicht-Dielektrikumschicht (ILD-Schicht) auf dem epitaktischen Source/Drain-Gebiet und einem zweiten Abschnitt der CESL; und einen Source/Drain-Kontakt, der sich durch die ILD-Schicht erstreckt, wobei der Source/Drain-Kontakt mit dem zweiten Abschnitt der CESL und unteren Facetten des epitaktischen Source/Drain-Gebiets in Kontakt steht.
  • In manchen Ausführungsformen weist die Struktur weiter auf: ein Silicid auf oberen Facetten des epitaktischen Source/Drain-Gebiets, wobei das Source/Drain-Kontakt mit dem Silicid in Kontakt steht. In manchen Ausführungsformen weist die Struktur weiter auf: einen Hohlraum unterhalb des epitaktischen Source/Drain-Gebiets, wobei der Hohlraum den ersten Abschnitt der CESL und einen Teilsatz der unteren Facetten des epitaktischen Source/Drain-Gebiets freilegt. In manchen Ausführungsformen der Struktur sind Grenzflächen der CESL und des Source/Drain-Kontakts parallel zu einer Hauptfläche des Substrats. In manchen Ausführungsformen der Struktur sind die unteren Facetten des epitaktischen Source/Drain-Gebiets frei von der CESL. In manchen Ausführungsformen der Struktur sind die unteren Facetten des epitaktischen Source/Drain-Gebiets frei von der ILD-Schicht. In manchen Ausführungsformen der Struktur enthält die ILD-Schicht Siliziumoxid und die CESL enthält Siliziumnitrid. In manchen Ausführungsformen der Struktur sind die erste Finne und die zweite Finne jeweils eine epitaktische Struktur, die auf dem Substrat angeordnet ist. In manchen Ausführungsformen weist die Struktur weiter auf: eine Gate-Struktur auf der ersten Finne und der zweiten Finne, wobei die Gate-Struktur mit dem ersten Abschnitt und dem zweiten Abschnitt der CESL in Kontakt steht.
  • In einer Ausführungsform enthält eine Struktur: eine Kontaktätzstoppschicht (CESL) über einem Substrat; eine Finne, die sich durch die CESL erstreckt; ein epitaktisches Source/Drain-Gebiet in der Finne, wobei sich das epitaktische Source/Drain-Gebiet durch die CESL erstreckt; ein Silicid, das mit oberen Facetten des epitaktischen Source/Drain-Gebiets in Kontakt steht; einen Source/Drain-Kontakt, der mit dem Silicid, unteren Facetten des epitaktischen Source/Drain-Gebiets und einer ersten Oberfläche der CESL in Kontakt steht; und eine Zwischenschicht-Dielektrikumschicht (ILD-Schicht), die den Source/Drain-Kontakt umgibt, wobei die ILD-Schicht mit der ersten Oberfläche der CESL in Kontakt steht.
  • Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Ätzen einer Source/Drain-Vertiefung in einer Finne, wobei sich die Source/Drain-Vertiefung durch eine Kontaktätzstoppschicht (CESL) erstreckt; Züchten eines epitaktischen Source/Drain-Gebiets in der Source/Drain-Vertiefung; Abscheiden einer Zwischenschicht-Dielektrikumschicht (ILD-Schicht) auf dem epitaktischen Source/Drain-Gebiet und der CESL; Ätzen einer Öffnung durch die ILD-Schicht mit einer isotropen Ätzung, wobei die isotrope Ätzung Abschnitte der ILD-Schicht unterhalb des epitaktischen Source/Drain-Gebiets entfernt, um die CESL und untere Facetten des epitaktischen Source/Drain-Gebiets freizulegen; und Bilden eines Source/Drain-Kontakts in der Öffnung, wobei sich der Source/Drain-Kontakt entlang der unteren Facetten des epitaktischen Source/Drain-Gebiets erstreckt.
  2. Verfahren nach Anspruch 1, weiter umfassend, vor Ätzen der Source/Drain-Vertiefung in der Finne: Abscheiden einer ersten dielektrischen Schicht auf einem Substrat; Abscheiden der CESL auf der ersten dielektrischen Schicht; Abscheiden einer zweiten dielektrischen Schicht auf der CESL; Ätzen eines Grabens in der zweiten dielektrischen Schicht, der CESL und der ersten dielektrischen Schicht; Züchten der Finne in dem Graben; und Entfernen der zweiten dielektrischen Schicht.
  3. Verfahren nach Anspruch 1, wobei das Ätzen der Öffnung durch die ILD-Schicht umfasst: Durchführen einer anisotropen Ätzung zur Bildung der Öffnung, wobei die Öffnung obere Facetten des epitaktischen Source/Drain-Gebiets nach der anisotropen Ätzung freilegt, wobei die unteren Facetten des epitaktischen Source/Drain-Gebiets nach der anisotropen Ätzung bedeckt bleiben; und Durchführen der isotropen Ätzung, um die Öffnung zu erweitern, wobei die Öffnung die unteren Facetten des epitaktischen Source/Drain-Gebiets nach der isotropen Ätzung freilegt.
  4. Verfahren nach Anspruch 3, wobei die ILD-Schicht Siliziumoxid enthält; die CESL Siliziumnitrid enthält; die anisotrope Ätzung ein Trockenätzen ist, das mit Tetrafluormethan, Hexafluor-1,3-butadien, Octafluorcyclobutan oder Octafluorcyclopenten durchgeführt wird; und die isotrope Ätzung ein Nassätzen ist, das mit verdünnter Fluorwasserstoffsäure, Fluorwasserstoff und Ammoniak oder Stickstofftrifluorid und Ammoniak durchgeführt wird.
  5. Verfahren nach Anspruch 3, wobei die ILD-Schicht Siliziumoxid enthält; die CESL Siliziumnitrid enthält; die anisotrope Ätzung ein erstes Trockenätzen ist, das mit Tetrafluormethan, Hexafluor-1,3-butadien, Octafluorcyclobutan oder Octafluorcyclopenten durchgeführt wird; die isotrope Ätzung ein zweites Trockenätzen ist, das mit Tetrafluormethan, Hexafluor-1,3-butadien, Octafluorcyclobutan oder Octafluorcyclopenten durchgeführt wird; und das zweite Trockenätzen bei einem höheren Druck und mit einer niedrigeren Vorspannung als das erste Trockenätzen durchgeführt wird.
  6. Verfahren nach Anspruch 3, wobei die isotrope Ätzung für eine Zeit in einem Bereich von 5 Sekunden bis 60 Sekunden durchgeführt wird.
  7. Verfahren nach Anspruch 3, wobei Durchführen der isotropen Ätzung die Öffnung um 5 % bis 50 % verbreitert.
  8. Verfahren nach Anspruch 1 weiter umfassend: Bildung eines Metall-Halbleiter-Legierungsgebiets auf oberen Facetten des epitaktischen Source/Drain-Gebiets, wobei der Source/Drain-Kontakt mit dem Metall-Halbleiter-Legierungsgebiet und einem Teilsatz der unteren Facetten des epitaktischen Source/Drain-Gebiets in Kontakt steht.
  9. Verfahren nach Anspruch 1, wobei die ILD-Schicht physisch mit dem epitaktischen Source/Drain-Gebiet vor Ätzen der Öffnung in Kontakt steht.
  10. Verfahren nach Anspruch 1, wobei nach Bildung des Source/Drain-Kontakts, ein Hohlraum unterhalb des epitaktischen Source/Drain-Gebiets verbleibt, wobei der Hohlraum einen Abschnitt der CESL freilegt.
  11. Struktur aufweisend: ein Isolationsgebiet auf einem Substrat; eine Kontaktätzstoppschicht (CESL) auf dem Isolationsgebiet; eine erste Finne, die sich durch die CESL und das Isolationsgebiet erstreckt; eine zweite Finne, die sich durch die CESL und das Isolationsgebiet erstreckt; ein epitaktisches Source/Drain-Gebiet in der ersten Finne und der zweiten Finne, wobei das epitaktische Source/Drain-Gebiet über einem ersten Abschnitt der CESL angeordnet ist, der erste Abschnitt der CESL seitlich zwischen der ersten Finne und der zweiten Finne angeordnet ist; eine Zwischenschicht-Dielektrikumschicht (ILD-Schicht) auf dem epitaktischen Source/Drain-Gebiet und einem zweiten Abschnitt der CESL; und einen Source/Drain-Kontakt, der sich durch die ILD-Schicht, erstreckt, wobei der Source/Drain-Kontakt mit dem zweiten Abschnitt der CESL und unteren Facetten des epitaktischen Source/Drain-Gebiets in Kontakt steht.
  12. Struktur nach Anspruch 11 weiter umfassend: ein Metall-Halbleiter-Legierungsgebiet auf oberen Facetten des epitaktischen Source/Drain-Gebiets, wobei der Source/Drain-Kontakt mit dem Metall-Halbleiter-Legierungsgebiet in Kontakt steht.
  13. Struktur nach Anspruch 11 weiter umfassend: einen Hohlraum unterhalb des epitaktischen Source/Drain-Gebiets, wobei der Hohlraum den ersten Abschnitt der CESL und einen Teilsatz der unteren Facetten des epitaktischen Source/Drain-Gebiets freilegt
  14. Struktur nach Anspruch 11, wobei Grenzflächen der CESL und des Source/Drain-Kontakts parallel zu einer Hauptfläche des Substrats sind.
  15. Struktur nach Anspruch 11, wobei die unteren Facetten des epitaktischen Source/Drain-Gebiets frei von der CESL sind.
  16. Struktur nach Anspruch 11, wobei die unteren Facetten des epitaktischen Source/Drain-Gebiets frei von der ILD-Schicht sind.
  17. Struktur nach Anspruch 11, wobei die ILD-Schicht Siliziumoxid enthält und die CESL Siliziumnitrid enthält.
  18. Struktur nach Anspruch 11, wobei die erste Finne und die zweite Finne jeweils epitaktische Strukturen sind, die auf dem Substrat angeordnet sind.
  19. Struktur nach Anspruch 11 weiter umfassend: eine Gate-Struktur auf der ersten Finne und der zweiten Finne, wobei die Gate-Struktur mit dem ersten Abschnitt und dem zweiten Abschnitt der CESL in Kontakt steht.
  20. Struktur aufweisend: eine Kontaktätzstoppschicht (CESL) über einem Substrat; eine Finne, die sich durch die CESL erstreckt; ein epitaktisches Source/Drain-Gebiet in der Finne, wobei sich das epitaktische Source/Drain-Gebiet durch die CESL erstreckt; ein Metall-Halbleiter-Legierungsgebiet, das mit oberen Facetten des epitaktischen Source/Drain-Gebiets in Kontakt steht; einen Source/Drain-Kontakt, der mit dem Metall-Halbleiter-Legierungsgebiet, unteren Facetten des epitaktischen Source/Drain-Gebiets und einer ersten Oberfläche der CESL in Kontakt steht; und eine Zwischenschicht-Dielektrikumschicht (ILD-Schicht), die den Source/Drain-Kontakt umgibt, wobei die ILD-Schicht mit der ersten Oberfläche der CESL in Kontakt steht.
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