DE102023101119A1 - Transistor-source/drain-bereiche und verfahren zu deren erzeugung - Google Patents

Transistor-source/drain-bereiche und verfahren zu deren erzeugung Download PDF

Info

Publication number
DE102023101119A1
DE102023101119A1 DE102023101119.7A DE102023101119A DE102023101119A1 DE 102023101119 A1 DE102023101119 A1 DE 102023101119A1 DE 102023101119 A DE102023101119 A DE 102023101119A DE 102023101119 A1 DE102023101119 A1 DE 102023101119A1
Authority
DE
Germany
Prior art keywords
source
drain
semiconductor
spacer
nanostructure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102023101119.7A
Other languages
English (en)
Inventor
Wei-Min Liu
Tsz-Mei Kwok
Hui-Lin Huang
Cheng-Yen Wen
Li-Li Su
Chii-Horng Li
Yee-Chia Yeo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102023101119A1 publication Critical patent/DE102023101119A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

Bei einer Ausführungsform weist eine Vorrichtung Folgendes auf: eine Halbleiterfinne, die sich von einem Halbleitersubstrat erstreckt; eine Nanostruktur über der Halbleiterfinne; einen Source/Drain-Bereich benachbart zu einem Kanalbereich der Nanostruktur; einen unteren Abstandshalter zwischen dem Source/Drain-Bereich und der Halbleiterfinne; und einen Spalt zwischen dem unteren Abstandshalter und dem Source/Drain-Bereich.

Description

  • Prioritätsanspruch und Querverweis
  • Die vorliegende Anmeldung beansprucht die Priorität der am 25. Februar 2022 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 63/268.513 , die durch Bezugnahme in die vorliegende Anmeldung aufgenommen ist.
  • Hintergrund
  • Halbleitervorrichtungen kommen in verschiedenen elektronischen Anwendungsgebieten zum Einsatz, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden normalerweise dadurch hergestellt, dass isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleitermaterialschichten nacheinander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithografie strukturiert werden, um Schaltungskomponenten und -elemente auf dem Substrat herzustellen.
  • Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) immer weiter, indem sie die kleinste Strukturbreite ständig reduziert, sodass mehr Komponenten auf einer gegebenen Fläche integriert werden können. Wenn die kleinste Strukturbreite reduziert wird, entstehen jedoch weitere Probleme, die angegangen werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 zeigt ein Beispiel für Nanostruktur-Feldeffekttransistoren (Nanostruktur-FETs) in einer dreidimensionalen Darstellung gemäß einigen Ausführungsformen.
    • Die 2 bis 21C sind Darstellungen von Zwischenstufen bei der Herstellung von Nanostruktur-FETs gemäß einigen Ausführungsformen.
    • Die 22A bis 22C sind Darstellungen von Nanostruktur-FETs gemäß einigen Ausführungsformen.
    • 23 ist eine Darstellung von Nanostruktur-FETs gemäß einigen weiteren Ausführungsformen.
    • Die 24A bis 24C sind Darstellungen von Nanostruktur-FETs gemäß einigen weiteren Ausführungsformen.
    • Die 25A bis 25C sind Darstellungen von Nanostruktur-FETs gemäß einigen weiteren Ausführungsformen.
    • Die 26A bis 26C sind Darstellungen von Nanostruktur-FETs gemäß einigen weiteren Ausführungsformen.
    • 27 ist eine Darstellung von Nanostruktur-FETs gemäß einigen weiteren Ausführungsformen.
    • Die 28A bis 31C sind Darstellungen von Zwischenstufen bei der Herstellung von Nanostruktur-FETs gemäß einigen weiteren Ausführungsformen.
    • Die 32A bis 32C sind Darstellungen von Nanostruktur-FETs gemäß einigen weiteren Ausführungsformen.
    • 33 ist eine Darstellung von Nanostruktur-FETs gemäß einigen weiteren Ausführungsformen.
    • 34 ist eine Darstellung von Nanostruktur-FETs gemäß einigen weiteren Ausführungsformen.
    • Die 35A bis 35C sind Darstellungen von Nanostruktur-FETs gemäß einigen weiteren Ausführungsformen.
    • Die 36 bis 39 sind Darstellungen von Zwischenstufen bei der Herstellung von Nanostruktur-FETs gemäß einigen weiteren Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Offenbarung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element hergestellt werden können, sodass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90° gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • Gemäß verschiedenen Ausführungsformen werden Abstandshalter an einer Unterseite von Source/Drain-Aussparungen und auf tieferliegenden Halbleiterfinnen hergestellt. Anschließend werden in den Source/Drain-Aussparungen Source/Drain-Bereiche aufgewachsen. Die Abstandshalter reduzieren eine elektrische Kopplung zwischen den Halbleiterfinnen und den Source/Drain-Bereichen. Das Reduzieren der elektrischen Kopplung zwischen den Halbleiterfinnen und den Source/Drain-Bereichen kann dazu beitragen, einen Leckstrom von resultierenden Vorrichtungen zu reduzieren, wie etwa durch Vermeiden einer Aktivierung von parasitären Kanalbereichen in den Halbleiterfinnen. Außerdem können Spalte zwischen den Abstandshaltern und den Source/Drain-Bereichen erzeugt werden. Die Spalte können die elektrische Kopplung zwischen den Halbleiterfinnen und den Source/Drain-Bereichen durch Blockieren von Leckströmen weiter reduzierten. Dadurch kann die Leistung der resultierenden Vorrichtungen verbessert werden.
  • Ausführungsformen werden hier in einem bestimmten Zusammenhang beschrieben, und zwar in Zusammenhang mit einem Die, der Nanostruktur-FETs aufweist. Verschiedene Ausführungsformen können jedoch auch für Dies verwendet werden, die statt der oder in Kombination mit den Nanostruktur-FETs andere Arten von Transistoren aufweisen, z. B. Finnen-Feldeffekttransistoren (FinFETs), Planartransistoren oder dergleichen.
  • 1 zeigt ein Beispiel für Nanostruktur-FETs (z. B. Nanodraht-FETs, Nanolagen-FETs oder dergleichen) gemäß einigen Ausführungsformen. 1 ist eine dreidimensionale Darstellung, bei der der Übersichtlichkeit halber einige Strukturelemente der Nanostruktur-FETs weggelassen sind. Die Nanostruktur-FETs können Nanolagen-Feldeffekttransistoren (NSFETs), Nanodraht-Feldeffekttransistoren (NWFETs), Gate-all-around-Feldeffekttransistoren (GAA-FETs) oder dergleichen sein.
  • Die Nanostruktur-FETs weisen Nanostrukturen 66 (z. B. Nanolagen, Nanodrähte oder dergleichen) über Halbleiterfinnen 62 auf einem Substrat 50 (z. B. einem Halbleitersubstrat) auf, wobei die Nanostrukturen 66 als Kanalbereiche für die Nanostruktur-FETs fungieren. Die Nanostrukturen 66 können p-Nanostrukturen, n-Nanostrukturen oder eine Kombination davon sein. STI-Bereiche (STI: flache Grabenisolation) 74 sind zwischen benachbarten Halbleiterfinnen 62 angeordnet, die über benachbarten STI-Bereichen 74 überstehen können und zwischen diesen herausragen können. Die STI-Bereiche 74 werden hier zwar als STI-Bereiche beschrieben/dargestellt, die von dem Substrat 50 getrennt sind, aber der hier verwendete Begriff „Substrat“ kann zum Bezeichnen nur des Halbleitersubstrats oder aber einer Kombination aus dem Halbleitersubstrat und den Isolationsbereichen verwendet werden. Und obwohl untere Teile der Halbleiterfinnen 62 als Teile dargestellt sind, die von dem Substrat 50 getrennt sind, können die unteren Teile der Halbleiterfinnen 62 ein einziges zusammenhängendes Material mit dem Substrat 50 sein.
  • Gatestrukturen 150 sind über Oberseiten der Halbleiterfinnen 62 und entlang Oberseiten, Seitenwänden und Unterseiten der Nanostrukturen 66 angeordnet. Source/Drain-Bereiche 118 sind auf den Halbleiterfinnen 62 auf gegenüberliegenden Seiten der Gatestrukturen 150 angeordnet. Die Source/Drain-Bereiche 118 können in Abhängigkeit von dem Kontext einzeln oder kollektiv eine Source oder einen Drain bezeichnen. Isolierfinnen 82, die auch als Hybridfinnen oder dielektrische Finnen bezeichnet werden, sind über den STI-Bereichen 74 angeordnet und befinden sich zwischen benachbarten Source/Drain-Bereichen 118. Die Isolierfinnen 82 blockieren ein epitaxiales Aufwachsen, um ein Verschmelzen einiger der Source/Drain-Bereiche 118 während des epitaxialen Aufwachsens zu verhindern. Die Isolierfinnen 82 können zum Beispiel an Zellengrenzen hergestellt werden, um die Source/Drain-Bereiche 118 benachbarter Zellen zu trennen.
  • 1 zeigt außerdem Referenzquerschnitte, die in späteren Figuren verwendet werden. Ein Querschnitt A - A' ist entlang einer Längsachse einer Gatestruktur 150 und in einer Richtung erstellt, die zum Beispiel senkrecht zu einer Richtung eines Stromflusses zwischen den Source/Drain-Bereichen 118 eines Nanostruktur-FET ist. Ein Querschnitt B - B' ist parallel zu dem Querschnitt A - A' erstellt und verläuft durch die Source/Drain-Bereiche 118 der Nanostruktur-FETs. Ein Querschnitt C - C' ist entlang einer Längsachse einer Halbleiterfinne 62 und in einer Richtung zum Beispiel eines Stromflusses zwischen den Source/Drain-Bereichen 118 des Nanostruktur-FET erstellt. Spätere Figuren beziehen sich der Übersichtlichkeit halber auf diese Referenzquerschnitte.
  • Die 2 bis 21C sind Darstellungen von Zwischenstufen bei der Herstellung von Nanostruktur-FETs gemäß einigen Ausführungsformen. Die 2 bis 5 sind dreidimensionale Darstellungen. Die 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A und 21A sind Schnittansichten, die entlang einem ähnlichen Querschnitt wie dem Referenzquerschnitt A - A' von 1 erstellt sind. Die 6B, 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B, 18B, 19B, 20B und 21B sind Schnittansichten, die entlang einem ähnlichen Querschnitt wie dem Referenzquerschnitt B - B' von 1 erstellt sind. Die 10C, 11C, 12C, 13C, 14C, 15C, 16C, 17C, 18C, 19C, 20C und 21C sind Schnittansichten, die entlang einem ähnlichen Querschnitt wie dem Referenzquerschnitt C - C' von 1 erstellt sind.
  • In 2 wird ein Substrat 50 zum Herstellen von Nanostruktur-FETs bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie etwa ein massives Halbleitersubstrat, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen sein, das dotiert (z. B. mit einem p- oder einem n-Dotanden) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Im Allgemeinen umfasst ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolierschicht hergestellt ist. Die Isolierschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht wird auf einem Substrat hergestellt, normalerweise einem Silizium- oder Glassubstrat. Andere Substrate, wie etwa mehrschichtige oder Gradient-Substrate, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; Kombinationen davon; oder dergleichen.
  • Das Substrat 50 hat einen n-Bereich 50N und einen p-Bereich 50P. Der n-Bereich 50N kann zum Herstellen von n-Vorrichtungen, wie etwa NMOS-Transistoren, z. B. n-Nanostruktur-FETs, verwendet werden, und der p-Bereich 50P kann zum Herstellen von p-Vorrichtungen, wie etwa PMOS-Transistoren, z. B. p-Nanostruktur-FETs, verwendet werden. Der n-Bereich 50N kann von dem p-Bereich 50P physisch getrennt sein (nicht einzeln dargestellt), und zwischen dem n-Bereich 50N und dem p-Bereich 50P können mehrere Vorrichtungselemente (z. B. andere aktive Vorrichtungen, dotierte Bereiche, Isolationsstrukturen usw.) angeordnet sein. Es sind zwar nur ein n-Bereich 50N und nur ein p-Bereich 50P dargestellt, aber es können mehrere n-Bereiche 50N und mehrere p-Bereiche 50P vorgesehen werden.
  • Das Substrat 50 kann mit einem p- oder einem n-Dotierungsstoff leicht dotiert werden. An einem oberen Teil des Substrats 50 kann eine Antidurchgreif-Implantation (APT-Implantation) durchgeführt werden, um einen APT-Bereich zu erzeugen. Während der APT-Implantation können Dotierungsstoffe in das Substrat 50 implantiert werden. Die Dotierungsstoffe können einen Leitfähigkeitstyp haben, der einem Leitfähigkeitstyp von Source/Drain-Bereichen entgegengesetzt ist, die später in jedem n-Bereich 50N und p-Bereich 50P erzeugt werden. Der APT-Bereich kann sich unter den Source/Drain-Bereichen in den Nanostruktur-FETs erstrecken. Der APT-Bereich kann zum Reduzieren des Leckverlusts von den Source/Drain-Bereichen bis zu dem Substrat 50 verwendet werden. Bei einigen Ausführungsformen beträgt eine Dotierungskonzentration in dem APT-Bereich 1018 cm-3 bis 1019 cm-3.
  • Über dem Substrat 50 wird ein Mehrschichtstapel 52 hergestellt. Der Mehrschichtstapel 52 weist wechselnde erste Halbleiterschichten 54 und zweite Halbleiterschichten 56 auf. Die ersten Halbleiterschichten 54 sind aus einem ersten Halbleitermaterial hergestellt, und die zweiten Halbleiterschichten 56 sind aus einem zweiten Halbleitermaterial hergestellt. Die Halbleitermaterialien können jeweils aus den Halbleitermaterialien gewählt werden, die für das Substrat 50 in Frage kommen. Bei der dargestellten Ausführungsform weist der Mehrschichtstapel 52 jeweils drei erste Halbleiterschichten 54 und drei zweite Halbleiterschichten 56 auf. Es dürfte wohlverstanden sein, dass der Mehrschichtstapel 52 unzählige erste Halbleiterschichten 54 und zweite Halbleiterschichten 56 aufweisen kann.
  • Bei der dargestellten Ausführungsform, und wie später näher dargelegt wird, werden die ersten Halbleiterschichten 54 entfernt, und die zweiten Halbleiterschichten 56 werden strukturiert, um Kanalbereiche für die Nanostruktur-FETs in dem n-Bereich 50N und dem p-Bereich 50P zu erzeugen. Die ersten Halbleiterschichten 54 sind Opferschichten (oder Dummy-Schichten), die bei einer späteren Bearbeitung entfernt werden, um Oberseiten und Unterseiten der zweiten Halbleiterschichten 56 freizulegen. Das erste Halbleitermaterial der ersten Halbleiterschichten 54 ist ein Material, das eine hohe Ätzselektivität in Bezug auf die Ätzung der zweiten Halbleiterschichten 56 hat, wie etwa Siliziumgermanium. Das zweite Halbleitermaterial der zweiten Halbleiterschichten 56 ist ein Material, das für n- und p-Vorrichtungen geeignet ist, wie etwa Silizium.
  • Bei einer weiteren Ausführungsform (nicht einzeln dargestellt) werden die ersten Halbleiterschichten 54 strukturiert, um Kanalbereiche für Nanostruktur-FETs in einem Bereich (z. B. dem p-Bereich 50P) zu erzeugen, und die zweiten Halbleiterschichten 56 werden strukturiert, um Kanalbereiche für Nanostruktur-FETs in einem anderen Bereich (z. B. dem n-Bereich 50N) zu erzeugen. Das erste Halbleitermaterial für die ersten Halbleiterschichten 54 kann ein Material sein, das für p-Vorrichtungen geeignet ist, wie etwa Siliziumgermanium (z. B. SixGe1-x, wobei x 0 bis 1 sein kann), reines Germanium, ein III-V-Verbindungshalbleiter, ein II-VI-Verbindungshalbleiter oder dergleichen. Das zweite Halbleitermaterial für die zweiten Halbleiterschichten 56 kann ein Material sein, das für n-Vorrichtungen geeignet ist, wie etwa Silizium, Siliziumcarbid, ein III-V-Verbindungshalbleiter, ein II-VI-Verbindungshalbleiter oder dergleichen. Das erste und das zweite Halbleitermaterial können eine hohe Ätzselektivität in Bezug auf die Ätzung des jeweils anderen Halbleitermaterials haben, sodass die ersten Halbleiterschichten 54 entfernt werden können, ohne die zweiten Halbleiterschichten 56 in dem n-Bereich 50N zu entfernen, und die zweiten Halbleiterschichten 56 entfernt werden können, ohne die ersten Halbleiterschichten 54 in dem p-Bereich 50P zu entfernen.
  • In 3 werden Gräben 60 in dem Substrat 50 und dem Mehrschichtstapel 52 strukturiert, um Halbleiterfinnen 62, Nanostrukturen 64 und Nanostrukturen 66 herzustellen. Die Halbleiterfinnen 62 sind Halbleiterstreifen, die in dem Substrat 50 strukturiert sind. Die Nanostrukturen 64 und die Nanostrukturen 66 sind die verbliebenen Teile der ersten Halbleiterschichten 54 bzw. der zweiten Halbleiterschichten 56. Die Gräben 60 können mit jedem geeigneten Ätzverfahren strukturiert werden, wie etwa mit einer reaktiven Ionenätzung (RIE), einer Neutralstrahlätzung (NBE) oder dergleichen oder einer Kombination davon. Die Ätzung kann anisotrop sein.
  • Die Halbleiterfinnen 62 und die Nanostrukturen 64 und 66 können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Halbleiterfinnen 62 und die Nanostrukturen 64 und 66 mit einem oder mehreren Fotolithografieprozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Pitches haben, die kleiner als die sind, die sonst mit einem einzelnen direkten Fotolithografieprozess erzielt werden können. Zum Beispiel wird bei einer Ausführungsform über einem Substrat eine Opferschicht hergestellt, die dann mit einem Fotolithografieprozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter können dann als Masken 58 zum Strukturieren der Halbleiterfinnen 62 und der Nanostrukturen 64 und 66 verwendet werden.
  • Bei der dargestellten Ausführungsform haben die Halbleiterfinnen 62 und die Nanostrukturen 64 und 66 im Wesentlichen gleichgroße Breiten in dem n-Bereich 50N und dem p-Bereich 50P. Bei einer anderen Ausführungsform sind die Halbleiterfinnen 62 und die Nanostrukturen 64 und 66 in einem Bereich (z. B. dem n-Bereich 50N) breiter oder schmaler als die Halbleiterfinnen 62 und die Nanostrukturen 64 und 66 in einem anderen Bereich (z. B. dem p-Bereich 50P). Zwar sind die Halbleiterfinnen 62 und die Nanostrukturen 64 und 66 jeweils so dargestellt, dass sie durchweg eine einheitliche Breite haben, aber bei anderen Ausführungsformen können die Halbleiterfinnen 62 und/oder die Nanostrukturen 64 und 66 auch konische Seitenwände haben, sodass eine Breite jeder der Halbleiterfinnen 62 und/oder der Nanostrukturen 66 in einer Richtung zu dem Substrat 50 kontinuierlich zunimmt. Bei diesen Ausführungsformen kann jede der Nanostrukturen 66 eine andere Breite haben und kann trapezförmig sein.
  • In 4 wird ein Isoliermaterial 72 über dem Substrat 50 und den Nanostrukturen 64 und 66 und in den Gräben 60 zwischen benachbarten Halbleiterfinnen 62 abgeschieden. Das Isoliermaterial 72 kann ein Oxid, wie etwa Siliziumoxid, ein Nitrid, wie etwa Siliziumnitrid, oder dergleichen oder eine Kombination davon sein, die mit einem CVD-Prozess (CVD: chemische Gasphasenabscheidung), wie etwa CVD mit einem Plasma hoher Dichte (HDP-CVD), fließfähige CVD (FCVD) oder dergleichen oder einer Kombination davon, abgeschieden werden können. Es können auch andere Isoliermaterialien verwendet werden, die mit einem geeigneten Verfahren abgeschieden werden. Bei einigen Ausführungsformen ist das Isoliermaterial 72 Siliziumoxid, das durch FCVD abgeschieden wird. Nachdem das Isoliermaterial 72 abgeschieden worden ist, kann ein Temperprozess durchgeführt werden. Bei einer Ausführungsform wird das Isoliermaterial 72 so abgeschieden, dass überschüssiges Isoliermaterial 72 die Nanostrukturen 64 und 66 bedeckt. Die STI-Bereiche 74 sind zwar jeweils als nur eine Schicht dargestellt, aber bei einigen Ausführungsformen können mehrere Schichten verwendet werden. Zum Beispiel kann bei einigen Ausführungsformen zunächst ein Belag (nicht einzeln dargestellt) entlang den Oberflächen des Substrats 50, der Halbleiterfinnen 62 und der Nanostrukturen 64 und 66 hergestellt werden. Anschließend kann über dem Belag ein Isoliermaterial, wie etwa eines, das vorstehend beschrieben worden ist, abgeschieden werden.
  • Dann wird ein Entfernungsprozess an dem Isoliermaterial 72 durchgeführt, um überschüssiges Isoliermaterial 72 außerhalb der Gräben 60 zu entfernen, wobei sich die überschüssigen Teile über den Nanostrukturen 64 und 66 befinden. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa eine chemisch-mechanische Polierung (CMP), ein Rückätzprozess, eine Kombination davon oder dergleichen, verwendet werden. Bei einigen Ausführungsformen kann durch den Planarisierungsprozess die Maske 58 freigelegt oder entfernt werden. Nach dem Planarisierungsprozess sind Oberseiten des Isoliermaterials 72 und der Maske 58 oder der Nanostrukturen 64 und 66 (innerhalb von Prozessschwankungen) koplanar. Dementsprechend sind die Oberseiten der Maske 58 (falls vorhanden) oder der Nanostrukturen 64 und 66 nicht mit dem Isoliermaterial 72 bedeckt. Bei der dargestellten Ausführungsform bleibt die Maske 58 auf den Nanostrukturen 64 und 66 bestehen.
  • In 5 wird das Isoliermaterial 72 ausgespart, um STI-Bereiche 74 über dem Substrat 50 und in den Gräben 60 zwischen benachbarten Halbleiterfinnen 62 zu erzeugen. Die STI-Bereiche 74 sind um zumindest einen Teil der Halbleiterfinnen 62 angeordnet, sodass zumindest ein Teil der Nanostrukturen 64 und 66 zwischen benachbarten STI-Bereichen 74 herausragt. Das Isoliermaterial 72 wird so ausgespart, dass zumindest ein Teil der Nanostrukturen 64 und 66 zwischen benachbarten Teilen des Isoliermaterials 72 herausragt. Bei der dargestellten Ausführungsform befinden sich die Oberseiten der STI-Bereiche 74 unter den Oberseiten der Halbleiterfinnen 62. Bei einigen Ausführungsformen befinden sich die Oberseiten der STI-Bereiche 74 über den Oberseiten der Halbleiterfinnen 62, oder sie sind (innerhalb von Prozessschwankungen) koplanar mit diesen. Außerdem können durch Aufbringen eines geeigneten Ätzmittels die Oberseiten der STI-Bereiche 74 eine plane Oberfläche wie dargestellt, eine konvexe Oberfläche, eine konkave Oberfläche (wie etwa Dishing) oder eine Kombination davon haben. Das Isoliermaterial 72 kann mit einem geeigneten Ätzprozess ausgespart werden, wie etwa einem, der für das Isoliermaterial 72 selektiv ist (der z. B. das Isoliermaterial 72 selektiv mit einer höheren Geschwindigkeit als die Materialien der Halbleiterfinnen 62 und der Nanostrukturen 64 und 66 ätzt). Es kann zum Beispiel eine Oxidentfernung unter Verwendung von verdünnter Fluorwasserstoffsäure (dHF-Säure) als ein Ätzmittel durchgeführt werden.
  • Der vorstehend beschriebene Prozess ist lediglich ein Beispiel dafür, wie die Halbleiterfinnen 62 und die Nanostrukturen 64 und 66 hergestellt werden können. Bei einigen Ausführungsformen können die Halbleiterfinnen 62 und/oder die Nanostrukturen 64 und 66 unter Verwendung einer Maske und eines epitaxialen Aufwachsprozesses hergestellt werden. Zum Beispiel kann eine dielektrische Schicht über einer Oberseite des Substrats 50 hergestellt werden, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunter befindliche Substrat 50 freizulegen. In den Gräben können epitaxiale Strukturen epitaxial aufgewachsen werden, und die dielektrische Schicht kann so ausgespart werden, dass die epitaxialen Strukturen aus der dielektrischen Schicht herausragen und die Halbleiterfinnen 62 und/oder die Nanostrukturen 64 und 66 bilden. Die epitaxialen Strukturen können die bereits beschriebenen wechselnden Halbleitermaterialien aufweisen, wie etwa das erste und das zweite Halbleitermaterial. Bei einigen Ausführungsformen, bei denen epitaxiale Strukturen epitaxial aufgewachsen werden, können die epitaxial aufgewachsenen Materialien während des Aufwachsens in situ dotiert werden, wodurch vorhergehende und/oder spätere Implantationen entfallen können, aber In-situ- und Implantationsdotierung können auch gemeinsam verwendet werden.
  • Außerdem können entsprechende Wannen (nicht einzeln dargestellt) in den Nanostrukturen 64 und 66, den Halbleiterfinnen 62 und/oder dem Substrat 50 erzeugt werden. Die Wannen können einen Leitfähigkeitstyp haben, der dem von Source/Drain-Bereichen entgegengesetzt ist, die später in dem n-Bereich 50N und dem p-Bereich 50P erzeugt werden. Bei einigen Ausführungsformen wird eine p-Wanne in dem n-Bereich 50N erzeugt, und eine n-Wanne wird in dem p-Bereich 50P erzeugt. Bei einigen Ausführungsformen wird eine p-Wanne oder eine n-Wanne in dem n-Bereich 50N und dem p-Bereich 50P erzeugt.
  • Bei Ausführungsformen mit unterschiedlichen Wannentypen können unterschiedliche Implantationsschritte für den n-Bereich 50N und den p-Bereich 50P unter Verwendung einer Maske (nicht einzeln dargestellt), wie etwa eines Fotoresists, realisiert werden. Zum Beispiel kann ein Fotoresist über den Halbleiterfinnen 62, den Nanostrukturen 64 und 66 und den STI-Bereichen 74 in dem n-Bereich 50N hergestellt werden. Das Fotoresist wird strukturiert, um den p-Bereich 50P freizulegen. Das Fotoresist kann mit einem Aufschleuderverfahren hergestellt werden und kann mit geeigneten Fotolithografieverfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, wird eine Implantation mit einem n-Dotierungsstoff in dem p-Bereich 50P durchgeführt, wobei das Fotoresist als eine Maske fungieren kann, um weitgehend zu verhindern, dass n-Dotierungsstoffe in den n-Bereich 50N implantiert werden. Die n-Dotierungsstoffe können Phosphor, Arsen, Antimon oder dergleichen sein, die in den Bereich mit einer Konzentration von 1013 cm-3 bis 1014 cm-3 implantiert werden. Nach der Implantation kann das Fotoresist zum Beispiel mit einem geeigneten Ablöseverfahren entfernt werden.
  • Nach oder vor dem Implantieren des p-Bereichs 50P wird eine Maske (nicht einzeln dargestellt), wie etwa ein Fotoresist, über den Halbleiterfinnen 62, den Nanostrukturen 64 und 66 und den STI-Bereichen 74 in dem p-Bereich 50P hergestellt. Das Fotoresist wird strukturiert, um den n-Bereich 50N freizulegen. Das Fotoresist kann mit einem Aufschleuderverfahren hergestellt werden und kann mit geeigneten Fotolithografieverfahren strukturiert werden. Nachdem das Fotoresist strukturiert worden ist, kann eine Implantation mit einem p-Dotierungsstoff in dem n-Bereich 50N durchgeführt werden, wobei das Fotoresist als eine Maske fungieren kann, um weitgehend zu verhindern, dass p-Dotierungsstoffe in den p-Bereich 50P implantiert werden. Die p-Dotierungsstoffe können Bor, Borfluorid, Indium oder dergleichen sein, die in den Bereich mit einer Konzentration von 1013 cm-3 bis 1014 cm-3 implantiert werden. Nach der Implantation kann das Fotoresist zum Beispiel mit einem geeigneten Ablöseverfahren entfernt werden.
  • Nach den Implantationen des n-Bereichs 50N und des p-Bereichs 50P kann ein Temperprozess durchgeführt werden, um Implantationsschäden zu reparieren und die implantierten p- und/oder n-Dotierungsstoffe zu aktivieren. Bei einigen Ausführungsformen, bei denen epitaxiale Strukturen für die Halbleiterfinnen 62 und/oder die Nanostrukturen 64 und 66 epitaxial aufgewachsen werden, können die aufgewachsenen Materialien in situ während des Aufwachsens dotiert werden, wodurch die Implantationen entfallen können, aber In-situ- und Implantationsdotierung können auch gemeinsam verwendet werden.
  • Die 6A bis 21C zeigen verschiedene weitere Schritte beim Herstellen von beispielhaften Vorrichtungen. Die 6A bis 21C zeigen Strukturelemente in dem n-Bereich 50N und dem p-Bereich 50P. Die dargestellten Strukturen können zum Beispiel sowohl für den n-Bereich 50N als auch für den p-Bereich 50P verwendet werden. Unterschiede (falls vorhanden) zwischen den Strukturen des n-Bereichs 50N und des p-Bereichs 50P werden in der Beschreibung zu jeder Figur erläutert.
  • In den 6A und 6B werden Opfer-Abstandshalter 78 auf den Seitenwänden der Maske 58 (falls vorhanden), der Halbleiterfinnen 62 und der Nanostrukturen 64 und 66 sowie auf der Oberseite der STI-Bereiche 74 hergestellt. Die Opfer-Abstandshalter 78 können durch konformes Abscheiden eines Opfermaterials in den Gräben 60 und anschließendes Strukturieren des Opfermaterials hergestellt werden. Das Opfermaterial kann ein Halbleitermaterial sein, das aus den für das Substrat 50 in Frage kommenden Materialien gewählt ist, und es kann mit einem Verfahren wie Dampfphasenepitaxie (VPE) oder Molekularstrahlepitaxie (MBE) aufgewachsen werden oder mit einem Verfahren wie CVD oder Atomlagenabscheidung (ALD) oder dergleichen abgeschieden werden. Das Opfermaterial kann zum Beispiel Silizium oder Siliziumgermanium sein. Das Opfermaterial kann mit einem Ätzprozess, wie etwa Trockenätzung, Nassätzung oder einer Kombination davon, strukturiert werden. Der Ätzprozess kann anisotrop sein. Durch den Ätzprozess werden die Teile des Opfermaterials über der Maske 58 (falls vorhanden) und den Nanostrukturen 64 und 66 entfernt, und die STI-Bereiche 74 zwischen den Nanostrukturen 64 und 66 werden teilweise freigelegt. Die Opfer-Abstandshalter 78 umfassen die verbliebenen Teile des Opfermaterials in den Gräben 60.
  • In späteren Prozessschritten wird eine Dummy-Gateschicht 84 über Teilen der Opfer-Abstandshalter 78 abgeschieden (siehe 9A und 9B), und die Dummy-Gateschicht 84 wird strukturiert, um Dummy-Gates 94 herzustellen (siehe 10A und 10B). Die Dummy-Gates 94, die tieferliegenden Teile der Opfer-Abstandshalter 78 und die Nanostrukturen 64 werden dann kollektiv durch funktionelle Gatestrukturen ersetzt. Insbesondere werden die Opfer-Abstandshalter 78 als provisorische Abstandshalter während der Bearbeitung verwendet, um Grenzen von Isolierfinnen darzustellen, und die Opfer-Abstandshalter 78 und die Nanostrukturen 64 werden dann entfernt und durch Gatestrukturen ersetzt, die die Nanostrukturen 66 umschließen. Die Opfer-Abstandshalter 78 werden aus einem Material hergestellt, das eine hohe Ätzselektivität in Bezug auf die Ätzung des Materials der Nanostrukturen 66 hat. Zum Beispiel können die Opfer-Abstandshalter 78 aus demselben Halbleitermaterial wie die Nanostrukturen 64 hergestellt werden, sodass die Opfer-Abstandshalter 78 und die Nanostrukturen 64 in einem einzigen Prozessschritt entfernt werden können. Alternativ können die Opfer-Abstandshalter 78 aus einem anderen Material als die Nanostrukturen 66 hergestellt werden.
  • In den 7A und 7B werden Isolierfinnen 82 in den Gräben 60, zwischen den Opfer-Abstandshaltern 78 benachbart zu den Halbleiterfinnen 62 und den Nanostrukturen 64 und 66, hergestellt. Die Isolierfinnen 82 können später hergestellte Source/Drain-Bereiche (siehe 15A bis 15C) gegeneinander isolieren und voneinander physisch trennen. Die Isolierfinnen 82 können aus einem dielektrischen Material wie Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Siliziumoxidcarbonitrid, Kombinationen davon oder dergleichen mit einem konformen Abscheidungsverfahren wie CVD, ALD oder dergleichen hergestellt werden. Zusätzlich oder alternativ können die Isolierfinnen 82 aus einem dielektrischen High-k-Material (z. B. einem dielektrischen Material mit einem k-Wert von mehr als etwa 7,0), wie etwa einem Metalloxid oder einem Silicat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei, Kombinationen davon oder dergleichen, hergestellt werden. Die Materialien der Isolierfinnen 82 haben eine hohe Ätzselektivität in Bezug auf die Ätzung der Halbleiterfinnen 62, der Nanostrukturen 64 und 66 und der Opfer-Abstandshalter 78.
  • Als ein Beispiel zum Herstellen der Isolierfinnen 82 können eine oder mehrere Isolierschichten für die Isolierfinnen in den Gräben 60 hergestellt werden. Die eine oder die mehreren Isolierschichten können über freiliegenden Oberflächen der Opfer-Abstandshalter 78, der STI-Bereiche 74 und der Masken 58 (falls vorhanden) oder der Nanostrukturen 64 und 66 konform abgeschieden werden. Dann kann ein Entfernungsprozess zum Entfernen von überschüssigen Teilen der einen oder der mehreren Isolierschichten durchgeführt werden, wobei sich die überschüssigen Teile über den Oberseiten der Opfer-Abstandshalter 78 und der Masken 58 (falls vorhanden) oder der Nanostrukturen 64 und 66 befinden. Die eine oder die mehreren Isolierschichten haben nach dem Entfernungsprozess Teile, die in den Gräben 60 verblieben sind (sodass die Isolierfinnen 82 entstehen). Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess, ein Rückätzprozess, eine Kombination davon oder dergleichen, verwendet werden. Nach dem Planarisierungsprozess sind die Oberseiten der Isolierfinnen 82, der Opfer-Abstandshalter 78 und der Masken 58 (falls vorhanden) oder der Nanostrukturen 64 und 66 (innerhalb von Prozessschwankungen) im Wesentlichen koplanar.
  • In den 8A und 8B wird die Maske 58 optional entfernt. Die Maske 58 kann zum Beispiel mit einem Ätzprozess entfernt werden. Der Ätzprozess kann eine Nassätzung sein, die die Maske 58 selektiv entfernt, ohne die Isolierfinnen 82 erheblich zu ätzen. Der Ätzprozess kann anisotrop sein. Außerdem kann der Ätzprozess (oder ein gesonderter selektiver Ätzprozess) auch zum Reduzieren einer Höhe der Opfer-Abstandshalter 78 auf ein ähnliches Niveau (z. B. dasselbe Niveau innerhalb von Prozessschwankungen) wie die Nanostrukturen 64 und 66 verwendet werden. Nach dem einen oder den mehreren Ätzprozessen können eine Oberseite der Nanostrukturen 64 und 66 und eine Oberseite der Opfer-Abstandshalter 78 freiliegen und können niedriger als eine Oberseite der Isolierfinnen 82 sein.
  • In den 9A und 9B wird eine Dummy-Gateschicht 84 auf den Isolierfinnen 82, den Opfer-Abstandshaltern 78 und den Nanostrukturen 64 und 66 hergestellt. Da sich die Nanostrukturen 64 und 66 und die Opfer-Abstandshalter 78 niedriger als die Isolierfinnen 82 erstrecken, kann die Dummy-Gateschicht 84 entlang freiliegenden Seitenwänden der Isolierfinnen 82 angeordnet sein. Die Dummy-Gateschicht 84 kann abgeschieden werden und anschließend zum Beispiel mit einer CMP planarisiert werden. Die Dummy-Gateschicht 84 kann aus einem leitfähigen oder einem nicht-leitfähigen Material, wie etwa amorphem Silizium, polykristallinem Silizium (Polysilizium), polykristallinem Siliziumgermanium (Poly-SiGe), einem Metall, einem Metallnitrid, einem Metallsilizid, einem Metalloxid oder dergleichen, hergestellt werden, das durch physikalische Gasphasenabscheidung (PVD), CVD oder dergleichen abgeschieden werden kann. Die Dummy-Gateschicht 84 kann auch aus einem Halbleitermaterial (wie etwa einem, das aus den für das Substrat 50 in Frage kommenden Materialien gewählt ist) hergestellt werden und kann mit einem Verfahren wie VPE oder MBE aufgewachsen werden oder mit einem Verfahren wie CVD oder ALD oder dergleichen abgeschieden werden. Die Dummy-Gateschicht 84 kann aus einem oder mehreren Materialien hergestellt werden, die eine hohe Ätzselektivität in Bezug auf die Ätzung von Isoliermaterialien, z. B. die Isolierfinnen 82, haben. Über der Dummy-Gateschicht 84 kann eine Maskenschicht 86 abgeschieden werden. Die Maskenschicht 86 kann aus einem dielektrischen Material, wie etwa Siliziumnitrid, Siliziumoxidnitrid oder dergleichen, hergestellt werden. In diesem Beispiel werden nur eine Dummy-Gateschicht 84 und nur eine Maskenschicht 86 quer über den n-Bereich 50N und den p-Bereich 50P hergestellt.
  • In den 10A bis 10C wird die Maskenschicht 86 mit geeigneten Fotolithografie- und Ätzverfahren strukturiert, um Masken 96 herzustellen. Die Struktur der Masken 96 wird dann mit einem geeigneten Ätzverfahren auf die Dummy-Gateschicht 84 übertragen, um Dummy-Gates 94 herzustellen. Die Dummy-Gates 94 bedecken die Oberseiten der Nanostrukturen 64 und 66, die bei der späteren Bearbeitung freigelegt werden, um Kanalbereiche zu erzeugen. Die Struktur der Masken 96 kann zum physischen Trennen benachbarter Dummy-Gates 94 verwendet werden. Die Dummy-Gates 94 können außerdem Längsrichtungen haben, die (innerhalb von Prozessschwankungen) im Wesentlichen senkrecht zu den Längsrichtungen der Halbleiterfinnen 62 sind. Optional können die Masken 96 nach dem Strukturieren zum Beispiel mit einem geeigneten Ätzverfahren entfernt werden.
  • Die Dummy-Gates 94, die Opfer-Abstandshalter 78 und die Nanostrukturen 64 erstrecken sich kollektiv entlang den Teilen der Nanostrukturen 66, die strukturiert werden, um Kanalbereiche 68 zu erzeugen. Später hergestellte Gatestrukturen ersetzen die Dummy-Gates 94, die Opfer-Abstandshalter 78 und die Nanostrukturen 64. Durch Herstellen der Dummy-Gates 94 über den Opfer-Abstandshaltern 78 können die später hergestellten Gatestrukturen eine größere Höhe haben.
  • Wie vorstehend dargelegt worden ist, können die Dummy-Gates 94 aus einem Halbleitermaterial hergestellt werden. Bei diesen Ausführungsformen werden die Nanostrukturen 64, die Opfer-Abstandshalter 78 und die Dummy-Gates 94 jeweils aus Halbleitermaterialien hergestellt. Bei einigen Ausführungsformen werden die Nanostrukturen 64, die Opfer-Abstandshalter 78 und die Dummy-Gates 94 aus demselben Halbleitermaterial (z. B. Siliziumgermanium) hergestellt, sodass während eines Gate-Ersetzungsprozesses die Nanostrukturen 64, die Opfer-Abstandshalter 78 und die Dummy-Gates 94 gemeinsam in demselben Ätzschritt entfernt werden können. Bei einigen Ausführungsformen werden die Nanostrukturen 64 und die Opfer-Abstandshalter 78 aus einem ersten Halbleitermaterial (z. B. Siliziumgermanium) hergestellt, und die Dummy-Gates 94 werden aus einem zweiten Halbleitermaterial (z. B. Silizium) hergestellt, sodass während eines Gate-Ersetzungsprozesses die Dummy-Gates 94 in einem ersten Ätzschritt entfernt werden können und die Nanostrukturen 64 und die Opfer-Abstandshalter 78 gemeinsam in einem zweiten Ätzschritt entfernt werden können. Bei einigen Ausführungsformen werden die Nanostrukturen 64 aus einem ersten Halbleitermaterial (z. B. Siliziumgermanium) hergestellt, und die Opfer-Abstandshalter 78 und die Dummy-Gates 94 werden aus einem zweiten Halbleitermaterial (z. B. Silizium) hergestellt, sodass während eines Gate-Ersetzungsprozesses die Opfer-Abstandshalter 78 und die Dummy-Gates 94 gemeinsam in einem ersten Ätzschritt entfernt werden können und die Nanostrukturen 64 in einem zweiten Ätzschritt entfernt werden können.
  • Über den Nanostrukturen 64 und 66 und auf freiliegenden Seitenwänden der Masken 96 (falls vorhanden) und der Dummy-Gates 94 werden Gate-Abstandshalter 98 hergestellt. Die Gate-Abstandshalter 98 können durch konformes Abscheiden eines oder mehrerer dielektrischer Materialien auf den Dummy-Gates 94 und anschließendes Ätzen des einen oder der mehreren dielektrischen Materialien hergestellt werden. Geeignete dielektrische Materialien können Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Siliziumoxidcarbonitrid oder dergleichen sein, die mit einem konformen Abscheidungsverfahren wie CVD, ALD oder dergleichen abgeschieden werden können. Es können auch andere dielektrische Materialien verwendet werden, die mit einem geeigneten Verfahren abgeschieden werden. Zum Strukturieren des einen oder der mehreren dielektrischen Materialien kann ein geeignetes Ätzverfahren, wie etwa eine Trockenätzung, eine Nassätzung oder dergleichen oder eine Kombination davon, durchgeführt werden. Die Ätzung kann anisotrop sein. Das eine oder die mehreren dielektrischen Materialien haben nach dem Ätzen Teile, die auf den Seitenwänden der Dummy-Gates 94 zurückbleiben (sodass die Gate-Abstandshalter 98 entstehen). Nach dem Ätzen können die Gate-Abstandshalter 98 gewölbte oder gerade Seitenwände haben.
  • Außerdem können Implantationen durchgeführt werden, um leicht dotierte Source/Drain-Bereiche (LDD-Bereiche; nicht einzeln dargestellt) zu erzeugen. Bei den Ausführungsformen mit unterschiedlichen Vorrichtungstypen kann ähnlich wie bei den Implantationen für die vorstehend beschriebenen Wannen eine Maske (nicht einzeln dargestellt), wie etwa ein Fotoresist, über dem n-Bereich 50N hergestellt werden, während der p-Bereich 50P unbedeckt bleibt, und entsprechende Dotierungsstoffe (z. B. p-Dotierungsstoffe) können in die Halbleiterfinnen 62 und/oder die Nanostrukturen 64 und 66 implantiert werden, die in dem p-Bereich 50P freiliegen. Anschließend kann die Maske entfernt werden. Dann kann eine Maske (nicht einzeln dargestellt), wie etwa ein Fotoresist, über dem p-Bereich 50P hergestellt werden, während der n-Bereich 50N unbedeckt bleibt, und entsprechende Dotierungsstoffe (z. B. n-Dotierungsstoffe) können in die Halbleiterfinnen 62 und/oder die Nanostrukturen 64 und 66 implantiert werden, die in dem n-Bereich 50N freiliegen. Anschließend kann die Maske entfernt werden. Die n-Dotierungsstoffe können einige der vorgenannten n-Dotierungsstoffe sein, und die p-Dotierungsstoffe können einige der vorgenannten p-Dotierungsstoffe sein. Während des Implantierens bleiben die Kanalbereiche 68 von den Dummy-Gates 94 bedeckt, sodass die Kanalbereiche 68 im Wesentlichen frei von den Dotierungsstoffen bleiben, die zum Erzeugen der LDD-Bereiche implantiert werden. Die LDD-Bereiche können eine Konzentration von Dotierungsstoffen von 1015 cm-3 bis 1019 cm-3 haben. Zum Reparieren von Implantationsschäden und zum Aktivieren der implantierten Dotierungsstoffe kann ein Temperprozess durchgeführt werden.
  • Es ist zu beachten, dass die vorstehende Offenbarung allgemein ein Verfahren zum Herstellen von Abstandshaltern und LDD-Bereichen beschreibt. Es können auch andere Prozesse und Abläufe verwendet werden. Zum Beispiel können weniger oder zusätzliche Abstandshalter verwendet werden, es kann eine andere Reihenfolge von Schritten verwendet werden, es können weitere Abstandshalter hergestellt und entfernt werden, und/oder dergleichen. Außerdem können die n- und die p-Vorrichtungen unter Verwendung von anderen Strukturen und Schritten hergestellt werden.
  • In den 11A bis 11C werden Source/Drain-Aussparungen 102 in den Nanostrukturen 64 und 66 und den Opfer-Abstandshaltern 78 erzeugt. Bei der dargestellten Ausführungsform erstrecken sich die Source/Drain-Aussparungen 102 durch die Nanostrukturen 64 und 66 und die Opfer-Abstandshalter 78 in die Halbleiterfinnen 62. Die Source/Drain-Aussparungen 102 können sich auch in das Substrat 50 erstrecken. Bei verschiedenen Ausführungsformen können sich die Source/Drain-Aussparungen 102 bis zu der Oberseite des Substrats 50 erstrecken, ohne dass das Substrat 50 geätzt wird; die Halbleiterfinnen 62 können so geätzt werden, dass sich Unterseiten der Source/Drain-Aussparungen 102 unter den Oberseiten der STI-Bereiche 74 befinden; oder dergleichen. Die Source/Drain-Aussparungen 102 können durch Ätzen der Nanostrukturen 64 und 66 oder der Opfer-Abstandshalter 78 mit einem anisotropen Ätzprozess, wie etwa einer RIE, einer NBE oder dergleichen, erzeugt werden. Die Gate-Abstandshalter 98 und die Dummy-Gates 94 maskieren gemeinsam Teile der Halbleiterfinnen 62 und/oder der Nanostrukturen 64 und 66 während der Ätzprozesse, die zum Erzeugen der Source/Drain-Aussparungen 102 verwendet werden. Zum Ätzen jeder der Nanostrukturen 64 und 66 und der Opfer-Abstandshalter 78 kann nur ein Ätzprozess verwendet werden oder es können mehrere Ätzprozesse verwendet werden. Zum Beenden der Ätzung der Source/Drain-Aussparungen 102 nach dem Erreichen einer gewünschten Tiefe können zeitgesteuerte Ätzprozesse verwendet werden.
  • In den 12A bis 12C werden die Source/Drain-Aussparungen 102 lateral aufgeweitet, um Seitenwandaussparungen 104 in den Source/Drain-Aussparungen 102 zu erzeugen. Insbesondere werden Teile der Seitenwände der Nanostrukturen 64 ausgespart, die von den Source/Drain-Aussparungen 102 freigelegt worden sind. Es ist zwar gezeigt, dass die Seitenwände der Nanostrukturen 64 gerade sind, aber die Seitenwände können auch konkav oder konvex sein. Die Seitenwände können mit einem geeigneten Ätzprozess ausgespart werden, wie etwa einem Ätzprozess, der für das Material der Nanostrukturen 64 selektiv ist (der z. B. das Material der Nanostrukturen 64 mit einer höheren Geschwindigkeit als das Material der Nanostrukturen 66 ätzt). Die Ätzung kann isotrop sein. Wenn zum Beispiel die Nanostrukturen 66 aus Silizium hergestellt sind und die Nanostrukturen 64 aus Siliziumgermanium hergestellt sind, kann der Ätzprozess eine Nassätzung unter Verwendung von Tetramethylammoniumhydroxid (TMAH), Ammoniakhydrat (NH4OH) oder dergleichen sein. Bei einer anderen Ausführungsform kann der Ätzprozess eine Trockenätzung unter Verwendung eines fluorbasierten Gases, wie etwa Fluorwasserstoff-Gas (HF-Gas), sein. Bei einigen Ausführungsformen kann derselbe Ätzprozess fortgesetzt werden, um die Source/Drain-Aussparungen 102 zu erzeugen und die Seitenwände der Nanostrukturen 64 auszusparen.
  • Bei einigen Ausführungsformen werden Breiten der Gate-Abstandshalter 98 verkleinert, z. B. mit dem Ätzprozess, der zum Erzeugen und/oder Aufweiten der Source/Drain-Aussparungen 102 verwendet wird. Außerdem können die Seitenwände der Nanostrukturen 66 und die Oberseiten der Halbleiterfinnen 62 mit dem Ätzprozess geätzt werden, der zum Erzeugen und/oder Aufweiten der Source/Drain-Aussparungen 102 verwendet wird. Bei einigen Ausführungsformen sind nach dem Aufweiten der Source/Drain-Aussparungen 102 die Seitenwände der Nanostrukturen 66 und der Halbleiterfinnen 62 konvex gewölbte Seitenwände. Außerdem können Tiefen der Source/Drain-Aussparungen 102 vergrößert werden, wenn die Halbleiterfinnen 62 geätzt werden. Zum Beispiel können die Source/Drain-Aussparungen 102 weiter in die Halbleiterfinnen 62 hinein oder in die STI-Bereiche 74 hinein aufgeweitet werden. Insbesondere können die Source/Drain-Aussparungen 102 in die STI-Bereiche 74 hinein und unter den Isolierfinnen 82 aufgeweitet werden, sodass die Unterseiten der Isolierfinnen 82 von den Source/Drain-Aussparungen 102 freigelegt werden.
  • In den 13A bis 13C wird eine Abstandshalterschicht 106 in den Seitenwandaussparungen 104 und den Source/Drain-Aussparungen 102 (siehe 12A bis 12C) abgeschieden. Die Abstandshalterschicht 106 wird auch auf den Oberseiten und den Seitenwänden der Isolierfinnen 82, den Oberseiten der STI-Bereiche 74, den Oberseiten und den Seitenwänden der Gate-Abstandshalter 98 und den Oberseiten der Masken 96 (falls vorhanden) oder der Dummy-Gates 94 abgeschieden. Die Abstandshalterschicht 106 kann aus einem dielektrischen Material wie Siliziumnitrid, Siliziumoxidnitrid, Siliziumoxidcarbonitrid oder dergleichen mit einem konformen Abscheidungsverfahren wie CVD, ALD oder dergleichen hergestellt werden. Es kann ein dielektrisches Low-k-Material (z. B. ein dielektrisches Material mit einem k-Wert von weniger als etwa 3,5) verwendet werden. Es können auch andere Isoliermaterialien verwendet werden, die mit einem geeigneten Prozess abgeschieden werden.
  • In den 14A bis 14C wird die Abstandshalterschicht 106 strukturiert, um Innenabstandshalter 112 und untere Abstandshalter 114 herzustellen. Die unteren Abstandshalter 114 sind auf den Unterseiten der Source/Drain-Aussparungen 102 angeordnet. Bei einigen Ausführungsformen werden durch Strukturieren der Abstandshalterschicht 106 auch Gate-Abstandshalter 116 auf den Seitenwänden der Gate-Abstandshalter 98 hergestellt.
  • Die Innenabstandshalter 112 sind auf den Seitenwänden der verbliebenen Teile der Nanostrukturen 64, z. B. auf den Seitenwänden angeordnet, die von den Seitenwandaussparungen 104 freigelegt worden sind. Wie später näher dargelegt wird, werden anschließend in den Source/Drain-Aussparungen 102 Source/Drain-Bereiche erzeugt, und die Nanostrukturen 64 werden dann durch entsprechende Gatestrukturen ersetzt. Die Innenabstandshalter 112 fungieren als Isolationselemente zwischen den später erzeugten Source/Drain-Bereichen und den später hergestellten Gatestrukturen. Außerdem können die Innenabstandshalter 112 verwendet werden, um Schäden an den später erzeugten Source/Drain-Bereichen, die mit späteren Ätzprozessen (z. B. Ätzprozessen, die zum späteren Entfernen der Nanostrukturen 64 verwendet werden) erzeugt werden, weitgehend zu vermeiden. Es ist zwar dargestellt, dass äußere Seitenwände der Innenabstandshalter 112 bündig mit den Seitenwänden der Gate-Abstandshalter 116 sind, aber die äußeren Seitenwände der Innenabstandshalter 112 können sich auch über die Seitenwände der Gate-Abstandshalter 116 (falls vorhanden) oder der Gate-Abstandshalter 98 hinaus erstrecken oder gegenüber diesen ausgespart sein. Die Innenabstandshalter 112 können die Seitenwandaussparungen 104 teilweise oder vollständig füllen oder aber überfüllen. Außerdem sind die Seitenwände der Innenabstandshalter 112 zwar als konkave Seitenwände dargestellt, aber sie können auch gerade oder konvex sein.
  • Die unteren Abstandshalter 114 sind auf den Oberseiten und den Seitenwänden der Halbleiterfinnen 62, den Oberseiten der STI-Bereiche 74 und den Seitenwänden der Isolierfinnen 82 in den Source/Drain-Aussparungen 102 angeordnet. Bei dieser Ausführungsform bedecken die unteren Abstandshalter 114 die Oberseiten und auch die Seitenwände der Halbleiterfinnen 62 in den Source/Drain-Aussparungen 102. Bei anderen Ausführungsformen (die später beschrieben werden) bedecken die unteren Abstandshalter 114 die Oberseiten der Halbleiterfinnen 62 in den Source/Drain-Aussparungen 102, aber die Seitenwände der Halbleiterfinnen 62 in den Source/Drain-Aussparungen 102 sind nicht von den unteren Abstandshaltern 114 bedeckt. Wie später näher dargelegt wird, werden anschließend Source/Drain-Bereiche in den Source/Drain-Aussparungen 102 erzeugt. Die unteren Abstandshalter 114 fungieren als Isolationselemente zwischen den später erzeugten Source/Drain-Bereichen und den Halbleiterfinnen 62. Bei dieser Ausführungsform sind die unteren Abstandshalter 114 in direktem physischem Kontakt mit den Halbleiterfinnen 62. Bei anderen Ausführungsformen (die später beschrieben werden) werden Halbleiterschichten zwischen den unteren Abstandshaltern 114 und den Halbleiterfinnen 62 hergestellt, um dazu beizutragen, die Isolation zwischen den später erzeugten Source/Drain-Bereichen und den Halbleiterfinnen 62 weiter zu erhöhen.
  • Die unteren Abstandshalter 114 sind von den Innenabstandshaltern 112 verschieden. Bei dieser Ausführungsform sind die unteren Abstandshalter 114 auch in unteren Seitenwandaussparungen 104L angeordnet. Daher erstrecken sich die unteren Abstandshalter 114 zusammenhängend zwischen den unteren Seitenwandaussparungen 104L in einer Source/Drain-Aussparung 102. Die unteren Seitenwandaussparungen 104L sind die Seitenwandaussparungen 104, die den Halbleiterfinnen 62 am nächsten sind, sodass sie zumindest teilweise von den Oberseiten der Halbleiterfinnen 62 definiert werden. Die Innenabstandshalter 112 sind in oberen Seitenwandaussparungen 104U angeordnet. Die oberen Seitenwandaussparungen 104U sind Seitenwandaussparungen 104, die von den unteren Seitenwandaussparungen 104L verschieden sind. Bei anderen Ausführungsformen (die später beschrieben werden) sind die Innenabstandshalter 112 in allen Seitenwandaussparungen 104 (die die unteren Seitenwandaussparungen 104L und die oberen Seitenwandaussparungen 104U umfassen) angeordnet.
  • Die Abstandshalterschicht 106 kann mit einem geeigneten Ätzverfahren, wie etwa mit einer reaktiven Ionenätzung (RIE), einer Neutralstrahlätzung (NBE) oder dergleichen oder einer Kombination davon, strukturiert werden. Die Ätzung kann isotrop, anisotrop oder eine Kombination von isotrop und anisotrop sein. Bei einigen Ausführungsformen ist die Ätzung eine isotrope Nassätzung, die unter Verwendung von Kaliumhydroxid (KOH), Tetramethylammoniumhydroxid (TMAH), Ethylendiamin-Pyrocatechol (EDP) oder dergleichen oder einer Kombination davon als ein Ätzmittel durchgeführt wird. Bei einigen Ausführungsformen ist die Ätzung eine anisotrope Trockenätzung, die unter Verwendung von Kohlenstofftetrafluorid (CF4), Fluormethan (CH3F), Bromwasserstoff (HBr), Sauerstoff (O2), Helium (He), Argon (Ar) oder dergleichen oder einer Kombination davon als ein Ätzmittel durchgeführt wird, während ein Plasma mit einer Vorspannungsleistung erzeugt wird. Bei einigen Ausführungsformen ist die Ätzung eine isotrope Trockenätzung, die unter Verwendung von Stickstofftrifluorid (NF3), Chlor (Cl2), Wasserstoff (H2), Argon (Ar), Helium (He) oder dergleichen oder einer Kombination davon als ein Ätzmittel durchgeführt wird, ohne ein Plasma zu erzeugen. Bei einigen Ausführungsformen ist die Ätzung eine Kombination aus diesen Prozessen.
  • Der Umfang der Ätzung, die an der Abstandshalterschicht 106 durchgeführt wird, bestimmt die Dicke der unteren Abstandshalter 114, gleichgültig, ob die Gate-Abstandshalter 116 hergestellt werden und ob die unteren Abstandshalter 114 in den unteren Seitenwandaussparungen 104L hergestellt werden oder nicht. Bei dieser Ausführungsform wird nur eine geringe Ätzung durchgeführt, sodass die unteren Abstandshalter 114 eine große Dicke haben (was später beschrieben wird); die Gate-Abstandshalter 116 werden hergestellt; und die unteren Abstandshalter 114 werden in den unteren Seitenwandaussparungen 104L hergestellt. Bei anderen Ausführungsformen (die später beschrieben werden) wird eine umfangreiche Ätzung durchgeführt, sodass die Gate-Abstandshalter 116 nicht hergestellt werden und die unteren Abstandshalter 114 nicht in den unteren Seitenwandaussparungen 104L hergestellt werden. Der Umfang der Ätzung kann von dem Pitch zwischen benachbarten Dummy-Gates 94 bestimmt werden, wobei ein kleinerer Pitch eine Ätzung durch Einschnürung bewirkt. Bei dieser Ausführungsform ist der Pitch zwischen benachbarten Dummy-Gates 94 klein, sodass nur eine geringe Ätzung erfolgt. Der Pitch zwischen benachbarten Dummy-Gates 94 kann zum Beispiel 30 nm bis 70 nm betragen. Bei anderen Ausführungsformen (die später beschrieben werden) ist der Pitch zwischen benachbarten Dummy-Gates 94 groß, und es erfolgt eine umfangreiche Ätzung.
  • Die unteren Abstandshalter 114 können auch mit anderen Prozessen hergestellt werden. Bei anderen Ausführungsformen (die später beschrieben werden) werden die unteren Abstandshalter 114 nach den Innenabstandshaltern 112 durch Abscheiden und Strukturieren einer weiteren Abstandshalterschicht hergestellt. Bei diesen Ausführungsformen können weitere Strukturelemente, wie etwa Halbleiterschichten, unter den unteren Abstandshaltern 114 hergestellt werden, um dazu beizutragen, die Profilbildung an der Unterseite der Source/Drain-Aussparungen 102 zu reduzieren.
  • In den 15A bis 15C werden Source/Drain-Epitaxiebereiche 118 in den Source/Drain-Aussparungen 102 erzeugt. Die Source/Drain-Epitaxiebereiche 118 werden so in den Source/Drain-Aussparungen 102 erzeugt, dass jedes Dummy-Gate 94 (und ein entsprechender Kanalbereich 68) zwischen jeweiligen benachbarten Paaren von Source/Drain-Epitaxiebereichen 118 angeordnet ist. Bei einigen Ausführungsformen werden die Gate-Abstandshalter 98, die Innenabstandshalter 112 und die Gate-Abstandshalter 116 (falls vorhanden) zum Trennen der Source/Drain-Epitaxiebereiche 118 von den Dummy-Gates 94 bzw. den Nanostrukturen 64 durch einen entsprechenden lateralen Abstand verwendet, sodass die Source/Drain-Epitaxiebereiche 118 später hergestellte Gates der resultierenden Nanostruktur-FETs nicht durch Kurzschluss überbrücken. Das Material für die Source/Drain-Epitaxiebereiche 118 kann so gewählt werden, dass eine mechanische Spannung in die jeweiligen Kanalbereiche 68 eingetragen wird, wodurch die Leistung verbessert wird.
  • Die Source/Drain-Epitaxiebereiche 118 in dem n-Bereich 50N können durch Maskieren des p-Bereichs 50P erzeugt werden. Dann werden die Source/Drain-Epitaxiebereiche 118 in dem n-Bereich 50N epitaxial in den Source/Drain-Aussparungen 102 in dem n-Bereich 50N aufgewachsen. Die Source/Drain-Epitaxiebereiche 118 können ein Material aufweisen, das für n-Vorrichtungen geeignet ist. Wenn die Nanostrukturen 66 zum Beispiel Silizium sind, können die Source/Drain-Epitaxiebereiche 118 in dem n-Bereich 50N Materialien wie Silizium, Siliziumcarbid, phosphordotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen aufweisen, die eine Zugspannung in die Kanalbereiche 68 eintragen. Die Source/Drain-Epitaxiebereiche 118 in dem n-Bereich 50N können auch als „n-Source/Drain-Bereiche“ bezeichnet werden. Die Source/Drain-Epitaxiebereiche 118 in dem n-Bereich 50N können Oberflächen haben, die gegenüber jeweiligen Oberflächen der Halbleiterfinnen 62 und der Nanostrukturen 64 und 66 erhaben sind, und sie können Abschrägungen haben.
  • Die Source/Drain-Epitaxiebereiche 118 in dem p-Bereich 50P können durch Maskieren des n-Bereichs 50N erzeugt werden. Dann werden die Source/Drain-Epitaxiebereiche 118 in dem p-Bereich 50P epitaxial in den Source/Drain-Aussparungen 102 in dem p-Bereich 50P aufgewachsen. Die Source/Drain-Epitaxiebereiche 118 können ein Material aufweisen, das für p-Vorrichtungen geeignet ist. Wenn die Nanostrukturen 66 zum Beispiel Silizium sind, können die Source/Drain-Epitaxiebereiche 118 in dem p-Bereich 50P Materialien wie Siliziumgermanium, bordotiertes Siliziumgermanium, Germanium, Germanium-Zinn oder dergleichen aufweisen, die eine Druckspannung in die Kanalbereiche 68 eintragen. Die Source/Drain-Epitaxiebereiche 118 in dem p-Bereich 50P können auch als „p-Source/Drain-Bereiche“ bezeichnet werden. Die Source/Drain-Epitaxiebereiche 118 in dem p-Bereich 50P können Oberflächen haben, die gegenüber jeweiligen Oberflächen der Halbleiterfinnen 62 und der Nanostrukturen 64 und 66 erhaben sind, und sie können Abschrägungen haben.
  • Die Source/Drain-Epitaxiebereiche 118, die Nanostrukturen 64 und 66 und/oder die Halbleiterfinnen 62 können mit Dotierungsstoffen implantiert werden, um Source/Drain-Bereiche zu erzeugen, ähnlich wie bei dem Prozess, der vorstehend zum Erzeugen von LDD-Bereichen beschrieben worden ist, und anschließend kann ein Temperprozess durchgeführt werden. Die Source/Drain-Bereiche können eine Dotierungskonzentration von 1019 cm-3 bis 1021 cm-3 haben. Die n- und/oder p-Dotierungsstoffe für die Source/Drain-Bereiche können einige der vorgenannten Dotierungsstoffe sein. Bei einigen Ausführungsformen können die Source/Drain-Epitaxiebereiche 118 in situ während des Aufwachsens dotiert werden.
  • Durch die Epitaxieprozesse, die zum Erzeugen der Source/Drain-Epitaxiebereiche 118 verwendet werden, haben Oberseiten der Source/Drain-Epitaxiebereiche 118 Abschrägungen, die sich lateral nach außen über die Seitenwände der Halbleiterfinnen 62 und der Nanostrukturen 64 und 66 hinaus ausdehnen. Die Isolierfinnen 82 blockieren jedoch das laterale epitaxiale Aufwachsen. Daher bleiben benachbarte Source/Drain-Epitaxiebereiche 118 nach Beendigung des Epitaxieprozesses getrennt, wie in 15B gezeigt ist. Die Source/Drain-Epitaxiebereiche 118 können die Seitenwände der Isolierfinnen 82 kontaktieren. Bei der dargestellten Ausführungsform werden die Source/Drain-Epitaxiebereiche 118 so aufgewachsen, dass sich ihre Oberseiten unter den Oberseiten der Isolierfinnen 82 befinden. Bei verschiedenen Ausführungsformen befinden sich die Oberseiten der Source/Drain-Epitaxiebereiche 118 über den Oberseiten der Isolierfinnen 82; die Oberseiten der Source/Drain-Epitaxiebereiche 118 haben Teile, die über und unter den Oberseiten der Isolierfinnen 82 angeordnet sind; oder dergleichen.
  • Die Source/Drain-Epitaxiebereiche 118 weisen mehrere Halbleitermaterialschichten auf. Insbesondere weist jeder Source/Drain-Epitaxiebereich 118 eine Belagschicht 118A, eine Hauptschicht 118B und (optional) eine Deckschicht 118C (oder allgemeiner eine erste, eine zweite und eine dritte Halbleitermaterialschicht) auf. Es können auch andere Anzahlen von Halbleitermaterialschichten für die Source/Drain-Epitaxiebereiche 118 verwendet werden. Die Belagschichten 118A werden in den Source/Drain-Aussparungen 102 aufgewachsen. Die Hauptschichten 118B werden auf den Belagschichten 118A aufgewachsen. Die Deckschichten 118C (falls vorhanden) werden auf den Hauptschichten 118B aufgewachsen. Die Belagschicht 118A, die Hauptschicht 118B und die Deckschicht 118C können jeweils aus unterschiedlichen Halbleitermaterialien hergestellt werden und können (z. B. mit einem p- oder einem n-Dotanden) auf unterschiedliche Dotierungskonzentrationen dotiert werden. Bei einigen Ausführungsformen haben die Hauptschichten 118B eine höhere Dotierungskonzentration als die Deckschichten 118C, und die Deckschichten 118C haben eine höhere Dotierungskonzentration als die Belagschichten 118A. Durch Herstellen der Belagschichten 118A mit einer niedrigeren Dotierungskonzentration als die der Hauptschichten 118B kann die Haftung in den Source/Drain-Aussparungen 102 erhöht werden, und durch Herstellen der Deckschichten 118C mit einer niedrigeren Dotierungskonzentration als die der Hauptschichten 118B kann das Herausdiffundieren von Dotanden aus den Hauptschichten 118B bei der späteren Bearbeitung reduziert werden.
  • Die Epitaxieprozesse, die zum Erzeugen der Source/Drain-Epitaxiebereiche 118 verwendet werden, werden so durchgeführt, dass die Source/Drain-Epitaxiebereiche 118 selektiv von Halbleiter-Strukturelementen (z. B. den Halbleiterfinnen 62 und den Nanostrukturen 66) aufgewachsen werden, aber nicht von dielektrischen Strukturelementen (z. B. den Innenabstandshaltern 112 oder den unteren Abstandshaltern 114) aufgewachsen werden. Die Source/Drain-Epitaxiebereiche 118 können durch Einleiten eines Halbleiter-haltigen Vorläufers, eines Ätzmittel-haltigen Vorläufers und eines Dotanden-haltigen Vorläufers in die Source/Drain-Aussparungen 102 aufgewachsen werden. Der Halbleiter-haltige Vorläufer kann ein siliziumhaltiger Vorläufer sein, wie etwa Monosilan (SiH4), Dichlorsilan (SiH2Cl2), Disilan (Si2H6) oder dergleichen. Der Ätzmittel-haltige Vorläufer kann ein chlorhaltiger Vorläufer sein, wie etwa HCl-Gas, Cl2-Gas oder dergleichen. Der Dotanden-haltige Vorläufer kann ein phosphorhaltiger Vorläufer wie Diphosphin (P2H6), Phosphortrichlorid (PCl3) oder dergleichen sein, wenn p-Source/Drain-Bereiche aufgewachsen werden, und er kann ein arsenhaltiger Vorläufer wie Arsan (AsH3) oder dergleichen sein, wenn n-Source/Drain-Bereiche aufgewachsen werden. Der Ätzmittel-haltige Vorläufer wird mit einer hohen Fließgeschwindigkeit eingeleitet, was dazu beiträgt, das epitaxiale Aufwachsen von Halbleiter-Strukturelementen zu steigern und das epitaxiale Aufwachsen von dielektrischen Strukturelementen zu reduzieren. Bei einigen Ausführungsformen wird der Halbleiter-haltige Vorläufer mit einer Fließgeschwindigkeit von 5 Ncm3/min bis 2000 Ncm3/min eingeleitet, und der Ätzmittel-haltige Vorläufer wird ebenfalls mit einer Fließgeschwindigkeit von 5 Ncm3/min bis 2000 Ncm3/min eingeleitet. Die Fließgeschwindigkeit des Dotanden-haltigen Vorläufers kann in Abhängigkeit von der Dotierungskonzentration der Epitaxieschicht, die gerade aufgewachsen wird, gesteuert werden, wobei eine höhere Fließgeschwindigkeit für den Dotanden-haltigen Vorläufer verwendet wird, wenn eine höhere Dotierungskonzentration gewünscht wird. Bei einigen Ausführungsformen wird das epitaxiale Aufwachsen bei einer Temperatur von 400 °C bis 800 °C und bei einem Druck von 1 Torr bis 760 Torr durchgeführt.
  • Wie vorstehend dargelegt worden ist, bedecken die unteren Abstandshalter 114 zumindest die Oberseiten und die Seitenwände der Halbleiterfinnen 62 in den Source/Drain-Aussparungen 102. Dadurch erfolgt der größte Teil des epitaxialen Aufwachsens von den Nanostrukturen 66, und wenig bis kein epitaxiales Aufwachsen erfolgt von den Halbleiterfinnen 62. Bei dieser Ausführungsform werden die Belagschichten 118A nur auf den Nanostrukturen 66 aufgewachsen. Bei anderen Ausführungsformen (die später beschrieben werden) werden die Belagschichten 118A von einigen, aber nicht allen Teilen der Halbleiterfinnen 62 in den Source/Drain-Aussparungen 102 aufgewachsen. Die Hauptschichten 118B werden auf den Belagschichten 118A so lange aufgewachsen, bis die Teile der Hauptschichten 118B in jeder Source/Drain-Aussparung 102 verschmelzen. Somit bedecken die Hauptschichten 118B Teile einiger dielektrischer Strukturelemente (z. B. der Innenabstandshalter 112 oder der unteren Abstandshalter 114), auch wenn die Hauptschichten 118B nicht von dielektrischen Strukturelementen aufgewachsen werden. Die unteren Abstandshalter 114 befinden sich unter den Source/Drain-Epitaxiebereichen 118 und trennen diese zumindest von den Oberseiten der Halbleiterfinnen 62 in der Source/Drain-Aussparung 102. Die unteren Abstandshalter 114 reduzieren die elektrische Kopplung zwischen den Halbleiterfinnen 62 und den Source/Drain-Epitaxiebereichen 118. Das Reduzieren der elektrischen Kopplung zwischen den Halbleiterfinnen 62 und den Source/Drain-Epitaxiebereichen 118 kann dazu beitragen, den Leckstrom der resultierenden Vorrichtungen zu reduzieren. Insbesondere kann die Aktivierung von parasitären Kanalbereichen der Halbleiterfinnen 62 verhindert werden.
  • Da der größte Teil des epitaxialen Aufwachsens von den Nanostrukturen 66 erfolgt, erfolgt das Aufwachsen der Hauptschichten 118B in Richtungen, die von den Belagschichten 118A abgehen. Bei einigen Ausführungsformen verschmelzen die Hauptschichten 118B in den oberen Teilen der Source/Drain-Aussparungen 102, bevor die unteren Teile der Source/Drain-Aussparungen 102 gefüllt werden. Dadurch werden Spalte 122 unter den Source/Drain-Epitaxiebereichen 118 erzeugt. Insbesondere befinden sich die Spalte 122 zwischen den Source/Drain-Epitaxiebereichen 118 und den unteren Abstandshaltern 114. Die Spalte 122 umfassen die unteren Teile der Source/Drain-Aussparungen 102, die nicht mit den Source/Drain-Epitaxiebereichen 118 gefüllt sind. Die Spalte 122 können Hohlräume unter den Source/Drain-Epitaxiebereichen 118 sein, die ein Vakuum haben oder mit Luft oder einem inerten Gas gefüllt sind, oder dergleichen. Durch Erzeugen der Spalte 122 kann durch Blockieren von Leckströmen die elektrische Kopplung zwischen den Halbleiterfinnen und den Source/Drain-Epitaxiebereichen 118 weiter reduziert werden. Außerdem haben die Source/Drain-Epitaxiebereiche 118 ein kleineres Volumen, wenn die Spalte 122 vorhanden sind. Das Verkleinern des Volumens der Source/Drain-Epitaxiebereiche 118 kann dazu beitragen, die parasitäre Kapazität der resultierenden Vorrichtungen zu reduzieren.
  • In den 16A bis 16C wird ein erstes ILD 134 über den Source/Drain-Epitaxiebereichen 118, den Gate-Abstandshaltern 116 (falls vorhanden), den Gate-Abstandshaltern 98 und den Masken 96 (falls vorhanden) oder den Dummy-Gates 94 abgeschieden. Das erste ILD 134 kann aus einem dielektrischen Material hergestellt werden, das mit einem geeigneten Verfahren wie CVD, PECVD, FCVD oder dergleichen abgeschieden werden kann. Geeignete dielektrische Materialien können Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen sein. Es können auch andere dielektrische Materialien verwendet werden, die mit einem geeigneten Verfahren abgeschieden werden.
  • Bei einigen Ausführungsformen wird eine Kontakt-Ätzstoppschicht (CESL) 132 zwischen dem ersten ILD 134 einerseits und den Source/Drain-Epitaxiebereichen 118, den Gate-Abstandshaltern 116 (falls vorhanden), den Gate-Abstandshaltern 98 und den Masken 96 (falls vorhanden) oder den Dummy-Gates 94 andererseits hergestellt. Die CESL 132 kann aus einem dielektrischen Material, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen, hergestellt werden, das eine hohe Ätzselektivität in Bezug auf die Ätzung des ersten ILD 134 hat, und es kann mit einem geeigneten Verfahren wie CVD, ALD oder dergleichen abgeschieden werden.
  • In den 17A bis 17C wird ein Entfernungsprozess durchgeführt, um eine Oberseite des ersten ILD 134 auf gleiche Höhe mit den Oberseiten der Masken 96 (falls vorhanden) oder der Dummy-Gates 94 zu bringen. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess, ein Rückätzprozess, eine Kombination davon oder dergleichen, verwendet werden. Mit dem Planarisierungsprozess können auch die Masken 96 auf den Dummy-Gates 94 sowie Teile der Gate-Abstandshalter 116 (falls vorhanden) und der Gate-Abstandshalter 98 entlang den Seitenwänden der Masken 96 entfernt werden. Nach dem Planarisierungsprozess sind die Oberseiten des ersten ILD 134, der CESL 132, der Gate-Abstandshalter 116 (falls vorhanden), der Gate-Abstandshalter 98 und der Masken 96 (falls vorhanden) oder der Dummy-Gates 94 (innerhalb von Prozessschwankungen) koplanar. Dementsprechend sind die Oberseiten der Masken 96 (falls vorhanden) oder der Dummy-Gates 94 nicht von dem ersten ILD 134 bedeckt. Bei der dargestellten Ausführungsform bleiben die Masken 96 bestehen, und durch den Planarisierungsprozess werden die Oberseiten des ersten ILD 134 auf gleiche Höhe mit den Oberseiten der Masken 96 gebracht.
  • In den 18A bis 18C werden die Masken 96 (falls vorhanden) und die Dummy-Gates 94 in einem Ätzprozess entfernt, sodass Aussparungen 142 entstehen. Bei einigen Ausführungsformen werden die Dummy-Gates 94 mit einem anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess ein Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase sein, die die Dummy-Gates 94 selektiv mit einer höheren Geschwindigkeit als das erste ILD 134, die Gate-Abstandshalter 116 (falls vorhanden) oder die Gate-Abstandshalter 98 ätzen. Durch jede Aussparung 142 werden Teile der Kanalbereiche 68 der Nanostrukturen 66 freigelegt und/oder überdeckt. Die Kanalbereiche 68 sind zwischen benachbarten Paaren von Source/Drain-Epitaxiebereichen 118 angeordnet.
  • Dann werden die verbliebenen Teile der Opfer-Abstandshalter 78 entfernt, um Öffnungen 144 in Bereichen zwischen den Halbleiterfinnen 62 und den Isolierfinnen 82 zu erzeugen. Die verbliebenen Teile der Nanostrukturen 64 werden ebenfalls entfernt, um Öffnungen 146 in Bereichen zwischen den Nanostrukturen 66 zu erzeugen. Die verbliebenen Teile der Nanostrukturen 64 und der Opfer-Abstandshalter 78 können mit einem geeigneten Ätzprozess entfernt werden, der das eine oder die mehreren Materialien der Nanostrukturen 64 und der Opfer-Abstandshalter 78 selektiv mit einer höheren Geschwindigkeit als das Material der Nanostrukturen 66 ätzt. Die Ätzung kann isotrop sein. Wenn zum Beispiel die Nanostrukturen 64 und die Opfer-Abstandshalter 78 aus Siliziumgermanium hergestellt sind und die Nanostrukturen 66 aus Silizium hergestellt sind, kann der Ätzprozess eine Nassätzung unter Verwendung von Tetramethylammoniumhydroxid (TMAH), Ammoniakhydrat (NH4OH) oder dergleichen als ein Ätzmittel sein. Bei einigen Ausführungsformen wird ein Trimmprozess durchgeführt, um Dicken der freiliegenden Teile der Nanostrukturen 66 zu reduzieren. Die Nanostrukturen 66 können nach den Entfernungsprozessen gewölbte Oberflächen (wie dargestellt) haben.
  • In den 19A bis 19C werden Gatedielektrika 152 und Gateelektroden 154 für Ersatzgates hergestellt. Jedes Paar aus einem Gatedielektrikum 152 und einer Gateelektrode 154 kann kollektiv als eine „Gatestruktur“ bezeichnet werden. Jede Gatestruktur umschließt einen Kanalbereich 68, sodass sich die Gatestruktur entlang Seitenwänden, einer Unterseite und einer Oberseite des Kanalbereichs 68 erstreckt. Einige der Gatestrukturen erstrecken sich auch entlang Seitenwänden und/oder einer Oberseite einer Halbleiterfinne 62. Dadurch befindet sich ein Teil einer Gatestruktur zwischen einer Halbleiterfinne 62 und einem Kanalbereich 68. Außerdem erstrecken sich einige der Gatestrukturen entlang Seitenwänden und/oder einer Oberseite einer Isolierfinne 82. Dadurch befinden sich die Isolierfinnen 82 unter den Gatestrukturen.
  • Die Gatedielektrika 152 umfassen eine oder mehrere dielektrische Gateschichten, die wie folgt angeordnet sind: auf den Seitenwänden und/oder den Oberseiten der Halbleiterfinnen 62; auf den Oberseiten, den Seitenwänden und den Unterseiten der Kanalbereiche 68; auf den Seitenwänden der Innenabstandshalter 112, die zu den Source/Drain-Epitaxiebereichen 118 benachbart sind; auf den Seitenwänden der Gate-Abstandshalter 116 (falls vorhanden) oder der Gate-Abstandshalter 98; und auf den Oberseiten und den Seitenwänden der Isolierfinnen 82. Die Gatedielektrika 152 können aus einem Oxid, wie etwa Siliziumoxid oder einem Metalloxid, einem Silicat, wie etwa einem Metallsilicat, Kombinationen davon, Multischichten davon oder dergleichen hergestellt werden. Alternativ oder zusätzlich können die Gatedielektrika 152 aus einem dielektrischen High-k-Material (z. B. einem dielektrischen Material mit einem k-Wert von mehr als etwa 7,0) hergestellt werden, wie etwa einem Metalloxid oder einem Silicat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon. Das eine oder die mehreren dielektrischen Materialien der Gatedielektrika 152 können durch MBD, ALD, PECVD oder dergleichen abgeschieden werden. Es sind zwar einschichtige Gatedielektrika 152 dargestellt, aber die Gatedielektrika 152 können auch mehrere Grenzflächenschichten und mehrere Hauptschichten aufweisen. Zum Beispiel können die Gatedielektrika 152 eine Grenzflächenschicht und eine darüber befindliche dielektrische High-k-Schicht aufweisen.
  • Die Gateelektroden 154 umfassen eine oder mehrere Gateelektrodenschichten, die über den Gatedielektrika 152 angeordnet sind. Die Gateelektroden 154 können aus einem metallhaltigen Material wie Titannidrid, Titanoxid, Tantalnitrid, Tantalcarbid, Wolfram, Cobalt Ruthenium, Aluminium, Kombinationen davon, Multischichten davon oder dergleichen hergestellt werden. Es sind zwar einschichtige Gateelektroden 154 dargestellt, aber die Gateelektroden 154 können mehrere Austrittsarbeits-Einstellschichten, mehrere Sperrschichten, mehrere Klebstoffschichten und ein Füllmetall aufweisen.
  • Als ein Beispiel zum Herstellen der Gatestrukturen können eine oder mehrere dielektrische Gateschichten in den Aussparungen 142 und den Öffnungen 144 und 146 abgeschieden werden. Die eine oder die mehreren dielektrischen Gateschichten können auch auf den Oberseiten des ersten ILD 134, der CESL 132, der Gate-Abstandshalter 116 (falls vorhanden) und der Gate-Abstandshalter 98 abgeschieden werden. Anschließend können eine oder mehrere Gateelektrodenschichten auf der einen oder den mehreren dielektrischen Gateschichten und in den verbliebenen Teilen der Aussparungen 142 und der Öffnungen 144 und 146 abgeschieden werden. Dann kann ein Entfernungsprozess durchgeführt werden, um überschüssige Teile der einen oder der mehreren dielektrischen Gateschichten und der einen oder der mehreren Gateelektrodenschichten zu entfernen, wobei sich die überschüssigen Teile über den Oberseiten des ersten ILD 134, der CESL 132, der Gate-Abstandshalter 116 (falls vorhanden) und der Gate-Abstandshalter 98 befinden. Bei einigen Ausführungsformen kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess, ein Rückätzprozess, eine Kombination davon oder dergleichen, verwendet werden. Nach dem Planarisierungsprozess sind die Oberseiten der Gate-Abstandshalter 98, der Gate-Abstandshalter 116 (falls vorhanden), der CESL 132, des ersten ILD 134, der Gatedielektrika 152 und der Gateelektroden 154 (innerhalb von Prozessschwankungen) koplanar. Nach dem Entfernungsprozess bleiben Teile der einen oder der mehreren dielektrischen Gateschichten in den Aussparungen 142 und den Öffnungen 144 und 146 zurück (sodass die Gatedielektrika 152 entstehen). Nach dem Entfernungsprozess bleiben Teile der einen oder der mehreren Gateelektrodenschichten in den Aussparungen 142 und den Öffnungen 144 und 146 zurück (sodass die Gateelektroden 154 entstehen).
  • Die Herstellung der Gatedielektrika 152 kann in dem n-Bereich 50N und dem p-Bereich 50P gleichzeitig erfolgen, sodass die Gatedielektrika 152 in jedem Bereich aus denselben Materialien hergestellt werden, und die Herstellung der Gateelektroden 154 kann ebenfalls gleichzeitig erfolgen, sodass sie in jedem Bereich aus den gleichen Materialien hergestellt werden. Bei einigen Ausführungsformen können die Gatedielektrika 152 in jedem Bereich mit unterschiedlichen Prozessen hergestellt werden, sodass sie unterschiedliche Materialien sein können und/oder jeweils eine andere Anzahl von Teilschichten haben können, und/oder die Gateelektroden 154 in jedem Bereich können mit unterschiedlichen Prozessen hergestellt werden, sodass sie unterschiedliche Materialien sein können und/oder jeweils eine andere Anzahl von Teilschichten haben können. Es können verschiedene Maskierungsschritte verwendet werden, um entsprechende Bereiche zu maskieren oder unbedeckt zu lassen, wenn unterschiedliche Prozesse verwendet werden.
  • Wie vorstehend dargelegt worden ist, erstrecken sich einige der Gatestrukturen entlang den Seitenwänden und/oder entlang der Oberseite der Halbleiterfinne 62. Bereiche 68P der Halbleiterfinnen 62, die sich unter den Gatestrukturen befinden, können bei Betrieb von den Gatestrukturen gesteuert werden. Wie vorstehend dargelegt worden ist, reduzieren jedoch die unteren Abstandshalter 114 die elektrische Kopplung zwischen den Halbleiterfinnen 62 und den Source/Drain-Epitaxiebereichen 118. Somit verringern die unteren Abstandshalter 114 die Wahrscheinlichkeit, dass diese Bereiche 68P der Halbleiterfinnen 62 als parasitäre Kanalbereiche fungieren.
  • In den 20A bis 20C wird ein zweites ILD 164 über den Gate-Abstandshaltern 98, den Gate-Abstandshaltern 116 (falls vorhanden), der CESL 132, dem ersten ILD 134, den Gatedielektrika 152 und den Gateelektroden 154 abgeschieden. Bei einigen Ausführungsformen ist das zweite ILD 164 eine fließfähige Schicht, die mit einem FCVD-Verfahren hergestellt wird. Bei einigen Ausführungsformen wird das zweite ILD 164 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen hergestellt, das mit einem geeigneten Abscheidungsverfahren wie CVD, PECVD oder dergleichen abgeschieden werden kann.
  • Bei einigen Ausführungsformen wird eine Ätzstoppschicht (ESL) 162 zwischen dem zweiten ILD 146 einerseits und den Gate-Abstandshaltern 98, den Gate-Abstandshaltern 116 (falls vorhanden), der CESL 132, dem ersten ILD 134, den Gatedielektrika 152 und den Gateelektroden 154 andererseits hergestellt. Die ESL 162 kann aus einem dielektrischen Material, wie etwa Siliziumnitrid, Siliziumoxid, Siliziumoxidnitrid oder dergleichen, das eine hohe Ätzselektivität in Bezug auf die Ätzung des zweiten ILD 164 hat, mit einem geeigneten Verfahren wie CVD, ALD oder dergleichen hergestellt werden.
  • In den 21A bis 21C werden Gatekontakte 172 und Source/Drainkontakte 174 so hergestellt, dass sie die Gateelektroden 154 bzw. die Source/Drain-Epitaxiebereiche 118 kontaktieren. Die Gatekontakte 172 werden physisch und elektrisch mit den Gateelektroden 154 verbunden. Die Source/Drainkontakte 174 werden physisch und elektrisch mit den Source/Drain-Epitaxiebereichen 118 verbunden.
  • Als ein Beispiel zum Herstellen der Gatekontakte 172 und der Source/Drainkontakte 174 werden Öffnungen für die Gatekontakte 172 durch das zweite ILD 164 und die ESL 162 erzeugt, und Öffnungen für die Source/Drainkontakte 174 werden durch das zweite ILD 164, die ESL 162, das erste ILD 134 und die CESL 132 erzeugt. Die Öffnungen können mit geeigneten Fotolithografie- und Ätzverfahren erzeugt werden. In den Öffnungen werden ein Belag (nicht einzeln dargestellt), wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material abgeschieden. Der Belag kann Titan, Titannidrid, Tantal, Tantalnitrid oder dergleichen aufweisen. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Cobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie etwa eine CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 164 zu entfernen. Der verbliebene Belag und das leitfähige Material bilden die Gatekontakte 172 und die Source/Drainkontakte 174 in den Öffnungen.
  • Die Gatekontakte 172 und die Source/Drainkontakte 174 können in unterschiedlichen Prozessen oder aber in demselben Prozess hergestellt werden. Es ist zwar dargestellt, dass die Gatekontakte 172 und die Source/Drainkontakte 174 in den gleichen Querschnitten hergestellt werden, aber es versteht sich, dass sie jeweils in unterschiedlichen Querschnitten hergestellt werden können, um ein Kurzschließen der Kontakte zu vermeiden.
  • Optional können Metall-Halbleiter-Legierungsbereiche 176 an den Grenzflächen zwischen den Source/Drain-Epitaxiebereichen 118 und den Source/Drainkontakten 174 erzeugt werden. Die Metall-Halbleiter-Legierungsbereiche 176 können Folgendes umfassen: Silizidbereiche, die aus einem Metallsilizid (z. B. Titansilizid, Cobaltsilizid, Nickelsilizid usw.) hergestellt sind; Germanidbereiche, die aus einem Metallgermanid (z. B. Titangermanid, Cobaltgermanid, Nickelgermanid usw.) hergestellt sind; Siliziumgermanidbereiche, die aus einem Metallsilizid und einem Metallgermanid hergestellt sind; oder dergleichen. Die Metall-Halbleiter-Legierungsbereiche 176 können vor der Abscheidung der Materialien der Source/Drainkontakte 174 durch Abscheiden eines Metalls in den Öffnungen für die Source/Drainkontakte 174 und anschließendes Durchführen eines thermischen Temperprozesses erzeugt werden. Das Metall kann ein Metall, wie etwa Nickel, Cobalt, Titan, Tantal, Platin, Wolfram, ein anderes Edelmetall, ein anderes feuerfestes Metall, ein Seltenerdmetall oder eine Legierung davon, sein, das mit den Halbleitermaterialien (z. B. Silizium, Siliziumgermanium, Germanium usw.) der Source/Drain-Epitaxiebereiche 118 zu einer niederohmigen Metall-Halbleiter-Legierung reagieren kann. Das Metall kann mit einem Abscheidungsverfahren wie ALD, CVD, PVD oder dergleichen abgeschieden werden. Nach dem thermischen Temperprozess kann ein Reinigungsprozess, wie etwa eine Nassreinigung, durchgeführt werden, um Restmetall aus den Öffnungen für die Source/Drainkontakte 174, wie etwa von Oberflächen der Metall-Halbleiter-Legierungsbereiche 176, zu entfernen. Das eine oder die mehreren Materialien für die Source/Drainkontakte 174 können dann auf den Metall-Halbleiter-Legierungsbereichen 176 abgeschieden werden.
  • Nachdem die Vorrichtungen hergestellt worden sind, können sie durch Metallisierungsschichten in einer höherliegenden Interconnect-Struktur miteinander zu integrierten Schaltkreisen verbunden werden. Die höherliegende Interconnect-Struktur kann in einem BEOL-Prozess (BEOL: Back End of Line) hergestellt werden, in dem die Metallisierungsschichten mit den Gatekontakten 172 und den Source/Drainkontakten 174 verbunden werden. Weitere Komponenten, wie etwa passive Vorrichtungen, Speicher [z. B. magnetoresistive Direktzugriffsspeicher (MRAMs), resistive Direktzugriffsspeicher (RRAMs), Phasenwechsel-Direktzugriffsspeicher (PCRAMs) usw.] oder dergleichen, können während des BEOL-Prozesses mit der Interconnect-Struktur integriert werden.
  • 21B zeigt Teile der Kanalbereiche 68 und der Halbleiterfinnen 62 im Phantom, um Aspekte beispielhafter Ausführungsformen besser darzustellen. Wie deutlich zu erkennen ist, haben die Spalte 122 eine große Höhe, da die Source/Drain-Epitaxiebereiche 118 nicht von den Halbleiterfinnen 62 aufgewachsen werden. Insbesondere befindet sich die unterste Fläche eines Source/Drain-Epitaxiebereichs 118 über der obersten Fläche der darunter befindlichen Halbleiterfinne 62 (z. B. über der Oberseite der Halbleiterfinne 62 unter einem Gate-Abstandshalter 98). 21C zeigt eine Höhe H1 der Spalte 122, eine Dicke T1 der unteren Abstandshalter 114 entlang den Oberseiten der Halbleiterfinnen 62 in den Source/Drain-Aussparungen 102 und eine Dicke T2 der unteren Abstandshalter 114 entlang den Seitenwänden der Halbleiterfinnen 62 in den Source/Drain-Aussparungen 102. Die Teile der Source/Drain-Aussparungen 102 in den Halbleiterfinnen 62 haben eine Tiefe D1. Die Höhe H1 kann als H1 > D1 - T1 dargestellt werden. Die 22A bis 22C zeigen andere Abmessungen für diese Parameter in einem Bereich 50R als 21C.
  • Bei der Ausführungsform von 22A ist die Dicke T2 kleiner als die Dicke T1. Dadurch hat der Spalt 122 eine kleine Höhe H1. Bei einigen Ausführungsformen beträgt die Dicke T1 1 Å bis 200 Å, die Dicke T2 beträgt ebenfalls 1 Å bis 200 Å, und die Höhe H1 beträgt 1 Å bis 300 Å.
  • Bei der Ausführungsform von 22B ist die Dicke T2 kleiner als die Dicke T1, aber eine Differenz zwischen der Dicke T2 und der Dicke T1 ist kleiner als bei der Ausführungsform von 22A. Dadurch hat der Spalt 122 eine kleine Höhe H1, aber diese Höhe ist größer als bei der Ausführungsform von 22A. Bei einigen Ausführungsformen beträgt die Dicke T1 1 Å bis 200 Å, die Dicke T2 beträgt ebenfalls 1 Å bis 200 Å, und die Höhe H1 beträgt 1 Å bis 300 Å.
  • Bei der Ausführungsform von 22C ist die Dicke T2 gleich der Dicke T1. Dadurch hat der Spalt 122 eine große Höhe H1. Bei einigen Ausführungsformen betragen die Dicke T1 und die Dicke T2 jeweils 1 Å bis 200 Å, und die Höhe H1 beträgt 1 Å bis 300 Å.
  • 23 zeigt eine Darstellung von Nanostruktur-FETs gemäß einer weiteren Ausführungsform. Diese Ausführungsform ist der Ausführungsform von 21B ähnlich, mit der Ausnahme, dass die Source/Drain-Epitaxiebereiche 118 so aufgewachsen werden, dass sie Abschrägungen <111> haben. Die Unterseiten der Source/Drain-Epitaxiebereiche 118 bilden einen Winkel θ1 mit den abgeschrägten Flächen <111> der Source/Drain-Epitaxiebereiche 118. Bei einigen Ausführungsformen beträgt der Winkel θ1 5° bis 85°. Durch Erzeugen der Source/Drain-Epitaxiebereiche 118 mit Abschrägungen <111> haben die Spalte 122 eine große Höhe H2, die sich von den Oberseiten der Halbleiterfinnen 62 bis zu den Seitenwänden der Isolierfinnen 82 erstreckt. Bei einigen Ausführungsformen beträgt die Höhe H2 0 Å bis 300 Å. Durch Erzeugen der Spalte 122 mit einer großen Höhe H2 können die Source/Drain-Epitaxiebereiche 118 ein kleineres Volumen haben, was dazu beitragen kann, die parasitäre Kapazität der resultierenden Vorrichtungen zu reduzieren.
  • Die Source/Drain-Epitaxiebereiche 118 können dadurch mit Abschrägungen <111> erzeugt werden, dass der Ätzmittel-haltige Vorläufer (der unter Bezugnahme auf die 15A bis 15C beschrieben worden ist) mit einer hohen Fließgeschwindigkeit eingeleitet wird. Die Fließgeschwindigkeit des Ätzmittel-haltigen Vorläufers beim Aufwachsen der Source/Drain-Epitaxiebereiche 118 dieser Ausführungsform kann höher als die Fließgeschwindigkeit des Ätzmittel-haltigen Vorläufers beim Aufwachsen der Source/Drain-Epitaxiebereiche 118 der Ausführungsform der 21A bis 21C sein. Bei einigen Ausführungsformen wird der Halbleiter-haltige Vorläufer mit einer Fließgeschwindigkeit von 10 Ncm3/min bis 10.000 Ncm3/min eingeleitet, und der Ätzmittel-haltige Vorläufer wird ebenfalls mit einer Fließgeschwindigkeit von 10 Ncm3/min bis 10.000 Ncm3/min eingeleitet.
  • Die 24A bis 24C zeigen Darstellungen von Nanostruktur-FETs gemäß einer weiteren Ausführungsform. Diese Ausführungsform ist der Ausführungsform der 21A bis 21C ähnlich, mit der Ausnahme, dass die unteren Abstandshalter 114 nur die Oberseiten der Halbleiterfinnen 62 in den Source/Drain-Aussparungen 102 bedecken, während die Seitenwände der Halbleiterfinnen 62 in den Source/Drain-Aussparungen 102 nicht von den unteren Abstandshaltern 114 bedeckt werden. Außerdem sind die Innenabstandshalter 112 in allen Seitenwandaussparungen 104 (die die unteren Seitenwandaussparungen 104L und die oberen Seitenwandaussparungen 104U umfassen; siehe 12A bis 12C) angeordnet. Außerdem werden die Gate-Abstandshalter 116 möglicherweise nicht hergestellt, und die unteren Abstandshalter 114 haben eine kleine Dicke (wie später dargelegt wird). Diese Ausführungsform kann hergestellt werden, wenn eine umfangreiche Ätzung während des Strukturierens der Abstandshalterschicht 106 (die unter Bezugnahme auf die 14A bis 14C beschrieben worden ist) erfolgt. Insbesondere ist der Pitch zwischen benachbarten Dummy-Gates 94 (siehe 14A bis 14C) groß, sodass eine umfangreiche Ätzung erfolgt. Zum Beispiel kann der Pitch zwischen benachbarten Dummy-Gates 94 30 nm bis 70 nm betragen. Bei dieser Ausführungsform kontaktieren die Source/Drain-Epitaxiebereiche 118 Teile der Seitenwände der Halbleiterfinnen 62 in den Source/Drain-Aussparungen 102, aber sie kontaktieren nicht die unteren Abstandshalter 114. Die Source/Drain-Epitaxiebereiche 118 dieser Ausführungsform können mit einem größeren Volumen erzeugt werden, was dazu beitragen kann, den parasitären Widerstand der resultierenden Vorrichtungen zu reduzieren. Obwohl die Source/Drain-Epitaxiebereiche 118 die Seitenwände der Halbleiterfinnen 62 in den Source/Drain-Aussparungen 102 kontaktieren, ist die Kontaktfläche zwischen den Source/Drain-Epitaxiebereichen 118 und den Halbleiterfinnen 62 klein. Außerdem werden noch die Spalte 122 erzeugt. Dadurch kann immer noch eine Reduzierung des Leckstroms und/oder der parasitären Kapazität der resultierenden Vorrichtungen erzielt werden.
  • 24B zeigt die Teile der Kanalbereiche 68 und der Halbleiterfinnen 62 im Phantom, um Aspekte beispielhafter Vorrichtungen besser darzustellen. Wie deutlich zu erkennen ist, befindet sich die unterste Fläche eines Source/Drain-Epitaxiebereichs 118 unter der obersten Fläche der darunter befindlichen Halbleiterfinne 62 (z. B. unter der Oberseite der Halbleiterfinne 62 unter einem Gate-Abstandshalter 98). 24C zeigt die Höhe H1 der Spalte 122, die Dicke T1 der unteren Abstandshalter 114 entlang den Oberseiten der Halbleiterfinnen 62 in den Source/Drain-Aussparungen 102, eine Dicke T3 der Kontaktfläche zwischen den Source/Drain-Epitaxiebereichen 118 und den Halbleiterfinnen 62 und eine Dicke T4 der freiliegenden Teile der Seitenwände der Halbleiterfinnen 62 in den Source/Drain-Aussparungen 102. Die Teile der Source/Drain-Aussparungen 102 in den Halbleiterfinnen 62 haben eine Tiefe D1. Die Dicke T3 kann kleiner als die Dicke T4 sein, was dazu beitragen kann, den Leckstrom der resultierenden Vorrichtungen zu reduzieren. Dadurch haben die Spalte 122 eine große Höhe H1. Bei einigen Ausführungsformen beträgt die Dicke T1 1 Å bis 200 Å, die Dicke T3 beträgt 0 Å bis 100 Å, die Dicke T4 beträgt 1 Å bis 200 Å, und die Höhe H1 beträgt 1 Å bis 200 Å.
  • Die 25A bis 25C sind Darstellungen von Nanostruktur-FETs gemäß einer weiteren Ausführungsform. Diese Ausführungsform ist der Ausführungsform der 24A bis 24C ähnlich, mit der Ausnahme, dass die Source/Drain-Epitaxiebereiche 118 auch die unteren Abstandshalter 114 kontaktieren. Wie deutlich zu erkennen ist, haben die Spalte 122 eine kleine Höhe H2, da die Source/Drain-Epitaxiebereiche 118 die unteren Abstandshalter 114 kontaktieren. Diese Ausführungsform kann auch hergestellt werden, wenn eine umfangreiche Ätzung während des Strukturierens der Abstandshalterschicht 106 (die unter Bezugnahme auf die 14A bis 14C beschrieben worden ist) erfolgt. Insbesondere ist der Pitch zwischen benachbarten Dummy-Gates 94 (siehe 14A bis 14C) groß, sodass eine umfangreiche Ätzung erfolgt. Zum Beispiel kann der Pitch zwischen benachbarten Dummy-Gates 94 30 nm bis 70 nm betragen. Der Pitch zwischen benachbarten Dummy-Gates 94 kann bei dieser Ausführungsform größer als bei der Ausführungsform der 24A bis 24C sein
  • 25B zeigt die Teile der Kanalbereiche 68 und der Halbleiterfinnen 62 im Phantom, um Aspekte beispielhafter Vorrichtungen besser darzustellen. Wie deutlich zu erkennen ist, haben durch das Aufwachsen der Source/Drain-Epitaxiebereiche 118 von den Halbleiterfinnen 62 die Spalte 122 eine kleine Höhe. Insbesondere befindet sich die unterste Fläche eines Source/Drain-Epitaxiebereichs 118 unter der obersten Fläche der darunter befindlichen Halbleiterfinne 62 (z. B. unter der Oberseite der Halbleiterfinne 62 unter einem Gate-Abstandshalter 98). 25C zeigt die Höhe H1 der Spalte 122, die Dicke T1 der unteren Abstandshalter 114 entlang den Oberseiten der Halbleiterfinnen 62 in den Source/Drain-Aussparungen 102 und die Dicke T3 der Kontaktfläche zwischen den Source/Drain-Epitaxiebereichen 118 und den Halbleiterfinnen 62. Die Teile der Source/Drain-Aussparungen 102 in den Halbleiterfinnen 62 haben eine Tiefe D1. Die Höhe H1 kann als H1 ≤ D1 - T1 - T3 dargestellt werden. Die 26A bis 26C zeigen andere Abmessungen für diese Parameter in einem Bereich 50R als 25C.
  • Bei der Ausführungsform von 26A ist die Dicke T1 groß. Dadurch hat der Spalt 122 eine kleine Höhe H1, und die Kontaktfläche zwischen den Source/Drain-Epitaxiebereichen 118 und den Halbleiterfinnen 62 hat eine kleine Dicke T3. Bei einigen Ausführungsformen beträgt die Dicke T1 200 Å bis 300 Å, die Dicke T3 beträgt 1 Å bis 100 Å, und die Höhe H1 beträgt ebenfalls 1 Å bis 100 Å.
  • Bei der Ausführungsform von 26B ist die Dicke T1 mittelgroß und ist z. B. kleiner als bei der Ausführungsform von 26A. Dadurch hat der Spalt 122 eine mittelgroße Höhe H1, die z. B. größer als bei der Ausführungsform von 26A ist, und die Kontaktfläche zwischen den Source/Drain-Epitaxiebereichen 118 und den Halbleiterfinnen 62 hat eine mittelgroße Dicke T3, die z. B. größer als bei der Ausführungsform von 26A ist. Bei einigen Ausführungsformen beträgt die Dicke T1 100 Å bis 200 Å, die Dicke T3 beträgt 1 Å bis 200 Å, und die Höhe H1 beträgt ebenfalls 1 Å bis 200 Å.
  • Bei der Ausführungsform von 26C ist die Dicke T1 klein, z. B. kleiner als bei der Ausführungsform von 26B. Dadurch hat der Spalt 122 eine große Höhe H1, die z. B. größer als bei der Ausführungsform von 26B ist, und die Kontaktfläche zwischen den Source/Drain-Epitaxiebereichen 118 und den Halbleiterfinnen 62 hat eine große Dicke T3, die z. B. größer als bei der Ausführungsform von 26B ist. Bei einigen Ausführungsformen beträgt die Dicke T1 1 Å bis 99 Å, die Dicke T3 beträgt 1 Å bis 300 Å, und die Höhe H1 beträgt ebenfalls 1 Å bis 300 Å.
  • 27 ist eine Darstellung von Nanostruktur-FETs gemäß einer weiteren Ausführungsform. Diese Ausführungsform ist der Ausführungsform von 25B ähnlich, mit der Ausnahme, dass die Source/Drain-Epitaxiebereiche 118 so aufgewachsen werden, dass sie Abschrägungen <111> haben. Die Unterseiten der Source/Drain-Epitaxiebereiche 118 bilden einen Winkel θ1 mit den abgeschrägten Flächen <111> der Source/Drain-Epitaxiebereiche 118. Bei einigen Ausführungsformen beträgt der Winkel θ1 5° bis 85°. Der Winkel θ1 kann bei dieser Ausführungsform größer als bei der Ausführungsform von 23 sein. Durch Erzeugen der Source/Drain-Epitaxiebereiche 118 mit Abschrägungen <111> haben die Spalte 122 eine große Höhe H2, die sich von den Oberseiten der Halbleiterfinnen 62 bis zu den Seitenwänden der Isolierfinnen 82 erstreckt. Bei einigen Ausführungsformen beträgt die Höhe H2 0 Å bis 200 Å. Durch Erzeugen der Spalte 122 mit einer großen Höhe H2 können die Source/Drain-Epitaxiebereiche 118 ein kleineres Volumen haben, was dazu beitragen kann, die parasitäre Kapazität der resultierenden Vorrichtungen zu reduzieren. Bei dieser Ausführungsform kann die Höhe H2 kleiner als bei der Ausführungsform von 23 sein.
  • Die Source/Drain-Epitaxiebereiche 118 können dadurch mit Abschrägungen <111> erzeugt werden, dass der Ätzmittel-haltige Vorläufer (der unter Bezugnahme auf die 15A bis 15C beschrieben worden ist) mit einer hohen Fließgeschwindigkeit eingeleitet wird. Die Fließgeschwindigkeit des Ätzmittel-haltigen Vorläufers beim Aufwachsen der Source/Drain-Epitaxiebereiche 118 dieser Ausführungsform kann höher als die Fließgeschwindigkeit des Ätzmittel-haltigen Vorläufers beim Aufwachsen der Source/Drain-Epitaxiebereiche 118 bei der Ausführungsform der 25A bis 25C sein. Bei einigen Ausführungsformen wird der Halbleiter-haltige Vorläufer mit einer Fließgeschwindigkeit von 10 Ncm3/min bis 10.000 Ncm3/min eingeleitet, und der Ätzmittel-haltige Vorläufer wird ebenfalls mit einer Fließgeschwindigkeit von 10 Ncm3/min bis 10.000 Ncm3/min eingeleitet.
  • Die 28A bis 31C sind Darstellungen von Zwischenstufen bei der Herstellung von Nanostruktur-FETs gemäß einer weiteren Ausführungsform. Bei dieser Ausführungsform werden die unteren Abstandshalter 114 nach den Innenabstandshaltern 112 hergestellt. Außerdem werden Halbleiterschichten 182 (siehe 30A bis 30C) unter den unteren Abstandshaltern 114 hergestellt, um dazu beizutragen, die Profilbildung an der Unterseite der Source/Drain-Aussparungen 102 zu reduzieren. Dadurch können die unteren Abstandshalter 114 mit einer einheitlicheren Dicke und Form hergestellt werden. Bei einigen Ausführungsformen sind die unteren Abstandshalter 114 (innerhalb von Prozessschwankungen) im Wesentlichen plan.
  • In den 28A bis 28C wird eine Struktur hergestellt, die der Struktur der 13A bis 13C ähnlich ist. Dann wird die Abstandshalterschicht 106 strukturiert, um Innenabstandshalter 112 herzustellen. Die Abstandshalterschicht 106 kann wie vorstehend dargelegt strukturiert werden, sodass sich die Innenabstandshalter 112 in allen Seitenwandaussparungen 104 (die die unteren Seitenwandaussparungen 104L und die oberen Seitenwandaussparungen 104U umfassen) befinden. Bei dieser Ausführungsform werden die Gate-Abstandshalter 116 und die unteren Abstandshalter 114 nicht hergestellt, wenn die Abstandshalterschicht 106 strukturiert wird.
  • In den 29A bis 29C werden Halbleiterschichten 182 auf den Oberseiten und den Seitenwänden der Halbleiterfinnen 62 in den Source/Drain-Aussparungen 102 hergestellt. Die Halbleiterschichten 182 können aus einem Halbleitermaterial hergestellt werden, das aus den für das Substrat 50 in Frage kommenden Halbleitermaterialien gewählt wird, und es kann mit einem Verfahren wie VPE oder MBE aufgewachsen werden oder mit einem Verfahren wie CVD oder ALD abgeschieden werden, oder dergleichen. Die Halbleiterschichten 182 können so dotiert werden, dass sie einen Leitfähigkeitstyp haben, der einem Leitfähigkeitstyp von später erzeugten Source/Drain-Bereichen entgegengesetzt ist. Das Dotieren der Halbleiterschichten 182 kann dazu beitragen, die Isolation zwischen den später erzeugten Source/Drain-Bereichen und den Halbleiterfinnen 62 weiter zu erhöhen. Bei einigen Ausführungsformen beträgt die Dotierungskonzentration in den Halbleiterschichten 182 1015 cm-3 bis 1018 cm-3.
  • Die Halbleiterschichten 182 können in einer ähnlichen Weise, wie sie für die Source/Drain-Epitaxiebereiche 118 beschrieben worden ist, durch Einleiten eines Halbleiter-haltigen Vorläufers, eines Ätzmittel-haltigen Vorläufers und eines Dotanden-haltigen Vorläufers in die Source/Drain-Aussparungen 102 aufgewachsen werden. Die Halbleiterschichten 182 können unter Verwendung desselben Halbleiter-haltigen Vorläufers und desselben Ätzmittel-haltigen Vorläufers aufgewachsen werden, die zum Aufwachsen der Source/Drain-Epitaxiebereiche 118 verwendet worden sind, und sie können bei derselben Temperatur und demselben Druck aufgewachsen werden, die zum Aufwachsen der Source/Drain-Epitaxiebereiche 118 verwendet worden sind. Bei einigen Ausführungsformen wird der Ätzmittel-haltige Vorläufer beim Aufwachsen der Halbleiterschichten 182 mit einer höheren Fließgeschwindigkeit als beim Aufwachsen der Source/Drain-Epitaxiebereiche 118 eingeleitet, was das Aufwachsen der Halbleiterschichten 182 von unten nach oben fördern kann. Dadurch können die Halbleiterschichten 182 auf den Halbleiterfinnen 62, aber nicht auf den Nanostrukturen 66 hergestellt werden. Die Halbleiterschichten 182 können die Teile der Source/Drain-Aussparungen 102 in den Halbleiterfinnen 62 teilweise oder vollständig füllen oder aber überfüllen.
  • Bei dieser Ausführungsform werden die Halbleiterschichten 182 so lange aufgewachsen, bis sie die Isolierfinnen 82 kontaktieren, wodurch Spalte 124 zwischen den Halbleiterschichten 182 und den Seitenwänden der STI-Bereiche 74 entstehen. Die Spalte 124 können ein Vakuum haben oder mit Luft oder einem inerten Gas gefüllt sein, oder dergleichen. Bei einer weiteren Ausführungsform (die später beschrieben wird) wird das Aufwachsen der Halbleiterschichten 182 beendet, bevor sie die Isolierfinnen 82 kontaktieren, wodurch die Erzeugung der Spalte 124 verhindert wird.
  • In den 30A bis 30C werden die unteren Abstandshalter 114 auf den Halbleiterschichten 182 hergestellt. Die unteren Abstandshalter 114 können durch Abscheiden einer Abstandshalterschicht in den Source/Drain-Aussparungen 102 und auf den Halbleiterschichten 182 und anschließendes Strukturieren der Abstandshalterschicht zu den unteren Abstandshaltern 114 hergestellt werden. Die Abstandshalterschicht kann aus den Materialien hergestellt werden, die aus den für die (unter Bezugnahme auf die 13A bis 13C beschriebene) Abstandshalterschicht 106 in Frage kommenden Materialien gewählt werden. Die Abstandshalterschicht kann mit den Ätzprozessen strukturiert werden, die zum Strukturieren der (unter Bezugnahme auf die 14A bis 14C beschriebenen) Abstandshalterschicht 106 in Frage kommen. Jeder untere Abstandshalter 114 erstreckt sich zusammenhängend quer über eine Oberseite einer Halbleiterschicht 182, zwischen jeweiligen Innenabstandshaltern 112.
  • Bei dieser Ausführungsform überfüllen die Halbleiterschichten 182 die Teile der Source/Drain-Aussparungen 102 (siehe 28A bis 28C) in den Halbleiterfinnen 62. Dadurch kontaktieren die unteren Abstandshalter 114 nicht die Halbleiterfinnen 62 oder die STI-Bereiche 74. Bei einer weiteren Ausführungsform (die später beschrieben wird) unterfüllen die Halbleiterschichten 182 die Teile der Source/Drain-Aussparungen 102 in den Halbleiterfinnen 62, sodass die unteren Abstandshalter 114 die Halbleiterfinnen 62 und die STI-Bereiche 74 kontaktieren.
  • In den 31A bis 31C werden entsprechende Schritte, die vorstehend beschrieben worden sind, zum Fertigstellen der Herstellung der Nanostruktur-FETs ausgeführt. Die Spalte 122 werden unter den Source/Drain-Epitaxiebereichen 118 erzeugt. Die Source/Drain-Epitaxiebereiche 118 kontaktieren bei dieser Ausführungsform nicht die unteren Abstandshalter 114.
  • Die 32A bis 32C sind Darstellungen von Nanostruktur-FETs gemäß einer weiteren Ausführungsform. Diese Ausführungsform ist der Ausführungsform der 31A bis 31C ähnlich, mit der Ausnahme, dass die Halbleiterschichten 182 die Teile der Source/Drain-Aussparungen 102 (siehe 28A bis 28C) in den Halbleiterfinnen 62 unterfüllen. Eine Dicke de Halbleiterschichten 182 ist bei dieser Ausführungsform kleiner als bei der Ausführungsform der 31A bis 31C. Dadurch kontaktieren die unteren Abstandshalter 114 die Halbleiterfinnen 62 und die STI-Bereiche 74 in den Source/Drain-Aussparungen 102. Das Aufwachsen der Halbleiterschichten 182 wird beendet, bevor sie die Isolierfinnen 82 kontaktieren, wodurch die Entstehung der Spalte 124 verhindert wird. Durch Vermeiden der Entstehung der Spalte 124 und durch Herstellen der Halbleiterschichten 182 mit einer kleineren Dicke wird die Höhe H1 der Spalte 122 vergrößert, was dazu beitragen kann, die parasitäre Kapazität der resultierenden Vorrichtungen zu reduzieren.
  • 33 ist eine Darstellung von Nanostruktur-FETs gemäß einer weiteren Ausführungsform. Diese Ausführungsform ist der Ausführungsform von 21B ähnlich (bei der z. B. die unterste Fläche eines Source/Drain-Epitaxiebereichs 118 unter der obersten Fläche der darunter befindlichen Halbleiterfinne 62 angeordnet ist), mit der Ausnahme, dass die Source/Drain-Epitaxiebereiche 118 so aufgewachsen werden, dass sie untere und obere Abschrägungen <111> haben. Die Source/Drain-Epitaxiebereiche 118 dieser Ausführungsform können auch bei den Ausführungsformen der 24B, 25B und 31B erzeugt werden. Die Unterseiten der Source/Drain-Epitaxiebereiche 118 bilden einen Winkel θ3 mit den unteren abgeschrägten Flächen <111> der Source/Drain-Epitaxiebereiche 118, und sie bilden einen Winkel θ4 mit den oberen abgeschrägten Flächen <111> der Source/Drain-Epitaxiebereiche 118. Der Winkel θ4 ist größer als der Winkel θ3. Bei einigen Ausführungsformen beträgt der Winkel θ3 5° bis 85°, und der Winkel θ4 beträgt 5° bis 89°. Durch Erzeugen der Source/Drain-Epitaxiebereiche 118 mit oberen und unteren Abschrägungen <111> haben die Spalte 122 eine große Höhe H2, die sich von den Oberseiten der Halbleiterfinnen 62 bis zu den Seitenwänden der Isolierfinnen 82 erstreckt. Bei einigen Ausführungsformen beträgt die Höhe H2 0 Å bis 500 Å.Die Höhe H2 kann bei dieser Ausführungsform größer als bei der Ausführungsform von 23 sein. Durch Erzeugen der Spalte 122 mit einer großen Höhe H2 können die Source/Drain-Epitaxiebereiche 118 ein kleineres Volumen haben, was dazu beitragen kann, die parasitäre Kapazität der resultierenden Vorrichtungen zu reduzieren.
  • Die Source/Drain-Epitaxiebereiche 118 können dadurch mit Abschrägungen <111> erzeugt werden, dass ein Aufwachs- und Ätzprozess mit mehreren Zyklen durchgeführt wird. Ein epitaxialer Aufwachsprozess, wie er unter Bezugnahme auf die 15A bis 15C beschrieben worden ist, kann zum Aufwachsen einiger Teile der Source/Drain-Epitaxiebereiche 118 durchgeführt werden. Der epitaxiale Aufwachsprozess kann beendet werden, und anschließend kann ein Ätzprozess durchgeführt werden, um die Source/Drain-Epitaxiebereiche 118 so umzuformen, dass sie eine gewünschte Form haben. Der epitaxiale Aufwachsprozess und der Ätzprozess können dann mit einer gewünschten Häufigkeit zyklisch wiederholt werden, bis die Source/Drain-Epitaxiebereiche 118 eine gewünschte Form haben.
  • 34 ist eine Darstellung von Nanostruktur-FETs gemäß einer weiteren Ausführungsform. Diese Ausführungsform ist der Ausführungsform von 33 ähnlich, mit der Ausnahme, dass die Source/Drain-Epitaxiebereiche 118 von den Isolierfinnen 82 getrennt sind (z. B. diese nicht kontaktieren). Die Source/Drain-Epitaxiebereiche 118 dieser Ausführungsform können auch bei den Ausführungsformen der 24B, 25B und 31B erzeugt werden. Die Unterseiten der Source/Drain-Epitaxiebereiche 118 bilden einen Winkel θ3 mit unteren abgeschrägten Flächen <111> der Source/Drain-Epitaxiebereiche 118, und sie bilden einen Winkel θ4 mit oberen abgeschrägten Flächen <111> der Source/Drain-Epitaxiebereiche 118. Der Winkel θ4 ist größer als der Winkel θ3. Bei einigen Ausführungsformen beträgt der Winkel θ3 5° bis 85°, und der Winkel θ4 beträgt 5° bis 90°. Die Winkel θ3 und θ4 dieser Ausführungsform können größer als bei der Ausführungsform von 23 sein.
  • Die Source/Drain-Epitaxiebereiche 118 können dadurch mit Abschrägungen <111> erzeugt werden, dass ein Aufwachs- und Ätzprozess mit mehreren Zyklen durchgeführt wird. Ein epitaxialer Aufwachsprozess, wie er unter Bezugnahme auf die 15A bis 15C beschrieben worden ist, kann zum Aufwachsen einiger Teile der Source/Drain-Epitaxiebereiche 118 durchgeführt werden. Der epitaxiale Aufwachsprozess kann beendet werden, und anschließend kann ein Ätzprozess durchgeführt werden, um die Source/Drain-Epitaxiebereiche 118 so umzuformen, dass sie eine gewünschte Form haben. Der epitaxiale Aufwachsprozess und der Ätzprozess können dann mit einer gewünschten Häufigkeit zyklisch wiederholt werden, bis die Source/Drain-Epitaxiebereiche 118 eine gewünschte Form haben. Die Source/Drain-Epitaxiebereiche 118 können bei dieser Ausführungsform mit einem größeren Umfang als bei der Ausführungsform von 23 geätzt werden.
  • Ausführungsformen können Vorzüge erzielen. Die unteren Abstandshalter 114 reduzieren die elektrische Kopplung zwischen den Halbleiterfinnen 62 und den Source/Drain-Epitaxiebereichen 118. Das Reduzieren der elektrischen Kopplung zwischen den Halbleiterfinnen 62 und den Source/Drain-Epitaxiebereichen 118 kann dazu beitragen, den Leckstrom der resultierenden Vorrichtungen zu reduzieren. Insbesondere kann die Aktivierung von parasitären Kanalbereichen 68P der Halbleiterfinnen 62 verhindert werden. Die Spalte 122, wenn vorhanden, können durch Blockieren von Leckströmen die elektrische Kopplung zwischen den Halbleiterfinnen 62 und den Source/Drain-Epitaxiebereichen 118 weiter reduzieren. Dadurch kann die Leistung der resultierenden Vorrichtungen verbessert werden.
  • Die 35A bis 35C sind Darstellungen von Nanostruktur-FETs gemäß einer weiteren Ausführungsform. Diese Ausführungsform ist der Ausführungsform der 21A bis 21C ähnlich, mit der Ausnahme, dass die Halbleiterfinnen 62 nicht hergestellt werden und stattdessen die Isolierfinnen 82 hergestellt werden. Das Ersetzen der Halbleiterfinnen 62 durch die Isolierfinnen 82 kann dazu beitragen, den Leckstrom der resultierenden Vorrichtungen weiter zu reduzieren. Die Isolierfinnen 82 dieser Ausführungsform können auch in jeder der anderen Ausführungsformen, die vorstehend beschrieben worden sind, verwendet werden.
  • Die 36 bis 39 sind Darstellungen von Zwischenstufen bei der Herstellung von Nanostruktur-FETs gemäß einigen weiteren Ausführungsformen. Insbesondere sind die 36 bis 39 dreidimensionale Darstellungen, die ein Verfahren zum Herstellen von Isolierfinnen 184 zeigen.
  • In 36 wird ein Substrat 50 zum Herstellen von Nanostruktur-FETs bereitgestellt. Bei dieser Ausführungsform ist das Substrat 50 ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat), das ein Substrat 50A, eine Isolierschicht 50B und eine Halbleiterschicht 50C aufweist. Das Substrat 50A und die Halbleiterschicht 50C können aus einem der vorstehend beschriebenen Halbleitermaterialien hergestellt werden. Die Isolierschicht 50B kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein, die auf dem Substrat 50A hergestellt wird.
  • Über dem Substrat 50 wird ein Mehrschichtstapel 52 hergestellt. Bei dieser Ausführungsform wird die Halbleiterschicht 50C des Substrats 50 aus demselben Material wie die ersten Halbleiterschichten 54 hergestellt, und dadurch kann die Halbleiterschicht 50C als die erste Halbleiterschicht 54 an der Unterseite des Mehrschichtstapels 52 verwendet werden. Die übrigen Schichten des Mehrschichtstapels 52 können in einer ähnlichen Weise hergestellt werden, wie es unter Bezugnahme auf 2 dargelegt worden ist.
  • In 37 werden Gräben 60 in dem Substrat 50 und dem Mehrschichtstapel 52 strukturiert, um Isolierfinnen 184, Nanostrukturen 64 und Nanostrukturen 66 herzustellen. Die Isolierfinnen 184 umfassen die verbliebenen Teile der Isolierschicht 50B. Die Nanostrukturen 64 und die Nanostrukturen 66 umfassen die verbliebenen Teile der ersten Halbleiterschichten 54 bzw. der zweiten Halbleiterschichten 56. Die Gräben 60 können in einer ähnlichen Weise erzeugt werden, wie es unter Bezugnahme auf 3 dargelegt worden ist.
  • In 38 wird ein Isoliermaterial 72 über dem Substrat 50 und den Nanostrukturen 64 und 66 und in den Gräben 60 zwischen benachbarten Isolierfinnen 184 abgeschieden. Das Isoliermaterial 72 kann in einer ähnlichen Weise abgeschieden werden, wie es unter Bezugnahme auf 4 dargelegt worden ist.
  • In 39 wird das Isoliermaterial 72 ausgespart, um STI-Bereiche 74 zu erzeugen. Das Isoliermaterial 72 kann in einer ähnlichen Weise ausgespart werden, wie es unter Bezugnahme auf 5 dargelegt worden ist. Anschließend werden entsprechende Schritte, die vorstehend beschrieben worden sind, ausgeführt, um die Herstellung der Nanostruktur-FETs fertigzustellen.
  • Bei einer Ausführungsform weist eine Vorrichtung Folgendes auf: eine Halbleiterfinne, die sich von einem Halbleitersubstrat erstreckt; eine Nanostruktur über der Halbleiterfinne; einen Source/Drain-Bereich benachbart zu einem Kanalbereich der Nanostruktur; einen unteren Abstandshalter zwischen dem Source/Drain-Bereich und der Halbleiterfinne; und einen Spalt zwischen dem unteren Abstandshalter und dem Source/Drain-Bereich. Bei einigen Ausführungsformen weist die Vorrichtung weiterhin Folgendes auf: eine Gatestruktur, die den Kanalbereich der Nanostruktur umschließt, wobei ein Teil der Gatestruktur zwischen der Nanostruktur und der Halbleiterfinne angeordnet ist, wobei der untere Abstandshalter zwischen dem Source/Drain-Bereich und dem Teil der Gatestruktur angeordnet ist. Bei einigen Ausführungsformen der Vorrichtung ist der untere Abstandshalter in einer Source/Drain-Aussparung in der Halbleiterfinne angeordnet, wobei der untere Abstandshalter eine erste Dicke entlang einer Oberseite der Halbleiterfinne in der Source/Drain-Aussparung und eine zweite Dicke entlang einer Seitenwand der Halbleiterfinne in der Source/Drain-Aussparung hat. Bei einigen Ausführungsformen der Vorrichtung ist die erste Dicke größer als die zweite Dicke. Bei einigen Ausführungsformen der Vorrichtung ist die erste Dicke gleich der zweiten Dicke. Bei einigen Ausführungsformen weist die Vorrichtung weiterhin Folgendes auf: eine Gatestruktur, die den Kanalbereich der Nanostruktur umschließt, wobei ein Teil der Gatestruktur zwischen der Nanostruktur und der Halbleiterfinne angeordnet ist; und einen Innenabstandshalter zwischen dem Source/Drain-Bereich und dem Teil der Gatestruktur, wobei der Innenabstandshalter von dem unteren Abstandshalter verschieden ist. Bei einigen Ausführungsformen der Vorrichtung kontaktiert der Source/Drain-Bereich den unteren Abstandshalter. Bei einigen Ausführungsformen der Vorrichtung kontaktiert der Source/Drain-Bereich nicht den unteren Abstandshalter. Bei einigen Ausführungsformen weist die Vorrichtung weiterhin eine Halbleiterschicht zwischen dem unteren Abstandshalter und der Halbleiterfinne auf.
  • Bei einer Ausführungsform weist eine Vorrichtung Folgendes auf: eine Halbleiterfinne, die sich von einem Halbleitersubstrat erstreckt; eine Nanostruktur über der Halbleiterfinne; eine Gatestruktur, die die Nanostruktur in einer ersten Schnittansicht umschließt; eine Isolierfinne unter der Gatestruktur; einen Source/Drain-Bereich benachbart zu der Isolierfinne in einer zweiten Schnittansicht; einen unteren Abstandshalter, der unter dem Source/Drain-Bereich und auf der Halbleiterfinne angeordnet ist; und einen Spalt zwischen dem unteren Abstandshalter und dem Source/Drain-Bereich. Bei einigen Ausführungsformen der Vorrichtung befindet sich eine Unterseite des Source/Drain-Bereichs unter einer obersten Fläche der Halbleiterfinne. Bei einigen Ausführungsformen der Vorrichtung befindet sich eine Unterseite des Source/Drain-Bereichs über einer obersten Fläche der Halbleiterfinne.
  • Bei einer Ausführungsform umfasst ein Verfahren Folgendes: Ätzen einer Source/Drain-Aussparung in einer ersten Nanostruktur, einer zweiten Nanostruktur und einer Halbleiterfinne; Aussparen einer Seitenwand der zweiten Nanostruktur in der Source/Drain-Aussparung, um eine Seitenwandaussparung zu erzeugen; Herstellen eines Innenabstandshalters auf der Seitenwand der zweiten Nanostruktur in der Seitenwandaussparung; Herstellen eines unteren Abstandshalters so, dass er sich auf einer Oberseite der Halbleiterfinne in der Source/Drain-Aussparung befindet; und Aufwachsen eines Source/Drain-Epitaxiebereichs in der Source/Drain-Aussparung, wobei der Source/Drain-Epitaxiebereich von der ersten Nanostruktur aufgewachsen wird. Bei einigen Ausführungsformen des Verfahrens füllt der Source/Drain-Epitaxiebereich einen oberen Teil der Source/Drain-Aussparung, während ein unterer Teil der Source/Drain-Aussparung nicht mit dem Source/Drain-Epitaxiebereich gefüllt wird, um einen Spalt zwischen dem Source/Drain-Epitaxiebereich und dem unteren Abstandshalter zu erzeugen. Bei einigen Ausführungsformen des Verfahrens wird der untere Abstandshalter auch auf einer Seitenwand der Halbleiterfinne in der Source/Drain-Aussparung angeordnet. Bei einigen Ausführungsformen des Verfahrens wird der untere Abstandshalter nicht auf einer Seitenwand der Halbleiterfinne in der Source/Drain-Aussparung angeordnet. Bei einigen Ausführungsformen des Verfahrens umfasst das Herstellen des Innenabstandshalters und des unteren Abstandshalters Folgendes: Abscheiden einer Abstandshalterschicht in der Seitenwandaussparung und der Source/Drain-Aussparung; und Strukturieren der Abstandshalterschicht, um den unteren Abstandshalter und den Innenabstandshalter herzustellen. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: Herstellen einer Gatestruktur um die erste Nanostruktur; und Herstellen eines ersten Gate-Abstandshalters auf einer Seitenwand der Gatestruktur, wobei durch das Strukturieren der Abstandshalterschicht ein zweiter Gate-Abstandshalter auf einer Seitenwand des ersten Gate-Abstandshalters entsteht. Bei einigen Ausführungsformen des Verfahrens umfasst das Strukturieren der Abstandshalterschicht ein Ätzen der Abstandshalterschicht mit einer isotropen Nassätzung, die unter Verwendung von Kaliumhydroxid, Tetramethylammoniumhydroxid oder Ethylendiamin-Pyrocatechol als ein Ätzmittel durchgeführt wird. Bei einigen Ausführungsformen umfasst das Verfahren weiterhin Folgendes: nach dem Herstellen des Innenabstandshalters Aufwachsen einer Halbleiterschicht auf der Oberseite der Halbleiterfinne in der Source/Drain-Aussparung, wobei der untere Abstandshalter nach dem Aufwachsen der Halbleiterschicht hergestellt wird.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/268513 [0001]

Claims (20)

  1. Vorrichtung mit: einer Halbleiterfinne, die sich von einem Halbleitersubstrat erstreckt; einer Nanostruktur über der Halbleiterfinne; einem Source/Drain-Bereich benachbart zu einem Kanalbereich der Nanostruktur; einem unteren Abstandshalter zwischen dem Source/Drain-Bereich und der Halbleiterfinne; und einem Spalt zwischen dem unteren Abstandshalter und dem Source/Drain-Bereich.
  2. Vorrichtung nach Anspruch 1, die weiterhin Folgendes aufweist: eine Gatestruktur, die den Kanalbereich der Nanostruktur umschließt, wobei ein Teil der Gatestruktur zwischen der Nanostruktur und der Halbleiterfinne angeordnet ist, wobei der untere Abstandshalter zwischen dem Source/Drain-Bereich und dem Teil der Gatestruktur angeordnet ist.
  3. Vorrichtung nach Anspruch 2, wobei der untere Abstandshalter in einer Source/Drain-Aussparung in der Halbleiterfinne angeordnet ist, und der untere Abstandshalter eine erste Dicke entlang einer Oberseite der Halbleiterfinne in der Source/Drain-Aussparung und eine zweite Dicke entlang einer Seitenwand der Halbleiterfinne in der Source/Drain-Aussparung hat.
  4. Vorrichtung nach Anspruch 3, wobei die erste Dicke größer als die zweite Dicke ist.
  5. Vorrichtung nach Anspruch 3, wobei die erste Dicke gleich der zweiten Dicke ist.
  6. Vorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes aufweist: eine Gatestruktur, die den Kanalbereich der Nanostruktur umschließt, wobei ein Teil der Gatestruktur zwischen der Nanostruktur und der Halbleiterfinne angeordnet ist; und einen Innenabstandshalter zwischen dem Source/Drain-Bereich und dem Teil der Gatestruktur, wobei der Innenabstandshalter von dem unteren Abstandshalter verschieden ist.
  7. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der Source/Drain-Bereich den unteren Abstandshalter kontaktiert.
  8. Vorrichtung nach einem der vorhergehenden Ansprüche, wobei der Source/Drain-Bereich nicht den unteren Abstandshalter kontaktiert.
  9. Vorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin eine Halbleiterschicht zwischen dem unteren Abstandshalter und der Halbleiterfinne aufweist.
  10. Vorrichtung mit: einer Halbleiterfinne, die sich von einem Halbleitersubstrat erstreckt; einer Nanostruktur über der Halbleiterfinne; einer Gatestruktur, die die Nanostruktur in einer ersten Schnittansicht umschließt; einer Isolierfinne unter der Gatestruktur; einem Source/Drain-Bereich benachbart zu der Isolierfinne in einer zweiten Schnittansicht; einem unteren Abstandshalter, der unter dem Source/Drain-Bereich und auf der Halbleiterfinne angeordnet ist; und einem Spalt zwischen dem unteren Abstandshalter und dem Source/Drain-Bereich.
  11. Vorrichtung nach Anspruch 10, wobei sich eine Unterseite des Source/Drain-Bereichs unter einer obersten Fläche der Halbleiterfinne befindet.
  12. Halbleitervorrichtung nach Anspruch 10 oder 11, wobei sich eine Unterseite des Source/Drain-Bereichs über einer obersten Fläche der Halbleiterfinne befindet.
  13. Verfahren, umfassend: Ätzen einer Source/Drain-Aussparung in einer ersten Nanostruktur, einer zweiten Nanostruktur und einer Halbleiterfinne; Aussparen einer Seitenwand der zweiten Nanostruktur in der Source/Drain-Aussparung, um eine Seitenwandaussparung zu erzeugen; Herstellen eines Innenabstandshalters auf der Seitenwand der zweiten Nanostruktur in der Seitenwandaussparung; Herstellen eines unteren Abstandshalters so, dass er sich auf einer Oberseite der Halbleiterfinne in der Source/Drain-Aussparung befindet; und Aufwachsen eines Source/Drain-Epitaxiebereichs in der Source/Drain-Aussparung, wobei der Source/Drain-Epitaxiebereich von der ersten Nanostruktur aufgewachsen wird.
  14. Verfahren nach Anspruch 13, wobei der Source/Drain-Epitaxiebereich einen oberen Teil der Source/Drain-Aussparung füllt, während ein unterer Teil der Source/Drain-Aussparung nicht mit dem Source/Drain-Epitaxiebereich gefüllt wird, um einen Spalt zwischen dem Source/Drain-Epitaxiebereich und dem unteren Abstandshalter zu erzeugen.
  15. Verfahren nach Anspruch 14, wobei der untere Abstandshalter auch auf einer Seitenwand der Halbleiterfinne in der Source/Drain-Aussparung angeordnet wird.
  16. Verfahren nach Anspruch 14, wobei der untere Abstandshalter nicht auf einer Seitenwand der Halbleiterfinne in der Source/Drain-Aussparung angeordnet wird.
  17. Verfahren nach einem der Ansprüche 13 bis 16, wobei das Herstellen des Innenabstandshalters und des unteren Abstandshalters Folgendes umfasst: Abscheiden einer Abstandshalterschicht in der Seitenwandaussparung und der Source/Drain-Aussparung; und Strukturieren der Abstandshalterschicht, um den unteren Abstandshalter und den Innenabstandshalter herzustellen.
  18. Verfahren nach Anspruch 17, das weiterhin Folgendes umfasst: Herstellen einer Gatestruktur um die erste Nanostruktur; und Herstellen eines ersten Gate-Abstandshalters auf einer Seitenwand der Gatestruktur, wobei durch das Strukturieren der Abstandshalterschicht ein zweiter Gate-Abstandshalter auf einer Seitenwand des ersten Gate-Abstandshalters entsteht.
  19. Verfahren nach Anspruch 17 oder 18, wobei das Strukturieren der Abstandshalterschicht ein Ätzen der Abstandshalterschicht mit einer isotropen Nassätzung umfasst, die unter Verwendung von Kaliumhydroxid, Tetramethylammoniumhydroxid oder Ethylendiamin-Pyrocatechol als ein Ätzmittel durchgeführt wird.
  20. Verfahren nach einem der Ansprüche 13 bis 19, das weiterhin Folgendes umfasst: nach dem Herstellen des Innenabstandshalters Aufwachsen einer Halbleiterschicht auf der Oberseite der Halbleiterfinne in der Source/Drain-Aussparung, wobei der untere Abstandshalter nach dem Aufwachsen der Halbleiterschicht hergestellt wird.
DE102023101119.7A 2022-02-25 2023-01-18 Transistor-source/drain-bereiche und verfahren zu deren erzeugung Pending DE102023101119A1 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263268513P 2022-02-25 2022-02-25
US63/268,513 2022-02-25
US17/835,139 US20230275123A1 (en) 2022-02-25 2022-06-08 Transistor Source/Drain Regions and Methods of Forming the Same
US17/835,139 2022-06-08

Publications (1)

Publication Number Publication Date
DE102023101119A1 true DE102023101119A1 (de) 2023-08-31

Family

ID=87557271

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102023101119.7A Pending DE102023101119A1 (de) 2022-02-25 2023-01-18 Transistor-source/drain-bereiche und verfahren zu deren erzeugung

Country Status (3)

Country Link
US (1) US20230275123A1 (de)
KR (1) KR20230127848A (de)
DE (1) DE102023101119A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024085503A1 (ko) 2022-10-21 2024-04-25 주식회사 엘지에너지솔루션 두께 보완부가 적용된 스택 앤 폴딩형 전극조립체, 이의 제조방법, 및 이를 포함하는 이차전지

Also Published As

Publication number Publication date
KR20230127848A (ko) 2023-09-01
TW202339007A (zh) 2023-10-01
US20230275123A1 (en) 2023-08-31

Similar Documents

Publication Publication Date Title
DE102020107101B3 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102020115611A1 (de) Halbleitervorrichtung und verfahren
DE102020110754B4 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE102020119976B4 (de) Verfahren zum herstellen einer halbleitervorrichtung
DE102019111297B4 (de) Halbleiter-Bauelement und Verfahren
DE102019116036A1 (de) Halbleitervorrichtung und verfahren
DE102020120658A1 (de) Transistorgates und Verfahren zu deren Herstellung
DE102020133689A1 (de) Ionenimplantation für nano-fet
DE102021107846A1 (de) Halbleitervorrichtung und verfahren
DE102021109560A1 (de) Transistor-gate-strukturen und verfahren zu deren bildung
DE102020122828A1 (de) Halbleitervorrichtungen, aufweisend rückseitige durchkontaktierungen und verfahren zu deren bildung
DE102022107309A1 (de) Metallgate-finnenelektrodenstruktur und verfahren
DE102021113549B3 (de) Halbleitervorrichtung und verfahren
DE102022105643A1 (de) Transistor-gatestrukturen und verfahren zu deren herstellung
DE102023101119A1 (de) Transistor-source/drain-bereiche und verfahren zu deren erzeugung
DE102021118124A1 (de) Transistorisolationsbereiche und Verfahren zum Bilden derselben
DE102021112360A1 (de) Halbleitervorrichtung und verfahren
DE102021101001A1 (de) Halbleitervorrichtung und verfahren
DE102020115408A1 (de) Halbleitervorrichtung und verfahren
DE102021116786B4 (de) Verfahren zur herstellung einer halbleitervorrichtung
DE102022100442A1 (de) Transistor-source-/drain-bereiche und verfahren zu deren herstellung
DE102021115793B4 (de) Transistor-source/drain-kontakte und verfahren zu deren bildung
DE102018124815A1 (de) FIN-Feldeffekttransistorbauteil und Verfahren
DE102022100092A1 (de) Gatestrukturen in transistorvorrichtungen und verfahren zu deren herstellung
DE102021113537A1 (de) Transistor-gate-kontakte und verfahren zu deren bildung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0029775000

Ipc: H01L0029417000