DE102020122828A1 - Halbleitervorrichtungen, aufweisend rückseitige durchkontaktierungen und verfahren zu deren bildung - Google Patents

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Abstract

Es sind Halbleitervorrichtungen offenbart, die rückseitige Durchkontaktierungen mit vergrößerten rückseitigen Teilen aufweisen, und Verfahren zum Bilden derselben. In einer Ausführungsform weist eine Vorrichtung eine erste Transistorstruktur in einer ersten Vorrichtungsschicht; eine vorderseitigen Interconnect-Struktur auf einer Vorderseite der ersten Vorrichtungsschicht; eine erste dielektrische Schicht auf einer Rückseite der ersten Vorrichtungsschicht; einen ersten Kontakt, der sich durch die erste dielektrische Schicht zu einem Source/Drain-Gebiet der ersten Transistorstruktur erstreckt; und eine rückseitige Interconnect-Struktur auf einer Rückseite der ersten dielektrischen Schicht und des ersten Kontakts auf, wobei der erste Kontakt einen ersten Teil aufweist, der erste sich konisch verjüngende Seitenwände hat, und einen zweiten Teil, der zweite sich konisch verjüngende Seitenwände hat, wobei Breiten der ersten sich konisch verjüngenden Seitenwände in einer Richtung zu der rückseitigen Interconnect-Struktur schmäler werden und Breiten der zweiten sich konisch verjüngenden Seitenwände in einer Richtung zu der rückseitigen Interconnect-Struktur breiter werden.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US Patentanmeldung Nr. 63/030,560 , eingereicht am 27. Mai 2020, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Halbleitervorrichtungen werden in einer Reihe von elektronischen Anwendungen verwendet, wie zum Beispiel Personal Computer, Zelltelefone, Digitalkameras und andere elektronische Geräte. Halbleitervorrichtungen werden typischerweise durch aufeinanderfolgendes Abscheiden von Isolier- oder dielektrischen Schichten, leitfähigen Schichten und Halbleiterschichten aus Material über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithografie gefertigt, um Schaltungskomponenten und Elemente darauf zu bilden.
  • Die Halbleiterindustrie verbessert ständig die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch fortlaufende Verringerungen in der Mindestmerkmalgröße, wodurch mehr Komponenten in einer bestimmten Fläche integriert werden können. Da jedoch die Mindestmerkmalsgrößen verringert sind, entstehen zusätzliche Probleme, die behandelt werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht ein Beispiel eines Nanostruktur-Feldeffekttransistors (Nano-FET) in einer dreidimensionalen Ansicht gemäß manchen Ausführungsformen.
    • 2, 3, 4, 5, 6A, 6B, 6C, 7A, 7B, 7C, 8A, 8B, 8C, 9A, 9B, 9C, 10A, 10B, 10C, 11A, 11B, 11C, 11D, 12A, 12B, 12C, 12D, 12E, 13A, 13B, 13C, 14A, 14B, 14C, 15A, 15B, 15C, 16A, 16B, 16C, 17A, 17B, 17C, 18A, 18B, 18C, 19A, 19B, 19C, 20A, 20B, 20C, 21A, 21B, 21C, 22A, 22B, 22C, 23A, 23B, 23C, 24A, 24B, 24C, 24D, 24E, 24F, 24G, 25A, 25B, 25C, 26A, 26B, 26C, 26D, 27A, 27B, 27C, 27D, 28A, 28B, 28C, 29A, 29B, 29C, 30A, 30B und 30C sind Querschnittsansichten und Ansichten von oben nach unten von Zwischenstufen in der Herstellung von Nano-FETs gemäß manchen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt einschränkend zu sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind und kann auch Ausführungsformen enthalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, sodass das erste und das zweite Merkmal nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Referenznummern und/oder -buchstaben in den unterschiedlichen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Konfigurationen vor:
  • Weiter können räumlich relative Ausdrücke wie „unterliegend“, „unterhalb“, „unter“, „überliegend“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sind beabsichtigt, verschiedene Ausrichtungen des Bauelements in Verwendung oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung zu umschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden).
  • Verschiedene Ausführungsformen stellen Verfahren zur Bildung rückseitiger Durchkontaktierungen in Halbleitervorrichtungen und Halbleitervorrichtungen, die diese aufweisen, bereit. Die Verfahren umfassen Ätzen eines Substrats angrenzend an Gate-Strukturen zur Bildung erster Vertiefungen und Bildung erster epitaktische Materialien in den ersten Vertiefungen, Bildung zweiter epitaktischer Materialien über den ersten epitaktischen Materialien und Bildung epitaktischer Source/Drain-Gebiete über den zweiten epitaktischen Materialien. Die ersten epitaktischen Materialien können aus Siliziumgermanium mit einer atomaren Germaniumkonzentration von etwa 20% bis etwa 60% gebildet sein und die zweiten epitaktischen Materialien können aus Siliziumgermanium mit einer atomaren Germaniumkonzentration von etwa 0% bis etwa 20% gebildet sein. Das Substrat wird ausgedünnt, um das erste epitaktische Material freizulegen, und dritte epitaktische Materialien werden über dem ersten epitaktischen Material wachsen gelassen. Die dritten epitaktischen Materialien können aus Siliziumgermanium mit einer atomaren Germaniumkonzentration von etwa 20% bis etwa 60% gebildet sein. Ein dielektrisches Material wird eingefüllt, dass mindestens einen Teil der dritten epitaktischen Materialien umgibt, die dritte epitaktischen Materialien, die ersten epitaktischen Materialien und die zweiten epitaktischen Materialien werden entfernt, um zweite Vertiefungen zu bilden, die die epitaktischen Source/Drain-Gebiete freilegen, und rückseitige Durchkontaktierungen werden in den zweiten Vertiefungen gebildet. Bildung der dritten epitaktischen Materialien über den ersten epitaktischen Materialien erlaubt die Bildung größerer rückseitiger Durchkontaktierungen, erhöht eine Landefläche der anschließend gebildeten rückseitigen Durchkontaktierungen in dem dielektrischen Material, verringert Widerstand der rückseitigen Durchkontaktierungen, verringert Vorrichtungs-RC-Zeitverzögerung und verbessert Vorrichtungsarbeitsleistung.
  • Manche hier besprochene Ausführungsformen sind im Zusammenhang mit IC-Dies beschrieben, die Nano-FETs aufweisen. Verschiedene Ausführungsformen können jedoch bei IC-Dies angewendet werden, die andere Arten von Transistoren (z.B. Finnen-Feldeffekttransistoren (FinFETs), planare Transistoren oder dergleichen) anstelle von oder in Kombination mit den Nano-FETs aufweisen.
  • 1 veranschaulicht ein Beispiel von Nano-FETs (z.B. Nanodraht-FETs, Nanoblatt-FETs oder dergleichen) in einer dreidimensionalen Ansicht gemäß manchen Ausführungsformen. Die Nano-FETs weisen Nanostrukturen 55 (z.B. Nanoblätter, Nanodraht oder dergleichen) über Finnen 66 auf einem Substrat 50 (z.B. einem Halbleitersubstrat) auf, wobei die Nanostrukturen 55 als Kanalgebiete für die Nano-FETs dienen. Die Nanostruktur 55 kann p-Nanostrukturen, n-Nanostrukturen oder eine Kombination davon aufweisen. Grabenisolierungsgebiete (STI-Gebiete) 68 sind zwischen angrenzenden Finnen 66 angeordnet, die über und zwischen benachbarten STI-Gebieten 68 vorragen können. Obwohl die STI-Gebiete 68 als getrennt von dem Substrat 50 beschrieben/veranschaulicht sind, kann sich der Begriff „Substrat“, wie hier verwendet, auf das Halbleitersubstrat alleine oder eine Kombination des Halbleitersubstrats und der STI-Gebiete beziehen. Zusätzlich, obwohl Bodenteile der Finnen 66 als einzelne kontinuierliche Materialien mit dem Substrat 50 veranschaulicht sind, können die Bodenteile der Finnen 66 und/oder das Substrat 50 ein einzelnes Material oder mehrere Materialien aufweisen. In diesem Zusammenhang beziehen sich die Finnen 66 auf dem Teil, der sich zwischen den benachbarten STI-Gebieten 68 erstreckt.
  • Gate-Dielektrikumschichten 100 befinden sich über Deckflächen der Finnen 66 und entlang Deckflächen, Seitenwänden und Bodenflächen der Nanostrukturen 55. Gate-Elektroden 102 befinden sich über den Gate-Dielektrikumschichten 100. Erste epitaktische Source/Drain-Gebiete 92 und zweite epitaktische Gebiete 95 sind auf den Finnen 66 an gegenüberliegenden Seiten der Gate-Dielektrikumschichten 100 und der Gate-Elektroden 102 angeordnet.
  • 1 veranschaulicht ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Querschnitt A-A' verläuft entlang einer Längsachse einer Gate-Elektrode 102 und in einer Richtung zum Beispiel senkrecht zu der Richtung eines Stromflusses zwischen den ersten epitaktischen Source/Drain-Gebieten 92 oder den zweiten epitaktischen Source/Drain-Gebieten 95 eines Nano-FET. Querschnitt B-B' ist parallel zu Querschnitt A-A' und erstreckt sich durch erste epitaktische Source/Drain-Gebiete 92 oder zweite epitaktische Source/Drain-Gebiete 95 mehrerer Nano-FETs. Querschnitt C-C' ist senkrecht zu Querschnitt A-A' und ist parallel zu einer Längsachse einer Finne 66 des Nano-FET und in einer Richtung zum Beispiel eines Stromflusses zwischen den ersten epitaktischen Source/Drain-Gebieten 92 oder den zweiten epitaktischen Source/Drain-Gebieten 95 des Nano-FET. Anschließende Figuren beziehen sich der Klarheit wegen auf diese Referenzquerschnitte.
  • Manche hier besprochene Ausführungsformen sind im Zusammenhang mit Nano-FETs besprochen, die unter Verwendung eines Gate-Last-Prozess gebildet werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Ebenso ziehen manche Ausführungsformen Aspekte in Betracht, die in planaren Vorrichtungen verwendet werden, wie planaren FETs oder in Finnen-Feldeffekttransistoren (FinFETs).
  • 2 bis 30C sind Querschnittsansichten von Zwischenstufen in der Herstellung von Nano-FETs gemäß manchen Ausführungsformen. 2 bis 5, 6A, 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A, 20A, 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A und 30A veranschaulichen Referenzquerschnitt A-A', veranschaulicht in 1. 6B, 7B, 8B, 9B, 10B, 11B, 12B, 12D, 13B, 14B, 15B, 16B, 17B, 18B, 19B, 20B, 21B, 22B, 23B, 24B, 24E, 25B, 26B, 27B, 28B, 29B und 30B veranschaulichen Referenzquerschnitt B-B', veranschaulicht in 1. 7C, 8C, 9C, 10C, 11C, 11D, 12C, 12E, 13C, 14C, 15C, 16C, 17C, 18C, 19C, 20C, 21C, 22C, 23C, 24C, 24F, 25C, 26C, 26D, 27C, 27D, 28C, 29C und 30C veranschaulichen Referenzquerschnitt C-C', veranschaulicht in 1. 24D und 24G veranschaulichen Ansichten von oben nach unten.
  • In 2 ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, wie ein Bulk-Halbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, das (z.B. mit einem p- oder einem n-Dotierstoff) dotiert oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie ein Siliziumwafer, sein. Im Allgemeinen ist ein SOI Substrat eine Schicht eines Halbleitermaterials, das auf einer Isolierschicht gebildet ist. Die Isolierschicht kann zum Beispiel, eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht ist auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat bereitgestellt. Andere Substrate, wie ein mehrschichtiges oder Gradientensubstrat können auch verwendet werden. In manchen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, enthaltend Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, enthaltend Silizium-Germanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon enthalten.
  • Das Substrat 50 hat ein n-Gebiet 50N und ein p-Gebiet 50P. Das n-Gebiet 50N kann zur Bildung von n-Vorrichtungen, wie NMOS Transistoren, z.B. n-Nano-FETs, dienen und das p-Gebiet 50P kann zur Bildung von p-Vorrichtungen, wie PMOS Transistoren, z.B. p-Nano-FETs, dienen. Das n-Gebiet 50N kann physisch von dem p-Gebiet 50P getrennt sein (wie durch Teiler 20 veranschaulicht) und eine beliebige Anzahl von Vorrichtungsmerkmalen (z.B. andere aktive Vorrichtungen, dotierte Gebiete, Isolierungsstrukturen usw.) kann zwischen dem n-Gebiet 50N und dem p-Gebiet 50P angeordnet sein. Obwohl ein n-Gebiet 50N und ein p-Gebiet 50P veranschaulicht sind, kann eine beliebige Anzahl von n-Gebieten 50N und p-Gebieten 50P bereitgestellt sein.
  • Weiter ist in 2 ein mehrschichtiger Stapel 64 über dem Substrat 50 gebildet. Der mehrschichtige Stapel 64 weist abwechselnde Schichten von ersten Halbleiterschichten 51A-51C (gemeinsam bezeichnet als die ersten Halbleiterschichten 51) und zweite Halbleiterschichten 53A-53C (gemeinsam bezeichnet als die zweiten Halbleiterschichten 53) auf. Zur Veranschaulichung und wie unten ausführlicher besprochen, werden die ersten Halbleiterschichten 51 entfernt und die zweiten Halbleiterschichten 53 werden strukturiert, um Kanalgebiete von Nano-FETs in dem n-Gebiet 50N und dem p-Gebiet 50P zu bilden. In manchen Ausführungsformen jedoch können die ersten Halbleiterschichten 51 entfernt werden und die zweiten Halbleiterschichten 53 können strukturiert werden, um Kanalgebiete von Nano-FETs in dem n-Gebiet 50N zu bilden, und die zweiten Halbleiterschichten 53 können entfernt werden und die ersten Halbleiterschichten 51 können strukturiert werden, um Kanalgebiete von Nano-FETs in dem p-Gebiet 50P zu bilden. In manchen Ausführungsformen können die zweiten Halbleiterschichten 53 entfernt werden und die ersten Halbleiterschichten 51 können strukturiert werden, um Kanalgebiete von Nano-FETs in dem n-Gebiet 50N zu bilden, und die ersten Halbleiterschichten 51 können entfernt werden und die zweiten Halbleiterschichten 53 können strukturiert werden, um Kanalgebiete von Nano-FETs in dem p-Gebiet 50P zu bilden. In manchen Ausführungsformen können die zweiten Halbleiterschichten 53 entfernt werden und die ersten Halbleiterschichten 51 können strukturiert werden, um Kanalgebiete von Nano-FETs in sowohl dem n-Gebiet 50N als auch dem p-Gebiet 50P zu bilden.
  • Der mehrschichtige Stapel 64 ist zur Veranschaulichung veranschaulicht, drei Schichten von jeder der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 aufzuweisen. In manchen Ausführungsformen kann der mehrschichtige Stapel 64 eine beliebige Anzahl der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 aufweisen. Jede der Schichten des mehrschichtigen Stapels 64 kann unter Verwendung eines Prozesses, wie chemische Dampfphasenabscheidung (CVD), Atomlagenabscheidung(ALD), Dampfphasenepitaxie (VPE), Molekularstrahlepitaxie (MBE) oder dergleichen abgeschieden werden. In verschiedenen Ausführungsformen können die ersten Halbleiterschichten 51 aus einem ersten Halbleitermaterial gebildet sein, das für p-Nano-FETs geeignet ist, wie Siliziumgermanium oder dergleichen, und die zweiten Halbleiterschichten 53 können aus einem zweiten Halbleitermaterial gebildet sein, das für n-Nano-FETs geeignet ist, wie Silizium, Siliziumkohlenstoff oder dergleichen. Der mehrschichtige Stapel 64 ist zur Veranschaulichung veranschaulicht, eine unterste Halbleiterschicht aufzuweisen, die für p-Nano-FETs geeignet ist. In manchen Ausführungsformen kann der mehrschichtige Stapel 64 so gebildet sein, dass die unterste Schicht eine Halbleiterschicht ist, die für n-Nano-FETs geeignet ist.
  • Die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien können Materialien mit einer hohen Ätzselektivität zueinander enthalten. Als solches können die ersten Halbleiterschichten 51 des ersten Halbleitermaterials entfernt werden, ohne signifikant die zweiten Halbleiterschichten 53 des zweiten Halbleitermaterials zu entfernen, wodurch die zweiten Halbleiterschichten 53 strukturiert werden können, um Kanalgebiete von Nano-FETs zu bilden. Ebenso können in Ausführungsformen, in welchen die zweiten Halbleiterschichten 53 entfernt werden und die ersten Halbleiterschichten 51 strukturiert werden, um Kanalgebiete zu bilden, die zweiten Halbleiterschichten 53 des zweiten Halbleitermaterials entfernt werden, ohne signifikant die ersten Halbleiterschichten 51 des ersten Halbleitermaterials zu entfernen, wodurch die ersten Halbleiterschichten 51 strukturiert werden können, um Kanalgebiete von Nano-FETs zu bilden.
  • Unter Bezugnahme nun auf 3 werden gemäß manchen Ausführungsformen Finnen 66 in dem Substrat 50 gebildet und Nanostrukturen 55 werden in dem mehrschichtigen Stapel 64 gebildet. In manchen Ausführungsformen können die Nanostrukturen 55 und die Finnen 66 in dem mehrschichtigen Stapel 64 bzw. dem Substrat 50 durch Ätzen von Gräben in dem mehrschichtigen Stapel 64 und dem Substrat 50 gebildet werden. Das Ätzen kann ein beliebiger annehmbarer Ätzprozess sein, wie ein reaktives Ionenätzen (RIE), neutrales Strahlätzen (NBE), dergleichen oder eine Kombination davon. Das Ätzen kann anisotrop sein. Bildung der Nanostrukturen 55 durch Ätzen des mehrschichtigen Stapels 64 kann ferner erste Nanostrukturen 52A-52C (gemeinsam bezeichnet als die ersten Nanostrukturen 52) aus den ersten Halbleiterschichten 51 definieren und zweite Nanostrukturen 54A-54C (gemeinsam bezeichnet als die zweiten Nanostrukturen 54) aus den zweiten Halbleiterschichten 53 definieren. Die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 können gemeinsam als Nanostrukturen 55 bezeichnet werden.
  • Die Finnen 66 und die Nanostrukturen 55 können durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Finnen 66 und die Nanostrukturen 55 unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, enthaltend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozess Fotolithografie- und selbstausgerichtete Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel kleinere Teilungen haben als sonst unter Verwendung eines einzigen direkten Fotolithografieprozesses erhältlich wären. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die restlichen Abstandhalter können dann zum Strukturieren der Finnen 66 verwendet werden.
  • 3 veranschaulicht die Finnen 66 in dem n-Gebiet 50N und dem p-Gebiet 50P, mit im Wesentlichen gleichen Breiten zur Veranschaulichung. In manchen Ausführungsformen können Breiten der Finnen 66 in dem n-Gebiet 50N größer oder dünner sein als die Finnen 66 in dem p-Gebiet 50P. Ferner, während jede der Finnen 66 und der Nanostrukturen 55 durchgehend mit einer beständigen Breite veranschaulicht sind, können in anderen Ausführungsformen die Finnen 66 und/oder die Nanostrukturen 55 sich konisch verjüngende Seitenwände haben, sodass eine Breite jeder der Finnen 66 und/oder der Nanostrukturen 55 kontinuierlich in einer Richtung zu dem Substrat 50 hin zunimmt. In solchen Ausführungsformen kann jede der Nanostrukturen 55 eine andere Breite und eine Trapezform aufweisen.
  • In 4 sind Grabenisolationsgebiete (STI-Gebiete) 68 angrenzend an die Finnen 66 gebildet. Die STI-Gebiete 68 können durch Abscheiden eines Isoliermaterials über dem Substrat 50, den Finnen 66 und Nanostrukturen 55 und zwischen angrenzenden Finnen 66 gebildet werden. Das Isoliermaterial kann ein Oxid, wie Siliziumoxid, ein Nitrid, dergleichen oder eine Kombination davon sein und kann durch hochdichte Plasma-CVD (HDP-CVD), fließfähige CVD (FCVD), dergleichen oder eine Kombination davon gebildet werden. Andere Isoliermaterialien, die durch einen annehmbaren Prozess gebildet werden, können verwendet werden. In der veranschaulichten Ausführungsform ist das Isoliermaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Es kann ein Temperprozess durchgeführt werden, sobald das Isoliermaterial gebildet ist. In einer Ausführungsform ist das Isoliermaterial so gebildet, dass überschüssiges Isoliermaterial die Nanostrukturen 55 bedeckt. Obwohl das Isoliermaterial als eine einzelne Schicht veranschaulicht ist, können manche Ausführungsformen mehrere Schichten benutzen. Zum Beispiel kann in manchen Ausführungsformen eine Auskleidung (nicht separat veranschaulicht) zuerst entlang einer Oberfläche des Substrats 50, der Finnen 66 und der Nanostrukturen 55 gebildet werden. Danach kann ein Füllmaterial, wie die zuvor besprochenen, über der Auskleidung gebildet werden.
  • Dann wird ein Entfernungsprozess an dem Isoliermaterial angewendet, um überschüssiges Isoliermaterial über den Nanostrukturen 55 zu entfernen. In manchen Ausführungsformen kann ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen benutzt werden. Der Planarisierungsprozess legt die Nanostrukturen 55 frei, sodass Deckflächen der Nanostrukturen 55 und das Isoliermaterial nach Beendigung des Planarisierungsprozesses in einer Ebene sind.
  • Das Isoliermaterial wird dann vertieft, um die STI-Gebiete 68 zu bilden. Das Isoliermaterial wird so vertieft, dass obere Teile von Finnen 66 in dem n-Gebiet 50N und dem p-Gebiet 50P zwischen benachbarten STI-Gebieten 68 vorragen. Ferner können die Deckflächen der STI-Gebiete 68 eine flache Oberfläche, wie veranschaulicht, eine konvexe Oberfläche, eine konkave Oberfläche (wie Dishing) oder eine Kombination davon aufweisen. Die Deckflächen der STI-Gebiete 68 können durch eine geeignete Ätzung flach, konvex und/oder konkav gebildet werden. Die STI-Gebiete 68 können unter Verwendung eines annehmbaren Ätzprozesses vertieft werden, wie eines, der für das Material des Isoliermaterials selektiv ist (z.B. das Material des Isoliermaterials bei einer schnelleren Rate ätzt als das Material der Finnen 66 und der Nanostrukturen 55). Zum Beispiel kann eine Oxidentfernung unter Verwendung zum Beispiel einer verdünnten Flusssäure (dHF-Säure) verwendet werden.
  • Der oben in Bezug auf 2 bis 4 beschriebene Prozess ist nur ein Beispiel, wie die Finnen 66 und die Nanostrukturen 55 gebildet werden können. In manchen Ausführungsformen können die Finnen 66 und/oder die Nanostrukturen 55 unter Verwendung einer Maske und eines epitaktischen Wachstumsprozesses gebildet werden. Zum Beispiel kann eine dielektrische Schicht über einer Deckfläche des Substrats 50 gebildet werden und Gräben können durch die dielektrische Schicht geätzt werden, um das darunter liegende Substrat 50 freizulegen. Epitaktische Strukturen können in den Gräben epitaktisch gezüchtet werden und die dielektrische Schicht kann vertieft werden, so dass die epitaktischen Strukturen von der dielektrischen Schicht vorragen, um die Finnen 66 und/oder die Nanostrukturen 55 zu bilden. Die epitaktischen Strukturen können die oben besprochenen abwechselnden Halbleitermaterialien aufweisen, wie die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien. In manchen Ausführungsformen, wo epitaktische Strukturen epitaktisch gezüchtet werden, können die epitaktisch gezüchteten Materialien während des Wachstums in situ dotiert werden, was frühere und/oder anschließende Implantationen vermeiden kann, obwohl In situ -und Implantationsdotierung gemeinsam verwendet werden können.
  • Zusätzlich sind erste Halbleiterschichten 51 (und resultierende erste Nanostrukturen 52) und die zweiten Halbleiterschichten 53 (und resultierende zweite Nanostrukturen 54) hier nur zur Veranschaulichung so veranschaulicht und besprochen, dass sie dieselben Materialien in dem p-Gebiet 50P und dem n-Gebiet 50N enthalten. Als solches können in manchen Ausführungsformen eine oder beide der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 unterschiedliche Materialien sein oder in einer anderen Reihenfolge in dem p-Gebiet 50P und dem n-Gebiet 50N gebildet sein.
  • Ferner können in 4 passende Wannen (nicht separat veranschaulicht) in den Finnen 66, den Nanostrukturen 55 und/oder den STI-Gebieten 68 gebildet sein. In Ausführungsformen mit unterschiedlichen Wannenarten können unterschiedliche Implantationsstufen für das n-Gebiet 50N und das p-Gebiet 50P unter Verwendung eines Fotolacks oder anderer Masken (nicht separat veranschaulicht) erreicht werden. Zum Beispiel kann ein Fotolack über den Finnen 66 und den STI-Gebieten 68 in dem n-Gebiet 50N und dem p-Gebiet 50P gebildet werden. Der Fotolack wird strukturiert, um das p-Gebiet 50P freizulegen. Der Fotolack kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, wird eine n-Störstellenimplantation in dem p-Gebiet 50P durchgeführt und der Fotolack kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass n-Störstellen in das n-Gebiet 50N implantiert werden. Die n-Störstellen können Phosphor, Arsen, Antimon oder dergleichen sein, implantiert in dem Gebiet zu einer Konzentration in einem Bereich von etwa 1013 Atome/cm3 bis etwa 1014 Atome/cm3. Nach der Implantation wird der Fotolack entfernt, wie durch einen annehmbaren Veraschungsprozess.
  • Nach oder vor dem Implantieren des p-Gebiets 50P werden ein Fotolack oder andere Masken (nicht separat veranschaulicht) über den Finnen 66, den Nanostrukturen 55 und den STI-Gebieten 68 in dem p-Gebiet 50P und dem n-Gebiet 50N gebildet. Der Fotolack wird strukturiert, um das n-Gebiet 50N freizulegen. Der Fotolack kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, kann eine p-Störstellenimplantation in dem n-Gebiet 50N durchgeführt werden und der Fotolack kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass p-Störstellen in das p-Gebiet 50P implantiert werden. Die p-Störstellen können Bor, Borfluorid, Indium oder dergleichen sein, implantiert in das Gebiet zu einer Konzentration in einem Bereich von etwa 1013 Atome/cm3 bis etwa 1014 Atome/cm3. Nach der Implantation kann der Fotolack entfernt werden, wie durch einen annehmbaren Veraschungsprozess.
  • Nach den Implantationen des n-Gebiets 50N und des p-Gebiets 50P kann ein Tempern durchgeführt werden, um Implantationsschäden zu reparieren und die p- und/oder n-Störstellen zu aktivieren, die implantiert wurden. In manchen Ausführungsformen können die gezüchteten Materialien von epitaktischen Finnen während des Wachstums in situ dotiert werden, was die Implantationen vermeiden kann, obwohl In situ- und Implantationsdotierung gemeinsam verwendet werden können.
  • In 5 wird eine Dummy-Dielektrikumschicht 70 auf den Finnen 66 und/oder den Nanostrukturen 55 gebildet. Die Dummy-Dielektrikumschicht 70 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann durch annehmbare Technik abgeschieden oder thermisch gezüchtet werden. Eine Dummy-Gate-Schicht 72 wird über der Dummy-Dielektrikumschicht 70 gebildet und eine Maskenschicht 74 wird über der Dummy-Gate-Schicht 72 gebildet. Die Dummy-Gate-Schicht 72 kann über der Dummy-Dielektrikumschicht 70 abgeschieden und dann planarisiert werden, wie durch CMP. Die Maskenschicht 74 kann über der Dummy-Gate-Schicht 72 abgeschieden werden. Die Dummy-Gate-Schicht 72 kann ein leitfähiges oder nicht leitfähiges Material sein und kann ausgewählt sein aus einer Gruppe, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe), metallische Nitride, metallische Silicide, metallische Oxide und Metalle enthält. Die Dummy-Gate-Schicht 72 kann durch physikalische Dampfphasenabscheidung (PVD), CVD, Sputterabscheidung oder andere Techniken zum Abscheiden des gewählten Materials abgeschieden werden. Die Dummy-Gate-Schicht 72 kann aus anderen Materialien bestehen, die eine hohe Ätzselektivität aus dem Ätzen von Isoliergebieten haben. Die Maskenschicht 74 kann zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten. In diesem Beispiel sind eine einzelne Dummy-Gate-Schicht 72 und eine einzelne Maskenschicht 74 über dem n-Gebiet 50N und dem p-Gebiet 50P gebildet. Es wird festgehalten, dass die Dummy-Dielektrikumschicht 70 in der Darstellung nur die Finnen 66 und die Nanostrukturen 55 nur zur Veranschaulichung bedeckt. In manchen Ausführungsformen kann die Dummy-Dielektrikumschicht 70 so abgeschieden werden, dass die Dummy-Dielektrikumschicht 70 die STI-Gebiete 68 bedeckt, sodass sich die Dummy-Dielektrikumschicht 70 zwischen der Dummy-Gate-Schicht 72 und den STI-Gebieten 68 erstreckt.
  • 6A bis 20C veranschaulichen verschiedene zusätzliche Schritte in der Herstellung von Vorrichtungen der Ausführungsform. 6A bis 20C veranschaulichen Merkmale in entweder dem n-Gebiet 50N oder dem p-Gebiet 50P. In 6A bis 6C kann die Maskenschicht 74 (siehe 5) unter Verwendung annehmbarer Fotolithografie- und Ätztechniken strukturiert werden, um Masken 78 zu bilden. Die Struktur der Masken 78 kann dann auf die Dummy-Gate-Schicht 72 und auf die Dummy-Dielektrikumschicht 70 übertragen werden, um Dummy-Gates 76 bzw. Dummy-Gate-Dielektrika 71 zu bilden. Die Dummy-Gates 76 bedecken entsprechende Kanalgebiete der Finnen 66. Die Struktur der Masken 78 kann verwendet werden, um jedes der Dummy-Gates 76 von benachbarten Dummy-Gates 76 zu trennen. Die Dummy-Gates 76 können auch eine Längsrichtung im Wesentlichen senkrecht zu der Längsrichtung entsprechender Finnen 66 aufweisen.
  • In 7A bis 7C werden eine erste Abstandhalterschicht 80 und eine zweite Abstandhalterschicht 82 über den Strukturen gebildet, die in 6A bis 6C veranschaulicht sind. Die erste Abstandhalterschicht 80 und die zweite Abstandhalterschicht 82 werden anschließend strukturiert, um als Abstandhalter zur Bildung selbstausgerichteter Source/Drain-Gebiete zu dienen. In 7A bis 7C wird die erste Abstandhalterschicht 80 auf Deckflächen der STI-Gebiete 68; Deckflächen und Seitenwänden der Finnen 66, der Nanostrukturen 55 und der Masken 78; und Seitenwänden der Dummy-Gates 76 und des Dummy-Gate-Dielektrikums 71 gebildet. Die zweite Abstandhalterschicht 82 wird über der ersten Abstandhalterschicht 80 abgeschieden. Die erste Abstandhalterschicht 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen unter Verwendung von Techniken wie Wärmeoxidation gebildet werden oder durch CVD, ALD oder dergleichen abgeschieden werden. Die zweite Abstandhalterschicht 82 kann aus einem Material mit einer anderen Ätzrate als das Material der ersten Abstandhalterschicht 80 gebildet sein, wie Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen, und kann durch CVD, ALD oder dergleichen abgeschieden werden.
  • Nachdem die erste Abstandhalterschicht 80 gebildet wurde und vor Bildung der zweiten Abstandhalterschicht 82 können Implantierungen für leicht dotierte Source/Drain-Gebiete (LDD-Gebiete) (nicht separat veranschaulicht) durchgeführt werden. In Ausführungsformen mit verschiedenen Vorrichtungsarten, ähnlich den zuvor in 4 besprochenen Implantaten, kann eine Maske, wie ein Fotolack, über dem n-Gebiet 50N gebildet werden, während das p-Gebiet 50P freiliegt, und Störstellen einer passenden Art (z.B. p) können in die freigelegten Finnen 66 und Nanostrukturen 55 in dem p-Gebiet 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie ein Fotolack, über dem p-Gebiet 50P gebildet werden, während das n-Gebiet 50N freigelegt ist, und Störstellen einer passenden Art (z.B. n) können in die freigelegten Finnen 66 und Nanostrukturen 55 in dem n-Gebiet 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Störstellen können beliebige der zuvor besprochenen n-Störstellen sein und die p-Störstellen können beliebige der zuvor besprochenen p-Störstellen sein. Die leicht dotierten Source/Drain-Gebiete können eine Konzentration von Störstellen in einem Bereich von etwa 1×1015 Atome/cm3 bis etwa 1×1019 Atome/cm3 haben. Tempern kann zur Reparatur von Implantationsschäden und zum Aktivieren der implantierten Störstellen verwendet werden.
  • In 8A bis 8C werden die erste Abstandhalterschicht 80 und die zweite Abstandhalterschicht 82 geätzt, um erste Abstandhalter 81 und zweite Abstandhalter 83. zu bilden. Wie unten ausführlicher besprochen wird, dienen die ersten Abstandhalter 81 und die zweiten Abstandhalter 83 zur Selbstausrichtung anschließend gebildeter Source/Drain-Gebiete wie auch zum Schutz von Seitenwänden der Finnen 66 und/oder Nanostruktur 55 während anschließender Bearbeitung. Die erste Abstandhalterschicht 80 und die zweite Abstandhalterschicht 82 können unter Verwendung eines geeigneten Ätzprozesses geätzt werden, wie eines isotropen Ätzprozesses (z.B. ein Nassätzprozess), eines anisotropen Ätzprozesses (z.B. ein Trockenätzprozess) oder dergleichen. In manchen Ausführungsformen hat das Material der zweiten Abstandhalterschicht 82 eine andere Ätzrate als das Material der ersten Abstandhalterschicht 80, sodass die erste Abstandhalterschicht 80 als eine Ätzstoppschicht beim Strukturieren der zweiten Abstandhalterschicht 82 dienen kann und sodass die zweite Abstandhalterschicht 82 als eine Maske beim Strukturieren der ersten Abstandhalterschicht 80 dienen kann,. Zum Beispiel kann die zweite Abstandhalterschicht 82 unter Verwendung eines anisotropen Ätzprozesses geätzt werden, wobei die erste Abstandhalterschicht 80 als eine Ätzstoppschicht dient, wobei restliche Teile der zweiten Abstandhalterschicht 82 zweite Abstandhalter 83 bilden, wie in 8B veranschaulicht. Danach dient der zweite Abstandhalter 83 als eine Maske, während freigelegte Teile der ersten Abstandhalterschicht 80 geätzt werden, wodurch erste Abstandhalter 81 gebildet werden, wie in 8B und 8C veranschaulicht.
  • Wie in 8B veranschaulicht, sind die ersten Abstandhalter 81 und die zweiten Abstandhalter 83 an Seitenwänden der Finnen 66 und/oder Nanostrukturen 55 angeordnet. Wie in 8C veranschaulicht, kann in manchen Ausführungsformen die zweite Abstandhalterschicht 82 von über der ersten Abstandhalterschicht 80 angrenzend an die Masken 78, die Dummy-Gates 76 und die Dummy-Gate-Dielektrika 71 entfernt werden und die ersten Abstandhalter 81 werden an Seitenwänden der Masken 78, der Dummy-Gates 76 und der Dummy-Gate-Dielektrika 60 abgeschieden. In anderen Ausführungsformen kann ein Teil der zweiten Abstandhalterschicht 82 über der ersten Abstandhalterschicht 80 angrenzend an die Masken 78, die Dummy-Gates 76 und die Dummy-Gate-Dielektrika 71 verbleiben.
  • Es wird festgehalten, dass die oben stehende Offenbarung im Allgemeinen einen Prozess zur Bildung von Abstandhaltern und LDD Gebieten beschreibt. Andere Prozesse und Abfolgen können verwendet werden. Zum Beispiel können weniger oder zusätzliche Abstandhalter benutzt werden, eine andere Abfolge von Schritten kann benutzt werden (z.B. können die ersten Abstandhalter 81 vor Abscheiden der zweiten Abstandhalterschicht 82 strukturiert werden), zusätzliche Abstandhalter können gebildet und entfernt werden und/oder dergleichen. Überdies können die n- und p-Vorrichtungen unter Verwendung verschiedener Strukturen und Schritte gebildet werden.
  • In 9A bis 9C werden erste Vertiefungen 86 und zweite Vertiefungen 87 in den Finnen 66, den Nanostrukturen 55 und dem Substrat 50 gemäß manchen Ausführungsformen gebildet. Epitaktische Source/Drain-Gebiete werden anschließend in den ersten Vertiefungen 86 gebildet und epitaktische Materialien und epitaktische Source/Drain-Gebiete werden anschließend in den zweiten Vertiefungen 87 gebildet. Die ersten Vertiefungen 86 und die zweiten Vertiefungen 87 können sich durch die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 und in das Substrat 50 erstrecken. Wie in 9B veranschaulicht, können Deckflächen der STI-Gebiete 58 auf einer Ebene mit Bodenflächen der ersten Vertiefungen 86 sein. In verschiedenen Ausführungsformen können die Finnen 66 so geätzt werden, dass Bodenflächen der ersten Vertiefungen 86 unter den Deckflächen der STI-Gebiete 68 oder dergleichen angeordnet sind.
  • Wie in 9B und 9C veranschaulicht, können Bodenflächen der zweiten Vertiefungen 87 unter den Bodenflächen der ersten Vertiefungen 86 und den Deckflächen der STI-Gebiete 68 angeordnet werden. Die ersten Vertiefungen 86 und die zweiten Vertiefungen 87 können durch Ätzen der Finnen 66, der Nanostrukturen 55 und des Substrats 50 unter Verwendung anisotroper Ätzprozesse, wie RIE, NBE oder dergleichen gebildet werden. Die ersten Abstandhalter 81, die zweiten Abstandhalter 83 und die Masken 78 maskieren Teile der Finnen 66, der Nanostrukturen 55 und des Substrats 50 während der Ätzprozesse, die zum Bilden der ersten Vertiefungen 86 und der zweiten Vertiefungen 87 verwendet werden. Ein einzelner Ätzprozess oder mehrere Ätzprozesse können zum Ätzen jeder Schicht der Nanostrukturen 55 und/oder der Finnen 66 verwendet werden. Zeitlich gesteuerte Ätzprozesse können zum Stoppen des Ätzens verwendet werden, sobald die erste Vertiefungen 86 und die zweite Vertiefungen 87 gewünschte Tiefen erreichen. Die zweiten Vertiefungen 87 können durch dieselben Prozesse, die zum Ätzen der ersten Vertiefungen 86 verwendet werden, und eines zusätzlichen Ätzprozesses vor oder nach Ätzen der ersten Vertiefungen 86 geätzt werden. In manchen Ausführungsformen können Gebiete, die den ersten Vertiefungen 86 entsprechen, maskiert werden, während der zusätzliche Ätzprozess für die zweiten Vertiefungen 87 durchgeführt wird. Die zweiten Vertiefungen 87 können Tiefen D1 unter Bodenflächen der ersten Nanostrukturen 52A haben, die von etwa 40 nm bis etwa 100 nm reichen. Die Tiefe der zweiten Vertiefungen 87 kann ausgewählt werden, um die Dimensionen anschließend gebildeter rückseitiger Durchkontaktierungen (wie der rückseitigen Durchkontaktierungen 130, die unten in Bezug auf 27A bis 27C besprochen sind) zu steuern. Die zweiten Vertiefungen 87 können Breiten W1 im Bereich von etwa 10 nm bis etwa 30 nm haben. Wie in 9C veranschaulicht, können die zweiten Vertiefungen 87 sich konisch verjüngende Seitenwände aufweisen, die schmäler werden, während sich die zweiten Vertiefungen 87 in das Substrat 50 erstrecken.
  • In 10A bis 10C werden Teile von Seitenwänden der Schichten des mehrschichtigen Stapels 64, die über den ersten Halbleitermaterialien (z.B. den ersten Nanostrukturen 52) gebildet sind, die durch die ersten Vertiefungen 86 und die zweiten Vertiefungen 87 freigelegt sind, geätzt, um Seitenwandvertiefungen 88 zu bilden. Obwohl Seitenwände der ersten Nanostrukturen 52 angrenzend an die Seitenwandvertiefungen 88 in 10C veranschaulicht sind, gerade zu sein, können die Seitenwände konkav oder konvex sein. Die Seitenwände können unter Verwendung isotroper Ätzprozesse, wie Nassätzen oder dergleichen geätzt werden. In einer Ausführungsform, in der die ersten Nanostrukturen 52 z.B. SiGe enthalten und die zweiten Nanostrukturen 54 z.B. Si oder SiC enthalten, kann ein Trockenätzprozess mit Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen zum Ätzen von Seitenwänden der ersten Nanostrukturen 52 verwendet werden.
  • In 11A bis 11D sind erste innere Abstandhalter 90 in der Seitenwandvertiefung 88 gebildet. Die ersten inneren Abstandhalter 90 können durch Abscheiden einer inneren Abstandhalterschicht (nicht separat veranschaulicht) über den Strukturen, die in 10A bis 10C veranschaulicht sind, gebildet werden. Die ersten inneren Abstandhalter 90 dienen als Isoliermerkmale zwischen anschließend gebildeten Source/Drain-Gebieten und einer Gate-Struktur. Wie unten ausführlicher besprochen wird, werden epitaktische Source/Drain-Gebiete und epitaktische Materialien in den ersten Vertiefungen 86 und den zweiten Vertiefungen 87 gebildet, während die ersten Nanostrukturen 52 mit entsprechenden Gate-Strukturen ersetzt werden.
  • Die innere Abstandhalterschicht kann durch einen konformen Abscheidungsprozess, wie CVD, ALD oder dergleichen, abgeschieden werden. Die innere Abstandhalterschicht kann ein Material wie Siliziumnitrid oder Siliziumoxynitrid enthalten, obwohl jedes geeignete Material, wie Materialien mit einer niedrigen Dielektrizitätskonstante (Low-k) mit einem k-Wert kleiner als etwa 3,5, benutz werden können. Die innere Abstandhalterschicht kann dann anisotrop geätzt werden, um die ersten inneren Abstandhalter 90 zu bilden. Obwohl äußere Seitenwände der ersten inneren Abstandhalter 90 bündig mit Seitenwänden der zweiten Nanostrukturen 54 veranschaulicht sind, können sich die äußeren Seitenwände der ersten inneren Abstandhalter 90 über die Seitenwände der zweiten Nanostrukturen 54 hinaus erstrecken oder von diesen vertieft sein.
  • Ferner, obwohl die äußeren Seitenwände der ersten inneren Abstandhalter 90 in 11C veranschaulicht sind, gerade zu sein, können die äußeren Seitenwände der ersten inneren Abstandhalter 90 konkav oder konvex sein. Als ein Beispiel veranschaulicht 11D eine Ausführungsform, in der Seitenwände der ersten Nanostrukturen 52 konkav sind, äußere Seitenwände der ersten inneren Abstandhalter 90 konkav sind und die ersten inneren Abstandhalter 90 von Seitenwänden der zweiten Nanostrukturen 54 vertieft sind. Die innere Abstandhalterschicht kann durch einen anisotropen Ätzprozess, wie RIE, NBE oder dergleichen, geätzt werden. Die ersten inneren Abstandhalter 90 können verwendet werden, um Schaden an den anschließend gebildeten Source/Drain-Gebieten (wie den ersten epitaktischen Source/Drain-Gebieten 92 und den zweiten epitaktischen Source/Drain-Gebieten 95, die unten in Bezug auf 12A bis 12E besprochen sind) durch anschließende Ätzprozesse, wie Ätzprozesse, die zur Bildung von Gate-Strukturen verwendet werden, zu verhindern.
  • In 12A bis 12E werden erste epitaktische Materialien 91 und zweite epitaktische Materialien 93 in den zweiten Vertiefungen 87 gebildet, erste epitaktische Source/Drain-Gebiete 92 werden in den ersten Vertiefungen 86 gebildet und zweite epitaktische Source/Drain-Gebiete 95 werden in den zweiten Vertiefungen 87 gebildet. In manchen Ausführungsformen können die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 Opfermaterialien sein, die anschließend entfernt werden, um rückseitige Durchkontaktierungen zu bilden (wie die rückseitigen Durchkontaktierungen 130, die unten in Bezug auf 27A bis 27C besprochen sind). Wie in 12B bis 12E veranschaulicht, können Deckflächen der zweiten epitaktischen Materialien 93 über Bodenflächen der ersten Vertiefungen 86 angeordnet werden. In manchen Ausführungsformen jedoch können die Deckflächen der zweiten epitaktischen Materialien 93 in einer Ebene mit oder unter den Bodenflächen der ersten Vertiefungen 86 angeordnet sein.
  • Die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 können n den zweiten Vertiefungen 87 durch Maskieren der ersten Vertiefungen 86 gebildet werden. Die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 können in den zweiten Vertiefungen 87 unter Verwendung eines Prozesses, wie chemische Dampfphasenabscheidung (CVD), Atomlagenabscheidung(ALD), Dampfphasenepitaxie (VPE), Molekularstrahlepitaxie (MBE) oder dergleichen epitaktisch gezüchtet werden. Die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 können jedes annehmbare Material enthalten, wie Siliziumgermanium oder dergleichen. Die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 können aus Materialien mit hoher Ätzselektivität gegenüber Materialien der ersten epitaktischen Source/Drain-Gebiete 92, der zweiten epitaktischen Source/Drain-Gebiete 95, des Substrats 50 und dielektrischer Schichten gebildet werden (wie die STI-Gebiete 68 und die zweite dielektrische Schicht 125, die unten in Bezug auf 25A bis 25C besprochen sind). Als solches können die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 entfernt und mit den rückseitigen Durchkontaktierungen ersetzt werden, ohne die ersten epitaktischen Source/Drain-Gebiete 92, die zweiten epitaktischen Source/Drain-Gebiete 95, das Substrat 50 und die dielektrischen Schichten signifikant zu entfernen.
  • In manchen Ausführungsformen können die zweiten epitaktischen Materialien 93 aus Materialien mit einer niedrigeren Germaniumkonzentration als die Materialien der ersten epitaktischen Materialien 91 gebildet sein. Zum Beispiel kann eine atomare Konzentration von Germanium in den zweiten epitaktischen Materialien 93 von etwa 0% bis etwa 20% reichen während eine atomare Konzentration von Germanium in den ersten epitaktischen Materialien 91 von etwa 20% bis etwa 60% reichen kann. Die Materialien mit den höheren Germaniumkonzentrationen können bei einer höheren Rate im Vergleich zu den Materialien mit den niedrigeren Germaniumkonzentrationen geätzt werden. Bildung der zweiten epitaktischen Materialien 93 aus Materialien mit niedrigeren Germaniumkonzentrationen und der ersten epitaktischen Materialien 91 aus Materialien mit höheren Germaniumkonzentrationen ermöglicht, dass die ersten epitaktischen Materialien 91 bei einer hohen Ätzrate geätzt werden und die zweiten epitaktischen Materialien 93 bei einer niedrigeren Ätzrate geätzt werden, wodurch die epitaktischen Source/Drain-Gebiete während eines anschließenden Ätzprozesses, der verwendet wird, um die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 zu entfernen, geschützt werden (unten in Bezug auf 26A bis 26D besprochen). In manchen Ausführungsformen stellt Bildung der ersten epitaktischen Materialien 91, die von anschließend gebildeten ersten epitaktischen Source/Drain-Gebieten 92 getrennt sind, aus Materialien mit höherer Germaniumkonzentrationen Effizienzvorteile aufgrund der hohen Ätzrate bereit. Bildung der zweiten epitaktischen Materialien 93, die angrenzend an die ersten epitaktischen Source/Drain-Gebiete sind, aus Materialien mit niedrigeren Germaniumkonzentrationen stellt größere Ätzpräzision aufgrund der niedrigeren Ätzrate bereit. Bereitstellen sowohl der ersten epitaktischen Materialien 91 als auch der zweiten epitaktischen Materialien 93 erlaubt, dass die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 rasch entfernt werden können, während auch Schaden an den ersten epitaktischen Source/Drain-Gebieten 92 verhindert wird.
  • Die ersten epitaktischen Materialien 91 können eine Dicke T4 im Bereich von etwa 40 nm bis etwa 100 nm aufweisen, die zweiten epitaktischen Materialien 93 können eine Dicke T5 im Bereich von etwa 10 nm bis etwa 40 nm aufweisen und ein Verhältnis der Dicke T4 zu der Dicke T5 kann von etwa 2 bis etwa 5 sein. Die Dicken der ersten epitaktischen Materialien 91 und der zweiten epitaktischen Materialien 93 können ausgewählt werden, um die Dimensionen anschließend gebildeter rückseitiger Durchkontaktierungen zu steuern (wie der rückseitigen Durchkontaktierungen 130, die unten in Bezug auf 27A bis 27C besprochen sind).
  • Überdies können die relativen Dicken der ersten epitaktischen Materialien 91 und der zweiten epitaktischen Materialien 93 so gewählt werden, dass sie in den oben genannten Bereichen liegen, um ausreichende Dicke der zweiten epitaktischen Materialien 93 bereitzustellen, um das Ätzen der ersten epitaktischen Materialien 91 und der zweiten epitaktischen Materialien 93 zu steuern und die ersten epitaktischen Source/Drain-Gebiete 92 zu schützen, während die Ätzrate der ersten epitaktischen Materialien 91 und der zweiten epitaktischen Materialien 93 maximiert wird.
  • Die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 können kombinierte Höhen gleich den Tiefen D1 haben. Zum Beispiel können die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 kombinierte Höhen im Bereich von etwa 40 nm bis etwa 100 nm haben. Die kombinierten Höhen der ersten epitaktischen Materialien 91 und der zweiten epitaktischen Materialien 93 können gewählt sein, um die Dimensionen anschließend gebildeter rückseitiger Durchkontaktierungen zu steuern (wie der rückseitigen Durchkontaktierungen 130, die unten in Bezug auf 27A bis 27C besprochen sind). Die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 können Breiten gleich den Breiten W1 haben. Zum Beispiel können die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 Breiten im Bereich von etwa 10 nm bis etwa 30 nm haben. Wie in 9C veranschaulicht, können die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 sich konisch verjüngende Seitenwände haben, die schmäler werden, wenn sich die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 in das Substrat 50 erstrecken.
  • Die ersten epitaktischen Source/Drain-Gebiete 92 werden dann in den ersten Vertiefungen 86 und über den zweiten epitaktischen Materialien 93 gebildet und die zweiten epitaktischen Source/Drain-Gebiete 95 werden in den zweiten Vertiefungen 87 gebildet. In manchen Ausführungsformen können die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 Spannung auf die zweiten Nanostrukturen 54 ausüben, wodurch Arbeitsleistung verbessert wird. Wie in 12C veranschaulicht, werden die ersten epitaktischen Source/Drain-Gebiete 92 in den ersten Vertiefungen 86 gebildet und die zweiten epitaktischen Source/Drain-Gebiete 95 werden in den zweiten Vertiefungen 87 gebildet, sodass jedes Dummy-Gate 76 zwischen entsprechenden benachbarten Paaren der ersten epitaktischen Source/Drain-Gebiete 92/zweiten epitaktischen Source/Drain-Gebiete 95 angeordnet ist. In manchen Ausführungsformen werden die ersten Abstandhalter 81 verwendet, um die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 von den Dummy-Gates 76 zu trennen, und die ersten inneren Abstandhalter 90 werden verwendet, um die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 von den Nanostrukturen 55 um einen passenden seitlichen Abstand zu trennen, sodass die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 nicht mit anschließend gebildeten Gates der resultierenden Nano-FETs kurzschließen. Wie in 12B bis 12E veranschaulicht, können Bodenflächen der ersten epitaktischen Source/Drain-Gebiete 92 über Bodenflächen der zweiten epitaktischen Source/Drain-Gebiete 95 angeordnet sein. In manchen Ausführungsformen können die Bodenflächen der ersten epitaktischen Source/Drain-Gebiete 92 in einer Ebene mit oder unter den Bodenflächen der zweiten epitaktischen Source/Drain-Gebiete 95 angeordnet sein.
  • Die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 in dem n-Gebiet 50N, z.B. dem NMOS Gebiet, können durch Maskieren des p-Gebiets 50P, z.B. des PMOS Gebiets, gebildet werden. Dann werden die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 in den ersten Vertiefungen 86 bzw. den zweiten Vertiefungen 87 in dem n-Gebiet 50N epitaktisch gezüchtet. Die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 können jedes annehmbare Material enthalten, das für n-Nano-FETs passend ist. Wenn zum Beispiel die zweiten Nanostrukturen 54 Silizium sind, können die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 Materialien enthalten, die eine Zugbelastung auf die zweiten Nanostrukturen 54 ausüben, wie Silizium, Siliziumcarbid, phosphordotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 können Oberflächen aufweisen, die von entsprechenden oberen Oberfläche der Nanostrukturen 55 vorragen und Facetten haben können.
  • Überdies können die ersten epitaktischen Source/Drain-Gebiete 92 in dem n-Gebiet 50N Materialien mit einer hohen Ätzselektivität gegenüber den Materialien der ersten epitaktischen Materialien 91 und der zweiten epitaktischen Materialien 93 enthalten. Zum Beispiel können die ersten epitaktischen Source/Drain-Gebiete 92 niedrigere Germaniumkonzentrationen haben als die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93, sodass die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 entfernt werden können, ohne die ersten epitaktischen Source/Drain-Gebiete 92 signifikant zu entfernen.
  • Die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 in dem p-Gebiet 50P, z.B. dem PMOS Gebiet, können durch Maskieren des n-Gebiets 50N, z.B. des NMOS Gebiets, gebildet werden. Dann werden die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 in den ersten Vertiefungen 86 bzw. den zweiten Vertiefungen 87 in dem p-Gebiet 50P epitaktisch gezüchtet. Die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 können jedes annehmbare Material enthalten, das für p-Nano-FETs passend ist. Wenn zum Beispiel die ersten Nanostrukturen 52 Siliziumgermanium sind, können die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 Materialien enthalten, die Druckbelastung auf die ersten Nanostrukturen 52 ausüben, wie Silizium-Germanium, bordotiertes Silizium-Germanium, Germanium, Germaniumzinn oder dergleichen. Die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 können auch Oberflächen aufweisen, die von entsprechenden Oberfläche des mehrschichtigen Stapels 56 vorragen und Facetten aufweisen können.
  • Überdies können die ersten epitaktischen Source/Drain-Gebiete 92 in dem p-Gebiet 50P Materialien mit einer hohen Ätzselektivität gegenüber den Materialien der ersten epitaktischen Materialien 91 und der zweiten epitaktischen Materialien 93 enthalten. Zum Beispiel können die ersten epitaktischen Source/Drain-Gebiete 92 niedrigere Germaniumkonzentrationen als die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 haben. In manchen Ausführungsformen kann eine atomare Konzentration von Germanium in den ersten epitaktischen Source/Drain-Gebieten 92 von etwa 15% bis etwa 50% reichen. In manchen Ausführungsformen können Teile der ersten epitaktischen Source/Drain-Gebiete 92 angrenzend an die zweiten epitaktischen Materialien 93 (wie die erste Halbleitermaterialschicht 92A, wie unten ausführlicher besprochen) niedrigere Konzentrationen von Germanium haben und ein Rest der ersten epitaktischen Source/Drain-Gebiete 92 kann höhere Germaniumkonzentrationen haben. Zum Beispiel können die Teile der ersten epitaktischen Source/Drain-Gebiete 92 angrenzend an die zweiten epitaktischen Materialien 93 atomare Konzentrationen von Germanium im Bereich von etwa 10% bis etwa 30% haben, während restliche Teile der ersten epitaktischen Source/Drain-Gebiete 92 atomare Konzentrationen von Germanium im Bereich von etwa 15% bis etwa 50% haben können. Als solches können die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 entfernt werden, ohne signifikant die ersten epitaktischen Source/Drain-Gebiete 92 zu entfernen.
  • Die ersten epitaktischen Source/Drain-Gebiete 92, die zweiten epitaktischen Source/Drain-Gebiete 95, die ersten Nanostrukturen 52, die zweiten Nanostrukturen 54 und/oder das Substrat 50 können mit Dotierstoffen implantiert werden, um Source/Drain-Gebiete zu bilden, ähnlich dem zuvor besprochenen Prozess zur Bildung leicht dotierter Source/Drain-Gebiete, gefolgt von einem Tempern. Die Source/Drain-Gebiete können eine Störstellenkonzentration zwischen etwa 1×1019 Atome/cm3 und etwa 1×1021 Atome/cm3 haben. Die n- und/oder p-Störstellen für Source/Drain-Gebiete können beliebige der zuvor besprochenen Störstellen sein. In manchen Ausführungsformen können die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 während des Wachstums in situ dotiert werden.
  • Infolge der Epitaxieprozesse, die zur Bildung der ersten epitaktischen Source/Drain-Gebiete 92 und der zweiten epitaktischen Source/Drain-Gebiete 95 in dem n-Gebiet 50N und dem p-Gebiet 50P verwendet werden, haben obere Oberflächen der ersten epitaktischen Source/Drain-Gebiete 92 und der zweiten epitaktischen Source/Drain-Gebiete 95 Facetten, die sich seitlich nach außen über Seitenwände der Nanostrukturen 55 erstrecken. In manchen Ausführungsformen bewirken diese Facetten, dass angrenzende erste epitaktische Source/Drain-Gebiete 92 und zweite epitaktische Source/Drain-Gebiete 95 eines selben Nano-FET verschmelzen, wie durch 12B veranschaulicht. In anderen Ausführungsformen bleiben angrenzende erste epitaktische Source/Drain-Gebiete 92 und zweite epitaktische Source/Drain-Gebiete 95 nach Beendigung des Epitaxieprozesses getrennt, wie durch 12D veranschaulicht. In den in 12B und 12D veranschaulichten Ausführungsformen können die ersten Abstandhalter 81 zu einer Deckfläche der STI-Gebiete 68 gebildet werden, wodurch das epitaktische Wachstum blockiert wird. In manchen anderen Ausführungsformen können die ersten Abstandhalter 81 Teile der Seitenwände der Nanostrukturen 55 blockieren, wodurch ferner das epitaktische Wachstum blockiert wird. In manchen anderen Ausführungsformen kann die Abstandhalterätzung, die zur Bildung der ersten Abstandhalter 81 verwendet wird, eingestellt werden, um das Abstandhaltermaterial zu entfernen, um dem epitaktisch gezüchteten Gebiet zu erlauben, sich zu der Oberfläche des STI-Gebiets 58 zu erstrecken.
  • Die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 können eine oder mehrere Halbleitermaterialschichten aufweisen. Zum Beispiel können die ersten epitaktischen Source/Drain-Gebiete 92 eine erste Halbleitermaterialschicht 92A, eine zweite Halbleitermaterialschicht 92B und eine dritte Halbleitermaterialschicht 92C aufweisen. Die zweiten epitaktischen Source/Drain-Gebiete 95 können eine erste Halbleitermaterialschicht 95A, eine zweite Halbleitermaterialschicht 95B und eine dritte Halbleitermaterialschicht 95C aufweisen. Es kann eine beliebige Anzahl von Halbleitermaterialschichten für die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 verwendet werden. Jede der ersten Halbleitermaterialschichten 92A/95A, der zweiten Halbleitermaterialschichten 92B/95B und der dritten Halbleitermaterialschichten 92C/95C kann aus verschiedenen Halbleitermaterialien gebildet sein und kann auf verschiedene Dotierstoffkonzentrationen dotiert sein. In manchen Ausführungsformen können die ersten Halbleitermaterialschichten 92A/95A eine Dotierstoffkonzentration kleiner als die zweiten Halbleitermaterialschichten 92B/95B und größer als die dritten Halbleitermaterialschichten 92C/95C haben. In manchen Ausführungsformen kann die erste Halbleitermaterialschicht 92A eine niedrigere Germaniumkonzentration als die zweite Halbleitermaterialschicht 92B und die dritte Halbleitermaterialschicht 92C haben, um eine gute Ätzselektivität zwischen der ersten Halbleitermaterialschicht 92A und den ersten epitaktischen Materialien 91 und den zweiten epitaktischen Materialien 93 bereitzustellen. In Ausführungsformen, in welchen die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 drei Halbleitermaterialschichten aufweisen, können die ersten Halbleitermaterialschichten 92A/95A abgeschieden werden, die zweiten Halbleitermaterialschichten 92B/95B können über den ersten Halbleitermaterialschichten 92A/95A abgeschieden werden und die dritten Halbleitermaterialschichten 92C/95C können über den zweiten Halbleitermaterialschichten 92Bj95B abgeschieden werden.
  • 12E veranschaulicht eine Ausführungsform, in der Seitenwände der ersten Nanostrukturen 52 konkav sind, äußere Seitenwände der ersten inneren Abstandhalter 90 konkav sind und die ersten inneren Abstandhalter 90 von Seitenwänden der zweiten Nanostrukturen 54 vertieft sind. Wie in 12E veranschaulicht, können die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 in Kontakt mit den ersten inneren Abstandhaltern 90 gebildet sein und können sich über Seitenwände der zweiten Nanostrukturen 54 erstrecken.
  • In 13A bis 13C wird ein erstes Zwischenschichtdielektrikum (ILD) 96 über der in 12A bis 12C veranschaulichten Struktur abgeschieden. Das erste ILD 96 kann aus einem dielektrischen Material gebildet sein und kann durch jedes geeignete Verfahren, wie CVD, plasma-verstärkte CVD (PECVD) oder FCVD abgeschieden werden. Dielektrische Materialien können Phosphosilicatglas (PSG), Borsilicatglas (BSG), bordotiertes Phosphosilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen enthalten. Andere Isoliermaterialien, die durch einen annehmbaren Prozess gebildet werden, können verwendet werden. In manchen Ausführungsformen wird eine Kontaktätzstoppschicht (CESL) 94 zwischen dem ersten ILD 96 und den ersten epitaktischen Source/Drain-Gebieten 92, den zweiten epitaktischen Source/Drain-Gebieten 95, den Masken 78 und den ersten Abstandhaltern 81 angeordnet. Die CESL 94 kann ein dielektrisches Material, wie, Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen, mit einer anderen Ätzrate als das Material des darüberliegenden ersten ILD 96 enthalten.
  • In 14A bis 14C kann ein Planarisierungsprozess, wie CMP, durchgeführt werden, um die Deckfläche des ersten ILD 96 mit den Deckflächen der Dummy-Gates 76 oder der Masken 78 bündig zu machen. Der Planarisierungsprozess kann auch die Masken 78 auf den Dummy-Gates 76 und Teile der ersten Abstandhalter 81 entlang Seitenwänden der Masken 78 entfernen. Nach dem Planarisierungsprozess sind Deckflächen der Dummy-Gates 76, der ersten Abstandhalter 81 und des ersten ILD 96 innerhalb von Prozessvariationen auf einer Ebene. Daher liegen die Deckflächen der Dummy-Gates 76 durch das erste ILD 96 frei. In manchen Ausführungsformen können die Masken 78 verbleiben, wobei in diesem Fall der Planarisierungsprozess die Deckfläche der ersten ILD 96 mit der Deckfläche der Masken 78 und der ersten Abstandhalter 81 bündig macht.
  • In 15A bis 15C werden die Dummy-Gates 76 und die Masken 78, falls vorhanden, in einem oder mehreren Ätzschritten entfernt, sodass dritte Vertiefungen 98 gebildet werden. Teile der Dummy-Gate-Dielektrika 60 in den dritten Vertiefungen 98 werden auch entfernt. In manchen Ausführungsformen werden die Dummy-Gates 76 und die Dummy-Gate-Dielektrika 60 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess unter Verwendung von Reaktionsgas(en) umfassen, die selektiv die Dummy-Gates 76 bei einer schnelleren Rate als das erste ILD 96 oder die ersten Abstandhalter 81 ätzen. Jede der dritten Vertiefung 98 legt Teile von Nanostrukturen 55 frei und/oder liegt über diesen, die als Kanalgebiete in anschließend fertiggestellten Nano-FETs dienen. Teile der Nanostrukturen 55, die als die Kanalgebiete dienen, sind zwischen benachbarten Paaren der ersten epitaktischen Source/Drain-Gebiete 92 und der zweiten epitaktischen Source/Drain-Gebiete 95 angeordnet. Während der Entfernung können die Dummy-Gate-Dielektrika 60 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 76 geätzt werden. Die Dummy-Gate-Dielektrika 60 können dann nach der Entfernung der Dummy-Gates 76 entfernt werden.
  • In 16A bis 16C, werden die ersten Nanostrukturen 52 entfernt, wodurch die dritten Vertiefungen 98 erweitert werden. Die ersten Nanostrukturen 52 können durch Durchführen eines isotropen Ätzprozesses wie Nassätzen oder dergleichen unter Verwendung von Ätzmitteln entfernt werden, die für die Materialien der ersten Nanostrukturen 52 selektiv sind, während die zweiten Nanostrukturen 54, das Substrat 50, die STI-Gebiete 58 im Vergleich zu den ersten Nanostrukturen 52 relativ ungeätzt bleiben. In Ausführungsformen, in welchen die ersten Nanostrukturen 52 z.B. SiGe enthalten und die zweiten Nanostrukturen 54A-54C z.B. Si oder SiC enthalten, können Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen zur Entfernung der ersten Nanostrukturen 52 verwendet werden.
  • In 17A bis 17C werden Gate-Dielektrikumschichten 100 und Gate-Elektroden 102 für Ersatz-Gates gebildet. Die Gate-Dielektrikumschichten 100 werden konform in den dritten Vertiefungen 98 abgeschieden. Die Gate-Dielektrikumschichten 100 können auf Deckflächen und Seitenwänden des Substrats 50 und auf Deckflächen, Seitenwänden und Bodenflächen der zweiten Nanostrukturen 54 gebildet werden. Die Gate-Dielektrikumschichten 100 können auch auf Deckflächen der ersten ILD 96, der CESL 94, der ersten Abstandhalter 81 und der STI-Gebiete 68 und an Seitenwänden der ersten Abstandhalter 81 und der ersten inneren Abstandhalter 90 abgeschieden werden.
  • Gemäß manchen Ausführungsformen weisen die Gate-Dielektrikumschichten 100 eine oder mehrere dielektrische Schichten auf, wie ein Oxid, ein Metalloxid dergleichen oder Kombinationen davon. Zum Beispiel können in manchen Ausführungsformen die Gate-Dielektrika eine Siliziumoxidschicht und eine Metalloxidschicht über der Siliziumoxidschicht aufweisen. In manchen Ausführungsformen weisen die Gate-Dielektrikumschichten 100 ein High-k dielektrisches Material auf und in diesen Ausführungsformen können die Gate-Dielektrikumschichten 100 einen k-Wert größer als etwa 7,0 haben und können ein Metalloxid oder ein Silicat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon haben. Die Struktur der Gate-Dielektrikumschichten 100 kann in dem n-Gebiet 50N und dem p-Gebiet 50P dieselbe oder eine andere sein. Das Bildungsverfahren der Gate-Dielektrikumschichten 100 kann Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen enthalten.
  • Die Gate-Elektroden 102 werden jeweils über den Gate-Dielektrikumschichten 100 abgeschieden und füllen die restlichen Teile der dritten Vertiefungen 98. Die Gate-Elektroden 102 können ein metallhaltiges Material wie Titaniumnitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder mehrere Schichten davon enthalten. Zum Beispiel, obwohl einzelne Schicht Gate-Elektroden 102 in 17A und 17C veranschaulicht sind, können die Gate-Elektroden 102 eine beliebige Anzahl von Auskleidungschichten, eine beliebige Anzahl von Austrittsarbeitsabstimmschichten und ein Füllmaterial enthalten. Jede Kombination der Schichten, die die Gate-Elektroden 102 bilden, kann zwischen angrenzenden der zweiten Nanostrukturen 54 und zwischen der zweiten Nanostruktur 54A und dem Substrat 50 abgeschieden werden.
  • Die Bildung der Gate-Dielektrikumschichten 100 in dem n-Gebiet 50N und dem p-Gebiet 50P kann simultan erfolgen, sodass die Gate-Dielektrikumschichten 100 in jedem Gebiet aus denselben Materialien gebildet sind, und die Bildung der Gate-Elektroden 102 kann simultan erfolgen, sodass die Gate-Elektroden 102 in jedem Gebiet aus denselben Materialien gebildet sind. In manchen Ausführungsformen können die Gate-Dielektrikumschichten 100 in jedem Gebiet durch eigene Prozesse gebildet werden, sodass die Gate-Dielektrikumschichten 100 unterschiedliche Materialien sein können und/oder eine unterschiedliche Anzahl von Schichten aufweisen können, und/oder die Gate-Elektroden 102 in jedem Gebiet können durch verschiedene Prozesse gebildet werden, sodass die Gate-Elektroden 102 unterschiedliche Materialien sein können und/oder eine unterschiedliche Anzahl von Schichten aufweisen können. Verschiedene Maskierungsschritte können zum Maskieren und Freilegen passender Gebiete verwendet werden, wenn verschiedene Prozesse verwendet werden.
  • Nach dem Füllen der dritten Vertiefungen 98 kann ein Planarisierungsprozess, wie CMP, durchgeführt werden, um die überschüssigen Teile der Gate-Dielektrikumschichten 100 und des Materials der Gate-Elektroden 102 zu entfernen, welche überschüssigen Teile sich über der Deckfläche des ersten ILD 96 befinden. Die restlichen Teile von Material der Gate-Elektroden 102 und der Gate-Dielektrikumschichten 100 bilden somit Ersatz-Gate-Strukturen der resultierenden Nano-FETs. Die Gate-Elektroden 102 und die Gate-Dielektrikumschichten 100 können gemeinsam als die „Gate-Strukturen“ bezeichnet werden.
  • In 18A bis 18C werden die Gate-Strukturen (enthaltend die Gate-Dielektrikumschichten 100 und die entsprechenden darüberliegenden Gate-Elektroden 102) vertieft, sodass Vertiefungen direkt über den Gate-Strukturen und zwischen gegenüberliegenden Teilen von ersten Abstandhaltern 81 gebildet werden. Gate-Masken 104, die eine oder mehrere Schichten von dielektrischem Material, wie Siliziumnitrid, Siliziumoxynitrid oder dergleichen aufweisen, werden in die Vertiefungen gefüllt, gefolgt von einem Planarisierungsprozess zur Entfernung überschüssiger Teile des dielektrischen Materials, die sich über das erste ILD 96 erstrecken. Anschließend gebildete Gate-Kontakte (wie die Gate-Kontakte 114, die unten in Bezug auf 20A bis 20C besprochen sind) durchdringen die Gate-Masken 104, um mit den Deckflächen der vertieften Gate-Elektroden 102 in Kontakt zu gelangen.
  • Wie ferner durch 18A bis 18C veranschaulicht, wird eine zweite ILD 106 über dem ersten ILD 96 und über den Gate-Masken 104 abgeschieden. In manchen Ausführungsformen ist das zweite ILD 106 ein fließfähiger Film, der durch FCVD gebildet ist. In manchen Ausführungsformen ist das zweite ILD 106 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch jedes geeignete Verfahren, wie CVD, PECVD oder dergleichen, abgeschieden werden.
  • In 19A bis 19C werden das zweite ILD 106, das erste ILD 96, die CESL 94 und die Gate-Masken 104 geätzt, um vierte Vertiefungen 108 zu bilden, die Oberflächen der ersten epitaktischen Source/Drain-Gebiete 92, der zweiten epitaktischen Source/Drain-Gebiete 95 und/oder der Gate-Strukturen freilegen. Die vierten Vertiefungen 108 können durch Ätzen unter Verwendung eines anisotropen Ätzprozesses, wie RIE, NBE oder dergleichen, gebildet werden. In manchen Ausführungsformen können die vierten Vertiefungen 108 durch das zweite ILD 106 und das erste ILD 96 unter Verwendung eines ersten Ätzprozesses geätzt werden; können durch die Gate-Masken 104 unter Verwendung eines zweiten Ätzprozesses geätzt werden; und können dann durch die CESL 94 unter Verwendung eines dritten Ätzprozesses geätzt werden. Eine Maske, wie ein Fotolack, kann über dem zweiten ILD 106 gebildet und strukturiert werden, um Teile des zweiten ILD 106 von dem ersten Ätzprozess und dem zweiten Ätzprozess zu maskieren. In manchen Ausführungsformen kann der Ätzprozess überätzen und daher erstrecken sich die vierten Vertiefungen 108 in die ersten epitaktischen Source/Drain-Gebiete 92, die zweiten epitaktischen Source/Drain-Gebiete 95 und/oder die Gate-Strukturen und ein Boden der vierten Vertiefungen 108 kann auf einer Ebene mit den (z.B. auf einer selben Höhe oder mit einem selben Abstand zum Substrat 50) oder niedriger als die (z.B. näher zu dem Substrat 50) ersten epitaktischen Source/Drain-Gebiete 92, die zweiten epitaktischen Source/Drain-Gebiete 95 und/oder die Gate-Strukturen sein. Obwohl 19C die vierten Vertiefungen 108 als die ersten epitaktischen Source/Drain-Gebiete 92, die zweiten epitaktischen Source/Drain-Gebiete 95 und die Gate-Strukturen in einem selben Querschnitt freilegend veranschaulicht, können in verschiedenen Ausführungsformen die ersten epitaktischen Source/Drain-Gebiete 92, die zweiten epitaktischen Source/Drain-Gebiete 95 und die Gate-Strukturen in verschiedenen Querschnitten freiliegen, wodurch das Risiko eines Kurzschlusses anschließend gebildeter Kontakte verringert wird.
  • Nach Bildung der vierten Vertiefungen 108 werden erste Silicidgebiete 110 über den ersten epitaktischen Source/Drain-Gebieten 92 und den zweiten epitaktischen Source/Drain-Gebieten 95 gebildet. In manchen Ausführungsformen werden die ersten Silicidgebiete 110 gebildet, indem zuerst ein Metall (nicht separat veranschaulicht) abgeschieden wird, das imstande ist, mit den Halbleitermaterialien der darunterliegenden ersten epitaktischen Source/Drain-Gebiete 92 und der zweiten epitaktischen Source/Drain-Gebiete 95 (z.B. Silizium, Siliziumgermanium, Germanium) zu reagieren, um Silicid- oder Germanidgebiete, wie Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere hochschmelzende Metalle, Seltenerdmetalle oder deren Legierungen, über den freigelegten Teilen der ersten epitaktischen Source/Drain-Gebiete 92 und der zweiten epitaktischen Source/Drain-Gebiete 95 zu bilden, dann ein thermischer Temperprozess durchgeführt wird, um die ersten Silicidgebiete 110 zu bilden. Die nicht zur Reaktion gebrachten Teile des abgeschiedenen Metalls werden dann entfernt, z.B. durch einen Ätzprozess. Obwohl die ersten Silicidgebiete 110 als Silicidgebiete bezeichnet werden, können die ersten Silicidgebiete 110 auch Germanidgebiete oder Siliziumgermanidgebiete sein (z.B. Gebiete, die Silicid und Germanid enthalten). In einer Ausführungsform enthalten die ersten Silicidgebiete 110 TiSi und haben Dicken im Bereich von etwa 2 nm bis etwa 10 nm.
  • In 20A bis 20C werden Source/Drain-Kontakte 112 und Gate-Kontakte 114 (auch als Kontakt-Plugs bezeichnet) in den vierten Vertiefungen 108 gebildet. Die Source/Drain-Kontakte 112 und die Gate-Kontakte 114 können jeweils eine oder mehrere Schichten, wie Sperrschichten, Diffusionsschichten und Füllmaterialien aufweisen. Zum Beispiel weisen in manchen Ausführungsformen die Source/Drain-Kontakte 112 und die Gate-Kontakte 114 jeweils eine Sperrschicht und ein leitfähiges Material auf und sind jeweils elektrisch an ein darunterliegendes leitfähiges Merkmal (z.B. eine Gate-Elektrode 102 und/oder ein erstes Silicidgebiet 110) gekoppelt. Die Gate-Kontakte 114 sind elektrisch an die Gate-Elektroden 102 gekoppelt und die Source/Drain-Kontakte 112 sind elektrisch an die ersten epitaktischen Source/Drain-Gebiete 92 und die zweiten epitaktischen Source/Drain-Gebiete 95 durch die ersten Silicidgebiete 110 gekoppelt. Die Sperrschicht kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie CMP, kann durchgeführt werden, um überschüssiges Material von Oberflächen des zweiten ILD 106 zu entfernen. Die ersten epitaktischen Source/Drain-Gebiete 92, die zweiten epitaktischen Source/Drain-Gebiete 95, die zweiten Nanostrukturen 54 und die Gate-Strukturen (enthaltend die Gate-Dielektrikumschichten 100 und die Gate-Elektroden 102) können gemeinsam als Transistorstrukturen 109 bezeichnet werden. Die Transistorstrukturen 109 können in einer Vorrichtungsschicht gebildet werden, wobei eine erste Interconnect-Struktur (wie die vorderseitige Interconnect-Struktur 120, die unten in Bezug auf 21A bis 21C besprochen ist) über ihrer Vorderseite gebildet ist und eine zweite Interconnect-Struktur (wie die rückseitige Interconnect-Struktur 136, die unten in Bezug auf 29A bis 29C besprochen ist) über ihrer Rückseite gebildet sind. Obwohl die Vorrichtungsschicht beschrieben ist, Nano-FETs aufzuweisen, können andere Ausführungsformen eine Vorrichtungsschicht aufweisen, die andere Arten von Transistoren hat (z.B. planare FETs, FinFETs, Dünnfilmtransistoren (TFTs) oder dergleichen).
  • Obwohl 20A bis 20C einen Source/Drain-Kontakt 112 veranschaulichen, der sich zu jedem der ersten epitaktischen Source/Drain-Gebiete 92 und der zweiten epitaktischen Source/Drain-Gebiete 95 erstreckt, können die Source/Drain-Kontakte 112 von einigen der ersten epitaktischen Source/Drain-Gebiete 92 weggelassen werden. Zum Beispiel, wie unten ausführlicher erklärt, können leitfähige Merkmale (z.B. rückseitige Durchkontaktierungen oder Stromschienen) anschließend durch ein Rückseite einer oder mehrerer der ersten epitaktischen Source/Drain-Gebiete 92 angebracht werden. Für diese besonderen ersten epitaktischen Source/Drain-Gebiete 92 können die Source/Drain-Kontakte 112 weggelassen werden oder können Dummy-Kontakte sein, die nicht elektrisch mit darüberliegenden leitfähigen Leitungen verbunden sind (wie die ersten leitfähigen Merkmale 122, die unten in Bezug auf 21A bis 21C besprochen sind).
  • 21A bis 30C veranschaulichen Zwischenschritte zur Bildung vorderseitiger Interconnect-Strukturen und rückseitiger Interconnect-Strukturen auf den Transistorstrukturen 109. Die vorderseitigen Interconnect-Strukturen und die rückseitigen Interconnect-Strukturen können jeweils leitfähige Merkmale aufweisen, die elektrisch mit den Nano-FETs verbunden sind, die auf dem Substrat 50 gebildet sind. 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A und 30A veranschaulichen Referenzquerschnitt A-A', veranschaulicht in 1. 21B, 22B, 23B, 24B, 24E, 25B, 26B, 27B, 28B, 29B und 30B veranschaulichen Referenzquerschnitt B-B', veranschaulicht in 1. 21C, 22C, 23C, 24C, 24F, 25C, 26C, 26D, 27C, 27D, 28C, 29C und 30C veranschaulichen Referenzquerschnitt C-C', veranschaulicht in 1. 24D und 24G veranschaulichen Ansichten von oben nach unten. Die Prozessschritte, die in 21A bis 30C beschrieben sind, können sowohl bei dem n-Gebiet 50N als auch dem p-Gebiet 50P angewendet werden. Wie oben festgehalten wurde, können ein rückseitiges leitfähiges Merkmal (z.B. eine rückseitige Durchkontaktierung, eine Stromschiene oder dergleichen) mit einem oder mehreren der ersten epitaktischen Source/Drain-Gebiete 92 verbunden sein. Als solches können die Source/Drain-Kontakte 112 optional von den ersten epitaktischen Source/Drain-Gebieten 92 weggelassen werden.
  • In 21A bis 21C ist eine vorderseitige Interconnect-Struktur 120 auf dem zweiten ILD 106 gebildet. Die vorderseitige Interconnect-Struktur 120 kann als eine vorderseitige Interconnect-Struktur bezeichnet werden, da sie an einer Vorderseite der Transistorstrukturen 109 gebildet ist (z.B. einer Seite der Transistorstrukturen 109, an welcher aktive Vorrichtungen gebildet sind).
  • Die vorderseitige Interconnect-Struktur 120 kann eine oder mehrere Schichten von ersten leitfähigen Merkmalen 122 aufweisen, die in einer oder mehreren gestapelten ersten dielektrische Schichten 124 gebildet sind. Jede der gestapelten ersten dielektrischen Schichten 124 kann ein dielektrisches Material enthalten, wie ein dielektrisches Low-k Material, ein dielektrisches extra Low-k (ELK) Material oder dergleichen. Die ersten dielektrischen Schichten 124 können unter Verwendung eines passenden Prozesses, wie, CVD, ALD, PVD, PECVD oder dergleichen, abgeschieden werden.
  • Die ersten leitfähigen Merkmale 122 können leitfähige Leitungen und leitfähige Durchkontaktierungen aufweisen, die die Schichten von leitfähigen Leitungen zwischenverbinden. Die leitfähigen Durchkontaktierungen können sich durch entsprechende der ersten dielektrischen Schichten 124 erstrecken, um vertikale Verbindungen zwischen Schichten der leitfähigen Leitungen bereitzustellen. Die ersten leitfähigen Merkmale 122 können durch jeden annehmbaren Prozess gebildet werden, wie einen Damaszenerprozess, einen Doppel-Damaszenerprozess oder dergleichen.
  • In manchen Ausführungsformen können die ersten leitfähigen Merkmale 122 unter Verwendung eines Damaszenerprozesses gebildet werden, in dem eine entsprechende erste dielektrische Schicht 124 unter Nutzung einer Kombination von Fotolithografie- und Ätztechniken strukturiert wird, um Gräben entsprechend der gewünschten Struktur der ersten leitfähigen Merkmale 122 zu bilden. Eine optionale Diffusionssperr- und/oder optionale Adhäsionsschicht können abgeschieden werden und die Gräben können dann mit einem leitfähigen Material gefüllt werden. Geeignete Materialien für die Sperrschicht enthalten Titan, Titannitrid, Titanoxid, Tantal, Tantalnitrid, Titanoxid, Kombinationen davon oder dergleichen und geeignete Materialien für das leitfähige Material enthalten Kupfer, Silber, Gold, Wolfram, Aluminium, Kombinationen davon oder dergleichen. In einer Ausführungsform können die ersten leitfähigen Merkmale 122 durch Abscheiden einer Seed-Schicht aus Kupfer oder einer Kupferlegierung und Füllen der Gräben durch Elektroplattieren gebildet werden. Es kann ein chemisch-mechanischer Planarisierungsprozess (CMP-Prozess) oder dergleichen verwendet werden, um überschüssiges leitfähiges Material von einer Oberfläche der entsprechenden ersten dielektrischen Schicht 124 zu entfernen und um Oberflächen der ersten dielektrischen Schicht 124 und der ersten leitfähigen Merkmale 122 zur anschließenden Bearbeitung zu planarisieren.
  • 21A bis 21C veranschaulichen fünf Schichten der ersten leitfähigen Merkmale 122 und der ersten dielektrischen Schichten 124 in der vorderseitigen Interconnect-Struktur 120. Es sollte jedoch klar sein, dass die vorderseitige Interconnect-Struktur 120 eine beliebige Anzahl von ersten leitfähigen Merkmalen 122 aufweisen kann, die in einer beliebigen Anzahl von ersten dielektrischen Schichten 124 angeordnet sind. Die vorderseitige Interconnect-Struktur 120 kann elektrisch mit den Gate-Kontakten 114 und den Source/Drain-Kontakten 112 verbunden sein, um Funktionsschaltkreise zu bilden. In manchen Ausführungsformen können die Funktionsschaltkreise, die durch die vorderseitige Interconnect-Struktur 120 gebildet werden, Logikschaltungen, Speicherschaltungen, Bildsensorschaltungen oder dergleichen aufweisen.
  • In 22A bis 22C ist ein erstes Trägersubstrat 150 am eine Deckfläche der vorderseitigen Interconnect-Struktur 120 durch eine erste Bondingschicht 152A und eine zweite Bondingschicht 152B (gemeinsam bezeichnet als eine Bondingschicht 152) gebondet. Das erste Trägersubstrat 150 kann ein Glasträgersubstrat, ein keramisches Trägersubstrat, ein Wafer (z.B. ein Siliziumwafer) oder dergleichen sein. Das erste Trägersubstrat 150 kann während anschließender Bearbeitungsschritte und in der fertiggestellten Vorrichtung strukturelle Stütze bereitstellen.
  • In verschiedenen Ausführungsformen kann das erste Trägersubstrat 150 an die vorderseitige Interconnect-Struktur 120 unter Verwendung einer geeigneten Technik gebondet werden, wie Dielektrikum-Dielektrikum-Bonding oder dergleichen. Das Dielektrikum-Dielektrikum-Bonding kann Abscheiden der ersten Bondingschicht 152A auf der vorderseitigen Interconnect-Struktur 120 umfassen. In manchen Ausführungsformen enthält die erste Bondingschicht 152A Siliziumoxid (z.B. ein hochdichtes Plasmaoxid (HDP-Oxid) oder dergleichen), das durch CVD, ALD, PVD oder dergleichen abgeschieden wird. Die zweite Bondingschicht 152B kann ebenso eine Oxidschicht sein, die auf einer Oberfläche des ersten Trägersubstrats 150 vor Bonding unter Verwendung von zum Beispiel, CVD, ALD, PVD, Wärmeoxidation oder dergleichen gebildet wird. Andere geeignete Materialien können für die erste Bondingschicht 152A und die zweite Bondingschicht 152B verwendet werden.
  • Der Dielektrikum-Dielektrikum-Bondingprozess kann ferner Anwenden einer Oberflächenbehandlung an einer oder mehreren der ersten Bondingschicht 152A und der zweiten Bondingschicht 152B umfassen. Die Oberflächenbehandlung kann eine Plasmabehandlung umfassen. Die Plasmabehandlung kann in einer Vakuumumgebung durchgeführt werden. Nach der Plasmabehandlung kann die Oberflächenbehandlung ferner einen Reinigungsprozess umfassen (z.B. eine Spülung mit entionisiertem Wasser oder dergleichen), der an einer oder mehreren der Bondingschichten 152 angewendet werden kann. Das erste Trägersubstrat 150 wird dann mit der vorderseitigen Interconnect-Struktur 120 ausgerichtet und die zwei werden gegeneinander gepresst, um ein Prä-Bonding des ersten Trägersubstrats 150 an die vorderseitige Interconnect-Struktur 120 einzuleiten. Das Prä-Bonding kann bei Raumtemperatur (z.B. von etwa 21°C bis etwa 25°C) durchgeführt werden. Nach dem Prä-Bonding kann ein Temperprozess angewendet werden, zum Beispiel Erhitzen der vorderseitigen Interconnect-Struktur 120 und des ersten Trägersubstrats 150 auf eine Temperatur von etwa 170°C.
  • Ferner kann in 22A bis 22C, nachdem das erste Trägersubstrat 150 an die vorderseitige Interconnect-Struktur 120 gebondet worden ist, die Vorrichtung umgedreht werden, sodass eine Rückseite der Transistorstrukturen 109 nach oben weist. Die Rückseite der Transistorstrukturen 109 kann sich auf eine Seite gegenüber der Vorderseite der Transistorstrukturen 109 beziehen, auf welcher die aktiven Vorrichtungen gebildet sind.
  • In 23A bis 23C kann ein Ausdünnungsprozess am der Rückseite des Substrats 50 angewendet werden. Der Ausdünnungsprozess kann einen Planarisierungsprozess (z.B. mechanisches Schleifen, CMP oder dergleichen), einen Rückätzprozess, eine Kombination davon oder dergleichen umfassen. In manchen Ausführungsformen kann der Ausdünnungsprozess einen geeigneten Ätzprozess, wie einen isotropen Ätzprozess(z.B. einen Nassätzprozess), einen anisotropen Ätzprozess(z.B. einen Trockenätzprozess) oder dergleichen umfassen. Das Substrat 50 kann durch einen Ätzprozess ausgedünnt werden, der für das Material des Substrats 50 selektiv ist (z.B. das Material des Substrats 50 bei einer schnelleren Rate ätzt als das Material der STI-Gebiete 68 und der ersten epitaktischen Materialien 91). Wie in 23A bis 23C veranschaulicht, können nach dem Ausdünnen des Substrats 50, rückseitige Oberflächen der STI-Gebiete 68 und der ersten epitaktischen Materialien 91 und Teile von Seitenwänden der STI-Gebiete 68 und der ersten epitaktischen Materialien 91 freigelegt sein. Teile des Substrats 50 können über der Gate-Struktur (z.B. die Gate-Elektroden 102 und die Gate-Dielektrikumschichten 100) und den Nanostrukturen 55 nach dem Ausdünnungsprozessverbleiben. Eine Dicke T1 des Substrats 50 über der Gate-Struktur kann etwa 30 nm bis etwa 90 nm sein. In manchen Ausführungsformen kann das Substrat 50 vollständig entfernt werden. Wie in 23C veranschaulicht, können rückseitige Oberflächen der ersten epitaktischen Materialien 91 bei einer Höhe H1 über rückseitigen Oberflächen des Substrats 50 im Bereich von etwa 5 nm bis etwa 35 nm angeordnet sein.
  • In 24A bis 24G werden dritte epitaktische Materialien 126 über den freigelegten rückseitigen Oberflächen der ersten epitaktischen Materialien 91 gebildet. In manchen Ausführungsformen können die dritten epitaktischen Materialien 126 Opfermaterialien sein, die anschließend entfernt werden, um rückseitige Durchkontaktierungen zu bilden (wie die rückseitigen Durchkontaktierungen 130, die unten in Bezug auf 27A bis 27C besprochen sind). Die dritten epitaktischen Materialien 126 können über den ersten epitaktischen Materialien 91 unter Verwendung eines Prozesses wie CVD, ALD, VPE, MBE oder dergleichen epitaktisch gezüchtet werden. Die dritten epitaktischen Materialien 126 können jedes annehmbare Material, wie Siliziumgermanium oder dergleichen, enthalten. Die dritten epitaktischen Materialien 126 können aus Materialien mit hoher Ätzselektivität gegenüber Materialien des Substrats 50 und der dielektrischen Schichten (wie die STI-Gebiete 68 und die zweite dielektrische Schicht 125, die unten in Bezug auf 25A bis 25C besprochen sind) gebildet werden. Als solches können die dritten epitaktischen Materialien 126 entfernt und mit den rückseitigen Durchkontaktierungen ersetzt werden, ohne signifikant das Substrat 50 und die dielektrische Schichten zu entfernen.
  • In manchen Ausführungsformen können die dritten epitaktischen Materialien 126 aus Materialien mit einer hohen Germaniumkonzentration gebildet werden, ähnlich den ersten epitaktischen Materialien 91. Zum Beispiel kann eine atomare Konzentration von Germanium in den dritten epitaktischen Materialien 126 von etwa 20% bis etwa 60% reichen. Die Materialien mit den höheren Germaniumkonzentrationen können bei einer höheren Rate im Vergleich zu den Materialien mit den niedrigeren Germaniumkonzentrationen (z.B. die zweiten epitaktischen Materialien 93) geätzt werden. Bildung der dritten epitaktischen Materialien 126 aus den Materialien mit höheren Germaniumkonzentrationen erlaubt, dass die dritten epitaktischen Materialien 126 bei einer hohen Ätzrate während eines anschließenden Ätzprozesses geätzt werden, der zur Entfernung der dritten epitaktischen Materialien 126, der ersten epitaktischen Materialien 91 und der zweiten epitaktischen Materialien 93 verwendet wird (unten in Bezug auf 26A bis 26D besprochen).
  • In manchen Ausführungsformen kann eine optionale dielektrische Maske 127 über freigelegten Oberflächen des Substrats 50 und der Finnen 66 vor Bildung der dritten epitaktischen Materialien 126 gebildet werden, um Bildung der dritten epitaktischen Materialien 126 entlang Oberflächen des Substrats 50 und der Finnen 66 zu verhindern. Die dielektrische Maske 127 kann ein Oxid (z.B. Siliziumoxid oder dergleichen), ein Nitrid (z.B. Siliziumnitrid oder dergleichen), Kombinationen davon oder dergleichen enthalten. Die dielektrische Maske 127 kann durch CVD, ALD oder dergleichen abgeschieden werden und kann zurückgeätzt werden, sodass Seitenwände und rückseitige Oberflächen der ersten epitaktischen Materialien 91 freigelegt werden. Die dielektrische Maske 127 kann nach Bildung der dritten epitaktischen Materialien 126 entfernt werden.
  • In manchen Ausführungsformen können die dritten epitaktischen Materialien 126 durch abwechselnde Abscheidungs- und Rückätzprozesse gebildet werden. Die Abscheidungsprozesse können CVD, ALD, VPE, MBE, Kombinationen davon oder dergleichen umfassen. Die Abscheidungsprozesse können Vorläufer wie germaniumhaltige Vorläufer (z.B. Monogerman (GeH4) oder dergleichen), siliziumhaltige Vorläufer (z.B. Silan (SiH4) oder dergleichen), Kombinationen davon oder dergleichen enthalten. Die Abscheidungsprozesse können ferner Trägergase wie Wasserstoff (H2), Stickstoff (N2), Kombinationen davon oder dergleichen enthalten. Verhältnisse der Vorläuferströmungsraten zu den Trägergasströmungsraten können abgestimmt sein um sicherzustellen, dass die dritten epitaktischen Materialien 126 selektiv über den ersten epitaktischen Materialien 91 und nicht entlang Oberflächen der STI-Gebiete 68, der dielektrischen Maske 127 und/oder des Substrats 50 gezüchtet werden. Verhältnisse der germaniumhaltigen Vorläuferströmungsraten zu den siliziumhaltigen Vorläuferströmungsraten können auch verwendet werden, um die Zusammensetzung der dritten epitaktischen Materialien 126 zu steuern.
  • Die Rückätzprozesse können Vorläufer wie Chlorwasserstoff (HCl), Silan (SiH4), Kombinationen davon oder dergleichen enthalten. Die Rückätzprozesse können ferner Trägergase wie Wasserstoff (H2), Stickstoff (N2), Kombinationen davon oder dergleichen enthalten. In Ausführungsformen, in welchen die Rückätzprozesse Chlorwasserstoff und Silan enthalten, kann das Silan Teile der dritten epitaktischen Materialien 126 passivieren, während der Chlorwasserstoff nicht passivierte Teile der dritten epitaktischen Materialien 126 angreift und ätzt. Als solches kann der Rückätzprozess zum Steuern der Form der dritten epitaktischen Materialien 126 verwendet werden. In manchen Ausführungsformen können Seitenwandteile der dritten epitaktischen Materialien 126 passiviert werden, während rückseitige Oberflächen der dritten epitaktischen Materialien 126 geätzt werden. Dieser Prozess kann zum Vergrößern kritischer Dimensionen (z.B. Breiten) der dritten epitaktischen Materialien 126 verwendet werden, wodurch Vorrichtungswiderstand verringert wird, ohne größere Höhen der dritten epitaktischen Materialien 126 zu benötigen.
  • Wie in 24B bis 24D veranschaulicht, können die dritten epitaktischen Materialien 126 achteckige Formen oder Hammerkopfformen in Querschnittsansichten und einer Ansicht von oben nach unten haben. Wie in 24E bis 24G veranschaulicht, können die dritten epitaktischen Materialien 126 sechseckige Formen oder Hammerkopfformen in Querschnittsansichten und einer Ansicht von oben nach unten haben. Die dritten epitaktischen Materialien 126 können eine Dicke T2 über rückseitigen Oberflächen der ersten epitaktischen Materialien im Bereich von etwa 5 nm bis etwa 30 nm haben. Die dritten epitaktischen Materialien 126 können Breiten W2 im Bereich von etwa 20 nm bis etwa 70 nm haben. Die Form und Größe der dritten epitaktischen Materialien 126 können gesteuert werden, um die Größe und Form anschließend gebildeter rückseitiger Durchkontaktierungen zu steuern, die die ersten epitaktischen Materialien 91, die zweiten epitaktischen Materialien 93 und die dritten epitaktischen Materialien 126 ersetzen können.
  • In 25A bis 25C wird eine zweite dielektrische Schicht 125 an der Rückseite der Vorrichtung abgeschieden. Wie in 25A bis 25C veranschaulicht, kann die zweite dielektrische Schicht 125 über dem Substrat 50 und den STI-Gebieten 68 abgeschieden werden. In manchen Ausführungsformen kann die zweite dielektrische Schicht 125 auch über den dritten epitaktischen Materialien 126 abgeschieden werden und kann zurückgeätzt werden, sodass Teile der dritten epitaktischen Materialien 126 von der zweiten dielektrischen Schicht 125 vorragen. Die zweite dielektrische Schicht 125 kann durch einen Prozess wie CVD, ALD oder dergleichen abgeschieden werden. Die zweite dielektrische Schicht 125 kann in physischem Kontakt mit Seitenwänden der dritten epitaktischen Materialien 126, Seitenwänden der ersten epitaktischen Materialien 91, Seitenwänden und rückseitigen Oberflächen der STI-Gebiete 68 und rückseitigen Oberflächen des Substrats 50 stehen. Die zweite dielektrische Schicht 125 kann ein Material wie Siliziumoxid oder dergleichen enthalten, obwohl jedes geeignete Material, wie Materialien mit niedriger Dielektrizitätskonstante (Low-k) mit einem k-Wert kleiner als etwa 3,5 benutzt werden kann. Die zweite dielektrische Schicht 125 kann eine Dicke T3 über den rückseitigen Oberflächen des Substrats 50 von etwa 15 nm bis etwa 30 nm haben. Steuerung der Dicke der zweiten dielektrischen Schicht 125 kann verwendet werden, um die Länge anschließend gebildeter rückseitiger Durchkontaktierungen zu steuern, die sich durch die zweite dielektrische Schicht 125 erstrecken.
  • In 26A bis 26D werden die dritten epitaktischen Materialien 126, die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 entfernt, um fünfte Vertiefungen 128 zu bilden, und zweite Silicidgebiete 129 werden in den fünften Vertiefungen 128 gebildet. Die dritten epitaktischen Materialien 126, die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 können durch einen geeigneten Ätzprozess entfernt werden, der ein isotroper Ätzprozess, wie ein Nassätzprozess sein kann. Der Ätzprozess kann eine hohe Ätzselektivität gegenüber Materialien der dritten epitaktischen Materialien 126, der ersten epitaktischen Materialien 91 und der zweiten epitaktischen Materialien 93 haben. Als solches können die dritten epitaktischen Materialien 126, die ersten epitaktischen Materialien 91 und die zweiten epitaktischen Materialien 93 entfernt werden, ohne signifikant Materialien der zweiten dielektrischen Schicht 125, der STI-Gebiete 68, des Substrats 50 oder der ersten epitaktischen Source/Drain-Gebiete 92 zu entfernen. Wie zuvor besprochen, können die zweiten epitaktischen Materialien 93 aus Materialien mit niedrigeren Germaniumkonzentrationen gebildet werden, sodass die Ätzrate der zweiten epitaktischen Materialien 93 niedriger ist, um die ersten epitaktischen Source/Drain-Gebiete 92 vor übermäßigem Ätzen während des Ätzprozesses zu schützen, der zum Entfernen der dritten epitaktischen Materialien 126, der ersten epitaktischen Materialien 91 und der zweiten epitaktischen Materialien 93 verwendet wird. Die fünften Vertiefungen 128 können Seitenwänden der zweiten dielektrischen Schicht 125, Seitenwände der STI-Gebiete 68 und rückseitige Oberflächen der ersten epitaktischen Source/Drain-Gebiete 92 freilegen.
  • Wie in 26C veranschaulicht, können die fünften Vertiefungen 128 in einer Querschnittsansicht hammerförmig sein, wobei ein erster Teil 128A ein sich konisch verjüngendes Profil aufweist, mit einer Breite, die kontinuierlich in einer Richtung von vorderseitigen Oberflächen des Substrats 50 zu rückseitigen Oberflächen des Substrats 50 abnimmt; einem zweiten Teil 128B mit einem sich konisch verjüngenden Profil mit einer Breite, die kontinuierlich in einer Richtung von rückseitigen Oberflächen der zweiten dielektrischen Schicht 125 zu den rückseitigen Oberflächen des Substrats 50 abnimmt; und einem dritten Teil 128C mit vertikalen Seitenwänden. Der erste Teil 128A kann sich von einer Breite W3 zu einer Breite W4 konisch verjüngen und eine Höhe H2 von etwa 20 nm bis etwa 50 nm haben. Die Breite W3 kann von etwa 15 nm bis etwa 30 nm reichen, die Breite W4 kann von etwa 10 nm bis etwa 30 nm reichen und ein Verhältnis der Breite W3 zu der Breite W4 kann von etwa 1 bis etwa 1,8 reichen. Der zweite Teil 128B kann sich von einer Breite W5 zu einer Breite W4 konisch verjüngen und eine Höhe H3 von etwa 2 nm bis etwa 10 nm haben. Die Breite W5 kann von etwa 20 nm bis etwa 70 nm reichen und ein Verhältnis der Breite W5 zu der Breite W4 kann von etwa 1 bis etwa 1,8 reichen. Der dritte Teil 128C kann die Breite W5 und eine Höhe H4 im Bereich von etwa 5 nm bis etwa 20 nm haben. In manchen Ausführungsformen kann ein Verhältnis der Breite W5 zu einer Durchschnittsbreite des ersten Teils 128A von etwa 2 bis etwa 7 sein. Bildung der fünften Vertiefungen 128, enthaltend den zweiten Teil 128B und den dritten Teil 128C, erhöht die Kontaktfläche für anschließend gebildete rückseitige Durchkontaktierungen, was den Kontaktwiderstand verringert und RC-Verzögerungszeit verbessert.
  • In 26D können die fünften Vertiefungen 128 durch einen zusätzlichen geeigneten Ätzprozess erweitert werden, der ein isotroper Ätzprozess, wie ein Nassätzprozess sein kann. Der zusätzliche Ätzprozess kann eine hohe Ätzselektivität gegenüber Materialien der zweiten dielektrischen Schicht 125 und des Substrats 50 haben. Als solches können Materialien der zweiten dielektrischen Schicht 125 und des Substrats 50 entfernt werden, ohne signifikant Materialien der ersten epitaktischen Source/Drain-Gebiete 92 zu entfernen. Nach dem zusätzlichen Ätzprozess kann sich der erste Teil 128A von einer Breite W6 zu einer Breite W7 Die konisch verjüngen. Die Breite W6 kann von etwa 17 nm bis etwa 32 nm reichen, die Breite W7 kann von etwa 12 nm bis etwa 32 nm reichen und ein Verhältnis der Breite W6 zu der Breite W7 kann von etwa 1 bis etwa 1,8 reichen. Der zweite Teil 128B kann sich von einer Breite W8 zu einer Breite W7 konisch verjüngen. Die Breite W8 kann von etwa 20 nm bis etwa 70 nm reichen und ein Verhältnis der Breite W8 zu der Breite W7 kann von etwa 1,1 bis etwa 1,8 reichen. Der dritte Teil 128C kann die Breite W8 haben. Durchführen des zusätzlichen Ätzprozesses, um die fünften Vertiefungen 128 zu erweitern, erhöht ferner die Kontaktfläche für anschließend gebildete rückseitige Durchkontaktierungen, was ferner Kontaktwiderstand verringert und RC-Verzögerungszeit verbessert.
  • Zweite Silicidgebiete 129 können dann in den fünften Vertiefungen 128 an Rückseiten der ersten epitaktischen Source/Drain-Gebiete 92 gebildet werden. Die zweiten Silicidgebiete 129 können ähnlich den ersten Silicidgebieten 110 sein, die oben in Bezug auf 19A bis 19C beschrieben sind. Zum Beispiel können die zweiten Silicidgebiete 129 aus einem gleichen Material und unter Verwendung eines gleichen Prozesses wie die ersten Silicidgebiete 110 gebildet sein.
  • In 27A bis 27D werden rückseitige Durchkontaktierungen 130 in den fünften Vertiefungen 128 gebildet. Die rückseitigen Durchkontaktierungen 130 können sich durch die zweite dielektrische Schicht 125 erstrecken und können durch die zweiten Silicidgebiete 129 elektrisch an die ersten epitaktischen Source/Drain-Gebiete 92 gekoppelt sein. Die rückseitigen Durchkontaktierungen 130 können jeweils eine oder mehrere Schichten, wie Sperrschichten, Diffusionsschichten und Füllmaterialien aufweisen. Zum Beispiel weisen in manchen Ausführungsformen die rückseitigen Durchkontaktierungen 130 jeweils eine Sperrschicht und ein leitfähiges Material auf und sind jeweils an ein darunterliegendes leitfähiges Merkmal (z.B. ein zweites Silicidgebiet 129) elektrisch gekoppelt. Die rückseitigen Durchkontaktierungen 130 sind durch die zweiten Silicidgebiete 129 an die ersten epitaktischen Source/Drain-Gebiete 92 elektrisch gekoppelt. Die Sperrschicht kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein.
  • Wie in 27B bis 27D veranschaulicht, können die rückseitigen Durchkontaktierungen 130 Hammerformen aufweisen, in welchen rückseitige Teile der rückseitigen Durchkontaktierungen 130 achteckige Formen haben. Die rückseitigen Durchkontaktierungen 130 können die Breiten W4-W6 haben, wie in 27C veranschaulicht, oder die Breiten W7-W9, wie in 27D veranschaulicht. Durch epitaktisches Züchten der dritten epitaktischen Materialien 126 über den ersten epitaktischen Materialien 91 werden Breiten von rückseitigen Teilen der rückseitigen Durchkontaktierungen 130 vergrößert, wodurch Kontaktwiderstand der rückseitigen Durchkontaktierungen 130 verringert wird, was RC-Verzögerungszeit verringert und Vorrichtungsarbeitsleistung verbessert.
  • In 28A bis 28C werden die rückseitigen Durchkontaktierungen 130 und zweiten leitfähigen Leitungen 134 planarisiert und eine dritte dielektrische Schicht 132 wird gebildet. Ein Planarisierungsprozess, wie CMP, kann durchgeführt werden, um rückseitige Oberflächen der rückseitigen Durchkontaktierungen 130 mit rückseitigen Oberflächen der zweiten dielektrischen Schicht 125 bündig zu machen. Nach dem Planarisierungsprozess können die rückseitigen Durchkontaktierungen 130 Höhen H5 im Bereich von etwa 30 nm bis etwa 80 nm haben. Die zweiten leitfähigen Leitungen 134 und die dritte dielektrische Schicht 132 können dann über den rückseitigen Durchkontaktierungen 130 und der zweiten dielektrischen Schicht 125 gebildet werden. Die dritte dielektrische Schicht 132 kann dem zweiten ILD 106 ähnlich sein. Zum Beispiel kann die dritte dielektrische Schicht 132 aus Materialien und unter Verwendung von Prozessen gebildet werden, die dieselben wie oder ähnlich jenen sind, die für das zweite ILD 106 verwendet werden.
  • Die zweiten leitfähigen Leitungen 134 werden in der dritten dielektrischen Schicht 132 gebildet. Bildung der zweiten leitfähigen Leitungen 134 kann Strukturieren von Vertiefungen in der dritten dielektrischen Schicht 132 zum Beispiel unter Verwendung einer Kombination von Fotolithografie- und Ätzprozessen umfassen. Eine Struktur der Vertiefungen in der dritten dielektrischen Schicht 132 kann einer Struktur der zweiten leitfähigen Leitungen 134 entsprechen. Die zweiten leitfähigen Leitungen 134 werden dann durch Abscheiden eines leitfähigen Materials in den Vertiefungen gebildet. In manchen Ausführungsformen weisen die zweiten leitfähigen Leitungen 134 eine Metallschicht auf, die eine einzelne Schicht oder eine Verbundschicht sein kann, die mehrere Teilschichten aufweist, die aus verschiedenen Materialien gebildet sind. In manchen Ausführungsformen enthalten die zweiten leitfähigen Leitungen 134 Kupfer, Aluminium, Kobalt, Wolfram, Titan, Tantal, Ruthenium oder dergleichen. Eine optionale Diffusionssperr- und/oder optionale Adhäsionsschicht können vor Füllen der Vertiefungen mit dem leitfähigen Material abgeschieden werden. Geeignete Materialien für die Sperrschicht/Adhäsionsschicht enthalten Titanium, Titannitrid, Titanoxid, Tantal, Tantalnitrid, Titanoxid oder dergleichen. Die zweiten leitfähigen Leitungen 134 können unter Verwendung von zum Beispiel CVD, ALD, PVD, Plattieren oder dergleichen gebildet werden. Die zweiten leitfähigen Leitungen 134 sind durch die rückseitigen Durchkontaktierungen 130 und die zweiten Silicidgebiete 129 an die ersten epitaktischen Source/Drain-Gebiete 92 elektrisch gekoppelt. Ein Planarisierungsprozess (z.B. CMP, Schleifen, Rückätzen oder dergleichen) kann durchgeführt werden, um überschüssige Teile der zweiten leitfähigen Leitungen 134 zu entfernen, die über der dritten dielektrischen Schicht 132 gebildet sind.
  • In manchen Ausführungsformen sind die zweiten leitfähigen Leitungen 134 rückseitige Stromschienen, die leitfähige Leitungen sind, die die ersten epitaktischen Source/Drain-Gebiete 92 elektrisch mit einer Referenzspannung, einer Versorgungsspannung oder dergleichen verbinden. Durch Platzieren von Stromschienen an einer Rückseite des resultierenden Halbleiter-Dies anstatt an einer Vorderseite des Halbleiter-Dies können Vorteile erreicht werden. Zum Beispiel können eine Gate-Dichte des Nano-FETs und/oder Interconnect-Dichte der vorderseitigen Interconnect-Struktur 120 erhöht werden. Ferner kann die Rückseite des Halbleiter-Dies breitere Stromschienen aufnehmen, Widerstand verringern und effizient einer Leistungsabgabe an die Nano-FETs erhöhen. Zum Beispiel kann eine Breite der zweiten leitfähigen Leitungen 134 mindestens das Zweifache einer Breite von leitfähigen Leitungen erster Stufe (z.B. die ersten leitfähigen Merkmale 122 und/oder die ersten leitfähigen Leitungen 118) der vorderseitigen Interconnect-Struktur 120 sein.
  • In 29A bis 29C werden restliche Teile einer rückseitigen Interconnect-Struktur 136 über der dritten dielektrischen Schicht 132 und den zweiten leitfähigen Leitungen 134 gebildet. Die rückseitige Interconnect-Struktur 136 kann als eine rückseitige Interconnect-Struktur bezeichnet werden, da sie an einer Rückseite der Transistorstrukturen 109 gebildet ist (z.B. einer Seite der Transistorstrukturen 109 gegenüber der Seite der Transistorstruktur 109 an der aktive Vorrichtungen gebildet sind). Die rückseitige Interconnect-Struktur 136 kann die zweite dielektrische Schicht 125, die dritte dielektrische Schicht 132, die rückseitigen Durchkontaktierungen 130 und die zweiten leitfähigen Leitungen 134 aufweisen. Wie in 29C veranschaulicht, können die rückseitigen Durchkontaktierungen 130 erste sich konisch verjüngende Seitenwände aufweisen, die in einer Richtung zu der rückseitigen Interconnect-Struktur 136 schmäler werden, zweite sich konisch verjüngende Seitenwände, die sich von den ersten sich konisch verjüngenden Seitenwänden erstrecken und in der Richtung zu der rückseitigen Interconnect-Struktur 136 breiter werden, und dritte vertikale Seitenwänden, die sich von den zweiten sich konisch verjüngenden Seitenwänden erstrecken und senkrecht zu einer Hauptfläche des Substrats 50 sind.
  • Die restlichen Teile der rückseitigen Interconnect-Struktur 136 können Materialien enthalten und unter Verwendung von Prozessen gebildet sein, die dieselben oder ähnlich jenen sind, die für die vorderseitige Interconnect-Struktur 120 verwendet werden, die oben in Bezug auf 21A bis 21C besprochen ist. Insbesondere kann die rückseitige Interconnect-Struktur 136 gestapelte Schichten von zweiten leitfähigen Merkmalen 140 aufweisen, die in vierten dielektrischen Schichten 138 gebildet sind. Die zweiten leitfähigen Merkmale 140 können Routing-Leitungen aufweisen (z.B. für ein Routing zu und von anschließend gebildeten Kontakt-Pads und externen Verbindern). Die zweiten leitfähigen Merkmale 140 können ferner strukturiert sein, eine oder mehrere eingebettete passive Vorrichtungen aufzuweisen, wie Widerstände, Kondensatoren, Induktoren oder dergleichen. Die eingebetteten passiven Vorrichtungen können mit den zweiten leitfähigen Leitungen 134 (z.B. der Stromschiene) integriert sein, um Schaltungen (z.B. Leistungsschaltungen) an der Rückseite der Nano-FETs bereitzustellen.
  • In 30A bis 30C werden eine Passivierungsschicht 144, UBMs 146 und externe Verbinder 148 über der rückseitigen Interconnect-Struktur 136 gebildet. Die Passivierungsschicht 144 kann Polymere wie PBO, Polyimid, BCB oder dergleichen enthalten. Alternativ kann die Passivierungsschicht 144 nicht organische dielektrische Materialien wie Siliziumoxid, Siliziumnitrid, Siliziumcarbid, Siliziumoxynitrid oder dergleichen enthalten. Die Passivierungsschicht 144 kann zum Beispiel durch CVD, PVD, ALD oder dergleichen abgeschieden werden.
  • Die UBMs 146 werden durch die Passivierungsschicht 144 zu den zweiten leitfähigen Merkmalen 140 in der rückseitigen Interconnect-Struktur 136 gebildet und die externen Verbinder 148 werden auf den UBMs 146 gebildet. Die UBMs 146 können eine oder mehrere Schichten von Kupfer, Nickel, Gold oder dergleichen aufweisen, die durch einen Plattierungsprozess oder dergleichen gebildet sind. Die externen Verbinder 148 (z.B. Lotkugeln) sind auf den UBMs 146. gebildet. Die Bildung der externen Verbinder 148 kann Platzieren von Lotkugeln auf freigelegten Teilen der UBMs 146 und Wiederaufschmelzen der Lotkugeln umfassen. In manchen Ausführungsformen umfasst die Bildung der externen Verbinder 148 Durchführen eines Plattierungsschritts, um Lötgebiete über den obersten zweiten leitfähigen Merkmalen 140 zu bilden, und dann Wideraufschmelzen der Lötgebiete. Die UBMs 146 und die externen Verbinder 148 können verwendet werden, um Eingangs-/Ausgangsverbindungen zu anderen elektrischen Komponenten wie anderen Vorrichtungs-Dies, Umverteilungsstrukturen, Leiterplatten (PCBs), Hauptplatinen oder dergleichen bereitzustellen. Die UBMs 146 und die externen Verbinder 148 können auch als rückseitige Eingangs-/Ausgangs-Pads bezeichnet werden, die Signal -, Versorgungsspannungs- und/oder Masseverbindungen zu den oben beschriebenen Nano-FETs bereitstellen können.
  • Ausführungsformen können Vorteile erzielen. Zum Beispiel stellt Bildung rückseitiger Durchkontaktierungen, die vergrößerte rückseitige Teile aufweisen, eine größere Kontaktfläche für die rückseitigen Durchkontaktierungen bereit und verringert Kontaktwiderstand in den rückseitigen Durchkontaktierungen. Dies führt wiederum zu verringerter RC-Verzögerungszeit und verbesserter Vorrichtungsarbeitsleistung.
  • Gemäß einer Ausführungsform weist eine Vorrichtung eine erste Transistorstruktur in einer ersten Vorrichtungsschicht; eine vorderseitige Interconnect-Struktur auf einer Vorderseite der ersten Vorrichtungsschicht; eine erste dielektrische Schicht auf einer Rückseite der ersten Vorrichtungsschicht; einen ersten Kontakt, der sich durch die erste dielektrische Schicht zu einem Source/Drain-Gebiet der ersten Transistorstruktur erstreckt; und eine rückseitige Interconnect-Struktur auf einer Rückseite der ersten dielektrischen Schicht und des ersten Kontakts auf, wobei der erste Kontakt einen ersten Teil aufweist, der erste sich konisch verjüngende Seitenwände hat, und einen zweiten Teil, der zweite sich konisch verjüngende Seitenwände hat, wobei Breiten der ersten sich konisch verjüngenden Seitenwände in einer Richtung zu der rückseitigen Interconnect-Struktur schmäler werden und Breiten der zweiten sich konisch verjüngenden Seitenwände in einer Richtung zu der rückseitigen Interconnect-Struktur breiter werden. In einer Ausführungsform weist der erste Kontakt ferner einen dritten Teil mit vertikalen Seitenwänden auf. In einer Ausführungsform erstreckt sich der dritte Teil von einer Oberfläche des ersten Kontakts, die der rückseitigen Interconnect-Struktur zugewandt ist, zu dem zweiten Teil, der zweite Teil erstreckt sich von dem dritten Teil zu dem ersten Teil und der erste Teil erstreckt sich von dem zweiten Teil zu einer Oberfläche des ersten Kontakts, die der ersten Vorrichtungsschicht zugewandt ist. In einer Ausführungsform ist ein Verhältnis einer Breite des dritten Teils zu einer durchschnittlichen Breite des ersten Teils 2 bis 7. In einer Ausführungsform weist die erste Transistorstruktur eine Gate-Struktur auf, wobei sich ein Halbleitersubstrat zwischen der Gate-Struktur und der ersten dielektrischen Schicht erstreckt, wobei das Halbleitersubstrat die ersten sich konisch verjüngenden Seitenwände umgibt und die erste dielektrische Schicht die zweiten sich konisch verjüngenden Seitenwände umgibt. In einer Ausführungsform sind eine Oberfläche des ersten Kontakts, die der rückseitigen Interconnect-Struktur zugewandt ist, und eine Oberfläche der ersten dielektrischen Schicht, die der rückseitigen Interconnect-Struktur zugewandt ist, auf einer Ebene. In einer Ausführungsform weist die Vorrichtung ferner eine Stromschiene auf, die elektrisch an den ersten Kontakt gekoppelt ist, wobei der erste Kontakt durch ein Silicidgebiet elektrisch an das Source/Drain-Gebiet gekoppelt ist.
  • Gemäß einer anderen Ausführungsform weist eine Vorrichtung ein erstes Substrat; eine erste Vorrichtungsschicht über dem ersten Substrat, wobei die erste Vorrichtungsschicht eine erste Transistorstruktur aufweist; eine erste dielektrische Schicht auf einer Rückseite der ersten Vorrichtungsschicht; eine erste rückseitige Durchkontaktierung, die elektrisch an ein erstes Source/Drain-Gebiet der ersten Transistorstruktur gekoppelt ist, wobei sich die erste rückseitige Durchkontaktierung durch das erste Substrat und die erste dielektrische Schicht erstreckt, wobei die erste rückseitige Durchkontaktierung eine erste Breite in dem ersten Substrat und eine zweite Breite in der ersten dielektrischen Schicht aufweist, wobei die zweite Breite größer als die erste Breite ist; und eine erste Interconnect-Struktur über der ersten dielektrischen Schicht und der ersten rückseitigen Durchkontaktierung auf, wobei die erste Interconnect-Struktur eine Stromschiene aufweist, die durch die erste rückseitige Durchkontaktierung an das erste Source/Drain-Gebiet elektrisch gekoppelt ist. In einer Ausführungsform weist ein Teil der ersten rückseitigen Durchkontaktierung, der sich durch die erste dielektrische Schicht erstreckt, sich konisch verjüngende Seitenwände mit Breiten auf, die in einer Richtung zu der ersten Interconnect-Struktur breiter werden. In einer Ausführungsform weist ein Teil der ersten rückseitigen Durchkontaktierung, der sich durch das erste Substrat erstreckt, sich konisch verjüngende Seitenwände mit Breiten auf, die in einer Richtung zu der ersten Interconnect-Struktur schmäler werden. In einer Ausführungsform weist ein Teil der ersten rückseitigen Durchkontaktierung, der sich durch die erste dielektrische Schicht erstreckt, gerade Seitenwände mit einer konstanten Breite auf. In einer Ausführungsform sind die Breiten der sich konisch verjüngenden Seitenwände 10 nm bis 30 nm und die konstante Breite der geraden Seitenwände ist 20 nm bis 70 nm. In einer Ausführungsform ist ein Verhältnis der zweiten Breite zu der ersten Breite 2 bis 7.
  • Gemäß einer weiteren Ausführungsform umfasst ein Verfahren Bilden eines ersten Transistors auf einem ersten Substrat; Freilegen eines ersten epitaktischen Materials, wobei Freilegen des ersten epitaktischen Materials Ausdünnen einer Rückseite des ersten Substrats umfasst; epitaktisches Züchten eines zweiten epitaktischen Materials über dem ersten epitaktischen Material; und Ersetzen des zweiten epitaktischen Materials und des ersten epitaktischen Materials mit einer rückseitigen Durchkontaktierung, wobei die rückseitige Durchkontaktierung elektrisch an ein Source/Drain-Gebiet des ersten Transistors gekoppelt ist. In einer Ausführungsform enthalten das erste epitaktische Material und das zweite epitaktische Material jeweils Siliziumgermanium mit einer atomaren Konzentration von Germanium von 20% bis 60%. In einer Ausführungsform umfasst das Verfahren ferner Ätzen einer ersten Vertiefung in dem ersten Substrat; Bilden des ersten epitaktischen Materials in der ersten Vertiefung; Bilden eines dritten epitaktischen Materials über dem ersten epitaktischen Material; und Bilden des Source/Drain-Gebiets über dem dritten epitaktischen Material, wobei das Source/Drain-Gebiet einen restlichen Teil der ersten Vertiefung füllt. In einer Ausführungsform enthalten das erste epitaktische Material, das zweite epitaktische Material und das dritte epitaktische Material Siliziumgermanium, das dritte epitaktische Material hat eine niedrigere atomare Konzentration von Germanium als das erste epitaktische Material und das zweite epitaktische Material. In einer Ausführungsform haben das erste epitaktische Material und das zweite epitaktische Material jeweils eine atomare Konzentration von Germanium von 20% bis 60% und das dritte epitaktische Material hat eine atomare Konzentration von Germanium von 0% bis 20%. In einer Ausführungsform wird das zweite epitaktische Material mit einer achteckigen Form in einer Querschnittsansicht gezüchtet. In einer Ausführungsform umfasst das Verfahren ferner Bilden einer dielektrischen Schicht über dem ersten Substrat, wobei die dielektrische Schicht einen ersten Teil des zweiten epitaktischen Materials umgibt, wobei ein zweiter Teil des zweiten epitaktischen Materials freigelegt ist.
  • Zuvor wurden Merkmale von mehreren Ausführungsformen angeführt, so dass Fachleute auf dem Gebiet die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf dem Gebiet sollten zu schätzen wissen, dass sie die vorliegende Offenbarung leicht als Basis zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf dem Gebiet sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht vom Wesen und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Wesen und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/030560 [0001]

Claims (20)

  1. Vorrichtung, aufweisend: eine erste Transistorstruktur in einer ersten Vorrichtungsschicht; eine vorderseitige Interconnect-Struktur auf einer Vorderseite der ersten Vorrichtungsschicht; eine erste dielektrische Schicht auf einer Rückseite der ersten Vorrichtungsschicht; einen ersten Kontakt, der sich durch die erste dielektrische Schicht zu einem Source/Drain-Gebiet der ersten Transistorstruktur erstreckt; und eine rückseitige Interconnect-Struktur auf einer Rückseite der ersten dielektrischen Schicht und des ersten Kontakts, wobei der erste Kontakt einen ersten Teil, der erste sich konisch verjüngende Seitenwände hat, und einen zweiten Teil, der zweite sich konisch verjüngende Seitenwände hat, aufweist, wobei Breiten der ersten sich konisch verjüngenden Seitenwände in einer Richtung zu der rückseitigen Interconnect-Struktur schmäler werden und wobei Breiten der zweiten sich konisch verjüngenden Seitenwände in einer Richtung zu der rückseitigen Interconnect-Struktur breiter werden.
  2. Vorrichtung nach Anspruch 1, wobei der erste Kontakt ferner einen dritten Teil mit vertikalen Seitenwänden aufweist.
  3. Vorrichtung nach Anspruch 2, wobei sich der dritte Teil von einer Oberfläche des ersten Kontakts, die der rückseitigen Interconnect-Struktur zugewandt ist, zu dem zweiten Teil erstreckt, wobei der zweite Teil sich von dem dritten Teil zu dem ersten Teil erstreckt und wobei der erste Teil sich von dem zweiten Teil zu einer Oberfläche des ersten Kontakts erstreckt, die der ersten Vorrichtungsschicht zugewandt ist.
  4. Vorrichtung nach Anspruch 2, wobei ein Verhältnis einer Breite des dritten Teils zu einer durchschnittlichen Breite des ersten Teils 2 bis 7 ist.
  5. Vorrichtung nach Anspruch 1, wobei die erste Transistorstruktur eine Gate-Struktur aufweist, wobei sich ein Halbleitersubstrat zwischen der Gate-Struktur und der ersten dielektrischen Schicht erstreckt, wobei das Halbleitersubstrat die ersten sich konisch verjüngenden Seitenwände umgibt und wobei die erste dielektrische Schicht die zweiten sich konisch verjüngenden Seitenwände umgibt.
  6. Vorrichtung nach Anspruch 1, wobei eine Oberfläche des ersten Kontakts, die der rückseitigen Interconnect-Struktur zugewandt ist, und eine Oberfläche der ersten dielektrischen Schicht, die der rückseitigen Interconnect-Struktur zugewandt ist, in einer Ebene sind.
  7. Vorrichtung nach Anspruch 1, ferner aufweisend eine Stromschiene, die elektrisch an den ersten Kontakt gekoppelt ist, wobei der erste Kontakt durch ein Silicidgebiet elektrisch an das Source/Drain-Gebiet gekoppelt ist.
  8. Vorrichtung, umfassend: ein erstes Substrat; eine erste Vorrichtungsschicht über dem ersten Substrat, wobei die erste Vorrichtungsschicht eine erste Transistorstruktur aufweist; eine erste dielektrische Schicht auf einer Rückseite der ersten Vorrichtungsschicht; eine erste rückseitige Durchkontaktierung, die elektrisch an ein erstes Source/Drain-Gebiet der ersten Transistorstruktur gekoppelt ist, wobei sich die erste rückseitige Durchkontaktierung durch das erste Substrat und die erste dielektrische Schicht erstreckt, wobei die erste rückseitige Durchkontaktierung eine erste Breite in dem ersten Substrat und eine zweite Breite in der ersten dielektrischen Schicht hat, wobei die zweite Breite größer als die erste Breite ist; und eine erste Interconnect-Struktur über der ersten dielektrischen Schicht und der ersten rückseitigen Durchkontaktierung, wobei die erste Interconnect-Struktur eine Stromschiene aufweist, die durch die erste rückseitige Durchkontaktierung elektrisch an das erste Source/Drain-Gebiet gekoppelt ist.
  9. Vorrichtung nach Anspruch 8, wobei ein Teil der ersten rückseitigen Durchkontaktierung, der sich durch die erste dielektrische Schicht erstreckt, sich konisch verjüngende Seitenwände mit Breiten aufweist, die in einer Richtung zu der ersten Interconnect-Struktur breiter werden.
  10. Vorrichtung nach Anspruch 8, wobei ein Teil der ersten rückseitigen Durchkontaktierung, der sich durch das erste Substrat erstreckt, sich konisch verjüngende Seitenwände mit Breiten aufweist, die in einer Richtung zu der ersten Interconnect-Struktur schmäler werden.
  11. Vorrichtung nach Anspruch 10, wobei ein Teil der ersten rückseitigen Durchkontaktierung, der sich durch die erste dielektrische Schicht erstreckt, gerade Seitenwände mit einer konstanten Breite aufweist.
  12. Vorrichtung nach Anspruch 11, wobei die Breiten der sich konisch verjüngenden Seitenwände 10 nm bis 30 nm sind und wobei die konstante Breite der geraden Seitenwände 20 nm bis 70 nm ist.
  13. Vorrichtung nach Anspruch 8, wobei ein Verhältnis der zweiten Breite zu der ersten Breite 2 bis 7 ist.
  14. Verfahren, umfassend: Bilden eines ersten Transistors auf einem ersten Substrat; Freilegen eines ersten epitaktischen Materials, wobei Freilegen des ersten epitaktischen Materials Ausdünnen einer Rückseite des ersten Substrats umfasst; epitaktisches Züchten eines zweiten epitaktischen Materials über dem ersten epitaktischen Material; und Ersetzen des zweiten epitaktischen Materials und des ersten epitaktischen Materials mit einer rückseitigen Durchkontaktierung, wobei die rückseitige Durchkontaktierung elektrisch an ein Source/Drain-Gebiet des ersten Transistors gekoppelt ist.
  15. Verfahren nach Anspruch 14, wobei das erste epitaktische Material und das zweite epitaktische Material jeweils Siliziumgermanium mit einer atomaren Konzentration von Germanium von 20% bis 60% enthalten.
  16. Verfahren nach Anspruch 14, ferner umfassend: Ätzen einer ersten Vertiefung in dem ersten Substrat; Bilden des ersten epitaktischen Materials in der ersten Vertiefung; Bilden eines dritten epitaktischen Materials über dem ersten epitaktischen Material; und Bilden des Source/Drain-Gebiets über dem dritten epitaktischen Material, wobei der Source/Drain-Gebiet einen restlichen Teil der ersten Vertiefung füllt.
  17. Verfahren nach Anspruch 16, wobei das erste epitaktische Material, das zweite epitaktische Material und das dritte epitaktische Material Siliziumgermanium enthalten, wobei das dritte epitaktische Material eine niedrigere atomare Konzentration von Germanium als das erste epitaktische Material und das zweite epitaktische Material hat.
  18. Verfahren nach Anspruch 17, wobei das erste epitaktische Material und das zweite epitaktische Material jeweils eine atomare Konzentration von Germanium von 20% bis 60% haben und wobei das dritte epitaktische Material eine atomare Konzentration von Germanium von 0% bis 20% hat.
  19. Verfahren nach Anspruch 14, wobei das zweite epitaktische Material mit einer achteckigen Form in einer Querschnittsansicht gezüchtet wird.
  20. Verfahren nach Anspruch 14, ferner umfassend Bilden einer dielektrischen Schicht über dem ersten Substrat, wobei die dielektrische Schicht einen ersten Teil des zweiten epitaktischen Materials umgibt, wobei ein zweiter Teil des zweiten epitaktischen Materials freiliegt.
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