JP5487625B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関するものである。
スケーリングに伴い、コンタクト電極とゲート電極の距離は小さくなり、ゲート電極とコンタクト電極間の寄生容量の増加はゲート電極寄生容量の顕著な増加をもたらし、回路動作スピードの低下と負荷容量増加による消費電力の増加をもたらす。
その解決手段として、アクティブ領域層の表面側にゲート絶縁膜を介してゲート電極が形成され、そのゲート電極の両側のアクティブ領域層にソース・ドレインが形成されている。そのアクティブ領域層の裏面側に、ソース・ドレインの裏面側に接続するコンタクト電極を設けるデバイス構造と、その製造方法が提案されている（例えば、特許文献１参照。）。
また、スケーリングとシステムの増加に伴い、配線層数が急激に増加してきている。そのため、歩留り低下や、配線遅延が問題となっている。
その解決手段として、いわゆる裏面コンタクト電極、裏面配線を併用することによって、配線のユーティリティを向上させ、配線層数の削減と集積度の向上を図っている（例えば、特許文献２参照。）。
上記のような裏面コンタクト構造では、拡散層に直接コンタクト電極が接続される。通常、拡散層の表面側からコンタクト電極を接続させる場合、拡散層表面にシリサイド層のような低抵抗層を形成し、その低抵抗層にコンタクト電極を接続させて、コンタクト抵抗を低減している。しかし、拡散層の裏面側にシリサイド層のような低抵抗層を形成することは困難であるため、裏面コンタクト電極は拡散層に直接的に接続せざるを得ない。このため、コンタクト抵抗が高くなり、動作速度の低下を招いていた。
すなわち、従来の裏面コンタクト電極および裏面配線は、寄生容量が低減できるにも関わらず、裏面コンタクト電極と拡散層とのコンタクト抵抗が高くなり、ＭＯＳＦＥＴの性能低下や性能ばらつきが大きくなり、結果として半導体装置の性能が低下する問題点がある。
これはＳＯＩ基板の埋め込み酸化膜層（ＢＯＸ）に接するシリコン層に形成される拡散層の不純物濃度がシリコン層表面からイオン注入等で不純物を導入しているため、表面に比べて深さ方向（裏面方向）に低くなるのが原因である。
埋め込み酸化膜層界面の不純物濃度を上げるには、イオン注入のエネルギーを上げるか、イオン注入後の熱処理を増やすことが考えられるが、これはＭＯＳＦＥＴ特性の短チャネル効果が増大し、やはり性能低下、性能ばらつきを増大させることになる。
また、表面配線を用いる場合は、微細化が進むとゲート電極とコンタクト電極との距離が近くなり、ゲート電極とコンタクト電極、拡散層間の寄生容量が相対的に大きくなり、やはり半導体デバイスの性能が低下する問題となる。
特開２００４−０７９６４５号公報 特開平０５-２６７５６３号公報
解決しようとする問題点は、裏面コンタクト電極と拡散層とのコンタクト抵抗が高くなり、ＭＯＳＦＥＴの性能低下や性能ばらつきが大きくなり、結果として半導体装置の性能が低下する点である。
本発明は、裏面コンタクト電極と拡散層とのコンタクト抵抗が低減して、半導体装置の動作速度の向上を図ることを可能にする。
本発明の半導体装置は、ＰチャネルトランジスタとＮチャネルトランジスタとを有し、Ｐチャネルトランジスタ及びＮチャネルトランジスタとが、第１絶縁膜の一方面側に半導体領域が形成された基板と、第１絶縁膜上に形成された第２絶縁膜と、基板の半導体領域の表面上に、ゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側壁に形成されたサイドウォールと、ゲート電極の両側の半導体領域の表面に形成されたソース領域／ドレイン領域となる拡散層と、ゲート電極及びサイドウォールの下部を除き、拡散層の表面に形成されたシリサイド層と、基板の第１絶縁膜表面から、第１絶縁膜及び半導体領域表面の拡散層を貫通してシリサイド層に接続される裏面コンタクト電極とを備える。さらに、Ｐチャネルトランジスタのソース領域となる拡散層のシリサイド層、Ｐチャネルトランジスタのドレイン領域となる拡散層のシリサイド層、Ｎチャネルトランジスタのソース領域となる拡散層のシリサイド層、及び、Ｎチャネルトランジスタのドレイン領域となる拡散層のシリサイド層に、それぞれ裏面コンタクト電極が形成されている。
本発明の半導体装置では、基板の裏面側よりその基板を貫通して拡散層を通して低抵抗部に接続された裏面コンタクト電極を有することから、拡散層の裏面側から形成された裏面コンタクト電極と拡散層とのコンタクト抵抗が低減される。すなわち、拡散層の表面に形成された低抵抗部に表面側から接続される表面コンタクト電極とのコンタクト抵抗と同等な抵抗値となる。
半導体装置は、第１支持基板上に絶縁層を介してシリコン層が形成されているＳＯＩ基板の該シリコン層上にゲート絶縁膜を介してゲート電極を形成し、該ゲート電極の両側の前記シリコン層に拡散層を形成してトランジスタを形成する工程と、前記拡散層の表面に前記拡散層よりも抵抗が低い低抵抗部を形成する工程と、前記シリコン層上に前記トランジスタを被覆する絶縁膜を介して第２支持基板を形成し、さらに前記第１支持基板および前記絶縁層を除去する工程と、前記シリコン層に層間絶縁膜を形成し、該層間絶縁膜と前記シリコン層に前記低抵抗部に接続する裏面コンタクト電極を形成する工程を有する。
半導体装置では、基板の裏面側よりその基板を貫通して拡散層を通して低抵抗部に接続された裏面コンタクト電極を形成することから、拡散層の裏面側から形成された裏面コンタクト電極と拡散層とのコンタクト抵抗が低減される。すなわち、拡散層の表面に形成された低抵抗部に表面側から接続される表面コンタクト電極とのコンタクト抵抗と同等な抵抗値となる。
本発明の半導体装置は、裏面コンタクト電極と拡散層とのコンタクト抵抗が低減されるため、半導体装置の動作速度の向上が図れるので、高性能な半導体装置を提供できるという利点がある。
半導体装置は、裏面コンタクト電極と拡散層とのコンタクト抵抗が低減されるため、半導体装置の動作速度の向上が図れるので、高性能な半導体装置を提供できるという利点がある。
本発明の第１実施の形態に係る半導体装置の構成の第１例を示した概略構成断面図である。 本発明の第１実施の形態に係る半導体装置の構成の第２例を示した概略構成断面図である。 本発明の第１実施の形態に係る半導体装置の構成の第３例を示した概略構成断面図である。 本発明の第１実施の形態に係る半導体装置の構成の第５例を示した概略構成断面図である。 本発明の第２実施の形態に係る半導体装置の構成の第６例を示した概略構成断面図である。 本発明の第２実施の形態に係る半導体装置の構成の第７例を示した概略構成断面図である。 本発明の第２実施の形態に係る半導体装置の構成の第８例を示した概略構成断面図である。 本発明の第２実施の形態に係る半導体装置の構成の第９例を示した概略構成断面図である。 本発明の第３実施の形態に係る半導体装置の製造方法の第１例を示した製造工程断面図である。 本発明の第３実施の形態に係る半導体装置の製造方法の第１例を示した製造工程断面図である。 本発明の第３実施の形態に係る半導体装置の製造方法の第１例を示した製造工程断面図である。 本発明の第３実施の形態に係る半導体装置の製造方法の第２例を示した製造工程断面図である。 本発明の第３実施の形態に係る半導体装置の製造方法の第３例を示した製造工程断面図である。 本発明の第３実施の形態に係る半導体装置の製造方法の第５例を示した製造工程断面図である。 本発明の第３実施の形態に係る半導体装置の製造方法の第５例を示した製造工程断面図である。 本発明の第３実施の形態に係る半導体装置の製造方法の第５例を示した製造工程断面図である。
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
＜１．第１の実施の形態＞
［半導体装置の構成の第１例］
本発明の第１実施の形態に係る半導体装置の構成の第１例を、図１の概略構成断面図によって説明する。
図１に示すように、基板１０は、第１絶縁膜１１上に半導体領域１２が形成されているものである。上記第１絶縁膜１１は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成されている。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成されている。また、上記半導体領域１２は、例えばシリコン層で形成されている。
上記半導体領域１２には、Ｐチャネルトランジスタ形成領域とＮチャネルトランジスタ形成領域とを分離する素子分離領域１３が形成されている。
上記ＰＭＯＳトランジスタの形成領域の上記半導体領域１２にはＰチャネルトランジスタ１Ｐが形成され、上記ＮＭＯＳトランジスタの形成領域の上記半導体領域１２にはＮチャネルトランジスタ１Ｎが形成されている。
以下、その詳細を説明する。
上記半導体領域１２の上記Ｐチャネルトランジスタ形成領域上には、ゲート絶縁膜２１Ｐを介してゲート電極２２Ｐが形成されている。
上記ゲート絶縁膜２１Ｐは、例えば酸化ハフニウム（ＨｆＯ2）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ジルコニウム（ＺｒＯ2）、窒化ジルコニウムシリケート（ＺｒＳｉＯＮ）等のいわゆる高誘電率（Ｈｉｇｈ−ｋ）膜で形成されている。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成されている。
上記ゲート電極２２Ｐは、例えばポリシリコンで形成されている。もしくは、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣ）、タングステン（Ｗ）等で形成されている。
また上記ゲート電極２２Ｐの側壁にはサイドウォール２３Ｐ、２４Ｐが形成されている。このサイドウォール２３Ｐ、２４Ｐは、例えば酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）等で形成されている。もしくは、これらの複合膜で形成されている。
さらに上記ゲート電極２２Ｐの両側の上記半導体領域１２には拡散層２５Ｐ、２６Ｐが形成されている。この拡散層２５Ｐ、２６Ｐは、Ｐ型であり、ソース・ドレイン領域となっている。そして、上記拡散層２５Ｐ、２６Ｐ間の上記半導体領域１２がチャネル領域となる。
また、上記拡散層２５Ｐ、２６Ｐの表面には、この拡散層２５Ｐ、２６Ｐよりも抵抗（電気抵抗）が低い低抵抗部２７Ｐ、２８Ｐが形成されている。この低抵抗部２７Ｐ、２８Ｐは、例えばシリサイド層で形成されている。このシリサイド層は、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の金属シリサイドで形成されている。
また、上記ゲート電極２２Ｐがポリシリコンで形成されている場合には、上記ゲート電極２２Ｐ上部にも低抵抗部２９Ｐが形成されている。この低抵抗部２９Ｐは、上記同様なシリサイド層で形成されている。
上記のように、上記半導体領域１２にＰチャネルトランジスタ１Ｐが形成されている。
また、上記半導体領域１２の上記Ｎチャネルトランジスタ形成領域上には、ゲート絶縁膜２１Ｎを介してゲート電極２２Ｎが形成されている。
上記ゲート絶縁膜２１Ｎは、例えば酸化ハフニウム（ＨｆＯ2）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ジルコニウム（ＺｒＯ2）、窒化ジルコニウムシリケート（ＺｒＳｉＯＮ）等のいわゆる高誘電率（Ｈｉｇｈ−ｋ）膜で形成されている。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成されている。
上記ゲート電極２２Ｎは、例えばポリシリコンで形成されている。もしくは、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣ）、タングステン（Ｗ）等で形成されている。
また上記ゲート電極２２Ｎの側壁にはサイドウォール２３Ｎ、２４Ｎが形成されている。このサイドウォール２３Ｐ、２４Ｐは、例えば酸化シリコン（ＳｉＯ2）、窒化シリコン、酸窒化シリコン等で形成されている。もしくは、これらの複合膜で形成されている。
さらに上記ゲート電極２２Ｎの両側の上記半導体領域１２には拡散層２５Ｎ、２６Ｎが形成されている。この拡散層２５Ｎ、２６Ｎは、Ｎ型であり、ソース・ドレイン領域となっている。そして、上記拡散層２５Ｎ、２６Ｎ間の上記半導体領域１２がチャネル領域となる。
また、上記拡散層２５Ｎ、２６Ｎの表面には、この拡散層２５Ｎ、２６Ｎよりも抵抗（電気抵抗）が低い低抵抗部２７Ｎ、２８Ｎが形成されている。この低抵抗部２７Ｎ、２８Ｎは、例えばシリサイド層で形成されている。このシリサイド層は、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の金属シリサイドで形成されている。
また、上記ゲート電極２２Ｎがポリシリコンで形成されている場合には、上記ゲート電極２２Ｎ上部にも低抵抗部２９Ｎが形成されている。この低抵抗部２９Ｎは、上記同様なシリサイド層で形成されている。
上記のように、上記半導体領域１２にＮチャネルトランジスタ１Ｎが形成されている。
上記のように、Ｐチャネルトランジスタ１ＰとＮチャネルトランジスタ１Ｎとで半導体装置１が構成されている。
また、上記Ｐチャネルトランジスタ１ＰとＮチャネルトランジスタ１Ｎが形成される上記基板１１は、絶縁層である第１絶縁膜１１と、その上面に形成された上記半導体領域１２とで形成されている。したがって、上記半導体領域１２は、実質ＳＯＩ基板のＳＯＩ層と同等である。そのため、上記半導体領域１２に形成される上記Ｐチャネルトランジスタ１ＰとＮチャネルトランジスタ１Ｎとは、完全空乏型のトランジスタとすることができる。
なお、半導体装置１は、上記トランジスタのいずれか一方であってもよい。
上記半導体領域１２上には上記半導体装置１を被覆する層間絶縁膜４１が形成されている。この層間絶縁膜４１は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成されている。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成されている。上記層間絶縁膜４１の表面は平坦化されている。
上記層間絶縁膜４１上には支持基板５１が形成されている。この支持基板５１には、例えばシリコン基板、ガラス基板、プラスチック基板等を用いることができる。
上記第１絶縁膜１１には、上記拡散層２５Ｐ、２６Ｐに通じるコンタクトホール６１Ｐ、６２Ｐが形成されている。このコンタクトホール６１Ｐ、６２Ｐが上記拡散層２５Ｐ、２６Ｐを貫通して、上記低抵抗部２７Ｐ、２８Ｐの裏面側に達している。上記コンタクトホール６１Ｐ、６２Ｐ内には裏面コンタクト電極６３Ｐ、６４Ｐが形成されていて、上記低抵抗部２７Ｐ、２８Ｐの裏面側に接続している。上記裏面コンタクト電極６３Ｐ、６４Ｐは、上記コンタクトホール６１Ｐ、６２Ｐ内に、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、銅（Ｃｕ）等の金属材料で埋め込まれて形成されている。
上記同様に、上記第１絶縁膜１１には、上記拡散層２５Ｎ、２６Ｎに通じるコンタクトホール６１Ｎ、６２Ｎが形成されている。このコンタクトホール６１Ｎ、６２Ｎが上記拡散層２５Ｎ、２６Ｎを貫通して、上記低抵抗部２７Ｎ、２８Ｎの裏面側に達している。上記コンタクトホール６１Ｎ、６２Ｎ内には裏面コンタクト電極６３Ｎ、６４Ｎが形成されていて、上記低抵抗部２７Ｎ、２８Ｎの裏面側に接続している。上記裏面コンタクト電極６３Ｎ、６４Ｎは、上記コンタクトホール６１Ｎ、６２Ｎ内に、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、銅（Ｃｕ）等の金属材料で埋め込まれて形成されている。
さらに、上記第１絶縁膜１１には第２絶縁膜１４が形成されている。この第２絶縁膜１４には、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成されている。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成されている。
上記第２絶縁膜１４には、上記裏面コンタクト電極６３Ｐ、６４Ｐに通じる配線溝６５Ｐ、６６Ｐが形成されている。この配線溝６５Ｐ、６６Ｐは上記裏面コンタクト電極６３Ｐ、６４Ｐに達している。上記配線溝６５Ｐ、６６Ｐ内には配線６７Ｐ、６８Ｐが形成されていて、上記裏面コンタクト電極６３Ｐ、６４Ｐに接続している。上記配線６７Ｐ、６８Ｐは、上記配線溝６５Ｐ、６６Ｐ内に、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）等の金属材料もしくはこれらの複合膜が埋め込まれて形成されている。
上記同様に、上記第２絶縁膜１４には、上記裏面コンタクト電極６３Ｎ、６４Ｎに通じる配線溝６５Ｎ、６６Ｎが形成されている。この配線溝６５Ｎ、６６Ｎは上記裏面コンタクト電極６３Ｎ、６４Ｎに達している。上記配線溝６５Ｎ、６６Ｎ内には配線６７Ｎ、６８Ｎが形成されていて、上記裏面コンタクト電極６３Ｎ、６４Ｎに接続している。上記配線６７Ｎ、６８Ｎは、上記配線溝６５Ｎ、６６Ｎ内に、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）等の金属材料もしくはこれらの複合膜が埋め込まれて形成されている。
以下、図示はしていないが、第Ｎ層（Ｎ≧２）の配線と、第Ｎ層の配線と第Ｎ−１層の配線を接続する第Ｎ−１の裏面コンタクト電極が形成されてもよい。すなわち、上記配線は多層配線で形成されてもよい。
上記半導体装置１では、裏面コンタクト電極６３Ｐ、６４Ｐ、６３Ｎ、６４Ｎは、それぞれ拡散層２５Ｐ、２６Ｐ、２５Ｎ、２６Ｎを通して、それぞれ低抵抗部２７Ｐ、２８Ｐ、２７Ｎ、２８Ｎに直接接続されている。このことから、例えば裏面コンタクト電極６３Ｐと拡散層２５Ｐとのコンタクト抵抗値が低減される。同様に、それぞれの裏面コンタクト電極６４Ｐ、６３Ｎ、６４Ｎと、拡散層２６Ｐ、２５Ｎ、２６Ｎとのコンタクト抵抗値が低減される。すなわち、拡散層２５Ｐ、２６Ｐ、２５Ｎ、２６Ｎの表面にそれぞれ形成された低抵抗部２７Ｐ、２８Ｐ、２７Ｎ、２８Ｎに表面側から接続された場合の表面コンタクト電極（図示せず）とのコンタクト抵抗値と同等になる。
これによって、従来、ゲート電極２２Ｐ、２２Ｎ側に形成されていたコンタクト電極を形成しなくてすむので、ゲート電極２２Ｐ、２２Ｎと裏面コンタクト電極６３Ｐ、６４Ｐ、６３Ｎ、６４Ｎとの間の寄生容量が低減される。
また、素子の微細化に伴い、平面レイアウト上、ゲート電極２２Ｐ、２２Ｎとコンタクト電極との距離が縮小されても、ゲート電極２２Ｐ、２２Ｎと裏面コンタクト電極６３Ｐ、６４Ｐ、６３Ｎ、６４Ｎ間の確実な絶縁分離が可能となる。
さらに、裏面コンタクト電極６３Ｐ、６４Ｐ、６３Ｎ、６４Ｎのアスペクト比が小さいため、コンタクト電極の微細化が容易となる。
さらに、移動度（モビリィティ）を向上させるためのいわゆるストレスライナー膜（図示せず）をトランジスタ上に設けても、そのストレスライナー膜がコンタクト電極で切断されることがないため、ストレスライナー膜のストレス効果の損失が少ない。ストレスライナー膜（ＣＳＩＬ：Channel Stressinduced Liner）は、通常、引張応力（Tensile）か圧縮応力（Compressive）を有する窒化シリコン膜で形成されている。
［半導体装置の構成の第２例］
次に、本発明の第１実施の形態に係る半導体装置の構成の第２例を、図２の概略構成断面図によって説明する。なお、図２で示す半導体装置（トランジスタ）は、前記説明したＰチャネルトランジスタ１Ｐであっても、Ｎチャネルトランジスタ１Ｎであってもよい。すなわち、ゲート電極と拡散層の両方に接続するシェアドコンタクト電極を有するものである。
図２に示すように、基板１０は、第１絶縁膜１１上に半導体領域１２が形成されているものである。上記第１絶縁膜１１は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成されている。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成されている。また、上記半導体領域１２は、例えばシリコン層で形成されている。
上記半導体領域１２には、トランジスタ形成領域を分離する素子分離領域１３が形成されている。
上記トランジスタの形成領域の上記半導体領域１２には、第１トランジスタ１０１が、例えばＰチャネルトランジスタもしくはＮチャネルトランジスタが形成されている。
以下、その詳細を説明する。
上記半導体領域１２の上記トランジスタ形成領域上には、ゲート絶縁膜２１を介してゲート電極２２が形成されている。
上記ゲート絶縁膜２１は、例えば酸化ハフニウム（ＨｆＯ2）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ジルコニウム（ＺｒＯ2）、窒化ジルコニウムシリケート（ＺｒＳｉＯＮ）等のいわゆる高誘電率（Ｈｉｇｈ−ｋ）膜で形成されている。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成されている。
上記ゲート電極２２は、例えばポリシリコンで形成されている。
また上記ゲート電極２２の側壁にはサイドウォール２３、２４が形成されている。このサイドウォール２３、２４は、例えば酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）等で形成されている。もしくは、これらの複合膜で形成されている。
さらに上記ゲート電極２２の両側の上記半導体領域１２には拡散層２５、２６が形成されている。この拡散層２５、２６は、Ｐチャネルトランジスタの場合、Ｐ型であり、Ｎチャネルトランジスタの場合、Ｎ型であり、ソース・ドレイン領域となっている。そして、上記拡散層２５、２６間の上記半導体領域１２がチャネル領域となる。
また、上記拡散層２５、２６の表面には、この拡散層２５、２６よりも抵抗（電気抵抗）が低い低抵抗部２７、２８が形成されている。この低抵抗部２７、２８は、例えばシリサイド層で形成されている。このシリサイド層は、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の金属シリサイドで形成されている。
また、上記ゲート電極２２上部にも低抵抗部２９が形成されている。この低抵抗部２９は、上記同様なシリサイド層で形成されている。
上記のように、上記半導体領域１２に第１トランジスタ１０１が形成されている。
また、上記素子分離領域１３上に、上記第１トランジスタ１０１とは別の第２トランジスタ１０２のゲート電極１２２が延長されて形成されている。このゲート電極１２２がポリシリコンで形成されていて、このゲート電極１２２上に低抵抗部１２９が形成されている。この低抵抗部１２９は、上記同様なシリサイド層で形成されている。
上記半導体領域１２上には半導体装置２（第１、第２トランジスタ１０１、１０２）を被覆する層間絶縁膜４１が形成されている。この層間絶縁膜４１は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成されている。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成されている。上記層間絶縁膜４１の表面は平坦化されている。
上記層間絶縁膜４１上には支持基板５１が形成されている。この支持基板５１には、例えばシリコン基板、ガラス基板、プラスチック基板等を用いることができる。
上記第１絶縁膜１１には、上記拡散層２５、２６に通じるコンタクトホール６１、６２が形成されている。このコンタクトホール６１、６２が上記拡散層２５、２６を貫通して、上記低抵抗部２７、２８の裏面側に達している。このうち、コンタクトホール６２は、さらに、ゲート電極１２２の低抵抗部１２９の裏面側に達している。上記コンタクトホール６１、６２内には裏面コンタクト電極６３、６４が形成されていて、上記低抵抗部２７、２８の裏面側に接続している。このうち、裏面コンタクト電極６４は、上記拡散層２６の低抵抗部２８とともに、上記ゲート電極１２２の低抵抗部１２９にも接続している。上記裏面コンタクト電極６３、６４は、上記コンタクトホール６１、６２内に、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、銅（Ｃｕ）等の金属材料で埋め込まれて形成されている。
さらに、上記第１絶縁膜１１には第２絶縁膜１４が形成されている。この第２絶縁膜１４には、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成されている。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成されている。
上記第２絶縁膜１４には、上記裏面コンタクト電極６３、６４に通じる配線溝６５、６６が形成されている。この配線溝６５、６６は上記裏面コンタクト電極６３、６４に達している。上記配線溝６５、６６内には配線６７、６８が形成されていて、上記裏面コンタクト電極６３、６４に接続している。上記配線６７、６８は、上記配線溝６５、６６内に、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）等の金属材料もしくはこれらの複合膜が埋め込まれて形成されている。
以下、図示はしていないが、第Ｎ層（Ｎ≧２）の配線と、第Ｎ層の配線と第Ｎ−１層の配線を接続する第Ｎ−１の裏面コンタクト電極が形成されてもよい。すなわち、上記配線は多層配線で形成されてもよい。
上記半導体装置２は、いわゆるシェアドコンタクト電極構造に適用されたものである。よって、シェアドコンタクト電極構造でも、前記半導体装置１と同様なる作用効果が得られる。また、上記半導体装置２は、前記半導体装置１と同様に、完全空乏型のトランジスタとすることができる。
すなわち、上記半導体装置２では、前記半導体装置１と同様に、裏面コンタクト電極６３、６４は、それぞれ拡散層２５、２６を通して、それぞれ低抵抗部２７、２８に直接接続されている。このことから、例えば裏面コンタクト電極６３と拡散層２５とのコンタクト抵抗値が低減される。同様に、それぞれの裏面コンタクト電極６４、６３とのコンタクト抵抗値が低減される。すなわち、拡散層２５、２６の表面にそれぞれ形成された低抵抗部２７、２８に表面側から接続された場合の表面コンタクト電極（図示せず）とのコンタクト抵抗値と同等になる。
これによって、従来、ゲート電極２２側に形成されていたコンタクト電極を形成しなくてすむので、ゲート電極２２と裏面コンタクト電極６３、６４との間の寄生容量が低減される。
また、素子の微細化に伴い、平面レイアウト上、ゲート電極２２とコンタクト電極との距離が縮小されても、ゲート電極２２と裏面コンタクト電極６３、６４間の確実な絶縁分離が可能となる。
さらに、裏面コンタクト電極６３、６４のアスペクト比が小さいため、コンタクト電極の微細化が容易となる。
さらに、移動度（モビリィティ）を向上させるためのいわゆるストレスライナー膜（図示せず）をトランジスタ上に設けても、そのストレスライナー膜がコンタクト電極で切断されることがないため、ストレスライナー膜のストレス効果の損失が少ない。ストレスライナー膜（ＣＳＩＬ：Channel Stressinduced Liner）は、通常、引張応力（Tensile）か圧縮応力（Compressive）を有する窒化シリコン膜で形成されている。
［半導体装置の構成の第３例］
次に、本発明の第１実施の形態に係る半導体装置の構成の第３例を、図３の概略構成断面図によって説明する。
図３に示すように、半導体装置３は、半導体領域１２に形成されたＰチャネルトランジスタ３ＰとＮチャネルトランジスタ３Ｎとで構成されている。この半導体装置３は、前記説明した半導体装置１において、上記ゲート電極２２Ｐの側壁に形成されたサイドウォール２３Ｐ、２４Ｐ（前記図１参照）の部分を空間９１Ｐ、９２Ｐにしたものである。また、上記ゲート電極２２Ｎの側壁に形成されたサイドウォール２３Ｎ、２４Ｎ（前記図１参照）の部分を空間９１Ｎ、９２Ｎにしたものである。
そして、上記ゲート電極２２Ｐの側方には空間９１Ｐ、９２Ｐを介して第１層間絶縁膜４２が形成されている。また上記ゲート電極２２Ｎの側方には空間９１Ｎ、９２Ｎを介して上記第１層間絶縁膜４２が形成されている。
さらに、上記第１層間絶縁膜４２上には、上記空間９１Ｐ、９２Ｐ、空間９１Ｎ、９２Ｎを埋め込むことなく第２層間絶縁膜４３が形成されている。このように、上記第１層間絶縁膜４２と上記第２層間絶縁膜４３とで層間絶縁膜４１が形成されている。
その他の構成は、前記図１によって説明したのと同様である。
上記半導体装置３では、ゲート電極２２Ｐの側部に空間９１Ｐ、９２Ｐを形成し、ゲート電極２２Ｎの側部に空間９１Ｎ、９２Ｎを形成することが可能となるので、寄生容量をさらに低減することが可能となる。また、前記半導体装置１と同様なる作用効果が得られる。また、上記半導体装置３は、前記半導体装置１と同様に、完全空乏型のトランジスタとすることができる。
［半導体装置の構成の第４例］
次に、本発明の第１実施の形態に係る半導体装置の構成の第４例を、前記図１の概略構成断面図によって説明する。
前記図１に示すように、半導体装置の構成の第４例は、前記サイドウォール２３Ｐ、２４Ｐ、サイドウォール２３Ｎ、２４Ｎを、例えば酸化シリコンよりも誘電率の低い低誘電率膜で形成したものである。その低誘電率膜としては、例えば、有機絶縁膜がある。
このように、サイドウォール２３Ｐ、２４Ｐ、サイドウォール２３Ｎ、２４Ｎを低誘電率膜で形成したことで、寄生容量をさらに低減することが可能となる。
［半導体装置の構成の第５例］
次に、本発明の第１実施の形態に係る半導体装置の構成の第５例を、図４の概略構成断面図によって説明する。
図４に示すように、基板１０は、第１絶縁膜１１上に半導体領域１２が形成されているものである。上記第１絶縁膜１１は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成されている。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成されている。また、上記半導体領域１２は、例えばシリコン層で形成されている。
上記半導体領域１２には、Ｐチャネルトランジスタ形成領域とＮチャネルトランジスタ形成領域とを分離する素子分離領域１３が形成されている。
上記ＰＭＯＳトランジスタの形成領域の上記半導体領域１２にはＰチャネルトランジスタ５Ｐが形成され、上記ＮＭＯＳトランジスタの形成領域の上記半導体領域１２にはＮチャネルトランジスタ５Ｎが形成されている。
以下、その詳細を説明する。
上記半導体領域１２の上記Ｐチャネルトランジスタ形成領域上には、ゲート絶縁膜２１Ｐを介してゲート電極２２Ｐが形成されている。
上記ゲート絶縁膜２１Ｐは、例えば酸化ハフニウム（ＨｆＯ2）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ジルコニウム（ＺｒＯ2）、窒化ジルコニウムシリケート（ＺｒＳｉＯＮ）等のいわゆる高誘電率（Ｈｉｇｈ−ｋ）膜で形成されている。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成されている。
上記ゲート電極２２Ｐは、例えばポリシリコンで形成されている。もしくは、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣ）、タングステン（Ｗ）等で形成されている。
また上記ゲート電極２２Ｐの側壁にはサイドウォール２３Ｐ、２４Ｐが形成されている。このサイドウォール２３Ｐ、２４Ｐは、例えば酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）等で形成されている。もしくは、これらの複合膜で形成されている。
さらに上記ゲート電極２２Ｐの両側の上記半導体領域１２には拡散層２５Ｐ、２６Ｐが形成されている。この拡散層２５Ｐ、２６Ｐは、Ｐ型であり、ソース・ドレイン領域となっている。そして、上記拡散層２５Ｐ、２６Ｐ間の上記半導体領域１２がチャネル領域となる。
上記のように、上記半導体領域１２にＰチャネルトランジスタ５Ｐが形成されている。
また、上記半導体領域１２の上記Ｎチャネルトランジスタ形成領域上には、ゲート絶縁膜２１Ｎを介してゲート電極２２Ｎが形成されている。
上記ゲート絶縁膜２１Ｎは、例えば酸化ハフニウム（ＨｆＯ2）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ジルコニウム（ＺｒＯ2）、窒化ジルコニウムシリケート（ＺｒＳｉＯＮ）等のいわゆる高誘電率（Ｈｉｇｈ−ｋ）膜で形成されている。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成されている。
上記ゲート電極２２Ｎは、例えばポリシリコンで形成されている。もしくは、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣ）、タングステン（Ｗ）等で形成されている。
また上記ゲート電極２２Ｎの側壁にはサイドウォール２３Ｎ、２４Ｎが形成されている。このサイドウォール２３Ｐ、２４Ｐは、例えば酸化シリコン（ＳｉＯ2）、窒化シリコン、酸窒化シリコン等で形成されている。もしくは、これらの複合膜で形成されている。
さらに上記ゲート電極２２Ｎの両側の上記半導体領域１２には拡散層２５Ｎ、２６Ｎが形成されている。この拡散層２５Ｎ、２６Ｎは、Ｎ型であり、ソース・ドレイン領域となっている。そして、上記拡散層２５Ｎ、２６Ｎ間の上記半導体領域１２がチャネル領域となる。
上記のように、上記半導体領域１２にＮチャネルトランジスタ５Ｎが形成されている。
上記のように、Ｐチャネルトランジスタ５ＰとＮチャネルトランジスタ５Ｎとで半導体装置５が構成されている。また、上記半導体装置５は、前記半導体装置１と同様に、完全空乏型のトランジスタとすることができる。なお、半導体装置５は、上記トランジスタのいずれか一方であってもよい。
上記半導体領域１２上には上記半導体装置５を被覆する層間絶縁膜４１が形成されている。この層間絶縁膜４１は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成されている。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成されている。上記層間絶縁膜４１の表面は平坦化されている。
上記層間絶縁膜４１中には、上記拡散層２５Ｐ、２６Ｐの表面側にそれぞれに接続する電極（コンタクト電極）４４Ｐ、４５Ｐが形成されている。この電極４４Ｐ、４５Ｐが低抵抗部となる。また上記拡散層２５Ｎ、２６Ｎの表面側にそれぞれに接続する電極（コンタクト電極）４４Ｎ、４５Ｎが形成されている。この電極４４Ｎ、４５Ｎが低抵抗部となる。
さらに、上記電極４４Ｐ、４５Ｐにそれぞれに接続する配線４６Ｐ、４７Ｐが形成されている。また上記電極４４Ｎ、４５Ｎにそれぞれに接続する配線４６Ｎ、４７Ｎが形成されている。
上記層間絶縁膜４１上には支持基板５１が形成されている。この支持基板５１には、例えばシリコン基板、ガラス基板、プラスチック基板等を用いることができる。
上記第１絶縁膜１１には、上記拡散層２５Ｐ、２６Ｐに通じるコンタクトホール６１Ｐ、６２Ｐが形成されている。このコンタクトホール６１Ｐ、６２Ｐが上記拡散層２５Ｐ、２６Ｐを貫通して、上記電極４５Ｐ、４６Ｐの裏面側に達している。上記コンタクトホール６１Ｐ、６２Ｐ内には裏面コンタクト電極６３Ｐ、６４Ｐが形成されていて、上記電極４５Ｐ、４６Ｐの裏面側に接続している。上記裏面コンタクト電極６３Ｐ、６４Ｐは、上記コンタクトホール６１Ｐ、６２Ｐ内に、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、銅（Ｃｕ）等の金属材料で埋め込まれて形成されている。
上記同様に、上記第１絶縁膜１１には、上記拡散層２５Ｎ、２６Ｎに通じるコンタクトホール６１Ｎ、６２Ｎが形成されている。このコンタクトホール６１Ｎ、６２Ｎが上記拡散層２５Ｎ、２６Ｎを貫通して、上記電極４５Ｎ、４６Ｎの裏面側に達している。上記コンタクトホール６１Ｎ、６２Ｎ内には裏面コンタクト電極６３Ｎ、６４Ｎが形成されていて、上記電極４５Ｎ、４６Ｎの裏面側に接続している。上記裏面コンタクト電極６３Ｎ、６４Ｎは、上記コンタクトホール６１Ｎ、６２Ｎ内に、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、銅（Ｃｕ）等の金属材料で埋め込まれて形成されている。
さらに、上記第１絶縁膜１１には第２絶縁膜１４が形成されている。この第２絶縁膜１４には、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成されている。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成されている。
上記第２絶縁膜１４には、上記裏面コンタクト電極６３Ｐ、６４Ｐに通じる配線溝６５Ｐ、６６Ｐが形成されている。この配線溝６５Ｐ、６６Ｐは上記裏面コンタクト電極６３Ｐ、６４Ｐに達している。上記配線溝６５Ｐ、６６Ｐ内には配線６７Ｐ、６８Ｐが形成されていて、上記裏面コンタクト電極６３Ｐ、６４Ｐに接続している。上記配線６７Ｐ、６８Ｐは、上記配線溝６５Ｐ、６６Ｐ内に、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）等の金属材料もしくはこれらの複合膜が埋め込まれて形成されている。
上記同様に、上記第２絶縁膜１４には、上記裏面コンタクト電極６３Ｎ、６４Ｎに通じる配線溝６５Ｎ、６６Ｎが形成されている。この配線溝６５Ｎ、６６Ｎは上記裏面コンタクト電極６３Ｎ、６４Ｎに達している。上記配線溝６５Ｎ、６６Ｎ内には配線６７Ｎ、６８Ｎが形成されていて、上記裏面コンタクト電極６３Ｎ、６４Ｎに接続している。上記配線６７Ｎ、６８Ｎは、上記配線溝６５Ｎ、６６Ｎ内に、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）等の金属材料もしくはこれらの複合膜が埋め込まれて形成されている。
以下、図示はしていないが、第Ｎ層（Ｎ≧２）の配線と、第Ｎ層の配線と第Ｎ−１層の配線を接続する第Ｎ−１の裏面コンタクト電極が形成されてもよい。すなわち、上記配線は多層配線で形成されてもよい。
上記半導体装置５では、裏面コンタクト電極６３Ｐ、６４Ｐ、６３Ｎ、６４Ｎは、それぞれ拡散層２５Ｐ、２６Ｐ、２５Ｎ、２６Ｎを通して、それぞれ電極４５Ｐ、４６Ｐ、４５Ｎ、４６Ｎに直接接続されている。このことから、例えば裏面コンタクト電極６３Ｐと拡散層２５Ｐとのコンタクト抵抗値が低減される。同様に、それぞれの裏面コンタクト電極６４Ｐ、６３Ｎ、６４Ｎと、拡散層２６Ｐ、２５Ｎ、２６Ｎとのコンタクト抵抗値が低減される。すなわち、拡散層２５Ｐ、２６Ｐ、２５Ｎ、２６Ｎの表面にそれぞれ形成された電極４５Ｐ、４６Ｐ、４５Ｎ、４６Ｎに表面側から接続された場合の表面コンタクト電極（図示せず）とのコンタクト抵抗値と同等になる。
これによって、従来、ゲート電極２２Ｐ、２２Ｎ側に形成されていたコンタクト電極を形成しなくてすむので、ゲート電極２２Ｐ、２２Ｎと裏面コンタクト電極６３Ｐ、６４Ｐ、６３Ｎ、６４Ｎとの間の寄生容量が低減される。
また、素子の微細化に伴い、平面レイアウト上、ゲート電極２２Ｐ、２２Ｎとコンタクト電極との距離が縮小されても、ゲート電極２２Ｐ、２２Ｎと裏面コンタクト電極６３Ｐ、６４Ｐ、６３Ｎ、６４Ｎ間の確実な絶縁分離が可能となる。
さらに、裏面コンタクト電極６３Ｐ、６４Ｐ、６３Ｎ、６４Ｎのアスペクト比が小さいため、コンタクト電極の微細化が容易となる。
さらに、移動度（モビリィティ）を向上させるためのいわゆるストレスライナー膜（図示せず）をトランジスタ上に設けても、そのストレスライナー膜がコンタクト電極で切断されることがないため、ストレスライナー膜のストレス効果の損失が少ない。ストレスライナー膜（ＣＳＩＬ：Channel Stressinduced Liner）は、通常、引張応力（Tensile）か圧縮応力（Compressive）を有する窒化シリコン膜で形成されている。
＜２．第２の実施の形態＞
［半導体装置の構成の第６例］
本発明の第２実施の形態に係る半導体装置の構成の第６例を、図５の概略構成断面図によって説明する。図５では、基板１０の裏面側にメモリ素子としてキャパシタを形成した一例を示す。
図５に示すように、基板１０は、第１絶縁膜１１上に半導体領域１２が形成されているものである。上記第１絶縁膜１１は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成されている。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成されている。また、上記半導体領域１２は、例えばシリコン層で形成されている。
上記半導体領域１２には、記憶素子部１５と論理素子部１６を分離する素子分離領域１３が形成されている。この素子分離領域１３は、例えばＳＴＩ（Shallow Trench Isolation）構造であり、上記半導体領域１２に形成された素子分離溝に酸化シリコンを埋め込んで形成されている。
上記記憶素子部１５の上記半導体領域１２には第１電界効果トランジスタＴｒ１が形成され、上記論理素子部１６の上記半導体領域１２には第２電界効果トランジスタＴｒ２が形成されている。
上記第１電界効果トランジスタＴｒ１は、上記半導体領域１２の表面にゲート絶縁膜２１Ｍを介して上記ゲート電極２２Ｍが形成されている。このゲート電極２２Ｍの両側の上記半導体領域１２にソース・ドレイン領域となる拡散層２５Ｍ、２６Ｍが形成されている。さらに、拡散層２５Ｍ、２６Ｍの表面には、低抵抗部２７Ｍ、２８Ｍが形成されている。したがって、上記拡散層２５Ｍ、２６Ｍ間の上記半導体領域１２の部分が、上記第１電界効果トランジスタＴｒ１のチャネル領域となる。
上記ゲート絶縁膜２１Ｍ、上記ゲート電極２２Ｍ、低抵抗部２７Ｍ、２８Ｍ等は、前記半導体装置１のゲート絶縁膜、ゲート電極、低抵抗部と同様な材料で形成されている。
上記第２電界効果トランジスタＴｒ２は、上記半導体領域１２の上記表面にゲート絶縁膜２１Ｌを介して上記ゲート電極２２Ｌが形成されている。このゲート電極２２Ｌの両側の上記半導体領域１２にソース・ドレイン領域となる拡散層２５Ｌ、２６Ｌが形成されている。したがって、上記拡散層２５Ｌ、２６Ｌ間の上記半導体領域１２の部分が、上記第２電界効果トランジスタＴｒ２のチャネル領域となる。
上記ゲート絶縁膜２１Ｌ、上記ゲート電極２２Ｌ、低抵抗部２７Ｌ、２８Ｌは、前記半導体装置１のゲート絶縁膜、ゲート電極、低抵抗部と同様な材料で形成されている。
また、上記半導体領域１２の表面には、上記第１電界効果トランジスタＴｒ１、第２電界効果トランジスタＴｒ２を被覆する層間絶縁膜４１が形成されている。この層間絶縁膜４１は、例えば数百ｎｍの厚さもしくはそれよりも厚い厚さに形成され、その表面は平坦化されている。
さらに、上記層間絶縁膜４１上に支持基板５１が形成されている。
さらに、上記第１絶縁膜１１には、上記拡散層２６Ｍに接続する裏面コンタクト電極６４Ｍが形成されている。さらに上記裏面コンタクト電極６４Ｍに接続するメモリ素子として、例えばキャパシタ２１１が形成されている。
上記キャパシタ２１１は、第１電極２１２と、第１電極２１２表面にキャパシタ絶縁膜２１３を介して形成された第２電極２１４とからなる。
そして、上記拡散層２６Ｍと上記第１電極２１２とが、上記第１絶縁膜１１、拡散層２６Ｍを貫通して低抵抗部２８Ｍの裏面側に接続する裏面コンタクト電極６４Ｍによって電気的に接続されている。
さらに、上記第１絶縁膜１１上には上記キャパシタ２１１を被覆する第２絶縁膜１４が形成されている。
上記半導体装置６では、ロジックデバイスにキャパシタ２１１を搭載する場合、従来、表面側に形成していたキャパシタ２１１を裏面側に配置することが可能になる。このため、微細ルールを適用することができ、大容量のメモリを形成することが容易になる。
また、キャパシタ２１１とアクセストランジスタとなる第１電界効果トランジスタＴｒ１との接続を浅い裏面コンタクト電極６４Ｍで接続することが可能になるので、コンタクト抵抗の低減、ＭＯＳＦＥＴ性能の向上、コンタクト電極歩留まり向上が図れる。
［半導体装置の構成の第７例］
次に、本発明の第２実施の形態に係る半導体装置の構成の第７例を、図６の概略構成断面図によって説明する。図６では、基板１０の裏面側にメモリ素子として抵抗変化記憶素子を形成した一例を示す。
図６に示すように、基板１０は、第１絶縁膜１１上に半導体領域１２が形成されているものである。上記第１絶縁膜１１は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成されている。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成されている。また、上記半導体領域１２は、例えばシリコン層で形成されている。
上記半導体領域１２には、記憶素子部１５と論理素子部１６を分離する素子分離領域１３が形成されている。この素子分離領域１３は、例えばＳＴＩ（Shallow Trench Isolation）構造であり、上記半導体領域１２に形成された素子分離溝に酸化シリコンを埋め込んで形成されている。
上記記憶素子部１５の上記半導体領域１２には一つの拡散層を共有する第１電界効果トランジスタＴｒ１と第２電界効果トランジスタＴｒ２が隣接して形成され、上記論理素子部１６の上記半導体領域１２には第３電界効果トランジスタＴｒ３が形成されている。
上記第１、第２電界効果トランジスタＴｒ１、Ｔｒ２は、上記半導体領域１２の表面に、それぞれゲート絶縁膜２１Ｍを介して上記ゲート電極２２Ｍが形成されている。このゲート電極２２Ｍの両側の上記半導体領域１２にソース・ドレイン領域となる拡散層２５Ｍ、２６Ｍが形成されている。この拡散層２６Ｍが共有されている。さらに、拡散層２５Ｍ、２６Ｍの表面には、低抵抗部２７Ｍ、２８Ｍが形成されている。したがって、一方（図面左側）の上記拡散層２５Ｍ、２６Ｍ間の半導体領域１２が上記第１電界効果トランジスタＴｒ１のチャネル領域となる。また他方（図面右側）の上記拡散層２５Ｍ、２６Ｍ間の半導体領域１２が上記第２電界効果トランジスタＴｒ２のチャネル領域となる。
上記ゲート絶縁膜２１Ｍ、上記ゲート電極２２Ｍ、低抵抗部２７Ｍ、２８Ｍ等は、前記半導体装置１のゲート絶縁膜、ゲート電極、低抵抗部と同様な材料で形成されている。
上記第３電界効果トランジスタＴｒ３は、上記半導体領域１２の上記表面にゲート絶縁膜２１Ｌを介して上記ゲート電極２２Ｌが形成されている。このゲート電極２２Ｌの両側の上記半導体領域１２にソース・ドレイン領域となる拡散層２５Ｌ、２６Ｌが形成されている。さらに、拡散層２５Ｌ、２６Ｌの表面には、低抵抗部２７Ｌ、２８Ｌが形成されている。したがって、上記拡散層２５Ｌ、２６Ｌ間の上記半導体領域１２の部分が、上記第３電界効果トランジスタＴｒ３のチャネル領域となる。
上記ゲート絶縁膜２１Ｌ、上記ゲート電極２２Ｌ、低抵抗部２７Ｌ、２８Ｌは、前記半導体装置１のゲート絶縁膜、ゲート電極、低抵抗部と同様な材料で形成されている。
また、上記半導体領域１２の表面には、上記第１電界効果トランジスタＴｒ１、第２電界効果トランジスタＴｒ２、第３電界効果トランジスタＴｒ３等を被覆する層間絶縁膜４１が形成されている。この層間絶縁膜４１は、例えば数百ｎｍの厚さもしくはそれよりも厚い厚さに形成され、その表面は平坦化されている。
さらに、上記層間絶縁膜４１上に支持基板５１が形成されている。
さらに、上記第１絶縁膜１１には、上記各拡散層２５Ｍに接続する裏面コンタクト電極６３Ｍが形成されている。さらに各裏面コンタクト電極６３Ｍに接続する抵抗変化記憶素子２２１が形成されている。
上記抵抗変化記憶素子２２１は、第１電極２２２と記憶層２２３とイオン源層２２４と第２電極２２５とを積層したものからなる。
上記第１電極２２２および上記第２電極２２５は、例えば、白金（Ｐｔ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、銅（Ｃｕ）等で形成されている。
上記記憶層（抵抗変化膜）２２３は、金属酸化物で形成されている。上記金属酸化物としては、例えば、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物、ニッケル酸化物、コバルト酸化物、チタン酸化物、ハフニウム酸化物、ジルコニウム酸化物、ガドリウム酸化物等、もしくはそれらの混合材料で形成されている。上記記憶層２２３は、薄いほうが好ましく、２ｎｍ以下、好ましくは１ｎｍ以下、より好ましくは０．５ｎｍ以下の膜厚に形成される。
上記イオン源層２２４は、例えば、銅（Ｃｕ）、銀（Ａｇ）亜鉛（Ｚｎ）の少なくともいずれか、さらに、テルル（Ｔｅ）、セレン（Ｓｅ）、イオウ（Ｓ）のカルコゲナイド元素の少なくともいずれかを含む。例えば、ＣｕＴｅ、ＧｅＳｂＴｅ、ＣｕＧｅＴｅ、ＡｇＧｅＴｅ、ＡｇＴｅ、ＺｎＴe、ＺｎＧｅＴｅ、ＣｕＳ、ＣｕＧｅＳ、ＣｕＳｅ、ＣｕＧｅＳｅ等が挙げられる。さらに、ホウ素（Ｂ）もしくは希土類元素もしくはシリコン（Ｓｉ）が含有されていてもよい。
したがって、上記イオン源層２２４には、Ｃｕ、Ａｇ、Ｚｎの少なくともいずれかの元素が含まれている。すなわち、上記イオン源層２２４は、Ｃｕ、Ａｇ、Ｚｎの少なくとも１種のイオンを上記記憶層２２３に供給する、もしくは上記記憶層２２３に供給された上記イオンを受け入れる層である。
そして、例えば上記拡散層２５Ｍと上記第１電極２２２とが、上記第１絶縁膜１１、拡散層２５Ｍを貫通して低抵抗部２７Ｍの裏面側に接続する裏面コンタクト電極６３Ｍによって電気的に接続されている。
図面では、上記第２電極２２５を配線としても用いている。このため、第１電極２２２と記憶層２２３とイオン源層２２４を埋め込むように第２絶縁膜１４が形成されていて、上記第２電極２２５は、上記イオン源層２２４に接続して、上記第２絶縁膜１４上に配設されている。
また、第１電界効果トランジスタＴｒ１の拡散層２６Ｍにはコンタクト電極２２６が接続され、第３電界効果トランジスタＴｒ３の拡散層２６Ｌにはコンタクト電極２２７が接続されている。各コンタクト電極２２６、コンタクト電極２２７は配線２２８によって接続されている。よって、第１電界効果トランジスタＴｒ１の拡散層２６Ｍと、第３電界効果トランジスタＴｒ３の拡散層２６Ｌとは電気的に接続されている。さらに、第３電界効果トランジスタＴｒ３の拡散層２５Ｌにはコンタクト電極および配線を複数層（図面では３層）に積層させた多層配線部２２９が接続されている。
上記半導体装置７では、ロジックデバイスに抵抗変化記憶素子２２１を搭載する場合、従来、最上層配線の上に形成していた抵抗変化記憶素子２２１を裏面側に配置することが可能になる。このため、微細ルールを適用することができ、大容量のメモリを形成することが容易になる。
また、抵抗変化記憶素子２２１とアクセストランジスタとなる第１、第２電界効果トランジスタＴｒ１、Ｔｒ２との接続を浅い裏面コンタクト電極６３Ｍで接続することが可能になる。これによって、コンタクト抵抗の低減、ＭＯＳＦＥＴ性能の向上、コンタクト電極歩留まり向上が図れる。
［半導体装置の構成の第８例］
次に、本発明の第２実施の形態に係る半導体装置の構成の第８例を、図７の概略構成断面図によって説明する。図７では、基板１０の裏面側にメモリ素子として磁気抵抗記憶素子を形成した一例を示す。
図７に示すように、基板１０は、第１絶縁膜１１上に半導体領域１２が形成されているものである。上記第１絶縁膜１１は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成されている。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成されている。また、上記半導体領域１２は、例えばシリコン層で形成されている。
上記半導体領域１２には、記憶素子部１５と論理素子部１６を分離する素子分離領域１３が形成されている。この素子分離領域１３は、例えばＳＴＩ（Shallow Trench Isolation）構造であり、上記半導体領域１２に形成された素子分離溝に酸化シリコンを埋め込んで形成されている。
上記記憶素子部１５の上記半導体領域１２には一つの拡散層を共有する第１電界効果トランジスタＴｒ１と第２電界効果トランジスタＴｒ２が隣接して形成され、上記論理素子部１６の上記半導体領域１２には第３電界効果トランジスタＴｒ３が形成されている。
上記第１、第２電界効果トランジスタＴｒ１、Ｔｒ２は、上記半導体領域１２の表面に、それぞれゲート絶縁膜２１Ｍを介して上記ゲート電極２２Ｍが形成されている。このゲート電極２２Ｍの両側の上記半導体領域１２にソース・ドレイン領域となる拡散層２５Ｍ、２６Ｍが形成されている。この拡散層２６Ｍが共有されている。さらに、拡散層２５Ｍ、２６Ｍの表面には、低抵抗部２７Ｍ、２８Ｍが形成されている。したがって、一方（図面左側）の上記拡散層２５Ｍ、２６Ｍ間の半導体領域１２が上記第１電界効果トランジスタＴｒ１のチャネル領域となる。また他方（図面右側）の上記拡散層２５Ｍ、２６Ｍ間の半導体領域１２が上記第２電界効果トランジスタＴｒ２のチャネル領域となる。
上記ゲート絶縁膜２１Ｍ、上記ゲート電極２２Ｍ、低抵抗部２７Ｍ、２８Ｍ等は、前記半導体装置１のゲート絶縁膜、ゲート電極、低抵抗部と同様な材料で形成されている。
上記第３電界効果トランジスタＴｒ３は、上記半導体領域１２の上記表面にゲート絶縁膜２１Ｌを介して上記ゲート電極２２Ｌが形成されている。このゲート電極２２Ｌの両側の上記半導体領域１２にソース・ドレイン領域となる拡散層２５Ｌ、２６Ｌが形成されている。さらに、拡散層２５Ｌ、２６Ｌの表面には、低抵抗部２７Ｌ、２８Ｌが形成されている。したがって、上記拡散層２５Ｌ、２６Ｌ間の上記半導体領域１２の部分が、上記第３電界効果トランジスタＴｒ３のチャネル領域となる。
上記ゲート絶縁膜２１Ｌ、上記ゲート電極２２Ｌ、低抵抗部２７Ｌ、２８Ｌは、前記半導体装置１のゲート絶縁膜、ゲート電極、低抵抗部と同様な材料で形成されている。
また、上記半導体領域１２の表面には、上記第１電界効果トランジスタＴｒ１、第２電界効果トランジスタＴｒ２、第３電界効果トランジスタＴｒ３等を被覆する層間絶縁膜４１が形成されている。この層間絶縁膜４１は、例えば数百ｎｍの厚さもしくはそれよりも厚い厚さに形成され、その表面は平坦化されている。
さらに、上記層間絶縁膜４１上に支持基板５１が形成されている。
さらに、上記第１絶縁膜１１および上記拡散層２５Ｍを貫通して上記低抵抗部２７Ｍの裏面側に接続する裏面コンタクト電極６３Ｍが形成されている。さらに上記裏面コンタクト電極６３Ｍに接続する配線２３５と、この配線２３５に接続するコンタクト電極２３６が形成されている。
上記配線２３５と同一層で書き込み線２３７が形成されている。この書き込み線２３７は、これに電流を流すことで磁界を発生させ、後述するＭＴＪ膜２３３の自由層（Free Layer）の磁化を反転させる働きを持つ。上記書き込み線２３７は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タンタル（ＴａＮ）等で形成されている。
上記書き込み線２３７上に第２絶縁膜１４を介して磁気抵抗記憶素子２３１が形成されている。
上記磁気抵抗記憶素子２３１は、第１電極２３２とＭＴＪ膜２３３と第２電極２３４とを積層したものからなり、上記第１電極２３２が上記コンタクト電極２３６に接続されている。
上記第１電極２３２は、例えば、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、白金（Ｐｔ）等で形成されている。また上記第２電極２３４は、例えば、白金（Ｐｔ）で形成されている。
上記ＭＴＪは、Magnetic Tunnel Junctionの略であり、磁気トンネル接合を意味する。上記ＭＴＪ膜２３３は、固定層（Pinning Layer）とトンネル絶縁膜（Tunnel絶縁膜）と自由層（Free Layer）の積層構造で形成されている。上記固定層は、例えば、コバルト（Ｃｏ）、コバルト鉄ホウ素（ＣＦｅＢ）等で形成されている。上記トンネル絶縁膜は、例えば、酸化アルミニウム、酸化マグネシウム等の酸化膜で形成されている。また上記自由層は、例えば、ニッケル鉄（ＮｉＦｅ）とルテニウム（Ｒｕ）とニッケル鉄（ＮｉＦｅ）の積層膜、コバルト鉄（ＣｏＦｅ）等で形成されている。
さらに、上記磁気抵抗記憶素子２３１を埋め込むように第３絶縁膜１７が形成されていている。この第３絶縁膜１７には、上記磁気抵抗記憶素子２３１の上記第２電極２３４に接続し、かつ上記書き込み線２３７と直交する方向に上記ビット線（もしくは電源線）２３８が配設されている。
また、第１電界効果トランジスタＴｒ１の拡散層２６Ｍにはコンタクト電極２２６が接続され、第３電界効果トランジスタＴｒ３の拡散層２６Ｌにはコンタクト電極２２７が接続されている。各コンタクト電極２２６、コンタクト電極２２７は配線２２８によって接続されている。よって、第１電界効果トランジスタＴｒ１の拡散層２６Ｍと、第３電界効果トランジスタＴｒ３の拡散層２６Ｌとは電気的に接続されている。さらに、第３電界効果トランジスタＴｒ３の拡散層２５Ｌにはコンタクト電極および配線を複数層（図面では３層）に積層させた多層配線部２２９が接続されている。
上記半導体装置８では、ロジックデバイスに磁気抵抗記憶素子２３１を搭載する場合、従来、最上層配線の上に形成していた磁気抵抗記憶素子２３１を裏面側に配置することが可能になる。このため、微細ルールを適用することができ、大容量のメモリを形成することが容易になる。
また、磁気抵抗記憶素子２３１とアクセストランジスタとなる第１電界効果トランジスタＴｒ１との接続を浅い裏面コンタクト電極６３Ｍで接続することが可能になるので、コンタクト抵抗の低減、ＭＯＳＦＥＴ性能の向上、コンタクト電極歩留まり向上が図れる。
［半導体装置の構成の第９例］
次に、本発明の第２実施の形態に係る半導体装置の構成の第９例を、図８の概略構成断面図によって説明する。図８では、基板１０の裏面側にメモリ素子として抵抗変化記憶素子を形成した一例を示す。
図８に示すように、基板１０は、第１絶縁膜１１上に半導体領域１２が形成されているものである。上記第１絶縁膜１１は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成されている。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成されている。また、上記半導体領域１２は、例えばシリコン層で形成されている。
上記半導体領域１２には、記憶素子部１５と論理素子部１６を分離する素子分離領域１３が形成されている。この素子分離領域１３は、例えばＳＴＩ（Shallow Trench Isolation）構造であり、上記半導体領域１２に形成された素子分離溝に酸化シリコンを埋め込んで形成されている。
上記記憶素子部１５の上記半導体領域１２には一つの拡散層を共有する第１電界効果トランジスタＴｒ１と第２電界効果トランジスタＴｒ２が隣接して形成され、上記論理素子部１６の上記半導体領域１２には第３電界効果トランジスタＴｒ３が形成されている。
上記第１、第２電界効果トランジスタＴｒ１、Ｔｒ２は、上記半導体領域１２の表面に、それぞれゲート絶縁膜２１Ｍを介して上記ゲート電極２２Ｍが形成されている。このゲート電極２２Ｍの両側の上記半導体領域１２にソース・ドレイン領域となる拡散層２５Ｍ、２６Ｍが形成されている。この拡散層２６Ｍが共有されている。さらに、拡散層２５Ｍ、２６Ｍの表面には、低抵抗部２７Ｍ、２８Ｍが形成されている。したがって、一方（図面左側）の上記拡散層２５Ｍ、２６Ｍ間の半導体領域１２が上記第１電界効果トランジスタＴｒ１のチャネル領域となる。また他方（図面右側）の上記拡散層２５Ｍ、２６Ｍ間の半導体領域１２が上記第２電界効果トランジスタＴｒ２のチャネル領域となる。
上記ゲート絶縁膜２１Ｍ、上記ゲート電極２２Ｍ、低抵抗部２７Ｍ、２８Ｍ等は、前記半導体装置１のゲート絶縁膜、ゲート電極、低抵抗部と同様な材料で形成されている。
上記第３電界効果トランジスタＴｒ３は、上記半導体領域１２の上記表面にゲート絶縁膜２１Ｌを介して上記ゲート電極２２Ｌが形成されている。このゲート電極２２Ｌの両側の上記半導体領域１２にソース・ドレイン領域となる拡散層２５Ｌ、２６Ｌが形成されている。さらに、拡散層２５Ｌ、２６Ｌの表面には、低抵抗部２７Ｌ、２８Ｌが形成されている。したがって、上記拡散層２５Ｌ、２６Ｌ間の上記半導体領域１２の部分が、上記第３電界効果トランジスタＴｒ３のチャネル領域となる。
上記ゲート絶縁膜２１Ｌ、上記ゲート電極２２Ｌ、低抵抗部２７Ｌ、２８Ｌは、前記半導体装置１のゲート絶縁膜、ゲート電極、低抵抗部と同様な材料で形成されている。
また、上記半導体領域１２の表面には、上記第１電界効果トランジスタＴｒ１、第２電界効果トランジスタＴｒ２、第３電界効果トランジスタＴｒ３等を被覆する層間絶縁膜４１が形成されている。この層間絶縁膜４１は、例えば数百ｎｍの厚さもしくはそれよりも厚い厚さに形成され、その表面は平坦化されている。
さらに、上記層間絶縁膜４１上に支持基板５１が形成されている。
さらに、上記第１絶縁膜１１には、上記拡散層２６Ｍに接続する裏面コンタクト電極６３Ｍが形成されている。さらに上記裏面コンタクト電極６３Ｍに接続する強誘電体記憶素子２４１が形成されている。
上記強誘電体記憶素子２４１は、第１電極２４２と強誘電体膜２４３と第２電極２４４とを積層したものからなる。
上記裏面コンタクト電極６３Ｍ側の上記第１電極２４２には、例えば白金（Ｐｔ）を用いる。
上記強誘電体膜２４３には、チタン酸ジルコン酸鉛（ＰＺＴ：Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）、タンタル酸ストロンチウムビスマス（ＳＢＴ：ＳｒＢｉ2Ｔａ2Ｏ9）、チタン酸ビスマスランタン（ＢＬＴ：（Ｂｉ，Ｌａ）４Ｔｉ3Ｏ12）等を用いる。
上記第２電極２４４には、例えば、酸化イリジウム（ＩｒＯ2）を用いる。
上記各材料は一例であって、適宜、偏光することが可能である。
そして、例えば上記拡散層２５Ｍと上記第１電極２２２とが、上記第１絶縁膜１１、拡散層２５Ｍを貫通して低抵抗部２７Ｍの裏面側に接続する裏面コンタクト電極６３Ｍによって電気的に接続されている。
さらに上記強誘電体記憶素子２４１を埋め込むように第２絶縁膜１４が形成されていて、上記第２電極２２４は、上記強誘電体記憶素子２４１に接続する、上記コンタクト電極２４５が形成されている。さらに、第２絶縁膜１４には上記コンタクト電極２４５に接続する配線２４６が形成されている。
また、第１電界効果トランジスタＴｒ１の拡散層２６Ｍにはコンタクト電極２２６が接続され、第３電界効果トランジスタＴｒ３の拡散層２６Ｌにはコンタクト電極２２７が接続されている。各コンタクト電極２２６、コンタクト電極２２７は配線２２８によって接続されている。よって、第１電界効果トランジスタＴｒ１の拡散層２６Ｍと、第３電界効果トランジスタＴｒ３の拡散層２６Ｌとは電気的に接続されている。さらに、第３電界効果トランジスタＴｒ３の拡散層２５Ｌにはコンタクト電極および配線を複数層（図面では３層）に積層させた多層配線部２２９が接続されている。
上記半導体装置９では、ロジックデバイスに強誘電体記憶素子２４１を搭載する場合、従来、最上層配線の上に形成していた強誘電体記憶素子２４１を裏面側に配置することが可能になる。このため、微細ルールを適用することができ、大容量のメモリを形成することが容易になる。
また、強誘電体記憶素子２４１とアクセストランジスタとなる第１電界効果トランジスタＴｒ１との接続を浅い裏面コンタクト電極６３Ｍで接続することが可能になるので、コンタクト抵抗の低減、ＭＯＳＦＥＴ性能の向上、コンタクト電極歩留まり向上が図れる。
＜３．第３の実施の形態＞
［半導体装置の製造方法の第１例］
本発明の第３実施の形態に係る半導体装置の製造方法の第１例を、図９〜図１１の製造工程断面図によって説明する。この製造方法は、前記第１実施の形態の第１例の製造方法である。
図９に示すように、第１支持基板３１１上に絶縁層３１２を介してシリコン層３１３（半導体領域１２に相当）が形成されているＳＯＩ基板３１０を用いる。
通常のトランジスタ形成プロセスによって、ＰチャネルトランジスタとＮチャネルトランジスタを形成する。
まず、上記半導体領域１２にＰチャネルトランジスタ形成領域とＮチャネルトランジスタ形成領域を分離する素子分離領域１３を形成する。
次に、上記半導体領域１２上にゲート絶縁膜２１（２１Ｐ、２１Ｎ）を介してゲート電極２２（２２Ｐ、２２Ｎ）を形成する。なお、ゲート絶縁膜２１Ｐ、２１Ｎの膜厚を変えて形成する場合には、別々のプロセスによってゲート絶縁膜を形成する。このゲート絶縁膜２１の形成方法は、例えば、熱酸化、プラズマ酸化、プラズマ窒化法で形成された熱酸化窒化膜や有機金属化学気相成長（ＭＯＣＶＤ）法、原子層蒸着（ＡＬＤ）法による。ＭＯＣＶＤはmetal-organic chemical vapor deposition略である。ＡＬＤはAtomic Layer Depositionの略である。
上記ゲート絶縁膜２１は、例えば酸化ハフニウム（ＨｆＯ2）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ジルコニウム（ＺｒＯ2）、窒化ジルコニウムシリケート（ＺｒＳｉＯＮ）等のいわゆる高誘電率（Ｈｉｇｈ−ｋ）膜で形成されている。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成される。
上記ゲート電極２２は、例えばポリシリコンで形成される。もしくは、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣ）、タングステン（Ｗ）等で形成されている。
次いで、図示はしていないが、ＬＤＤ（Lightly Doped Drain ）領域を形成してもよい。この場合、Ｐチャネルトランジスタ形成領域のＬＤＤ領域を形成する場合、Ｎチャネルトランジスタ形成領域をレジスト等でマスクして、例えばイオン注入によりＰチャネルトランジスタのＬＤＤ領域を形成する。その後、このイオン注入で用いた上記マスクを除去する。次に、Ｎチャネルトランジスタ形成領域のＬＤＤ領域を形成する場合、Ｐチャネルトランジスタ形成領域をレジスト等でマスクして、例えばイオン注入によりＮチャネルトランジスタのＬＤＤ領域を形成する。その後、このイオン注入で用いた上記マスクを除去する。上記ＬＤＤ領域はどちらを先に形成してもよい。
次に、上記ゲート電極２２の側壁にサイドウォール２３（２３Ｐ、２３Ｎ）、２４（２４Ｐ、２４Ｎ）を形成する。通常、サイドウォールはゲート電極２２の側壁を囲むように形成されるので、上記サイドウォール２３、２４は連続した状態に形成されている。上記サイドウォール２３、２４は、例えば酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）等で形成される。もしくは、これらの複合膜で形成されている。
次に、Ｎチャネルトランジスタ形成領域をレジスト等でマスクして、例えばＰ型不純物のイオン注入によりＰチャネルトランジスタの拡散層２５（２５Ｐ）、２６（２６Ｐ）を形成する。その後、このイオン注入で用いた上記マスクを除去する。次に、Ｐチャネルトランジスタ形成領域をレジスト等でマスクして、例えばＮ型不純物のイオン注入によりＮチャネルトランジスタの拡散層２５（２５Ｎ）、２６（２６Ｎ）を形成する。その後、このイオン注入で用いた上記マスクを除去する。
次に、通常のシリサイド化プロセスによって、上記拡散層２５、２６の表面にこの拡散層２５、２６よりも抵抗が低い低抵抗部２７、２８をシリサイド層で形成する。なお、シリサイド層はシリコン層にイオン注入により形成された拡散層よりも抵抗が低いことは周知である。上記シリサイド層は、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の金属シリサイドで形成される。
また、上記ゲート電極２２がポリシリコンで形成されている場合には、上記低抵抗部２７、２８と同時に、上記ゲート電極２２上部にも低抵抗部２９（２９Ｐ、２９Ｎ）が形成される。
このようにして、Ｐチャネルトランジスタ１ＰとＮチャネルトランジスタ１Ｎとを有する半導体装置１を形成する。
次に、図１０に示すように、上記半導体領域１２上に、上記半導体装置１を被覆する層間絶縁膜４１を形成する。この層間絶縁膜４１は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成される。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成される。その後、上記層間絶縁膜４１の表面を平坦化する。
次に、上記層間絶縁膜４１上に支持基板５１を張り合わせて形成する。この支持基板５１には、例えばシリコン基板、ガラス基板、プラスチック基板等を用いる。
次に、図１１に示すように、上記半導体領域１２の裏面側に第１絶縁膜１１を形成する。このようにして、第１絶縁膜１１上に半導体領域１２が形成されている基板１０を形成する。上記第１絶縁膜１１は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成される。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成される。
次に、通常のリソグラフィー技術とエッチング技術によって、上記第１絶縁膜１１に、上記拡散層２５Ｐ、２６Ｐに通じるコンタクトホール６１Ｐ、６２Ｐを形成する。このコンタクトホール６１Ｐ、６２Ｐは、上記拡散層２５Ｐ、２６Ｐを貫通して、上記低抵抗部２７Ｐ、２８Ｐの裏面側に達する。
同時に、上記第１絶縁膜１１に、上記拡散層２５Ｎ、２６Ｎに通じるコンタクトホール６１Ｎ、６２Ｎを形成する。このコンタクトホール６１Ｎ、６２Ｎは、上記拡散層２５Ｎ、２６Ｎを貫通して、上記低抵抗部２７Ｎ、２８Ｎの裏面側に達する。
次に、上記コンタクトホール６１Ｐ、６２Ｐ内に、上記低抵抗部２７Ｐ、２８Ｐの裏面側に接続する裏面コンタクト電極６３Ｐ、６４Ｐを形成する。同時に、上記コンタクトホール６１Ｎ、６２Ｎ内に、上記低抵抗部２７Ｎ、２８Ｎの裏面側に接続する裏面コンタクト電極６３Ｎ、６４Ｎを形成する。上記裏面コンタクト電極６３Ｐ、６４Ｐ、裏面コンタクト電極６３Ｎ、６４Ｎは、上記コンタクトホール６１Ｐ、６２Ｐ、上記コンタクトホール６１Ｎ、６２Ｎ内に金属材料を埋め込んで形成する。この金属材料には、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、銅（Ｃｕ）等が挙げられる。
次に、上記第１絶縁膜１１に第２絶縁膜１４を形成する。この第２絶縁膜１４は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成される。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成される。
次に、通常のリソグラフィー技術とエッチング技術によって、上記第２絶縁膜１４に、上記裏面コンタクト電極６３Ｐ、６４Ｐに通じる配線溝６５Ｐ、６６Ｐを形成する。この配線溝６５Ｐ、６６Ｐは上記裏面コンタクト電極６３Ｐ、６４Ｐに達する。同時に、上記第２絶縁膜１４に、上記裏面コンタクト電極６３Ｎ、６４Ｎに通じる配線溝６５Ｎ、６６Ｎを形成する。この配線溝６５Ｎ、６６Ｎは上記裏面コンタクト電極６３Ｎ、６４Ｎに達する。
次に、通常の配線形成プロセスによって、上記配線溝６５Ｐ、６６Ｐ内に上記裏面コンタクト電極６３Ｐ、６４Ｐに接続する配線６７Ｐ、６８Ｐを形成する。同時に、上記配線溝６５Ｎ、６６Ｎ内に上記裏面コンタクト電極６３Ｎ、６４Ｎに接続する配線６７Ｎ、６８Ｎを形成する。上記配線６７Ｐ、６８Ｐ、６７Ｎ、６８Ｎは、上記配線溝６５Ｐ、６６Ｐ、６５Ｎ、６６Ｎ内に金属材料もしくはこれらの複合膜を埋め込んで形成される。上記金属材料には、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）等が挙げられる。
以下、図示はしていないが、第Ｎ層（Ｎ≧２）の配線と、第Ｎ層の配線と第Ｎ−１層の配線を接続する第Ｎ−１の裏面コンタクト電極が形成されてもよい。すなわち、上記配線は多層配線で形成されてもよい。
上記半導体装置１の製造方法では、裏面コンタクト電極６３Ｐ、６４Ｐ、６３Ｎ、６４Ｎは、それぞれ拡散層２５Ｐ、２６Ｐ、２５Ｎ、２６Ｎを通して、それぞれ低抵抗部２７Ｐ、２８Ｐ、２７Ｎ、２８Ｎに直接接続される。これによって、裏面コンタクト電極６３Ｐと拡散層２５Ｐとのコンタクト抵抗値が低減される。同様に、それぞれの裏面コンタクト電極６４Ｐ、６３Ｎ、６４Ｎと、拡散層２６Ｐ、２５Ｎ、２６Ｎとのコンタクト抵抗値が低減される。すなわち、拡散層２５Ｐ、２６Ｐ、２５Ｎ、２６Ｎの表面にそれぞれ形成した低抵抗部２７Ｐ、２８Ｐ、２７Ｎ、２８Ｎに表面側から接続された場合の表面コンタクト電極（図示せず）とのコンタクト抵抗値と同等になる。
よって、従来、ゲート電極２２側に形成されていたコンタクト電極を形成しなくてすむので、ゲート電極２２と裏面コンタクト電極６３Ｐ、６４Ｐ、６３Ｎ、６４Ｎとの間の寄生容量が低減される。
また、素子の微細化に伴い、平面レイアウト上、ゲート電極２２とコンタクト電極との距離が縮小されても、ゲート電極２２と裏面コンタクト電極６３Ｐ、６４Ｐ、６３Ｎ、６４Ｎ間の確実な絶縁分離が可能となる。
さらに、裏面コンタクト電極６３Ｐ、６４Ｐ、６３Ｎ、６４Ｎのアスペクト比が小さいため、コンタクト電極の微細化が容易となる。
さらに、移動度（モビリィティ）を向上させるために、トランジスタ上にストレスライナー膜（図示せず）を形成しても、そのストレスライナー膜をコンタクト電極で切断することがないため、ストレスライナー膜のストレス効果の損失が少ない。ストレスライナー膜（ＣＳＩＬ：Channel Stressinduced Liner）は、通常、引張応力（Tensile）か圧縮応力（Compressive）を有する窒化シリコン膜で形成される。
［半導体装置の製造方法の第２例］
次に、本発明の第３実施の形態に係る半導体装置の製造方法の第２例を、図１２の製造工程断面図によって説明する。この第２例は、前記第１実施の形態の半導体装置の第２例の製造方法である。
図１２に示すように、ＳＯＩ基板のシリコン層を半導体領域１２に用いて、この半導体領域１２にトランジスタ形成領域を分離する素子分離領域１３を形成する。そして、通常のトランジスタ形成プロセスによって、半導体領域１２のトランジスタ形成領域に、第１トランジスタ１０１を、例えばＰチャネルトランジスタもしくはＮチャネルトランジスタで形成する。
具体的には、上記半導体領域１２のトランジスタ形成領域上にゲート絶縁膜２１を介してゲート電極２２を形成する。
上記ゲート絶縁膜２１は、例えば酸化ハフニウム（ＨｆＯ2）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ジルコニウム（ＺｒＯ2）、窒化ジルコニウムシリケート（ＺｒＳｉＯＮ）等のいわゆる高誘電率（Ｈｉｇｈ−ｋ）膜で形成される。もしくは熱酸化窒化膜と上記高誘電率膜との複合膜で形成される。
上記ゲート電極２２は、例えばポリシリコンで形成される。
次いで、上記ゲート電極２２の側壁にサイドウォール２３、２４を形成する。このサイドウォール２３、２４は、例えば酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）等で形成される。もしくは、これらの複合膜で形成されている。なお、サイドウォール２３、２４を形成する前に、上記ゲート電極２２の両側の上記半導体領域１２にＬＤＤ（Lightly Doped Drain ）領域を形成してもよい。
さらに、例えばイオン注入法によって、上記ゲート電極２２の両側の上記半導体領域１２に拡散層２５、２６を形成する。この拡散層２５、２６は、Ｐチャネルトランジスタの場合、Ｐ型不純物がイオン注入されて形成され、Ｎチャネルトランジスタの場合、Ｎ型フッ化炭素（ＣＦx）がイオン注入されて形成され、ソース・ドレイン領域となる。そして、上記拡散層２５、２６間の上記半導体領域１２がチャネル領域となる。
次に、通常のシリサイド化プロセスによって、上記拡散層２５、２６の表面に、この拡散層２５、２６よりも抵抗（電気抵抗）が低い低抵抗部２７、２８を、例えばシリサイドで形成する。このシリサイド層は、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の金属シリサイドで形成される。
同時に、上記ゲート電極２２上部にも低抵抗部２９が形成される。
上記のように、上記半導体領域１２に第１トランジスタ１０１を形成する。
また、上記素子分離領域１３上には、上記第１トランジスタ１０１と同様なプロセスによって、同時に第２トランジスタ１０２が形成され、素子分離領域１３上にその第２トランジスタ１０２のゲート電極１２２の一部が形成される。上記ゲート電極１２２はポリシリコンで形成される。このゲート電極１２２上部にも、上記低抵抗部２７、２８を形成すると同時に低抵抗部１２９が上記同様なシリサイド層で形成される。
このようにして、第１トランジスタ１０１と第２トランジスタ１０２とを有する半導体装置２が形成される。
次に、上記半導体領域１２上に、上記半導体装置２を被覆する層間絶縁膜４１を形成する。この層間絶縁膜４１は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成される。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成される。その後、上記層間絶縁膜４１の表面を平坦化する。
上記層間絶縁膜４１上に支持基板５１を張り合わせて形成する。この支持基板５１には、例えばシリコン基板、ガラス基板、プラスチック基板等を用いる。
次に、図示はしていないが、ＳＯＩ基板の第１支持基板と絶縁層を除去して、上記半導体領域１２の裏面側を露出させる。
次いで、上記半導体領域１２の裏面側に第１絶縁膜１１を形成する。このようにして、第１絶縁膜１１上に半導体領域１２が形成されている基板１０を形成する。上記第１絶縁膜１１は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成される。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成される。
次に、通常のリソグラフィー技術とエッチング技術によって、上記第１絶縁膜１１に、上記拡散層２５、２６に通じるコンタクトホール６１、６２を形成する。このコンタクトホール６１、６２は、上記拡散層２５、２６を貫通して、上記低抵抗部２７、２８の裏面側に達する。このうち、コンタクトホール６２は、さらに、ゲート電極２２の低抵抗部２９の裏面側に達する。次に、上記コンタクトホール６１、６２内に、上記低抵抗部２７、２８の裏面側に接続する裏面コンタクト電極６３、６４を形成する。このうち、裏面コンタクト電極６４は、上記拡散層２６の低抵抗部２８とともに、上記ゲート電極２２の低抵抗部２９にも接続する。上記裏面コンタクト電極６３、６４は、上記コンタクトホール６１、６２内に、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、銅（Ｃｕ）等の金属材料を埋め込んで形成する。
次に、上記第１絶縁膜１１に第２絶縁膜１４を形成する。この第２絶縁膜１４は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成される。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成される。
次に、通常のリソグラフィー技術とエッチング技術によって、上記第２絶縁膜１４に、上記裏面コンタクト電極６３、６４に達する配線溝６５、６６を形成する。
次に、通常の配線形成プロセスによって、上記配線溝６５、６６内に上記裏面コンタクト電極６３、６４に接続する配線６７、６８を形成する。上記配線６７、６８は、上記配線溝６５、６６内に、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）等の金属材料もしくはこれらの複合膜を埋め込んで形成される。
以下、図示はしていないが、第Ｎ層（Ｎ≧２）の配線と、第Ｎ層の配線と第Ｎ−１層の配線を接続する第Ｎ−１の裏面コンタクト電極が形成されてもよい。すなわち、上記配線は多層配線で形成されてもよい。
上記半導体装置２の製造方法では、いわゆるシェアドコンタクト電極構造を形成することができる。また、上記のようなシェアドコンタクト電極構造でも、前記半導体装置１の製造方法と同様なる作用効果が得られる。
［半導体装置の製造方法の第３例］
次に、本発明の第３実施の形態に係る半導体装置の製造方法の第３例を、図１３の製造工程断面図によって説明する。この第３例は、前記半導体装置の製造方法の第１例において、サイドウォールを形成した後、除去して、空間を形成する製造方法であり、前記第１実施の形態の半導体装置の第３例の製造方法である。
図１３（１）に示すように、前記半導体装置の製造方法の第１例と同様に、ＳＯＩ基板３１０の半導体領域１２にＰチャネルトランジスタ１ＰとＮチャネルトランジスタ１Ｎを形成する。
すなわち、半導体領域１２上にゲート絶縁膜２１（２１Ｐ、２１Ｎ）を介してゲート電極２２（２２Ｐ、２２Ｎ）が形成され、このゲート電極２２の側壁にサイドウォール２３、２４が形成されている。このサイドウォール２３、２４は、例えば酸化シリコン（ＳｉＯ2）、窒化シリコン、酸窒化シリコン等で形成される。もしくは、これらの複合膜で形成される。また、ゲート電極２２（２２Ｐ、２２Ｎ）の両側の半導体領域１２には、ソース・ドレイン領域となる拡散層２５（２５Ｐ、２５Ｎ）、２６（２６Ｐ、２６Ｎ）が形成されている。
さらに、通常のシリサイド化プロセスによって、上記拡散層２５、２６の表面にこの拡散層２５、２６よりも抵抗が低い低抵抗部２７、２８をシリサイド層で形成する。上記シリサイド層は、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の金属シリサイドで形成される。
また、図示はしていないが、上記ゲート電極２２がポリシリコンで形成されている場合には、上記低抵抗部２７、２８と同時に、上記ゲート電極２２上部にも低抵抗部（図示せず）が形成される。
次に、上記半導体領域１２上に、上記Ｐチャネルトランジスタ１Ｐと上記Ｎチャネルトランジスタ１Ｎを被覆する第１層間絶縁膜４２を形成する。その後、上記ゲート電極２２、サイドウォール２３、２４の上部が露出するように、上記第１層間絶縁膜４２の上部を研磨する。この研磨は、例えば化学的機械研磨による。
次に、図１３（２）に示すように、サイドウォール２３、２４（前記図１３（１）参照）を除去して、空間９１Ｐ、９２Ｐ、空間９１Ｎ、９２Ｎを形成する。なお、上記サイドウォール２３、２４が、例えば酸化シリコン膜と窒化シリコン膜の積層膜で形成される場合、そのうちの１種の膜のみを除去して、上記空間９１Ｐ、９２Ｐ、空間９１Ｎ、９２Ｎを形成してもよい。
次に、上記第１層間絶縁膜４２上に、上記空間９１Ｐ、９２Ｐ、空間９１Ｎ、９２Ｎを埋め込むことなく第２層間絶縁膜４３を形成する。この第２層間絶縁膜４３は、例えば、窒化シリコン、酸化シリコン、炭化酸化シリコン、窒化炭化酸化シリコン等、もしくはこれらの複合膜で形成される。
このようにして、上記第１層間絶縁膜４２と上記第２層間絶縁膜４３とで層間絶縁膜４１が形成される。さらに層間絶縁膜４１じょうに支持基板５１が張り合わされて形成される。
その後の製造工程は、前記半導体装置の製造方法の第１例によって説明したのと同様である。
上記半導体装置３の製造方法では、ゲート電極２２Ｐの側部に空間９１Ｐ、９２Ｐを形成し、ゲート電極２２Ｎの側部に空間９１Ｎ、９２Ｎを形成することが可能となるので、寄生容量をさらに低減することが可能となる。また、前記半導体装置１の製造方法と同様なる作用効果が得られる。
［半導体装置の製造方法の第４例］
次に、本発明の第３実施の形態に係る半導体装置の製造方法の第４例を説明する。
半導体装置の製造方法の第４例は、前記図１３（１）に示すように、上記空間９１Ｐ、９２Ｐ、空間９１Ｎ、９２Ｎを形成した後、その空間９１Ｐ、９２Ｐ、空間９１Ｎ、９２Ｎを、例えば酸化シリコンよりも誘電率の低い低誘電率膜で埋め込む。その低誘電率膜としては、例えば、層間絶縁膜に用いられるポリアリールエーテル、ポリパラキシリレン、ポリアリールエーテルやフッ化ポリアリールエーテルのような低誘電率有機膜を用いることができる。また炭化酸化シリコン（ＳｉＯＣ）膜、メチルシルセスキオキサン（ＭＳＱ）やハイドロシルセスキオキサン（ＨＳＱ）、多孔質（ポーラス）膜、フッ化酸化シリコン（ＳｉＯＦ）等の絶縁膜を用いることができる。
その後は、前記半導体装置の製造方法の第３例と同様に、上記第２層間絶縁膜４３を形成する工程以降を行えばよい。
このように、サイドウォール２３Ｐ、２４Ｐ、サイドウォール２３Ｎ、２４Ｎを低誘電率膜で形成したことで、空間９１Ｐ、９２Ｐ、空間９１Ｎ、９２Ｎが埋め込まれるので、構造的に強固になるとともに寄生容量を低減することが可能となる。
または、前記半導体装置の製造方法の第１例において、サイドウォール２３、２４を、例えば酸化シリコンよりも誘電率の低い上記低誘電率膜で形成してもよい。この場合、低誘電率膜はイオン注入のマスクとなる材料であることが好ましい。
［半導体装置の製造方法の第５例］
次に、本発明の第３実施の形態に係る半導体装置の製造方法の第５例を、図１４〜図１６の製造工程断面図によって説明する。
図１４に示すように、前記半導体装置の製造方法の第１例と同様に、ＳＯＩ基板３１０の半導体領域１２に、Ｐチャネルトランジスタ形成領域とＮチャネルトランジスタ形成領域とに分離する素子分離領域１３を形成する。その後、Ｐチャネルトランジスタ形成領域とＮチャネルトランジスタ形成領域のそれぞれに、Ｐチャネルトランジスタ５ＰとＮチャネルトランジスタ５Ｎを形成する。
すなわち、半導体領域１２上にゲート絶縁膜２１（２１Ｐ、２１Ｎ）を介してゲート電極２２（２２Ｐ、２２Ｎ）が形成され、このゲート電極２２の側壁にサイドウォール２３、２４が形成されている。このサイドウォール２３、２４は、例えば酸化シリコン（ＳｉＯ2）、窒化シリコン、酸窒化シリコン等で形成される。もしくは、これらの複合膜で形成される。また、ゲート電極２２（２２Ｐ、２２Ｎ）の両側の半導体領域１２には、ソース・ドレイン領域となる拡散層２５（２５Ｐ、２５Ｎ）、２６（２６Ｐ、２６Ｎ）が形成されている。
このようにして、Ｐチャネルトランジスタ５ＰとＮチャネルトランジスタ５Ｎとを有する半導体装置５を形成する。
次に、図１５に示すように、上記半導体領域１２上に、上記半導体装置５を被覆する層間絶縁膜４１を形成する。それとともに、上記拡散層２５Ｐ、２６Ｐの表面側にそれぞれに接続する電極４４Ｐ、４５Ｐ、この電極４４Ｐ、４５Ｐにそれぞれに接続する配線４６Ｐ、４７Ｐを形成する。同時に、上記拡散層２５Ｎ、２６Ｎの表面側にそれぞれに接続する電極４４Ｎ、４５Ｎ、この電極４４Ｎ、４５Ｎにそれぞれに接続する配線４６Ｎ、４７Ｎを形成する。
具体的には、例えば、上記Ｐチャネルトランジスタ５Ｐと上記Ｎチャネルトランジスタ５Ｎを被覆する第１層間絶縁膜を形成する。その後、この第１層間絶縁膜に上記拡散層２５Ｐ、２６Ｐ、上記拡散層２５Ｎ、２６Ｎに達するコンタクトホールを形成し、各コンタクトホールに、上記電極４４Ｐ、４５Ｐ、電極４４Ｎ、４５Ｎを形成する。
次に、上記第１層間絶縁膜上に第２層間絶縁膜を形成する。次いで、この第２層間絶縁膜に上記電極４４Ｐ、４５Ｐ、電極４４Ｎ、４５Ｎに接続される配線溝を形成し、各配線溝に、上記配線４６Ｐ、４７Ｐ、配線４６Ｎ、４７Ｎを形成する。さらに、第２層間絶縁膜上に第３層間絶縁膜を形成する。この第３層間絶縁膜の表面を平坦化する。
このように第１〜第３層間絶縁膜で上記層間絶縁膜４１が形成される。
上記層間絶縁膜４１は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成される。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成される。
次に、上記層間絶縁膜４１上に支持基板５１を張り合わせて形成する。この支持基板５１には、例えばシリコン基板、ガラス基板、プラスチック基板等を用いる。
その後、ＳＯＩ基板３１０の第１支持基板３１１と絶縁層３１２を除去する。
図面では、除去前の状態を示した。
次に、図１６に示すように、上記半導体領域１２の裏面側に第１絶縁膜１１を形成する。このようにして、第１絶縁膜１１上に半導体領域１２が形成されている基板１０を形成する。上記第１絶縁膜１１は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成される。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成される。
次に、通常のリソグラフィー技術とエッチング技術によって、上記第１絶縁膜１１に、上記拡散層２５Ｐ、２６Ｐに通じるコンタクトホール６１Ｐ、６２Ｐを形成する。このコンタクトホール６１Ｐ、６２Ｐは、上記拡散層２５Ｐ、２６Ｐを貫通して、上記低抵抗部となる上記電極４４Ｐ、４５Ｐの裏面側に達する。
同時に、上記第１絶縁膜１１に、上記拡散層２５Ｎ、２６Ｎに通じるコンタクトホール６１Ｎ、６２Ｎを形成する。このコンタクトホール６１Ｎ、６２Ｎは、上記拡散層２５Ｎ、２６Ｎを貫通して、上記低抵抗部となる上記電極４４Ｎ、４５Ｎの裏面側に達する。
次に、上記コンタクトホール６１Ｐ、６２Ｐ内に、上記電極４４Ｐ、４５Ｐの裏面側に接続する裏面コンタクト電極６３Ｐ、６４Ｐを形成する。同時に、上記コンタクトホール６１Ｎ、６２Ｎ内に、上記電極４４Ｎ、４５Ｎの裏面側に接続する裏面コンタクト電極６３Ｎ、６４Ｎを形成する。上記裏面コンタクト電極６３Ｐ、６４Ｐ、裏面コンタクト電極６３Ｎ、６４Ｎは、上記コンタクトホール６１Ｐ、６２Ｐ、上記コンタクトホール６１Ｎ、６２Ｎ内に、例えば、金属材料を埋め込んで形成する。この金属材料には、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、銅（Ｃｕ）等を用いる。
次に、上記第１絶縁膜１１に第２絶縁膜１４を形成する。この第２絶縁膜１４は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜で形成される。または有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜で形成される。
次に、通常のリソグラフィー技術とエッチング技術によって、上記第２絶縁膜１４に、上記裏面コンタクト電極６３Ｐ、６４Ｐに通じる配線溝６５Ｐ、６６Ｐを形成する。この配線溝６５Ｐ、６６Ｐは上記裏面コンタクト電極６３Ｐ、６４Ｐに達する。同時に、上記第２絶縁膜１４に、上記裏面コンタクト電極６３Ｎ、６４Ｎに通じる配線溝６５Ｎ、６６Ｎを形成する。この配線溝６５Ｎ、６６Ｎは上記裏面コンタクト電極６３Ｎ、６４Ｎに達する。
次に、通常の配線形成プロセスによって、上記配線溝６５Ｐ、６６Ｐ内に上記裏面コンタクト電極６３Ｐ、６４Ｐに接続する配線６７Ｐ、６８Ｐを形成する。同時に、上記配線溝６５Ｎ、６６Ｎ内に上記裏面コンタクト電極６３Ｎ、６４Ｎに接続する配線６７Ｎ、６８Ｎを形成する。上記配線６７Ｐ、６８Ｐ、６７Ｎ、６８Ｎは、上記配線溝６５Ｐ、６６Ｐ、６５Ｎ、６６Ｎ内に、例えば、金属材料もしくはこれらの複合膜を埋め込んで形成される。上記金属材料には、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）等を用いる。
以下、図示はしていないが、第Ｎ層（Ｎ≧２）の配線と、第Ｎ層の配線と第Ｎ−１層の配線を接続する第Ｎ−１の裏面コンタクト電極が形成されてもよい。すなわち、上記配線は多層配線で形成されてもよい。
また、表面側の配線層は一層だけであるが、複数層に設けても差し支えない。
上記半導体装置５の製造方法では、裏面コンタクト電極６３Ｐ、６４Ｐ、６３Ｎ、６４Ｎは、それぞれ拡散層２５Ｐ、２６Ｐ、２５Ｎ、２６Ｎを通して、それぞれ電極４５Ｐ、４６Ｐ、４５Ｎ、４６Ｎに直接接続される。したがって、例えば裏面コンタクト電極６３Ｐと拡散層２５Ｐとのコンタクト抵抗値が低減される。同様に、それぞれの裏面コンタクト電極６４Ｐ、６３Ｎ、６４Ｎと、拡散層２６Ｐ、２５Ｎ、２６Ｎとのコンタクト抵抗値が低減される。すなわち、拡散層２５Ｐ、２６Ｐ、２５Ｎ、２６Ｎの表面にそれぞれ形成された電極４５Ｐ、４６Ｐ、４５Ｎ、４６Ｎに表面側から接続された場合の表面コンタクト電極（図示せず）とのコンタクト抵抗値と同等になる。
また、従来、ゲート電極２２Ｐ、２２Ｎ側に形成されていたコンタクト電極を形成しなくてすむので、ゲート電極２２Ｐ、２２Ｎと裏面コンタクト電極６３Ｐ、６４Ｐ、６３Ｎ、６４Ｎとの間の寄生容量が低減される。
また、素子の微細化に伴い、平面レイアウト上、ゲート電極２２Ｐ、２２Ｎとコンタクト電極との距離が縮小されても、ゲート電極２２Ｐ、２２Ｎと裏面コンタクト電極６３Ｐ、６４Ｐ、６３Ｎ、６４Ｎ間の確実な絶縁分離が可能となる。
さらに、裏面コンタクト電極６３Ｐ、６４Ｐ、６３Ｎ、６４Ｎのアスペクト比が小さいため、コンタクト電極の微細化が容易となる。
さらに、移動度（モビリィティ）を向上させるためのいわゆるストレスライナー膜（図示せず）をトランジスタ上に設けても、そのストレスライナー膜がコンタクト電極で切断されることがないため、ストレスライナー膜のストレス効果の損失が少ない。ストレスライナー膜（ＣＳＩＬ：Channel Stressinduced Liner）は、通常、引張応力（Tensile）か圧縮応力（Compressive）を有する窒化シリコン膜で形成される。
１…半導体装置、１Ｐ…Ｐチャネルトランジスタ、１Ｎ…Ｎチャネルトランジスタ、２１Ｐ，２１Ｎ…ゲート絶縁膜、２２Ｐ，２２Ｎ…ゲート電極、２５Ｐ，２５Ｎ、２６Ｐ、２６Ｎ…拡散層、２７Ｐ，２７Ｎ、２８Ｐ、２８Ｎ…低抵抗部、４１…層間絶縁膜、５１…支持基板、６３Ｐ，６３Ｎ、６４Ｐ、６４Ｎ…裏面コンタクト電極、３１０…ＳＯＩ基板、３１１…第１支持基板、３１２…絶縁層、３１３…シリコン層

Claims (4)

  1. ＰチャネルトランジスタとＮチャネルトランジスタとを有し、前記Ｐチャネルトランジスタ及びＮチャネルトランジスタとが、
    第１絶縁膜の一方面側に半導体領域が形成された基板と、
    前記第１絶縁膜上に形成された第２絶縁膜と、
    前記基板の前記半導体領域の他方面側の表面上に、ゲート絶縁膜を介して形成されたゲート電極と、
    前記ゲート電極の側壁に形成されたサイドウォールと、
    前記ゲート電極の両側の前記半導体領域の表面に形成されたソース領域／ドレイン領域となる拡散層と、
    前記ゲート電極及び前記サイドウォールの下部を除き、前記拡散層の表面に形成されたシリサイド層と、
    前記基板の前記第１絶縁膜の表面から、前記第１絶縁膜及び前記半導体領域の表面の前記拡散層を貫通して前記シリサイド層に接続される裏面コンタクト電極と、を備え、
    前記Ｐチャネルトランジスタの前記ソース領域となる前記拡散層の前記シリサイド層、前記Ｐチャネルトランジスタの前記ドレイン領域となる前記拡散層の前記シリサイド層、前記Ｎチャネルトランジスタの前記ソース領域となる前記拡散層の前記シリサイド層、及び、前記Ｎチャネルトランジスタの前記ドレイン領域となる前記拡散層の前記シリサイド層に、それぞれ前記裏面コンタクト電極が形成されている
    半導体装置。
  2. 前記Ｐチャネルトランジスタ及び前記Ｎチャネルトランジスタは完全空乏型のトランジスタである請求項１記載の半導体装置。
  3. 前記サイドウォールは酸化シリコンよりも誘電率が低い低誘電率膜からなる請求項１記載の半導体装置。
  4. 前記第２絶縁膜の配線溝に、前記裏面コンタクト電極に接続される配線を備える請求項１記載の半導体装置。
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