TWI567985B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明關於一種半導體裝置以及該半導體裝置的製造方法。
注意，本說明書中的半導體裝置是指可藉由利用半導體特性起作用的任何裝置。電光裝置、半導體電路及電子裝置等都是半導體裝置。
使用形成在具有絕緣表面的基板上的半導體薄膜構成電晶體的技術備受關注。該電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(顯示裝置)那樣的半導體裝置。作為可以應用於電晶體的半導體，矽類半導體被廣泛地周知。
但是，近年來，作為其他材料，氧化物半導體受到關注。
例如，已經公開有一種作為電晶體的通道區使用電子載流子濃度低於1018/cm3的包含銦、鎵及鋅的非晶氧化物膜的電晶體(參照專利文獻1)。
雖然使用氧化物半導體膜的電晶體的工作速度比使用非晶矽的電晶體的工作速度快，並且與使用多晶矽的電晶體相比更容易製造使用氧化物半導體膜的電晶體，但是，已知使用氧化物半導體膜的電晶體具有電特性容易變動而導致其可靠性低的問題。明確而言，可以舉出在偏壓-熱 壓力試驗(BT試驗)後，電晶體的臨界電壓變動的問題。
[專利文獻1]日本專利申請公開第2006-165528號公報
電晶體的工作而導致的電特性(臨界電壓等)的變動使具有電晶體的半導體裝置的可靠性降低。
在使用氧化物半導體膜的電晶體中，作為電特性的變動的一個原因，有時載流子被起因於氧化物半導體膜中的氫的雜質能階及起因於氧缺陷的缺陷能階俘獲。
另外，雖然藉由對氧化物半導體膜以450℃以上的溫度進行加熱處理能夠大幅度地降低氫濃度，但是與此同時使氧化物半導體膜的氧缺陷增大。
因此，本發明的一個目的是減少氧化物半導體膜的氫濃度及氧缺陷。
另外，提高具有使用氧化物半導體膜的電晶體的半導體裝置的可靠性。
氧化物半導體膜中的氧缺陷可以利用電子自旋共振(ESR：Electron Spin Resonance)進行評價。明確而言，當氧化物半導體膜包含氧缺陷時，在利用ESR的g值為1.93時示出信號。
因此，在氫濃度低且在利用ESR的g值為1.93時未示出信號的情況下，在氧化物半導體膜中大體上沒有起因 於氫的雜質能階及起因於氧缺陷的缺陷能階。因此，在使用該氧化物半導體膜的電晶體中，由於電晶體的工作而導致的電特性的變動減少。
與此相同，在基底絕緣膜是藉由加熱處理釋放氧的膜的情況下，在利用ESR的g值為2.01時示出信號。
例如，利用藉由加熱處理從基底絕緣膜釋放的氧而能夠減少氧化物半導體膜的氧缺陷。因此，作為基底絕緣膜較佳使用在利用ESR的g值為2.01時示出信號的膜。
另外，藉由由基底絕緣膜及閘極絕緣膜夾住氧化物半導體膜且進行加熱處理，可以將從基底絕緣膜釋放的氧高效地供應到氧化物半導體膜。另外，當在450℃以上且700℃以下的溫度下進行該加熱處理時，可以降低氧化物半導體膜的氫濃度。
然而，在採用某種膜和形成方法等的情況下，由於加熱處理基底絕緣膜在利用ESR的g值為2.01時未示出信號。為了減少電晶體的電特性的變動，即使加熱處理之後也基底絕緣膜在利用ESR的g值為2.01時示出信號是較佳的。
另外，在電晶體的製造步驟中加工氧化物半導體膜的情況下，在不形成氧化物半導體膜的區域中，從基底絕緣膜釋放的氧向外方擴散。結果成為由於加熱處理在利用ESR的g值為2.01時未示出信號的基底絕緣膜。
在此，在具有使用在利用ESR的g值為2.01時示出信號的基底絕緣膜及在利用ESR的g值為1.93時未示出 信號且氫濃度低的氧化物半導體膜的多個電晶體的半導體裝置中，氧化物半導體膜具有極低的載流子密度並大體上不呈現導電性。因此，在該半導體裝置中，即使將氧化物半導體膜不加工為島狀也在電晶體之間不流過非意圖性的電流。
在半導體裝置具有多個電晶體的情況下，在現有技術中為了使電晶體之間電分離，將氧化物半導體膜加工為島狀是一般採用的。然而，根據本發明的一個方式的半導體裝置為了使電晶體之間電分離，不將氧化物半導體膜加工為島狀。因此，與習知的半導體裝置相比，不容易發生從基底絕緣膜釋放的氧向外方擴散。從而，基底絕緣膜在加熱處理之後也在利用ESR的g值為2.01時容易示出信號。因此根據本發明的一個方式的電晶體能夠減少起因於電晶體的工作等而發生的電特性的變動。
因此，本發明的一個方式是一種半導體裝置，包括：基底絕緣膜；設置在基底絕緣膜上的氧化物半導體膜；設置在氧化物半導體膜上的閘極絕緣膜；以及隔著閘極絕緣膜且重疊於氧化物半導體膜的閘極電極，其中，基底絕緣膜在利用ESR的g值為2.01時示出信號，並且氧化物半導體膜在利用ESR的g值為1.93時未示出信號。
另外，藉由形成具有第一區域及第二區域的基底絕緣膜，在該基底絕緣膜上形成氧化物半導體膜，並且在該氧化物半導體膜上形成閘極絕緣膜之後進行加熱處理，可以形成具有導電性不同的第三區域及第四區域的氧化物半導 體膜。
另外，氧化物半導體膜的第三區域形成在與基底絕緣膜的第一區域重疊的區域中，氧化物半導體膜的第四區域形成在與基底絕緣膜的第二區域重疊的區域中。
例如，在具有使用氧化物半導體膜的多個電晶體的半導體裝置中，藉由將氧化物半導體膜的第三區域作為在利用ESR的g值為1.93時未示出信號且氫濃度低的區域，第三區域的電阻極高，因此不將氧化物半導體膜加工為島狀也在不同的電晶體之間不流過非意圖性地電流。
接著，根據本發明的一個方式的半導體裝置是一種半導體裝置，包括：具有第一區域及第二區域的基底絕緣膜；設置在基底絕緣膜上的具有第三區域及第四區域的氧化物半導體膜；設置在氧化物半導體膜上的閘極絕緣膜；以及隔著閘極絕緣膜且與氧化物半導體膜的第四區域重疊而設置的閘極電極，其中氧化物半導體膜的第三區域是重疊於基底絕緣膜的第一區域的區域，氧化物半導體膜的第四區域是重疊於基底絕緣膜的第二區域的區域，基底絕緣膜的第二區域在利用ESR的g值為2.01時示出信號，並且氧化物半導體膜的第三區域在利用ESR的g值為1.93時未示出信號。
此外，將基底絕緣膜的第一區域作為包含矽且在利用ESR的g值為2.01時未示出信號的區域，可以增高製造在該區域中的電晶體的導通電流。電晶體的導通電流是指當使電晶體處於導通狀態時在源極區-汲極區之間流過的 電流(也稱為汲極電流)。另外，電晶體的導通狀態是指對閘極電極施加有電晶體的臨界電壓以上的電位的狀態。另外，在本說明書中，臨界電壓是指為了使電晶體變為“導通狀態”所需要的閘極電壓。閘極電壓是指以源極的電位為基準時的與閘極的電位之間電位差。
藉由在高溫度下進行加熱處理，可以降低氧化物半導體膜的氫濃度。另外，因為從基底絕緣膜供應氧，所以可以減少氧化物半導體膜的氧缺陷。
因為減少起因於氫的雜質能階及起因於氧缺陷的缺陷能階，可以提高具有使用氧化物半導體膜的電晶體的半導體裝置的可靠性。
具體實施模式
下面，將參照圖式詳細地說明本發明的實施模式。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。此外，本發明不應該被解釋為僅限定在以下所示的實施模式所記載的內容中。注意，當利用圖式說明發明結構時，表示相同目標的元件符號在不同的圖式中共同使用。另外，有時使用相同的陰影圖案表示相同的部分，而不特別附加標記。
注意，為方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。此外，本說明書中的序 數詞不表示特定發明的事項的固有名稱。
實施模式1
在本實施模式中，參照圖1A至圖3C說明根據本發明的一個方式的電晶體及其製造方法。
圖1A是根據本發明的一個方式的電晶體的俯視圖。圖1B示出對應於圖1A所示的點劃線A-B的剖面圖。另外，為了簡便起見，在圖1A中省略層間絕緣膜118及閘極絕緣膜112等。
圖1B所示的電晶體具有：設置在基板100上的基底絕緣膜102；設置在基底絕緣膜102上的具有第一區域106a、第二區域106b及第三區域106c的氧化物半導體膜106；設置在氧化物半導體膜106上的閘極絕緣膜112；以及隔著閘極絕緣膜112與氧化物半導體膜106的第三區域106c的一部分重疊的閘極電極104。
另外，在圖1A中，氧化物半導體膜106的第一區域106a的一側端部及第二區域106b的一側端部分別重疊於與閘極電極104的長邊方向平行的側端部。就是說，在圖1B中，氧化物半導體膜106的第一區域106a的一端及第二區域106b的一端分別重疊於閘極電極104的下端部。
另外，將氧化物半導體膜106的第一區域106a及第二區域106b用作電晶體的源極區及汲極區。另外，在氧化物半導體膜106的第三區域106c中，將位置於閘極電極104下且由第一區域106a及第二區域106b夾住的區域 用作電晶體的通道區。
另外，在氧化物半導體膜106的第三區域106c中，將通道區之外的區域用作絕緣區域。因此，即使在將氧化物半導體膜106用作多個電晶體的通道區域的情況下，也可以使電晶體之間電分離。
另外，圖1B所示的電晶體也可以具有：設置在閘極電極104及閘極絕緣膜112上的層間絕緣膜118；設置在層間絕緣膜118及閘極絕緣膜112上的佈線116a及佈線116b，該佈線116a及佈線116b在到達氧化物半導體膜106的第一區域106a及第二區域106b的開口部中分別接觸於氧化物半導體膜106的第一區域106a及第二區域106b而設置。
另外，也可以將設置在與佈線116a及佈線116b同一個層中的佈線和閘極電極104連接。
基底絕緣膜102是在利用ESR的g值為2.01時示出信號的絕緣膜。
注意，當利用ESR的電子自旋進行評價時可以使用日本電子公司製造的電子自旋共振裝置JES-FA300、Bruker BioSpin公司製造的E500 CW-EPR波譜儀等。
另外，在本說明書中，在利用ESR的g值為2.01時示出信號的情況下，示出其中心位置於在利用ESR的g值為2.01近旁(2.005以上且2.015以下)時示出非對稱性的信號。該信號示出構成絕緣膜的氧原子的懸空鍵。在利用ESR的g值為2.01時示出信號的情況下，示出作為氧 原子的懸空鍵的自旋密度為5×1017spins/cm3以上。另外，在利用ESR的g值為2.01時未示出信號的情況下，示出作為氧原子的懸空鍵的自旋密度為低於5×1017spins/cm3。
作為基底絕緣膜102，明確而言，使用包含選自鎂、鋁、釩、鉻、鍺、釔、鑭、鉿、鋯及鉭中的一種以上的氧化物膜的單層或疊層即可。
作為基底絕緣膜102較佳使用藉由以450℃以上且700℃以下的溫度的加熱處理釋放氧的絕緣膜。
“藉由加熱處理釋放氧”是指在TDS分析中換算為氧原子時的氧的釋放量為1.0×1018atoms/cm3以上，較佳為3.0×1018atoms/cm3以上，更較佳為1.0×1019atoms/cm3以上，進一步較佳為3.0×1019atoms/cm3以上。
在此，以下說明利用TDS分析的氧的釋放量的測量方法。
對測量樣本進行TDS分析時的氣體的總釋放量與釋放氣體的離子強度的積分值成正比。而且，根據該積分值與標準樣本的比較，可以算出氣體的總釋放量。
例如，根據對作為標準樣本的包含指定密度的氫的矽晶片進行TDS分析而得到的結果及對測量樣本進行TDS分析而得到的結果，可以以算式(1)算出測量樣本的氧分子的釋放量(NO2)。在此，假設藉由TDS分析而獲得的被檢出為質量電荷比(M/z)32的所有氣體來自氧分子。作為M/z=32的氣體還有CH3OH，但由於存在的可能 性低，所以在此不加考慮。此外，由於含有氧原子的同位素的質量數為17的氧原子及質量數為18的氧原子的氧分子在自然界中的存在比率極低，所以不加考慮。
NH2是從標準樣本脫離的氫分子的換算為密度的值。SH2是對標準樣本進行TDS分析而得到的離子強度的積分值。在此，將標準樣本的基準值設定為NH2/SH2。SO2是當對測量樣本進行TDS分析時的離子強度的積分值。α是在TDS分析中影響到離子強度的係數。關於算式(1)的詳細說明，參照日本專利申請公開平6-275697號公報。另外，上述氧的釋放量是使用電子科學株式會社製造的熱脫附裝置EMD-WA1000S/W，以包含1×1016atoms/cm3的氫原子的矽晶片為標準樣本而測量的。
此外，在TDS分析中，氧的一部分作為氧原子被檢測出。氧分子與氧原子的比率可以從氧分子的離子化率算出。另外，因為上述的α包括氧分子的離子化率，所以藉由對氧分子的釋放量進行評價，還能夠估計氧原子的釋放量。
注意，NO2是氧分子的釋放量。當換算為氧原子時的釋放量成為氧分子的釋放量的兩倍。
較佳基底絕緣膜102具有充分的平坦性。明確而言，以平均粗糙度(Ra)成為1nm以下，較佳為0.3nm以下，更較佳為0.1nm以下的方式設置用作基底的膜。藉由採用 上述數值以下的Ra，易於在氧化物半導體膜106中形成結晶區域。在此，Ra是為了可以應用於曲面而將在JIS B0601：2001(ISO4287：1997)中定義的算術平均粗糙度擴大為三維來得到的值，可以將Ra表示為“將從基準面到指定面的偏差的絕對值平均來得到的值”，並且Ra以算式(2)定義。
在此，指定面是指成為檢測粗糙度的對象的面，且用座標((x1,y1,f((x1,y1),(x1,y2,f(x1,y2)),(x2,y1,f(x2,y1),(x2,y2,f(x2,y2))的4點表示的四角形的區域，S0表示將指定面投影到xy平面上的長方形的面積，Z0表示基準面的高度(指定面的平均高度)。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)來對Ra進行測量。
氧化物半導體膜106較佳在利用ESR的g值為1.93時未示出信號。至少氧化物半導體膜106的第三區域106c在利用ESR的g值為1.93時未示出信號。
另外，在本說明書中，在利用ESR的g值為1.93時示出信號的情況下，表示利用ESR示出其中心位置於g值為1.93近旁(1.88以上且1.98以下，更詳細為1.91以上且1.95以下)的對稱性的信號。該信號示出構成氧化物半導體膜的金屬原子的懸空鍵。在利用ESR的g值為1.93時示出信號的情況下，示出作為金屬原子的懸空鍵的自旋密度為5×1016spins/cm3以上。另外，在利用ESR的g 值為1.93時未示出信號的情況下，示出作為金屬原子的懸空鍵的自旋密度低於5×1016spins/cm3。
另外，氧化物半導體膜106的第一區域106a及第二區域106b包含使氧化物半導體膜低電阻化的雜質。
明確而言，氧化物半導體膜106的第一區域106a及第二區域106b是選自氦、硼、氮、氟、氖、鋁、磷、氬、砷、氪、銦、錫、銻及氙中的一種以上雜質的區域。
作為氧化物半導體膜106，較佳採用In-M-Zn氧化物膜即可。在此，與In及Zn相比，M是與氧的接合能量高的元素。或者，M是用作抑制從In-M-Zn氧化物膜脫離氧的元素。由於M的作用，抑制發生氧化物半導體膜的氧缺陷。因此，能夠減少起因於氧缺陷的電晶體的電特性的變動，而能夠獲得可靠性高的電晶體。
明確而言，作為M採用Al、Si、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Ga、Ge、Y、Zr、Nb、Mo、Sn、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Hf、Ta或W即可，較佳採用Al、Ti、Ga、Y、Zr、Ce或Hf。
另外，氧化物半導體膜106具有寬的能能隙且其氫濃度低，並是在利用ESR的g值為1.93時未示出信號的氧化物半導體膜。因此，使用氧化物半導體膜106的電晶體可以成為截止電流極小的電晶體。明確而言，可以將截止電流為1×10-21A以下，較佳為1×10-24A以下。
氧化物半導體膜106有可能處於單晶、多晶(也稱為 polycrystal)或非晶等狀態。
較佳氧化物半導體膜106是CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸配向結晶氧化物半導體)膜。
CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部及非晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，在很多情況下，該結晶部分的尺寸為能夠容納於一個邊長短於100nm的立方體內的尺寸。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包括在CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外，不能利用TEM在CAAC-OS膜中觀察到晶界(也稱為grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，在不同結晶之間可以a軸及b軸的方向不同。在本說明書中，當只記載“垂直”時，包括85°以上且95°以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半 導體膜106的表面一側進行結晶生長時，與被形成面近旁相比，有時在表面近旁結晶部所占的比例高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區中結晶部非晶化。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，所以根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)c軸有時朝向彼此不同的方向。另外，結晶部的c軸方向是平行於形成CAAC-OS膜時的被形成面的法線向量或表面的法線向量的方向。結晶部分藉由進行成膜或進行成膜後的加熱處理等的晶化處理來形成。
使用CAAC-OS膜的電晶體可以降低因照射可見光或紫外光而產生的電特性變動。因此，該電晶體的可靠性高。
儘管對基板100沒有太大的限制，但是該基板100至少需要具有能夠承受後面的熱處理程度的耐熱性。例如，作為基板100，也可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，作為基板100，也可以採用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI(Silicon On Insulator：絕緣體上矽晶片)基板等，並且也可以使用在這些基板上設置有半導體元件的基板。
此外，基板100也可以使用撓性基板。另外，作為在 撓性基板上設置電晶體的方法，可以舉出如下方法：在不具有撓性的基板上形成電晶體之後，將電晶體剝離並將該電晶體轉置到撓性基板的基板100上。在此情況下，較佳在不具有撓性的基板和電晶體之間設置剝離層。
閘極絕緣膜112可以使用選自氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氮化鋁、氧化鉿、氧化鋯、氧化釔、氧化鑭、氧化銫、氧化鉭和氧化鎂中的一種以上的單層或疊層。
閘極電極104可以使用選自Al、Ti、Cr、Co、Ni、Cu、Y、Zr、Mo、Ag、Ta及W、這些元素的氮化物、氧化物、合金中的一種以上的單層或疊層。或者，也可以使用至少含有In及Zn的氧化物或氧氮化物。例如，可以使用In-Ga-Zn氧氮化物等。
作為層間絕緣膜118使用選自作為閘極絕緣膜112而示出的絕緣膜即可。
較佳的是，層間絕緣膜118具有低相對介電常數並具有充分的厚度。例如，可以使用相對介電常數為3.8左右的氧化矽膜並且將其以300nm以上且1000nm以下的厚度設置。層間絕緣膜118的表面有時受到大氣成分等的影響而具有極少的固定電荷，由此有時電晶體的臨界電壓變動。因此，較佳將層間絕緣膜118的相對介電常數及厚度設定為能夠使在表面發生的固定電荷的影響充分小的範圍內。由於同樣的理由，也可以藉由在層間絕緣膜118上形成樹脂膜來降低在表面發生的固定電荷的影響。
作為佈線116a及佈線116b選自作為閘極電極104示出的導電膜而使用即可。另外，將佈線116a及佈線116b用作同一層即可。
另外，除了閘極絕緣膜的形狀不同之點之外，圖1C所示的電晶體和圖1B所示的電晶體相同。明確而言，在圖1B所示的電晶體中，閘極絕緣膜112覆蓋氧化物半導體膜106而設置，與此相比，在圖1C所示的電晶體中，閘極絕緣膜113具有與閘極電極104同樣的頂面形狀。
下面示出圖1B所示的電晶體的製造方法。
首先，準備基板100，在基板100上形成基底絕緣膜102(參照圖2A)。基底絕緣膜102藉由濺射法、化學氣相沉積(CVD：Chemical Vapor Deposition)法、分子束外延(MBE：Molecular Beam Epitaxy)法、原子層沉積(ALD：Atomic Layer Deposition)法或脈衝雷射沉積(PLD：Pulse Laser Deposition)法形成即可。
基底絕緣膜102較佳利用濺射法。此時，使用包含5%以上，較佳為10%以上，更較佳為20%以上，進一步較佳為50%以上的氧化氣體(氧、臭氧或一氧化二氮)的成膜氣體。作為該成膜氣體，使用氫等雜質濃度低的氣體。另外，成膜時的基板的加熱溫度為室溫以上且200℃以下，較佳為室溫以上且150℃以下，更較佳為室溫以上且120℃以下。當藉由如上所述的方法形成基底絕緣膜102時，因為氫等雜質濃度低且容易包含過剩的氧，所以在基底絕緣膜102中容易形成氧原子的懸空鍵。即，能夠形成 在利用ESR的g值為2.01時示出信號的絕緣膜。另外，作為室溫典型的是代表為20℃或25℃。
接著，在基底絕緣膜102上形成氧化物半導體膜137(參照圖2B)。氧化物半導體膜137藉由濺射法、CVD法、MBE法、ALD法或PLD法形成即可。
氧化物半導體膜137較佳利用濺射法。此時，使用包含5%以上，較佳為10%以上，更較佳為20%以上，進一步較佳為50%以上的氧化氣體的成膜氣體。作為該成膜氣體，使用氫等雜質濃度低的氣體。另外，成膜時的基板的加熱溫度為室溫以上且450℃以下，較佳為100℃以上且400℃以下，更較佳為150℃以上且350℃以下。當藉由如上所述的方法形成氧化物半導體膜137時，因為氫等雜質濃度低且不容易發生氧缺陷，所以不容易形成金屬原子的懸空鍵。即，能夠形成在利用ESR的g值為1.93時未示出信號的氧化物半導體膜。
接著，在氧化物半導體膜137上形成閘極絕緣膜112(參照圖2C)。閘極絕緣膜112藉由濺射法、CVD法、MBE法、ALD法或PLD法形成即可。
閘極絕緣膜112也可以藉由與基底絕緣膜102同樣的方法形成。由此可以將閘極絕緣膜112作為在利用ESR的g值為2.01時示出信號的絕緣膜。
在形成閘極絕緣膜112之後，進行第一加熱處理來將氧化物半導體膜137作為氫濃度低的氧化物半導體膜136。在如下情況下進行第一加熱處理，即：在惰性氣體 (氮或稀有氣體如氦、氖、氬、氪及氙等)氛圍下；在包含10ppm以上，較佳為1%以上，更較佳為10%以上的氧化氣體的氛圍下；或在減壓狀態(10Pa以下)下，以450℃以上且700℃以下，較佳為500℃以上且700℃以下，更較佳為550℃以上且700℃以下的溫度。
藉由第一加熱處理，氧化物半導體膜137的氫濃度降低。另外，在以450℃以上且700℃以下的溫度進行加熱處理的情況下，常時氧化物半導體膜的氧缺陷增加，然而在本實施模式中，藉由第一加熱處理從基底絕緣膜102等釋放氧，並且該氧供應到氧化物半導體膜137，因此可以抑制起因於第一加熱處理的氧化物半導體膜137的氧缺陷的增加。再說，有時與剛形成氧化物半導體膜137之後相比，更減少氧化物半導體膜136的氧缺陷。
就是說，藉由第一加熱處理，可以將氧化物半導體膜136成為在利用ESR的g值為1.93時未示出信號且氫濃度低的氧化物半導體膜。即，氧化物半導體膜136是氫濃度極低、氧缺陷少且電阻高的氧化物半導體膜。
另外，較佳在第一加熱處理之後也基底絕緣膜102中殘留由於加熱處理釋放的氧。明確而言，較佳在第一加熱處理之後也基底絕緣膜102在利用ESR的g值為2.01時示出信號。
另外，由基底絕緣膜102及閘極絕緣膜112夾住氧化物半導體膜137，並且進行第一加熱處理，因此從基底絕緣膜102釋放的氧不容易向外方擴散。即，基底絕緣膜 102在第一加熱處理之後也在利用ESR的g值為2.01時容易示出信號。
接著，隔著閘極絕緣膜112在氧化物半導體膜136上形成用作閘極電極104的導電膜。該導電膜藉由濺射法、CVD法、MBE法、ALD法或PLD法形成即可。
接著，加工用作閘極電極104的導電膜，形成閘極電極104(參照圖3A)。另外，在本說明書中，在簡單地記為“加工”的情況下，其是指例如使用藉由光微影製程形成的光阻掩罩，將膜形成為所希望的形狀。
接著，將藉由光微影製程形成的光阻掩罩及閘極電極104用作掩模，對氧化物半導體膜136添加雜質，來形成第一區域106a、第二區域106b及第三區域106c。在此，雜質為使氧化物半導體膜低電阻化的雜質。明確而言，添加選自氦、硼、氮、氟、氖、鋁、磷、氬、砷、氪、銦、錫、銻及氙中的一種以上即可。注意，其方法採用離子植入法、離子摻雜法即可。或者，在包含使氧化物半導體膜低電阻化的雜質的氛圍下進行電漿處理或加熱處理即可。較佳採用離子植入法。
另外，也可以在藉由離子植入法添加使氧化物半導體膜低電阻化的雜質之後，進行第二加熱處理。可以將第二加熱處理的條件設定為與第一加熱處理同樣的條件。也可以進行第二加熱處理而代替第一加熱處理。另外，第三區域106c為沒有添加上述雜質的區域。在添加雜質之後，藉由進行第二加熱處理可以將氧化物半導體膜136用作具 有第一區域106a、第二區域106b及第三區域106c的氧化物半導體膜106(參照圖3B)。
較佳在第二加熱處理之後也基底絕緣膜102中殘留由於加熱處理釋放的氧。明確而言，較佳在第二加熱處理之後也基底絕緣膜102在利用ESR的g值為2.01時示出信號。
由基底絕緣膜102及閘極絕緣膜112夾住氧化物半導體膜136，並且進行第二加熱處理，因此從基底絕緣膜102釋放的氧不容易向外方擴散。即，基底絕緣膜102在第二加熱處理之後也在利用ESR的g值為2.01時容易示出信號。
接著，在閘極絕緣膜112及閘極電極104上形成層間絕緣膜118。層間絕緣膜118藉由濺射法、CVD法、MBE法、ALD法或PLD法形成即可。
層間絕緣膜118也可以藉由與基底絕緣膜102同樣的方法形成。由此可以將層間絕緣膜118作為在利用ESR的g值為2.01時示出信號的絕緣膜。
接著，加工層間絕緣膜118及閘極絕緣膜112，形成使氧化物半導體膜106的第一區域106a及第二區域106b的開口部露出。雖然以儘量不蝕刻氧化物半導體膜106的條件進行該開口部的形成，但是不侷限於此。明確而言，當形成該開口部時，穿過氧化物半導體膜106而使基底絕緣膜102露出也沒問題。
接著，在層間絕緣膜118及被露出的氧化物半導體膜 106的第一區域106a及第二區域106b上形成用作佈線116a及佈線116b的導電膜。該導電膜藉由濺射法、CVD法、MBE法、ALD法或PLD法形成即可。
接著，加工用作佈線116a及佈線116b的導電膜，形成佈線116a及佈線116b(參照圖3C)。
藉由上述步驟，可以製造圖1B所示的電晶體。
另外，閘極絕緣膜的形狀之點之外，圖1C所示的電晶體與圖1B所示的電晶體同樣。因此，圖1C的電晶體的製造方法的詳細參照圖1B的電晶體的製造方法即可。
藉由本實施模式獲得的電晶體使用氧缺陷少且氫濃度低的氧化物半導體膜，並且使用由於加熱處理釋放氧的基底絕緣膜。因此，起因於電晶體的工作的電特性的變動小，並且使用該電晶體的半導體裝置具有高可靠性。
本實施模式可以與另外實施模式適當地組合而使用。
實施模式2
在本實施模式中，參照圖4A至圖8C說明具有與實施模式1所示的電晶體不同的結構的電晶體及其製造方法。
圖4A是根據本發明的一個方式的電晶體的俯視圖。圖4B示出對應於圖4A所示的點劃線A-B的剖面圖。另外，為了簡便起見，在圖4A中省略層間絕緣膜218及閘極絕緣膜212等。
圖4B所示的電晶體具有：設置在基板200上的具有第一區域202a、第二區域202b的基底絕緣膜202；設置 在基底絕緣膜202上的具有第三區域206a、第四區域206b、第五區域206c及第六區域206d的氧化物半導體膜206；設置在氧化物半導體膜206上的閘極絕緣膜212；以及隔著閘極絕緣膜212與氧化物半導體膜206的第五區域206c重疊的閘極電極204。
另外，在圖4A中，氧化物半導體膜206的第三區域206a的一側端部及第四區域206b的一側端部分別重疊於與閘極電極204的長邊方向平行的側端部。就是說，在圖4B中，氧化物半導體膜206的第三區域206a的一端及第四區域206b的一端分別重疊於閘極電極204的下端部。
在此，將氧化物半導體膜206的第六區域206d作為基底絕緣膜202的第二區域202b重疊的區域即可。另外，將氧化物半導體膜206的第三區域206a、第四區域206b及第五區域206c合併的區域作為重疊於基底絕緣膜202的第一區域202a的區域。由此，當製造電晶體時基底絕緣膜202和氧化物半導體膜206可以共用光掩模，這是較佳的。另外，氧化物半導體膜206的第五區域206c是由氧化物半導體膜206的第三區域206a及第四區域206b夾住的區域，在圖4A中，其兩端重疊於與閘極電極204的長邊方向平行的側端部。就是說，在圖4B中，氧化物半導體膜206的第五區域206c的兩端分別重疊於閘極電極204的下端部。
另外，將氧化物半導體膜206的第三區域206a及第四區域206b用作電晶體的源極區及汲極區。另外，氧化 物半導體膜206的第五區域206c用作電晶體的通道區。
另外，將氧化物半導體膜206的第六區域206d用作絕緣區域。因此，在同一個層中設置多個電晶體的情況下，也可以使電晶體之間電分離。
另外，圖4B所示的電晶體也可以具有：設置在閘極電極204及閘極絕緣膜212上的層間絕緣膜218；以及設置在層間絕緣膜218及閘極絕緣膜212上的佈線216a及佈線216b，該佈線216a及佈線216b在到達氧化物半導體膜206的第三區域206a及第四區域206b的開口部中分別接觸於氧化物半導體膜206的第三區域206a及第四區域206b。
另外，也可以將設置在同一個層中的佈線216a及佈線216b的佈線和閘極電極204連接。
在此，基底絕緣膜202的第二區域202b使用與基底絕緣膜102同樣的絕緣膜即可。
另外，基底絕緣膜202的第一區域202a是在利用ESR的g值為2.01時未示出信號的絕緣膜。
基底絕緣膜202的第一區域202a具有矽。明確而言，使用氧化矽膜或氧氮化矽膜的單層或疊層即可。
另外，基底絕緣膜202的第一區域202a較佳使用藉由以200℃以上且低於450℃的加熱處理釋放氧的絕緣膜。
氧化物半導體膜206使用與氧化物半導體膜106同樣的氧化物膜即可。
另外，將氧化物半導體膜206的第三區域206a及第四區域206b作為與氧化物半導體膜106的第一區域106a及第二區域106b同樣的區域即可。
作為基板200使用與基板100同樣的基板即可。
作為閘極絕緣膜212使用與閘極絕緣膜112同樣的絕緣膜即可。
作為閘極電極204使用與閘極電極104同樣的導電膜即可。
作為層間絕緣膜218使用與層間絕緣膜118同樣的絕緣膜即可。
佈線216a及佈線216b使用與佈線116a及佈線116b同樣的導電膜即可。
另外，除了閘極絕緣膜的形狀不同之點之外，圖4C所示的電晶體和圖4B所示的電晶體同樣。明確而言，在圖4B所示的電晶體中，閘極絕緣膜212覆蓋氧化物半導體膜206而設置，與此相比，在圖4C所示的電晶體中，閘極絕緣膜213具有與閘極電極204相同的頂面形狀。
本實施模式所示的電晶體是基底絕緣膜202的第一區域202a在利用ESR的g值為2.01時未示出信號的區域。因此，可以容易使設置在基底絕緣膜202的第一區域202a上的氧化物半導體膜206的第三區域206a及第四區域206b低電阻化，並且不容易高電阻化，因此可以增加電晶體的導通電流。
下面示出圖4B所示的電晶體的製造方法。
參照圖5A至5C說明具有第一區域202a及第二區域202b的基底絕緣膜202的製造方法。
首先，準備基板200，在基板200上形成用作第一區域202a的絕緣膜。用作第一區域202a的絕緣膜藉由濺射法、CVD法、MBE法、ALD法或PLD法形成即可。
接著，加工用作第一區域202a的絕緣膜，形成第一區域202a(參照圖5A)。
接著，覆蓋第一區域202a及基板200地形成絕緣膜203b(參照圖5B)。絕緣膜203b藉由濺射法、CVD法、MBE法、ALD法或PLD法形成即可。
在此情況下，當第一區域202a的端部具有錐形角時，可以在第一區域202a上良好地覆蓋絕緣膜203b，因此在臺階部分等上不容易發生隙空。
注意，“具有錐形角”是指錐形角的角度θ為20°以上且低於90°(較佳為40°以上且低於85°)。
接著，對第一區域202a進行露出處理，形成具有第一區域202a及第二區域202b的基底絕緣膜202(參照圖5C)。另外，藉由進行第一區域202a的露出處理，第一區域202a及第二區域202b的表面的高度成為同等程度。
第一區域202a的露出處理是指以使絕緣膜203b平坦的方式從頂面去除絕緣膜203b，而使第一區域202a露出的處理。明確而言，直到使第一區域202a露出進行化學機械研磨(CMP：Chemical Mechanical Polishing)處理，蝕刻處理等即可。
另外，為了藉由蝕刻處理使第一區域202a露出，在絕緣膜203b上形成平坦化膜，然後以該平坦化膜和第.二絕緣膜203b的蝕刻率成為同等程度的條件進行蝕刻處理即可。
與此相同，參照圖6A至6C說明藉由與圖5A至5C說明的方法不同的方法製造具有第一區域202a及第二區域202b的基底絕緣膜202的方法。
首先，準備基板200，在基板200上形成用作第二區域202b的絕緣膜。用作第二區域202b的絕緣膜藉由濺射法、CVD法、MBE法、ALD法或PLD法形成即可。
接著，加工用作第二區域202b的絕緣膜，形成第二區域202b(參照圖6A)。
接著，覆蓋第二區域202b及基板200地形成絕緣膜203a(參照圖6B)。絕緣膜203a藉由濺射法、CVD法、MBE法、ALD法或PLD法形成即可。
在此情況下，當第二區域202b的端部具有錐形角時，可以在第二區域202b上良好地覆蓋絕緣膜203a，因此在臺階部分等上不容易發生隙空。
接著，對第二區域202b進行露出處理，形成具有第一區域202a及第二區域202b的基底絕緣膜202(參照圖6C)。另外，藉由進行第二區域202b的露出處理，第一區域202a及第二區域202b的表面的高度成為同等程度。
第二區域202b的露出處理以與圖5A至5C說明的第一區域202a的露出處理同樣的方法進行即可。明確而 言，藉由CMP處理、蝕刻處理等進行即可。
如上所述，可以形成具有第一區域202a及第二區域202b的基底絕緣膜202。
接著，在基底絕緣膜202上形成氧化物半導體膜237(參照圖7A)。氧化物半導體膜237利用與氧化物半導體膜137同樣的方法來形成即可。
接著，在氧化物半導體膜237上形成閘極絕緣膜212(參照圖7B)。
接著，進行第一加熱處理形成具有第三區域207a及第四區域207b的氧化物半導體膜207(參照圖7A至7C)。
第一加熱處理採用與實施模式1所示的第一加熱處理同樣的加熱處理即可。
在此，氧化物半導體膜207的第三區域207a是重疊於基底絕緣膜202的第一區域202a的區域。另外，氧化物半導體膜207的第四區域207b是重疊於基底絕緣膜202的第二區域202b的區域。這是因為在基底絕緣膜202的第一區域202a及第二區域202b中，藉由第一加熱處理從基底絕緣膜202供應到氧化物半導體膜237的氧量互不相同的緣故。
另外，由於第一加熱處理，基底絕緣膜202的第一區域202a幾乎都釋放對氧化物半導體膜206能夠供應的氧。因此，基底絕緣膜202的第一區域202a在第一加熱處理之後在利用ESR的g值為2.01時未示出信號。另一 方面，基底絕緣膜202的第二區域202b在第一加熱處理之後在利用ESR的g值為2.01時也示出信號。
由基底絕緣膜202及閘極絕緣膜212夾住氧化物半導體膜237，並且進行第一加熱處理，因此從基底絕緣膜202釋放的氧不容易向外方擴散。即，雖然基底絕緣膜202的第一區域202a在第一加熱處理之後在利用ESR的g值為2.01時未示出信號，但是形成在該區域中的氧化物半導體膜206在之後的步驟中的第一加熱處理的溫度以下的處理中不容易發生氧缺陷。
接著，在閘極絕緣膜212上形成閘極電極204(參照圖8A)。另外，也可以在形成閘極電極204之後進行第一加熱處理代替在形成閘極絕緣膜212之後。
接著，將藉由光微影製程形成的光阻掩罩及閘極電極204用作掩模，對氧化物半導體膜207添加雜質，來形成第三區域206a、第四區域206b、第五區域206c及第六區域206d的區域。在此，使用實施模式1所示的方法進行雜質的添加即可。
另外，也可以在添加雜質之後進行第二加熱處理。可以將第二加熱處理的條件設定為與第一加熱處理同樣的條件。此外，也可以進行第二加熱處理代替第一加熱處理。另外，第五區域206c及第六區域206d為不添加上述雜質的區域。在添加雜質之後，藉由進行第二加熱處理，也可以將氧化物半導體膜207用作具有第三區域206a、第四區域206b、第五區域206c及第六區域206d的氧化物半導體 膜206(參照圖8B)。
另外，基底絕緣膜202的第一區域202a是在利用ESR的g值為2.01時未示出信號的區域。因此，由於上述雜質的添加可以容易使設置在基底絕緣膜202的第一區域202a上的氧化物半導體膜206的第三區域206a及第四區域206b低電阻化，並且由於第二加熱處理不容易高電阻化，因此可以增加電晶體的導通電流。
另外，在上述雜質的添加中，光微影製程中所使用的光掩模也可以採用用來形成基底絕緣膜202的第一區域202a及第二區域202b的光掩模。
接著，在閘極絕緣膜212及閘極電極204上形成層間絕緣膜218。
接著，加工層間絕緣膜218及閘極絕緣膜212，形成使氧化物半導體膜206的第三區域206a及第四區域206b露出的開口部。雖然以儘量不蝕刻氧化物半導體膜206的條件進行該開口部的形成，但是不侷限於此。明確而言，當形成該開口部時，穿過氧化物半導體膜206而使基底絕緣膜202露出也沒問題。
接著，在層間絕緣膜218、被露出的氧化物半導體膜206的第三區域206a及第四區域206b上形成佈線216a及佈線216b(參照圖8C)。
藉由上述步驟，可以製造圖4B所示的電晶體。
另外，閘極絕緣膜的形狀之點之外，圖4C所示的電晶體與圖4B所示的電晶體同樣。因此，圖4C的電晶體的 製造方法的詳細說明參照圖4B的電晶體的製造方法即可。
藉由本實施模式獲得的電晶體使用氧缺陷少且氫濃度低的氧化物半導體膜，並使用由於加熱處理釋放氧的基底絕緣膜。因此，起因於電晶體的工作的電特性的變動小，並且使用該電晶體的半導體裝置具有高可靠性。
另外，因為作為電晶體的源極區及汲極區具有容易低電阻化且不容易高電阻化的區域，所以可以製造導通電流高的電晶體。
本實施模式可以與另外實施模式適當地組合而使用。
實施模式3
在本實施模式中，參照圖9A至圖10C說明具有與實施模式1及實施模式2所示的電晶體不同的結構的電晶體及其製造方法。
圖9A是根據本發明的一個方式的電晶體的俯視圖。 圖9B示出對應於圖9A所示的點劃線A-B的剖面圖。另外，為了簡便起見，在圖9A中省略閘極絕緣膜312等。
圖9B所示的電晶體具有：設置在基板300上的基底絕緣膜302；設置在基底絕緣膜302上的氧化物半導體膜306；設置在氧化物半導體膜306上且彼此電分離的電極316a及電極316b；設置在氧化物半導體膜306、電極316a及電極316b上的閘極絕緣膜312；以及隔著閘極絕緣膜312且重疊於電極316a和電極316b之間的區域而設 置的閘極電極304。
作為氧化物半導體膜306使用與氧化物半導體膜137同樣的氧化物半導體膜即可。
作為基底絕緣膜302使用與基底絕緣膜102同樣的絕緣膜即可。
作為基板300使用與基板100同樣的基板即可。
電極316a及電極316b使用與佈線116a及佈線116b同樣的導電膜即可。
作為閘極絕緣膜312使用與閘極絕緣膜112同樣的絕緣膜即可。
作為閘極電極304使用與閘極電極104同樣的導電膜即可。
另外，閘極電極304設置為其一部分重疊於電極316a及電極316b。
下面示出圖9B所示的電晶體的製造方法。
首先，準備基板300，在基板300上按如下順序形成基底絕緣膜302、氧化物半導體膜307(參照圖10A)。
接著，在氧化物半導體膜307上形成用作電極316a及電極316b的導電膜，並且進行加工來形成電極316a及電極316b(參照圖10B)。
接著，在氧化物半導體膜307、電極316a及電極316b上形成閘極絕緣膜312。
接著，進行第一加熱處理。第一加熱處理採用與實施模式1所示的第一加熱處理同樣的加熱處理即可。
藉由第一加熱處理，氧化物半導體膜307的氫濃度降低。另外，在以450℃以上且700℃以下的溫度進行加熱處理的情況下，常時氧化物半導體膜的氧缺陷增加，然而在本實施模式中，藉由第一加熱處理從基底絕緣膜302等釋放氧，並且由於該氧可以抑制起因於第一加熱處理的氧化物半導體膜307的氧缺陷的增加。再說，有時與剛形成氧化物半導體膜307之後相比，更減少氧化物半導體膜306的氧缺陷。
就是說，藉由進行第一加熱處理，可以將氧化物半導體膜306成為氫濃度低且在利用ESR的g值為1.93時未示出信號的氧化物半導體膜。即，氧化物半導體膜306是氫濃度極低、氧缺陷少且電阻高的氧化物半導體膜。
另外，較佳為藉由第一加熱處理從基底絕緣膜302不完全釋放氧。明確而言，在第一加熱處理之後也基底絕緣膜302在利用ESR的g值為2.01時示出信號。
由基底絕緣膜302及閘極絕緣膜312夾住氧化物半導體膜307，並且進行第一加熱處理，因此從基底絕緣膜302釋放的氧不容易向外方擴散。即，基底絕緣膜302藉由第一加熱處理之後也在利用ESR的g值為2.01時容易示出信號。
接著，在閘極絕緣膜312上形成用作閘極電極304的導電膜，對該導電膜進行加工來形成閘極電極304(參照圖10C)。
另外，也可以在形成閘極電極304之後進行第一加熱 處理而代替在形成閘極絕緣膜312之後。
藉由上述步驟，可以製造圖9B所示的電晶體。
在上述所示的步驟中，只對電極316a、電極316b及閘極電極304進行光微影步驟即可。由於能夠減少光微影步驟數，能夠大幅度地減少關於電晶體的製造的成本。
另外，藉由本實施模式獲得的電晶體使用氧缺陷少且氫濃度低的氧化物半導體膜，並且使用由於加熱處理釋放氧的基底絕緣膜。因此，起因於電晶體的工作的電特性的變動小，並且使用該電晶體的半導體裝置具有高可靠性。
本實施模式可以與另外實施模式適當地組合而使用。
實施模式4
在本實施模式中，參照圖11A至圖12C說明具有與實施模式1至實施模式3所示的電晶體不同的結構的電晶體及其製造方法。
圖11A是根據本發明的一個方式的電晶體的俯視圖。圖11B示出對應於圖11A所示的點劃線A-B的剖面圖。另外，為了簡便起見，在圖11A中省略閘極絕緣膜412等。
圖11B所示的電晶體具有：設置在基板400上且具有第一區域402a及第二區域402b的基底絕緣膜402；設置在基底絕緣膜402上且具有第三區域406a及第四區域406b的氧化物半導體膜406；設置在氧化物半導體膜406上且彼此電分離的電極416a及電極416b；設置在氧化物 半導體膜406、電極416a及電極416b上的閘極絕緣膜412；以及隔著閘極絕緣膜412且重疊於氧化物半導體膜406的第四區域406b而設置的閘極電極404。
作為氧化物半導體膜406使用與氧化物半導體膜207同樣的氧化物半導體膜即可。
作為具有第一區域402a及第二區域402b的基底絕緣膜402使用與具有第一區域202a及第二區域202b的基底絕緣膜202同樣的絕緣膜即可。
另外，除了基底絕緣膜及氧化物半導體膜的結構不同之點之外，圖11B所示的電晶體和圖9B所示的電晶體相同。
作為基板400，使用與基板100同樣的基板即可。
作為電極416a及電極416b使用與電極316a及電極316b同樣的導電膜即可。
作為閘極絕緣膜412使用與閘極絕緣膜312同樣的絕緣膜即可。
作為閘極電極404使用與閘極電極304同樣的導電膜即可。
另外，閘極電極404設置為其一部分重疊於電極416a及電極416b。
下面示出圖11B所示的電晶體的製造方法。
首先，準備基板400，在基板400上形成具有第一區域402a及第二區域402b的基底絕緣膜402。具有第一區域402a及第二區域402b的基底絕緣膜402藉由與實施模 式2所示的基底絕緣膜202同樣的方法形成即可。
接著，在基底絕緣膜402上形成氧化物半導體膜407(參照圖12A)。
接著，在氧化物半導體膜407上形成用作電極416a及電極416b的導電膜，並且進行加工來形成電極416a及電極416b(參照圖12B)。
接著，在氧化物半導體膜407、電極416a及電極416b上形成閘極絕緣膜412。
接著，進行第一加熱處理形成具有第三區域406a及第四區域406b的氧化物半導體膜406。
第一加熱處理採用與實施模式1所示的第一加熱處理同樣的加熱處理即可。
在此，氧化物半導體膜406的第三區域406a是重疊於基底絕緣膜402的第一區域402a的區域。另外，氧化物半導體膜406的第四區域406b是重疊於基底絕緣膜402的第二區域402b的區域。這是因為在基底絕緣膜402的第一區域402a及第二區域402b中，藉由第一加熱處理從基底絕緣膜402供應到氧化物半導體膜407的氧量互不相同的緣故。
另外，由於第一加熱處理，基底絕緣膜402的第一區域402a幾乎都釋放對氧化物半導體膜406能夠供應的氧。因此，基底絕緣膜402的第一區域402a在第一加熱處理之後在利用ESR的g值為2.01時未示出信號。另一方面，基底絕緣膜402的第二區域402b在第一加熱處理 之後也在利用ESR的g值為2.01時示出信號。
與氧化物半導體膜406的第四區域406b相比，氧化物半導體膜406的第三區域406a不容易高電阻化。由此，可以增高在該區域中製造的電晶體的導通電流。
接著，在閘極絕緣膜412上形成用作閘極電極404的導電膜，對該導電膜進行加工來形成閘極電極404(參照圖12C)。
另外，也可以在形成閘極電極404之後進行第一加熱處理而代替在形成閘極絕緣膜412之後。
藉由上述步驟，可以製造圖11B所示的電晶體。
在上述所示的步驟中，只對基底絕緣膜402、電極416a、電極416b及閘極電極404進行光微影步驟即可。由於能夠減少光微影步驟數，能夠大幅度地減少關於電晶體的製造的成本。
另外，藉由本實施模式獲得的電晶體使用氧缺陷少且氫濃度低的氧化物半導體膜，並且使用由於加熱處理釋放氧的基底絕緣膜。因此，起因於電晶體的工作的電特性的變動小，並且使用該電晶體的半導體裝置具有高可靠性。
另外，在電晶體的形成區域中，藉由形成不容易高電阻化的氧化物半導體膜的區域，可以製造導通電流高的電晶體。
本實施模式可以與另外實施模式適當地組合而使用。
實施模式5
在本實施模式中，說明使用實施模式1至實施模式4中的任一個所示的電晶體製造的液晶顯示裝置。注意，在本實施模式中說明將本發明的一個方式應用於液晶顯示裝置的例子，但是不限於此。例如，本領域的技術人員能夠容易地想到將本發明的一個方式應用於作為發光裝置中的一例的EL(Electro Luminescence：電致發光)顯示裝置。
圖18示出主動矩陣驅動方式的液晶顯示裝置的電路圖。液晶顯示裝置包括源極線SL_1至SL_a、閘極線GL_1至GL_b、以及多個像素2200。像素2200各自包括電晶體2230、電容器2220和液晶元件2210。具有這種結構的多個像素2200形成液晶顯示裝置的像素部分。注意，當簡單地指代源極線或閘極線時，有時也記載為源極線SL或閘極線GL。
電晶體2230使用實施模式1至實施模式4中的任一個所示的電晶體。因為實施模式1至實施模式4中的任一個所示的電晶體是電特性良好的使用氧化物半導體的電晶體，所以可以獲得高顯示質量的顯示裝置。
閘極線GL連接至電晶體2230的閘極，源極線SL連接至電晶體2230的源極，並且電晶體2230的汲極連接至電容器2220的一個電容器電極和液晶元件2210的一個像素電極。電容器2220的另一電容器電極和液晶元件2210的另一像素電極連接至共用電極。另外，可以在同一層中形成共用電極及閘極線GL。
另外，閘極線GL連接到閘極驅動電路。閘極驅動電 路也可以包含實施模式1至實施模式4中的任一個所示的電晶體。
另外，源極線SL連接到源極驅動電路。源極驅動電路也可以包含實施模式1至實施模式4中的任一個所示的電晶體。
此外，也可以將閘極驅動電路和源極驅動電路中的任何一個或兩者形成在另行準備的基板上，並利用COG(Chip On Glass：玻璃上晶片)、引線接合、或TAB(Tape Automated Bonding：卷帶式自動接合)等方法分別與閘極線GL及源極線SL連接。
此外，由於電晶體容易因靜電等而損壞，所以較佳設置保護電路。保護電路較佳使用非線性元件構成。
一旦向閘極線GL施加高於或等於電晶體2230的臨界電壓的電壓，從源極線SL供應的電荷作為電晶體2230的汲極電流流動並在電容器2220中累積。在對一行充電之後，該行中的電晶體2230截止，並且停止從源極線SL的電壓施加；然而，必要電壓可藉由電容器2220中累積的電荷保留。然後，開始下一行中的電容器2220的充電。以此方式，執行對第一行至第b行的充電。汲極電流是指在電晶體中藉由通道流過汲極-源極之間的電流。汲極電流當閘極電壓高於其臨界電壓時流過。
另外，電晶體2230的導通電流小，因此蓄積在電容器2220中的電荷的保持時間長。因此，在顯示具有較少動作的影像(包含靜態影像)的情況下，能減小顯示重寫 頻率，該情況使得功率消耗進一步減小。此外，電容器2220的電容可進一步減小；因此，可減少充電的功耗。
另外，電晶體2230因為起因於電晶體的工作的電特性的變動小，所以能夠獲得可靠性高的液晶顯示裝置。
如上所述，藉由本發明的一個方式，可以提供顯示質量高、耗電量小、並且可靠性優越的液晶顯示裝置。
本實施模式可以與另外實施模式適當地組合而使用。
實施模式6
在本實施模式中，對使用實施模式1至實施模式4中的任一個所示的電晶體製造半導體記憶體件的例子進行說明。
作為揮發性半導體記憶體件的典型例子，有藉由選擇構成記憶元件的電晶體來將電荷蓄積在電容器中從而儲存資訊的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)、以及使用正反器等電路來保持儲存資料的SRAM(Static Random Access Memory：靜態隨機存取記憶體)。
作為不揮發性半導體記憶體件的典型例子，可以舉出在電晶體的閘極與通道區之間具有浮動閘極，藉由在該浮動閘極中保持電荷來進行儲存的快閃記憶體記憶體。
可以將實施模式1至實施模式4中的任一個所示的電晶體用作上述半導體記憶體件中包含的電晶體的一部分。
首先，使用圖19A和19B說明構成使用實施模式1至 實施模式4中的任一個所示的電晶體的半導體記憶體件的記憶單元。
記憶單元具有電晶體Tr和電容器C，電晶體Tr的源極和汲極中的一方電連接到位元線BL，電晶體Tr的源極和汲極中的另一方電連接到電容器C，電晶體Tr的閘極電連接到字線WL，電晶體Tr的位元線BL電連接到讀出放大器SAmp(參照圖19A)。
已知由於電晶體Tr的截止狀態電流，電容器C保持的電壓如圖19B所示隨時間逐漸減小。最初從V0充電到V1的電壓隨著時間的推移降低到讀出資料1的臨界點即VA。將該期間設定為保持期間T_1。即，當使用2值記憶單元時，需要在保持期間T_1中進行更新。
這裏，藉由使用實施模式1至實施模式4中的任一個所示的電晶體作為電晶體Tr，由於該電晶體的截止電流小，因此可以延長保持期間T_1。即，由於可以減小更新頻率，可以減少耗電量。例如，當將使用截止電流為1×10-21A以下，較佳為1×10-24A以下的氧化物半導體膜的電晶體用於記憶單元時，可以在不供應電力的情況下保持資料數日至數十年。
另外，藉由使用實施模式1至實施模式4中的任一個所示的電晶體作為電晶體Tr，因為該電晶體起因於電晶體的工作的電特性的變動小，所以能夠獲得可靠性高的半導體記憶體件的記憶單元。
如上所述，藉由本發明的一個方式可以獲得可靠性高 且耗電量小的半導體記憶體件。
接著，參照圖20A和20B說明與如上所述的半導體記憶體件不同的結構且使用實施模式1至實施模式4中的任一個所示的電晶體的半導體記憶體件的記憶單元的例子。
圖20A是記憶單元的電路圖。記憶單元具有：電晶體Tr_1；電晶體Tr_2；以及電容器C，該電晶體Tr_1的閘極電連接到字線WL_1，電晶體Tr_1的源極電連接到源極線SL_1，電晶體Tr_2的源極電連接到源極線SL_2，電晶體Tr_2的汲極電連接到的汲極線DL_2，電容器C的一端電連接到電容線CL，並且電容器C的另一端、電晶體Tr_1的汲極及電晶體Tr_2的閘極電連接到節點N。
另外，該記憶單元藉由利用根據節點N的電位電晶體Tr_2的可見的臨界電壓發生變動能夠儲存資料。例如，圖20B是說明電容線CL的電壓VCL與流過電晶體Tr_2的汲極電流Id_2的關係的圖。
這裏，節點N可以藉由電晶體Tr_1調整電壓。例如，將源極線SL_1的電位設定為VDD。此時，藉由將字線WL_1的電位設定為電晶體Tr_1的臨界電壓Vth加電源電位VDD的電位以上，可以將節點N的電位設定為HIGH。另外，藉由將字線WL_1的電位設定為電晶體Tr_1的臨界值電位Vth以下，可以將節點N的電位設定為LOW。
由此，可以得到N=LOW時所示的VCL-Id_2曲線或N=HIGH時所示的VCL-Id_2曲線。即，N=LOW時， VCL=0V時汲極電流Id_2較小，所以成為資料0；而在N=HIGH時，VCL=0V時汲極電流Id_2較大，所以成為資料1。如此，可以儲存資料。
這裏，當使用實施模式1至實施模式4中的任一個所示的電晶體作為電晶體Tr_1時，可以使該電晶體的截止電流小，由此可以抑制儲存於節點N的電荷非意圖地在電晶體Tr_1的源極與汲極之間洩漏。因此可以長期保持資料。
另外，藉由使用實施模式1至實施模式4中的任一個所示的電晶體作為電晶體Tr_1，因為該電晶體起因於電晶體的工作的電特性的變動小，所以能夠獲得可靠性高的半導體記憶體件。
另外，也可以使用實施模式1至實施模式4中的任一個所示的電晶體作為電晶體Tr_2。
如上所述，藉由本發明的一個方式，可以獲得在長期間可靠性高且耗電量小的半導體記憶體件。
本實施模式可以與其他的實施模式適當地組合而實施。
實施模式7
可以以至少在其一部分中使用實施模式1至實施模式4中的任一個所示的電晶體或實施模式6所示的半導體記憶體件的方式構成CPU(Central Processing Unit：中央處理單元)。
圖21A是示出CPU的具體結構的方塊圖。圖21A所示的CPU在基板1190上具有：運算邏輯裝置(ALU：Arithmetic logic unit)1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、定時控制器1195、暫存器1196、暫存器控制器1197、匯流排介面(Bus I/F)1198、能夠重寫的ROM1199以及ROM介面(ROM I/F)1189。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖21A所示的CPU只不過是簡化其結構而所示的一個例子，所以實際的CPU根據其用途具有各種各樣的結構。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、定時控制器1195。
ALU控制器1192、中斷控制器1.194、暫存器控制器1197、定時控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在進行CPU的程式時，根據其優先度或掩模的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並對應於CPU的狀態來進行暫存器1196的讀出或寫入。
另外，定時控制器1195生成用來控制ALU1191、 ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作定時的信號。例如，定時控制器1195具有根據基準時脈信號CLK1來生成內部時脈信號CLK2的內部時脈發生器，並將該時脈信號CLK2供應到上述各種電路。
在圖21A所示的CPU中，在暫存器1196中設置有記憶元件。作為暫存器1196的記憶元件可以使用實施模式6所示的半導體記憶體件。
在圖21A所示的CPU中，暫存器控制器1197根據ALU1191的指令進行暫存器1196中的保持工作。換言之，暫存器控制器1197在暫存器1196所具有的記憶元件中選擇由正反器保持資料還是由電容器保持資料。在由正反器保持資料的情況下，對暫存器1196中的記憶元件供應電源電壓。在由電容器保持資料的情況下，對電容器進行資料的重寫，而可以停止對暫存器1196中的記憶元件供應電源電壓。
如圖21B或21C所示，可以藉由在記憶元件群和施加有電源電位VDD或電源電位VSS的節點之間設置切換元件來進行電源的停止。以下對圖21B及21C的電路進行說明。
圖21B及21C示出作為用來控制對記憶元件供應電源電壓的切換元件使用實施模式1至實施模式4中的任一個所示的電晶體的結構的一個例子。
圖21B所示的記憶體裝置包括切換元件1141以及具 有多個記憶元件1142的記憶元件群1143。明確而言，作為各記憶元件1142可以使用實施模式6所示的記憶元件。記憶元件群1143所具有的各記憶元件1142藉由切換元件1141施加有高位準的電源電位VDD。並且，記憶元件群1143所具有的各記憶元件1142施加有信號IN的電位和低位準的電源電位VSS。
在圖21B中，作為切換元件1141使用實施模式1至實施模式4中的任一個所示的電晶體，並且該電晶體的開關受控於施加到其閘極的信號SigA。
另外，雖然圖21B中示出切換元件1141只具有一個電晶體的結構，但是不限於此，也可以具有多個電晶體。當切換元件1141具有多個用作切換元件的電晶體時，既可以將上述多個電晶體並聯，又可以將上述多個電晶體串聯，還可以組合並聯和串聯。
另外，圖21C示出記憶單元的一個例子，其中藉由切換元件1141對記憶元件群1143所具有的各記憶元件1142供應低位準的電源電位VSS。可以由切換元件1141控制對記憶元件群1143所具有的各記憶元件1142供應低位準的電源電位VSS。
即使在記憶元件群和施加有電源電位VDD或電源電位VSS的節點之間設置切換元件來暫時停止CPU的動作而停止供應電源電壓，也能夠保持資料，從而可以降低耗電量。例如，在個人計算機的使用者停止對鍵盤等輸入裝置輸入資訊時，可以停止CPU的工作，由此可以降低耗 電量。
在此，雖然以CPU為例子來說明，但是也可以將上述電晶體應用於DSP(Digital Signal Processor：數位信號處理器)、定制LSI、FPGA(Field Programmable Gate Array：現場可程式邏輯閘陣列)等的LSI。
本實施模式可以與上述實施模式適當地組合而實施。
實施模式8
在本實施模式中，說明應用實施模式1至實施模式7的電子裝置的例子。
圖22A是可攜式資訊終端。圖22A所示的可攜式資訊終端具備外殼9300、按鈕9301、麥克風9302、顯示部9303、揚聲器9304、影像拍攝裝置9305，並且具有作為行動電話機的功能。可以將其他實施模式應用於顯示部9303及影像拍攝裝置9305。此外，雖然未圖示，也可以將其他實施模式應用於主體內部的運算裝置、無線電路或儲存電路。
圖22B是顯示器。圖22B所示的顯示裝置具備外殼9310以及顯示部9311。可以將其他實施模式應用於顯示部9311。其結果，即使增大顯示部9311的尺寸，也可以得到高顯示質量且可靠性高的顯示器。
圖22C是數位相機。圖22C所示的數位相機具備外殼9320、按鈕9321、麥克風9322、顯示部9323。可以將其他實施模式應用於顯示部9323。此外，雖然未圖示，但是 也可以將其他實施模式應用於儲存電路或影像感測器。
圖22D是能夠進行翻蓋的可攜式資訊終端。圖22D所示的能夠進行翻蓋的可攜式資訊終端具有：外殼9630、顯示部9631a、顯示部9631b、夾子9633以及操作開關9638。可以將其他實施模式應用於顯示部9631a及顯示部9631b。此外，雖然未圖示，其他實施模式所示的半導體記憶體件也可以應用於本體內部的運算裝置、無線電路或儲存電路。
另外，可以將顯示部9631a和顯示部9631b中的至少一個的一部或全部用作觸摸屏，藉由接觸所表示的操作鍵，可以進行資料輸入等。
因此，根據本發明的一個方式的電子裝置是質量高且可靠性高的電子裝置。
本實施模式可以與另外實施模式適當地組合而使用。
實施例1
在本實施例中，利用ESR，對具有氧化物半導體膜及基底絕緣膜的樣本的自旋進行評價。
另外，作為ESR利用日本電子公司製造的電子自旋共振裝置JES-FA300。
下面示出樣本的製造方法。
首先，準備石英基板，在石英基板上形成基底絕緣膜。作為基底絕緣膜使用氧化鋁膜或氧化矽膜。
藉由濺射法形成氧化鋁膜。明確而言，使用氧化鋁靶 材，在包含25sccm的氬及25sccm的氧的氛圍下，將壓力控制為0.4Pa，將成膜時的基板加熱溫度設定為250℃，並且將成膜電力設定為2.5kW(13.56MHz)，以300nm的厚度形成氧化鋁膜。
藉由濺射法形成氧化矽膜。明確而言，使用氧化矽靶材，在包含25sccm的氬及25sccm的氧的氛圍下，將壓力控制為0.4Pa，將成膜時的基板加熱溫度設定為100℃，並且將成膜電力設定為5kW(13.56MHz)，以300nm的厚度形成氧化矽膜。
接著，在基底絕緣膜上形成氧化物半導體膜。
藉由濺射法形成氧化物半導體膜。明確而言，使用In-Ga-Zn-O(In：Ga：Zn=1：1：1[原子數比])靶材，在包含45sccm的氧的氛圍下，將壓力控制為0.4Pa，將成膜時的基板加熱溫度設定為400℃，並且將成膜電力設定為500W(DC)，以100nm的厚度形成氧化物半導體膜。
接著，在氮氣氛圍下，以450℃的溫度進行第一加熱處理1小時。
接著，在氧化物半導體膜上形成保護絕緣膜。
藉由電漿CVD法形成保護絕緣膜。明確而言，在包含1sccm的甲矽烷及800sccm的一氧化二氮的氛圍下，將壓力控制為40Pa，將成膜時的基板加熱溫度設定為400℃，並且對電極施加150W(60MHz)的電力，以100nm的厚度形成保護絕緣膜。
接著，將基板分成3mm×20mm的尺寸。
接著，在氮氣體氛圍中，對分成的基板進行第二加熱處理1小時。以250℃、300℃、350℃、400℃、450℃、500℃、550℃或600℃的溫度進行第二加熱處理。
接著，重疊樣本的兩個，對其進行ESR評價。注意，以室溫且將微波電力設定為20mW(9.2GHz)進行ESR。另外，以磁場的方向平行於基板表面的方式設置樣本。
在圖13A和13B中示出結果。在此，圖13A示出作為基底絕緣膜使用氧化鋁膜的樣本的ESR譜。另外，圖13B示出作為基底絕緣膜使用氧化矽膜的樣本的ESR譜。另外，圖13A和13B中的ESR譜中附加的溫度錶示第二加熱處理的溫度。另外，圖13A和13B中的ESR譜中附加的as-depo表示不進行第二加熱處理。
在圖13A和13B中，注目到g值為2.01的信號。根據圖13A，作為基底絕緣膜使用氧化鋁膜的樣本中，隨著第二加熱處理的溫度升高，相當於該信號的自旋密度減少。另外，以600℃進行第二加熱處理的樣本也示出該信號。另外，根據圖13B，作為基底絕緣膜使用氧化矽膜的樣本中也隨著第二加熱處理的溫度升高，相當於該信號的自旋密度減少。然而，在以550℃或600℃進行第二加熱處理的樣本中，該信號消失或變為極小。另外，以下圖表1示出對相當於g值為2.01的信號的自旋密度進行定量的值。
根據上面的圖表1，可知在作為基底絕緣膜使用氧化鋁膜的樣本中，在以600℃以下的加熱處理之後也相當於g值為2.01的信號的自旋密度為1×1018spins/cm3以上。
與此相同，在圖13A和13B中，注目到g值為1.93的信號。根據圖13A，在作為基底絕緣膜使用氧化鋁膜的樣本中，在as-depo及第二加熱處理為400℃的樣本中，確認到該信號。在其他樣本中確認不到該信號。另外，根據圖13B，在作為基底絕緣膜使用氧化矽膜的樣本中，在as-depo及第二加熱處理為250℃至400℃的樣本中，也確認到該信號。在其他樣本中確認不到該信號。
如上所述那樣，在作為基底絕緣膜使用氧化鋁膜的樣本的ESR譜中，由基底絕緣膜及保護絕緣膜夾住氧化物半導體膜且以250℃至600℃的範圍內的任一種溫度進行加熱處理的樣本在g值為2.01時示出信號。另外，除了as- depo及該加熱處理的溫度為400℃的樣本之外，在g值為1.93時未示出信號。
另外，在作為基底絕緣膜使用氧化矽膜的樣本的ESR譜中，由基底絕緣膜及保護絕緣膜夾住氧化物半導體膜且以250℃至500℃的範圍內的任一種溫度進行加熱處理的樣本在g值為2.01時示出信號。然而，在該加熱處理的溫度為550℃或600℃的情況下，在g值為2.01時未示出信號。另外，除了as-depo及該加熱處理的溫度為250℃至400℃的樣本之外，在g值為1.93時未示出信號。
在本實施例中，可知的是：在基底絕緣膜是氧化鋁膜的情況下，設置在基底絕緣膜上的氧化物半導體膜在以450℃至600℃中的任一種溫度進行加熱處理之後，在利用ESR的g值為1.93時未示出信號，並且在該加熱處理之後也基底絕緣膜在g值為2.01時示出信號。
另一方面，可知的是：在基底絕緣膜是氧化矽膜的情況下，在以450℃或500℃的溫度進行加熱處理之後，設置在基底絕緣膜上的氧化物半導體膜在利用ESR的g值為1.93時未示出信號，並且在該加熱處理之後也基底絕緣膜在g值為2.01時示出信號。另外，在以550℃或600℃的溫度進行加熱處理之後，在利用ESR的g值為1.93時未示出信號，並且在該加熱處理之後也基底絕緣膜在g值為2.01時未示出信號。
實施例2
在本實施例中，利用TDS，進行具有絕緣膜的樣本的釋放氣體的評價。
在釋放氣體的評價中，使用電子科學公司製造的熱脫附裝置EMD-WA1000S/W。
下面示出樣本的製造方法。
首先，準備矽晶片，在矽晶片上形成熱氧化膜。熱氧化膜的形成在包含3%的HCl的氧氣氛圍下，以950℃的溫度進行，且將熱氧化膜的厚度設定為100nm。
接著，在熱氧化膜上作為絕緣膜形成氧化鋁膜或氧化矽膜。
藉由濺射法形成氧化鋁膜。明確而言，使用氧化鋁靶材，在包含25sccm的氬及25sccm的氧的氛圍下，將壓力控制為0.4Pa，將成膜時的基板加熱溫度設定為250℃，並且將成膜電力設定為2.5kW(13.56MHz)，以100nm的厚度形成氧化鋁膜。
藉由濺射法形成氧化矽膜。明確而言，使用氧化矽靶材，在包含50sccm的氧的氛圍下，將壓力控制為0.4Pa，將成膜時的基板加熱溫度設定為100℃，並且將成膜電力設定為2kW(13.56MHz)，以300nm的厚度形成氧化矽膜。
接著，對樣本的釋放氣體的量進行評價。
在圖14A和14B中示出利用TDS的M/z為32的氣體離子強度。在此，圖14A示出作為絕緣膜使用氧化鋁膜的樣本的利用TDS的釋放氣體的離子強度。另外，圖14B 示出作為絕緣膜使用氧化矽膜的樣本的利用TDS的釋放氣體的離子強度。
根據圖14A所示的作位絕緣膜使用氧化鋁膜的樣本的利用TDS的釋放氣體的離子強度，在基板溫度為450℃以上時確認到M/z為32的氣體的釋放。因測量關係，不能進行基板溫度為600℃以上的釋放氣體的評價，然而能夠預測M/z為32的氣體的釋放量成為最高的溫度高於600℃。
另一方面，根據圖14B所示的作為絕緣膜使用氧化矽膜的樣本的利用TDS的釋放氣體的離子強度，在基板溫度為100℃以上且500℃以下時確認到M/z為32的氣體的釋放。另外，當將釋放量換算為氧原子時，算出5.0×1020atoms/cm3。因測量關係，不能進行基板溫度為600℃以上的釋放氣體的評價，然而至少可知在基板溫度為500℃以上且600℃以下的範圍內大體上不發生M/z為32的氣體的釋放。
根據本實施例，可知與氧化矽膜相比，氧化鋁膜的氧的釋放溫度高。因此，即使以450℃以上的溫度進行加熱處理，也充分殘留能夠釋放的氧。
另外可知在氧化矽膜中，藉由以450℃以上的溫度進行加熱處理，大體上消失能夠釋放的氧。
接著，在圖15A和15B中示出利用TDS的M/z為2的氣體離子強度。在此，圖15A示出作為絕緣膜使用氧化鋁膜的樣本的利用TDS的釋放氣體的離子強度。另外，圖 15B示出作為絕緣膜使用氧化矽膜的樣本的利用TDS的釋放氣體的離子強度。
根據圖15A所示的作位絕緣膜使用氧化鋁膜的樣本的利用TDS的釋放氣體的離子強度，在基板溫度為320℃及410℃時確認到M/z為2的氣體的釋放量的極大值。因測量關係，不能進行基板溫度為600℃以上的釋放氣體的評價，然而能夠預測隨著基板溫度的升高，M/z為2的氣體的釋放量也增大。
根據圖15B所示的作位絕緣膜使用氧化矽膜的樣本的利用TDS的釋放氣體的離子強度，在基板溫度為350℃時確認到M/z為2的氣體的釋放量的極大值。另外，因測量關係，不能進行基板溫度為600℃以上的釋放氣體的評價，然而能夠預測隨著基板溫度的升高，M/z為2的氣體的釋放量也增大。
根據本實施例，可知與氧化矽膜相比，氧化鋁膜的氧的釋放溫度高。因此，即使以450℃以上的溫度進行加熱處理，也充分殘留能夠釋放的氧。
另外可知在氧化矽膜中，藉由以450℃以上的溫度進行加熱處理，大體上消失能夠釋放的氧。
另外，藉由以成為超過從基底絕緣膜的氫的釋放量的極大值的溫度的溫度，例如350℃以上，較佳為450℃以上，更較佳為500℃以上進行加熱處理，能夠從基底絕緣膜高效地釋放氫。
實施例3
在本實施例中，利用霍爾效應測量(Hall Effect Measurement)對由基底絕緣膜及保護絕緣膜夾住的氧化物半導體膜的比電阻率、載流子密度及霍爾遷移率進行評價。
作為霍爾效應測量利用東揚精測系統公司(TOYO Corporation)製造的ResiTest8300系列。
下面示出樣本的製造方法。
首先，準備玻璃基板，在玻璃基板上形成基底絕緣膜。作為基底絕緣膜使用氧化鋁膜或氧化矽膜。
藉由濺射法形成氧化鋁膜。明確而言，使用氧化鋁靶材，在包含25sccm的氬及25sccm的氧的氛圍下，將壓力控制為0.4Pa，將成膜時的基板加熱溫度設定為250℃，並且將成膜電力設定為2.5kW(13.56MHz)，以100nm的厚度形成氧化鋁膜。
藉由濺射法形成氧化矽膜。明確而言，使用氧化矽靶材，在包含25sccm的氬及25sccm的氧的氛圍下，將壓力控制為0.4Pa，將成膜時的基板加熱溫度設定為100℃，並且將成膜電力設定為5kW(13.56MHz)，以300nm的厚度形成氧化矽膜。
接著，在基底絕緣膜上形成氧化物半導體膜。
藉由濺射法形成氧化物半導體膜。明確而言，使用In-Ga-Zn-O(In：Ga：Zn=1：1：1[原子數比])靶材，在包含45sccm的氧的氛圍下，將壓力控制為0.4Pa，將成膜時的 基板加熱溫度設定為400℃，並且將成膜電力設定為500W(DC)，以30nm的厚度形成氧化物半導體膜。
接著，在氮氣體氛圍下，以450℃的溫度進行第一加熱處理1小時。
接著，作為用於霍爾效應測量的四個端子，形成四個直徑為1mm的園狀的電極(Ti)。另外，將每個電極配置為正方形狀，並且將其中心和中心之間的間隔設定為8mm。
接著，在電極及氧化物半導體膜上形成保護絕緣膜。
藉由電漿CVD法形成保護絕緣膜。明確而言，在包含1sccm的甲矽烷及800sccm的一氧化二氮的氛圍下，將壓力控制為40Pa，將成膜時的基板加熱溫度設定為400℃，並且對電極施加150W(60MHz)的電力，以100nm的厚度形成保護絕緣膜。
接著，對保護絕緣膜進行加工，形成只使每個電極露出的開口部。
接著，以包括四個電極的方式將每個基板分成10mm×10mm的尺寸。
接著，在氮氣體氛圍中，對分成的基板進行第二加熱處理1小時。以250℃、300℃、350℃、400℃、450℃、500℃、550℃或600℃的溫度進行第二加熱處理。
接著，對每個樣本的比電阻率、載流子密度及霍爾遷移率進行評價。
圖16A至圖17C示出其結果。
在此，圖16A至16C示出作為基底絕緣膜使用氧化鋁膜的樣本的霍爾效應測量結果。另外，圖16A示出第二加熱處理的溫度和比電阻值的關係，圖16B示出第二加熱處理的溫度和載流子密度的關係，並且圖16C示出第二加熱處理的溫度和霍爾遷移率的關係。
根據圖16A，當第二加熱處理超過400℃時急劇地增大比電阻值。另外，在第二加熱處理為450℃以上的情況下，比電阻值為3kΩ．cm以上，即霍爾效應測量的測量限度。
另外，根據圖16B及16C可知當第二加熱處理的溫度升高時，霍爾遷移率沒有大的變化且載流子密度大幅度地降低。
由於氧化物半導體膜的載流子發生源為氫及氧缺陷，因此藉由以400℃以上進行第二加熱處理，能夠減少氧化物半導體膜的氫及/或氧缺陷。
接著，圖17A至17C示出作為基底絕緣膜使用氧化矽膜的樣本的霍爾效應測量結果。另外，圖17A示出第二加熱處理的溫度和比電阻值的關係，圖17B示出第二加熱處理的溫度和載流子密度的關係，並且圖17C示出第二加熱處理的溫度和霍爾遷移率的關係。
根據圖17A，在第二加熱處理為350℃以上的情況下，比電阻值為3kΩ．cm以上，即霍爾效應測量的測量限度。
由於氧化物半導體膜的載流子發生源為氫及氧缺陷， 因此藉由以350℃以上進行第二加熱處理，能夠減少氧化物半導體膜的氫及/或氧缺陷。
根據實施例2，氧化矽膜以比氧化鋁膜低的溫度釋放氧。考慮到實施例3的結果，從基底絕緣膜的氧的釋放和氧化物半導體膜的比電阻值的增大(載流子密度的減少)有關係是顯而易見的。
另外，根據實施例1及實施例2，顯而易見，在從基底絕緣膜能夠釋放氧的樣本中，在利用ESR的g值為2.01時示出信號。
因此，為了降低氧化物半導體膜的載流子密度，藉由作為基底絕緣膜較佳使用在利用ESR的g值為2.01時示出信號的絕緣膜，來使氧化物半導體膜的氧缺陷減少。但是，為了降低氧化物半導體膜的另一個載流子發生源的基底絕緣膜的氫濃度，450℃以上的加熱處理是有效的，因此可知形成如下絕緣膜是重要的，即在450℃以上的加熱處理之後也殘留由於加熱處理釋放的氧的基底絕緣膜。
100‧‧‧基板
102‧‧‧基底絕緣膜
104‧‧‧閘極電極
106‧‧‧氧化物半導體膜
106a‧‧‧第一區域
106b‧‧‧第二區域
106c‧‧‧第三區域
112‧‧‧閘極絕緣膜
113‧‧‧閘極絕緣膜
116a‧‧‧佈線
116b‧‧‧佈線
118‧‧‧層間絕緣膜
136‧‧‧氧化物半導體膜
137‧‧‧氧化物半導體膜
200‧‧‧基板
202‧‧‧基底絕緣膜
202a‧‧‧第一區域
202b‧‧‧第二區域
203a‧‧‧絕緣膜
203b‧‧‧絕緣膜
204‧‧‧閘極電極
206‧‧‧氧化物半導體膜
206a‧‧‧第三區域
206b‧‧‧第四區域
206c‧‧‧第五區域
206d‧‧‧第六區域
207‧‧‧氧化物半導體膜
207a‧‧‧第三區域
207b‧‧‧第四區域
212‧‧‧閘極絕緣膜
213‧‧‧閘極絕緣膜
216a‧‧‧佈線
216b‧‧‧佈線
218‧‧‧層間絕緣膜
237‧‧‧氧化物半導體膜
300‧‧‧基板
302‧‧‧基底絕緣膜
304‧‧‧閘極電極
306‧‧‧氧化物半導體膜
307‧‧‧氧化物半導體膜
312‧‧‧閘極絕緣膜
316a‧‧‧電極
316b‧‧‧電極
400‧‧‧基板
402‧‧‧基底絕緣膜
402a‧‧‧第一區域
402b‧‧‧第二區域
404‧‧‧閘極電極
406‧‧‧氧化物半導體膜
406a‧‧‧第三區域
406b‧‧‧第四區域
407‧‧‧氧化物半導體膜
412‧‧‧閘極絕緣膜
416a‧‧‧電極
416b‧‧‧電極
1141‧‧‧切換元件
1142‧‧‧記憶元件
1143‧‧‧記憶元件群
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧定時控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
2200‧‧‧像素
2210‧‧‧液晶元件
2220‧‧‧電容器
2230‧‧‧電晶體
9300‧‧‧外殼
9301‧‧‧按鈕
9302‧‧‧麥克風
9303‧‧‧顯示部
9304‧‧‧揚聲器
9305‧‧‧影像拍攝裝置
9310‧‧‧外殼
9311‧‧‧顯示部
9320‧‧‧外殼
9321‧‧‧按鈕
9322‧‧‧麥克風
9323‧‧‧顯示部
9630‧‧‧外殼
9631a‧‧‧顯示部
9631b‧‧‧顯示部
9633‧‧‧夾子
9638‧‧‧操作開關
圖1A至1C是示出根據本發明的一個方式的電晶體的一個例子的俯視圖及剖面圖；圖2A至2C是示出根據本發明的一個方式的電晶體的製造方法的一個例子的剖面圖；圖3A至3C是示出根據本發明的一個方式的電晶體的製造方法的一個例子的剖面圖； 圖4A至4C是示出根據本發明的一個方式的電晶體的一個例子的俯視圖及剖面圖，圖5A至5C是示出根據本發明的一個方式的電晶體的製造方法的一個例子的剖面圖；圖6A至6C是示出根據本發明的一個方式的電晶體的製造方法的一個例子的剖面圖；圖7A至7C是示出根據本發明的一個方式的電晶體的製造方法的一個例子的剖面圖；圖8A至8C是示出根據本發明的一個方式的電晶體的製造方法的一個例子的剖面圖；圖9A和9B是示出根據本發明的一個方式的電晶體的一個例子的俯視圖及剖面圖；圖10A至10C是示出根據本發明的一個方式的電晶體的製造方法的一個例子的剖面圖；圖11A和11B是示出根據本發明的一個方式的電晶體的一個例子的俯視圖及剖面圖，圖12A至12C是示出根據本發明的一個方式的電晶體的製造方法的一個例子的剖面圖；圖13A和13B是示出ESR譜的圖；圖14A和14B是藉由TDS進行測量的M/z為32的氣體的離子強度；圖15A和15B是藉由TDS進行測量的M/z為2的氣體的離子強度；圖16A至16C是示出樣本的霍爾效應測量結果的圖； 圖17A至17C是示出樣本的霍爾效應測量結果的圖；圖18是示出根據本發明的一個方式的液晶顯示裝置的一個例子的電路圖；圖19A和19B是示出根據本發明的一個方式的半導體記憶裝置的一個例子的電路圖及示出電特性的圖；圖20A和20B是示出根據本發明的一個方式的半導體記憶裝置的一個例子的電路圖及示出電特性的圖；圖21A至21C是根據本發明的一個方式的CPU的具體例子的方塊圖及其一部分的電路圖；圖22A至22D是示出根據本發明的一個方式的電子裝置的一個例子的透視圖。
216a、216b‧‧‧佈線
204‧‧‧閘極電極
218‧‧‧層間絕緣膜
212‧‧‧閘極絕緣膜
200‧‧‧基板
206‧‧‧氧化物半導體膜
206a‧‧‧第三區域
206b‧‧‧第四區域
206c‧‧‧第五區域
206d‧‧‧第六區域
202‧‧‧基底絕緣膜
202a‧‧‧第一區域
202b‧‧‧第二區域

Claims (22)

  1. 一種半導體裝置，包括：絕緣膜；該絕緣膜上的氧化物半導體膜；該氧化物半導體膜上的閘極絕緣膜；以及該閘極絕緣膜上的閘極電極，該閘極電極重疊於該氧化物半導體膜，其中，該絕緣膜在利用電子自旋共振的g值為2.005以上且2.015以下時示出信號，並且該氧化物半導體膜在利用電子自旋共振的g值為1.88以上且1.98以下時未示出信號。
  2. 一種半導體裝置，包括：絕緣膜；該絕緣膜上的氧化物半導體膜；該氧化物半導體膜上的閘極絕緣膜；以及該閘極絕緣膜上的閘極電極，該閘極電極重疊於該氧化物半導體膜，其中，該氧化物半導體膜在利用電子自旋共振的g值為1.88以上且1.98以下時具有低於5×1016spins/cm3的自旋密度。
  3. 一種半導體裝置，包括：絕緣膜；該絕緣膜上的氧化物半導體膜；該氧化物半導體膜上的閘極絕緣膜；以及 該閘極絕緣膜上的閘極電極，該閘極電極重疊於該氧化物半導體膜，其中，該絕緣膜在利用電子自旋共振的g值為2.005以上且2.015以下時具有5×1017spins/cm3以上的自旋密度，並且該氧化物半導體膜在利用電子自旋共振的g值為1.88以上且1.98以下時具有低於5×1016spins/cm3的自旋密度。
  4. 根據申請專利範圍第1、2、和3之任一項之半導體裝置，其中該絕緣膜包含選自鎂、鋁、釩、鉻、鍺、釔、鑭、鉿、鋯及鉭中的材料的氧化物。
  5. 一種半導體裝置，包括：包括第一區域及第二區域的絕緣膜；該絕緣膜上的氧化物半導體膜，該氧化物半導體膜包括第三區域及第四區域；該氧化物半導體膜上的閘極絕緣膜；以及該閘極絕緣膜上的閘極電極，該閘極電極重疊於該氧化物半導體膜的該第四區域的一部分，其中，該氧化物半導體膜的該第三區域重疊於該絕緣膜的該第一區域，該氧化物半導體膜的該第四區域重疊於該絕緣膜的該第二區域，該絕緣膜的該第二區域在利用電子自旋共振的g值為2.005以上且2.015以下時示出信號，並且該氧化物半導體膜的該第三區域在利用電子自旋 共振的g值為1.88以上且1.98以下時未示出信號。
  6. 根據申請專利範圍第5項之半導體裝置，其中該絕緣膜的該第一區域在利用電子自旋共振的g值為2.005以上且2.015以下時未示出信號。
  7. 一種半導體裝置，包括：包括第一區域及第二區域的絕緣膜；該絕緣膜上的氧化物半導體膜，該氧化物半導體膜包括第三區域及第四區域；該氧化物半導體膜上的閘極絕緣膜；以及該閘極絕緣膜上的閘極電極，該閘極電極重疊於該氧化物半導體膜的該第四區域，其中，該氧化物半導體膜的該第三區域重疊於該絕緣膜的該第一區域，該氧化物半導體膜的該第四區域重疊於該絕緣膜的該第二區域，該絕緣膜的該第二區域在利用電子自旋共振的g值為2.005以上且2.015以下時具有5×1017spins/cm3以上的自旋密度，並且該氧化物半導體膜的該第三區域在利用電子自旋共振的g值為1.88以上且1.98以下時具有低於5×1016spins/cm3的自旋密度。
  8. 根據申請專利範圍第7項之半導體裝置，其中該絕緣膜的該第一區域在利用電子自旋共振的g值為2.005以上且2.015以下時具有低於5×1017spins/cm3的自旋密度。
  9. 根據申請專利範圍第1、2、3、5、和7之任一項之半導體裝置，還包括：該閘極電極上的層間絕緣膜；以及該層間絕緣膜上的佈線，該佈線藉由設置在該層間絕緣膜及該閘極絕緣膜中的開口接觸於該氧化物半導體膜。
  10. 根據申請專利範圍第5或7項之半導體裝置，其中該絕緣膜的該第二區域包含選自鎂、鋁、釩、鉻、鍺、釔、鑭、鉿、鋯及鉭中的材料的氧化物。
  11. 根據申請專利範圍第5或7項之半導體裝置，其中該絕緣膜的該第一區域包含氧化矽。
  12. 根據申請專利範圍第1、2、3、5、和7之任一項之半導體裝置，其中該絕緣膜藉由濺射法而形成。
  13. 根據申請專利範圍第1、2、3、5、和7之任一項之半導體裝置，其中該氧化物半導體膜包括藉由將該閘極電極用作掩模引入雜質而形成的雜質區。
  14. 根據申請專利範圍第1、2、3、5、和7之任一項之半導體裝置，其中該氧化物半導體膜包括銦。
  15. 一種半導體裝置的製造方法，包括如下步驟：形成包括第一區域及第二區域的絕緣膜；在該絕緣膜上形成氧化物半導體膜；在該氧化物半導體膜上形成閘極絕緣膜；在該閘極絕緣膜上形成閘極電極，該閘極電極重疊於該氧化物半導體膜及該絕緣膜的該第一區域的一部分；在該絕緣膜的該第一區域上形成該氧化物半導體膜的 第三區域，並且該絕緣膜的該第二區域上形成該氧化物半導體膜的第四區域；以及藉由加熱處理形成該氧化物半導體膜的該第三區域及該氧化物半導體膜的該第四區域。
  16. 根據申請專利範圍第15項之半導體裝置的製造方法，還包括如下步驟：在該閘極電極上形成層間絕緣膜；在該層間絕緣膜上形成佈線，該佈線藉由設置在該層間絕緣膜及該閘極絕緣膜中的開口接觸於該氧化物半導體膜。
  17. 根據申請專利範圍第15項之半導體裝置的製造方法，其中在形成該閘極絕緣膜之後，以450℃以上且700℃以下的溫度進行該加熱處理。
  18. 根據申請專利範圍第15項之半導體裝置的製造方法，其中該絕緣膜的該第一區域在利用電子自旋共振的g值為2.005以上且2.015以下時未示出信號，並且該氧化物半導體膜的該第四區域在利用電子自旋共振的g值為1.88以上且1.98以下時未示出信號。
  19. 根據申請專利範圍第15項之半導體裝置的製造方法，其中該絕緣膜的該第二區域在利用電子自旋共振的g值為2.005以上且2.015以下時未示出信號。
  20. 根據申請專利範圍第15項之半導體裝置的製造方法，其中該絕緣膜的該第一區域包含選自鎂、鋁、釩、鉻、鍺、釔、鑭、鉿、鋯及鉭中的材料的氧化物。
  21. 根據申請專利範圍第15項之半導體裝置的製造方法，其中該絕緣膜的該第二區域包含氧化矽。
  22. 根據申請專利範圍第15項之半導體裝置的製造方法，還包括如下步驟：藉由將該閘極電極用作掩模對該氧化物半導體膜引入雜質。
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