JP6694477B2 - 半導体装置 - Google Patents

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Description

半導体装置およびその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置
全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が
注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のよう
な半導体装置に広く応用されている。トランジスタに適用可能な半導体としてシリコン系
半導体が知られているが、近年では酸化物半導体が注目されている。
例えば、トランジスタのチャネル領域に、電子キャリア濃度が１０１８／ｃｍ３未満であ
るインジウム、ガリウムおよび亜鉛を含む非晶質酸化物膜を用いたトランジスタが開示さ
れている（特許文献１参照。）。
酸化物半導体膜を用いたトランジスタは、非晶質シリコンを用いたトランジスタよりも動
作が速く、多結晶シリコンを用いたトランジスタよりも製造が容易であるものの、電気特
性が変動しやすく信頼性が低いという問題点が知られている。具体的には、バイアス−熱
ストレス試験（ＢＴ試験）後に、トランジスタのしきい値電圧の変動が生じてしまうこと
などが挙げられる。
特開２００６−１６５５２８号公報
トランジスタの動作に起因する電気特性（しきい値電圧など）の変動は、トランジスタを
有する半導体装置の信頼性を低下させる。
酸化物半導体膜を用いたトランジスタにおいて、電気特性の変動の一因として、酸化物半
導体膜中の水素に由来する不純物準位、および酸素欠損に由来する欠陥準位にキャリアが
捕獲されることがある。
なお、酸化物半導体膜に対し、４５０℃以上の温度で加熱処理を行うことにより水素濃度
を大幅に低減することが可能であるが、同時に酸化物半導体膜の酸素欠損を増大させてし
まう。
そこで、酸化物半導体膜の水素濃度および酸素欠損を低減することを課題の一とする。
また、酸化物半導体膜を用いたトランジスタを有する半導体装置の信頼性を向上させるこ
とを課題の一とする。
酸化物半導体膜の酸素欠損の評価として、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ
Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）を用いることができる。具体的には、酸化物半導体膜が
酸素欠損を含む場合、ＥＳＲにてｇ値が１．９３で信号を表す。
従って、水素濃度が低く、かつＥＳＲにてｇ値が１．９３で信号を表さない場合、酸化物
半導体膜において、水素に由来する不純物準位、および酸素欠損に由来する欠陥準位をほ
とんど有さないことになる。そのため、該酸化物半導体膜を用いたトランジスタは、トラ
ンジスタの動作に起因する電気特性の変動が小さくなる。
同様に、下地絶縁膜が加熱処理により酸素を放出する膜の場合、ＥＳＲにてｇ値が２．０
１で信号を表す。
例えば、酸化物半導体膜の酸素欠損を、加熱処理することで下地絶縁膜から放出される酸
素によって低減することが可能である。そのためには、下地絶縁膜として、ＥＳＲにてｇ
値が２．０１で信号を表す膜を用いることが好ましい。
なお、下地絶縁膜およびゲート絶縁膜で酸化物半導体膜を挟み、加熱処理を行うことで、
下地絶縁膜から放出させた酸素を、効率よく酸化物半導体膜に供給することができる。ま
た、該加熱処理を、４５０℃以上７００℃以下の温度で行うと、酸化物半導体膜の水素濃
度を低減することも可能となる。
ただし、膜種や形成方法などによっては、加熱処理により、下地絶縁膜は、ＥＳＲにてｇ
値が２．０１で信号を表さなくなってしまう。トランジスタの電気特性の変動を低減する
という観点では、加熱処理後も下地絶縁膜はＥＳＲにてｇ値が２．０１で信号を表すこと
が好ましい。
また、トランジスタの作製工程において酸化物半導体膜を加工した場合、酸化物半導体膜
の形成されていない領域で、下地絶縁膜から放出する酸素が外方拡散してしまう。結果、
加熱処理により、ＥＳＲにてｇ値が２．０１で信号を表さない下地絶縁膜になってしまう
。
ここで、ＥＳＲにてｇ値が２．０１で信号を表す下地絶縁膜、およびＥＳＲにてｇ値が１
．９３で信号を表さず、かつ水素濃度の低い酸化物半導体膜を用いたトランジスタを複数
有する半導体装置において、酸化物半導体膜はキャリア密度が極めて低く、ほとんど導電
性を示さない。そのため、該半導体装置において、酸化物半導体膜を島状に加工しなくて
も異なるトランジスタ間に意図しない電流が流れることはない。
即ち、半導体装置が複数のトランジスタを有する場合、従来においては、トランジスタ間
を電気的に分離するために酸化物半導体膜を島状に加工することが一般的であった。とこ
ろが、本発明の一態様に係る半導体装置は、トランジスタ間を電気的に分離するために酸
化物半導体膜を島状に加工しない。そのため、従来の半導体装置と比較し、下地絶縁膜か
ら放出する酸素の外方拡散が起こりにくい。即ち、下地絶縁膜は、加熱処理後もＥＳＲに
てｇ値が２．０１で信号を表しやすい。従って、本発明の一態様に係るトランジスタは、
トランジスタの動作などに起因して生じる電気特性の変動を低減することができる。
そこで、本発明の一態様は、下地絶縁膜と下地絶縁膜上に設けられた酸化物半導体膜と、
酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜に
重畳して設けられたゲート電極と、を有し、下地絶縁膜は、ＥＳＲにてｇ値が２．０１で
信号を表し、酸化物半導体膜は、ＥＳＲにてｇ値が１．９３で信号を表さない半導体装置
である。
また、第１の領域および第２の領域を有する下地絶縁膜を形成し、該下地絶縁膜上に酸化
物半導体膜を成膜し、該酸化物半導体膜上にゲート絶縁膜を成膜した後に加熱処理を行う
ことで、導電性の異なる第３の領域および第４の領域を有する酸化物半導体膜を形成する
ことができる。
なお、酸化物半導体膜の第３の領域は下地絶縁膜の第１の領域と重なる領域に、酸化物半
導体膜の第４の領域は下地絶縁膜の第２の領域と重なる領域に、それぞれ形成される。
例えば、酸化物半導体膜を用いたトランジスタを複数有する半導体装置において、酸化物
半導体膜の第３の領域を、ＥＳＲにてｇ値が１．９３で信号を表さず、かつ水素濃度の低
い領域とすることで、第３の領域は極めて高抵抗となり、酸化物半導体膜を島状に加工し
なくても異なるトランジスタ間に意図しない電流が流れることはない。
そこで、本発明の一態様に係る半導体装置は、第１の領域および第２の領域を有する下地
絶縁膜と、下地絶縁膜上に設けられた第３の領域および第４の領域を有する酸化物半導体
膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導
体膜の第４の領域に重畳して設けられたゲート電極と、を有し、酸化物半導体膜の第３の
領域は、下地絶縁膜の前記第１の領域と重なる領域であり、酸化物半導体膜の第４の領域
は、下地絶縁膜の第２の領域と重なる領域であり、下地絶縁膜の第２の領域は、ＥＳＲに
てｇ値が２．０１で信号を表し、酸化物半導体膜の第３の領域は、ＥＳＲにてｇ値が１．
９３で信号を表さない半導体装置である。
また、下地絶縁膜の第１の領域を、シリコンを含み、ＥＳＲにてｇ値が２．０１で信号を
表さない領域とすることで、該領域に作製したトランジスタのオン電流を向上させること
ができる。トランジスタのオン電流とは、トランジスタをオン状態としたときのソース領
域−ドレイン領域間を流れる電流（ドレイン電流ともいう。）をいう。また、トランジス
タのオン状態とは、ゲート電極に、トランジスタのしきい値電圧以上の電位が印加された
状態をいう。なお、本明細書において、しきい値電圧とは、トランジスタを「オン状態」
にするために必要なゲート電圧をいう。そして、ゲート電圧とは、ソースの電位を基準と
したときのゲートの電位との電位差をいう。
高温で加熱処理を行うことで、酸化物半導体膜の水素濃度を低減することができる。また
、下地絶縁膜から酸素が供給されることで、酸化物半導体膜の酸素欠損を低減することが
できる。
水素による不純物準位および酸素欠損による欠陥準位が低減されることにより、酸化物半
導体膜を用いたトランジスタを有する半導体装置の信頼性を向上させることができる。
本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 ＥＳＲスペクトルを示した図。 ＴＤＳによるＭ／ｚが３２であるガスのイオン強度。 ＴＤＳによるＭ／ｚが２であるガスのイオン強度。 試料のホール効果測定結果を示す図。 試料のホール効果測定結果を示す図。 本発明の一態様に係る液晶表示装置の一例を示す回路図。 本発明の一態様に係る半導体記憶装置の一例を示す回路図および電気特性を示す図。 本発明の一態様に係る半導体記憶装置の一例を示す回路図および電気特性を示す図。 本発明の一態様に係るＣＰＵの具体例を示すブロック図およびその一部の回路図。 本発明の一態様に係る電子機器の一例を示す斜視図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順
を示すものではない。また、本明細書において発明を特定するための事項として固有の名
称を示すものではない。
（実施の形態１）
本実施の形態では、本発明の一態様に係るトランジスタおよびその作製方法について図１
乃至図３を用いて説明する。
図１（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１（Ａ）に示す一点
鎖線Ａ−Ｂに対応する断面図を図１（Ｂ）に示す。なお、簡単のため、図１（Ａ）におい
ては、層間絶縁膜１１８、ゲート絶縁膜１１２などを省略して示す。
図１（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜１０２と、下地
絶縁膜１０２上に設けられた第１の領域１０６ａ、第２の領域１０６ｂおよび第３の領域
１０６ｃを有する酸化物半導体膜１０６と、酸化物半導体膜１０６上に設けられたゲート
絶縁膜１１２と、ゲート絶縁膜１１２を介して酸化物半導体膜１０６の第３の領域１０６
ｃの一部と重畳するゲート電極１０４と、を有する。
なお、図１（Ａ）において、酸化物半導体膜１０６の第１の領域１０６ａの一側端および
第２の領域１０６ｂの一側端は、それぞれゲート電極１０４の長手方向に平行な側端部と
重なる。即ち、図１（Ｂ）において、酸化物半導体膜１０６の第１の領域１０６ａの一端
および第２の領域１０６ｂの一端は、それぞれゲート電極１０４の下端部と重なる。
なお、酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂは、トラン
ジスタのソース領域およびドレイン領域として機能する。また、酸化物半導体膜１０６の
第３の領域１０６ｃのうち、ゲート電極１０４下にあり、かつ第１の領域１０６ａおよび
第２の領域１０６ｂに挟まれた領域はトランジスタのチャネル領域として機能する。
また、酸化物半導体膜１０６の第３の領域１０６ｃのうち、チャネル領域以外の領域は、
絶縁領域として機能する。そのため、酸化物半導体膜１０６が複数のトランジスタのチャ
ネル領域として用いられる場合でも、トランジスタ間を電気的に分離することができる。
なお、図１（Ｂ）に示すトランジスタは、ゲート電極１０４およびゲート絶縁膜１１２上
に設けられた層間絶縁膜１１８と、層間絶縁膜１１８およびゲート絶縁膜１１２に設けら
れた、酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂに達する開
口部にて酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂとそれぞ
れ接して設けられた配線１１６ａおよび配線１１６ｂと、を有してもよい。
また、配線１１６ａおよび配線１１６ｂと同一層で設けられた配線と、ゲート電極１０４
と、を接続してもよい。
下地絶縁膜１０２は、ＥＳＲにてｇ値が２．０１で信号を表す絶縁膜である。
なお、ＥＳＲによる電子スピンの評価には、日本電子株式会社製電子スピン共鳴装置ＪＥ
Ｓ−ＦＡ３００や、ブルカー・バイオスピン株式会社製Ｅ５００ ＣＷ−ＥＰＲスペクト
ロメーターなどを用いればよい。
なお、本明細書において、ＥＳＲにてｇ値が２．０１で信号を表すという場合、ＥＳＲに
てｇ値が２．０１近傍（２．００５以上２．０１５以下）に中心が位置する非対称性の信
号を表すことを示す。該信号は、絶縁膜を構成する酸素原子のダングリングボンドを示す
。ＥＳＲにてｇ値が２．０１で信号を表すという場合、酸素原子のダングリングボンドが
５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることを示す。また、ＥＳＲにてｇ値が２．０
１で信号を表さないという場合、酸素原子のダングリングボンドが５×１０１７ｓｐｉｎ
ｓ／ｃｍ３未満であることを示す。
下地絶縁膜１０２としては、具体的には、マグネシウム、アルミニウム、バナジウム、ク
ロム、ゲルマニウム、イットリウム、ランタン、ハフニウム、ジルコニウムおよびタンタ
ルから選ばれた一種以上を含む酸化物膜を用い、単層または積層で用いればよい。
下地絶縁膜１０２は、４５０℃以上７００℃以下の温度における加熱処理により酸素を放
出する絶縁膜を用いると好ましい。
「加熱処理により酸素を放出する」とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の
放出量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０１８ａｔｏ
ｍｓ／ｃｍ３以上、さらに好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに
好ましくは３．０×１０１９ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比
例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、数式（１
）で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で
検出されるガスの全てが酸素分子由来と仮定する。Ｍ／ｚが３２であるガスとしてほかに
ＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素
原子の同位体である質量数が１７の酸素原子および質量数が１８の酸素原子を含む酸素分
子についても、自然界における存在比率が極微量であるため考慮しない。
Figure 0006694477
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値で
ある。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（１）の詳細に
関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科
学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１
×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定した。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子
の放出量の２倍となる。
下地絶縁膜１０２は十分な平坦性を有することが好ましい。具体的には、平均面粗さ（Ｒ
ａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、さらに好ましくは０．１ｎｍ以下となる
ように下地となる膜を設ける。上述の数値以下のＲａとすることで、酸化物半導体膜１０
６に結晶領域が形成されやすくなる。なお、Ｒａとは、ＪＩＳ Ｂ ０６０１：２００１
（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを曲面に対して適用できる
よう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値
」で表現でき、数式（２）にて定義される。
Figure 0006694477
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ
１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ
２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に
投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａ
は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測
定可能である。
酸化物半導体膜１０６は、ＥＳＲにてｇ値が１．９３で信号を表さないと好ましい。少な
くとも、酸化物半導体膜１０６の第３の領域１０６ｃは、ＥＳＲにてｇ値が１．９３で信
号を表さない。
なお、本明細書において、ＥＳＲにてｇ値が１．９３で信号を表すという場合、ＥＳＲに
てｇ値が１．９３近傍（１．８８以上１．９８以下、より詳細には１．９１以上１．９５
以下）に中心が位置する対称性の信号を表すことを示す。該信号は、酸化物半導体膜を構
成する金属原子のダングリングボンドを示す。ＥＳＲにてｇ値が１．９３で信号を表すと
いう場合、金属原子のダングリングボンドが５×１０１６ｓｐｉｎｓ／ｃｍ３以上である
ことを示し、ＥＳＲにてｇ値が１．９３で信号を表さないという場合、金属原子のダング
リングボンドが５×１０１６ｓｐｉｎｓ／ｃｍ３未満であることを示す。
また、酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂは、酸化物
半導体膜を低抵抗化する不純物を含む。
酸化物半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂは、具体的には、
ヘリウム、ホウ素、窒素、フッ素、ネオン、アルミニウム、リン、アルゴン、ヒ素、クリ
プトン、インジウム、スズ、アンチモンおよびキセノンから選ばれた一種以上の不純物を
含む領域である。
酸化物半導体膜１０６として、Ｉｎ−Ｍ−Ｚｎ酸化物膜を用いればよい。ここで、Ｍは酸
素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ
酸化物膜から酸素が脱離することを抑制する機能を有する元素である。Ｍの作用によって
、酸化物半導体膜の酸素欠損の生成が抑制される。そのため、酸素欠損に起因するトラン
ジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることが
できる。
Ｍは、具体的にはＡｌ、Ｓｉ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、
Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ
、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくは
Ａｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。
なお、酸化物半導体膜１０６は広いバンドギャップを有し、水素濃度が低く、ＥＳＲにて
ｇ値が１．９３で信号を表さない酸化物半導体膜である。従って、酸化物半導体膜１０６
を用いたトランジスタはオフ電流の極めて小さいトランジスタとすることができる。具体
的には、オフ電流を１×１０−２１Ａ以下、好ましくは１×１０−２４Ａ以下とすること
ができる。
酸化物半導体膜１０６は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質な
どの状態をとる。
好ましくは、酸化物半導体膜１０６は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが
多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ
Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結
晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレイ
ンバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起
因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸お
よびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８
５°以上９５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜１０６の表面側から結晶成長させる場合
、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また
、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、該不純物添加領域において結晶部が
非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
を低減することが可能である。よって、該トランジスタは、信頼性が高い。
基板１００に大きな制限はないが、少なくとも、後の熱処理に耐え得る程度の耐熱性を有
している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板
などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半
導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（
Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、こ
れらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトラン
ジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トラン
ジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、
非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
ゲート絶縁膜１１２は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化
イットリウム、酸化ランタン、酸化セシウム、酸化タンタルおよび酸化マグネシウムの一
種以上を選択して、単層または積層で用いればよい。
ゲート電極１０４は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔ
ａおよびＷ、それらの窒化物、酸化物ならびに合金から一種以上選択し、単層でまたは積
層で用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用
いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ酸窒化物などを用いればよい。
層間絶縁膜１１８は、ゲート絶縁膜１１２として示した絶縁膜から選択して用いればよい
。
層間絶縁膜１１８は、比誘電率が低く、かつ十分な厚さを有すると好ましい。例えば、比
誘電率が３．８程度である酸化シリコン膜を用い、３００ｎｍ以上１０００ｎｍ以下の厚
さで設ければよい。層間絶縁膜１１８の表面は、大気成分などの影響で僅かに固定電荷を
有し、その影響により、トランジスタのしきい値電圧が変動することがある。そのため、
層間絶縁膜１１８は、表面に生じる電荷の影響が十分に小さくなるような範囲の比誘電率
および厚さとすることが好ましい。同様の理由で、層間絶縁膜１１８上に樹脂膜を形成す
ることで、表面に生じる電荷の影響を低減しても構わない。
配線１１６ａおよび配線１１６ｂは、ゲート電極１０４として示した導電膜から選択して
用いればよい。なお、配線１１６ａおよび配線１１６ｂは、同一層とすればよい。
なお、図１（Ｃ）に示すトランジスタは、図１（Ｂ）に示すトランジスタとゲート絶縁膜
の形状が異なる以外は同様である。具体的には、図１（Ｂ）に示すトランジスタではゲー
ト絶縁膜１１２が酸化物半導体膜１０６を覆って設けられるのに対し、図１（Ｃ）に示す
トランジスタではゲート絶縁膜１１３はゲート電極１０４と同様の上面形状となる。
以下に図１（Ｂ）に示すトランジスタの作製方法を示す。
まず、基板１００を準備し、基板１００上に下地絶縁膜１０２を成膜する（図２（Ａ）参
照。）。下地絶縁膜１０２は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅ
ｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａ
ｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅ Ｌａ
ｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。
下地絶縁膜１０２は、好ましくはスパッタリング法を用いる。この際、酸化性ガス（酸素
、オゾンまたは亜酸化窒素）を、５％以上、好ましくは１０％以上、さらに好ましくは２
０％以上、さらに好ましくは５０％以上含む成膜ガスを用いる。該成膜ガスとして、水素
などの不純物濃度が低いガスを用いる。また、成膜時の基板加熱温度は室温以上２００℃
以下、好ましくは室温以上１５０℃以下、さらに好ましくは室温以上１２０℃以下とする
。以上のような方法で下地絶縁膜１０２を成膜すると、水素などの不純物濃度が低く、か
つ酸素を余剰に含みやすいため、下地絶縁膜１０２に酸素原子のダングリングボンドが形
成されやすい。即ち、ＥＳＲにてｇ値が２．０１で信号を表す絶縁膜を成膜することがで
きる。なお、室温は、代表的には２０℃または２５℃である。
次に、下地絶縁膜１０２上に酸化物半導体膜１３７を成膜する（図２（Ｂ）参照。）。酸
化物半導体膜１３７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ
法を用いて成膜すればよい。
酸化物半導体膜１３７は、好ましくはスパッタリング法を用いる。この際、酸化性ガスを
、５％以上、好ましくは１０％以上、さらに好ましくは２０％以上、さらに好ましくは５
０％以上含む成膜ガスを用いる。該成膜ガスとして、水素などの不純物濃度の低いガスを
用いる。また、成膜時の基板加熱温度は室温以上４５０℃以下、好ましくは１００℃以上
４００℃以下、さらに好ましくは１５０℃以上３５０℃以下とする。以上のような方法で
酸化物半導体膜１３７を成膜すると、水素などの不純物濃度が低く、かつ酸素欠損が生じ
にくいため、金属原子のダングリングボンドが形成されにくい。即ち、ＥＳＲにてｇ値が
１．９３で信号を表さない酸化物半導体膜を成膜することができる。
次に、酸化物半導体膜１３７上にゲート絶縁膜１１２を成膜する（図２（Ｃ）参照。）。
ゲート絶縁膜１１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ
法を用いて成膜すればよい。
ゲート絶縁膜１１２は、下地絶縁膜１０２と同様の方法で成膜してもよい。こうすること
で、ゲート絶縁膜１１２を、ＥＳＲにてｇ値が２．０１で信号を表す絶縁膜とすることが
できる。
ゲート絶縁膜１１２の成膜後、第１の加熱処理を行い、酸化物半導体膜１３７を水素濃度
が低い酸化物半導体膜１３６にする。第１の加熱処理は、不活性ガス（窒素、またはヘリ
ウム、ネオン、アルゴン、クリプトン、キセノンなどの希ガス）雰囲気、酸化性ガスを、
１０ｐｐｍ以上、好ましくは１％以上、さらに好ましくは１０％以上含む雰囲気、または
減圧状態（１０Ｐａ以下）において、４５０℃以上７００℃以下、好ましくは５００℃以
上７００℃以下、さらに好ましくは５５０℃以上７００℃以下の温度で行う。
第１の加熱処理によって、酸化物半導体膜１３７の水素濃度が低減する。また、通常４５
０℃以上７００℃以下の温度で加熱処理を行うと、酸化物半導体膜の酸素欠損が増加する
が、本実施の形態では、第１の加熱処理により下地絶縁膜１０２などから酸素が放出され
、該酸素が酸化物半導体膜１３７へ供給されるため、第１の加熱処理に起因する酸化物半
導体膜１３７の酸素欠損の増加を抑制できる。むしろ、酸化物半導体膜１３６は、酸化物
半導体膜１３７を成膜した直後よりも酸素欠損が低減される場合もある。
即ち、第１の加熱処理を行うことで、酸化物半導体膜１３６を、ＥＳＲにてｇ値が１．９
３で信号を表さず、かつ水素濃度の低い酸化物半導体膜とすることができる。即ち、酸化
物半導体膜１３６は、極めて水素濃度が低く、酸素欠損の少ない高抵抗な酸化物半導体膜
である。
なお、第１の加熱処理後も、下地絶縁膜１０２に加熱処理によって放出する酸素が残存す
ることが好ましい。具体的には、第１の加熱処理後も下地絶縁膜１０２は、ＥＳＲにてｇ
値が２．０１で信号を表すと好ましい。
また、下地絶縁膜１０２およびゲート絶縁膜１１２で酸化物半導体膜１３７を挟み、第１
の加熱処理を行うことで、下地絶縁膜１０２から放出される酸素の外方拡散が起こりにく
い。即ち、下地絶縁膜１０２は、第１の加熱処理後もＥＳＲにてｇ値が２．０１で信号を
表しやすい。
次に、ゲート絶縁膜１１２を介して酸化物半導体膜１３６上にゲート電極１０４となる導
電膜を成膜する。該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法または
ＰＬＤ法を用いて成膜すればよい。
次に、ゲート電極１０４となる導電膜を加工し、ゲート電極１０４を形成する（図３（Ａ
）参照。）。なお、本明細書において、単に「加工する」と記載する場合、例えばフォト
リソグラフィ工程により形成したレジストマスクを用いて、膜を所望の形状にすることを
示す。
次に、フォトリソグラフィ工程により形成したレジストマスクおよびゲート電極１０４を
マスクとし、酸化物半導体膜１３６に不純物を添加することで、第１の領域１０６ａ、第
２の領域１０６ｂおよび第３の領域１０６ｃを形成する。ここで、不純物は、酸化物半導
体膜を低抵抗化する不純物である。具体的には、ヘリウム、ホウ素、窒素、フッ素、ネオ
ン、アルミニウム、リン、アルゴン、ヒ素、クリプトン、インジウム、スズ、アンチモン
およびキセノンから選ばれた一種以上を添加すればよい。なお、その方法は、イオン注入
法、イオンドーピング法で行えばよい。または、酸化物半導体膜を低抵抗化する不純物を
含む雰囲気でのプラズマ処理もしくは加熱処理を行えばよい。好ましくはイオン注入法を
用いる。
なお、イオン注入法にて酸化物半導体膜を低抵抗化する不純物を添加した後、第２の加熱
処理を行ってもよい。第２の加熱処理は、第１の加熱処理と同様の加熱処理とすればよい
。なお、第２の加熱処理を、第１の加熱処理に代えて行ってもよい。なお、第３の領域１
０６ｃは、前述の不純物の添加されない領域である。不純物添加の後、第２の加熱処理を
行うことによって、酸化物半導体膜１３６を、第１の領域１０６ａ、第２の領域１０６ｂ
および第３の領域１０６ｃを有する酸化物半導体膜１０６としてもよい（図３（Ｂ）参照
。）。
第２の加熱処理後も、下地絶縁膜１０２に加熱処理によって放出する酸素が残存すること
が好ましい。具体的には、第２の加熱処理後も下地絶縁膜１０２は、ＥＳＲにてｇ値が２
．０１で信号を表すと好ましい。
下地絶縁膜１０２およびゲート絶縁膜１１２で酸化物半導体膜１３６を挟み、第２の加熱
処理を行うことで、下地絶縁膜１０２から放出される酸素の外方拡散が起こりにくい。即
ち、下地絶縁膜１０２は、第２の加熱処理後もＥＳＲにてｇ値が２．０１で信号を表しや
すい。
次に、ゲート絶縁膜１１２およびゲート電極１０４上に層間絶縁膜１１８を成膜する。層
間絶縁膜１１８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を
用いて成膜すればよい。
層間絶縁膜１１８は、下地絶縁膜１０２と同様の方法で成膜してもよい。こうすることで
、層間絶縁膜１１８を、ＥＳＲにてｇ値が２．０１で信号を表す絶縁膜とすることができ
る。
次に、層間絶縁膜１１８およびゲート絶縁膜１１２を加工して、酸化物半導体膜１０６の
第１の領域１０６ａおよび第２の領域１０６ｂを露出する開口部を形成する。該開口部の
形成は、酸化物半導体膜１０６がなるべくエッチングされないような条件で行うが、これ
に限定されない。具体的には、該開口部を形成する際に、酸化物半導体膜１０６を貫通し
、下地絶縁膜１０２を露出してしまっても構わない。
次に、層間絶縁膜１１８、ならびに露出された酸化物半導体膜１０６の第１の領域１０６
ａおよび第２の領域１０６ｂ上に、配線１１６ａおよび配線１１６ｂとなる導電膜を成膜
する。該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を
用いて成膜すればよい。
次に、配線１１６ａおよび配線１１６ｂとなる導電膜を加工し、配線１１６ａおよび配線
１１６ｂを形成する（図３（Ｃ）参照。）。
以上の工程により、図１（Ｂ）に示すトランジスタを作製することができる。
なお、図１（Ｃ）に示すトランジスタは、図１（Ｂ）に示すトランジスタとゲート絶縁膜
の形状が異なるのみである。そのため、図１（Ｃ）のトランジスタの作製方法の詳細は図
１（Ｂ）のトランジスタの作製方法を参酌すればよい。
本実施の形態によって得られたトランジスタは、酸素欠損が少なく、かつ水素濃度の低い
酸化物半導体膜、および加熱処理により酸素を放出する下地絶縁膜を用いている。そのた
め、トランジスタの動作に起因する電気特性の変動が小さく、また、該トランジスタを用
いた半導体装置は高い信頼性を有する。
本実施の形態は、適宜他の実施の形態と組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１で示したトランジスタとは異なる構造を有するトランジ
スタおよびその作製方法について、図４乃至図８を用いて説明する。
図４（Ａ）は本発明の一態様に係るトランジスタの上面図である。図４（Ａ）に示す一点
鎖線Ａ−Ｂに対応する断面図を図４（Ｂ）に示す。なお、簡単のため、図４（Ａ）におい
ては、層間絶縁膜２１８、ゲート絶縁膜２１２などを省略して示す。
図４（Ｂ）に示すトランジスタは、基板２００上に設けられた第１の領域２０２ａおよび
第２の領域２０２ｂを有する下地絶縁膜２０２と、下地絶縁膜２０２上に設けられた第３
の領域２０６ａ、第４の領域２０６ｂ、第５の領域２０６ｃおよび第６の領域２０６ｄを
有する酸化物半導体膜２０６と、酸化物半導体膜２０６上に設けられたゲート絶縁膜２１
２と、ゲート絶縁膜２１２を介して酸化物半導体膜２０６の第５の領域２０６ｃと重畳す
るゲート電極２０４と、を有する。
なお、図４（Ａ）において、酸化物半導体膜２０６の第３の領域２０６ａの一側端および
第４の領域２０６ｂの一側端は、それぞれゲート電極２０４の長手方向に平行な側端部と
重なる。即ち、図４（Ｂ）において、酸化物半導体膜２０６の第３の領域２０６ａの一端
および第４の領域２０６ｂの一端は、それぞれゲート電極２０４の下端部と重なる。
ここで、酸化物半導体膜２０６の第６の領域２０６ｄは、下地絶縁膜２０２の第２の領域
２０２ｂと重なる領域とすればよい。また、酸化物半導体膜２０６の第３の領域２０６ａ
、第４の領域２０６ｂおよび第５の領域２０６ｃを併せた領域は、下地絶縁膜２０２の第
１の領域２０２ａと重なる領域とすればよい。こうすると、トランジスタの作製時に下地
絶縁膜２０２と酸化物半導体膜２０６でフォトマスクを共用できるため好ましい。また、
酸化物半導体膜２０６の第５の領域２０６ｃは、酸化物半導体膜２０６の第３の領域２０
６ａおよび第４の領域２０６ｂに挟まれた領域であり、図４（Ａ）において、二端がゲー
ト電極２０４の長手方向に平行な側端部と重なる。即ち、図４（Ｂ）において、酸化物半
導体膜２０６の第５の領域２０６ｃの二端は、それぞれゲート電極２０４の下端部と重な
る。
なお、酸化物半導体膜２０６の第３の領域２０６ａおよび第４の領域２０６ｂは、トラン
ジスタのソース領域およびドレイン領域として機能する。また、酸化物半導体膜２０６の
第５の領域２０６ｃはトランジスタのチャネル領域として機能する。
また、酸化物半導体膜２０６の第６の領域２０６ｄは、絶縁領域として機能する。そのた
め、同一層に複数のトランジスタが設けられる場合でも、トランジスタ間を電気的に分離
することができる。
なお、図４（Ｂ）に示すトランジスタは、ゲート電極２０４およびゲート絶縁膜２１２上
に設けられた層間絶縁膜２１８と、層間絶縁膜２１８およびゲート絶縁膜２１２に設けら
れた、酸化物半導体膜２０６の第３の領域２０６ａおよび第４の領域２０６ｂに達する開
口部にて酸化物半導体膜２０６の第３の領域２０６ａおよび第４の領域２０６ｂとそれぞ
れ接して設けられた配線２１６ａおよび配線２１６ｂと、を有してもよい。
また、配線２１６ａおよび配線２１６ｂと同一層で設けられた配線と、ゲート電極２０４
と、を接続してもよい。
ここで、下地絶縁膜２０２の第２の領域２０２ｂは、下地絶縁膜１０２と同様の絶縁膜を
用いればよい。
また、下地絶縁膜２０２の第１の領域２０２ａは、ＥＳＲにてｇ値が２．０１で信号を表
さない絶縁膜である。
下地絶縁膜２０２の第１の領域２０２ａは、シリコンを有する。具体的には、酸化シリコ
ン膜または酸化窒化シリコン膜を単層または積層で用いればよい。
下地絶縁膜２０２の第１の領域２０２ａは、２００℃以上４５０℃未満の温度における加
熱処理により酸素を放出する絶縁膜を用いると好ましい。
酸化物半導体膜２０６は、酸化物半導体膜１０６と同様の酸化物膜を用いればよい。
また、酸化物半導体膜２０６の第３の領域２０６ａおよび第４の領域２０６ｂは、酸化物
半導体膜１０６の第１の領域１０６ａおよび第２の領域１０６ｂと同様の領域とすればよ
い。
基板２００は、基板１００と同様の基板を用いればよい。
ゲート絶縁膜２１２は、ゲート絶縁膜１１２と同様の絶縁膜を用いればよい。
ゲート電極２０４は、ゲート電極１０４と同様の導電膜を用いればよい。
層間絶縁膜２１８は、層間絶縁膜１１８と同様の絶縁膜を用いればよい。
配線２１６ａおよび配線２１６ｂは、配線１１６ａおよび配線１１６ｂと同様の導電膜を
用いればよい。
なお、図４（Ｃ）に示すトランジスタは、図４（Ｂ）に示すトランジスタとゲート絶縁膜
の形状が異なる以外は同様である。具体的には、図４（Ｂ）に示すトランジスタではゲー
ト絶縁膜２１２が酸化物半導体膜２０６を覆って設けられるのに対し、図４（Ｃ）に示す
トランジスタではゲート絶縁膜２１３はゲート電極２０４と同様の上面形状となる。
本実施の形態に示すトランジスタは、下地絶縁膜２０２の第１の領域２０２ａがＥＳＲに
てｇ値が２．０１で信号を表さない領域である。従って、下地絶縁膜２０２の第１の領域
２０２ａ上に設けられた、酸化物半導体膜２０６の第３の領域２０６ａおよび第４の領域
２０６ｂを低抵抗化しやすく、かつ高抵抗化しにくいため、トランジスタのオン電流を高
めることができる。
以下に図４（Ｂ）に示すトランジスタの作製方法を示す。
第１の領域２０２ａおよび第２の領域２０２ｂを有する下地絶縁膜２０２の作製方法につ
いて、図５を用いて説明する。
まず、基板２００を準備し、基板２００上に第１の領域２０２ａとなる絶縁膜を成膜する
。第１の領域２０２ａとなる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ
法またはＰＬＤ法を用いて成膜すればよい。
次に、第１の領域２０２ａとなる絶縁膜を加工し、第１の領域２０２ａを形成する（図５
（Ａ）参照。）。
次に、第１の領域２０２ａおよび基板２００を覆って絶縁膜２０３ｂを成膜する（図５（
Ｂ）参照。）。絶縁膜２０３ｂは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法ま
たはＰＬＤ法を用いて成膜すればよい。
このとき、第１の領域２０２ａの端部がテーパー角を有すると、第１の領域２０２ａ上に
絶縁膜２０３ｂを良好に被覆することができ、段差部などに隙間ができにくくなる。
なお、「テーパー角を有する」とは、テーパー角の角度θが２０°以上９０°未満（好ま
しくは、４０°以上８５°未満）をいう。
次に、第１の領域２０２ａの露出処理を行い、第１の領域２０２ａおよび第２の領域２０
２ｂを有する下地絶縁膜２０２を形成する（図５（Ｃ）参照。）。なお、第１の領域２０
２ａの露出処理を行うことで、第１の領域２０２ａおよび第２の領域２０２ｂは表面の高
さが同程度となる。
第１の領域２０２ａの露出処理は、絶縁膜２０３ｂが平坦になるよう上面から除去してい
き、第１の領域２０２ａを露出させる処理のことである。具体的には化学機械研磨（ＣＭ
Ｐ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理、エッチング
処理などを、第１の領域２０２ａが露出するまで行えばよい。
なお、エッチング処理により第１の領域２０２ａを露出するためには、絶縁膜２０３ｂ上
に平坦化膜を形成し、その後、該平坦化膜と第２の絶縁膜２０３ｂとが同程度のエッチン
グレートとなる条件でエッチング処理を行えばよい。
同様に、図５で説明した方法とは異なる方法で、第１の領域２０２ａおよび第２の領域２
０２ｂを有する下地絶縁膜２０２を作製する方法を図６を用いて説明する。
まず、基板２００を準備し、基板２００上に第２の領域２０２ｂとなる絶縁膜を成膜する
。第２の領域２０２ｂとなる絶縁膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ
法またはＰＬＤ法を用いて成膜すればよい。
次に、第２の領域２０２ｂとなる絶縁膜を加工し、第２の領域２０２ｂを形成する（図６
（Ａ）参照。）。
次に、第２の領域２０２ｂおよび基板２００を覆って絶縁膜２０３ａを成膜する（図６（
Ｂ）参照。）。絶縁膜２０３ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法ま
たはＰＬＤ法を用いて成膜すればよい。
このとき、第２の領域２０２ｂの端部がテーパー角を有すると、第２の領域２０２ｂ上に
絶縁膜２０３ａを良好に被覆することができ、段差部などに隙間ができにくくなる。
次に、第２の領域２０２ｂの露出処理を行い、第１の領域２０２ａおよび第２の領域２０
２ｂを有する下地絶縁膜２０２を形成する（図６（Ｃ）参照。）。なお、第２の領域２０
２ｂの露出処理を行うことで、第１の領域２０２ａおよび第２の領域２０２ｂは表面の高
さが同程度となる。
第２の領域２０２ｂの露出処理は、図５で説明した第１の領域２０２ａの露出処理と同様
の方法で行えばよい。具体的にはＣＭＰ処理、エッチング処理などによって行えばよい。
以上のように、第１の領域２０２ａおよび第２の領域２０２ｂを有する下地絶縁膜２０２
を形成することができる。
次に、下地絶縁膜２０２上に酸化物半導体膜２３７を成膜する（図７（Ａ）参照。）。酸
化物半導体膜２３７は、酸化物半導体膜１３７と同様の方法を用いて成膜すればよい。
次に、酸化物半導体膜２３７上にゲート絶縁膜２１２を成膜する（図７（Ｂ）参照。）。
次に、第１の加熱処理を行い、第３の領域２０７ａおよび第４の領域２０７ｂを有する酸
化物半導体膜２０７を形成する（図７（Ｃ）参照。）。
第１の加熱処理は、実施の形態１で示した第１の加熱処理と同様の加熱処理とすればよい
。
ここで、酸化物半導体膜２０７の第３の領域２０７ａは、下地絶縁膜２０２の第１の領域
２０２ａと重なる領域である。また、酸化物半導体膜２０７の第４の領域２０７ｂは、下
地絶縁膜２０２の第２の領域２０２ｂと重なる領域である。これは、第１の加熱処理によ
って、下地絶縁膜２０２から酸化物半導体膜２３７へ供給される酸素の量が、下地絶縁膜
２０２の第１の領域２０２ａおよび第２の領域２０２ｂで異なるためである。
なお、下地絶縁膜２０２の第１の領域２０２ａは、第１の加熱処理により、酸化物半導体
膜２０６に供給可能な酸素のほとんどを放出してしまう。従って、下地絶縁膜２０２の第
１の領域２０２ａは、第１の加熱処理後にＥＳＲにてｇ値が２．０１で信号を表さなくな
る。一方、下地絶縁膜２０２の第２の領域２０２ｂは、第１の加熱処理後もＥＳＲにてｇ
値が２．０１で信号を表す。
下地絶縁膜２０２およびゲート絶縁膜２１２で酸化物半導体膜２３７を挟み、第１の加熱
処理を行うことで、下地絶縁膜２０２から放出される酸素の外方拡散が起こりにくい。即
ち、下地絶縁膜２０２の第１の領域２０２ａは、第１の加熱処理後にＥＳＲにてｇ値が２
．０１で信号を表さなくなるが、該領域に形成した酸化物半導体膜２０６は、その後の工
程における第１の加熱処理の温度以下の処理では、酸素欠損が生じにくい。
次に、ゲート絶縁膜２１２上にゲート電極２０４を形成する（図８（Ａ）参照。）。なお
、ゲート絶縁膜２１２の成膜後に代えて、ゲート電極２０４の形成後に第１の加熱処理を
行ってもよい。
次に、フォトリソグラフィ工程により形成したレジストマスクおよびゲート電極２０４を
マスクとし、酸化物半導体膜２０７に不純物を添加することで、第３の領域２０６ａ、第
４の領域２０６ｂ、第５の領域２０６ｃおよび第６の領域２０６ｄを形成する。ここで、
不純物添加は、実施の形態１で示した方法で行えばよい。
なお、不純物を添加した後に、第２の加熱処理を行ってもよい。第２の加熱処理は、第１
の加熱処理と同様の加熱処理とすればよい。なお、第２の加熱処理を、第１の加熱処理に
代えて行ってもよい。なお、第５の領域２０６ｃおよび第６の領域２０６ｄは、前述の不
純物の添加されない領域である。不純物添加の後、第２の加熱処理を行うことによって、
酸化物半導体膜２０７を、第３の領域２０６ａ、第４の領域２０６ｂ、第５の領域２０６
ｃおよび第６の領域２０６ｄを有する酸化物半導体膜２０６としてもよい（図８（Ｂ）参
照。）。
なお、下地絶縁膜２０２の第１の領域２０２ａがＥＳＲにてｇ値が２．０１で信号を表さ
ない領域である。従って、下地絶縁膜２０２の第１の領域２０２ａ上に設けられた、酸化
物半導体膜２０６の第３の領域２０６ａおよび第４の領域２０６ｂは前述の不純物添加に
より低抵抗化しやすく、かつ第２の加熱処理により高抵抗化しにくいため、トランジスタ
のオン電流を高めることができる。
なお、前述の不純物添加において、フォトリソグラフィ工程で用いるフォトマスクは、下
地絶縁膜２０２の第１の領域２０２ａおよび第２の領域２０２ｂを形成するために用いた
フォトマスクを用いてもよい。
次に、ゲート絶縁膜２１２およびゲート電極２０４上に層間絶縁膜２１８を成膜する。
次に、層間絶縁膜２１８およびゲート絶縁膜２１２を加工して、酸化物半導体膜２０６の
第３の領域２０６ａおよび第４の領域２０６ｂを露出する開口部を形成する。該開口部の
形成は、酸化物半導体膜２０６がなるべくエッチングされないような条件で行うが、これ
に限定されない。具体的には、該開口部を形成する際に、酸化物半導体膜２０６を貫通し
、下地絶縁膜２０２を露出してしまっても構わない。
次に、層間絶縁膜２１８、ならびに露出された酸化物半導体膜２０６の第３の領域２０６
ａおよび第４の領域２０６ｂ上に、配線２１６ａおよび配線２１６ｂを形成する（図８（
Ｃ）参照。）。
以上の工程により、図４（Ｂ）に示すトランジスタを作製することができる。
なお、図４（Ｃ）に示すトランジスタは、図４（Ｂ）に示すトランジスタとゲート絶縁膜
の形状が異なるのみである。そのため、図４（Ｃ）のトランジスタの作製方法の詳細は図
４（Ｂ）のトランジスタの作製方法を参酌すればよい。
本実施の形態によって得られたトランジスタは、酸素欠損が少なく、かつ水素濃度の低い
酸化物半導体膜、および加熱処理により酸素を放出する下地絶縁膜を用いている。そのた
め、トランジスタの動作に起因する電気特性の変動が小さく、また、該トランジスタを用
いた半導体装置は高い信頼性を有する。
また、トランジスタのソース領域およびドレイン領域として、低抵抗化しやすく、高抵抗
化しにくい領域を有するため、オン電流の高いトランジスタを作製することができる。
本実施の形態は、適宜他の実施の形態と組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２で示したトランジスタとは異なる構
造を有するトランジスタおよびその作製方法について、図９および図１０を用いて説明す
る。
図９（Ａ）は本発明の一態様に係るトランジスタの上面図である。図９（Ａ）に示す一点
鎖線Ａ−Ｂに対応する断面図を図９（Ｂ）に示す。なお、簡単のため、図９（Ａ）におい
ては、ゲート絶縁膜３１２などを省略して示す。
図９（Ｂ）に示すトランジスタは、基板３００上の下地絶縁膜３０２と、下地絶縁膜３０
２上に設けられた酸化物半導体膜３０６と、酸化物半導体膜３０６上に電気的に分離して
設けられた電極３１６ａおよび電極３１６ｂと、酸化物半導体膜３０６、電極３１６ａお
よび電極３１６ｂ上のゲート絶縁膜３１２と、ゲート絶縁膜３１２を介し、電極３１６ａ
と電極３１６ｂとの間の領域と重畳して設けられたゲート電極３０４と、を有する。
酸化物半導体膜３０６は、酸化物半導体膜１３７と同様の酸化物膜を用いればよい。
下地絶縁膜３０２は、下地絶縁膜１０２と同様の絶縁膜を用いればよい。
基板３００は、基板１００と同様の基板を用いればよい。
電極３１６ａおよび電極３１６ｂは、配線１１６ａおよび配線１１６ｂと同様の導電膜を
用いればよい。
ゲート絶縁膜３１２は、ゲート絶縁膜１１２と同様の絶縁膜を用いればよい。
ゲート電極３０４は、ゲート電極１０４と同様の導電膜を用いればよい。
なお、ゲート電極３０４は、電極３１６ａおよび電極３１６ｂと一部が重畳して設けられ
る。
以下に図９（Ｂ）に示すトランジスタの作製方法を示す。
まず、基板３００を準備し、基板３００上に下地絶縁膜３０２および酸化物半導体膜３０
７を、この順番で成膜する（図１０（Ａ）参照。）。
次に、酸化物半導体膜３０７上に電極３１６ａおよび電極３１６ｂとなる導電膜を成膜し
、加工して電極３１６ａおよび電極３１６ｂを形成する（図１０（Ｂ）参照。）。
次に、酸化物半導体膜３０７、電極３１６ａおよび電極３１６ｂ上にゲート絶縁膜３１２
を成膜する。
次に、第１の加熱処理を行う。第１の加熱処理は、実施の形態１で示した第１の加熱処理
と同様の加熱処理とすればよい。
第１の加熱処理によって、酸化物半導体膜３０７の水素濃度が低減する。また、通常４５
０℃以上７００℃以下の温度で加熱処理を行うと、酸化物半導体膜の酸素欠損が増加する
が、本実施の形態では、第１の加熱処理により下地絶縁膜３０２などから酸素が放出され
、該酸素によって第１の加熱処理に起因する酸化物半導体膜３０７の酸素欠損の増加を抑
制できる。むしろ、酸化物半導体膜３０６は、酸化物半導体膜３０７を成膜した直後より
も酸素欠損が低減される場合がある。
即ち、第１の加熱処理を行うことで、酸化物半導体膜３０６を、水素濃度が低く、かつＥ
ＳＲにてｇ値が１．９３で信号を表さない酸化物半導体膜とすることができる。即ち、酸
化物半導体膜３０６は、極めて水素濃度が低く、酸素欠損の少ない高抵抗な酸化物半導体
膜である。
なお、第１の加熱処理によって下地絶縁膜３０２から酸素が放出し切らないことが好まし
い。具体的には、第１の加熱処理後も下地絶縁膜３０２は、ＥＳＲにてｇ値が２．０１で
信号を表すと好ましい。
下地絶縁膜３０２およびゲート絶縁膜３１２で酸化物半導体膜３０７を挟み、第１の加熱
処理を行うことで、下地絶縁膜３０２から放出される酸素の外方拡散が起こりにくい。即
ち、下地絶縁膜３０２は、第１の加熱処理後もＥＳＲにてｇ値が２．０１で信号を表しや
すい。
次に、ゲート絶縁膜３１２上にゲート電極３０４となる導電膜を成膜し、該導電膜を加工
してゲート電極３０４を形成する（図１０（Ｃ）参照。）。
なお、ゲート絶縁膜３１２の成膜後に代えて、ゲート電極３０４の形成後に第１の加熱処
理を行ってもよい。
以上の工程により、図９（Ｂ）に示すトランジスタを作製することができる。
以上に示した工程では、電極３１６ａおよび電極３１６ｂ、ならびにゲート電極３０４の
みフォトリソグラフィ工程を行えばよい。フォトリソグラフィ工程数を低減することがで
きるため、トランジスタの作製に係るコストを大幅に低減することができる。
また、本実施の形態によって得られたトランジスタは、酸素欠損が少なく、かつ水素濃度
の低い酸化物半導体膜、および加熱処理により酸素を放出する下地絶縁膜を用いている。
そのため、トランジスタの動作に起因する電気特性の変動が小さく、また、該トランジス
タを用いた半導体装置は高い信頼性を有する。
本実施の形態は、適宜他の実施の形態と組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３で示したトランジスタとは異なる構造
を有するトランジスタおよびその作製方法について、図１１および図１２を用いて説明す
る。
図１１（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１１（Ａ）に示す
一点鎖線Ａ−Ｂに対応する断面図を図１１（Ｂ）に示す。なお、簡単のため、図１１（Ａ
）においては、ゲート絶縁膜４１２などを省略して示す。
図１１（Ｂ）に示すトランジスタは、基板４００上の第１の領域４０２ａおよび第２の領
域４０２ｂを有する下地絶縁膜４０２と、下地絶縁膜４０２上に設けられた第３の領域４
０６ａおよび第４の領域４０６ｂを有する酸化物半導体膜４０６と、酸化物半導体膜４０
６上に電気的に分離して設けられた電極４１６ａおよび電極４１６ｂと、酸化物半導体膜
４０６、電極４１６ａおよび電極４１６ｂ上のゲート絶縁膜４１２と、ゲート絶縁膜４１
２を介し、酸化物半導体膜４０６の第４の領域４０６ｂと重畳して設けられたゲート電極
４０４と、を有する。
酸化物半導体膜４０６は、酸化物半導体膜２０７と同様の酸化物膜を用いればよい。
第１の領域４０２ａおよび第２の領域４０２ｂを有する下地絶縁膜４０２は、第１の領域
２０２ａおよび第２の領域２０２ｂを有する下地絶縁膜２０２と同様の絶縁膜を用いれば
よい。
なお、図１１（Ｂ）に示すトランジスタは、図９（Ｂ）に示すトランジスタと、下地絶縁
膜および酸化物半導体膜の構成が異なる以外同様である。
基板４００は、基板１００と同様の基板を用いればよい。
電極４１６ａおよび電極４１６ｂは、電極３１６ａおよび電極３１６ｂと同様の導電膜を
用いればよい。
ゲート絶縁膜４１２は、ゲート絶縁膜３１２と同様の絶縁膜を用いればよい。
ゲート電極４０４は、ゲート電極３０４と同様の導電膜を用いればよい。
なお、ゲート電極４０４は、電極４１６ａおよび電極４１６ｂと一部が重畳して設けられ
る。
以下に図１１（Ｂ）に示すトランジスタの作製方法を示す。
まず、基板４００を準備し、基板４００上に第１の領域４０２ａおよび第２の領域４０２
ｂを有する下地絶縁膜４０２を形成する。第１の領域４０２ａおよび第２の領域４０２ｂ
を有する下地絶縁膜４０２は、実施の形態２で示した下地絶縁膜２０２と同様の方法で形
成すればよい。
次に、下地絶縁膜４０２上に酸化物半導体膜４０７を成膜する（図１２（Ａ）参照。）。
次に、酸化物半導体膜４０７上に電極４１６ａおよび電極４１６ｂとなる導電膜を成膜し
、加工して電極４１６ａおよび電極４１６ｂを形成する（図１２（Ｂ）参照。）。
次に、酸化物半導体膜４０７、電極４１６ａおよび電極４１６ｂ上にゲート絶縁膜４１２
を成膜する。
次に、第１の加熱処理を行い、第３の領域４０６ａおよび第４の領域４０６ｂを有する酸
化物半導体膜４０６を形成する。
第１の加熱処理は、実施の形態１で示した第１の加熱処理と同様の加熱処理とすればよい
。
ここで、酸化物半導体膜４０６の第３の領域４０６ａは、下地絶縁膜４０２の第１の領域
４０２ａと重なる領域である。また、酸化物半導体膜４０６の第４の領域４０６ｂは、下
地絶縁膜４０２の第２の領域４０２ｂと重なる領域である。これは、第１の加熱処理によ
って、下地絶縁膜４０２から酸化物半導体膜４０７へ供給される酸素の量が、下地絶縁膜
４０２の第１の領域４０２ａおよび第２の領域４０２ｂで異なるためである。
なお、下地絶縁膜４０２の第１の領域４０２ａは、第１の加熱処理により、酸化物半導体
膜４０６に供給可能な酸素をほとんど放出してしまう。そのため、下地絶縁膜４０２の第
１の領域４０２ａは、第１の加熱処理後にＥＳＲにてｇ値が２．０１で信号を表さない。
一方、下地絶縁膜４０２の第２の領域４０２ｂは、第１の加熱処理後もＥＳＲにてｇ値が
２．０１で信号を表す。
酸化物半導体膜４０６の第３の領域４０６ａは、酸化物半導体膜４０６の第４の領域４０
６ｂよりも高抵抗化しにくい。そのため、該領域に作製したトランジスタのオン電流を高
めることができる。
次に、ゲート絶縁膜４１２上にゲート電極４０４となる導電膜を成膜し、該導電膜を加工
してゲート電極４０４を形成する（図１２（Ｃ）参照。）。
なお、ゲート絶縁膜４１２の成膜後に代えて、ゲート電極４０４の形成後に第１の加熱処
理を行ってもよい。
以上の工程により、図１１（Ｂ）に示すトランジスタを作製することができる。
以上に示した工程では、下地絶縁膜４０２、電極４１６ａおよび電極４１６ｂ、ならびに
ゲート電極４０４のみフォトリソグラフィ工程を行えばよい。フォトリソグラフィ工程数
を低減することができるため、トランジスタの作製に係るコストを大幅に低減することが
できる。
また、本実施の形態によって得られたトランジスタは、酸素欠損が少なく、かつ水素濃度
の低い酸化物半導体膜、および加熱処理により酸素を放出する下地絶縁膜を用いている。
そのため、トランジスタの動作に起因する電気特性の変動が小さく、また、該トランジス
タを用いた半導体装置は高い信頼性を有する。
また、トランジスタの形成領域において、高抵抗化しにくい酸化物半導体膜の領域を形成
することで、オン電流の高いトランジスタを作製することができる。
本実施の形態は、適宜他の実施の形態と組み合わせて用いることができる。
（実施の形態５）
本実施の形態では実施の形態１乃至実施の形態４のいずれかに示すトランジスタを用いて
作製した液晶表示装置について説明する。なお、本実施の形態では液晶表示装置に本発明
の一形態を適用した例について説明するが、これに限定されるものではない。例えば、発
光装置の一つであるＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置に本発
明の一形態を適用することも、当業者であれば容易に想到しうるものである。
図１８にアクティブマトリクス駆動方式の液晶表示装置の回路図を示す。液晶表示装置は
、ソース線ＳＬ＿１乃至ＳＬ＿ａ、ゲート線ＧＬ＿１乃至ＧＬ＿ｂおよび複数の画素２２
００を有する。画素２２００は、トランジスタ２２３０と、キャパシタ２２２０と、液晶
素子２２１０と、を含む。こうした画素２２００が複数集まって液晶表示装置の画素部を
構成する。なお、単にソース線またはゲート線を指す場合には、ソース線ＳＬまたはゲー
ト線ＧＬと記載することもある。
トランジスタ２２３０は、実施の形態１乃至実施の形態４のいずれかで示すトランジスタ
を用いる。実施の形態１乃至実施の形態４のいずれかで示すトランジスタは電気的特性が
良好な酸化物半導体を用いたトランジスタであるため、表示品位の高い表示装置を得るこ
とができる。
ゲート線ＧＬはトランジスタ２２３０のゲートと接続し、ソース線ＳＬはトランジスタ２
２３０のソースと接続し、トランジスタ２２３０のドレインは、キャパシタ２２２０の一
方の容量電極および液晶素子２２１０の一方の画素電極と接続する。キャパシタ２２２０
の他方の容量電極および液晶素子２２１０の他方の画素電極は、共通電極と接続する。な
お、共通電極はゲート線ＧＬと同一層で設けてもよい。
また、ゲート線ＧＬは、ゲート駆動回路と接続される。ゲート駆動回路は、実施の形態１
乃至実施の形態４のいずれかで示すトランジスタを含んでもよい。
また、ソース線ＳＬは、ソース駆動回路と接続される。ソース駆動回路は、実施の形態１
乃至実施の形態４のいずれかで示すトランジスタを含んでもよい。
なお、ゲート駆動回路およびソース駆動回路のいずれかまたは両方を、別途用意された基
板上に形成し、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）、ワイヤボンディング、またはＴ
ＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）などの方法を用いてそれぞれゲ
ート線ＧＬ、ソース線ＳＬと接続してもよい。
また、トランジスタは静電気などにより破壊されやすいため、保護回路を設けることが好
ましい。保護回路は、非線形素子を用いて構成することが好ましい。
ゲート線ＧＬにトランジスタ２２３０のしきい値電圧以上になるように電圧を印加すると
、ソース線ＳＬから供給された電荷がトランジスタ２２３０のドレイン電流となってキャ
パシタ２２２０に蓄積される。１行分の充電後、該行にあるトランジスタ２２３０はオフ
状態となり、ソース線ＳＬから電圧が掛からなくなるが、キャパシタ２２２０に蓄積され
た電荷によって必要な電圧を維持することができる。その後、次の行のキャパシタ２２２
０の充電に移る。このようにして、１行からｂ行の充電を行う。ドレイン電流は、トラン
ジスタにおいてチャネルを介してドレイン−ソース間を流れる電流のことである。ドレイ
ン電流はゲート電圧がしきい値電圧よりも大きいときに流れる。
なお、トランジスタ２２３０はオフ電流が小さいため、キャパシタ２２２０に蓄積された
電荷の保持時間が長くなる。そのため、動きの少ない画像（静止画を含む。）では、表示
の書き換え周波数を低減でき、さらなる消費電力の低減が可能となる。また、キャパシタ
２２２０の容量をさらに小さくすることが可能となるため、充電に必要な消費電力を低減
することができる。
また、トランジスタ２２３０はトランジスタの動作に起因する電気特性の変動が小さいた
め、信頼性の高い液晶表示装置を得ることができる。
以上のように、本発明の一態様によって、表示品位が高く、消費電力の小さく、信頼性に
優れる液晶表示装置を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、実施の形態１乃至実施の形態４のいずれかで示すトランジスタを用い
て、半導体記憶装置を作製する例について説明する。
揮発性半導体記憶装置の代表的な例としては、記憶素子を構成するトランジスタを選択し
てキャパシタに電荷を蓄積することで、情報を記憶するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フリップフロップなどの回路を用いて記憶内
容を保持するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が
ある。
不揮発性半導体記憶装置の代表例としては、トランジスタのゲートとチャネル領域との間
にフローティングゲートを有し、該フローティングゲートに電荷を保持することで記憶を
行うフラッシュメモリがある。
上述した半導体記憶装置に含まれるトランジスタの一部に実施の形態１乃至実施の形態４
のいずれかで示すトランジスタを適用することができる。
まずは、実施の形態１乃至実施の形態４のいずれかで示すトランジスタを適用した半導体
記憶装置のメモリセルについて図１９を用いて説明する。
メモリセルは、トランジスタＴｒと、キャパシタＣと、を有し、トランジスタＴｒのソー
スまたはドレインの一方はビット線ＢＬと電気的に接続し、トランジスタＴｒのソースま
たはドレインの他方はキャパシタＣと電気的に接続し、トランジスタＴｒのゲートはワー
ド線ＷＬと電気的に接続し、ビット線ＢＬはセンスアンプＳＡｍｐと電気的に接続する（
図１９（Ａ）参照。）。
キャパシタＣに保持された電圧の時間変化は、トランジスタＴｒのオフ電流によって図１
９（Ｂ）に示すように徐々に低減していくことが知られている。当初Ｖ０からＶ１まで充
電された電圧は、時間が経過するとｄａｔａ１を読み出す限界点であるＶＡまで低減する
。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間
にリフレッシュをする必要がある。
ここで、トランジスタＴｒに実施の形態１乃至実施の形態４のいずれかで示すトランジス
タを適用すると、該トランジスタはオフ電流が小さいため、保持期間Ｔ＿１を長くするこ
とができる。即ち、リフレッシュの頻度を少なくすることが可能となるため、消費電力を
低減することができる。例えば、メモリセルに、オフ電流が１×１０−２１Ａ以下、好ま
しくは１×１０−２４Ａ以下となった酸化物半導体膜を用いたトランジスタを用いると、
電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
また、トランジスタＴｒに実施の形態１乃至実施の形態４のいずれかで示すトランジスタ
を適用すると、該トランジスタはトランジスタの動作に起因する電気特性の変動が小さい
ため、信頼性の高い半導体記憶装置のメモリセルを得ることができる。
以上のように、本発明の一態様によって、信頼性が高く、消費電力の小さい半導体記憶装
置を得ることができる。
次に、上述した半導体記憶装置とは異なる構成の、実施の形態１乃至実施の形態４のいず
れかで示すトランジスタを適用した半導体記憶装置のメモリセルについて図２０を用いて
説明する。
図２０（Ａ）は、メモリセルの回路図である。メモリセルは、トランジスタＴｒ＿１と、
トランジスタＴｒ＿２と、キャパシタＣと、を有し、トランジスタＴｒ＿１のゲートはワ
ード線ＷＬ＿１と電気的に接続し、トランジスタＴｒ＿１のソースはソース線ＳＬ＿１と
電気的に接続し、トランジスタＴｒ＿２のソースはソース線ＳＬ＿２と電気的に接続し、
トランジスタＴｒ＿２のドレインはドレイン線ＤＬ＿２と電気的に接続し、キャパシタＣ
の一端は容量線ＣＬと電気的に接続し、キャパシタＣの他端、トランジスタＴｒ＿１のド
レインおよびトランジスタＴｒ＿２のゲートはノードＮと電気的に接続する。
なお、該メモリセルは、ノードＮの電位に応じて、トランジスタＴｒ＿２の見た目のしき
い値電圧が変動することを利用することでデータを記憶できる。例えば、図２０（Ｂ）は
容量線ＣＬの電圧ＶＣＬと、トランジスタＴｒ＿２を流れるドレイン電流Ｉｄ＿２との関
係を説明する図である。
ここで、ノードＮは、トランジスタＴｒ＿１を介して電圧を調整することができる。例え
ば、ソース線ＳＬ＿１の電位をＶＤＤとする。このとき、ワード線ＷＬ＿１の電位をトラ
ンジスタＴｒ＿１のしきい値電圧ＶｔｈにＶＤＤを加えた電位以上とすることで、ノード
Ｎの電位をＨＩＧＨにすることができる。また、ワード線ＷＬ＿１の電位をトランジスタ
Ｔｒ＿１のしきい値電圧Ｖｔｈ以下とすることで、ノードＮの電位をＬＯＷにすることが
できる。
そのため、Ｎ＝ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、Ｎ＝ＨＩＧＨで示したＶＣＬ
−Ｉｄ＿２カーブのいずれかを得ることができる。即ち、Ｎ＝ＬＯＷでは、ＶＣＬ＝０Ｖ
にてＩｄ＿２が小さいため、データ０となる。また、Ｎ＝ＨＩＧＨでは、ＶＣＬ＝０Ｖに
てＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶することがで
きる。
ここで、トランジスタＴｒ＿１に実施の形態１乃至実施の形態４のいずれかで示すトラン
ジスタを適用すると、該トランジスタはオフ電流を小さくすることができるため、ノード
Ｎに蓄積された電荷がトランジスタＴｒ＿１のソースおよびドレイン間を意図せずにリー
クすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。
また、トランジスタＴｒ＿１に実施の形態１乃至実施の形態４のいずれかで示すトランジ
スタを適用すると、該トランジスタはトランジスタの動作に起因する電気特性の変動が小
さいため、信頼性の高い半導体記憶装置を得ることができる。
なお、トランジスタＴｒ＿２に、実施の形態１乃至実施の形態４のいずれかで示すトラン
ジスタを適用しても構わない。
以上のように、本発明の一態様によって、長期間の信頼性が高く、消費電力の小さい半導
体記憶装置を得ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
（実施の形態７）
実施の形態１乃至実施の形態４のいずれかで示すトランジスタまたは実施の形態６に示し
た半導体記憶装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉ
ｎｇ Ｕｎｉｔ）を構成することができる。
図２１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図２１（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算論理装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ
ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１
９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ
１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１
１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／
Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板など
を用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けて
もよい。もちろん、図２１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にす
ぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するた
めの信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム
実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状
態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレ
スを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種
回路に供給する。
図２１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジ
スタ１１９６の記憶素子には、実施の形態６に示す半導体記憶装置を用いることができる
。
図２１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６
が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタ
によるデータの保持を行う。フリップフロップによってデータが保持されている場合、レ
ジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデー
タが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６
内の記憶素子への電源電圧の供給を停止することができる。
電源停止に関しては、図２１（Ｂ）または図２１（Ｃ）に示すように、記憶素子群と、電
源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設
けることにより行うことができる。以下に図２１（Ｂ）および図２１（Ｃ）の回路の説明
を行う。
図２１（Ｂ）および図２１（Ｃ）では、記憶素子への電源電圧の供給を制御するスイッチ
ング素子に実施の形態１乃至実施の形態４のいずれかに示すトランジスタを用いた構成の
一例を示す。
図２１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数
有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には
、実施の形態６に示す記憶素子を用いることができる。記憶素子群１１４３が有するそれ
ぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電
位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１
１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図２１（Ｂ）では、スイッチング素子１１４１として、実施の形態１乃至実施の形態４の
いずれかに示すトランジスタを用いており、該トランジスタは、そのゲートに与えられる
信号ＳｉｇＡによりスイッチングが制御される。
なお、図２１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチ
ング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場
合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても
よいし、直列と並列が組み合わされて接続されていてもよい。
また、図２１（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、
スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記
憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそ
れぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することがで
きる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイ
ッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。例え
ば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を
停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減す
ることができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）などのＬＳＩにも応用可能である。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態８）
本実施の形態では、実施の形態１乃至実施の形態７を適用した電子機器の例について説明
する。
図２２（Ａ）は携帯型情報端末である。図２２（Ａ）に示す携帯型情報端末は、筐体９３
００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９
３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。表示部９
３０３およびカメラ９３０５に他の実施の形態を適用することができる。また、図示しな
いが、本体内部にある演算装置、無線回路または記憶回路に他の実施の形態を適用するこ
ともできる。
図２２（Ｂ）は、ディスプレイである。図２２（Ｂ）に示すディスプレイは、筐体９３１
０と、表示部９３１１と、を具備する。表示部９３１１に他の実施の形態を適用すること
ができる。その結果、表示部９３１１のサイズを大きくしたときにも表示品位の高く、信
頼性の高いディスプレイとすることができる。
図２２（Ｃ）は、デジタルスチルカメラである。図２２（Ｃ）に示すデジタルスチルカメ
ラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３
と、を具備する。表示部９３２３に他の実施の形態を適用することができる。また、図示
しないが、記憶回路またはイメージセンサに他の実施の形態を適用することもできる。
図２２（Ｄ）は２つ折り可能な携帯型情報端末である。図２２（Ｄ）に示す２つ折り可能
な携帯型情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６
３３、操作スイッチ９６３８、を有する。表示部９６３１ａおよび表示部９６３１ｂに他
の実施の形態を適用することができる。また、図示しないが、本体内部にある演算装置、
無線回路または記憶回路に他の実施の形態を適用することもできる。
なお、表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパ
ネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことが
できる。
従って、本発明の一態様に係る電子機器は、性能が高く、信頼性の高い電子機器である。
本実施の形態は、他の実施の形態と適宜組み合わせて用いることができる。
本実施例では、ＥＳＲを用い、酸化物半導体膜および下地絶縁膜を有する試料のスピン評
価を行った。
なお、ＥＳＲは、日本電子株式会社製電子スピン共鳴装置ＪＥＳ−ＦＡ３００を用いた。
以下に試料の作製方法を示す。
まず、石英基板を準備し、石英基板上に下地絶縁膜を成膜した。下地絶縁膜は、酸化アル
ミニウム膜または酸化シリコン膜とした。
酸化アルミニウム膜は、スパッタリング法により成膜した。具体的には、酸化アルミニウ
ムターゲットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気にお
いて、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を２５０℃、成膜電力を２．５
ｋＷ（１３．５６ＭＨｚ）として３００ｎｍの厚さで成膜した。
酸化シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコンターゲ
ットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気において、圧
力を０．４Ｐａに制御し、成膜時の基板加熱温度を１００℃、成膜電力を５ｋＷ（１３．
５６ＭＨｚ）として３００ｎｍの厚さで成膜した。
次に、下地絶縁膜上に酸化物半導体膜を成膜した。
酸化物半導体膜は、スパッタリング法により成膜した。具体的には、Ｉｎ−Ｇａ−Ｚｎ−
Ｏ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）ターゲットを用い、酸素を４５ｓｃｃ
ｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を４００℃、
成膜電力を５００Ｗ（ＤＣ）として１００ｎｍの厚さで成膜した。
次に、窒素ガス雰囲気において、４５０℃の温度で１時間、第１の加熱処理を行った。
次に、酸化物半導体膜上に保護絶縁膜を成膜した。
保護絶縁膜は、プラズマＣＶＤ法により成膜した。具体的にはモノシランを１ｓｃｃｍお
よび亜酸化窒素を８００ｓｃｃｍ含む雰囲気において、圧力を４０Ｐａに制御し、成膜時
の基板加熱温度を４００℃、電極に１５０Ｗ（６０ＭＨｚ）を印加して１００ｎｍの厚さ
で成膜した。
次に、各基板を３ｍｍ×２０ｍｍのサイズに分割した。
次に、分割した基板を窒素ガス雰囲気において、１時間の第２の加熱処理を行った。第２
の加熱処理は、２５０℃、３００℃、３５０℃、４００℃、４５０℃、５００℃、５５０
℃または６００℃の温度で行った。
次に、各試料を２枚重ねてＥＳＲを評価した。なお、ＥＳＲは、室温にて行い、マイクロ
波電力を２０ｍＷ（９．２ＧＨｚ）とした。また、磁場の向きが基板表面と平行となるよ
うに各試料を設置した。
結果を図１３に示す。ここで、図１３（Ａ）は、下地絶縁膜として酸化アルミニウム膜を
用いた試料のＥＳＲスペクトルを示す。また、図１３（Ｂ）は、下地絶縁膜として酸化シ
リコン膜を用いた試料のＥＳＲスペクトルを示す。なお、図１３中のＥＳＲスペクトルに
付した温度は、第２の加熱処理の温度を示す。また、図１３中のＥＳＲスペクトルに付し
たａｓ−ｄｅｐｏの表記は、第２の加熱処理を行っていないことを示す。
図１３において、ｇ値が２．０１で表される信号に着目する。図１３（Ａ）より、下地絶
縁膜に酸化アルミニウム膜を用いた試料では、第２の加熱処理の温度を高めるに従い、該
信号に相当するスピンのスピン密度が低減していった。また、第２の加熱処理を６００℃
で行った試料においても、該信号を表した。また、図１３（Ｂ）より、下地絶縁膜に酸化
シリコン膜を用いた試料でも、第２の加熱処理の温度を高めるに従い、該信号に相当する
スピンのスピン密度が低減していった。ところが、第２の加熱処理を５５０℃または６０
０℃で行った試料においては、該信号が消失したか、極めて小さくなった。なお、ｇ値が
２．０１で表される信号に相当するスピンのスピン密度を定量した値を下記表１に示す。
Figure 0006694477
上記表１より、下地絶縁膜に酸化アルミニウム膜を用いた試料では、６００℃以下の加熱
処理後もｇ値が２．０１で表される信号に相当するスピンのスピン密度が１×１０１８ｓ
ｐｉｎｓ／ｃｍ３以上であることがわかった。
同様に、図１３において、ｇ値が１．９３で表される信号に着目する。図１３（Ａ）より
、下地絶縁膜に酸化アルミニウム膜を用いた試料では、ａｓ−ｄｅｐｏおよび第２の加熱
処理が４００℃の試料において、該信号が確認された。そのほかの試料では、該信号は確
認されなかった。一方、図１３（Ｂ）より、下地絶縁膜に酸化シリコン膜を用いた試料で
も、ａｓ−ｄｅｐｏおよび第２の加熱処理が２５０℃乃至４００℃の試料において、該信
号が確認された。そのほかの試料では、該信号は確認されなかった。
以上に示すように、下地絶縁膜に酸化アルミニウム膜を用いた試料のＥＳＲスペクトルに
おいて、下地絶縁膜および保護絶縁膜で酸化物半導体膜を挟み、２５０℃乃至６００℃の
範囲にあるいずれかの温度で加熱処理を行った試料で、ｇ値が２．０１で信号を表した。
また、ａｓ−ｄｅｐｏおよび該加熱処理の温度が４００℃の試料を除き、ｇ値が１．９３
で信号を表さなかった。
一方、下地絶縁膜に酸化シリコン膜を用いた試料のＥＳＲスペクトルにおいて、下地絶縁
膜および保護絶縁膜で酸化物半導体膜を挟み、２５０℃乃至５００℃の範囲にあるいずれ
かの温度で加熱処理を行った試料で、ｇ値が２．０１で信号を表した。ところが、該加熱
処理の温度が５５０℃または６００℃のときは、ｇ値が２．０１で信号を表さなかった。
また、ａｓ−ｄｅｐｏおよび該加熱処理の温度が２５０℃乃至４００℃の試料を除き、ｇ
値が１．９３で信号を表さなかった。
本実施例より、下地絶縁膜が酸化アルミニウム膜のとき、下地絶縁膜上に設けられた酸化
物半導体膜は４５０℃乃至６００℃のいずれかの温度で加熱処理後に、ＥＳＲにてｇ値が
１．９３で信号を表さず、かつ下地絶縁膜は該加熱処理後もｇ値が２．０１で信号を表す
ことがわかる。
一方、下地絶縁膜が酸化シリコン膜のとき、下地絶縁膜上に設けられた酸化物半導体膜は
４５０℃または５００℃の温度で加熱処理後に、ＥＳＲにてｇ値が１．９３で信号を表さ
ず、かつ下地絶縁膜は該加熱処理後もｇ値が２．０１で信号を表すことがわかる。また、
５５０℃または６００℃の温度で加熱処理後に、ＥＳＲにてｇ値が１．９３で信号を表さ
ず、かつ下地絶縁膜は該加熱処理後もｇ値が２．０１で信号を表さないことがわかる。
本実施例では、ＴＤＳを用い、絶縁膜を有する試料の放出ガスの評価を行った。
放出ガスの評価は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗ
を用いた。
以下に試料の作製方法を示す。
まず、シリコンウェハを準備し、シリコンウェハ上に熱酸化膜を成膜した。熱酸化膜の成
膜は、３％ＨＣｌを含む酸素雰囲気にて、９５０℃の温度で行い、厚さは１００ｎｍとし
た。
次に、熱酸化膜上に絶縁膜として、酸化アルミニウム膜または酸化シリコン膜を成膜した
。
酸化アルミニウム膜は、スパッタリング法により成膜した。具体的には、酸化アルミニウ
ムターゲットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気にお
いて、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を２５０℃、成膜電力を２．５
ｋＷ（１３．５６ＭＨｚ）として１００ｎｍの厚さで成膜した。
酸化シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコンターゲ
ットを用い、酸素を５０ｓｃｃｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜
時の基板加熱温度を１００℃、成膜電力を２ｋＷ（１３．５６ＭＨｚ）として３００ｎｍ
の厚さで成膜した。
次に、各試料の放出ガスの量を評価した。
ＴＤＳによるＭ／ｚが３２であるガスのイオン強度を図１４に示す。ここで、図１４（Ａ
）は、絶縁膜として酸化アルミニウム膜を用いた試料の、ＴＤＳによる放出ガスのイオン
強度を示す。また、図１４（Ｂ）は、絶縁膜として酸化シリコン膜を用いた試料のＴＤＳ
による放出ガスのイオン強度を示す。
図１４（Ａ）に示す、絶縁膜に酸化アルミニウム膜を用いた試料の、ＴＤＳによる放出ガ
スのイオン強度より、基板温度が４５０℃以上でＭ／ｚが３２であるガスの放出が確認さ
れた。測定の都合上、基板温度が６００℃以上での放出ガスの評価を行うことができてい
ないが、Ｍ／ｚが３２であるガスの放出量がもっとも高くなる温度は６００℃よりも高い
ことが予測される。
一方、図１４（Ｂ）に示す、絶縁膜に酸化シリコン膜を用いた試料の、ＴＤＳによる放出
ガスのイオン強度より、基板温度が１００℃以上５００℃以下でＭ／ｚが３２であるガス
の放出が確認された。なお、放出量を酸素原子に換算すると５．０×１０２０ａｔｏｍｓ
／ｃｍ３であった。測定の都合上、基板温度が６００℃以上での放出ガスの評価を行うこ
とができていないが、少なくともＭ／ｚが３２であるガスの放出は、基板温度が５００℃
以上６００℃以下の範囲ではほとんど生じないことがわかる。
本実施例より、酸化アルミニウム膜は、酸素の放出温度が酸化シリコン膜よりも高いこと
がわかった。そのため、４５０℃以上の温度で加熱処理を行っても、放出可能な酸素が十
分残存することがわかる。
また、酸化シリコン膜は、４５０℃以上の温度で加熱処理を行うことで、放出可能な酸素
がほとんど失われてしまうことがわかる。
次に、ＴＤＳによるＭ／ｚが２であるガスのイオン強度を図１５に示す。ここで、図１５
（Ａ）は、絶縁膜として酸化アルミニウム膜を用いた試料の、ＴＤＳによる放出ガスのイ
オン強度を示す。また、図１５（Ｂ）は、絶縁膜として酸化シリコン膜を用いた試料の、
ＴＤＳによる放出ガスのイオン強度を示す。
図１５（Ａ）に示す、絶縁膜に酸化アルミニウム膜を用いた試料の、ＴＤＳによる放出ガ
スのイオン強度より、基板温度が３２０℃および４１０℃で、Ｍ／ｚが２であるガスの放
出量の極大値が確認された。測定の都合上、基板温度が６００℃以上での放出ガスの評価
を行うことができていないが、Ｍ／ｚが２の放出量は基板温度が高いほど増大していくこ
とが予測される。
一方、図１５（Ｂ）に示す、絶縁膜に酸化シリコン膜を用いた試料のＴＤＳによる放出ガ
スのイオン強度より、基板温度が３５０℃に、Ｍ／ｚが２であるガスの放出量の極大値が
確認された。また、測定の都合上、基板温度が６００℃以上での放出ガスの評価を行うこ
とができていないが、Ｍ／ｚが２であるガスの放出量は基板温度が高いほど増大していく
と予測される。
本実施例より、酸化アルミニウム膜は、酸素の放出温度が酸化シリコン膜よりも高いこと
がわかった。そのため、４５０℃以上の温度で加熱処理を行っても、放出可能な酸素が十
分残存することがわかる。
また、酸化シリコン膜は、４５０℃以上の温度で加熱処理を行うことで、放出可能な酸素
がほとんど失われてしまうことがわかる。
また、下地絶縁膜からの水素の放出量の極大値となる温度を越える温度、例えば３５０℃
以上、好ましくは４５０℃以上、さらに好ましくは５００℃以上で加熱処理を行うことで
、下地絶縁膜から効果的に水素を放出させられることがわかる。
本実施例では、下地絶縁膜および保護絶縁膜に挟まれた酸化物半導体膜の比抵抗率、キャ
リア密度およびホール（Ｈａｌｌ）移動度を、ホール効果測定により評価した。
ホール効果測定は、株式会社東陽テクニカ製ＲｅｓｉＴｅｓｔ８３００シリーズを用いた
。
以下に試料の作製方法を示す。
まず、ガラス基板を準備し、ガラス基板上に下地絶縁膜を成膜した。下地絶縁膜は、酸化
アルミニウム膜または酸化シリコン膜とした。
酸化アルミニウム膜は、スパッタリング法により成膜した。具体的には、酸化アルミニウ
ムターゲットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気にお
いて、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を２５０℃、成膜電力を２．５
ｋＷ（１３．５６ＭＨｚ）として１００ｎｍの厚さで成膜した。
酸化シリコン膜は、スパッタリング法により成膜した。具体的には、酸化シリコンターゲ
ットを用い、アルゴンを２５ｓｃｃｍおよび酸素を２５ｓｃｃｍ含む雰囲気において、圧
力を０．４Ｐａに制御し、成膜時の基板加熱温度を１００℃、成膜電力を５ｋＷ（１３．
５６ＭＨｚ）として３００ｎｍの厚さで成膜した。
次に、下地絶縁膜上に酸化物半導体膜を成膜した。
酸化物半導体膜は、スパッタリング法により成膜した。具体的には、Ｉｎ−Ｇａ−Ｚｎ−
Ｏ（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）ターゲットを用い、酸素を４５ｓｃｃ
ｍ含む雰囲気において、圧力を０．４Ｐａに制御し、成膜時の基板加熱温度を４００℃、
成膜電力を５００Ｗ（ＤＣ）として３０ｎｍの厚さで成膜した。
次に、窒素ガス雰囲気において、４５０℃の温度で１時間、第１の加熱処理を行った。
次に、ホール効果測定用の四端子電極として直径１ｍｍの円状の電極（Ｔｉ）を４つ形成
した。なお、各電極は正方形状に配置し、その中心と中心との間隔を８ｍｍとした。
次に、電極および酸化物半導体膜上に保護絶縁膜を成膜した。
保護絶縁膜は、プラズマＣＶＤ法により成膜した。具体的にはモノシランを１ｓｃｃｍお
よび亜酸化窒素を８００ｓｃｃｍ含む雰囲気において、圧力を４０Ｐａに制御し、成膜時
の基板加熱温度を４００℃、電極に１５０Ｗ（６０ＭＨｚ）を印加して１００ｎｍの厚さ
で成膜した。
次に、保護絶縁膜を加工し、各電極のみを露出する開口部を形成した。
次に、４つの電極が入るよう、各基板を１０ｍｍ×１０ｍｍのサイズに分割した。
次に、分割した基板を窒素ガス雰囲気において、１時間の第２の加熱処理を行った。第２
の加熱処理は、２５０℃、３００℃、３５０℃、４００℃、４５０℃、５００℃、５５０
℃または６００℃の温度で行った。
次に、各試料の比抵抗率、キャリア密度およびホール移動度を評価した。
結果を図１６および図１７に示す。
ここで、図１６は、下地絶縁膜として酸化アルミニウム膜を用いた試料のホール効果測定
結果を示す。なお、図１６（Ａ）は第２の加熱処理の温度と比抵抗値との関係を示し、図
１６（Ｂ）は第２の加熱処理の温度とキャリア密度との関係を示し、図１６（Ｃ）は第２
の加熱処理の温度とホール移動度との関係を示す。
図１６（Ａ）より、第２の加熱処理が４００℃を超えたところから急激に比抵抗値が増大
した。また、第２の加熱処理が４５０℃以上では、ホール効果測定の測定限界である比抵
抗値が３ｋΩ・ｃｍ以上であることがわかった。
なお、図１６（Ｂ）および図１６（Ｃ）より、第２の加熱処理の温度を高めると、ホール
移動度は大きく変化せず、キャリア密度が著しく低下していることがわかった。
酸化物半導体膜のキャリア発生源は水素および酸素欠損であるため、第２の加熱処理を４
００℃以上で行うことで、酸化物半導体膜の水素および／または酸素欠損を低減すること
ができたといえる。
次に、図１７は、下地絶縁膜として酸化シリコン膜を用いた試料のホール効果測定結果を
示す。なお、図１７（Ａ）は第２の加熱処理の温度と比抵抗値との関係を示し、図１７（
Ｂ）は第２の加熱処理の温度とキャリア密度との関係を示し、図１７（Ｃ）は第２の加熱
処理の温度とホール移動度との関係を示す。
図１７（Ａ）より、第２の加熱処理が３５０℃以上では、ホール効果測定の測定限界であ
る比抵抗値が３ｋΩ・ｃｍ以上であることがわかった。
酸化物半導体膜のキャリア発生源は水素および酸素欠損であるから、第２の加熱処理を３
５０℃以上で行うことで、酸化物半導体膜の水素および／または酸素欠損を低減すること
ができたといえる。
実施例２によれば、酸化シリコン膜は酸化アルミニウム膜よりも低い温度で酸素を放出す
る。実施例３の結果を鑑みれば、下地絶縁膜からの酸素の放出と酸化物半導体膜の比抵抗
値の増大（キャリア密度の低減）に関連があることは明らかである。
また、実施例１および実施例２より、下地絶縁膜から酸素が放出可能な試料では、ＥＳＲ
にてｇ値が２．０１で信号を表すことも明らかである。
従って、酸化物半導体膜のキャリア密度を低減させるためには、下地絶縁膜としてＥＳＲ
にてｇ値が２．０１で信号を表す絶縁膜を用いて、酸化物半導体膜の酸素欠損を低減させ
ることが好ましい。ただし、酸化物半導体膜のもう一つのキャリア発生源である下地絶縁
膜の水素濃度を低減させるには、４５０℃以上での加熱処理が有効であるため、４５０℃
以上の加熱処理後も、加熱処理によって放出する酸素が残存する下地絶縁膜の形成が重要
であることがわかる。
１００ 基板
１０２ 下地絶縁膜
１０４ ゲート電極
１０６ 酸化物半導体膜
１０６ａ 第１の領域
１０６ｂ 第２の領域
１０６ｃ 第３の領域
１１２ ゲート絶縁膜
１１３ ゲート絶縁膜
１１６ａ 配線
１１６ｂ 配線
１１８ 層間絶縁膜
１３６ 酸化物半導体膜
１３７ 酸化物半導体膜
２００ 基板
２０２ 下地絶縁膜
２０２ａ 第１の領域
２０２ｂ 第２の領域
２０３ａ 絶縁膜
２０３ｂ 絶縁膜
２０４ ゲート電極
２０６ 酸化物半導体膜
２０６ａ 第３の領域
２０６ｂ 第４の領域
２０６ｃ 第５の領域
２０６ｄ 第６の領域
２０７ 酸化物半導体膜
２０７ａ 第３の領域
２０７ｂ 第４の領域
２１２ ゲート絶縁膜
２１３ ゲート絶縁膜
２１６ａ 配線
２１６ｂ 配線
２１８ 層間絶縁膜
２３７ 酸化物半導体膜
３００ 基板
３０２ 下地絶縁膜
３０４ ゲート電極
３０６ 酸化物半導体膜
３０７ 酸化物半導体膜
３１２ ゲート絶縁膜
３１６ａ 電極
３１６ｂ 電極
４００ 基板
４０２ 下地絶縁膜
４０２ａ 第１の領域
４０２ｂ 第２の領域
４０４ ゲート電極
４０６ 酸化物半導体膜
４０６ａ 第３の領域
４０６ｂ 第４の領域
４０７ 酸化物半導体膜
４１２ ゲート絶縁膜
４１６ａ 電極
４１６ｂ 電極
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
２２００ 画素
２２１０ 液晶素子
２２２０ キャパシタ
２２３０ トランジスタ
９３００ 筐体
９３０１ ボタン
９３０２ マイクロフォン
９３０３ 表示部
９３０４ スピーカ
９３０５ カメラ
９３１０ 筐体
９３１１ 表示部
９３２０ 筐体
９３２１ ボタン
９３２２ マイクロフォン
９３２３ 表示部
９６３０ 筐体
９６３１ａ 表示部
９６３１ｂ 表示部
９６３３ 留め具
９６３８ 操作スイッチ

Claims (1)

  1. 第１のトランジスタと、第２のトランジスタを有し、
    前記第１のトランジスタは、
    第１の絶縁層と、前記第１の絶縁層上の酸化物半導体層と、前記酸化物半導体層の第１の領域と前記酸化物半導体層の上面で接する第１の導電層及び第２の導電層と、前記酸化物半導体層上の第２の絶縁層と、前記第２の絶縁層上の第３の導電層と、を有し、
    前記酸化物半導体層が有する第１の領域は、前記第２の絶縁層を介して前記第３の導電層の第２の領域と重畳し、
    前記第２のトランジスタは、
    第３の絶縁層と、前記第３の絶縁層上の前記酸化物半導体層と、前記酸化物半導体層の第３の領域と前記酸化物半導体層の上面で接する第４の導電層及び第５の導電層と、前記酸化物半導体層上の第４の絶縁層と、前記第４の絶縁層上の前記第３の導電層と、を有し、
    前記酸化物半導体層が有する第３の領域は、前記第４の絶縁層を介して前記第３の導電層の第４の領域と重畳する、半導体装置。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013149953A (ja) 2011-12-20 2013-08-01 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US9735280B2 (en) 2012-03-02 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and method for forming oxide film
KR102227591B1 (ko) 2012-10-17 2021-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9136161B2 (en) 2013-06-04 2015-09-15 LuxVue Technology Corporation Micro pick up array with compliant contact
US9443987B2 (en) * 2013-08-23 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9627515B2 (en) * 2013-10-03 2017-04-18 Joled Inc. Method of manufacturing thin-film transistor substrate
CN105659369B (zh) * 2013-10-22 2019-10-22 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
JP6506545B2 (ja) 2013-12-27 2019-04-24 株式会社半導体エネルギー研究所 半導体装置
JP2015188062A (ja) 2014-02-07 2015-10-29 株式会社半導体エネルギー研究所 半導体装置
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9837547B2 (en) 2015-05-22 2017-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide conductor and display device including the semiconductor device
WO2016189414A1 (en) * 2015-05-22 2016-12-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
WO2017081579A1 (en) 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6851814B2 (ja) 2015-12-29 2021-03-31 株式会社半導体エネルギー研究所 トランジスタ
CN108346148B (zh) * 2017-09-21 2022-03-25 华南理工大学 一种高密度柔性ic基板氧化区域检测系统及方法
WO2024029429A1 (ja) * 2022-08-01 2024-02-08 株式会社ジャパンディスプレイ 積層構造体及び薄膜トランジスタ

Family Cites Families (147)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
US6326248B1 (en) * 1994-06-02 2001-12-04 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating semiconductor device
JPH0869967A (ja) * 1994-08-26 1996-03-12 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US7122835B1 (en) * 1999-04-07 2006-10-17 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device and a method of manufacturing the same
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
TWI279254B (en) 1999-10-29 2007-04-21 Sumitomo Chemical Co Titanium oxide, and photocatalyst and photocatalyst coating composition using the same
JP2003300729A (ja) 2000-02-24 2003-10-21 Sumitomo Chem Co Ltd 酸化チタン
JP4683761B2 (ja) * 2000-05-12 2011-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP2003275600A (ja) 2002-03-19 2003-09-30 National Institute Of Advanced Industrial & Technology 可視光応答性及び吸着性複合材料
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP4603845B2 (ja) * 2004-10-12 2010-12-22 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP2007220818A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
JP5015470B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP5271504B2 (ja) * 2006-04-28 2013-08-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5285235B2 (ja) * 2006-04-28 2013-09-11 株式会社半導体エネルギー研究所 半導体装置
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP2008235871A (ja) * 2007-02-20 2008-10-02 Canon Inc 薄膜トランジスタの形成方法及び表示装置
JP5196870B2 (ja) * 2007-05-23 2013-05-15 キヤノン株式会社 酸化物半導体を用いた電子素子及びその製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5350655B2 (ja) * 2007-04-27 2013-11-27 株式会社半導体エネルギー研究所 半導体装置
JP5043499B2 (ja) * 2007-05-02 2012-10-10 財団法人高知県産業振興センター 電子素子及び電子素子の製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
ATE490560T1 (de) * 2007-05-31 2010-12-15 Canon Kk Verfahren zur herstellung eines dünnschichttransistors mit einem oxidhalbleiter
KR101415561B1 (ko) * 2007-06-14 2014-08-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
JP5371144B2 (ja) * 2007-06-29 2013-12-18 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法、並びに電子機器
JP5190225B2 (ja) * 2007-07-19 2013-04-24 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
KR100958006B1 (ko) 2008-06-18 2010-05-17 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5372435B2 (ja) * 2008-09-02 2013-12-18 株式会社ジャパンディスプレイ 表示装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5552753B2 (ja) * 2008-10-08 2014-07-16 ソニー株式会社 薄膜トランジスタおよび表示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5487625B2 (ja) 2009-01-22 2014-05-07 ソニー株式会社 半導体装置
JP2010263182A (ja) 2009-04-10 2010-11-18 Toppan Printing Co Ltd 薄膜トランジスタおよび画像表示装置
JP5760298B2 (ja) * 2009-05-21 2015-08-05 ソニー株式会社 薄膜トランジスタ、表示装置、および電子機器
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
CN104934483B (zh) 2009-09-24 2018-08-10 株式会社半导体能源研究所 半导体元件及其制造方法
CN106200185A (zh) 2009-10-16 2016-12-07 株式会社半导体能源研究所 显示设备
CN102668096B (zh) 2009-10-30 2015-04-29 株式会社半导体能源研究所 半导体装置及其制造方法
JP5679143B2 (ja) * 2009-12-01 2015-03-04 ソニー株式会社 薄膜トランジスタならびに表示装置および電子機器
JP5727204B2 (ja) * 2009-12-11 2015-06-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2011074407A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2011159697A (ja) 2010-01-29 2011-08-18 Dainippon Printing Co Ltd 薄膜トランジスタ搭載基板、その製造方法及び画像表示装置
KR101830196B1 (ko) 2010-02-12 2018-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법
KR20120121931A (ko) * 2010-02-19 2012-11-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101627136B1 (ko) * 2010-02-19 2016-06-07 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치
WO2011108381A1 (en) 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20190018049A (ko) * 2010-03-08 2019-02-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치를 제작하는 방법
WO2011145632A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
WO2011145467A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5917035B2 (ja) 2010-07-26 2016-05-11 株式会社半導体エネルギー研究所 半導体装置
US8963147B2 (en) * 2010-09-28 2015-02-24 Toppan Printing Co., Ltd. Thin film transistor, method of manufacturing the same, and image display device equipped with thin film transistor

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