CN102668096B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及其制造方法。一个目的是提供一种具有稳定的电特性的包括氧化物半导体的半导体装置。在氧化物半导体层之上形成具有很多以悬挂键为典型代表的缺陷的绝缘层,并在其间插入氧过量混合区域或氧过量氧化物绝缘层,由此使氧化物半导体层中的诸如氢或湿气(氢原子或者含有氢原子的化合物(诸如H2O))的杂质移动通过所述氧过量混合区域或氧过量氧化物绝缘层,并扩散到所述绝缘层中。因而,降低了所述氧化物半导体层的杂质浓度。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种采用氧化物半导体的半导体装置及其制造方法。
注意,本说明书中的半导体装置是指所有能够利用半导体特性工作的装置,并且电光装置、半导体电路和电子装置均为半导体装置。
背景技术
一种采用形成于具有绝缘表面的衬底之上的半导体薄膜形成薄膜晶体管(TFT)的技术已经引起了人们的注意。薄膜晶体管用于以液晶电视为典型代表的显示装置。基于硅的半导体材料是已知的用于适用于薄膜晶体管的半导体薄膜的材料,除此之外氧化物半导体也引起了人们的注意。
已知氧化锌以及含有氧化锌作为其成分的材料可作为所述氧化物半导体的材料。此外,还公开了一种包括电子载流子浓度低于1018/cm3的非晶氧化物(氧化物半导体)的薄膜晶体管(参考专利文献1到3)。
[参考文献]
[专利文献1]日本公开专利申请No.2006-165527
[专利文献1]日本公开专利申请No.2006-165528
[专利文献1]日本公开专利申请No.2006-165529
发明内容
但是,在薄膜形成过程中将出现偏离氧化物半导体的理想配比成分。例如,由于氧的过多或者缺乏而改变了氧化物半导体的电导率。此外,在薄膜的形成过程中进入氧化物半导体的氢或湿气形成了氢氧(O-H)键,并且起着电子施主的作用,这是电导率变化的一个因素。此外,由于O-H为极性分子,因而其将导致采用氧化物半导体形成的诸如薄膜晶体管的有源装置的特性的变化。
考虑到这些问题,本发明的一个实施例的目的在于提供一种具有稳定的电特征的包括氧化物半导体的半导体装置。
为了防止包括氧化物半导体层的薄膜晶体管的电特性的变化,从所述氧化物半导体层去除引起变化的诸如氢、湿气、氢氧根或氢化物(又称为氢化合物)的杂质。
在氧化物半导体层之上形成具有很多以悬挂键为典型代表的缺陷的绝缘层,并在其间插入氧过量混合区域或氧过量氧化物绝缘层,由此使氧化物半导体层内的诸如氢或湿气(氢原子或者含有氢原子的化合物(诸如H2O))的杂质移动通过所述氧过量混合区域或氧过量氧化物绝缘层,并扩散到所述具有缺陷的绝缘层内。因而,降低了氧化物半导体层的杂质浓度。
由于具有很多缺陷的绝缘层具有与氢或湿气(氢原子或者含有氢原子的化合物(诸如H2O))的高的结合能,并且这些杂质被稳定在所述具有很多缺陷的绝缘层内,因而这些杂质能够从氧化物半导体层扩散到所述具有缺陷的绝缘层内,由此能够从氧化物半导体层去除这些杂质。
此外,提供于所述氧化物半导体层和具有缺陷的绝缘层之间的所述混合区域或氧化物绝缘层含有过量的氧,因而具有很多作为缺陷的氧悬挂键,并且具有与诸如氢或湿气(氢原子或者含有氢原子的化合物(诸如H2O))的杂质的高的结合能。因此,在杂质从氧化物半导体层扩散到具有缺陷的绝缘层内时,所述氧过量混合区域或氧过量氧化物绝缘层起着促进扩散的作用。另一方面,在已经被从氧化物半导体层去除并扩散到具有缺陷的绝缘层内的杂质向氧化物半导体层回移时,氧过量混合区域或氧过量氧化物绝缘层起着保护层(阻挡层)的作用,其与杂质结合并使其稳定,以防止杂质进入氧化物半导体层。
因而,氧化物半导体层内的诸如氢或湿气(氢原子或者含有氢原子的化合物(诸如H2O))的杂质扩散到所述氧过量混合区域或氧过量氧化物绝缘层内。
因而,所述氧过量混合区域或氧过量氧化物绝缘层从氧化物半导体层去除了引起变化的诸如氢、湿气、氢氧根或氢化物(又称为氢化合物)的杂质,并且进一步充当阻挡层,其防止已经扩散到具有缺陷的绝缘层内的杂质再次进入氧化物半导体层。因此,能够使氧化物半导体层保持低杂质浓度。
由上文可知,包括减少了引起变化的诸如氢、湿气、氢氧根或氢化物(又被称为氢化合物)的杂质的氧化物半导体层的薄膜晶体管具有稳定的电特性,因而包括所述薄膜晶体管的半导体装置能够实现高度可靠性。
所述混合区域是指氧化物半导体层中含有的材料与上面的的具有缺陷的绝缘层内含有的材料的混合区域。通过提供所述混合区域,使得氧化物半导体层和具有缺陷的的绝缘层之间的界面未被清晰地界定;因而有利于氢从氧化物半导体层扩散到具有缺陷的的绝缘层内。例如,在采用氧化硅层作为具有缺陷的绝缘层时,所述混合区域包括氧、硅以及氧化物半导体层中包含的金属元素中的至少一种。对氧过量氧化物绝缘层,可以采用氧化硅层(SiO2+x,其中x优选大于等于0且小于3)。所述混合区域或氧化物绝缘层的厚度可以为0.1nm到30nm(优选为2nm到10nm)。
优选在通过采用诸如低温泵的俘获型真空泵抽空而降低了杂质浓度的膜形成室(处理室)中形成所述氧化物半导体层、氧过量混合区域、氧过量氧化物绝缘层和具有缺陷的绝缘层。对俘获型真空泵,优选采用例如低温泵、离子泵、或钛升华泵。所述俘获型真空泵起着降低所述氧化物半导体层、氧过量混合区域、氧过量氧化物绝缘层和具有缺陷的绝缘层中的氢、水、氢氧根或氢化物的量的作用。
所述氧化物半导体层、氧过量混合区域、氧过量氧化物绝缘层和具有缺陷的绝缘层的形成过程中采用的每种溅射气体均优选是高纯度气体,在所述气体中,使诸如氢、水、氢氧根或氢化物的杂质减少到能够以ppm或ppb为单位表示其浓度的程度。
在本说明书公开的薄膜晶体管中,在氧化物半导体层中形成沟道形成区域,其中,将氢设定为小于等于5×1019/cm3,优选小于等于5×1018/cm3,更优选小于等于5×1017/cm3;去除氢或O-H根;并且载流子浓度小于等于5×1014cm3,优选小于等于5×1012/cm3
将氧化物半导体的能隙设为大于等于2eV,优选大于等于2.5eV,更优选大于等于3eV,从而尽可能地减少杂质,例如,形成施主的氢,并且将氧化物半导体的载流子浓度设为小于等于1×1014/cm3,优选小于等于1×1012/cm3
在将如此纯化的氧化物半导体用于薄膜晶体管的沟道形成区域时,即使是在沟道宽度为10mm的情况下,在1V和10V的漏电压以及处于-5V 到-20V的范围内的栅电压下,也仍获得小于等于1×10-13A的漏极电流。
本说明书中公开的本发明的一个实施例是一种半导体装置,其包括:处于衬底之上的栅电极层;处于所述栅电极层之上的栅极绝缘层;处于所述栅极绝缘层之上的氧化物半导体层;处于所述氧化物半导体层之上的源电极层和漏电极层;以及处于所述氧化物半导体层、源电极层和漏电极层之上并且与部分所述氧化物半导体层接触的具有缺陷的绝缘层;其中,在所述氧化物半导体层和所述具有缺陷的绝缘层之间提供氧过量氧化物绝缘层。
本说明书中公开的本发明的另一实施例是一种半导体装置,其包括:处于衬底之上的栅电极层;处于所述栅电极层之上的栅极绝缘层;处于所述栅极绝缘层之上的氧化物半导体层;处于所述氧化物半导体层之上的源电极层和漏电极层;以及处于所述源电极层和所述漏电极层之上并且与部分所述氧化物半导体层接触的具有缺陷的绝缘层;其中,在所述氧化物半导体层和所述具有缺陷的绝缘层之间的界面处提供氧过量混合区域;其中,所述具有缺陷的绝缘层包括硅;并且其中,所述氧过量混合区域包括氧、硅以及所述氧化物半导体层中含有的金属元素中的至少一种。
在上述结构中,可以提供覆盖具有缺陷的绝缘层的保护绝缘层。
本说明书中公开的本发明的另一实施例是一种半导体装置的制造方法,其包括:在衬底之上形成栅电极层和覆盖所述栅电极层的栅极绝缘层,并将所述衬底引入到处于降低的压力下的处理室内;在去除所述处理室内的残余湿气的同时引入去除了氢和湿气的溅射气体;采用在去除了湿气的处理室内的提供的金属氧化物靶在所述栅极绝缘层之上形成氧化物半导体层;在所述氧化物半导体层之上形成源电极层和漏电极层;通过溅射法形成处于所述源电极层和所述漏电极层之上并且与所述氧化物半导体层接触的氧过量氧化物绝缘层;通过溅射法在所述氧过量氧化物绝缘层之上形成具有缺陷的绝缘层;以及对所述衬底加热,从而使所述氧化物半导体层内含有的氢或湿气移动通过所述氧过量氧化物绝缘层,并扩散到所述具有缺陷的绝缘层中。
本说明书中公开的本发明的另一实施例是一种半导体装置的制造方法,其包括:在衬底之上形成栅电极层和覆盖所述栅电极层的栅极绝缘层,并将所述衬底引入到处于降低的压力下的处理室内;在去除所述处理室内的残余湿气的同时引入去除了氢和湿气的溅射气体;采用在去除了湿气的处理室内提供的金属氧化物靶在所述栅极绝缘层之上形成氧化物半导体层;在所述氧化物半导体层之上形成源电极层和漏电极层;通过溅射法形成与所述氧化物半导体层接触的氧过量混合区域以及具有缺陷的绝缘层,所述具有缺陷的绝缘层处于所述源电极层和漏电极层之上,并且与所述氧化物半导体层重叠,所述氧过量混合区域处于所述具有缺陷的绝缘层和所述氧化物半导体层之间;对所述衬底加热,从而使所述氧化物半导体层内含有的氢或湿气移动通过所述氧过量混合区域,并扩散到所述具有缺陷的绝缘层内。
在上述结构中,可以在形成处于所述具有缺陷的绝缘层之上(至少处于所述具有缺陷的绝缘层的与所述氧化物半导体层中的沟道形成区域重叠的部分之上)的保护绝缘层之后或者同时,执行用于使氧化物半导体层内包含的诸如氢或湿气的杂质通过氧过量混合区域或氧过量氧化物绝缘层扩散到所述具有缺陷的绝缘层中的热处理。在100℃到400℃(或者150℃到400℃)的温度执行该热处理。
在上述半导体装置的制造方法中,可以采用含有氧化锌作为主要成分的靶作为用于形成氧化物半导体膜的靶。替代地,可以采用含有铟、镓、或锌的金属氧化物作为靶。
在上述半导体装置的制造方法中,所述具有缺陷的绝缘层可以是氧化硅膜。可以采用硅靶或合成石英靶作为含有硅的用于形成氧化硅膜的靶。
采用上述结构中的任何一种能够实现上述目的中的至少其中之一。
注意,采用由InMO3(ZnO)m(m>0)的薄膜作为氧化物半导体层,并且采用所述薄膜作为氧化物半导体层形成薄膜晶体管。注意,m表示选自Ga、Fe、Ni、Mn和Co中的一种或多种金属元素。例如,M可以是Ga,或者可以除了Ga以外还含有任何上述金属元素;例如,M可以是Ga和Ni或者Ga和Fe。此外,在上述氧化物半导体中,在某些情况下,除了所含有的作为M的金属元素以外,还可以含有诸如Fe或Ni的过渡金属元素,或者所述过渡金属的氧化物,作为杂质元素。在本说明书中,在由InMO3(ZnO)m(m>0)表示其成分表达式的氧化物半导体层当中,将含有Ga作为M的氧化物半导体称为基于In-Ga-Zn-O的氧化物半导体,并将基于In-Ga-Zn-O的氧化物半导体的薄膜称为基于In-Ga-Zn-O的膜。
对于适用于所述氧化物半导体层的金属氧化物,除了上述成分以外还可以应用下述氧化物半导体中的任何一种:基于In-Sn-O的、基于In-Sn-Zn-O的、基于In-Al-Zn-O的、基于Sn-Ga-Zn-O的、基于Al-Ga-Zn-O的、基于Sn-Al-Zn-O的、基于In-Zn-O的、基于Sn-Zn-O的、基于Al-Zn-O的、基于In-O的、基于Sn-O的、以及基于Zn-O的金属氧化物。采用上述金属氧化物形成的氧化物半导体层中可以含有硅。
所述氧化物半导体优选是含有In的氧化物半导体,更优选是含有In和Ga的氧化物半导体。为了获得i型(本征)氧化物半导体层,脱水或脱氢是有效的。
此外,可以在氧化物半导体层与源电极层和漏电极层之间形成氧化物导电层。可以依次形成所述氧化物导电层和用于形成所述源电极层和漏电极层的金属层。
由于薄膜晶体管易于因静电等损坏,因而优选在与栅极线或源极线相同的衬底之上提供用于保护像素部分的薄膜晶体管的保护电路。优选采用包括氧化物半导体层的非线性元件形成所述保护电路。
注意,为了方便起见,在本说明书中采用了诸如第一和第二的序数,但是其不表示步骤的顺序和层的叠置顺序。此外,本说明书中的序数并不表示对本发明做出规定的具体名称。
能够提供一种具有稳定的电特性的包括氧化物半导体的半导体装置。
附图说明
图1A 到1E示出了一种半导体装置及其制造方法。
图2A 到2D示出了一种半导体装置及其制造方法。
图3A 到3E示出了一种半导体装置及其制造方法。
图4A 到4C示出了一种半导体装置及其制造方法。
图5A到5E示出了一种半导体装置及其制造方法。
图6A 到6D示出了一种半导体装置及其制造方法。
图7示出了一种半导体装置。
图8A 到8C示出了一种半导体装置。
图9是一种半导体装置的像素等效电路图。
图10A 到10C每一均示出了一种半导体装置。
图11A和11B示出了一种半导体装置。
图12示出了一种半导体装置。
图13A和13B每一均示出了一种电子装置。
图14A和14B每一均示出了一种电子装置。
图15示出了一种电子装置。
图16示出了一种电子装置。
图17示出了电子装置。
图18示出了一种半导体装置。
图19是包括氧化物半导体的反转交错式薄膜晶体管的纵向截面图。
图20A和20B是沿图19所示的A-A′截面的能带图(示意图)。
图21A示出了向栅极(G1)施加正电位(+VG)的状态,图21B示出了向所述栅极(G1)施加负电位(-VG)的状态。
图22示出了真空能级和金属的功函数(φM)之间的关系,以及真空能级和氧化物半导体的电子亲和势(χ)之间的关系。
具体实施方式
在下文中将参考附图详细描述本发明的实施例。注意,本发明不限于下述说明,本领域技术人员将容易地认识到可以通过各种方式对模式和细节进行修改。因此,不应将本发明解释为受到下文给出的实施例的描述的限制。
(实施例1)
在这一实施例中,将参考图1A到1E描述一种半导体装置及其制造方法的实施例。在这一实施例中描述的半导体装置为薄膜晶体管。
图1A到1E示出了半导体装置的截面结构的例子。图1A到1E所示的薄膜晶体管110具有一种底栅结构类型,其又被称为反转交错式薄膜晶体管。
图1A到1E所示的薄膜晶体管110包括处于具有绝缘表面的衬底100之上的栅电极层111、栅极绝缘层102、氧化物半导体层112、氧过量混合区域119、源电极层115a和漏电极层115b。此外,还提供了具有缺陷的绝缘层116,其覆盖薄膜晶体管110并且与氧化物半导体层112重叠,氧过量混合区域119处于二者之间,此外,还在具有缺陷的绝缘层116之上提供了保护绝缘层103。
由于氧过量混合区域119和具有缺陷的绝缘层116具有与氢或湿气(氢原子或者包括氢原子的化合物(诸如H2O))的高的结合能,并且这些杂质被稳定在氧过量混合区域119和具有缺陷的绝缘层116中,因而这些杂质能够从氧化物半导体层扩散到氧过量混合区域119和具有缺陷的绝缘层116中,由此能够从氧化物半导体层去除这些杂质。此外,氧过量混合区域119起着对已经扩散到具有缺陷的绝缘层116中的杂质的阻挡层的作用,从而防止杂质再次进入氧化物半导体层112;因而,能够使氧化物半导体层112保持低杂质浓度。因此,包括其中减少了引起变化的诸如氢、湿气、氢氧根或氢化物(又被称为氢化合物)的杂质的氧化物半导体层112的薄膜晶体管110是一种高度可靠的具有稳定的电特性的薄膜晶体管。
图19是包括氧化物半导体的反转交错式薄膜晶体管的纵向截面图。在栅电极(GE1)之上提供氧化物半导体层(OS),栅极绝缘膜(GI)插入于其间,并在其上提供源电极(S)和漏电极(D)。
图20A和20B是沿图19所示的A-A′截面的能带图(示意图)。图20A示出了施加至源极的电压的电位等于施加至漏极的电压的电位(VD=0V)的情况,图20B示出了向漏极施加相对于源极的正电位(VD>0)的情况。
图21A和21B是沿图19的B-B′截面的能带图(示意图)。图21A示出了向栅极(G1)施加正电位(+VG),并且载流子(电子)在源极和漏极之间流动的导通(on)状态。图21B示出了向栅极(G1)施加负电位(-VG),并且少子载流子不发生流动的截止(off)状态。
图22示出了真空能级和金属的功函数(φM)之间的关系,以及真空能级和氧化物半导体的电子亲和势(χ)之间的关系。
由于在室温下金属中的电子发生衰退,因而费米能级位于导带中。相反,常规氧化物半导体通常为n型,在这种情况下费米能级(Ef)所处位置更加接近导带,并且远离处于能带隙中间的本征费米能级(Ei)。注意,众所周知,部分氢在氧化物半导体中是贡献电子的施主的一个因素在于,常规氧化物半导体为n型氧化物半导体。注意,众所周知,使常规氧化物半导体为n型氧化物半导体的因素之一在于,氧化物半导体中的部分氢变成了贡献电子的施主。
另一方面,根据本发明的氧化物半导体是本征(i型)的或者基本本征的氧化物半导体,其获得方式为从氧化物半导体中去除作为n型杂质的氢,并使所述氧化物半导体高度纯化,从而尽可能地防止使其中含有并非是氧化物半导体的主要成分的杂质。换言之,并非通过添加杂质而是通过尽可能地去除诸如氢或水的杂质获得高度纯化的i型(本征)半导体或与之接近的半导体。这能够使费米能级(Ef)处于与本征费米能级(Ei)相同的能级或者基本相同的能级。
据称,在氧化物半导体的带隙(Eg)为3.15eV的情况下,其电子亲和势(χ)为4.3eV。用于形成源电极和漏电极的钛(Ti)的功函数基本等于所述氧化物半导体的电子亲和势(χ)。在这种情况下,在金属和氧化物半导体之间的界面处未形成针对电子的肖特基势垒。
换言之,在金属的功函数(φM)和氧化物半导体的电子亲和势(χ)彼此相等,并且所述金属和所述氧化物半导体相互接触的情况下,获得如图20A所示的能带图(示意图)。
在图20B中,黑色圆点(·)表示电子。在向漏极施加正电位时,电子越过势垒(h)注入到氧化物半导体中,并朝向漏极流动。在这种情况下,势垒的高度(h)根据栅电压和漏电压发生变化;在施加正的漏电压的情况下,所述势垒的高度(h)小于未施加电压的图20A中的势垒的高度,即带隙(Eg)的1/2。
在这种情况下,如图21A所示,电子沿着处于栅极绝缘膜和高度纯化的氧化物半导体之间的界面处的能量稳定的氧化物半导体的最低部分移动。
在图21B中,在向栅极(G1)施加负电位(反向偏置)时,作为少数载流子的空穴的数量基本为零;因而电流值变成了极其接近零的值。
例如,即使在所述薄膜晶体管具有1×104μm的沟道宽度W和3μm的沟道长度时,也能够获得10-13A或更低的截止电流以及0.1V/dec.的亚阈值(S值)(栅极绝缘膜的厚度:100nm)。
如上所述,使所述氧化物半导体高度纯化,从而尽可能地防止使其中含有并非是所述氧化物半导体的主要成分的杂质,由此能够获得薄膜晶体管的良好操作。
尽管将薄膜晶体管110描述为单栅极薄膜晶体管,但是如果需要也可以形成包括多个沟道形成区域的多栅极薄膜晶体管。
在下文中,将参考图1A到1E描述在衬底100之上制造薄膜晶体管110的过程。
首先,在具有绝缘表面的衬底100之上形成导电膜,之后,通过第一光刻步骤形成栅电极层111。优选地,所形成的栅电极层的末端部分是渐缩的,因为这样可以改善形成于其上的栅极绝缘层的覆盖。注意,可以通过喷墨法形成抗蚀剂掩模。通过喷墨法形成抗蚀剂掩模将无需采用光掩模;因而可以降低制造成本。
尽管对可以用作具有绝缘表面的衬底100的衬底没有具体的限制,但是所述衬底仍然必须具有至少足以耐受后面执行的热处理的耐热性。可以采用由钡硼硅酸盐玻璃、铝硼硅酸盐玻璃等的玻璃衬底。
就玻璃衬底而言,如果后面执行的热处理的温度高,那么优选采用应变点为730℃或更高的玻璃衬底。就玻璃衬底而言,例如,采用诸如铝硅酸盐玻璃、铝硼硅酸盐玻璃或钡硼硅酸盐玻璃的玻璃材料。注意,通过使含有的氧化钡(BaO)的量高于氧化硼的量,能够获得耐热的并且更加实用的玻璃衬底。因此,优选采用所含有的BaO比B2O3多的玻璃衬底。
注意,可以采用诸如陶瓷衬底、石英衬底或蓝宝石衬底的由绝缘体形成的衬底来代替上述玻璃衬底。替代地,可以采用晶化玻璃等。此外,替代地,在适当时可以采用塑料衬底等。
可以在衬底100和栅电极层111之间提供作为基底膜的绝缘膜。所述基底膜具有防止杂质元素从衬底100扩散的作用,并且可以将其形成为具有单层或者叠层结构,所述结构包括氮化硅膜、氧化硅膜、氮氧化硅膜和氧氮化硅膜中的一者或多者。
可以将栅电极层111形成为具有单层或叠层结构,其采用金属材料作为其主要成分,所述金属材料例如钼、钛、铬、钽、钨、铝、铜、钕、或钪,或者包含这些材料中的任何材料作为主要成分的合金材料。
例如,对两层结构的栅电极层111而言,优选采用在铝层之上形成钼层的两层结构、在铜层之上形成钼层的两层结构、在铜层之上形成氮化钛层或氮化钽层的两层结构、或者在氮化钛层之上形成钼层的两层结构。对于三层结构,优选采用叠置了钨层或氮化钨层、铝和硅的合金或者铝和钛的合金的层、以及氮化钛层或钛层的叠层结构。注意,可以采用透光导电膜形成栅电极层。可以给出透光导电氧化物作为透光导电膜的例子。
之后,在栅电极层111之上形成栅极绝缘层102。
可以通过等离子体CVD法、或溅射法等将栅极绝缘层102形成为具有单层或叠层结构,其包括氧化硅层、氮化硅层、氧氮化硅层、氮氧化硅层、氧化铝层、氮化铝层、氧氮化铝层、氮氧化铝层、或氧化铪层。为了防止栅极绝缘层102含有大量的氢,优选通过溅射法形成栅极绝缘层102。在通过溅射法形成氧化硅膜时,采用硅靶或石英靶作为靶,并采用氧气或者氧气和氩气的混合气体作为溅射气体。
栅极绝缘层102可以具有叠层结构,在所述叠层结构中,在栅电极层111之上按顺序叠置氮化硅层和氧化硅层。例如,可以通过这样的方式形成具有100nm的厚度的栅极绝缘层,所述方式即,通过溅射法形成具有50nm到200nm(含端值)的厚度的氮化硅层(SiNy(y>0))作为第一栅极绝缘层,并在所述第一栅极绝缘层之上形成具有5nm到300nm(含端值)的厚度的氧化硅层(SiOx(x>0))作为第二栅极绝缘层。可以根据预期的薄膜晶体管特性适当地设置栅极绝缘层的厚度。所述厚度可以大约为350nm到400nm。
此外,为了使栅极绝缘层102和氧化物半导体膜120中尽可能少地含有氢、氢氧根和湿气,优选在溅射设备的预加热室中对其上形成了栅电极层111的衬底100或者其上形成了直至栅极绝缘层102的多个层的衬底100预加热,以此作为用于膜形成的预处理,这样被吸收到衬底100的诸如氢或湿气的杂质将被去除或排出。注意,该预加热的温度为100℃(到400℃(含端值),优选为150℃到300℃(含端值)。优选采用低温泵作为为预加热室提供的抽真空装置。注意,可以省略这一预加热处理。此外,可以在形成具有缺陷的绝缘层116之前,以类似的方式对在其上形成了直至源电极层115a和漏电极层115b的多个层的衬底100执行该预加热处理。
之后,在栅极绝缘层102之上形成具有2nm到200nm(含端值)的厚度的氧化物半导体膜120(参见图1A)。
注意,在通过溅射法形成氧化物半导体膜120之前,优选通过其中引入了氩气并且生成等离子体的反溅射(reverse sputtering)去除附着至栅极绝缘层102的表面的灰尘。反溅射是指这样一种方法,在所述方法中,在不向靶侧施加电压的情况下,采用RF电源在氩气氛中向衬底侧施加电压,以在衬底附近生成等离子体,以修改表面。注意,可以采用氮气、氦气、氧气等代替氩气氛。
通过溅射法形成氧化物半导体膜120。对于氧化物半导体膜120,采用基于In-Ga-Zn-O的膜、基于In-Sn-Zn-O的氧化物半导体膜、基于In-Al-Zn-O的氧化物半导体膜、基于Sn-Ga-Zn-O的氧化物半导体膜、基于Al-Ga-Zn-O的氧化物半导体膜、基于Sn-Al-Zn-O的氧化物半导体膜、基于In-Zn-O的氧化物半导体膜、基于Sn-Zn-O的氧化物半导体膜、基于Al-Zn-O的氧化物半导体膜、基于In-O的氧化物半导体膜、基于Sn-O的氧化物半导体膜、或者基于Zn-O的氧化物半导体膜。在这一实施例中,通过溅射法采用基于In-Ga-Zn-O的金属氧化物靶形成氧化物半导体膜120。此外,可以通过溅射法在稀有气体(通常为氩气)气氛、氧气气氛、或者稀有气体(通常为氩气)和氧气的气氛中形成氧化物半导体膜120。在采用溅射法成膜的情况下,可以采用包含2wt%到10wt%(含端值)的SiO2的靶。
在氧化物半导体膜120的形成过程中采用的溅射气体优选是高纯度气体,其中,使诸如氢、水、氢氧根或氢化物的杂质减少到能够以ppm或ppb为单位表示其浓度的程度。
对于通过溅射法形成氧化物半导体膜120所采用的靶,可以采用包括氧化锌作为其主要成分的金属氧化物靶。可以采用的金属氧化物靶的另一例子是包括In、Ga和Zn的金属氧化物靶(具有In2O3∶Ga2O3∶ZnO=1∶1∶1[摩尔比]的成分比)。对于包括In、Ga和Zn的金属氧化物靶,可以采用具有In2O3∶Ga2O3∶ZnO=1∶1∶2[摩尔比]的成分比的靶或者具有In2O3∶Ga2O3∶ZnO=1∶1∶4[摩尔比]的成分比的靶。所述金属氧化物靶的填充系数为90%到100%(含端值),优选为95%到99.9%(含端值)。在采用具有高填充系数的金属氧化物靶的情况下,所形成的氧化物半导体膜具有高的密度。
将所述衬底放置到处于降低的压力下的处理室中,并将其加热到低于400℃的温度。在去除处理室中残余的湿气的同时,引入去除了氢和湿气的溅射气体,以采用金属氧化物为靶在衬底100之上形成氧化物半导体膜120。为了去除处理室中残余的湿气,优选采用俘获型真空泵。例如,优选采用低温泵、离子泵或钛升华泵。抽真空装置可以是设有冷阱的涡轮泵。在采用低温泵抽空的膜形成室中,例如,氢原子、包含氢原子的化合物(诸如H2O)、以及包含碳原子的化合物被排出。相应地,能够降低在该膜形成室中形成的氧化物半导体膜中含有的杂质的浓度。
对于氧化物半导体膜的形成,不仅在用于形成氧化物半导体膜的处理室中,而且在形成与所述氧化物半导体膜接触的膜之前和之后的步骤所用的以及形成所述氧化物半导体膜之前和之后的步骤所用的处理室中,均优选采用诸如低温泵的抽真空装置,以防止诸如处理室中残余的湿气的杂质混合到氧化物半导体膜中。
作为膜形成条件的例子,采用下述条件:衬底和靶之间的距离为100mm,压力为0.6Pa,直流(DC)电源为0.5kW,气氛为氧气气氛(氧气流量的比例为100%)。优选采用脉冲直流(DC)电源,因为可以减少在膜形成过程中生成的粉末物质(又被称为颗粒或灰尘),并且能够使膜厚度均匀。所述氧化物半导体膜优选具有5nm到30nm(含端值)的厚度。注意,所述氧化物半导体膜的厚度根据材料而发生变化;因此可以根据材料确定厚度。
通过采用溅射法如上述形成氧化物半导体膜120,能够获得具有低氢浓度的氧化物半导体膜。在本说明书中给出的氢浓度是通过二次离子质谱法(SIMS)获得的定量结果。
溅射法的例子包括采用高频电源作为溅射电源的RF溅射法、采用DC电源的DC溅射法、以及以脉冲方式施加偏置的脉冲DC溅射法。在形成绝缘膜的情况下主要采用RF溅射法,在形成金属膜的情况下主要采用DC溅射法。
此外,还有可以设置多个不同材料的靶的多源溅射设备。采用所述多源溅射设备,能够在同一室中形成不同材料的膜以使其叠置,或者通过在同一室中多种材料的同时放电形成膜。
此外,还有配备了位于室内的磁体系统的用于磁控溅射法的溅射设备,以及用于ECR溅射法的溅射设备,在ECR溅射法中,采用利用微波生成的等离子体而不采用辉光放电。
此外,作为采用溅射法的膜形成方法,还有其中靶物质和溅射气体成分在膜形成过程中相互发生化学反应以形成其化合物薄膜的反应溅射法,以及其中在膜形成过程中也向衬底施加电压的偏置溅射法。
之后,通过第二光刻步骤将所述氧化物半导体膜处理成岛状氧化物半导体层121(参见图1B)。注意,可以通过喷墨法形成用于形成所述岛状氧化物半导体层121的抗蚀剂掩模。通过喷墨法形成抗蚀剂掩模无需采用光掩模;因而可以降低制造成本。
在栅极绝缘层102中形成接触孔的情况下,可以在形成氧化物半导体层121时执行该步骤。
可以通过干法蚀刻、湿法蚀刻或者湿法蚀刻和干法蚀刻两者执行氧化物半导体膜120的蚀刻。
作为用于干法蚀刻的蚀刻气体,优选采用含有氯的气体(基于氯的气体,诸如氯气(Cl2)、氯化硼(BCl3)、氯化硅(SiCl4)、或四氯化碳(CCl4))。
此外,可以采用含有氟的气体(基于氟的气体,诸如四氟化碳(CF4)、氟化硫(SF6)、氟化氮(NF3)、或三氟甲烷(CHF3))、溴化氢(HBr)、氧气(O2)、或者向其添加了诸如氦气(He)或氩气(Ar)的稀有气体的任何这些气体等等。
作为干法蚀刻方法,可以采用平行板反应离子蚀刻(RIE)法或者感应耦合等离子体(ICP)蚀刻法。为了将膜蚀刻成期望的形状,适当地调整蚀刻条件(施加至线圈形电极的电功率的量、施加至衬底侧上的电极的电功率的量、衬底侧上的电极的温度等)。
作为用于湿法蚀刻的蚀刻剂,例如,可以采用通过混合磷酸、乙酸和硝酸而获得的溶液以及氨过氧化物混合物(31wt%的过氧化氢水∶28wt%的氨水∶水=5∶2∶2)等。此外,还可以采用ITO-07N(由KANTOCHEMICAL CO.,INC.生产)。
在湿法蚀刻之后,通过清洗去除蚀刻剂连同蚀刻掉的材料。可以使含有蚀刻剂和蚀刻掉的材料的废液纯化,所述材料可以重新利用。从蚀刻后的废液中收集氧化物半导体层中包含的诸如铟的材料,并对其加以重新利用,由此能够有效地利用资源,并且能够降低制造成本。
根据材料适当地调整蚀刻条件(例如,蚀刻剂、蚀刻时间和温度),从而能够将所述膜蚀刻成期望的形状。
注意,优选在通过后续步骤形成导电膜之前执行所述反溅射,以去除附着到氧化物半导体层121和栅极绝缘层102的表面上的抗蚀剂残留等。
之后,在栅极绝缘层102和氧化物半导体层121之上形成导电膜。可以通过溅射法或者真空蒸镀法形成所述导电膜。作为所述第二导电膜的材料,可以给出选自铝(Al)、铬(Cr)、铜(Cu)、钽(Ta)、钛(Ti)、钼(Mo)和钨(W)的元素、含有这些元素中的任何元素作为成分的合金、或者含有这些元素中的任何元素的组合的合金等。此外,可以采用选自锰(Mn)、镁(Mg)、锆(Zr)、铍(Be)和钍(Th)中的一种或多种材料。此外,所述金属导电膜可以具有单层结构或者由两个或更多层构成的叠层结构。例如,可以给出由含有硅的铝膜构成的单层结构、在铝膜之上叠置了钛膜的两层结构、按顺序叠置了钛膜、铝膜和钛膜的三层结构。或者,可以采用含有铝(Al)以及选自钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)和钪(Sc)中的一种或多种元素的膜、合金膜或氮化物膜。
通过第三光刻步骤,在所述导电膜之上形成抗蚀剂掩模,并选择性地执行蚀刻;从而形成了源电极层115a和漏电极层115b。之后,去除抗蚀剂掩模(参见图1C)。
采用紫外线、KrF激光或ArF激光以用于曝光,所述曝光用于在第三光刻步骤中形成抗蚀剂掩模。后面所要形成的薄膜晶体管的沟道长度L取决于在氧化物半导体层121之上彼此相邻的源电极层底部和漏电极层底部之间的间隔宽度。注意,在对小于25nm的沟道长度L执行曝光时,采用具有几纳米到几十纳米的极短波长的远紫外线曝光,以用于在第三光刻步骤中形成抗蚀剂掩模。采用远紫外线曝光将得到高分辨率和大视野深度。因此,能够将后面所要形成的薄膜晶体管的沟道长度L设为10nm到1000nm(含端值)。因而,能够提高电路的运算速度,并且由于截止状态电流极小,因而能够实现低功耗。
注意,可以适当地调整每种材料和蚀刻条件,从而使得不会因蚀刻导电膜而去除氧化物半导体层121。
在该实施例中,采用Ti膜作为导电膜,采用基于In-Ga-Zn-O的层作为氧化物半导体层121,采用过氧化氢氨(氨、水和过氧化氢的混合物)作为蚀刻剂。
注意,在第三光刻步骤中,在某些情况下,可以对氧化物半导体层121进行部分蚀刻,使其成为具有凹槽(凹陷部分)的氧化物半导体层。可以通过喷墨法形成用于形成源电极层115a和漏电极层115b的抗蚀剂掩模。通过喷墨法形成抗蚀剂掩模无需采用光掩模;因而可以降低制造成本。
此外,为了减少光刻步骤中采用的光掩模的数量,以及减少光刻步骤的数量,可以利用多色调掩模执行蚀刻步骤,所述多色调掩模是使通过其透射的光具有多个强度的曝光掩模。采用多色调掩模形成的抗蚀剂掩模具有多个厚度,并且还可以通过蚀刻改变其形状,因而可以将其用于多个蚀刻步骤中,以提供不同的图案。因此,可以采用一个多色调掩模来形成对应于至少两种不同图案的抗蚀剂掩模。因而,能够减少曝光掩模的数量,而且还能够减少对应的光刻步骤的数量,由此能够实现过程的简化。
可以执行采用诸如N2O、N2或Ar的气体的等离子体处理去除氧化物半导体层的暴露表面吸收的水等。可以采用氧气和氩气的混合气体执行等离子体处理。
之后,在不暴露于空气的情况下在氧化物半导体层121之上形成具有缺陷的绝缘层116。在具有缺陷的绝缘层116的形成过程中,在氧化物半导体层121和具有缺陷的绝缘层116之间形成氧过量混合区域119(参见图1D)。在该实施例中,具有缺陷的绝缘层116被形成与氧化物半导体层121重叠,并在它们之间的其中氧化物半导体层121不与源电极层115a或漏电极层115b重叠的区域中提供氧过量混合区域119。
所述混合区域是指氧化物半导体层中包含的材料与上面的的具有缺陷的绝缘层中包含的材料的混合区域。通过提供所述混合区域,使得氧化物半导体层和具有缺陷的绝缘层之间的界面未得到清晰地限定;因而有利于氢从氧化物半导体层扩散到具有缺陷的绝缘层中。例如,在采用氧化硅层作为具有缺陷的绝缘层时,所述混合区域包括氧、硅以及氧化物半导体层中包含的金属元素中的至少一种。
就该实施例中而言,在将氧化硅用于具有缺陷的绝缘层116,并采用基于In-Ga-Zn-O的膜作为氧化物半导体的情况下,混合区域119包括氧、硅以及选自In、Ga和Zn的至少一种金属元素。氧化物半导体中的金属在混合区域119中可能以多种状态存在;将氧化物半导体中包含的金属称为M,侧可以将混合区域119中的金属表示为M-OH、M-H、M-O-Si-H和M-O-Si-OH,尤其是具体地,Zn-H、Zn-OH等。
混合区域119可以具有0.1nm到30nm(优选为2nm到10nm)的厚度。在形成具有缺陷的绝缘层116时可以通过溅射法的膜形成条件控制混合区域119的厚度。如果在所述溅射法中将电源设置得更高,并将衬底和靶之间的距离设置得更短,那么可以将混合区域119形成得更厚。在以更高的电源实施进行溅射法时,能够去除氧化物半导体层121的表面上吸收的水等。
在氧化物半导体层121和具有缺陷的绝缘层116之间提供混合区域119有利于氧化物半导体层121中包含的氢原子、含有氢原子的化合物(诸如H2O)、含有碳原子的化合物等扩散到具有缺陷的绝缘层116中。
混合区域119需要包含过量的氧,因此所述混合区域是采用含有大量的氧的溅射气体形成的,以提供氧过量区域,并且在形成混合区域119之后,可以调整溅射气体中的氧的量,以形成具有缺陷的绝缘层116。
作为氧化硅层的替代,可以采用氧氮化硅层、氧化铝层、或氧氮化铝层等作为具有缺陷的绝缘层116。此外,还可以采用氮化硅层、氮氧化硅层、氮化铝层、氮氧化铝层等作为具有缺陷的绝缘层116。
在该实施例中,为了形成所述氧过量混合区域和氧化硅层,将在其上形成了直至岛状氧化物半导体层121、源电极层115a和漏电极层115b的多个层的衬底100加热至室温或者低于100℃的温度,引入去除了氢和湿气的含有高纯度氧的溅射气体,并且采用硅靶。
在具有缺陷的绝缘层116的形成过程中采用的溅射气体优选是高纯度气体,在所述气体中,使诸如氢、水、氢氧根或氢化物的杂质减少到能够以ppm或ppb为单位表示其浓度的程度。
例如,按照下述条件通过脉冲DC溅射法形成氧化硅膜:采用具有6N的纯度的掺硼的硅靶(电阻率为0.01Ωcm);衬底和靶之间的距离(T-S距离)为89mm;压力为0.4Pa,直流(DC)电源为6kW,气氛为氧气(氧气流量的比例为100%)。膜厚度为300nm。注意,可以采用石英(优选为合成石英)代替硅靶作为用于形成氧化硅膜的靶。可以采用氧气或者氧气和氩气的混合气体作为溅射气体。
优选在去除处理室中的残余湿气的同时形成混合区域119和具有缺陷的绝缘层116,从而使氧化物半导体层121、混合区域119或具有缺陷的绝缘层116中不包含氢、氢氧根或湿气。
注意,可以采用氧氮化硅、氧化铝、或氧氮化铝等替代氧化硅形成混合区域119。
之后,在具有缺陷的绝缘层116与氧化物半导体层121相互接触,并且氧过量混合区域119插入其间的状态下,在100℃到400℃的温度执行热处理。该热处理能够使氧化物半导体层121中含有的氢或湿气扩散到氧过量混合区域119和具有缺陷的绝缘层116中。由于在具有缺陷的绝缘层116和氧化物半导体层121之间提供了氧过量混合区域119,因而岛状氧化物半导体层121中含有的诸如氢、氢氧根或湿气的杂质从氧化物半导体层121扩散到氧过量混合区域119中或通过所述氧过量混合区域119扩散到具有缺陷的绝缘层116中。
设置于氧化物半导体层121和具有缺陷的绝缘层116之间的混合区域119含有过量的氧,因而具有很多作为缺陷的氧悬挂键,并且具有与诸如氢、湿气、氢氧根或氢化物的杂质的高的结合能。氧过量混合区域119的提供促进了氧化物半导体层121中含有的诸如氢、湿气、氢氧根或氢化物的杂质扩散并移动到具有缺陷的绝缘层116中。
此外,在被从氧化物半导体层121去除并扩散到具有缺陷的绝缘层116中的杂质向氧化物半导体层121回移时,氧过量混合区域119起着保护层(阻挡层)的作用,其与杂质结合并使其稳定,以防止杂质进入氧化物半导体层121。
如上所述,通过从氧化物半导体层121去除引起变化的诸如氢、湿气、氢氧根或氢化物的杂质,能够提供具有减少的杂质的氧化物半导体层112。此外,起着阻挡层的作用的氧过量混合区域119防止了已经扩散到具有缺陷的绝缘层116中的杂质再次进入氧化物半导体层112;因而能够使氧化物半导体层112保持低杂质浓度。
设置于氧化物半导体层和具有缺陷的绝缘层之间的氧过量混合区域或氧过量氧化物绝缘层含有过量的氧,因而具有很多作为缺陷的氧悬挂键。考虑到氢从氧化物半导体层向这样的具有缺陷的绝缘层中的扩散,计算了氢原子更可能存在于氧化物半导体层(非晶IGZO)和具有缺陷的绝缘层(非晶SiOx)中的哪一个中。
如下定义氢原子的结合能E_bind,从而估算环境中的氢原子的稳定性。
E_bind={E(原始结构)+E(H)}-E(具有H的结构)
该结合的E_bind变得越大,氢原子就越可能存在。E(原始结构)、E(H)和E(具有H的结构)分别表示原始结构的能量、氢原子的能量和具有H的结构的能量。计算了四个样本的结合能:非晶IGZO、不具有悬挂键(下文简称为DB)的非晶SiO2、以及两种具有DB的非晶SiOx
采用CASTEP实施计算,CASTEP是一种用于密度函数理论的程序。作为用于密度函数理论的方法,采用了平面波基础伪势(planewave basis pseudopotential)法。采用LDA作为函数。截止(cut-off)能量为300eV。采用了2×2×2格栅K点格栅。
下文描述了所计算的结构。首先,描述原始结构。非晶IGZO的晶胞(unit cell)总共包括84的原子:12个In原子、12个Ga原子、12个Zn原子和48个O原子。不具有DB的非晶SiO2的晶胞总共包括48个原子:16个硅原子和32个O原子。具有DB的非晶SiOx(1)具有这样的结构,其中,从不具有DB的非晶SiO2去除一个O原子,并将过去键合至该O原子的一个Si原子键合至H;也就是说,其总共包括48个原子:16个Si原子,31个O原子和1个H原子。具有DB的非晶SiOx(2)具有这样的结构,其中,从不具有DB的非晶SiO2去除一个Si原子,并使过去键合至该Si原子的三个O原子中的每一个都键合至H原子;也就是说,其总共包括50个原子:15个Si原子,32个O原子和3个H原子。具有H的结构是其中H附着到上面的四种结构中的每一个的结构。注意,H附着到非晶IGZO中的O原子,不具有DB的非晶SiO2中的Si原子、以及具有DB的非晶SiOx中的具有DB的原子。其中计算了H的结构在晶胞中包括一个H原子。注意,表1示出了每一结构的晶胞尺寸。
[表1]
表2示出了计算结果。
[表2]
由上文可知,具有DB的非晶SiOx(2)具有最高的结合能,其具有从不具有DB的非晶SiO2去除了Si,并使过去键合至Si的三个O原子中的每一个键合至H的结构;随后是SiOx(1),其具有从不具有DB的非晶SiO2去除了一个O原子,并使过去键合至一个O原子的一个Si原子键合至H的结构;非晶IGZO和不具有DB的SiO2具有最低的结合能。因此,氢在键合至具有由过量的氧引起的DB的非晶SiOx中的DB时变得最为稳定。
因此,可以设想下述过程。在非晶SiOx中具有大量DB。处于非晶IGZO和非晶SiOx之间的界面附近的氢原子因键合至非晶SiOx中的DB而变得稳定。因而,非晶IGZO中的氢原子移到了非晶SiOx中的DB。
此外,由具有DB的非晶SiOx(2)(具有通过去除Si形成悬挂键的结构)所具有的结合能高于具有DB的SiOx(1)(具有通过去除O形成悬挂键的结构)的事实可以看出,SiOx中的氢原子在键合至O时更加稳定。
如果所述具有缺陷的绝缘层是具有很多作为缺陷的氧悬挂键的绝缘层,那么其与氢的结合能高;因此,能够使更多的氢原子或者更多的含有氢的杂质从所述氧化物半导体层扩散到所述具有缺陷的绝缘层中。因此,与氧化物半导体层接触的混合区域或氧化物绝缘层优选包括过量的氧,其优选以SiO2+x表示,其中,x大于等于0且小于3。
通过上述过程,能够形成包括其中降低了氢和氢化物的浓度的氧化物半导体层112的薄膜晶体管110(参见图1E)。通过降低诸如氢或湿气的杂质的浓度,能够抑制背沟道侧上的(即,氧化物半导体层的浅表部分中)的寄生沟道的生成。
在薄膜晶体管110中,能够在所述氧化物半导体层中形成沟道形成区域,在所述氧化物半导体层中,氢被设定为小于等于5×1019/cm3,优选小于等于5×1018/cm3,更优选小于等于5×1017/cm3;去除氧化物半导体中的氢或O-H根;并且载流子浓度小于等于5×1014cm3,优选小于等于5×1012/cm3
将氧化物半导体的能隙设为大于等于2eV,优选大于等于2.5eV,更优选大于等于3eV,以尽可能地减少杂质(诸如,形成施主的氢),将氧化物半导体的载流子浓度设为小于等于1×1014/cm3,优选小于等于1×1012/cm3
在将如此纯化的氧化物半导体用于薄膜晶体管110的沟道形成区域时,即使是在沟道宽度为10mm的情况下,在1V和10V的漏电压以及处于-5V到-20V的范围中的栅电压下,也将获得小于等于1×10-13A的漏极电流。
如上所述,通过去除氧化物半导体膜的形成所采用的反应气氛中残留的湿气,能够降低氧化物半导体膜中的氢和氢化物的浓度。此外,通过在氧化物半导体层之上提供具有缺陷的绝缘层,并在其间设置氧过量混合区域,使氧化物半导体层中的诸如氢或湿气的杂质扩散到具有缺陷的绝缘层中,由此能够降低氧化物半导体层中的氢和氢化物的浓度。相应地,能够使所述氧化物半导体层稳定。
可以在所述具有缺陷的绝缘层之上提供保护绝缘层。在该实施例中,在具有缺陷的绝缘层116之上形成保护绝缘层103。作为所述保护绝缘层103,可以采用氮化硅膜、氮氧化硅膜、或氮化铝膜等。
作为保护绝缘层103,通过下述操作形成氮化硅膜:将其上形成了直至具有缺陷的绝缘层116的多个层的衬底100加热至100℃到400℃的温度;引入去除了氢和湿气的包括高纯度氮的溅射气体;以及使用硅靶。在该步骤中,与具有缺陷的绝缘层116的情况一样,也优选在去除处理室中的残余湿气的同时形成保护绝缘层103。
在形成保护绝缘层103的情况下,如果在形成保护绝缘层103时将衬底100加热至100℃到400℃的温度,那么氧化物半导体层中包含的诸如氢或湿气的杂质能够扩散到具有缺陷的绝缘层116中。在这种情况下,不必在形成具有缺陷的绝缘层116之后执行热处理。
在形成氧化硅层作为具有缺陷的绝缘层116,并且在其上形成氮化硅层作为保护绝缘层103的情况下,可以在同一处理室中采用公同的硅靶形成所述氧化硅层和氮化硅层。首先,引入含有氧的溅射气体,并采用放置在处理室内的硅靶形成氧化硅层,之后,将溅射气体切换至含有氮的溅射气体,并采用同一硅靶形成氮化硅层。由于能够在不暴露至空气的情况下接连形成所述氧化硅层和氮化硅层,因而能够防止在氧化硅层的表面上吸收诸如氢或湿气的杂质。在这种情况下,在形成氧化硅层作为具有缺陷的绝缘层116,并在其上形成氮化硅层作为保护绝缘层103之后,优选执行用于使氧化物半导体层中的氢或湿气扩散到所述具有缺陷的绝缘层中的热处理(在100℃到400℃的温度)。
在形成所述保护绝缘层之后,可以进一步在100℃到200℃(含端值)的温度在空气中执行热处理1小时到30小时(含端值)。可以在固定的加热温度执行该热处理,或者可以反复地多次进行下述加热温度变化:使加热温度从室温提高到100℃到200℃(含端值)的温度,之后降低至室温。此外,可以在形成所述保护绝缘层之前,在降低的压力下执行该热处理。在降低的压力下,能够缩短热处理时间。借助该热处理,能够获得常断型薄膜晶体管。因此,能够提高半导体装置的可靠性。
即使在杂质扩散到具有缺陷的绝缘层116中之后,由于热处理的原因杂质朝向氧化物半导体层112回移,起着阻挡层的作用的氧过量混合区域119也将防止杂质进入氧化物半导体层112。因而,能够使氧化物半导体层112保持低杂质浓度。
可以采用上述过程制造采用电子墨水的显示装置、电致发光显示面板、液晶显示器面板的背板(在其上形成薄膜晶体管的衬底)等。由于能够在等于或低于400℃的温度执行上述过程,因而能够优选将所述过程应用于采用侧边长于1m,厚度小于等于1mm的玻璃衬底的制造过程。
如上所述,提供了一种包括具有氧化物半导体层的薄膜晶体管的、具有稳定的电特性的、高度可靠的半导体装置。
(实施例2)
在该实施例中,将描述可应用于本说明书中公开的半导体装置的薄膜晶体管的另一例子。可以按照与上面的实施例中描述的类似的方式形成与上面的实施例中相同的部分或者功能相似的部分,并且还可以按照与上面的实施例中描述的类似的方式执行与上面的实施例中类似的步骤,因而将省略重复的描述。此外,也不再重复对相同部分的详细说明。
图2A到2D示出了一种半导体装置的截面结构的例子。图2A到2D中所示的薄膜晶体管130具有底部栅极结构类型,其又被称为反转交错型薄膜晶体管。
图2A到2D中所示的薄膜晶体管130包括处于具有绝缘表面的衬底100之上的栅电极层111、栅极绝缘层102、氧化物半导体层132、源电极层115a、和漏电极层115b。此外,还提供了覆盖薄膜晶体管130并与氧化物半导体层132接触的氧过量氧化物绝缘层139,并在所述氧过量氧化物绝缘层139之上形成具有缺陷的绝缘层116。此外,在具有缺陷的绝缘层116之上形成保护绝缘层103。
由于氧过量氧化物绝缘层139和具有缺陷的绝缘层116具有与氢或湿气(氢原子或者含有氢原子的化合物(诸如H2O))的高的结合能,并且这些杂质在氧过量氧化物绝缘层139和具有缺陷的绝缘层116中稳定,因而这些杂质能够从氧化物半导体层132扩散到氧过量氧化物绝缘层139和具有缺陷的绝缘层116中,由此能够从氧化物半导体层132去除这些杂质。此外,氧过量氧化物绝缘层139起着针对已经扩散到具有缺陷的绝缘层116中的杂质的阻挡层的作用,以防止杂质再次进入氧化物半导体层132;因而能够使氧化物半导体层132保持低杂质浓度。因此,包括其中减少了引起变化的诸如氢、湿气、氢氧根或氢化物(又被称为氢化合物)的杂质的氧化物半导体层132的薄膜晶体管130是一种高度可靠的具有稳定的电特性的薄膜晶体管。
作为氧过量氧化物绝缘层139,可以采用氧化硅层(SiO2+x,其中x优选大于等于0且小于3)。所述氧过量氧化物绝缘层139可以具有0.1nm到30nm(优选2nm到10nm)的厚度。
尽管将薄膜晶体管130描述为单栅极薄膜晶体管,但是如果需要也可以形成包括多个沟道形成区域的多栅极薄膜晶体管。
在下文中,将参考图2A到2D描述在衬底100之上制造薄膜晶体管130的过程。
首先,在具有绝缘表面的衬底100之上形成导电膜,之后,通过第一光刻步骤形成栅电极层111。
之后,在栅电极层111之上形成栅极绝缘层102。栅极绝缘层102可以具有叠层结构,在所述叠层结构中,在栅电极层111之上按顺序叠置氮化硅层和氧化硅层。
之后,在所述栅极绝缘层102之上形成氧化物半导体膜,并通过第二光刻步骤将其处理成岛状氧化物半导体层121。在该实施例中,采用基于In-Ga-Zn-O的金属氧化物靶通过溅射法形成氧化物半导体膜。
之后,在栅极绝缘层102和氧化物半导体层121之上形成导电膜。通过第三光刻步骤,在所述导电膜之上形成抗蚀剂掩模,并有执行选择性蚀刻;从而形成了源电极层115a和漏电极层115b。之后,去除抗蚀剂掩模(参见图2A)。
在栅极绝缘层102、氧化物半导体层121、源电极层115a和漏电极层115b之上形成氧过量氧化物绝缘层139(参见图2B)。在该实施例中,将氧过量氧化物绝缘层139形成为在氧化物半导体层121不与源电极层115a或漏电极层115b重叠的区域中与氧化物半导体层121接触。
在该实施例中,为了形成作为氧过量氧化物绝缘层139的氧化硅层(SiO2+x,其中,x优选大于等于0且小于3),将其上形成了直至源电极层115a和漏电极层115b的多个层的衬底100加热至室温或者低于100℃的温度,引入去除了氢或湿气的包括高纯度氧的溅射气体,并使用硅靶。所述氧过量氧化物绝缘层139的厚度可以为0.1nm到30nm(优选为2nm到10nm)。
在氧过量氧化物绝缘层139的形成过程中采用的溅射气体优选是高纯度气体,在所述气体中,使诸如氢、水、氢氧根或氢化物的杂质减少到能够以ppm或ppb为单位表示其浓度的程度。
例如,按照下述条件通过脉冲DC溅射法形成氧化硅层:采用具有6N的纯度的掺硼的硅靶(电阻率为0.01Ωcm);衬底和靶之间的距离(S-T距离)为89mm;压力为0.4Pa,直流(DC)电源为6kW,气氛为氧气(氧气流量的比例为100%)。注意,可以采用石英(优选为合成石英)作为靶以替代硅靶来形成所述氧化硅层。可以采用氧气或者氧和氩的混合气体作为溅射气体。
注意,作为氧化硅层的替代,可以采用氧氮化硅层、氧化铝层、或氧氮化铝层等作为氧过量氧化物绝缘层139。
之后,在不暴露于空气的情况下在氧过量氧化物绝缘层139之上形成具有缺陷的绝缘层116。
在该实施例中,为了形成所述具有缺陷的绝缘层116,将在其上形成了直至岛状氧化物半导体层121、源电极层115a、漏电极层115b和氧过量氧化物绝缘层139的多个层的衬底100加热至室温或者低于100℃的温度,引入去除了氢和湿气的含有高纯度氧的溅射气体,并且采用硅靶。可以在同一处理室中采用同一靶形成氧过量氧化物绝缘层139和具有缺陷的绝缘层116。
在具有缺陷的绝缘层116的形成过程中采用的溅射气体优选是高纯度气体,在所述气体中,使诸如氢、水、氢氧根或氢化物的杂质减少到能够以ppm或ppb为单位表示其浓度的程度。
优选地,在去除其中形成氧过量氧化物绝缘层139和具有缺陷的绝缘层116的处理室中残余的湿气的同时形成氧过量氧化物绝缘层139和具有缺陷的绝缘层116,从而使氧化物半导体层121、氧过量氧化物绝缘层139或具有缺陷的绝缘层116中不包含氢、氢氧根或湿气。
具有缺陷的绝缘层116可以是任何具有很多缺陷的绝缘层,并且可以采用氧氮化硅层、氧化铝层、或氧氮化铝层等代替氧化硅层。此外,还可以采用氮化硅层、氮氧化硅层、氮化铝层、或氮氧化铝层等作为具有缺陷的绝缘层116。
之后,在具有缺陷的绝缘层116和氧化物半导体层121相互接触,并氧过量氧化物绝缘层139插入在其间的状态下,在100℃到400℃的温度执行热处理。该热处理能够使氧化物半导体层121中含有的氢或湿气扩散到氧过量氧化物绝缘层139和具有缺陷的绝缘层116中。由于在具有缺陷的绝缘层116和氧化物半导体层121之间提供了氧过量氧化物绝缘层139,因而岛状氧化物半导体层121中包含的诸如氢、氢氧根或湿气的杂质从氧化物半导体层121扩散到氧过量氧化物绝缘层139中或者通过氧过量氧化物绝缘层139扩散到具有缺陷的绝缘层116中。
设置于氧化物半导体层121和具有缺陷的绝缘层116之间的氧化物绝缘层139含有过量的氧,因而具有很多作为缺陷的氧悬挂键,并且具有与诸如氢、湿气、氢氧根或氢化物的杂质的高的结合能。氧过量氧化物绝缘层139的提供促进了氧化物半导体层121中含有的诸如氢、湿气、氢氧根或氢化物的杂质扩散并移动到具有缺陷的绝缘层116中。
此外,在已经从氧化物半导体层121移除并扩散到具有缺陷的绝缘层116中的杂质向氧化物半导体层回移时,氧过量氧化物绝缘层139起着保护层(阻挡层)的作用,其与杂质结合并使其稳定,以防止杂质进入氧化物半导体层。
如上所述,通过从氧化物半导体层去除引起变化的诸如氢、湿气、氢氧根或氢化物的杂质,能够提供具有减少的杂质的氧化物半导体层121。此外,起着阻挡层的作用的氧过量氧化物绝缘层139防止已经扩散到具有缺陷的绝缘层116中的杂质再次进入氧化物半导体层121;因而能够使氧化物半导体层121保持低杂质浓度。
之后,在具有缺陷的绝缘层116之上形成保护绝缘层103。作为保护绝缘层103,可以采用氮化硅层、氮氧化硅层、氮化铝层、或氮氧化铝层等。在该实施例中,作为保护绝缘层103,通过如下形成氮化硅层:将其上形成了直至具有缺陷的绝缘层116的多个层的衬底100加热至100℃到400℃的温度;引入去除了氢和湿气的包括高纯度氮的溅射气体;以及使用硅靶。
在上述过程中去除了诸如氢或湿气的杂质,并使这些杂质的浓度保持得非常低,由此能够抑制氧化物半导体层的浅表部分中的背沟道侧上的寄生沟道的生成。
因而,能够形成包括降低了诸如氢和氢化物的杂质的浓度的氧化物半导体层132的薄膜晶体管130(参见图2D)。
即使在杂质扩散到具有缺陷的绝缘层116中之后,由于步骤中的热处理导致杂质朝向氧化物半导体层回移,起着阻挡层的作用的氧过量氧化物绝缘层139也仍防止杂质进入氧化物半导体层132。因而,能够使氧化物半导体层132保持低杂质浓度。
在薄膜晶体管130中,能够在所述氧化物半导体层中形成沟道形成区域,在所述氧化物半导体层中,氢被设定为小于等于5×1019/cm3,优选小于等于5×1018/cm3,更优选小于等于5×1017/cm3;去除氧化物半导体中的氢或O-H根;并且载流子浓度小于等于5×1014cm3,优选小于等于5×1012/cm3
将氧化物半导体的能隙设为大于等于2eV,优选大于等于2.5eV,更优选大于等于3eV,以尽可能地减少杂质(例如,形成施主的氢),并将氧化物半导体的载流子浓度设为小于等于1×1014/cm3,优选小于等于1×1012/cm3
在将如此纯化的氧化物半导体用于薄膜晶体管130的沟道形成区域时,即使在沟道宽度为10mm的情况下,在1V和10V的漏电压以及处于-5V到-20V的范围中的栅电压下,也仍获得小于等于1×10-13A的漏极电流。
如上所述,提供了一种包括具有氧化物半导体层的薄膜晶体管的、具有稳定的电特性的、高度可靠的半导体装置。
(实施例3)
在该实施例中将描述可应用于本说明书中公开的半导体装置的薄膜晶体管的另一例子。
将参考图3A到3E描述该实施例中的半导体装置及其制造方法。
图3A到3E示出了半导体装置的截面结构的例子。图3A到3E所示的薄膜晶体管160具有一种被称为沟道保护结构(又称为沟道终止结构)的底部栅极结构类型,其又被称为反转交错薄膜晶体管。
尽管将薄膜晶体管160描述为单栅极薄膜晶体管,但是如果需要也可以形成包括多个沟道形成区域的多栅极薄膜晶体管。
在下文中,将参考图3A到3D描述在衬底150之上制造薄膜晶体管160的过程。
首先,在具有绝缘表面的衬底150之上形成导电膜,之后,通过第一光刻步骤形成栅电极层151。注意,可以通过喷墨法形成抗蚀剂掩模。通过喷墨法形成抗蚀剂掩模将无需采用光掩模;因而可以降低制造成本。
可以将栅电极层151形成为具有单层或叠层结构,其采用诸如钼、钛、铬、钽、钨、铝、铜、钕、或钪的金属材料或包括这些材料中的任意材料的合金材料作为其主要成分。
之后,在栅电极层151之上形成栅极绝缘层152。
在该实施例中,通过等离子体CVD法形成具有100nm的厚度的氧氮化硅层作为栅极绝缘层152。
之后,在所述栅极绝缘层152之上形成氧化物半导体膜,并通过第二光刻步骤将其处理成岛状氧化物半导体层171。在该实施例中,采用基于In-Ga-Zn-O的金属氧化物靶通过溅射法形成氧化物半导体膜。
将所述衬底放置到处于降低的压力下的处理室中,并将其加热到低于400℃的温度。在去除处理室中残余的湿气的同时,引入去除了氢和湿气的溅射气体,从而采用金属氧化物作为靶在衬底150之上形成氧化物半导体膜。为了去除处理室中残余的湿气,优选采用俘获型真空泵。例如,优选采用低温泵、离子泵或钛升华泵。抽空装置可以是设有冷阱的涡轮泵。在采用低温泵抽空的膜形成室中,氢原子、包括氢原子的化合物(诸如,H2O)、以及包括碳原子的化合物等被排出。因此,能够降低在该膜形成室中形成的氧化物半导体膜中含有的杂质的浓度。
作为膜形成条件的例子,采用下述条件:衬底和靶之间的距离为100mm,压力为0.6Pa,直流(DC)电源为0.5kW,气氛为氧气气氛(氧气流量的比例为100%)。优选采用脉冲直流(DC)电源,因为可以减少在膜形成过程中生成的粉末物质(又被称为颗粒或灰尘),并且能够使膜厚度均匀。所述氧化物半导体膜优选具有5nm到30nm(含端值)的厚度。注意,所述氧化物半导体膜的适当厚度根据材料而发生变化;因此,可以根据材料适当地确定厚度。
之后,在栅极绝缘层152和氧化物半导体层171之上形成具有缺陷的绝缘层173。在具有缺陷的绝缘层173的形成过程中,在氧化物半导体层171和具有缺陷的绝缘层173之间形成氧过量混合区域179(参见图3B)。
所述混合区域179是指氧化物半导体层171中含有的材料与上面的的具有缺陷的绝缘层173中含有的材料的混合区域。通过提供所述混合区域,使得氧化物半导体层171和具有缺陷的绝缘层173之间的界面未得到清晰地界定;因而有利于氢从氧化物半导体层扩散到具有缺陷的绝缘层中。例如,在采用氧化硅层作为具有缺陷的绝缘层173时,所述混合区域179包括氧、硅以及氧化物半导体层中所包含的金属元素中的至少一种。
如在该实施例中那般,在将氧化硅用于具有缺陷的绝缘层116并采用基于In-Ga-Zn-O的膜作为氧化物半导体的情况下,混合区域179包括氧、硅以及选自In、Ga和Zn中的至少一种金属元素。
所述混合区域179可以具有0.1nm到30nm(优选为2nm到10nm)的厚度。在形成具有缺陷的绝缘层173时可以通过溅射法的膜形成条件控制混合区域179的厚度。如果在溅射法中将电源设置得较高,并且将衬底和靶之间的距离设置得较短,那么可以将混合区域179形成得较厚。在以较高的电源实施所述溅射法时,能够去除氧化物半导体层171的表面上吸收的水等。
在氧化物半导体层171和具有缺陷的绝缘层173之间设置混合区域179促进了氧化物半导体层171中包含的氢原子、含有氢原子的化合物(诸如H2O)、含有碳原子的化合物等扩散到具有缺陷的绝缘层173中,并且促进了其移动。
混合区域179需要包含过量的氧,因此所述混合区域是采用含有大量的氧的溅射气体形成的,并且在形成混合区域179之后,可以调整溅射气体中的氧的量,以形成具有缺陷的绝缘层173。
具有缺陷的绝缘层173可以是任何具有很多缺陷的绝缘层,并且可以采用氧氮化硅层、氧化铝层、或氧氮化铝层等代替氧化硅层。此外,可以采用氮化硅层、氮氧化硅层、氮化铝层、或氮氧化铝层等作为所述具有缺陷的绝缘层173。
在该实施例中,为了形成所述氧过量混合区域和氧化硅层,将在其上形成了直至岛状氧化物半导体层171的多个层的衬底100加热至室温或者低于100℃的温度,引入去除了氢和湿气的含有高纯度氧的溅射气体,并且采用硅靶。
在具有缺陷的绝缘层173的形成过程中采用的溅射气体优选是高纯度气体,在所述气体中,使诸如氢、水、氢氧根或氢化物的杂质减少到能够以ppm或ppb为单位表示其浓度的程度。
例如,按照下述条件通过脉冲DC溅射法形成氧化硅膜:采用具有6N的纯度的掺硼的硅靶(电阻率为0.01Ωcm);衬底和靶之间的距离(T-S距离)为89mm;压力为0.4Pa,直流(DC)电源为6kW,气氛为氧气(氧气流量的比例为100%)。膜厚度为300nm。注意,可以采用石英(优选为合成石英)代替硅靶作为用于形成氧化硅膜的靶。采用氧气或者氧气和氩气的混合气体作为溅射气体。
优选在去除处理室中的残余湿气的同时形成混合区域179和具有缺陷的绝缘层173,从而使氧化物半导体层171、混合区域179或具有缺陷的绝缘层173中不包含氢、氢氧根或湿气。
注意,可以采用氧氮化硅、氧化铝、或氮氧化铝等替代氧化硅来形成混合区域179。
之后,在具有缺陷的绝缘层173和氧化物半导体层171相互接触并且氧过量混合区域179插入在其间的状态下,在100℃到400℃的温度执行热处理。该热处理能够使氧化物半导体层171中含有的氢或湿气扩散到氧过量混合区域179和具有缺陷的绝缘层173中。由于在具有缺陷的绝缘层173和氧化物半导体层171之间设置了氧过量混合区域179,因而岛状氧化物半导体层171中含有的诸如氢、氢氧根或湿气的杂质从氧化物半导体层171扩散到氧过量混合区域179中或通过所述氧过量混合区域179扩散到具有缺陷的绝缘层173中。
设置于氧化物半导体层171和具有缺陷的绝缘层173之间的混合区域179含有过量的氧,因而具有很多作为缺陷的氧悬挂键,并且具有与诸如氢、湿气、氢氧根或氢化物的杂质的高的结合能。氧过量混合区域179的提供促进了氧化物半导体层171中含有的诸如氢、湿气、氢氧根或氢化物的杂质移动或扩散到具有缺陷的绝缘层173中。
此外,在从氧化物半导体层171移除并扩散到具有缺陷的绝缘层173中的杂质向氧化物半导体层回移时,氧过量混合区域179起着保护层(阻挡层)的作用,其与杂质结合并使其稳定,以防止杂质进入氧化物半导体层。
如上所述,通过从氧化物半导体层去除引起变化的诸如氢、湿气、氢氧根或氢化物的杂质,能够提供具有减少的杂质的氧化物半导体层162。此外,起着阻挡层的作用的氧过量混合区域179防止了已经扩散到具有缺陷的绝缘层173中的杂质再次进入氧化物半导体层162;因而能够使氧化物半导体层162保持低杂质浓度。
通过上述过程,能够形成其中降低了氢和氢化物的浓度的氧化物半导体层162。
与在实施例2中一样,可以提供氧过量氧化物绝缘层代替所述氧过量混合区域。氧过量氧化物绝缘层将产生与氧过量混合区域的作用类似的作用。
在第三光刻步骤中,在所述具有缺陷的绝缘层173之上形成抗蚀剂掩模,并执行选择性蚀刻,以形成具有缺陷的绝缘层166。之后,去除抗蚀剂掩模(参见图3C)。
之后,在所述栅极绝缘层152、氧化物半导体层162和具有缺陷的绝缘层166之上形成导电膜。此后,通过第四光刻步骤形成抗蚀剂掩模,并执行选择性蚀刻,以形成源电极层165a和漏电极层166b。之后,去除所述抗蚀剂掩模。
作为所述源电极层165a和漏电极层165b的材料,可以给出选自Al、Cr、Cu、Ta、Ti、Mo和W的元素、含有这些元素中的任何元素作为成分的合金、或者含有这些元素中的任何元素的组合的合金等。此外,所述金属导电膜可以具有单层结构或者由两个或更多层构成的叠层结构。
通过上述过程,能够形成包括其中降低了氢和氢化物的浓度的氧化物半导体层162的薄膜晶体管160(参见图3D)。
如上所述,通过在形成氧化物半导体膜时去除反应气氛中残留的湿气,能够降低氧化物半导体膜中的氢和氢化物的浓度。此外,通过在氧化物半导体层之上提供具有缺陷的绝缘层,并在其间设置氧过量混合区域,使氧化物半导体层中的诸如氢或湿气的杂质扩散到具有缺陷的绝缘层中,由此能够降低氧化物半导体层中的氢和氢化物的浓度。因此,能够使所述氧化物半导体层稳定。
即使在杂质扩散到具有缺陷的绝缘层173中之后,由于步骤中的热处理导致杂质朝向氧化物半导体层162回移,起着阻挡层的作用的氧过量混合区域179也仍防止杂质进入氧化物半导体层162。因而,能够使氧化物半导体层162保持低杂质浓度。
可以在所述具有缺陷的绝缘层之上提供保护绝缘层。在该实施例中,在具有缺陷的绝缘层166、源电极层165a和漏电极层165b之上形成保护绝缘层153。作为保护绝缘层153,可以采用氮化硅膜、氮氧化硅膜、或氮化铝膜等。在该实施例中,采用氮化硅膜形成保护绝缘层153(图3E)。
注意,可以在源电极层165a、漏电极层165b和具有缺陷的绝缘层166之上进一步形成氧化物绝缘层,并且可以在所述氧化物绝缘层之上形成保护绝缘层153。此外,可以在保护绝缘层153之上形成平坦化绝缘层。
可以适当结合另一实施例实施该实施例。
如上所述,提供了一种包括具有氧化物半导体层的薄膜晶体管的、具有稳定的电特性的、高度可靠的半导体装置。
(实施例4)
在该实施例中将描述可应用于本说明书中公开的半导体装置的薄膜晶体管的另一例子。
将参考图4A到4C描述该实施例中的半导体装置及其制造方法。
尽管将薄膜晶体管190描述为单栅极薄膜晶体管,但是如果需要也可以形成包括多个沟道形成区域的多栅极薄膜晶体管。
在下文中,将参考图4A到4C描述在衬底140之上制造薄膜晶体管190的过程。
首先,在具有绝缘表面的衬底140之上形成导电膜,之后,通过第一光刻步骤形成栅电极层181。在该实施例中,通过溅射法形成具有150nm的厚度的钨膜作为栅电极层181。
之后,在栅电极层181之上形成栅极绝缘层142。在该实施例中,通过等离子体CVD法形成具有100nm的厚度的氧氮化硅层作为栅极绝缘层142。
之后,在栅极绝缘层142之上形成导电膜。通过第二光刻步骤,在所述导电膜之上形成抗蚀剂掩模,并执行选择性蚀刻;从而形成源电极层195a和漏电极层195b。之后,去除所述抗蚀剂掩模。
之后,形成氧化物半导体膜,并通过第三光刻步骤将其处理成岛状氧化物半导体层141(参见图4A)。在该实施例中,采用基于In-Ga-Zn-O的金属氧化物靶通过溅射法形成氧化物半导体膜。
将所述衬底放置到处于降低的压力下的处理室中,并将其加热到低于400℃的温度。在去除处理室中残余的湿气的同时,引入去除了氢和湿气的溅射气体,以采用金属氧化物作为靶在衬底140之上形成氧化物半导体膜。为了去除处理室中残余的湿气,优选采用俘获型真空泵。例如,优选采用低温泵、离子泵或钛升华泵。抽空装置可以是设有冷阱的涡轮泵。在采用低温泵抽空的膜形成室中,氢原子、包括氢原子的化合物(诸如H2O)、以及包括碳原子的化合物等被排出。因此,能够降低在该膜形成室中形成的氧化物半导体膜中含有的杂质的浓度。
作为膜形成条件的例子,采用下述条件:衬底和靶之间的距离为100mm,压力为0.6Pa,直流(DC)电源为0.5kW,气氛为氧气气氛(氧气流量的比例为100%)。优选采用脉冲直流(DC)电源,因为可以减少在膜形成过程中生成的粉末物质(又被称为颗粒或灰尘),并且能够使膜厚度均匀。所述氧化物半导体膜优选具有5nm到30nm(含端值)的厚度。注意,所述氧化物半导体膜的适当厚度根据材料而发生变化;因此,可以根据材料适当地确定厚度。
之后,在栅极绝缘层142、氧化物半导体层141、源电极层195a和漏电极层195b之上形成具有缺陷的绝缘层196。在具有缺陷的绝缘层196的形成过程中,在氧化物半导体层141和具有缺陷的绝缘层196之间形成氧过量混合区域199。
所述混合区域是指氧化物半导体层中含有的材料与上面的具有缺陷的绝缘层中含有的材料的混合区域。通过提供所述混合区域,使得氧化物半导体层和具有缺陷的绝缘层之间的界面未得到清晰地界定;因而有利于氢从氧化物半导体层扩散到具有缺陷的绝缘层中。例如,在采用氧化硅层作为具有缺陷的绝缘层时,所述混合区域包括氧、硅以及氧化物半导体层中包含的金属元素中的至少一种。
就该实施例中而言,在将氧化硅用于具有缺陷的绝缘层196并采用基于In-Ga-Zn-O的氧化物作为氧化物半导体的情况下,混合区域199包括氧、硅以及选自In、Ga和Zn的至少一种金属元素。
所述混合区域199可以具有0.1nm到30nm(优选为2nm到10nm)的厚度。可以在形成具有缺陷的绝缘层196时通过溅射法的膜形成条件来控制混合区域199的厚度。如果在溅射法中将电源设置得较高,将衬底和靶之间的距离设置得较短,那么可以将混合区域199形成得较厚。在以较高的电源进行所述溅射法时,能够去除氧化物半导体层141的表面上吸收的水等。
在氧化物半导体层141和具有缺陷的绝缘层196之间提供混合区域199促进了氧化物半导体层141中包含的氢原子、含有氢原子的化合物(诸如H2O)、含有碳原子的化合物等扩散到具有缺陷的绝缘层196中,并且促进了其移动。
混合区域199需要包含过量的氧,因此所述混合区域是采用含有大量的氧的溅射气体形成的,并且在形成混合区域199之后,可以调整溅射气体中的氧的量,以形成具有缺陷的绝缘层196。
具有缺陷的绝缘层196可以是任何具有很多缺陷的绝缘层,并且可以采用氧氮化硅层、氧化铝层、或氧氮化铝层等代替氧化硅层。此外,还可以采用氮化硅层、氮氧化硅层、氮化铝层、或氮氧化铝层等作为具有缺陷的绝缘层196。
在该实施例中,为了形成氧过量混合区域和氧化硅层,将在其上形成了直至岛状氧化物半导体层141、源电极层195a和漏电极层195b的多个层的衬底140加热至室温或者低于100℃的温度,引入去除了氢和湿气的含有高纯度氧的溅射气体,并且采用硅靶。
在具有缺陷的绝缘层196的形成过程中采用的溅射气体优选是高纯度气体,在所述气体中,使诸如氢、水、氢氧根或氢化物的杂质减少到能够以ppm或ppb为单位表示其浓度的程度。
例如,按照下述条件通过脉冲DC溅射法形成氧化硅膜:采用具有6N纯度的掺硼的硅靶(电阻率为0.01Ωcm);衬底和靶之间的距离(T-S距离)为89mm;压力为0.4Pa,直流(DC)电源为6kW,气氛为氧气(氧气流量的比例为100%)。膜厚度为300nm。注意,可以采用石英(优选为合成石英)代替硅靶作为用于形成氧化硅膜的靶。可以采用氧气或者氧气和氩气的混合气体作为溅射气体。
优选在去除处理室中的残余湿气的同时形成混合区域199和具有缺陷的绝缘层196,以使氧化物半导体层141、具有缺陷的绝缘层173或混合区域179中不包含氢、氢氧根或湿气。
注意,可以采用氧氮化硅、氧化铝、氧氮化铝等替代氧化硅形成混合区域199。
之后,在具有缺陷的绝缘层196之上形成保护绝缘层183。作为保护绝缘层183,采用氮化硅膜、氮氧化硅膜、或氮化铝膜等。作为保护绝缘层183,通过下述操作形成氮化硅膜:将其上形成了直至具有缺陷的绝缘层196的多个层的衬底140加热至100℃到400℃的温度;引入去除了氢和湿气的包括高纯度氮的溅射气体;以及采用硅靶。
在该实施例中,在保护绝缘层183的形成过程中在100℃到400℃的温度对衬底140执行热处理。
该热处理能够使氧化物半导体层141中含有的氢或湿气扩散到氧过量混合区域199和具有缺陷的绝缘层196中。由于在岛状氧化物半导体层141和氧化物绝缘层196之间提供了氧过量混合区域199,因而岛状氧化物半导体层141中含有的诸如氢、氢氧根或湿气的杂质从氧化物半导体层141扩散到氧过量混合区域199中或通过所述氧过量混合区域199扩散到氧化物绝缘层196中。
设置于氧化物半导体层141和具有缺陷的绝缘层196之间的混合区域199含有过量的氧,因而具有很多作为缺陷的氧悬挂键,并且具有与诸如氢、湿气、氢氧根或氢化物的杂质的高的结合能。氧过量混合区域199的提供促进了氧化物半导体层141中含有的诸如氢、湿气、氢氧根或氢化物的杂质扩散并移动到具有缺陷的绝缘层196中。
此外,在从氧化物半导体层141移除并扩散到具有缺陷的绝缘层196中的杂质向氧化物半导体层回移时,氧过量混合区域199起着保护层(阻挡层)的作用,其与杂质结合并使其稳定,以防止杂质进入氧化物半导体层。
如上所述,通过从氧化物半导体层去除引起变化的诸如氢、湿气、氢氧根或氢化物的杂质,能够提供具有减少的杂质的氧化物半导体层192。此外,起着阻挡层的作用的氧过量混合区域199防止了已经扩散到具有缺陷的绝缘层196中的杂质再次进入氧化物半导体层192;因而能够使氧化物半导体层192保持低杂质浓度。
通过上述过程,能够形成包括其中降低了氢和氢化物的浓度的氧化物半导体层192的薄膜晶体管190(参见图4C)。
与在实施例2中一样,可以提供氧过量氧化物绝缘层代替所述氧过量混合区域。氧过量氧化物绝缘层将产生与氧过量混合区域的作用类似的作用。
如上所述,通过在形成氧化物半导体膜时去除反应气氛中残留的湿气,能够降低氧化物半导体膜中的氢和氢化物的浓度。此外,通过在氧化物半导体层之上提供具有缺陷的绝缘层并且氧过量混合区域设置在其间,使氧化物半导体层中的诸如氢或湿气的杂质扩散到具有缺陷的绝缘层中,由此能够降低氧化物半导体层中的氢和氢化物的浓度。因此,能够使所述氧化物半导体层稳定。
即使在杂质扩散到具有缺陷的绝缘层196中之后,由于步骤中的热处理导致杂质朝向氧化物半导体层192回移,起着阻挡层的作用的氧过量混合区域199也将防止杂质进入氧化物半导体层192。因而,能够使氧化物半导体层192保持低杂质浓度。
该实施例可以适当地与另一实施例结合实施。
如上所述,提供了一种包括具有氧化物半导体层的薄膜晶体管的、具有稳定的电特性的、高度可靠的半导体装置。
(实施例5)
在该实施例中将描述可应用于本说明书中公开的半导体装置的薄膜晶体管的另一例子。可以按照与上面的实施例中描述的类似的方式形成与上面的实施例中相同的部分或者功能相似的部分,还可以按照与上面的实施例中描述的类似的方式执行与上面的实施例中类似的步骤,因而将省略重复的描述。此外,也不再重复对相同部分的详细说明。
将参考图5A到5E描述该实施例中的半导体装置及其制造方法。
图5A到5E示出了半导体装置的截面结构的例子。图5A到5E所示的薄膜晶体管310具有一种底部栅极结构类型,其又被称为反转交错薄膜晶体管。
尽管将薄膜晶体管310描述为单栅极薄膜晶体管,但是如果需要也可以形成包括多个沟道形成区域的多栅极薄膜晶体管。
在下文中,将参考图5A到5E描述在衬底300之上制造薄膜晶体管310的过程。
首先,在具有绝缘表面的衬底300之上形成导电膜,之后,通过第一光刻步骤形成栅电极层311。注意,可以通过喷墨法形成抗蚀剂掩模。通过喷墨法形成抗蚀剂掩模将无需采用光掩模;因而可以降低制造成本。
尽管对可以用作具有绝缘表面的衬底300的衬底没有具体的限制,但是所述衬底仍然需要具有至少足以耐受后面执行的热处理的耐热性。可以采用由钡硼硅酸盐玻璃或铝硼硅酸盐玻璃等形成的玻璃衬底。
作为玻璃衬底,如果后面执行的热处理的温度高,那么优选采用应变点为730℃或更高的玻璃衬底。作为玻璃衬底,例如,采用诸如铝硅酸盐玻璃、铝硼硅酸盐玻璃、或钡硼硅酸盐玻璃的玻璃材料。注意,通过使含有的氧化钡(BaO)的量高于氧化硼的量,能够获得耐热的并且更加实际的玻璃衬底。因此,优选采用所含有的BaO比B2O3多的玻璃衬底。
注意,可以采用诸如陶瓷衬底、石英衬底或蓝宝石衬底的由绝缘体形成的衬底来代替上述玻璃衬底。替代地,可以采用晶化玻璃等。
可以在衬底300和栅电极层311之间提供起着基底膜的作用的绝缘膜。所述基底膜具有防止杂质元素从衬底300扩散出来的作用,并且可以将其形成为具有单层或者叠层结构,所述结构包括氮化硅膜、氧化硅膜、氮氧化硅膜和氧氮化硅膜中的一者或多者。
可以将栅电极层311形成为具有单层或叠层结构,其采用诸如钼、钛、铬、钽、钨、铝、铜、钕、或钪的金属材料或者包括这些材料中的任意材料的合金材料作为其主要成分。
例如,作为栅电极层311的两层结构,优选采用其中在铝层之上形成钼层的两层结构、其中在铜层之上形成钼层的两层结构、其中在铜层之上形成氮化钛层或氮化钽层的两层结构、其中在氮化钛层之上形成钼层的两层结构、或者其中在氮化钨层之上形成钨层的两层结构。作为三层结构,优选采用其中叠置了钨层或氮化钨层、铝和硅的合金或者铝和钛的合金的层、以及氮化钛层或钛层的叠层结构。
之后,在栅电极层311之上形成栅极绝缘层302。
可以通过等离子体CVD法或溅射法等将栅极绝缘层302形成为具有单层或叠层结构,其包括氧化硅层、氮化硅层、氧氮化硅层、氮氧化硅层、氧化铝层、或氧化铪层。例如,可以通过等离子体CVD法采用含有SiH4、氧和氮的淀积气体形成氧氮化硅层。栅极绝缘层302具有100nm到500nm(含端值)的厚度。在叠层结构的情况下,按顺序叠置具有50nm到200nm(含端值)的厚度的第一栅极绝缘层以及具有5nm到300nm(含端值)的厚度的第二栅极绝缘层。
在该实施例中,通过等离子体CVD法形成具有100nm的厚度的氧氮化硅层作为栅极绝缘层302。
之后,在栅极绝缘层302之上形成具有2nm到200nm(含端值)的厚度的氧化物半导体膜330。
注意,在通过溅射法形成氧化物半导体膜330之前,优选通过引入了氩气并且生成等离子体的反溅射去除附着至栅极绝缘层302的表面的灰尘。注意,可以采用氮气、氦气、或氧气等代替氩气氛。
作为氧化物半导体膜330,采用基于In-Ga-Zn-O的膜、基于In-Sn-Zn-O的氧化物半导体膜、基于In-Al-Zn-O的氧化物半导体膜、基于Sn-Ga-Zn-O的氧化物半导体膜、基于Al-Ga-Zn-O的氧化物半导体膜、基于Sn-Al-Zn-O的氧化物半导体膜、基于In-Zn-O的氧化物半导体膜、基于Sn-Zn-O的氧化物半导体膜、基于Al-Zn-O的氧化物半导体膜、基于In-O的氧化物半导体膜、基于Sn-O的氧化物半导体膜、或者基于Zn-O的氧化物半导体膜。在该实施例中,采用基于In-Ga-Zn-O的金属氧化物靶通过溅射法形成氧化物半导体膜330。图5A示出了该阶段的截面图。此外,可以在稀有气体(通常为氩气)气氛、氧气气氛、或者稀有气体(通常为氩气)和氧气的气氛中通过溅射法形成氧化物半导体膜330。在采用溅射法形成膜的情况下,可以采用包含2wt%到10wt%(含端值)的SiO2的靶。
作为用于通过溅射法形成氧化物半导体膜330的靶,可以采用包括氧化锌作为其主要成分的金属氧化物。可以采用的金属氧化物靶的另一个例子是含有In、Ga和Zn的金属氧化物靶(具有In2O3∶Ga2O3∶ZnO=1∶1∶1[摩尔比]的成分比)。作为包括In、Ga和Zn的金属氧化物靶,可以采用具有In2O3∶Ga2O3∶ZnO=1∶1∶2[摩尔比]的成分比的靶,或者具有In2O3∶Ga2O3∶ZnO=1∶1∶4[摩尔比]的成分比的靶。所述金属氧化物靶的填充系数为90%到100%(含端值),优选为95%到99.9%(含端值)。通过采用具有高填充系数的金属氧化物靶,所形成的氧化物半导体膜具有高的密度。
在氧化物半导体膜330的形成过程中采用的溅射气体优选是高纯度气体,在所述气体中,使诸如氢、水、氢氧根或氢化物的杂质减少到能够以ppm或ppb为单位表示其浓度的程度。
将所述衬底放置到处于降低的压力下的处理室中,并将衬底的温度设置为100℃到600℃(含端值),优选设置为200℃到400℃(含端值)。通过在对衬底加热的同时形成氧化物半导体膜,能够降低所形成的氧化物半导体膜的杂质浓度。此外,能够降低溅射造成的损伤。在去除处理室中残余的湿气的同时,引入去除了氢和湿气的溅射气体,来采用金属氧化物作为靶在衬底300之上形成氧化物半导体膜330。为了去除处理室中残余的湿气,优选采用俘获型真空泵。例如,优选采用低温泵、离子泵或钛升华泵。抽空装置可以是设有冷阱的涡轮泵。在采用低温泵抽空的膜形成室中,例如,氢原子、诸如水(H2O)的包括氢原子的化合物(以及优选的,包括碳原子的化合物)被排出。因此,能够降低在该膜形成室中形成的氧化物半导体膜中含有的杂质的浓度。
作为膜形成条件的例子,采用下述条件:衬底和靶之间的距离为100mm,压力为0.6Pa,直流(DC)电源为0.5kW,气氛为氧气气氛(氧气流量的比例为100%)。优选采用脉冲直流(DC)电源,因为可以减少在膜形成过程中生成的粉末物质(又被称为颗粒或灰尘),并且能够使膜厚度均匀。所述氧化物半导体膜优选具有5nm到30nm(含端值)的厚度。注意,所述氧化物半导体膜的适当的厚度根据材料而发生变化;因此可以根据材料适当地确定厚度。
之后,通过第二光刻步骤将所述氧化物半导体膜330处理成岛状氧化物半导体层。注意,可以通过墨水喷射法形成用于形成所述岛状氧化物半导体层的抗蚀剂掩模。通过喷墨法形成抗蚀剂掩模将无需采用光掩模;因而可以降低制造成本。
之后,对氧化物半导体层执行第一热处理。可以通过该第一热处理执行氧化物半导体层的脱水或脱氢。在400℃到750℃(含端值)的温度,优选在大于等于400℃并且低于衬底的应变点的温度,执行所述第一热处理。这里,将衬底引入到作为一种热处理设备的电炉中,并在氮气氛中,以450℃的温度对氧化物半导体层执行热处理1小时。此后,避免氧化物半导体层暴露于空气,并且避免使其再次含有水或氢;由此获得了氧化物半导体层331(参见图5B)。
注意,热处理设备不限于电炉,可以提供具有通过来自加热器(诸如,电阻加热器)的热传导或热辐射对对象加热的装置的设备。例如,可以采用快速热退火(RTA)设备,诸如,气体快速热退火(GRTA)设备或灯快速热退火(LRTA)设备。LRTA设备是通过灯发射的光辐射(电磁波)对对象加热的设备,所述灯诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压水银灯。GRTA设备是采用高温气体进行热处理的设备。作为所述气体,采用不会因热处理与所述对象发生反应的惰性气体,例如,氮气或诸如氩气的稀有气体。
例如,作为所述第一热处理,可以执行GRTA,其中,将衬底移到被加热至温度高达650℃到700℃的惰性气体中,对其加热几分钟,并将其从被加热至高温的惰性气体中移出。采用GRTA能够实现短时间段的高温热处理。
注意,在第一热处理中,优选使氮气或者诸如氦气、氖气或氩气的稀有气体中不包含湿气、氢等。替代地,被引入到热处理设备中的氮气或者诸如氦气、氖气或氩气的稀有气体优选具有6N(99.9999%)或更高的纯度,更优选具有7N(99.99999%)或更高的纯度(也就是说,杂质浓度为1ppm或更低,优选为0.1ppm或更低)。
此外,根据第一热处理的条件或者氧化物半导体层的材料,可以使氧化物半导体层结晶化成微晶膜或多晶膜。例如,可以使所述氧化物半导体层结晶化成具有90%或更高或者80%或更高的结晶度的微晶氧化物半导体膜。此外,根据第一热处理的条件或者氧化物半导体层的材料,所述氧化物半导体层可以变成不含有晶体成分的非晶氧化物半导体层。所述氧化物半导体层可以变成使微晶部分(具有1nm到20nm(含端值)(典型地,2nm到4nm(含端值))的粒径)混合到非晶氧化物半导体中的氧化物半导体膜。
可以在将氧化物半导体膜330处理成岛状氧化物半导体层之前对其执行所述的对氧化物半导体层的第一热处理。在这种情况下,在所述第一热处理之后,将衬底从热处理设备中取出,并对其进行光刻步骤。
可以在任何下述时机执行所述具有对氧化物半导体层脱水或脱氢作用的热处理:在形成氧化物半导体层之后;在氧化物半导体层之上形成源电极层或漏电极层之后;以及在源电极层和漏电极层之上形成保护绝缘层之后。
此外,在栅极绝缘层302中形成接触孔的情况下,可以在对氧化物半导体膜330脱水或脱氢之前或之后执行所述接触孔的形成。
注意,对氧化物半导体膜的蚀刻不限于湿法蚀刻,其可以是干法蚀刻。
根据材料适当地调整蚀刻条件(例如,蚀刻剂、蚀刻时间和温度),以使得能够将所述膜蚀刻成预期形状。
之后,在栅极绝缘层302和氧化物半导体层331之上形成导电膜。可以通过溅射法或者真空蒸镀法形成所述导电膜。作为所述第二导电膜的材料,可以给出选自铝(Al)、铬(Cr)、铜(Cu)、钽(Ta)、钛(Ti)、钼(Mo)和钨(W)的元素、含有这些元素中的任何元素作为成分的合金、或者含有这些元素中的任何元素的组合的合金等。此外,可以采用选自锰(Mn)、镁(Mg)、锆(Zr)、铍(Be)和钍(Th)中的一种或多种材料。此外,所述导电膜可以具有单层结构或者由两个或更多层的叠层结构。例如,可以给出由含有硅的铝膜的单层结构、在铝膜之上叠置了钛膜的两层结构、按顺序叠置了钛膜、铝膜和钛膜的三层结构。替代地,可以采用含有铝(Al)以及选自钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)和钪(Sc)中的一种或多种元素的膜、合金膜或氮化物膜。
当在形成导电膜之后执行热处理的情况下,所述导电膜优选具有足以耐受热处理的耐热性。
通过第三光刻步骤,在所述导电膜之上形成抗蚀剂掩模,并执行选择性蚀刻;从而形成源电极层315a和漏电极层315b。之后,去除抗蚀剂掩模(参见图5C)。
采用紫外线、KrF激光或ArF激光来用于在第三光刻步骤中形成抗蚀剂掩模的曝光。后面要形成的薄膜晶体管的沟道长度L取决于在氧化物半导体层331之上彼此相邻的源电极层底部和漏电极层底部之间的间隔宽度。注意,在对小于25nm的沟道长度L执行曝光时,采用具有几纳米到几十纳米的极短波长的远紫外线曝光,以用于在第三光刻步骤中形成抗蚀剂掩模。采用远紫外线曝光将得到高分辨率和大视野深度。因此,能够将后面所要形成的薄膜晶体管的沟道长度L设为10nm到1000nm(含端值)。因而,能够提高电路的操作速度,并且由于截止状态电流极小,因而能够实现低功耗。
注意,适当地调整每种材料和蚀刻条件,以使得不会因蚀刻导电膜而去除氧化物半导体层331。
在该实施例中,采用Ti膜作为导电膜,采用基于In-Ga-Zn-O的氧化物半导体作为氧化物半导体层331,采用过氧化氢氨(氨、水和过氧化氢的混合物)作为蚀刻剂。
注意,在第三光刻步骤中,在某些情况下,可以对氧化物半导体层331部分蚀刻,使其成为具有凹槽(凹陷部分)的氧化物半导体层。可以通过喷墨法形成用于形成源电极层315a和漏电极层315b的抗蚀剂掩模。通过喷墨法形成抗蚀剂掩模将无需采用光掩模;因而可以降低制造成本。
此外,可以在氧化物半导体层与源电极层315a和漏电极层315b之间形成氧化物导电层。可以依次形成所述氧化物导电层以及用于形成所述源电极层和漏电极层的金属层。所述氧化物导电层能够起到源极区和漏极区的作用。
当在氧化物半导体层331与源电极层315a和漏电极层315b之间提供作为源极区和漏极区的氧化物导电层时,所述源极区和漏极区能够具有较低的电阻,因而晶体管能够高速工作。
此外,为了减少光刻步骤中采用的光掩模的数量,以及减少光刻步骤的数量,可以利用多色调掩模执行蚀刻步骤,所述多色调掩模是使通过其透射的光具有多个强度的曝光掩模。采用多色调掩模形成的抗蚀剂掩模具有多个厚度,并且还可以通过蚀刻改变其形状,因此可以将其用于多个蚀刻步骤当中,以提供不同的图案。因此,可以采用一个多色调掩模形成对应于至少两种不同图案的抗蚀剂掩模。因而,能够减少曝光掩模的数量,而且还能够减少对应的光刻步骤的数量,由此能够实现工艺过程的简化。
之后,执行采用诸如N2O、N2或Ar的气体的等离子体处理。通过该等离子体处理,去除了氧化物半导体层的暴露表面吸收的水等。可以采用氧气和氩气的混合气体执行等离子体处理。
之后,在栅极绝缘层302、氧化物半导体层331、源电极层315a和漏电极层315b之上形成氧过量氧化物绝缘层319。在该实施例中,将氧过量氧化物绝缘层319形成为在氧化物半导体层331不与源电极层315a或漏电极层315b重叠的区域中与氧化物半导体层331接触。
在该实施例中,为了形成作为氧过量氧化物绝缘层319的氧化硅层(SiO2+x,其中,x优选大于等于0且小于3),将其上形成了直至源电极层315a和漏电极层315b的多个层的衬底300加热至室温或者低于100℃的温度,引入去除了氢或湿气的包括高纯度氧的溅射气体,并使用硅靶。所述氧过量氧化物绝缘层319的厚度可以为0.1nm到30nm(优选为2nm到10nm)。
在氧过量氧化物绝缘层319的形成过程中采用的溅射气体优选是高纯度气体,在所述气体中,使诸如氢、水、氢氧根或氢化物的杂质减少到能够以ppm或ppb为单位表示其浓度的程度。
例如,按照下述条件通过脉冲DC溅射法形成氧化硅层:采用具有6N的纯度的掺硼的硅靶(电阻率为0.01Ωcm);衬底和靶之间的距离(T-S距离)为89mm;压力为0.4Pa,直流(DC)电源为6kW,气氛为氧气(氧气流量的比例为100%)。注意,可以采用石英(优选为合成石英)作为靶以替代硅靶来形成所述氧化硅层。可以采用氧气或者氧气和氩气的混合气体作为溅射气体。
注意,作为氧化硅层的替代,可以采用氧氮化硅层、氧化铝层、或氧氮化铝层等作为氧过量氧化物绝缘层319。
之后,在不暴露于空气的情况下在氧过量氧化物绝缘层319之上形成具有缺陷的绝缘层316。可以在同一处理室中采用同一靶形成氧过量氧化物绝缘层319和具有缺陷的绝缘层316。
在该实施例中,通过溅射法形成200nm厚的氧化硅层作为具有缺陷的绝缘层316。膜形成过程中的衬底温度可以为室温到300℃(含端值)。在该实施例中,衬底的温度为100℃。此外,可以在稀有气体(通常为氩气)气氛、氧气气氛、或者稀有气体(通常为氩气)和氧气的气氛中执行通过溅射法的氧化硅膜的形成。可以采用氧化硅靶或硅靶作为靶。例如,可以采用硅靶在氧气和氮气的气氛中通过溅射法形成氧化硅层。
具有缺陷的绝缘层316可以是任何具有很多缺陷的绝缘层,但是其优选是不含有诸如湿气、氢原子或OH-的杂质并且防止所述杂质从外部进入的无机绝缘膜。通常可以采用氧氮化硅层、氧化铝层、或氧氮化铝层等替代氧化硅层。此外,还可以采用氮化硅层、氮氧化硅层、氮化铝层、或氮氧化铝层等作为具有缺陷的绝缘层316。
优选在去除处理室中的残余湿气的同时形成具有缺陷的绝缘层316,从而使氧化物半导体层331或具有缺陷的绝缘层316中不包含氢、氢氧根或湿气。
为了去除处理室中残余的湿气,优选采用俘获型真空泵。例如,优选采用低温泵、离子泵或钛升华泵。抽空装置可以是设有冷阱的涡轮泵。在采用低温泵抽空的膜形成室中,例如,氢原子和包括氢原子的化合物(诸如水(H2O))被排出。因此,能够降低在该膜形成室中形成的具有缺陷的绝缘层316中含有的杂质的浓度。
在具有缺陷的绝缘层316的形成过程中采用的溅射气体优选是高纯度气体,在所述气体中,使诸如氢、水、氢氧根或氢化物的杂质减少到能够以ppm或ppb为单位表示其浓度的程度。
之后,在惰性气体气氛或者氧气气氛中执行第二热处理(优选在200℃到400℃(含端值)的温度,例如,在250℃到350℃(含端值)的温度)。例如,在氮气气氛中在250℃的温度执行第二热处理1个小时。在第二热处理中,在使氧化物半导体层的一部分(沟道形成区域)与氧化物绝缘层319接触的同时对氧化物半导体层的所述部分加热。
该热处理能够使氧化物半导体层331中包含的氢或湿气扩散到氧过量氧化物绝缘层319和具有缺陷的绝缘层316中。由于在氧化物半导体层331和具有缺陷的绝缘层316之间提供了氧过量氧化物绝缘层319,因而岛状氧化物半导体层331中包含的诸如氢、氢氧根或湿气的杂质从氧化物半导体层331扩散到氧过量氧化物绝缘层319中或者通过氧过量氧化物绝缘层319扩散到具有缺陷的绝缘层316中。
设置于氧化物半导体层331和具有缺陷的绝缘层316之间的氧化物绝缘层319含有过量的氧,因而具有很多作为缺陷的氧悬挂键,并且具有与诸如氢、湿气、氢氧根或氢化物的杂质的高的结合能。氧过量氧化物绝缘层319的提供促进了氧化物半导体层331中含有的诸如氢、湿气、氢氧根或氢化物的杂质扩散并移动到具有缺陷的绝缘层316中。
此外,在已经从氧化物半导体层331移除并扩散到具有缺陷的绝缘层316中的杂质向氧化物半导体层回移时,氧过量氧化物绝缘层319起着保护层(阻挡层)的作用,其与杂质结合并使其稳定,以防止杂质进入氧化物半导体层。
如上所述,通过从氧化物半导体层去除引起变化的诸如氢、湿气、氢氧根或氢化物的杂质,能够提供具有减少的杂质的氧化物半导体层312。此外,起着阻挡层的作用的氧过量氧化物绝缘层319防止了已经扩散到具有缺陷的绝缘层316中的杂质再次进入氧化物半导体层;因而能够使氧化物半导体层312保持低杂质浓度。
注意,用于使诸如氢的杂质从氧化物半导体层扩散到具有缺陷的绝缘层中的热处理并不需要与第二热处理结合,其可以单独执行。
在上述步骤中,对所形成的氧化物半导体膜执行用于脱水或脱氢的热处理,由此使所述氧化物半导体膜处于氧缺乏状态,并降低其电阻,也就是说变成n型层,之后,形成与所述氧化物半导体层接触的氧化物绝缘层,这使得所述氧化物半导体层的一部分处于氧过量状态。结果,与栅电极层311重叠的沟道形成区域313变成i型区域。这时,以自对准的方式形成高电阻源极区314a和高电阻漏极区314b,所述高电阻源极区314a具有至少高于沟道形成区域313的载流子浓度,并且与源电极层315a重叠,所述高电阻漏极区314b具有至少高于沟道形成区域313的载流子浓度,并且与漏电极层315b重叠。通过上述步骤形成了薄膜晶体管310(参见图5D)。
尽管在该实施例中描述了其中形成氧过量氧化物绝缘层的例子,但是也可以像实施例1中那样提供氧过量混合区域代替氧过量氧化物绝缘层。氧过量混合区域将产生与氧过量氧化物绝缘层的作用类似的作用。
可以进一步在空气中在100℃到200℃(含端值)的温度执行1小时到30小时(含端值)的热处理。在该实施例中,在150℃的温度执行热处理10小时。可以在固定加热温度执行该热处理。替代地,可以反复地多次执行如下的加热温度的变化:使加热温度从室温升高至100℃到200℃(含端值)的温度,之后降低至室温。此外,可以在形成所述具有缺陷的绝缘层之前,在降低的压力下执行该热处理。在降低的压力下,能够缩短热处理时间。借助该热处理,将氢从氧化物半导体层引入到具有缺陷的绝缘层;因而能够获得常断型薄膜晶体管。因此,能够提高半导体装置的可靠性。
通过在氧化物半导体层与漏电极层315b(或者源电极层315a)重叠的的部分中形成高电阻漏极区314b(或者高电阻源极区314a),能够提高薄膜晶体管的可靠性。具体地,通过形成高电阻漏极区314b,电导率能够从漏电极层315b到高电阻漏极区314b和沟道形成区域313逐步发生变化。因此,当薄膜晶体管在漏电极层315b连接至用于提供高电源电位VDD的布线的情况下工作时,所述高电阻漏极区起着缓冲器的作用,并且即使在栅电极层311和漏电极层315b之间施加了高电场,也不会局部地施加高电场;因而能够提高晶体管的击穿电压。
此外,在氧化物半导体层的厚度小于等于15nm的情况下,在所述氧化物半导体层中沿整个厚度方向形成高电阻源极区或高电阻漏极区。在氧化物半导体层的厚度为30nm到50nm(含端值)厚的情况下,在氧化物半导体层的一部分中,即,在氧化物半导体层中的与源电极层或者漏电极层接触的区域中及其附近,电阻降低,并形成高电阻源极区或高电阻漏极区,同时使氧化物半导体层中的接近栅极绝缘膜的区域成为i型区域。
可以在所述具有缺陷的绝缘层316之上额外提供保护绝缘层。例如,通过RF溅射法形成氮化硅膜。由于RF溅射法具有高的生产率,因而优选采用其作为保护绝缘层的膜形成方法。采用不包含诸如湿气、氢离子和OH-的杂质并且防止其从外部进入的无机绝缘膜形成所述保护绝缘层;例如,采用氮化硅膜、氮化铝膜、氮氧化硅膜、或氮氧化铝膜等。在该实施例中,采用氮化硅膜形成保护绝缘层303作为所述保护绝缘层(参见图5E)。
在该实施例中,作为保护绝缘层303,通过如下形成氮化硅膜:将其上形成了直至具有缺陷的绝缘层316的多个层的衬底300加热至100℃到400℃的温度;引入去除了氢和湿气的包括高纯度氮的溅射气体;以及使用硅靶。在该步骤中,与具有缺陷的绝缘层316的情况一样,也优选在去除处理室中的残余湿气的同时形成保护绝缘层303。
可以在保护绝缘层303之上提供用于平坦化的平坦化绝缘层。
如上所述,通过在形成氧化物半导体膜时去除反应气氛中残留的湿气,能够降低氧化物半导体膜中的氢和氢化物的浓度。此外,通过在氧化物半导体层之上提供具有缺陷的绝缘层,并在其间设置氧过量混合区域,使氧化物半导体层中的诸如氢或湿气的杂质扩散到具有缺陷的绝缘层中,由此能够降低氧化物半导体层中的氢和氢化物的浓度。因此,能够使所述氧化物半导体层稳定。
即使在杂质扩散到具有缺陷的绝缘层316中之后,由于步骤中的热处理的原因杂质朝向氧化物半导体层312回移,起着阻挡层的作用的氧过量氧化物绝缘层319也将防止杂质进入氧化物半导体层312。因而,能够使氧化物半导体层312保持低杂质浓度。
该实施例可以适当结合另一实施例实施。
如上所述,提供了一种包括具有氧化物半导体层的薄膜晶体管的、具有稳定的电特性的、高度可靠的半导体装置。
(实施例6)
在该实施例中将描述可应用于本说明书中公开的半导体装置的薄膜晶体管的另一例子。可以按照与上面的实施例中描述的类似的方式形成与上面的实施例中相同的部分或者功能相似的部分,还可以按照与上面的实施例中描述的类似的方式执行与上面的实施例中类似的步骤,因而将省略重复的描述。此外,也不再重复对相同部分的详细说明。
将参考图6A到6D描述该实施例中的半导体装置及其制造方法。
图6A到6D示出了一种半导体装置的截面结构的例子。图6A到6D所示的薄膜晶体管360具有一种被称为沟道保护结构(又称为沟道终止结构)的底部栅极结构类型,其又被称为反转交错薄膜晶体管。
尽管将薄膜晶体管360描述为单栅极薄膜晶体管,但是如果需要也可以形成包括多个沟道形成区域的多栅极薄膜晶体管。
在下文中,将参考图6A到6D描述在衬底320之上制造薄膜晶体管360的过程。
首先,在具有绝缘表面的衬底320之上形成导电膜,之后,通过第一光刻步骤形成栅电极层361。注意,可以通过喷墨法形成抗蚀剂掩模。通过喷墨法形成抗蚀剂掩模将无需采用光掩模;因而可以降低制造成本。
可以将栅电极层361形成为具有单层或叠层结构,其采用诸如钼、钛、铬、钽、钨、铝、铜、钕、或钪的金属材料或者包括这些材料中的任意材料的合金材料作为其主要成分。
之后,在栅电极层361之上形成栅极绝缘层322。
在该实施例中,通过等离子体CVD法形成具有100nm的厚度的氧氮化硅层作为栅极绝缘层322。
之后,在栅极绝缘层322之上形成具有2nm到200nm(含端值)的厚度的氧化物半导体膜,并通过第二光刻步骤将其处理成岛状氧化物半导体层。在该实施例中,采用基于In-Ga-Zn-O的金属氧化物靶通过溅射法形成氧化物半导体膜。
优选在去除处理室中残余的湿气的同时形成所述氧化物半导体膜,从而使所述氧化物半导体膜中不含有氢、氢氧根或湿气。
为了去除处理室中残余的湿气,优选采用俘获型真空泵。例如,优选采用低温泵、离子泵或钛升华泵。抽空装置可以是设有冷阱的涡轮泵。在采用低温泵抽空的膜形成室中,例如,氢原子和包括氢原子的化合物(诸如,水(H2O))被排出。因此,能够降低在该膜形成室中形成的氧化物半导体膜中含有的杂质的浓度。
在氧化物半导体膜的形成过程中采用的溅射气体优选是高纯度气体,在所述气体中,使诸如氢、水、氢氧根或氢化物的杂质减少到能够以ppm或ppb为单位表示其浓度的程度。
之后,执行所述氧化物半导体层的脱水或脱氢。用于脱水或脱氢的第一热处理的温度为400℃到750℃(含端值),优选为大于等于400℃并低于衬底的应变点。这里,将衬底引入到作为一种热处理设备的电炉中,并在氮气氛中在450℃的温度对氧化物半导体层执行热处理1小时。此后,避免氧化物半导体层暴露于空气,并且避免使其再次含有水或氢;由此获得了氧化物半导体层332(参见图6A)。
之后,执行采用诸如N2O、N2或Ar的气体的等离子体处理。通过该等离子体处理,去除了氧化物半导体层的暴露表面吸收的水等。可以采用氧气和氩气的混合气体执行等离子体处理。
之后,在栅极绝缘层322和氧化物半导体层332之上形成氧过量氧化物绝缘层。
在该实施例中,采用去除了氢和湿气的含有高纯度氧的溅射气体和硅靶形成氧化硅层(SiO2+x,其中,x优选大于等于0且小于3)作为氧过量氧化物绝缘层369。所述氧过量氧化物绝缘层的厚度可以为0.1nm到30nm(优选为2nm到10nm)。
注意,作为氧化硅层的替代,可以采用氧氮化硅层、氧化铝层、或氧氮化铝层等作为氧过量氧化物绝缘层。
之后,在不暴露于空气的情况下在氧过量氧化物绝缘层之上形成具有缺陷的绝缘层。可以在同一处理室中采用同一靶形成氧过量氧化物绝缘层和具有缺陷的绝缘层。
在该实施例中,通过溅射法形成200nm厚的氧化硅层作为具有缺陷的绝缘层。
优选在去除处理室中的残余湿气的同时形成氧过量氧化物绝缘层和具有缺陷的绝缘层,从而使氧化物半导体层332、氧过量氧化物绝缘层或具有缺陷的绝缘层366中不包含氢、氢氧根或湿气。
为了去除处理室中残余的湿气,优选采用俘获型真空泵。例如,优选采用低温泵、离子泵或钛升华泵。抽空装置可以是设有冷阱的涡轮泵。在采用低温泵抽空的膜形成室中,例如,氢原子和包括氢原子的化合物(诸如,水(H2O))被排出。因此,能够降低在该膜形成室中形成的具有缺陷的绝缘层366中含有的杂质的浓度。
在氧过量氧化物绝缘层和具有缺陷的绝缘层的形成过程中采用的溅射气体优选是高纯度气体,在所述气体中,使诸如氢、水、氢氧根或氢化物的杂质减少到能够以ppm或ppb为单位表示其浓度的程度。
之后,在具有缺陷的绝缘层和氧化物半导体层相互接触,并且氧过量氧化物绝缘层插入在其间的状态下,在100℃到400℃的温度执行热处理。该热处理能够使氧化物半导体层332中包含的氢或湿气扩散到氧过量氧化物绝缘层和具有缺陷的绝缘层中。由于在具有缺陷的绝缘层和氧化物半导体层之间提供了氧过量氧化物绝缘层,因而岛状氧化物半导体层中包含的诸如氢、氢氧根或湿气的杂质从氧化物半导体层扩散到氧过量氧化物绝缘层中或者通过氧过量氧化物绝缘层扩散到具有缺陷的绝缘层中。
设置于氧化物半导体层和具有缺陷的绝缘层之间的氧化物绝缘层含有过量的氧,因而具有很多作为缺陷的氧悬挂键,并且具有高的与诸如氢、湿气、氢氧根或氢化物的杂质的结合能。氧过量氧化物绝缘层的提供促进了氧化物半导体层中含有的诸如氢、湿气、氢氧根或氢化物的杂质扩散并移动到具有缺陷的绝缘层中。
此外,在已经从氧化物半导体层移除并扩散到具有缺陷的绝缘层中的杂质向氧化物半导体层回移时,氧过量氧化物绝缘层起着保护层(阻挡层)的作用,其与杂质结合并使其稳定,以防止杂质进入氧化物半导体层。
通过第三光刻步骤,在氧过量氧化物绝缘层和具有缺陷的绝缘层之上形成抗蚀剂掩模,并执行选择性蚀刻;从而形成了氧过量氧化物绝缘层369和具有缺陷的绝缘层366。之后,去除所述抗蚀剂掩模。
如上所述,通过从氧化物半导体层去除引起变化的诸如氢、湿气、氢氧根或氢化物的杂质,能够提供具有减少的杂质的氧化物半导体层362。此外,起着阻挡层的作用的氧过量氧化物绝缘层369防止了已经扩散到具有缺陷的绝缘层366中的杂质再次进入氧化物半导体层;因而能够使氧化物半导体层362保持低杂质浓度。
尽管在该实施例中描述了形成氧过量氧化物绝缘层的例子,但是也可以像实施例1或3中一样提供氧过量混合区域代替氧过量氧化物绝缘层。氧过量混合区域将产生与氧过量氧化物绝缘层的作用类似的作用。
之后,可以在惰性气体气氛或者氧气气氛中执行第二热处理(优选在200℃到400℃(含端值)的温度,例如,在250℃到350℃(含端值)的温度)。例如,在氮气气氛中在250℃的温度下执行第二热处理1个小时。在第二热处理中,在使氧化物半导体层的一部分(沟道形成区域)与氧化物绝缘层369接触的同时对氧化物半导体层的所述部分加热。注意,用于使诸如氢的杂质从氧化物半导体层扩散到具有缺陷的绝缘层中的热处理可以与所述第二热处理结合。
在该实施例中,进一步使其上形成了氧化物绝缘层369和具有缺陷的绝缘层366并且部分暴露的氧化物半导体层在氮气或者惰性气体气氛中或者在降低的压力下经受热处理。通过氮气或惰性气体气氛中的或者降低的压力下的热处理,使未受氧化物绝缘层369或具有缺陷的绝缘层366覆盖的氧化物半导体层的暴露区域处于氧缺乏状态,并且电阻降低,即,所述暴露区域可以是n型区域。例如,在氮气气氛中在250℃的温度执行热处理1个小时。
通过对在氮气气氛中在其上形成了氧化物绝缘层369和具有缺陷的绝缘层366的氧化物半导体层332进行热处理,降低了氧化物半导体层的暴露区域的电阻;从而形成了包括具有不同的电阻的区域(在图6B中表示为阴影区域和白色区域)的氧化物半导体层362。
之后,在栅极绝缘层322、氧化物半导体层362、氧化物绝缘层369和具有缺陷的绝缘层366之上形成导电膜。此后,通过第四光刻步骤形成抗蚀剂掩模,并执行选择性蚀刻,以形成源电极层365a和漏电极层365b。之后,去除抗蚀剂掩模(参见图6C)。
作为所述源电极层365a和漏电极层365b的材料,可以给出选自Al、Cr、Cu、Ta、Ti、Mo和W的元素、含有这些元素中的任意元素作为成分的合金、或者含有这些元素中的任意元素的组合的合金等。此外,所述金属导电膜可以具有单层结构或者由两个或更多层构成的叠层结构。
在上述步骤中,对所形成的氧化物半导体膜执行用于脱水或脱氢的热处理,由此使所述氧化物半导体膜处于氧缺乏状态,并降低其电阻,之后形成与所述氧化物半导体膜接触的氧化物绝缘层,这选择性地使所述氧化物半导体膜的一部分处于氧过量状态。结果,使与栅电极层361重叠的沟道形成区域363变成i型区域。这时,以自对准的方式形成源极区364a和漏极区364b,所述源极区具有比沟道形成区域363低的电阻,并与源电极层365a重叠,所述漏极区具有比沟道形成区域363低的电阻,并与漏电极层365b重叠。通过上述步骤形成了薄膜晶体管360。
可以在空气中在100℃到200℃(含端值)的温度执行热处理1小时到30小时(含端值)。在该实施例中,在150℃的温度下执行热处理10小时。可以在固定的加热温度执行该热处理。或者,可以反复地多次进行如下的加热温度变化:使加热温度从室温升高至100℃到200℃(含端值)的温度,之后降低至室温。此外,可以在形成所述氧化物绝缘膜之前,在降低的压力下执行该热处理。在降低的压力下,能够缩短热处理时间。借助该热处理,将氢从氧化物半导体层引入到具有缺陷的绝缘层中;从而能够获得常断型薄膜晶体管。因此,能够提高半导体装置的可靠性。
通过在氧化物半导体层中形成与漏电极层365b(或者源电极层365a)重叠的高电阻漏极区364b(或者高电阻源极区364a),能够提高薄膜晶体管的可靠性。具体地,通过形成高电阻漏极区364b,电导率能够从漏电极层到高电阻漏极区364b和沟道形成区域363逐步发生变化。因此,当薄膜晶体管在漏电极层365b连接至用于提供高电源电位VDD的布线的情况下工作时,所述高电阻漏极区起着缓冲器的作用,并且即使在栅电极层361和漏电极层365b之间施加了高电场,也不会局部地施加高电场;因而能够提高晶体管的击穿电压。
在源电极层365a、漏电极层365b、氧化物绝缘层369和具有缺陷的绝缘层366之上形成保护绝缘层323。在该实施例中,采用氮化硅层形成保护绝缘层323(参见图6D)。
注意,可以在源电极层365a、漏电极层365b、氧化物绝缘层369和具有缺陷的绝缘层366之上进一步形成氧化物绝缘层,并且可以在所述氧化物绝缘层之上形成保护绝缘层323。
如上所述,通过在形成氧化物半导体膜时去除反应气氛中残留的湿气,能够降低氧化物半导体膜中的氢和氢化物的浓度。此外,通过在氧化物半导体层之上提供具有缺陷的绝缘层并且氧过量混合区域设置在其间,使氧化物半导体层中的诸如氢或湿气的杂质扩散到具有缺陷的绝缘层中,由此能够降低氧化物半导体层中的氢和氢化物的浓度。因此,能够使所述氧化物半导体层稳定。
即使在杂质扩散到具有缺陷的绝缘层366中之后,由于步骤中的热处理的原因杂质朝向氧化物半导体层362回移,起着阻挡层的作用的氧化物绝缘层369也将防止杂质进入氧化物半导体层362。因而,能够使氧化物半导体层362保持低杂质浓度。
该实施例可以适当结合另一实施例实施。
如上所述,提供了一种包括具有氧化物半导体层的薄膜晶体管的、具有稳定的电特性的、高度可靠的半导体装置。
(实施例7)
在该实施例中将描述可应用于本说明书中公开的半导体装置的薄膜晶体管的另一例子。该实施例中的薄膜晶体管380可以用作实施例1中的薄膜晶体管110。
在该实施例中,图7示出了制造过程与实施例5的制造过程存在部分区别的薄膜晶体管的例子。处于部分步骤以外,图7与图5A到5E相同。因而,采用相同的附图标记表示与图5A到5E中相同的部分,并且将省略对这些部分的详细说明。
根据实施例5,在衬底370之上形成栅电极层381,并叠置第一栅极绝缘层372a和第二栅极绝缘层372b。在该实施例中,所述栅极绝缘层具有两层结构:氮化物绝缘层用作第一栅极绝缘层372a,而氧化物绝缘层用作第二栅极绝缘层372b。
作为所述氧化物绝缘层,可以采用氧化硅层、氧氮化硅层、氧化铝层、氧氮化铝层、或氧化铪层等。作为所述氮化物绝缘层,可以采用氮化硅层、氮氧化硅层、氮化铝层、或氮氧化铝层等。
在该实施例中,在栅电极层381之上按顺序叠置氮化硅层和氧化硅层。通过如下方式形成具有150nm的厚度的栅极绝缘层:通过溅射法形成具有50nm(含)到200nm(含)(在该实施例中为50nm)的厚度的氮化硅层(SiNy(y>0))作为第一栅极绝缘层372a,之后在所述第一栅极绝缘层372a之上形成具有5nm(含)到300nm(含)(在该实施例中为100nm)的厚度的氧化硅层(SiOx(x>0))作为第二栅极绝缘层372b。
之后,形成氧化物半导体膜,并通过光刻步骤将其处理成岛状氧化物半导体层。在该实施例中,采用基于In-Ga-Zn-O的金属氧化物靶通过溅射法形成所述氧化物半导体膜。
优选在去除处理室中残余的湿气的同时形成所述氧化物半导体膜,从而使所述氧化物半导体膜中不含有氢、氢氧根或湿气。
为了去除处理室中残余的湿气,优选采用俘获型真空泵。例如,优选采用低温泵、离子泵或钛升华泵。抽空装置可以是设有冷阱的涡轮泵。在采用低温泵抽空的膜形成室中,氢原子和包括氢原子的化合物(诸如,水(H2O))等被排出。因此,可以降低在该膜形成室中形成的氧化物半导体膜的杂质浓度。
氧化物半导体膜的形成过程中采用的溅射气体优选是高纯度气体,在所述气体中,使诸如氢、水、氢氧根或氢化物的杂质减少到能够以ppm或ppb为单位表示其浓度的程度。
之后,执行所述氧化物半导体层的脱水或脱氢。所述用于脱水或脱氢的第一热处理的温度为400℃(含)到750℃(含),优选为大于等于425℃且低于衬底的应变点的温度。注意,在温度大于等于425℃的情况下,热处理时间可以是1小时或较短,而在温度低于425℃的情况下,热处理时间则长于1小时。这里,将衬底引入到作为一种热处理设备的电炉中,并在氮气氛中对氧化物半导体层执行热处理。此后,避免氧化物半导体层暴露于空气,并且避免使其再次含有水或氢。此后,将高纯度氧气、高纯度N2O气体、或者超干燥空气(露点等于或低于-40℃,优选等于或低于-60℃)引入到同一电炉中,并执行冷却。所述氧气或N2O气体优选不含有水或氢等。或者,被引入到热处理设备中的氧气或者N2O气体优选具有6N(99.9999%)或更高的纯度,更优选具有7N(99.99999%)或更高的纯度(也就是说,所述氧气或N2O气体的杂质浓度为1ppm或更低,优选为0.1ppm或更低)。
注意,所述热处理设备不限于电炉。例如,可以采用快速热退火(RTA)设备,诸如,气体快速热退火(GRTA)设备或灯快速热退火(LRTA)设备。LRTA设备是通过灯发射的光辐射(电磁波)对对象加热的设备,所述灯诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压水银灯。此外,所述LRTA设备不仅可以设有灯,而且还可以设有通过来自诸如电阻加热器的加热器的热传导或热辐射对对象加热的装置。GRTA是采用高温气体进行热处理的方法。作为所述气体,采用不会因热处理与所述对象发生反应的惰性气体,例如,氮气或诸如氩气的稀有气体。通过RTA法在600℃到750℃的温度执行热处理几分钟。
此外,在用于脱水或脱氢的第一热处理之后,可以在氧气或N2O气体的气氛中,在200℃(含)到400℃(含)的温度,优选在200℃(含)到300℃(含)的温度,执行热处理。
可以在将氧化物半导体膜处理成岛状氧化物半导体层之前对其执行所述的对氧化物半导体层的第一热处理。在这种情况下,在所述第一热处理之后,将衬底从热处理设备中取出,并对其实施光刻步骤。
通过上述过程,使整个氧化物半导体膜处于氧过量状态,以使其具有较高的电阻,即,成为i型氧化物半导体膜。从而,形成了整个区域均为i型的氧化物半导体层382。
之后,通过光刻步骤,在氧化物半导体层382之上形成抗蚀剂掩模,并执行选择性蚀刻,以形成源电极层385a和漏电极层385b。
在该实施例中,采用去除了氢和湿气的含有高纯度氧的溅射气体和硅靶形成氧化硅层(SiO2+x,其中,x优选大于等于0且小于3)作为氧过量氧化物绝缘层389。所述氧过量氧化物绝缘层389的厚度可以为0.1nm到30nm(优选为2nm到10nm)。
注意,作为氧化硅层的替代,可以采用氧氮化硅层、氧化铝层、或氧氮化铝层等作为氧过量氧化物绝缘层389。
之后,在不暴露于空气的情况下在氧过量氧化物绝缘层389之上形成具有缺陷的绝缘层386。可以在同一处理室中采用同一靶形成氧过量氧化物绝缘层389和具有缺陷的绝缘层386。
在该实施例中,通过溅射法形成200nm厚的氧化硅层作为具有缺陷的绝缘层386。
优选在去除处理室中的残余湿气的同时形成氧过量氧化物绝缘层389和具有缺陷的绝缘层386,从而使氧化物半导体层382、氧过量氧化物绝缘层389或具有缺陷的绝缘层386中不包含氢、氢氧根或湿气。
为了去除处理室中残余的湿气,优选采用俘获型真空泵。例如,优选采用低温泵、离子泵或钛升华泵。抽空装置可以是设有冷阱的涡轮泵。在采用低温泵抽空的膜形成室中,例如,氢原子和包括氢原子的化合物(诸如,水(H2O))等被排出。因此,能够降低在该膜形成室中形成的具有缺陷的绝缘层386中含有的杂质的浓度。
在氧过量氧化物绝缘层389和具有缺陷的绝缘层386的形成过程中采用的溅射气体优选为高纯度气体,在所述气体中,使诸如氢、水、氢氧根或氢化物的杂质减少到能够以ppm或ppb为单位表示其浓度的程度。
之后,在具有缺陷的绝缘层386和氧化物半导体层相互接触并且氧过量氧化物绝缘层389插入在其间的状态下,在100℃到400℃的温度执行热处理。该热处理能够使氧化物半导体层中包含的氢或湿气扩散到氧过量氧化物绝缘层389和具有缺陷的绝缘层386中。由于在具有缺陷的绝缘层386和氧化物半导体层382之间提供了氧过量氧化物绝缘层389,因而岛状氧化物半导体层中包含的诸如氢、氢氧根或湿气的杂质从氧化物半导体层扩散到氧过量氧化物绝缘层389中或者通过氧过量氧化物绝缘层389扩散到具有缺陷的绝缘层386中。
设置于氧化物半导体层和具有缺陷的绝缘层386之间的氧化物绝缘层389含有过量的氧,因而具有很多作为缺陷的氧悬挂键,并且具有与诸如氢、湿气、氢氧根或氢化物的杂质的高的结合能。氧过量氧化物绝缘层389的提供促进了氧化物半导体层中含有的诸如氢、湿气、氢氧根或氢化物的杂质移动并扩散到具有缺陷的绝缘层386中。
此外,在已经从氧化物半导体层移除并扩散到具有缺陷的绝缘层386中的杂质向氧化物半导体层回移时,氧过量氧化物绝缘层389起着保护层(阻挡层)的作用,其与杂质结合并使其稳定,以防止杂质进入氧化物半导体层。
如上所述,通过从氧化物半导体层去除引起变化的诸如氢、湿气、氢氧根或氢化物的杂质,能够提供具有减少的杂质的氧化物半导体层382。此外,起着阻挡层的作用的氧过量氧化物绝缘层389防止了已经扩散到具有缺陷的绝缘层386中的杂质再次进入氧化物半导体层;因而能够使氧化物半导体层382保持低杂质浓度。
通过上述工艺过程能够形成薄膜晶体管380。
之后,为了降低薄膜晶体管的电特性的变化,可以在惰性气体气氛或氮气气氛中执行热处理(等于或高于150℃,低于350℃)。例如,在氮气气氛中在250℃的温度执行热处理1个小时。注意,用于使诸如氢的杂质从氧化物半导体层扩散到具有缺陷的绝缘层中的热处理可以与该热处理结合。
可以在空气中,在100℃(含)到200℃(含)的温度执行热处理1小时(含)到30小时(含)。在该实施例中,在150℃的温度执行热处理10小时。可以在固定的加热温度下执行该热处理。或者,可以反复地多次进行如下的加热温度变化:使加热温度从室温升高至100℃(含)到200℃(含)的温度,之后降低至室温。此外,可以在形成所述氧化物绝缘层之前,在降低的压力下执行该热处理。在降低的压力下,能够缩短热处理时间。借助该热处理,将氢从氧化物半导体层引入到氧化物绝缘层中;因而能够获得常断型薄膜晶体管。因此,能够提高半导体装置的可靠性。
在具有缺陷的绝缘层386之上形成保护绝缘层373。在该实施例中,通过溅射法形成100nm厚的氮化硅层作为保护绝缘层373。
采用氮化物绝缘层形成的保护绝缘层373和第一栅极绝缘层372a不含有诸如湿气、氢、氢化物或氢氧化物的杂质,并防止所述杂质从外部进入。
因此,在保护绝缘层373形成之后的制造过程中,能够防止诸如湿气的杂质从外部进入。此外,即使在完成了作为半导体装置的装置(诸如,液晶显示装置)之后,也能够长期防止诸如湿气的杂质从外部进入;因此,能够提高装置的长期可靠性。
此外,可以去除设置于采用氮化物绝缘层形成的保护绝缘层373和第一栅极绝缘层372a之间的绝缘层,从而使保护绝缘层373和第一栅极绝缘层372a相互接触。
因此,将尽可能减少氧化物半导体层中的诸如湿气、氢、氢化物和氢氧化物的杂质,并防止这样的杂质再次进入,从而能够使氧化物半导体层保持低杂质浓度。
可以在保护绝缘层373之上提供用于实现平坦化的平坦化绝缘层。
如上所述,通过在形成氧化物半导体膜时去除反应气氛中残留的湿气,能够降低氧化物半导体膜中的氢和氢化物的浓度。此外,通过在氧化物半导体层之上提供具有缺陷的绝缘层并且在其间设置氧过量混合区域,使氧化物半导体层中的诸如氢或湿气的杂质扩散到具有缺陷的绝缘层中,由此能够降低氧化物半导体层中的氢和氢化物的浓度。因此,能够使所述氧化物半导体层稳定。
即使在杂质扩散到具有缺陷的绝缘层386中之后,由于步骤中的热处理的原因杂质朝向氧化物半导体层382回移,起着阻挡层的作用的氧过量氧化物绝缘层389也将防止杂质进入氧化物半导体层382。因而,能够使氧化物半导体层382保持低杂质浓度。
该实施例可以适当结合另一实施例实施。
如上所述,提供了一种包括具有氧化物半导体层的薄膜晶体管的、具有稳定的电特性的、高度可靠的半导体装置。
(实施例8)
在该实施例中,将描述可应用于本说明书中公开的半导体装置的薄膜晶体管的例子。
在该实施例中,将描述将透光导电材料用于栅电极层、源电极层和漏电极层的例子。除此之外,将按照与上面的实施例中类似的方式形成薄膜晶体管;因此,将省略对与上面的实施例中相同的部件或者具有类似功能的部件的重复描述以及对类似工艺过程的重复描述。此外,还将省略对相同部分的详细描述。
例如,可以采用透射可见光的导电材料作为栅电极层、源电极层和漏电极层的材料。例如,可以采用基于In-Sn-O的金属氧化物、基于In-Sn-Zn-O的金属氧化物、基于In-Al-Zn-O的金属氧化物、基于Sn-Ga-Zn-O的金属氧化物、基于Al-Ga-Zn-O的金属氧化物、基于Sn-Al-Zn-O的金属氧化物、基于In-Zn-O的金属氧化物、基于Sn-Zn-O的金属氧化物、基于Al-Zn-O的金属氧化物、基于In-O的金属氧化物、基于Sn-O的金属氧化物、或者基于Zn-O的金属氧化物。可以适当地将其厚度设为处于从50nm(含)到300nm(含)的范围中。作为用于栅电极层、源电极层和漏电极层的金属氧化物的膜形成方法,采用溅射法、真空蒸镀法(电子束蒸发法等)、电弧放电离子电镀法或喷涂法等。在采用溅射法形成膜的情况下,可以采用包含2wt%(含)到10wt%(含)的SiO2的靶。
注意,透光导电膜的成分百分比的单位为原子百分数,并且所述成分百分比是通过采用电子探针X射线微量分析仪(EPMA)的分析而估算出的。
在设有薄膜晶体管的像素中,在采用透射可见光的导电膜形成像素电极层、诸如电容器电极层的另一电极层、或者诸如电容器布线层的另一布线层时,实现了具有高开口率的显示装置。不必说,栅极绝缘层、氧化物绝缘层、保护绝缘层和平坦化绝缘层每一均优选采用透射可见光的膜形成。
在本说明书中,透射可见光的膜是指所具有的厚度使其具有75%到100%的可见光透射率的膜。在所述膜具有导电性的情况下,将所述膜称为透明导电膜。此外,可以采用对于可见光半透明的导电膜作为用于栅电极层、源电极层、漏电极层、像素电极层、另一电极层或者另一布线层的金属氧化物。所述对可见光半透明的导电膜是指具有50%到75%的可见光透射率的膜。
在薄膜晶体管具有透光特性时,能够提高开口率。尤其是对于10英寸或更小的小型液晶显示面板,即使在例如通过提高栅极布线的数量来降低像素尺寸以实现较高的显示图像的分辨率时,也能够实现高开口率。此外,通过将具有透光特性的膜用于薄膜晶体管的部件,即使在将一个像素划分成多个子像素以实现宽视角时,也能够实现高开口率。也就是说,即使在密集地排布一组薄膜晶体管时也能够实现高开口率,因而显示区域能够具有足够的面积。例如,在一个像素包括两个到四个子像素的情况下,由于薄膜晶体管具有透光特性,因而能够提高开口率。此外,在采用与所述薄膜晶体管相同的步骤和相同的材料形成存储电容器时,所述存储电容器也能够具有透光特性;因此,能够进一步提高开口率。
该实施例可以适当结合另一实施例实施。
(实施例9)
在该实施例中,将描述可应用于本说明书中公开的半导体装置的薄膜晶体管的例子。
在该实施例中,图18以截面图示出了氧化物半导体层被氮化物绝缘膜围绕的例子。除了氧化物绝缘层的端部的位置和顶表面形状以及栅极绝缘层的结构之外,图18与图1A到1E相同,因此将采用相同的附图标记表示相同的部分,并且将省略对相同部分的详细描述。
图18中的薄膜晶体管180是底部栅极型薄膜晶体管,并且其包括在具有绝缘表面的衬底100之上的栅电极层111、采用氮化物绝缘层形成的栅极绝缘层142a、采用氧化物绝缘层形成的栅极绝缘层142b、氧化物半导体层112、氧过量混合区域119、源电极层115a、和漏电极层115b。此外,提供了具有缺陷的绝缘层146,其覆盖薄膜晶体管180,并且与氧化物半导体层112重叠而混合区域119插置于其间。在具有缺陷的绝缘层146之上额外提供了采用氮化物绝缘层形成的保护绝缘层143。保护绝缘层143与栅极绝缘层142a(其是氮化物绝缘层)接触。
由于氧过量混合区域119具有与氢或湿气(氢原子或者含有氢原子的化合物(诸如H2O))的高结合能,并且这些杂质被稳定在氧过量混合区域119和具有缺陷的绝缘层146中,因而能够使这些杂质从氧化物半导体层扩散到氧过量混合区域和具有缺陷的绝缘层146中,由此能够从氧化物半导体层去除这些杂质。此外,氧过量混合区域119作为对已经扩散到具有缺陷的绝缘层146中的杂质的阻挡层的作用,从而防止杂质再次进入氧化物半导体层112;因而能够使氧化物半导体层112保持低杂质浓度。因此,包括其中减少了引起变化的诸如氢、湿气、氢氧根或氢化物(又被称为氢化合物)的杂质的氧化物半导体层112的薄膜晶体管180是一种高度可靠的具有稳定的电特性的薄膜晶体管。
在该实施例的薄膜晶体管180中,栅极绝缘层具有叠层结构,在所述叠层结构中,在栅电极层之上叠置氮化物绝缘层和氧化物绝缘层。此外,在形成采用氮化物绝缘层形成的保护绝缘层143之前,选择性地去除具有缺陷的绝缘层146和栅极绝缘层142b,以露出采用氮化物绝缘层形成的栅极绝缘层142a。
至少具有缺陷的绝缘层146的顶表面的面积和栅极绝缘层142b的顶表面的面积大于氧化物半导体层112的顶表面的面积,并且具有缺陷的绝缘层146优选覆盖薄膜晶体管180。
此外,采用氮化物绝缘层形成保护绝缘层143,使其覆盖具有缺陷的绝缘层146的顶表面以及具有缺陷的绝缘层146和栅极绝缘层142b的侧表面,并使保护绝缘层143与采用氮化物绝缘层形成的栅极绝缘层142a接触。
对于每一均采用氮化物绝缘层形成的保护绝缘层143和第一栅极绝缘层142a,使用不含有诸如湿气、氢离子和OH-的杂质并且防止所述杂质从外部进入的无机绝缘膜:例如,采用通过溅射法或等离子体CVD法获得的氮化硅膜、氧氮化硅膜、氮化铝膜或氧氮化铝膜。
在该实施例中,作为采用氮化物绝缘膜形成的保护绝缘层143,通过RF溅射法形成100nm厚的氮化硅层,以覆盖所述氧化物半导体层112的顶表面和侧表面。
利用图18所示的结构,由于被设置为围绕氧化物半导体层并且与其接触的栅极绝缘层142b和具有缺陷的绝缘层146,减少了氧化物半导体层中的诸如氢、湿气、氢氧根或氢化物的杂质,而且由于氧化物半导体层还进一步被每一均采用氮化物绝缘层形成的栅极绝缘层142a和保护绝缘层143围绕,因而能够在形成保护绝缘层143之后的制造过程中防止湿气从外部进入。此外,即使在完成了作为半导体装置的装置(例如,作为显示装置)之后,也能够长期避免湿气从外部进入;因而,能够提高装置的长期可靠性。
在该实施例中,一个薄膜晶体管被氮化物绝缘层围绕;然而,本发明的实施例不限于该结构。
可以使多个薄膜晶体管被氮化物绝缘层围绕,或者可以使像素部分中的多个薄膜晶体管被氮化物绝缘层围绕。可以形成其中保护绝缘层143和栅极绝缘层142a相互接触的区域,以围绕有源矩阵衬底的像素部分。
该实施例可以适当结合另一实施例实施。
(实施例10)
在该实施例中,将描述在根据实施例1到9中的任意实施例的半导体装置中利用薄膜晶体管和利用电致发光的发光元件制造有源矩阵发光显示装置的例子。
根据发光材料是有机化合物还是无机化合物来对利用电致发光的发光元件进行分类。一般,将前者称为有机EL元件,而将后者称为无机EL元件。
在有机EL元件中,通过向发光元件施加电压,电子和空穴从一对电极分别注入到含有发光有机化合物的层中,并且电流流过。之后,这些载流子(即,电子和空穴)复合,并且发出光。由于这样的机制,将这种发光元件称为电流激励型发光元件。
根据元件结构将无机EL元件分类成散布型无机EL元件和薄膜无机EL元件。散布型无机EL元件具有这样的发光层,在所述发光层中,发光材料的颗粒散布在粘合剂中,其发光机制为利用施主能级和受主能级的施主-受主复合型发光。薄膜无机EL元件具有这样的结构,其中发光层被夹在电介质层之间,它们又被进一步夹在电极之间,其发光机制是利用金属离子的内壳层(inner-shell)电子跃迁的局部型发光。注意,在此以有机EL元件作为发光元件进行描述。
图9示出了像素结构的例子,该像素结构作为能够通过数字时间灰度级方法驱动的半导体装置的例子。
将描述能够通过应用数字时间灰度级驱动来驱动的像素的结构和操作。在该例子中,一个像素包括两个n沟道晶体管,每一n沟道晶体管均包括氧化物半导体层作为沟道形成区域。
像素6400包括开关晶体管6401、驱动晶体管6402、发光元件6404和电容器6403。开关晶体管6401的栅极连接至扫描线6406,开关晶体管6401的第一电极(源电极和漏电极之一)连接至信号线6405,开关晶体管6401的第二电极(源电极和漏电极中的另一个)连接至驱动晶体管6402的栅极。驱动晶体管6402的栅极通过电容器6403连接至电源线6407,驱动晶体管6402的第一电极连接至电源线6407,驱动晶体管6402的第二电极连接至发光元件6404的第一电极(像素电极)。发光元件6404的第二电极对应于公共电极6408。公共电极6408电连接至设置在同一衬底之上的公共等势线。
注意,将发光元件6404的第二电极(公共电极6408)设置为低电源电位。注意,所述低电源电位是比提供给电源线6407的高电源电位低的电位。例如,可以将GND或0V设置为低电源电位。将高电源电位和低电源电位之间的电位差施加到发光元件6404上,从而电流流过发光元件6404,由此发光元件6404发光。因而,将每一电位设置为使得高电源电位和低电源电位之间的差大于等于发光元件6404的正向阈值电压。
在采用驱动晶体管6402的栅电容替代电容器6403时,可以省略电容器6403。驱动晶体管6402的栅电容可以形成在沟道区和栅电极之间。
这里,在采用电压输入电压驱动法的情况下,视频信号输入至驱动晶体管6402的栅极,从而使驱动晶体管6402完全导通或截止。也就是说,驱动晶体管6402在线性区中工作,因而,向驱动晶体管6402的栅极施加比电源线6407的电压高的电压。注意,向信号线6405施加大于等于电源线电压和驱动晶体管6402的Vth之和的电压。
在采用模拟灰度级法而不是数字时间灰度级法的情况下,可以通过以不同的方式输入信号而利用与图9中的相同的像素结构。
在采用模拟灰度级法的情况下,向驱动晶体管6402的栅极施加大于等于作为发光元件6404的正向电压和驱动晶体管6402的Vth之和的电压的电压。发光元件6404的正向电压是指用以获得预期亮度的电压,其至少大于正向阈值电压。通过输入视频信号使驱动晶体管6402能够在饱和区工作,由此能够向发光元件6404提供电流。为了使驱动晶体管6402可以在饱和区工作,将电源线6407的电位设为高于驱动晶体管6402的栅极电位。在采用模拟视频信号时,可以根据所述视频信号向发光元件6404馈送电流,并执行模拟灰度级驱动。
注意,像素结构不限于图9所示的结构。例如,图9中的像素可以进一步包括开关、电阻器、电容器、晶体管、或逻辑电路等。
接下来将参考图10A到10C描述发光元件的结构。这里,将采用其中驱动TFT为n沟道TFT的例子描述像素的截面结构。可以按照与实施例1-8中的任何实施例中描述的薄膜晶体管类似的方式制造用于图10A到10C所示的半导体装置的驱动TFT 7011、7021和7001,所述驱动TFT7011、7021和7001是每一都包括氧化物半导体层的发透射薄膜晶体管。
为了提取从所述发光元件发射的光,阳极和阴极的至少其中之一应当是透明的。作为与薄膜晶体管在同一衬底之上形成的发光元件,存在下述结构:其中通过与衬底相反的表面提取光的顶部发射结构、其中通过衬底的表面提取光的底部发射结构、以及其中通过与衬底相反的表面和衬底的表面提取光的双发射结构。可以将所述像素结构应用于具有任意这些发射结构的发光元件。
将参考图10A描述具有底部发射结构的发光元件。
示出了在驱动TFT 7011为n沟道TFT,并且从发光元件7012向第一电极7013一侧发射光的情况下的像素的截面图。在图10A中,在将漏电极层电连接至驱动TFT 7011的透光导电膜7017之上形成发光元件7012的第一电极7013,并在所述第一电极7013之上按顺序叠置EL层7014和第二电极7015。
作为透光导电膜7017,可以采用下述材料的透光导电膜,例如:含有氧化钨的氧化铟、含有氧化钨的氧化铟锌、含有氧化钛的氧化铟、含有氧化钛的氧化铟锡、氧化铟锡、氧化铟锌、或者添加了氧化硅的氧化铟锡。
可以将多种材料中的任意材料用于发光元件的第一电极7013。例如,在将第一电极7013用作阴极的情况下,优选采用例如具有低功函数的材料来形成第一电极7013,所述具有低功函数的材料诸如:碱金属,诸如Li或Cs;碱土金属,诸如Mg、Ca或Sr;含有这些金属中的任意金属的合金(例如,Mg:Ag或者Al:Li);或者,稀土金属,诸如Yb或Er。在图10A中,将第一电极7013的厚度设为能够使光透射(优选为大约5nm到30nm)。例如,将具有20nm的厚度的铝膜用作第一电极7013。
注意,可以叠置透光导电膜和所述铝膜,之后对其进行选择性蚀刻,以形成透光导电膜7017和第一电极7013;在这种情况下,可以采用同一掩模蚀刻透光导电膜7017和第一电极7013,这是优选的。
采用分隔物7019覆盖第一电极7013的周围部分。采用聚酰亚胺、丙烯酸树脂、聚酰胺或环氧树脂等的有机树脂膜,无机绝缘膜,或者有机聚硅氧烷,来形成分隔物7019。尤其优选采用光敏树脂材料形成分隔物7019,使其在第一电极7013之上具有开口,并且将所述开口的侧壁形成为具有连续曲率的倾斜表面。在将光敏树脂材料用于分隔物7019的情况下,可以省略形成抗蚀剂掩模的步骤。
形成于所述第一电极7013和分隔物7019之上的EL层7014可以至少包括发光层,并且其可以被形成为单层或者多个层的叠层。在将EL层7014形成为多个层的叠层时,通过在起着阴极的作用的第一电极7013之上按顺序叠置电子注入层、电子传输层、发光层、空穴传输层和空穴注入层来形成所述EL层7014。注意,并不需要提供这些层中的所有层。
叠置顺序不限于上述叠置顺序。第一电极7013可以用作阳极,并且可以在所述第一电极7013之上按顺序叠置空穴注入层、空穴传输层、发光层、电子传输层和电子注入层。然而,从功耗的立场来看,第一电极7013优选用作阴极,并在所述第一电极7013之上按顺序叠置电子注入层、电子传输层、发光层、空穴传输层和空穴注入层,因为能够抑制驱动电路部分中的电压升高,并且能够降低功耗。
作为形成于所述EL层7014之上的第二电极7015,可以采用各种材料。例如,在将第二电极7015用作阳极的情况下,例如,优选采用诸如ZrN、Ti、W、Ni、Pt或Cr的具有高功函数的材料或者诸如ITO、IZO或ZnO的透光导电材料来形成第二电极7015。此外,在所述第二电极7015之上提供阻挡膜7016,例如,阻挡光的金属或者反射光的金属。在该实施例中,将ITO膜用作第二电极7015,将Ti膜用作阻挡膜7016。
发光元件7012对应于其中包括发光层的EL层7014被夹在第一电极7013和第二电极7015之间的区域。在图10A所示的元件结构中,从发光元件7012向第一电极7013一侧发射光,如箭头所示。
注意,在图10A所示的例子中,采用透光导电膜作为栅电极层,并且将透光的这种膜用于源电极层和漏电极层;因而,从发光元件7012发射的光穿过滤色器层7033和衬底向外发射。
通过液滴释放法(诸如喷墨法)、印刷法、或采用光刻技术的蚀刻法等形成滤色器层7033。
滤色器层7033覆盖有涂覆层7034,并且进一步覆盖有保护绝缘层7035。注意,尽管在图10A中,涂覆层7034具有小的厚度,但是涂覆层7034具有使由于滤色器层7033导致的粗糙平坦化的功能。
形成于保护绝缘层7035、绝缘层7032和绝缘层7031中的抵达漏电极的接触孔的位置设置为与分隔物7019重叠。
接下来,将参考图10B描述具有双发射结构的发光元件。
在图10B中,在将漏电极层电连接至驱动TFT 7021的透光导电膜7027之上形成发光元件7022的第一电极7023,并且在所述第一电极7023之上按顺序叠置EL层7024和第二电极7025。
作为透光导电膜7027,可以采用以下材料的透光导电膜,例如:含有氧化钨的氧化铟、含有氧化钨的氧化铟锌、含有氧化钛的氧化铟、含有氧化钛的氧化铟锡、氧化铟锡、氧化铟锌、或者添加了氧化硅的氧化铟锡。
可以将多种材料中的任意材料用于第一电极7023。例如,在将第一电极7023用作阴极的情况下,优选采用例如具有低功函数的材料来形成第一电极7023,所述具有低功函数的材料诸如:碱金属,诸如Li或Cs;碱土金属,诸如Mg、Ca或Sr;含有这些金属中的任意金属的合金(例如,Mg:Ag或者Al:Li);或者稀土金属,诸如Yb或Er。在该实施例中,将第一电极7023用作阴极,将第一电极7023的厚度设置为使得能够透射光(优选为大约5nm到30nm)。例如,将具有20nm的厚度的铝膜用作第一电极。
注意,可以叠置透光导电膜和所述铝膜,之后对其进行选择性蚀刻,以形成透光导电膜7027和第一电极7023;在这种情况下,可以采用同一掩模蚀刻透光导电膜7027和第一电极7023,这是优选的。
第一电极7023的周围部分覆盖有分隔物7029。采用聚酰亚胺、丙烯酸树脂、聚酰胺、或环氧树脂等的有机树脂膜,无机绝缘膜,或者有机聚硅氧烷,来形成分隔物7029。尤其优选采用光敏树脂材料形成分隔物7029,使其在第一电极7023之上具有开口,并且将所述开口的侧壁形成为具有连续曲率的倾斜表面。在将光敏树脂材料用于分隔物7029的情况下,可以省略形成抗蚀剂掩模的步骤。
形成于所述第一电极7023和分隔物7029之上的EL层7024可以包括发光层,并且可以将其形成为单层或者多个层的叠层。在将EL层7024形成为多个层的叠层时,通过在起着阴极的作用的第一电极7023之上按顺序叠置电子注入层、电子传输层、发光层、空穴传输层和空穴注入层来形成所述EL层7024。注意,并不需要要提供这些层中的所有层。
叠置顺序不限于上述叠置顺序。可以采用第一电极7023作为阳极,并且可以在所述阳极之上按顺序叠置空穴注入层、空穴传输层、发光层、电子传输层和电子注入层。然而,从功耗的立场来看,优选将第一电极7023用作阴极,并在所述阴极之上按顺序叠置电子注入层、电子传输层、发光层、空穴传输层和空穴注入层,因为能够降低功耗。
作为形成于所述EL层7024之上的第二电极7025,可以采用各种材料。例如,在将第二电极7015用作阳极的情况下,优选采用具有高功函数的材料,例如,诸如ITO、IZO或ZnO的透光导电材料,来形成第二电极7025。在该实施例中,将第二电极7026用作阳极,并形成含有氧化硅的ITO膜。
发光元件7022对应于其中包括发光层的EL层7024被夹在第一电极7023和第二电极7025之间的区域。在图10B所示的元件结构中,从发光元件7022既向第二电极7025一侧发光,又向第一电极7023一侧发光,如箭头所示。
注意,在图10B所示的例子中,采用透光导电膜作为栅电极层,并且将这种透光的膜用于源电极层和漏电极层;因而从发光元件7022向第一电极7023一侧发射的光穿过滤色器层7043和衬底向外发射。
通过液滴释放法(诸如喷墨法)、印刷法、或采用光刻技术的蚀刻法等形成滤色器层7043。
滤色器层7043覆盖有涂覆层7044,并且进一步覆盖有保护绝缘层7045。
将形成于保护绝缘层7045、绝缘层7042和绝缘层7042中的抵达漏电极的接触孔的位置设置为与分隔物7029重叠。
注意,在采用具有双发射结构的发光元件,并在两个显示表面执行全色显示时,从第二电极7025一侧发射的光不通过滤色器层7043;因此优选在第二电极7025之上提供设有另一滤色器层的密封衬底。
将参考图10C描述具有顶部发射结构的发光元件。
图10C示出了在驱动TFT 7001为n沟道TFT并且从发光元件7002向第二电极7005一侧发光的情况下的像素的截面图。在图10C中,驱动TFT 7001的漏电极层与第一电极7003相互接触,并且驱动TFT 7001与发光元件7002的第一电极7003相互电连接。在第一电极7003之上按顺序叠置EL层7004和第二电极7005。
可以将多种材料中的任意材料用于发光元件的第一电极7003。例如,在第一电极7003用作阴极的情况下,优选采用例如具有低功函数的材料形成第一电极7003,所述具有低功函数的材料诸如:碱金属,诸如Li或Cs;碱土金属,诸如Mg、Ca或Sr;含有这些金属中的任意金属的合金(例如,Mg:Ag或者Al:Li);或者稀土金属,诸如Yb或Er。
用分隔物7009覆盖第一电极7003的周围部分。采用聚酰亚胺、丙烯酸树脂、聚酰胺或环氧树脂等的有机树脂膜,无机绝缘膜,或者有机聚硅氧烷,来形成分隔物7009。尤其优选采用光敏树脂材料形成分隔物7009,使其在第一电极7003之上具有开口,并且将所述开口的侧壁被形成为具有连续曲率的倾斜表面。在将光敏树脂材料用于分隔物7009的情况下,可以省略形成抗蚀剂掩模的步骤。
形成于所述第一电极7003和分隔物7009之上的EL层7004可以至少包括发光层,并且其可以被形成为单层或者多个层的叠层。在将EL层7004形成为多个层的叠层时,通过在作为阴极的第一电极7003之上按顺序叠置电子注入层、电子传输层、发光层、空穴传输层和空穴注入层来形成所述EL层7004。注意,并不需要提供这些层中的所有层。
叠置顺序不限于上述叠置顺序。在用作阳极的第一电极7003之上按顺序叠置空穴注入层、空穴传输层、发光层、电子传输层和电子注入层。
在图10C中,在其中按顺序叠置Ti膜、铝膜和Ti膜的叠置膜之上,按顺序叠置空穴注入层、空穴传输层、发光层、电子传输层和电子注入层,并在其上形成Mg:Ag合金薄膜和ITO的叠置层。
在驱动TFT 7001为n沟道TFT的情况下,优选在第一电极7003之上按顺序叠置电子注入层、电子传输层、发光层、空穴传输层和空穴注入层,因为能够抑制驱动电路中的电压升高,并且能够降低功耗。
采用透射光的透光导电材料形成第二电极7005,例如可以采用以下材料的透光导电膜:含有氧化钨的氧化铟、含有氧化钨的氧化铟锌、含有氧化钛的氧化铟、含有氧化钛的氧化铟锡、氧化铟锡、氧化铟锌、或者添加了氧化硅的氧化铟锡等。
发光元件7002对应于其中包括发光层的EL层7004被夹在第一电极7003和第二电极7005之间的区域。在图10C所示的元件结构中,从发光元件7002向第二电极7005一侧发射光,如箭头所示。
在图10C中,将驱动TFT 7001的漏电极层通过形成于具有缺陷的绝缘层7051、保护绝缘层7052、平坦化绝缘层7056、平坦化绝缘层7053和绝缘层7055中的接触孔电连接到第一电极7003。对于平坦化绝缘层7036、7046、7053和7056,可以采用树脂材料,诸如聚酰亚胺、丙烯酸树脂、苯并环丁烯、聚酰胺或环氧树脂。作为对这样的树脂材料的代替,可以采用低介电常数材料(低k材料)、基于硅氧烷的树脂、磷硅酸盐玻璃(PSG)、或硼磷硅酸盐玻璃(BPSG)等。注意,可以通过叠置多个由这些材料形成的绝缘膜来形成平坦化绝缘层7036、7046、7053和7056。对形成平坦化绝缘层7036、7046、7053和7056的方法没有特别的限制。根据材料,可以通过诸如溅射法、SOG法、旋涂法、浸涂法、喷涂法或液滴释放法(例如,喷墨法、丝网印刷法或胶版印刷法)的方法,或者通过采用诸如刮刀、辊式涂布机、幕式涂布机、或刮刀涂布机等的工具,来形成平坦化绝缘层7036、7046、7053和7056。
可以提供分隔物7009,以便使第一电极7003和相邻像素的第一电极绝缘。采用聚酰亚胺、丙烯酸树脂、聚酰胺或环氧树脂等的有机树脂膜,无机绝缘膜,或者有机聚硅氧烷,来形成分隔物7009。尤其优选采用光敏树脂材料形成分隔物7009,使其在第一电极7003之上具有开口,并且将所述开口的侧壁形成为具有连续曲率的倾斜表面。在将光敏树脂材料用于分隔物7009的情况下,可以省略形成抗蚀剂掩模的步骤。
在图10C的结构中,在执行全色显示时,例如,将发光元件7002用作发射绿光元件,将相邻发光元件之一用作发射红光的元件,将另一个用作发射蓝光的元件。或者,可以采用四种发光元件制造能够进行全色显示的发光显示装置,所述四种发光元件包括发射白光的元件以及三种发光元件。
在图10C的结构中,可以通过如下的方式制造能够进行全色显示的发光显示装置,即,所布置的多个发光元件中的所有元件均为发射白光的元件,并在所述发光元件7002之上提供具有滤色器等的密封衬底。在形成了呈现诸如白色的单一颜色的材料并且之后使之与滤色器或者颜色转换层相结合时,能够执行全色显示。
可以适当地将实施例1到9中的任何薄膜晶体管用作用于半导体装置的驱动TFT 7001、7011和7021,并且可以采用与实施例1到9中的薄膜晶体管类似的步骤和材料形成驱动TFT 7001、7011和7021。驱动TFT 7001、7011和7021包括处于氧化物半导体层和具有缺陷的绝缘层7051、7031或7041之间的氧过量混合区域。如实施例2中一样,可以提供氧过量氧化物绝缘层代替所述氧过量混合区域。氧过量氧化物绝缘层将产生与氧过量混合区域的作用类似的作用。
由于所述氧过量混合区域以及具有缺陷的绝缘层7031、7041和7051具有与氢或湿气(氢原子或者含有氢原子的化合物(诸如H2O))的高的结合能,并且这些杂质被稳定在所述氧过量混合区域和具有很多缺陷的所述绝缘层中,因而能够使这些杂质从氧化物半导体层扩散到所述氧过量混合区域和所述具有缺陷的绝缘层7031、7041和7051中,由此能够从氧化物半导体层去除这些杂质。此外,所述氧过量混合区域起着针对已经扩散到具有缺陷的绝缘层7031、7041和7051中的杂质的阻挡层的作用,以防止所述杂质再次进入所述氧化物半导体层;因而能够使氧化物半导体层保持低杂质浓度。因此,包括减少了引起变化的诸如氢、湿气、氢氧根或氢化物(又称为氢化合物)的杂质的氧化物半导体层的驱动TFT 7001、7011和7021是具有稳定的电特性的高度可靠的薄膜晶体管。
不必说,也可以执行采用单一颜色发光的显示。例如,可以利用白光发射形成照明系统,或者可以利用单色发光形成区域颜色发光装置。
如必要,可以提供光学膜,诸如偏振膜,包括圆偏振片。
尽管这里描述了有机EL元件作为发光元件,但是作为替代也可以提供无机EL元件作为发光元件。
尽管已经描述了其中将控制发光元件的驱动的薄膜晶体管(驱动TFT)电连接到发光元件的例子,但是也可以采用其中将用于控制电流的TFT连接在驱动TFT和发光元件之间的结构。
该实施例可以适当结合另一实施例实施。
(实施例11)
在该实施例中,将参考图11A和11B描述发光显示面板(又称为发光面板)的外观和截面。图11A是面板的平面图,在所述面板中,利用密封剂将形成于第一衬底之上的薄膜晶体管和发光元件密封于所述第一衬底和第二衬底之间。图11B是沿图11A的H-I线得到的截面图。
提供密封剂4505,以围绕设置在第一衬底4501之上的像素部分4502、信号线驱动电路4503a和4503b、以及扫描线驱动电路4504a和4504b。此外,在像素部分4502、信号线驱动电路4503a和4503b以及扫描线驱动电路4504a和4504b之上提供第二衬底4506。因此,通过第一衬底4501、密封剂4505和第二衬底4506将所述像素部分4502、信号线驱动电路4503a和4503b以及扫描线驱动电路4504a和4504b与填充物4507密封到一起。优选以具有高气密性和低脱气性的覆盖材料或者保护膜(例如,接合膜或者紫外可固化树脂膜)对面板进行封装(密封),从而使所述像素部分4502、信号线驱动电路4503a和4503b以及扫描线驱动电路4504a和4504b不暴露于空气。
形成于第一衬底4501之上的像素部分4502、信号线驱动电路4503a和4503b以及扫描线驱动电路4504a和4504b每一均包括多个薄膜晶体管。作为示例,在图11B中示出了所述像素部分4502中包括的薄膜晶体管4510以及所述信号线驱动电路4503a中包括的薄膜晶体管4509。
可以适当地将实施例1到9中的任何薄膜晶体管用作薄膜晶体管4509和4510,并且可以采用与实施例1到9中的薄膜晶体管类似的步骤和材料形成所述薄膜晶体管4509和4510。薄膜晶体管4509和4510包括处于氧化物半导体层和具有缺陷的绝缘层4542之间的氧过量混合区域(未示出)。与在实施例2中一样,可以提供氧过量氧化物绝缘层代替所述氧过量混合区域。氧过量氧化物绝缘层将产生与氧过量混合区域的作用类似的作用。
由于所述氧过量混合区域以及具有很多缺陷的绝缘层具有与氢或湿气(氢原子或者含有氢原子的化合物(诸如H2O))的高的结合能,并且这些杂质被稳定在所述氧过量混合区域和具有缺陷的绝缘层4542中,因而能够通过热处理使这些杂质从氧化物半导体层扩散到所述氧过量混合区域和所述具有缺陷的绝缘层4542中,由此能够从氧化物半导体层去除这些杂质。此外,所述氧过量混合区域起着针对已经扩散到具有缺陷的绝缘层中的杂质的阻挡层的作用,以防止所述杂质再次进入所述氧化物半导体层;因而能够使氧化物半导体层保持低杂质浓度。因此,包括减少了引起变化的诸如氢、湿气、氢氧根或氢化物的杂质的氧化物半导体层的薄膜晶体管4509和4510是具有稳定的电特性的高度可靠的薄膜晶体管。
注意,用于驱动电路的薄膜晶体管4509具有导电层,所述导电层处于与所述薄膜晶体管中的氧化物半导体层中的沟道形成区域重叠的位置。在该实施例中,所述薄膜晶体管4509和4510为n沟道薄膜晶体管。
导电层4540设置在具有缺陷的绝缘层4542的一部分之上,其与用于驱动电路的薄膜晶体管4509中的氧化物半导体层中的沟道形成区域重叠。在与氧化物半导体层中的沟道形成区域重叠的位置上提供导电层4540,由此能够降低BT测试之前和之后薄膜晶体管4509的阈值电压的变化量。导电层4540的电位可以与薄膜晶体管4509的栅电极层的电位相同或不同。导电层4540还可以作为第二栅电极层。替代地,导电层4540的电位可以是GND或0V,或者导电层4540可以处于浮置状态。
此外,导电层4540还起着阻挡外部电场的作用,即,起着防止外部电场(尤其是防止静电)影响内部(包括薄膜晶体管的电路部分)的作用。导电层4540的阻挡功能能够防止薄膜晶体管的电特性由于诸如静电的外部电场的影响而发生变化。
此外,形成覆盖薄膜晶体管4510的氧化物半导体层的具有缺陷的绝缘层4542。薄膜晶体管4510的源电极层或漏电极层电连接到处于开口中的布线层4550,所述开口形成于设置在所述薄膜晶体管之上的具有缺陷的绝缘层4542和绝缘层4551中。布线层4550被形成为与第一电极4517接触,并通过布线层4550将薄膜晶体管4510电连接到第一电极4517。
可以采用与实施例1中描述的具有缺陷的绝缘层116类似的材料和方法形成所述具有缺陷的绝缘层4542。
在绝缘层4551之上形成滤色器层4545,以使其与发光元件4511的发光区域重叠。
此外,为了降低滤色器层4545的表面粗糙度,以起着平坦化绝缘膜的作用的涂覆层4543覆盖滤色器层4545。
此外,在涂覆层4543之上形成绝缘层4544。可以以与实施例1中描述的保护绝缘层103类似的方式形成绝缘层4544,并且可以通过例如溅射法形成氮化硅膜。
此外,附图标记4511表示发光元件。通过布线层4550将作为被包括在发光元件4511中的像素电极的第一电极4517电连接到薄膜晶体管4510的源电极层或漏电极层。注意,尽管在该实施例中,发光元件4511具有包括第一电极4517、电致发光层4512和第二电极4513的叠层结构,但是发光元件4511的结构不限于此。可以根据例如从发光元件4511提取光的方向适当地改变发光元件4511的结构。
采用有机树脂膜、无机绝缘膜或有机聚硅氧烷形成分隔物4520。尤其优选采用光敏树脂材料形成所述分隔物,使其在第一电极4517之上具有开口,并且将所述开口的侧壁形成为具有连续曲率的倾斜表面。
可以将电致发光层4512形成为单层或多个层的叠层。
为了防止氧、氢、湿气、二氧化碳等进入发光元件4511,可以在第二电极4513和分隔物4520之上形成保护膜。作为所述保护膜,可以形成氮化硅膜、氮氧化硅膜或DLC膜等。
此外,从FPC 4518a和4518b向信号线驱动电路4503a和4503b、扫描线驱动电路4504a和4504b、或者像素部分4502提供各种信号和电位。
采用与发光元件4511中包括的第一电极4517相同的导电膜形成连接端子电极4515。采用与薄膜晶体管4509中包括的源电极层和漏电极层相同的导电膜形成端子电极4516。
连接端子电极4515通过各向异性导电膜4519电连接到FPC4518a中包括的端子。
如果所述第一衬底或第二衬底处于从发光元件4511提取光的方向上,那么其需要具有透光特性。在这种情况下,采用诸如玻璃板、塑料板、聚酯膜或丙烯酸树脂膜的透光材料。
作为填充物4507,可以采用紫外可固化树脂或热固树脂以及诸如氮气或氩气的惰性气体。例如,可以采用聚(氯乙烯)(PVC)、丙烯酸树脂、聚酰亚胺、环氧树脂、硅酮树脂、聚(乙烯缩丁醛)(PVB)、或者具有醋酸乙烯酯的乙烯(EVA)。例如,可以采用氮气作为填充物。
如有必要,可以在发光元件的发光表面上适当地提供光学膜,诸如,偏振片、圆偏振片(包括椭圆偏振片)或延迟片(四分之一波片或二分之一波片)。此外,所述偏振片或圆偏振片可以设有防反射膜。例如,可以执行抗眩光处理,通过所述处理可以通过表面的凸起和凹陷使反射光漫射,由此减少眩光。
可以通过丝网印刷法、喷墨设备或散布设备形成所述密封剂。作为所述密封剂,可以采用含有可见光固化树脂、紫外固化树脂或热固树脂的材料。此外,可以含有填充物。
可以安装在单独制备的衬底之上采用单晶半导体膜或多晶半导体膜形成的驱动电路,作为信号线驱动电路4503a和4503b以及扫描线驱动电路4504a和4504b。替代地,可以只单独形成信号线驱动电路或其部分,或者扫描线驱动电路或其部分,之后将其安装。结构不限于图11A和11B所示的结构。
通过上述步骤能够制造出作为半导体装置的高度可靠的发光显示装置(显示面板)。
该实施例可以适当结合另一实施例实施。
(实施例12)
将参考图8A、8B和8C描述作为半导体装置的一个实施例的液晶显示面板的外观和截面。图8A和8C是其中用密封剂4005将薄膜晶体管4010和4011以及液晶元件4013密封于第一衬底4001和第二衬底4006之间的面板的平面图。图8B是沿图8A或图8C的M-N线得到的截面图。
提供密封剂4005,使之围绕设置在第一衬底4001之上的像素部分4002和扫描线驱动电路4004。在所述像素部分4002和扫描线驱动电路4004之上提供第二衬底4006。因此,通过第一衬底4001、密封剂4005和第二衬底4006将像素部分4002和扫描线驱动电路4004连同液晶层4008一起密封。将在单独制备的衬底之上采用单晶半导体膜或多晶半导体膜形成的信号线驱动电路4003,安装到第一衬底4001之上的不同于密封剂4005围绕的区域的区域中。
注意,对单独形成的驱动电路的连接方法没有特别的限制,可以采用COG法、导线接合法、或TAB法等。图8A示出了通过COG法安装信号线驱动电路4003的例子。图8C示出了通过TAB法安装信号线驱动电路4003的例子。
设置在第一衬底4001之上的像素部分4002和扫描线驱动电路4004包括多个薄膜晶体管。作为示例,图8B示出了像素部分4002中包括的薄膜晶体管4010和扫描线驱动电路4004中包括的薄膜晶体管4011。在薄膜晶体管4010和4011之上设置氧过量氧化物绝缘层4043、具有缺陷的绝缘层4041、保护绝缘层4042和绝缘层4021。
可以适当地将实施例1到9中的任何薄膜晶体管用作薄膜晶体管4010和4011,并且可以采用与实施例1到9中的薄膜晶体管类似的步骤和材料形成所述薄膜晶体管4010和4011。在氧化物半导体层和具有缺陷的绝缘层之间提供氧过量氧化物绝缘层4043。与在实施例1中一样,可以提供氧过量混合区域代替所述氧过量氧化物绝缘层。氧过量混合区域将产生与氧过量氧化物绝缘层的作用类似的作用。
由于氧过量氧化物绝缘层4043和具有缺陷的绝缘层4041具有与氢或湿气(氢原子或者含有氢原子的化合物(诸如H2O))的高的结合能,并且这些杂质被稳定在氧过量氧化物绝缘层4043和具有缺陷的绝缘层4041中,因而能够使这些杂质从氧化物半导体层扩散到所述氧过量氧化物绝缘层4043和具有缺陷的绝缘层4041中,由此能够从氧化物半导体层去除这些杂质。此外,氧过量氧化物绝缘层4043起着针对已经扩散到具有缺陷的绝缘层4041中的杂质的阻挡层的作用,从而防止所述杂质再次进入所述氧化物半导体层;因而能够使所述氧化物半导体层保持低杂质浓度。因此,包括减少了引起变化的诸如氢、湿气、氢氧根或氢化物的杂质的氧化物半导体层的薄膜晶体管4010和4011是具有稳定的电特性的高度可靠的薄膜晶体管。在该实施例中,所述薄膜晶体管4010和4011为n沟道薄膜晶体管。
导电层4040设置在绝缘层4021的一部分之上,其与用于驱动电路的薄膜晶体管4011中的氧化物半导体层中的沟道形成区域重叠。在与氧化物半导体层中的沟道形成区域重叠的位置上提供导电层4040,由此能够降低BT测试之前和之后薄膜晶体管4011的阈值电压的变化量。导电层4040的电位可以与薄膜晶体管4011的栅电极层的电位相同或不同。导电层4040还可以作为第二栅电极层。代替地,导电层4040的电位可以是GND或0V,或者导电层4044可以处于浮置状态。
此外,导电层4040还起着阻挡外部电场的作用,即,起着防止外部电场(尤其是防止静电)影响内部(包括薄膜晶体管的电路部分)的作用。导电层4040的阻挡功能能够防止薄膜晶体管的电特性由于诸如静电的外部电场的影响而发生变化。
液晶元件4013中包含的像素电极层4030电连接到薄膜晶体管4010的源电极层或漏电极层。在第二衬底4006之上提供液晶元件4013的对置电极层4031。像素电极层4030、对置电极层4031和液晶层4008相互重叠的部分对应于液晶元件4013。注意,像素电极层4030和对置电极层4031分别设有起着取向膜的作用的绝缘层4032和绝缘层4033,并且液晶层4008被夹在像素电极层4030和对置电极层4031之间而绝缘层4032和4033插入其间。
注意,可以采用透光衬底作为第一衬底4001和第二衬底4006;可以采用玻璃、陶瓷或塑料。所述塑料可以是玻璃纤维增强塑料(FRP)板、聚氟乙烯(PVF)膜、聚酯膜、或丙烯酸树脂膜。
附图标记4035表示通过对绝缘膜的选择性蚀刻获得的柱形间隔体,提供该柱形间隔体以控制像素电极层4030和对置电极层4031之间的距离(单元间隙)。注意,可以采用球形间隔体。对置电极层4031电连接到在形成薄膜晶体管4010的衬底之上形成的公共电位线。可以采用公共连接部分通过布置在一对衬底之间的导电颗粒使对置电极层4031和公共电位线相互电连接。注意,所述导电颗粒包含在密封剂4005中。
替代地,可以采用呈现蓝相的液晶,对于呈现蓝相的液晶,是不需要取向膜的。蓝相是液晶相之一,其恰好生成于在提高胆甾型液晶的温度的同时使胆甾相变为各向同性相之前。由于蓝相仅在窄的温度范围中生成,因而将含有5wt%或更多的手性试剂的液晶成分用于液晶层4008,以改善所述温度范围。包括呈现蓝相的液晶和手性试剂的液晶成分具有小于等于1毫秒(msec)的短的响应时间,并且是光各向同性的;因此,不需要取向处理,并且视角依赖性低。此外,由于不需要提供取向膜,因此,可以防止摩擦(rubbing)处理摩擦处理导致的静电击穿,并且能够在制造过程中减少液晶显示装置的缺陷和损伤。因而,能够提高液晶显示装置的产率。包括氧化物半导体层的薄膜晶体管尤其具有这样的可能性,即,薄膜晶体管的电特性可能因静电的影响而发生显著变化,并且偏离设计范围。因此,将蓝相液晶材料用于包括具有氧化物半导体层的薄膜晶体管的液晶显示装置是较有效的。
注意,除了透射型液晶显示装置之外,该实施例还可以应用于透反射型液晶显示装置。
尽管在所述的液晶显示装置的例子中,偏振片设置在衬底的外表面(处于观看者一侧)上,并且用于显示元件的着色层和电极层依次设置在衬底的内表面上,但是偏振片也可以设置在衬底的内表面上。偏振片和着色层的叠置层结构不限于该实施例中的结构,可以根据偏振片和着色层的材料或者制造工艺过程的条件适当地设置所述结构。此外,可以在显示部分以外的部分中提供起着黑矩阵的作用的阻光膜。
在薄膜晶体管4011和4010之上与氧化物半导体层接触地叠置氧过量氧化物绝缘层4043和具有缺陷的绝缘层4041。可以采用与实施例2中描述的氧过量氧化物绝缘层139类似的材料和方法形成氧过量氧化物绝缘层4043。可以采用与实施例1中描述的具有缺陷的绝缘层116类似的材料和方法形成具有缺陷的绝缘层4041。
此外,在具有缺陷的绝缘层4041上形成与之接触的保护绝缘层4042。可以以与实施例1中描述的保护绝缘层103类似的方式形成保护绝缘层4042,并且可以采用例如氮化硅膜。此外,为了降低薄膜晶体管的表面粗糙度,以起着平坦化绝缘膜的作用的绝缘层4021覆盖保护绝缘层4042。
形成绝缘层4021作为平坦化绝缘膜。可以将诸如聚酰亚胺、丙烯酸树脂、苯并环丁烯、聚酰胺或环氧树脂的耐热有机材料用于绝缘层4021。作为对这样的有机材料的代替,可以采用低介电常数材料(低k材料)、基于硅氧烷的树脂、磷硅酸盐玻璃(PSG)、或硼磷硅酸盐玻璃(BPSG)等。注意,可以通过叠置由这些材料形成的多个绝缘膜来形成绝缘层4021。
对绝缘层4021的形成方法没有特别限制。根据材料,可以通过诸如溅射法、SOG法、旋涂法、浸涂法、喷涂法或液滴释放法(例如,喷墨法、丝网印刷法或胶版印刷法)的方法,或者通过采用诸如刮刀、辊式涂布机、幕式涂布机、或刮刀涂布机等的工具,来形成绝缘层4021。在绝缘层4021的烘焙步骤和半导体层的退火步骤结合时,能够有效率地制造半导体装置。
可以采用透光导电材料来形成像素电极层4030和对置电极层4031,例如,含有氧化钨的氧化铟、含有氧化钨的氧化铟锌、含有氧化钛的氧化铟、含有氧化钛的氧化铟锡、氧化铟锡(下文称为ITO)、氧化铟锌、或者添加了氧化硅的氧化铟锡。
可以将含有导电高分子(又称为导电聚合物)的导电成分用于像素电极层4030和对置电极层4031。采用该导电成分形成的像素电极优选具有10000Ω/方或更低的薄层电阻,并且在550nm的波长处具有70%或更高的透光率。此外,该导电成分中包含的导电高分子的电阻率优选为0.1Ω·cm或更低。
可以采用所谓的π-电子共轭导电聚合物作为所述导电高分子。例子包括聚苯胺及其衍生物、聚吡咯及其衍生物、聚噻吩及其衍生物、以及这些材料中的两种或更多种的共聚物。
此外,从FPC 4018向单独形成的信号线驱动电路4003,向扫描线驱动电路4004,或向像素部分4002,提供各种信号和电位。
采用与液晶元件4013中包含的像素电极层4030相同的导电膜形成连接端子电极4015。采用与薄膜晶体管4010和4011中包含的源电极层和漏电极层相同的导电膜形成端子电极4016。
连接端子电极4015通过各向异性导电膜4019电连接到FPC 4018中包括的端子。
注意,图8A、8B和8C示出了单独形成信号线驱动电路4003并将其安装在第一衬底4001上的例子;但是该实施例并不限于该结构。可以单独形成扫描线驱动电路,之后对其进行安装,或者可以只单独形成信号线驱动电路的一部分或者扫描线驱动电路的一部分,之后对其进行安装。
适当地提供黑矩阵(阻光层)、诸如偏振构件的光学构件(光学衬底)、延迟构件、或者防反射构件等。例如,可以通过采用偏振基板和延迟基板获得圆偏振。此外,可以采用背光、或侧光等作为光源。
在有源矩阵液晶显示装置中,驱动按照矩阵布置的像素电极,以在屏幕上形成显示图案。具体地,在选定的像素电极和对应于所述像素电极的对置电极之间施加电压,从而对设置于所述像素电极和所述对置电极之间的液晶层进行光学调制,观看者将该光学调制辨识成显示图案。
在显示运动图像时,液晶显示装置具有如下的问题:液晶分子的长响应时间导致残像或者运动图像的模糊。为了改善液晶显示装置的运动图像特性,采用被称为黑色插入的驱动方法,在所述方法中,每隔一个帧周期在整个屏幕上显示黑色。
此外,可以采用被称为双帧速率驱动(double-frame rate driving)的驱动方法,其中,将垂直同步频率设为高达通常的垂直同步频率的1.5倍或更高,或者2倍或更高,以提高响应速度。
进一步替代地,为了改善液晶显示装置的运动图像特性,可以采用这样的驱动方法,即,采用多个LED(发光二极管)或多个EL光源形成作为背光的面光源,并在一个帧周期中以脉冲的方式独立驱动所述面光源的每一光源。可以采用三种或更多种LED或者可以采用发射白光的LED作为所述面光源。由于能够独立地控制多个LED,因而能够使所述LED发光的定时与对液晶层进行光学调制的定时同步。在该驱动方法中,可以使部分地所述LED关断;因此能够获得降低功耗的效果,尤其是在显示具有大的黑色部分的图像的情况下。
与常规液晶显示装置相比,通过结合这些驱动方法,能够改善液晶显示装置的显示特性,诸如运动图像特性。
由于薄膜晶体管易于因静电等损坏,因而优选在与像素部分和驱动电路同一衬底之上提供保护电路。优选采用包括氧化物半导体层的非线性元件形成所述保护电路。例如,在像素部分和扫描线输入端之间以及在像素部分和信号线输入端之间提供保护电路。在该实施例中,提供多个保护电路,以防止像素晶体管等的损坏,所述损坏可能是在由静电等导致的浪涌电压施加到扫描线、信号线和电容器总线上时引起的。形成保护电路以便当浪涌电压施加到所述保护电路上时向公共布线释放电荷。此外,所述保护电路包括相互平行布置的非线性元件,扫描线位于其间。所述非线性元件是诸如二极管的二端元件或者是诸如晶体管的三端元件。例如,可以以与像素部分中的薄膜晶体管相同的步骤形成所述非线性元件。例如,可以通过将所述非线性元件的栅极端子连接至其漏极端子获得与二极管的类似的特性。
对于液晶显示模块,可以采用扭转向列(TN)模式、面内切换(IPS)模式、弥散场切换(fringe field switching,FFS)模式、轴对称取向微单元(ASM)模式、光学补偿双折射(OCB)模式、铁电液晶(FLC)模式、或反铁电液晶(AFLC)模式等。
对本说明书中公开的半导体装置没有特别的限制,可以采用包括TN液晶、OCB液晶、STN液晶、VA液晶、ECB液晶、GH液晶、聚合物分散液晶、或盘状液晶等的液晶显示装置。尤其是,优选采用常黑液晶面板,例如,采用垂直取向(VA)模式的透射型液晶显示装置。作为所述垂直取向模式,给出了一些例子。例如,可以采用多畴垂直取向(MVA)模式、图案化垂直取向(PVA)模式和ASV模式。
此外,还可以将该实施例应用于VA液晶显示装置。液晶显示装置的VA模式是一种控制液晶显示面板的液晶分子的取向的模式。在VA液晶显示装置中,在不施加电压时,液晶分子沿相对于面板表面的垂直方向取向。此外,可以采用一种被称为多畴或多畴设计的方法,通过所述方法将像素划分成一些区域(子像素),液晶分子在其相应的区域中沿不同的方向取向。
该实施例可以适当结合另一实施例实施。
(实施例13)
在该实施例中,将描述作为本发明的实施例的半导体装置的电子纸的例子。
图12示出了一种有源矩阵电子纸作为应用了本发明实施例的半导体装置的例子。可以适当地将实施例1到9中的任何薄膜晶体管用作薄膜晶体管581,并且可以采用与实施例1到9中的薄膜晶体管类似的步骤和材料形成所述薄膜晶体管581。薄膜晶体管581包括处于氧化物半导体层和具有缺陷的绝缘层583之间的氧过量混合区域。与在实施例2中一样,可以提供氧过量氧化物绝缘层代替所述氧过量混合区域。氧过量氧化物绝缘层将产生与氧过量混合区域的作用类似的作用。
由于所述氧过量混合区域和具有缺陷的绝缘层583具有与氢或湿气(氢原子或者含有氢原子的化合物(诸如H2O))的高的结合能,并且这些杂质在所述氧过量混合区域和具有很多缺陷的绝缘层中稳定,因而能够使这些杂质从氧化物半导体层扩散到所述氧过量混合区域和所述具有缺陷的绝缘层583中,由此能够从氧化物半导体层去除这些杂质。此外,所述氧过量混合区域起着针对已经扩散到具有缺陷的绝缘层583中的杂质的阻挡层的作用,以防止所述杂质再次进入所述氧化物半导体层;因而能够使氧化物半导体层保持低杂质浓度。因此,包括减少了引起变化的诸如氢、湿气、氢氧根或氢化物(又称为氢化合物)的杂质的氧化物半导体层的薄膜晶体管581是具有稳定的电特性的高度可靠的薄膜晶体管。
图12的电子纸是采用了扭转球显示系统的显示装置的例子。扭转球显示系统是指这样一种方法,其中,使每一着有黑色和白色的球状颗粒布置在作为显示元件中采用的电极层的第一电极层和第二电极层之间,并在所述第一电极层和第二电极层之间生成电位差,以控制球状颗粒的取向,由此执行显示。
设置于衬底580之上的薄膜晶体管581为底部栅极型薄膜晶体管。薄膜晶体管581的源电极层或漏电极层与处于形成于具有缺陷的绝缘层583、保护绝缘层584和绝缘层585中的开口中的第一电极层587接触并与其电连接。
在形成于衬底596上的第一电极层587和第二电极层588之间提供球状颗粒,每一球状颗粒均具有黑区590a、白区590b和围绕所述区域的填充了液体的腔594。采用诸如树脂的填充物595填充围绕所述球状颗粒的空间(参见图12)。在该实施例中,第一电极层587对应于像素电极,处于对置衬底596上的第二电极层588对应于公共电极。
此外,可以采用电泳元件代替扭转球。采用具有大约10μm到200μm的直径的微囊,在所述微囊中密封了透明液体、带正电的白色微颗粒和带负电的黑色微颗粒。在设置于第一电极层和第二电极层之间的微囊中,在通过第一电极层和第二电极层施加电场时,所述白色微颗粒和黑色微颗粒移动到彼此相反的一侧,因而能够显示白色或黑色。采用该原理的显示元件为电泳显示元件,其一般被称为电子纸。所述电泳显示元件具有比液晶显示元件高的反射率,因而不需要辅助光,功耗低,并且能够在昏暗环境下识别出显示部分。此外,即使在不向显示部分提供功率时,也能够保持已经显示过一次的图像。因此,即使在具有显示功能的半导体装置(可以将其简称为显示装置或者称为设有显示装置的半导体装置)与无线电波源存在一定距离时,也能够存储所显示的图像。
通过上述步骤能够制造出作为半导体装置的高度可靠的电子纸。
该实施例可以适当结合另一实施例实施。
(实施例14)
可以将本说明书中公开的半导体装置应用于各种电子装置(包括游戏机)。这样的电子装置的例子为电视装置(又被称为电视或电视接收机)、计算机监视器等、诸如数字照相机或数字视频摄像机的相机、数字相框、移动电话手持机(又称为移动电话或移动电话装置)、便携式游戏控制台、便携式信息终端、音频重放装置、诸如弹球机的大型游戏机等。
图13A示出了蜂窝电话1600。蜂窝电话1600包括结合了显示部分1602的外壳1601、操作按钮1603a和1603b、外部连接端口1604、扬声器1605、和麦克风1606。
可以通过用手指等触摸显示部分1602,向图13A所示的蜂窝电话1600输入信息。此外,可以通过用手指等触摸显示部分1602执行诸如打电话和文本操作的操作。
显示部分1602主要有三种屏幕模式。第一种模式是主要用于显示图像的显示模式。第二种模式是主要用于输入诸如文本的数据的输入模式。第三种模式是结合了显示模式和输入模式这两种模式的显示及输入模式。
例如,在拨打电话或者文本操作的情况下,使显示部分1602处于主要用于输入文本的文本输入模式,并且能够输入显示于屏幕上的字符。在这种情况下,优选在显示部分1602的屏幕的几乎整个面积上显示键盘或数字按钮。
当在蜂窝电话1600内部提供包括诸如陀螺仪或加速度传感器的用于检测倾斜的传感器的检测装置时,可以通过检测蜂窝电话1600的方向(蜂窝电话1600是水平放置还是竖直放置以用于横向模式或竖向模式)而自动切换显示部分1602的屏幕上的显示。
此外,通过触摸显示部分1602或者操作外壳1601的操作按钮1603切换屏幕模式。替代地,可以根据在显示部分1602上显示的图像的种类切换屏幕模式。例如,当显示部分上显示的图像的信号为运动图像数据时,将屏幕模式切换至显示模式。当信号为文本数据时,将屏幕模式切换至输入模式。
此外,在输入模式中,通过显示部分1602中的光传感器检测信号,并且如果某一时间段中未执行通过触摸显示部分1602的输入,那么可以控制屏幕模式从输入模式切换至显示模式。
显示部分1602还可以作为图像传感器。例如,通过以手掌或手指触摸显示部分1602而提取掌纹或指纹等的图像,由此能够执行个人验证。此外,当在显示部分中提供发射近红外光的背光或感测光源时,可以取得手指静脉或手掌静脉等的图像。
可以将上述实施例中描述的任何半导体装置应用于显示部分1602。例如,可以将上面实施例中描述的多个薄膜晶体管布置为像素中的开关元件。
图13B示出了蜂窝电话的另一个例子。诸如图13B所示的便携式信息终端可以具有多种功能。例如,除了电话功能之外,便携式信息终端还可以通过结合计算机而具有处理多种数据的功能。
图13B所示的便携式信息终端包括外壳1800和外壳1801。外壳1800包括显示面板1802、扬声器1803、麦克风1804、指向装置1806、相机镜头1807、外部连接端子1808等。外壳1801包括键盘1810、外部储存器插槽1811等。此外,在外壳1801中结合有天线。
此外,显示面板1802起着触摸屏的作用。在图13B中通过虚线表示所显示的多个操作键1805。
此外,除了上述结构以外,还可以结合无接触IC芯片或小型存储装置等。
可以将上面实施例中描述的任何半导体装置用于显示面板1802,并根据应用模式适当地改变显示的取向。此外,相机镜头1807设置在与显示部分1802相同的平面中;因此,能够将所述便携式信息终端用于视频电话通话。扬声器1803和麦克风1804可以用于视频电话通话、记录和播放声音等,而不限于语音通话。此外,图13B中展开的外壳1800和1801能够产生滑动,从而使一个叠在另一个上;因此,能够减小所述便携式信息终端的尺寸,使得所述便携式信息终端适于携带。
可以将外部连接端子1808连接至AC适配器以及诸如USB线缆的多种类型的线缆,从而能够进行充电以及与个人计算机的数据通信等。此外,可以利用插入到外部储存器插槽1811中的存储介质存储并移动大量的数据。
除了上面描述的功能之外,所述便携式信息终端还可以具有红外通信功能、电视接收机功能等。
图14A示出了电视装置9600。在电视装置9600中,将显示部分9603结合到外壳9601中。显示部分9603能够显示图像。这里,通过架9605支撑外壳9601。
可以采用外壳9601的操作开关或者单独的遥控器9610操作电视装置9600。可以采用遥控器9610的操作键9609切换频道,控制音量,由此能够控制在显示部分9603上显示的图像。此外,遥控器9610可以设有显示部分9607,以显示遥控器9610输出的数据。
注意,电视装置9600设有接收器、调制调解器等。利用接收器,能够接收到一般的TV广播。此外,在通过调制调解器将显示装置以有线或无线的方式连接至通信网络时,能够执行单向(从发送器到接收器)或双向(例如,在发送器和接收器之间或者在接收器之间)信息通信。
可以将上面实施例中描述的任何半导体装置应用于显示部分9603。例如,可以将上面实施例中描述的多个薄膜晶体管布置为像素中的开关元件。
图14B示出了数字相框9700。例如,在数字相框9700中,在外壳9701中结合了显示部分9703。显示部分9703能够显示各种图像。例如,显示部分9703能够显示用数字照相机等拍摄的图像数据,并且起到向普通相框那样的功能。
可以将上面实施例中描述的任何半导体装置应用于显示部分9703。例如,可以将上面实施例中描述的多个薄膜晶体管布置为像素中的开关元件。
注意,数字相框9700设有操作部分、外部连接端子(USB端子、可连接至诸如USB线缆的各种线缆的端子)、存储介质插入部分等。尽管可以在与显示部分相同的表面上提供这些部件,但是出于设计美学的考虑,优选将它们设置在侧表面或后表面上。例如,将存储用数字照相机拍摄的图像数据的存储介质插入到数字相框的存储介质插入部分中,并加载数据,由此能够在显示部分9703上显示图像。
可以将数字相框9700配置成无线地发送和接收数据。可以通过无线通信加载期望的图像数据以进行显示。
图15示出了一种便携式游戏控制台,其包括两个壳体,壳体9881和壳体9891,利用接合部分9893将它们接合到一起,从而使得所述便携式游戏控制台能够开合。分别在壳体9881和壳体9891中结合了显示部分9882和显示部分9883。
可以将上面实施例中描述的任何半导体装置应用于显示部分9883。例如,可以将上面实施例中描述的多个薄膜晶体管布置为像素中的开关元件。
此外,图15所示的便携式游戏控制台设有扬声器部分9884、存储介质插入部分9886、LED灯9890以及输入机构(操作键9885、连接端子9887、传感器9888(具有测量力、位移、位置、速度、加速度、角速度、旋转数、距离、光、液体、磁、温度、化学物质、声音、时间、硬度、电场、电流、电压、电功率、辐射线、流速、湿度、梯度、振动、味道或红外线的功能)以及麦克风9889)等。不必说,所述便携式游戏控制台的结构不限于上述结构,并且可以采用至少设有本说明书中公开的薄膜晶体管的其他结构。所述便携式游戏控制台可以适当地包括额外的附件。图15所示的便携式游戏控制台具有读取存储介质中存储的程序或数据,以将其显示在显示部分上的功能,以及通过无线通信与另一便携式游戏控制台共享数据的功能。注意,图15所示的便携式游戏控制台的功能不限于上文所述的功能,所述便携式游戏控制台可以具有各种各样的功能。
图17示出了作为根据任何上述实施例形成的半导体装置的例子的发光装置用作室中照明装置3001的例子。由于本说明书中描述的发光装置可以具有大面积,因而能够将所述发光装置用作具有大的发射面积的照明装置。此外,还可以将上面实施例中描述的任何发光装置用作台灯3002。注意,所述照明设备在其范畴中包括顶灯、壁灯、交通工具内部照明灯、紧急出口等等。
如上所述,可以将在实施例1到9中的任何一个中描述的半导体装置应用于上文所述的各种电子装置的显示面板,因而能够提供高度可靠的电子器具。
(实施例15)
可以将本说明书中公开的半导体装置应用于电子纸。可以将电子纸用于所有领域中的用于显示信息的电子装置。例如,可以将电子纸应用于电子书阅读器(e-book阅读器)、海报、诸如列车的交通工具中的广告、或者诸如信用卡的各种卡片的显示。图16示出了电子装置的例子。
图16示出了电子书阅读器2700。例如,电子书阅读器2700包括两个壳体,即壳体2701和壳体2703。采用铰接件2711将壳体2701和壳体2703结合起来,从而使电子书阅读器2700能够沿铰接件2711开启和闭合。利用这样的结构,能够像纸质书那样操作电子书阅读器2700。
显示部分2705和显示部分2707分别结合在壳体2701和壳体2703中。显示部分2705和显示部分2707可以显示一个图像或者不同图像。在显示部分2705和显示部分2707显示不同图像的情况下,例如,右侧的显示部分(图16中的显示部分2705)可以显示文本,左侧的显示部分(图16中的显示部分2707)可以显示图像。
图16示出了壳体2701设有操作部分等的例子。例如,壳体2701设有电源开关2721、操作键2723、扬声器2725等。可以采用操作键2723翻页。注意,可以在与壳体的显示部分相同的表面上提供键盘、指向装置等。此外,可以在壳体的后表面或者侧表面上设置外部连接端子(耳机端子、USB端子、可连接至诸如AC适配器或USB线缆的各种线缆的端子)、存储介质插入部分等。此外,电子书阅读器2700可以具有电子词典的功能。
可以将电子书阅读器2700配置成无线地收发数据。通过无线通信能够从电子书服务器购买并下载想要的书的数据等。
该实施例可以适当结合另一实施例实施。
本申请以2009年10月30日在日本专利局提交的日本专利申请No.2009-249876为基础,通过引入的方式将其全部内容并入在此。

Claims (21)

1.一种半导体装置,包括:
晶体管,所述晶体管包括栅电极层、栅极绝缘层、氧化物半导体层、源电极层和漏电极层;
具有缺陷的绝缘层;以及
氧过量氧化物绝缘层,处于所述氧化物半导体层和所述具有缺陷的绝缘层之间,
其中,所述氧过量氧化物绝缘层与所述氧化物半导体层的一部分接触,
其中,所述氧过量氧化物绝缘层与所述具有缺陷的绝缘层接触,并且
其中,从所述氧化物半导体层扩散的杂质被包含于所述具有缺陷的绝缘层中。
2.根据权利要求1所述的半导体装置,
其中,所述具有缺陷的绝缘层被配置来结合从所述氧化物半导体层扩散的杂质并使其稳定。
3.根据权利要求2所述的半导体装置,
其中,所述杂质包括氢、湿气、氢氧根和氢化物中的至少一种。
4.根据权利要求1所述的半导体装置,
其中,所述氧过量氧化物绝缘层被配置来结合从所述氧化物半导体层扩散的杂质并使其稳定。
5.根据权利要求4所述的半导体装置,
其中,所述杂质包括氢、湿气、氢氧根和氢化物中的至少一种。
6.根据权利要求1所述的半导体装置,
其中,所述氧过量氧化物绝缘层的厚度为0.1nm到30nm。
7.根据权利要求1所述的半导体装置,
其中,所述氧过量氧化物绝缘层是含有SiO2+x的氧化硅层,并且
其中,x大于等于0且小于3。
8.一种半导体装置,包括:
晶体管,所述晶体管包括栅电极层、栅极绝缘层、氧化物半导体层、源电极层和漏电极层;以及
具有缺陷的绝缘层,
其中,在所述氧化物半导体层和所述具有缺陷的绝缘层之间的界面处提供氧过量混合区域,
其中,所述具有缺陷的绝缘层含有硅,并且
其中,所述氧过量混合区域含有氧、硅以及所述氧化物半导体层中含有的金属元素中的至少一种。
9.根据权利要求8所述的半导体装置,
其中,所述具有缺陷的绝缘层被配置来结合从所述氧化物半导体层扩散的杂质并使其稳定。
10.根据权利要求9所述的半导体装置,
其中,所述杂质包括氢、湿气、氢氧根和氢化物中的至少一种。
11.根据权利要求8所述的半导体装置,
其中,所述氧过量混合区域被配置来结合从所述氧化物半导体层扩散的杂质并使其稳定。
12.根据权利要求11所述的半导体装置,
其中,所述杂质包括氢、湿气、氢氧根和氢化物中的至少一种。
13.根据权利要求8所述的半导体装置,还包括覆盖所述具有缺陷的绝缘层的保护绝缘层。
14.一种半导体装置的制造方法,包括以下步骤:
在衬底之上形成栅电极层;
在所述栅电极层之上形成栅极绝缘层;
将所述衬底放置到处于降低的压力下的处理室中;
在去除所述处理室中残余的湿气的同时引入去除了氢和湿气的溅射气体,来在所述栅极绝缘层之上形成氧化物半导体层;
在所述氧化物半导体层之上形成源电极层和漏电极层;
在所述源电极层、漏电极层和氧化物半导体层之上形成氧过量氧化物绝缘层;
通过溅射法在所述氧过量氧化物绝缘层之上形成具有缺陷的绝缘层;以及
对所述衬底加热,以使所述氧化物半导体层中包含的杂质移动通过所述氧过量氧化物绝缘层,并扩散到所述具有缺陷的绝缘层中。
15.根据权利要求14所述的半导体装置的制造方法,
其中,所述杂质包括氢、湿气、氢氧根和氢化物中的至少一种。
16.根据权利要求14所述的半导体装置的制造方法,
其中,采用低温泵对在其中形成所述氧过量氧化物绝缘层和所述具有缺陷的绝缘层的处理室进行抽空,以去除残余湿气。
17.根据权利要求14所述的半导体装置的制造方法,还包括:
在所述具有缺陷的绝缘层之上形成保护绝缘层。
18.一种半导体装置的制造方法,包括以下步骤:
在衬底之上形成栅电极层;
在所述栅电极层之上形成栅极绝缘层;
将所述衬底放置到处于降低的压力下的处理室中;
在去除所述处理室中残余的湿气的同时引入去除了氢和湿气的溅射气体,以在所述栅极绝缘层之上形成氧化物半导体层;
在所述氧化物半导体层之上形成源电极层和漏电极层;
通过溅射法在所述氧化物半导体层之上形成具有缺陷的绝缘层,由此形成设置在所述氧化物半导体层和所述具有缺陷的绝缘层之间的界面处的氧过量混合区域;以及
对所述衬底加热,以使所述氧化物半导体层中包含的杂质移动通过所述氧过量混合区域,并扩散到所述具有缺陷的绝缘层中。
19.根据权利要求18所述的半导体装置的制造方法,
其中,所述杂质包括氢、湿气、氢氧根和氢化物中的至少一种。
20.根据权利要求18所述的半导体装置的制造方法,
其中,采用低温泵对在其中形成所述具有缺陷的绝缘层的处理室进行抽空,以去除残余湿气。
21.根据权利要求18所述的半导体装置的制造方法,还包括以下步骤:
在所述具有缺陷的绝缘层之上形成保护绝缘层。
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Families Citing this family (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101342343B1 (ko) * 2009-09-24 2013-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 소자의 제작 방법
WO2011043206A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105304502B (zh) * 2010-03-26 2018-07-03 株式会社半导体能源研究所 半导体装置的制造方法
US8895375B2 (en) 2010-06-01 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor and method for manufacturing the same
WO2011158703A1 (en) * 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101350751B1 (ko) 2010-07-01 2014-01-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치의 구동 방법
CN107195686B (zh) 2010-07-02 2021-02-09 株式会社半导体能源研究所 半导体装置
US8519387B2 (en) 2010-07-26 2013-08-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing
US8883555B2 (en) 2010-08-25 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Electronic device, manufacturing method of electronic device, and sputtering target
CN103270601B (zh) * 2010-12-20 2016-02-24 夏普株式会社 半导体装置和显示装置
TWI521612B (zh) * 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
AT12749U1 (de) 2011-04-01 2012-10-15 Austria Tech & System Tech Leiterplattenelement mit wenigstens einer led
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
JP5827045B2 (ja) * 2011-06-29 2015-12-02 株式会社ジャパンディスプレイ 半導体装置の製造方法
JP4982619B1 (ja) 2011-07-29 2012-07-25 富士フイルム株式会社 半導体素子の製造方法及び電界効果型トランジスタの製造方法
KR101920712B1 (ko) * 2011-08-26 2018-11-22 삼성전자주식회사 튜너블 배리어를 구비한 그래핀 스위칭 소자
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
KR20140075701A (ko) 2011-09-07 2014-06-19 에프톤 케미칼 코포레이션 에어본 엔진 첨가제 전달 시스템
WO2013054823A1 (en) * 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI567985B (zh) 2011-10-21 2017-01-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6125211B2 (ja) * 2011-11-25 2017-05-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102100425B1 (ko) * 2011-12-27 2020-04-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP5917385B2 (ja) * 2011-12-27 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI562361B (en) * 2012-02-02 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device
US9735280B2 (en) 2012-03-02 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and method for forming oxide film
KR102069158B1 (ko) * 2012-05-10 2020-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 배선의 형성 방법, 반도체 장치, 및 반도체 장치의 제작 방법
KR102099445B1 (ko) 2012-06-29 2020-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20150029000A (ko) * 2012-06-29 2015-03-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102080696B1 (ko) * 2012-06-29 2020-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102343715B1 (ko) * 2012-07-20 2021-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
US9018624B2 (en) 2012-09-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
JP2014074908A (ja) * 2012-09-13 2014-04-24 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
CN103066017A (zh) * 2012-12-28 2013-04-24 北京京东方光电科技有限公司 一种阵列基板的制备方法
CN103915508B (zh) * 2013-01-17 2017-05-17 上海天马微电子有限公司 一种底栅结构的氧化物薄膜晶体管及其制作方法
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
CN103117224A (zh) * 2013-01-21 2013-05-22 京东方科技集团股份有限公司 一种薄膜晶体管和阵列基板的制作方法
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
WO2014149682A1 (en) * 2013-03-19 2014-09-25 Applied Materials, Inc. Multilayer passivation or etch stop tft
DE112014004956B3 (de) 2013-05-21 2023-03-09 Semiconductor Energy Laboratory Co., Ltd. Licht emittierende Vorrichtung und Kamera
DE102014111140B4 (de) * 2014-08-05 2019-08-14 Infineon Technologies Austria Ag Halbleitervorrichtung mit Feldeffektstrukturen mit verschiedenen Gatematerialien und Verfahren zur Herstellung davon
JP6598436B2 (ja) * 2014-08-08 2019-10-30 キヤノン株式会社 光電変換装置、撮像システム、及び光電変換装置の製造方法
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9704704B2 (en) * 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
KR20230058538A (ko) * 2014-11-28 2023-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 모듈, 및 전자 기기
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
WO2017081579A1 (en) 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6851814B2 (ja) 2015-12-29 2021-03-31 株式会社半導体エネルギー研究所 トランジスタ
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10205008B2 (en) 2016-08-03 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US10629473B2 (en) * 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
KR102593485B1 (ko) * 2016-12-02 2023-10-24 삼성디스플레이 주식회사 표시 장치
US10692994B2 (en) 2016-12-23 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
JP2017108161A (ja) * 2017-02-20 2017-06-15 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の製造方法
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
JP6782211B2 (ja) * 2017-09-08 2020-11-11 株式会社東芝 透明電極、それを用いた素子、および素子の製造方法
CN107664889B (zh) * 2017-09-14 2020-05-22 深圳市华星光电半导体显示技术有限公司 一种tft器件及液晶显示面板的静电保护电路
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11211461B2 (en) * 2018-12-28 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
KR102599124B1 (ko) * 2019-09-03 2023-11-07 한국전자통신연구원 메모리 소자
KR20210086342A (ko) 2019-12-31 2021-07-08 엘지디스플레이 주식회사 산화물 반도체 패턴을 포함하는 디스플레이 장치
CN111403425B (zh) * 2020-03-31 2023-04-14 成都京东方显示科技有限公司 阵列基板及其制作方法、显示面板
TWI751867B (zh) * 2020-12-29 2022-01-01 李學能 半導體裝置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007115808A (ja) * 2005-10-19 2007-05-10 Toppan Printing Co Ltd トランジスタ
JP2008060419A (ja) * 2006-08-31 2008-03-13 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法

Family Cites Families (236)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US704190A (en) * 1902-04-15 1902-07-08 Thomas Huberdeau Rail-joint.
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater InGaZn↓4O↓7で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
DE69107101T2 (de) 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US5210050A (en) 1990-10-15 1993-05-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a semiconductor film
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH05331619A (ja) 1992-05-29 1993-12-14 Matsushita Electric Ind Co Ltd 薄膜作製方法および薄膜作製装置
JPH0685173A (ja) * 1992-07-17 1994-03-25 Toshiba Corp 半導体集積回路用キャパシタ
JP2900229B2 (ja) * 1994-12-27 1999-06-02 株式会社半導体エネルギー研究所 半導体装置およびその作製方法および電気光学装置
JPH08298260A (ja) * 1995-02-28 1996-11-12 Hitachi Ltd 誘電体及びその製造方法並びに半導体装置
TW302525B (zh) 1995-02-28 1997-04-11 Hitachi Ltd
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとpn接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP2780673B2 (ja) 1995-06-13 1998-07-30 日本電気株式会社 アクティブマトリクス型液晶表示装置およびその製造方法
EP0820644B1 (en) * 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JPH0990331A (ja) * 1995-09-26 1997-04-04 Toshiba Corp 液晶表示装置
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH11274504A (ja) 1998-03-20 1999-10-08 Advanced Display Inc Tftおよびその製法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Hoya株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4246298B2 (ja) 1998-09-30 2009-04-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 液晶ディスプレイパネルの製造方法
US7141821B1 (en) 1998-11-10 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity gradient in the impurity regions and method of manufacture
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP4678933B2 (ja) 2000-11-07 2011-04-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3501793B2 (ja) 2001-05-16 2004-03-02 Nec液晶テクノロジー株式会社 薄膜トランジスタ及びその製造方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4016178B2 (ja) 2001-11-06 2007-12-05 ソニー株式会社 表示装置及び反射防止用基体
KR100415617B1 (ko) * 2001-12-06 2004-01-24 엘지.필립스 엘시디 주식회사 에천트와 이를 이용한 금속배선 제조방법 및박막트랜지스터의 제조방법
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 LnCuO(S,Se,Te)単結晶薄膜の製造方法
JP2003264148A (ja) * 2002-03-07 2003-09-19 Nec Corp 薄膜製造方法、半導体デバイス製造方法、非晶質半導体薄膜、絶縁体薄膜、及び半導体装置
CN1445821A (zh) * 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
CN1678961B (zh) 2002-08-22 2010-05-05 大金工业株式会社 剥离液
US7605023B2 (en) 2002-08-29 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for a semiconductor device and heat treatment method therefor
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP3807550B2 (ja) * 2002-10-21 2006-08-09 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
US20040099926A1 (en) 2002-11-22 2004-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and light-emitting device, and methods of manufacturing the same
JP3878545B2 (ja) * 2002-12-13 2007-02-07 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US20040112735A1 (en) * 2002-12-17 2004-06-17 Applied Materials, Inc. Pulsed magnetron for sputter deposition
KR100528326B1 (ko) * 2002-12-31 2005-11-15 삼성전자주식회사 가요성 기판 상에 보호캡을 구비하는 박막 반도체 소자 및 이를 이용하는 전자장치 및 그 제조방법
JP4437544B2 (ja) * 2003-02-05 2010-03-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
KR100470155B1 (ko) 2003-03-07 2005-02-04 광주과학기술원 아연산화물 반도체 제조방법
JP2004288864A (ja) 2003-03-20 2004-10-14 Seiko Epson Corp 薄膜半導体、薄膜トランジスタの製造方法、電気光学装置及び電子機器
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7323358B1 (en) * 2003-08-13 2008-01-29 Hewlett-Packard Development Company, L.P. Method and system for sizing a load plate
US8053780B2 (en) 2003-11-14 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, method for manufacturing the same, liquid crystal display device, and method for manufacturing the same
JP4710224B2 (ja) * 2003-12-24 2011-06-29 ソニー株式会社 電界効果型トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN1998087B (zh) 2004-03-12 2014-12-31 独立行政法人科学技术振兴机构 非晶形氧化物和薄膜晶体管
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN101057338B (zh) * 2004-11-10 2011-03-16 佳能株式会社 采用无定形氧化物的场效应晶体管
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
JP5126730B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 電界効果型トランジスタの製造方法
CN101057339B (zh) 2004-11-10 2012-12-26 佳能株式会社 无定形氧化物和场效应晶体管
KR20070085879A (ko) * 2004-11-10 2007-08-27 캐논 가부시끼가이샤 발광 장치
US7253061B2 (en) 2004-12-06 2007-08-07 Tekcore Co., Ltd. Method of forming a gate insulator in group III-V nitride semiconductor devices
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI390735B (zh) * 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
TWI472037B (zh) * 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
TWI271866B (en) 2005-05-18 2007-01-21 Au Optronics Corp Thin film transistor and process thereof
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機el表示装置およびその製造方法
JP4870404B2 (ja) 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
CN101258607B (zh) 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP2007073698A (ja) 2005-09-06 2007-03-22 Canon Inc トランジスタ
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
US7982215B2 (en) 2005-10-05 2011-07-19 Idemitsu Kosan Co., Ltd. TFT substrate and method for manufacturing TFT substrate
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP5224676B2 (ja) 2005-11-08 2013-07-03 キヤノン株式会社 表示装置の製造方法
KR101117948B1 (ko) * 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
JP2007157916A (ja) 2005-12-02 2007-06-21 Idemitsu Kosan Co Ltd Tft基板及びtft基板の製造方法
JP5099740B2 (ja) 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
JP5244295B2 (ja) 2005-12-21 2013-07-24 出光興産株式会社 Tft基板及びtft基板の製造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
WO2007080672A1 (ja) 2006-01-12 2007-07-19 Sharp Kabushiki Kaisha 半導体装置及び表示装置
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ZnOフィルム及びこれを用いたTFTの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
JP5084160B2 (ja) 2006-03-20 2012-11-28 キヤノン株式会社 薄膜トランジスタ及び表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ZnO TFT
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR101321251B1 (ko) 2006-05-09 2013-10-25 엘지디스플레이 주식회사 액정표시장치 및 이의 제조 방법
JP2007311404A (ja) 2006-05-16 2007-11-29 Fuji Electric Holdings Co Ltd 薄膜トランジスタの製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5127183B2 (ja) 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
US7960218B2 (en) 2006-09-08 2011-06-14 Wisconsin Alumni Research Foundation Method for fabricating high-speed thin-film transistors
US20080076653A1 (en) * 2006-09-08 2008-03-27 Shaw Kenneth L Cushioning product, machine and method
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
KR20080029100A (ko) 2006-09-28 2008-04-03 삼성전자주식회사 박막 트랜지스터 기판, 그 제조 방법 및 이를 구비하는액정 표시 장치
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008121034A (ja) 2006-11-08 2008-05-29 Kochi Prefecture Sangyo Shinko Center 酸化亜鉛薄膜の成膜方法及び成膜装置
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーelディスプレイおよびその製造方法
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5105842B2 (ja) 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
WO2008069162A1 (en) 2006-12-05 2008-06-12 Semiconductor Energy Laboratory Co., Ltd. Anti-reflection film and display device
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
US8143115B2 (en) * 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US7928008B2 (en) 2007-01-18 2011-04-19 Terasemicon Corporation Method for fabricating semiconductor device
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
WO2008132862A1 (ja) 2007-04-25 2008-11-06 Sharp Kabushiki Kaisha 半導体装置およびその製造方法
WO2008139859A1 (en) 2007-04-27 2008-11-20 Canon Kabushiki Kaisha Thin-film transistor and process for its fabrication
JP2009194351A (ja) * 2007-04-27 2009-08-27 Canon Inc 薄膜トランジスタおよびその製造方法
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ZnO 계 박막 트랜지스터의 제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ZnO 계 박막 트랜지스터 및 그 제조방법
JP5406449B2 (ja) * 2007-05-30 2014-02-05 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置
KR101092483B1 (ko) 2007-05-31 2011-12-13 캐논 가부시끼가이샤 산화물 반도체를 사용한 박막트랜지스터의 제조 방법
JP5242083B2 (ja) 2007-06-13 2013-07-24 出光興産株式会社 結晶酸化物半導体、及びそれを用いてなる薄膜トランジスタ
JP5331407B2 (ja) 2007-08-17 2013-10-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5393058B2 (ja) 2007-09-05 2014-01-22 キヤノン株式会社 電界効果型トランジスタ
JPWO2009034953A1 (ja) * 2007-09-10 2010-12-24 出光興産株式会社 薄膜トランジスタ
JP5354999B2 (ja) 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP4759598B2 (ja) * 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
US20090090915A1 (en) * 2007-10-05 2009-04-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device having thin film transistor, and method for manufacturing the same
JP5311955B2 (ja) 2007-11-01 2013-10-09 株式会社半導体エネルギー研究所 表示装置の作製方法
JP5377940B2 (ja) 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
JP5213421B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 酸化物半導体薄膜トランジスタ
JP5213422B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
US8384077B2 (en) 2007-12-13 2013-02-26 Idemitsu Kosan Co., Ltd Field effect transistor using oxide semicondutor and method for manufacturing the same
US8202365B2 (en) * 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
CN101911303B (zh) 2007-12-25 2013-03-27 出光兴产株式会社 氧化物半导体场效应晶体管及其制造方法
JP5291928B2 (ja) 2007-12-26 2013-09-18 株式会社日立製作所 酸化物半導体装置およびその製造方法
KR101228160B1 (ko) 2007-12-27 2013-01-30 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤 a-IGZO 산화물 박막의 제조 방법
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
WO2009091013A1 (ja) 2008-01-17 2009-07-23 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ、半導体装置及びその製造方法
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
JP2009253204A (ja) * 2008-04-10 2009-10-29 Idemitsu Kosan Co Ltd 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP5325446B2 (ja) * 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI570937B (zh) * 2008-07-31 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI450399B (zh) 2008-07-31 2014-08-21 Semiconductor Energy Lab 半導體裝置及其製造方法
TWI637444B (zh) * 2008-08-08 2018-10-01 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP5537787B2 (ja) 2008-09-01 2014-07-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101829673B1 (ko) 2008-09-12 2018-02-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
WO2010032640A1 (en) 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101760341B1 (ko) 2008-09-19 2017-07-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN102386236B (zh) * 2008-10-24 2016-02-10 株式会社半导体能源研究所 半导体器件和用于制造该半导体器件的方法
KR101592201B1 (ko) * 2008-11-06 2016-02-05 삼성전자 주식회사 발광 장치 및 그 제조 방법
KR102149626B1 (ko) 2008-11-07 2020-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR102556313B1 (ko) 2008-11-21 2023-07-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
TWI749283B (zh) 2008-11-28 2021-12-11 日商半導體能源研究所股份有限公司 液晶顯示裝置
JP5615540B2 (ja) 2008-12-19 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4752925B2 (ja) 2009-02-04 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
CN101840936B (zh) * 2009-02-13 2014-10-08 株式会社半导体能源研究所 包括晶体管的半导体装置及其制造方法
US8247812B2 (en) * 2009-02-13 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
US8278657B2 (en) * 2009-02-13 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
EP2284891B1 (en) 2009-08-07 2019-07-24 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
KR102246529B1 (ko) 2009-09-16 2021-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102369012B1 (ko) 2009-09-16 2022-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 이의 제조 방법
CN105789322B (zh) * 2009-09-16 2018-09-28 株式会社半导体能源研究所 半导体器件及其制造方法
WO2011037008A1 (en) 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide semiconductor film and method for manufacturing semiconductor device
KR101342343B1 (ko) 2009-09-24 2013-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 소자의 제작 방법
KR101470785B1 (ko) 2009-09-24 2014-12-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
WO2011036981A1 (en) 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20120084751A (ko) * 2009-10-05 2012-07-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011043206A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101291488B1 (ko) * 2009-10-21 2013-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102640272B (zh) * 2009-12-04 2015-05-20 株式会社半导体能源研究所 半导体装置及其制造方法
WO2011142467A1 (en) * 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9166055B2 (en) * 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20130007426A (ko) * 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20130040706A (ko) * 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007115808A (ja) * 2005-10-19 2007-05-10 Toppan Printing Co Ltd トランジスタ
JP2008060419A (ja) * 2006-08-31 2008-03-13 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタの製法

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WO2011052384A1 (en) 2011-05-05

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