KR20220013471A - 액정 디스플레이 디바이스 - Google Patents

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KR20220013471A
KR20220013471A KR1020227002279A KR20227002279A KR20220013471A KR 20220013471 A KR20220013471 A KR 20220013471A KR 1020227002279 A KR1020227002279 A KR 1020227002279A KR 20227002279 A KR20227002279 A KR 20227002279A KR 20220013471 A KR20220013471 A KR 20220013471A
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순페이 야마자키
도시나리 사사키
다카시 하모치
도시유키 미야모토
마사후미 노무라
주니치 고에즈카
켄이치 오카자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

전기 특성들의 변화가 억제되고 신뢰도가 개선되는, 산화물 반도체를 포함하는 반도체 장치가 제공된다. 채널 형성 영역이 형성되는 산화물 반도체막을 포함하는 반도체 장치에서, 물의 진입을 억제하고 적어도 질소를 함유하는 절연막과, 절연막으로부터 방출된 질소의 진입을 억제하는 절연막이 산화물 반도체막 위에 제공된다. 산화물 반도체막으로 들어가는 물로서, 공기 중에 함유된 물, 물의 진입을 억제하는 절연막 위에 제공된 막 내의 물, 등이 주어질 수 있다. 더욱이, 물의 진입을 억제하는 절연막으로서, 질화 절연막이 사용될 수 있고, 질화 절연막으로부터 가열에 의해 방출된 수소 분자들의 양은 5.0×1021분자/㎤ 미만이다.

Description

액정 디스플레이 디바이스{LIQUID CRYSTAL DISPLAY DEVICE}
본 명세서 등에 개시된 발명은 반도체 장치들에 관한 것이다.
본 명세서 등에서 반도체 장치는 반도체 특성들을 사용함으로써 기능할 수 있는 임의의 디바이스를 지시하고, 예컨대 전기광학 디바이스들, 이미지 디스플레이 디바이스들, 반도체 회로들, 및 전자 기기들은 모두 반도체 장치들임을 주목해야 한다.
액정 디스플레이 디바이스 및 광방출 디스플레이 디바이스로 대표되는 이미지 디스플레이 디바이스를 위해, 절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하는 트랜지스터가 사용된다. 더욱이, 이러한 트랜지스터는 집적 회로(IC)와 같은 광범위한 전자 디바이스들에 적용된다. 트랜지스터에 적용될 수 있는 반도체 박막을 위해, 널리 알려진 실리콘계 반도체뿐만 아니라 반도체 특성들을 나타내는 금속 산화물(이후로 산화물 반도체로도 언급된다) 또한 사용될 수 있다.
예컨대, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물 반도체를 사용하여 트랜지스터를 형성하기 위한 기술이 개시된다(특허문헌 1 및 2 참조).
본 명세서에서, 산화물 반도체 박막이 절연 표면을 갖는 기판 위에 형성된 반도체 박막으로서 사용되는 트랜지스터는 산화물 반도체를 사용하는 트랜지스터로서 언급된다. 또한, 트랜지스터는 반도체 특성들을 사용함으로써 기능할 수 있고; 따라서 본 명세서에서, 트랜지스터는 반도체 장치이다.
일본 공개특허공보 제2007-123861호 일본 공개특허공보 제2007-096055호
산화물 반도체를 사용하는 반도체 장치에서, 채널 형성 영역을 포함하는 산화물 반도체막 위에 제공된 절연막 등으로부터 방출된 원소들이 불순물들로서 산화물 반도체막 안으로 확산되어, 반도체 장치의 전기 특성들(전형적으로, 문턱 전압)이 변하고, 이는 일부 경우들에서 반도체 장치의 신뢰도를 떨어뜨린다.
예컨대, 물 및/또는 수소, 또는 질소 및/또는 암모니아가 산화물 반도체막 위에 제공된 절연막에 함유되는 경우, 물, 수소, 질소 및 암모니아 중 어느 하나의 확산은 반도체 장치의 전기 특성들의 변화를 야기하고, 이는 반도체 장치의 신뢰도를 떨어뜨린다.
산화물 반도체막으로 들어간 수소는 금속 원자와 결합한 산소와 반응하여 물을 생성하고, 산소가 제거된 격자(또는 산소가 제거된 부분) 내에 결함이 형성된다. 덧붙여, 수소 및 산소의 부분의 반응은 캐리어들로서 작용하는 전자들의 생성을 야기한다. 또한, 산화물 반도체막으로 들어간 질소의 금속 원자 또는 산소와의 반응은 캐리어들로서 작용하는 전자들의 생성을 야기한다. 결과적으로, 수소 또는 질소를 함유하는 산화물 반도체막을 포함하는 트랜지스터는 정상 온이 되기 쉽다.
따라서, 본 발명의 일 실시예의 목적은 전기 특성들의 변화가 억제되거나 또는 신뢰도가 개선되는 산화물 반도체를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 일 실시예는, 채널 형성 영역을 포함하는 산화물 반도체막을 포함하고, 산화물 반도체막 위에, 적어도 질소를 함유하고 물의 진입(확산)을 억제하는 절연막 및 절연막으로부터 방출된 전형적으로 질소인 원소들의 진입(확산)을 억제하는 절연막을 포함하는 반도체 장치이다. 산화물 반도체막으로 들어가는 물로서, 공기에 함유된 물, 물의 진입을 억제하는 절연막 위에 제공된 막 내의 물, 등이 주어질 수 있다. 또한, 질소의 소스로서, N2, NH3, 등이 주어질 수 있다.
즉, 본 발명의 일 실시예의 반도체 장치는, 적어도 물의 진입을 억제하는 절연막, 및 절연막으로부터 방출되어 산화물 반도체막에 진입하는 절연막 내의 원소들로부터 산화물 반도체막을 보호하는 절연막을 포함한다. 산화물 반도체막을 보호하기 위한 절연막은 수소의 진입보다는 질소의 진입을 억제한다. 따라서, 물의 진입을 억제하는 절연막은 수소 함량이 가능한 많이 감소된 절연막인 것이 바람직하다. 예컨대, 물의 진입을 억제하는 절연막으로부터 가열에 의해 방출된 수소 분자들의 양은 5.0×1021분자/㎤ 미만인 것이 바람직하다.
따라서, 본 발명의 일 실시예는, 게이트 전극; 게이트 전극을 덮는 게이트 절연막; 게이트 절연막을 개재하여 게이트 전극과 중첩하는 산화물 반도체막; 산화물 반도체막과 접촉하는 한 쌍의 전극들; 산화물 반도체막 위에 제공된 제 1 절연막; 및 제 1 절연막과 접촉하고 적어도 질소를 함유하는 제 2 절연막을 포함하는 반도체 장치이다. 제 1 절연막은 제 2 절연막으로부터 방출되어 산화물 반도체막으로 진입하는 질소로부터 산화물 반도체막을 보호한다. 제 2 절연막으로부터 가열에 의해 방출된 수소 분자들의 양은 5.0×1021분자/㎤ 미만이다.
더욱이, 본 발명의 일 실시예의 반도체 장치에서, 물의 진입을 억제하는 절연막으로부터 방출된 원소들로부터 산화물 반도체막을 보호하는 절연막으로서 조밀한 산화물 절연막이 사용될 수 있다. 물의 진입을 억제하는 절연막으로서 질화물 절연막이 사용될 수 있고, 질화물 절연막으로부터 가열에 의해 방출된 수소 분자들의 양은 상기 범위 내이다.
본 발명의 일 실시예는, 게이트 전극; 게이트 전극을 덮는 게이트 절연막; 게이트 절연막을 개재하여 게이트 전극과 중첩하는 산화물 반도체막; 산화물 반도체막과 접촉하는 한 쌍의 전극들; 산화물 반도체막 위에 제공된 제 1 절연막; 및 제 1 절연막과 접촉하는 제 2 절연막을 포함하는 반도체 장치이다. 제 1 절연막은 조밀한 산화물 절연막이다. 제 2 절연막으로부터 가열에 의해 방출된 수소 분자들의 양은 5.0×1021분자/㎤ 미만이다.
또한, 본 발명의 일 실시예의 반도체 장치에서, 조밀한 산화물 절연막은 25℃에서 0.5wt%의 불산으로 에칭 속도가 10 nm/분 이하인 산화물 절연막이다.
본 발명의 일 실시예는, 게이트 전극; 게이트 전극을 덮는 게이트 절연막; 게이트 절연막을 개재하여 게이트 전극과 중첩하는 산화물 반도체막; 산화물 반도체막과 접촉하는 한 쌍의 전극들; 산화물 반도체막 위에 제공된 제 1 절연막; 및 제 1 절연막과 접촉하는 제 2 절연막을 포함하는 반도체 장치이다. 제 1 절연막은 25℃에서 0.5wt%의 불산으로 에칭 속도가 10 nm/분 이하인 산화물 절연막이다. 제 2 절연막은 질화물 절연막이고, 질화물 절연막으로부터 가열에 의해 방출된 수소 분자들의 양은 5.0×1021분자/㎤ 미만이다.
이러한 반도체 장치에서, 유기 수지막이 제 2 절연막과 접촉하여 제공되고, 층간 절연막 또는 평탄화 절연막으로서 작용하는 경우, 제 2 절연막은 유기 수지막에 함유된 물 및 공기 중의 물의 유기 수지막을 통한 산화물 반도체막으로의 확산을 억제할 수 있다. 유기 수지막의 예로서, 아크릴막 등이 주어질 수 있다.
본 발명의 일 실시예의 반도체 장치에서, 산화물 반도체막 내에 포함된 산소의 빈자리들을 채울 수 있는 절연막이, 산화물 반도체막과, 물의 진입을 억제하는 절연막으로부터 방출된 원소들로부터 산화물 반도체막을 보호하는 절연막 사이에 제공된다. 특히, 산화물 반도체막과 접촉하고, 산소를 투과시키는 절연막과, 산소를 투과시키는 절연막과 접촉하고 화학량론적 조성보다 더 높은 비율로 산소를 함유하는 절연막이 제공된다.
반도체 장치에서, 산소를 투과시키는 절연막과 화학량론적 조성보다 더 높은 비율로 산소를 함유하는 절연막은 산화물 반도체막 위에 제공된다. 따라서, 본 발명의 일 실시예의 반도체 장치는 산화물 반도체막 위에 상이한 기능들을 갖는 절연막들의 4개 유형들을 포함한다.
본 발명의 일 실시예는, 게이트 전극; 게이트 전극을 덮는 게이트 절연막; 게이트 절연막을 개재하여 게이트 전극과 중첩하는 산화물 반도체막; 산화물 반도체막과 접촉하는 한 쌍의 전극들; 산화물 반도체막과 접촉하는 제 1 절연막; 제 1 절연막과 접촉하는 제 2 절연막; 제 2 절연막과 접촉하는 제 3 절연막; 및 제 3 절연막과 접촉하고 적어도 질소를 함유하는 제 4 절연막을 포함하는 반도체 장치이다. 제 1 절연막은 산소를 투과시키는 절연막이다. 제 2 절연막은 화학량론적 조성보다 더 높은 비율로 산소를 함유한다. 제 3 절연막은 제 4 절연막으로부터 방출되어 산화물 반도체막으로 들어가는 질소로부터 산화물 반도체막을 보호한다. 제 4 절연막으로부터 가열에 의해 방출된 수소 분자들의 양은 5.0×1021분자/㎤ 미만이다.
또한, 위의 반도체 장치에서, 산소를 투과시키는 산화물 절연막은 제 1 절연막으로 사용될 수 있고, 화학량론적 조성보다 더 높은 비율로 산소를 함유하는 산화물 절연막은 제 2 절연막으로 사용될 수 있고, 조밀한 산화물 절연막은 제 3 절연막으로 사용될 수 있고, 질화물 절연막은 제 4 절연막으로 사용될 수 있고, 질화물 절연막으로부터 가열에 의해 방출된 수소 분자들의 양은 위의 범위 내에 있다.
위의 반도체 장치에서, 제 3 절연막으로 사용될 수 있는 조밀한 산화물 절연막은 25℃에서 0.5wt%의 불산으로 에칭 속도가 제 2 절연막의 에칭 속도보다 낮은 10nm/분 이하인 산화물 절연막이다.
위의 반도체 장치에서, 유기 수지막이 제 4 절연막과 접촉하여 제공되어 층간 절연막 또는 평탄화 절연막으로 작용하는 경우, 제 4 절연막은 유기 수지막에 함유된 물 및 공기 중의 물의 유기 수지막을 통한 산화물 반도체막으로의 확산을 억제할 수 있다. 예컨대, 유기 수지막으로서, 아크릴막, 등이 주어질 수 있다.
본 발명의 일 실시예에 따라, 전기 특성들의 변화가 억제되는 반도체 장치 또는 신뢰도가 개선되는 반도체 장치가 제공될 수 있다. 본 발명의 일 실시예의 반도체 장치에 의해 억제될 수 있는 전기 특성들의 변화로서, 시간에 걸친 반도체 장치의 문턱 전압의 변화, 광 조사를 통한 게이트 바이어스-온도(BT) 응력 시험으로 인한 반도체 장치의 문턱 전압의 변화, 등이 주어질 수 있음을 주목해야 한다.
도 1은 트랜지스터의 일 실시예를 도시하는 평면도 및 단면도들.
도 2는 트랜지스터를 제작하는 방법의 일 실시예를 도시하는 단면도들.
도 3은 트랜지스터의 일 실시예를 도시하는 단면도.
도 4는 디스플레이 디바이스의 일 실시예를 도시하는 평면도들.
도 5는 디스플레이 디바이스의 일 실시예를 도시하는 단면도들.
도 6은 디스플레이 디바이스의 일 실시예를 도시하는 단면도.
도 7은 디스플레이 디바이스의 일 실시예를 도시하는 평면도 및 단면도들.
도 8은 디스플레이 디바이스의 일 실시예를 도시하는 단면도.
도 9는 반도체 장치의 일 실시예를 도시하는 회로도 및 단면도.
도 10은 각각 전자 디바이스를 도시하는 도면들.
도 11은 전자 디바이스를 도시하는 도면들.
도 12는 샘플들의 구조들을 도시하는 도면들.
도 13은 열 탈착 분광법의 결과들을 도시하는 도면들.
도 14는 열 탈착 분광법의 결과들을 도시하는 도면들.
도 15는 열 탈착 분광법의 결과들을 도시하는 도면들.
도 16은 열 탈착 분광법의 결과들을 도시하는 도면들.
도 17은 트랜지스터를 제작하는 방법을 도시하는 단면도들.
도 18은 각각 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 19는 각각 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 20은 각각 트랜지스터의 Vg-Id 특성들을 도시하는 도면들.
도 21은 트랜지스터의 Vg-Id 특성들, 질화 실리콘막 내에서 방출된 수소 분자들의 양 및 방출된 암모니아 분자들의 양 사이의 관계를 도시하는 도면.
이후로, 본 발명의 실시예들이 첨부 도면들을 참조하여 상세하게 기술된다. 본 발명이 아래의 설명에 국한되지 않고, 당업자라면 모드 및 세부사항들이 다양한 방식들로 변경될 수 있음을 쉽게 이해한다는 점을 주목해야 한다. 그러므로, 본 발명은 다음의 실시예들의 기술로 국한되는 것으로 해석되지 않아야 한다.
아래에 기술된 본 발명의 구조들에서, 동일한 부분들 또는 유사한 기능들을 갖는 부분들은 상이한 도면들에서 동일한 참조 숫자들로 표시되고, 이의 설명은 반복되지 않음을 주목해야 한다. 또한, 동일한 빗금 패턴이 유사한 기능들을 갖는 부분들에 적용될 수 있고, 이들 부분들은 일부 경우들에서 특별히 참조 숫자들로 표시되지 않는다.
본 명세서에 기술된 각 도면에서, 크기, 막 두께, 또는 각 구성요소의 영역은 일부 경우들에서 명확성을 위해 과장됨을 주목해야 한다. 그러므로, 본 발명의 실시예들은 이와 같은 축적들에 국한되지 않는다. 더욱이, 본 명세서 등에서 "제 1", "제 2", 등과 같은 서수들은 편리성을 위해 사용되고, 단계들의 순서 또는 층들의 적층 순서를 나타내지는 않는다. 덧붙여, 본 명세서에서 서수들은 본 발명을 규정하는 특별한 명칭을 나타내는 것은 아니다.
본 발명에서 "소스" 및 "드레인"의 기능들은 예컨대 흐르는 전류의 방향이 회로 동작시 변경될 때 간혹 서로 교체될 수 있다. 그러므로, 용어들, "소스" 및 "드레인"은 본 명세서에서 서로 교환될 수 있다.
전압이 두 점들의 전위들 사이의 차이를 언급하고, 전위는 정전계 내의 주어진 점에서 단위 전하의 정전기 에너지(전기 전위 에너지)를 언급함을 주목해야 한다. 일반적으로, 한 점의 전위와 기준 전위 사이의 차이가 단순히 전위 또는 전압으로 불리고, 전위와 전압은 많은 경우들에서 동의어로서 사용됨을 주목해야 한다. 따라서, 본 명세서에서, 달리 규정되지 않는다면, 전위는 전압으로 고쳐 말할 수 있고, 전압은 전위로 고쳐 말할 수 있다.
본 명세서에서, 포토리소그래피 단계 이후 에칭 단계가 수행되는 경우, 포토리소그래피 단계에서 형성된 마스크는 에칭 단계 이후 제거된다.
(실시예 1)
본 실시예에서, 본 발명의 일 실시예의 반도체 장치와 반도체 장치를 제작하는 방법은 도면들을 참조하여 기술된다. 본 실시예에서, 산화물 반도체막을 포함하는 트랜지스터는 반도체 장치의 예로서 기술된다.
도 1은 트랜지스터(50)의 평면도 및 단면도들이다. 도 1의 (A)는 트랜지스터(50)의 평면도이고, 도 1의 (B)는 도 1의 (A)에서 일점 쇄선(A-B)을 따라 취해진 단면도이고, 도 1의 (C)는 도 1의 (A)에서 일점 쇄선(C-D)을 따라 취해진 단면도이다. 도 1의 (A)에서, 기판(11), 기저 절연막(13), 트랜지스터(50)의 일부 구성요소들(예, 게이트 절연막(18)), 절연막들(23 내지 26), 등이 단순화를 위해 생략되었음을 주목해야 한다.
트랜지스터(50)는 게이트 전극(15)이 기판(11) 위에 제공되는 하부-게이트 트랜지스터이다. 트랜지스터(50)에서, 게이트 절연막(18)은 기판(11) 및 게이트 전극(15) 위에 제공되고, 산화물 반도체막(20)은 게이트 절연막(18)을 개재하여 게이트 전극(15)과 중첩하도록 제공되고, 한 쌍의 전극들(21)은 산화물 반도체막(20)과 접촉하여 제공된다. 또한 트랜지스터(50)에서, 적어도 절연막들(25 및 26)은 게이트 절연막(18), 산화물 반도체막(20) 및 한 쌍의 전극들(21) 위에 제공된다. 트랜지스터(50)는 절연막(25)과 산화물 반도체막(20) 사이에 제공된 절연막들(23 및 24), 및 절연막들(25 및 26)로 형성된 보호막(27)을 포함하는 것이 바람직하다(도 1의 (B) 및 도 1의 (C) 참조).
절연막(26)은 적어도 질소를 함유하고 외부로부터 산화물 반도체막(20)으로 물의 진입을 억제하는 기능을 갖는다. 절연막(25)은 절연막(26)으로부터 방출된 원소들의 산화물 반도체막(20)으로의 진입을 억제하는 기능을 갖는다. 즉, 절연막(25)은 절연막(26)으로부터 방출된 원소들로부터 산화물 반도체막(20)을 보호한다. 더욱이, 절연막(25)은 또한 산화물 반도체막(20), 산화물 반도체막(20) 위에 제공된 막(예, 절연막들(23 및 24)), 등에 함유된 산소의 외부로의 방출을 억제하는 기능(산소 차단 효과)을 갖는다. 절연막(26)은 또한 산소 차단 효과를 가질 수 있다. 절연막(26)으로부터 방출된 원소들은 주로 질소이고, 질소의 소스가 될 수 있는 암모니아와 같은 화합물을 함유한다. 본 명세서에서, 외부의 물은 공기에 함유된 물 또는 절연막(26) 이외의 임의의 구성요소들(예, 절연막) 내에 함유된 물을 의미한다.
절연막(25)으로서, 조밀한 산화물 절연막이 적용될 수 있다. 특히, 조밀한 산화물 절연막은 25℃에서 0.5wt%의 불산으로 에칭 속도가 10nm/분 이하, 바람직하게는 8nm/분 이하인 산화물 절연막이다.
절연막(25)은 절연막(26)으로부터 방출된 원소들의 산화물 반도체막(20)으로의 진입이 억제될 수 있는 두께를 갖는다. 예컨대, 절연막(25)의 두께는 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 10nm 이상 30nm 이하가 될 수 있다.
따라서, 절연막(25)으로서, 위의 에칭 속도와 위의 범위의 두께를 갖는 산화 실리콘막, 산화질화 실리콘막, 등이 사용될 수 있다.
절연막(25)으로 사용될 수 있는 산화 실리콘막 또는 산화질화 실리콘막은 다음의 형성 조건들을 사용하여 형성될 수 있다. 진공 배기된 플라즈마 CVD 장치의 처리 챔버 내에 놓인 기판은 300℃ 이상 400℃ 이하, 바람직하게는 320℃ 이상 370℃ 이하의 온도에서 유지되고, 압력은 소스 가스가 처리 챔버 내로 도입되는 상태에서 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하이고, 고주파수 전력이 처리 챔버 내에 제공된 전극에 공급된다.
절연막(25)의 소스 가스로서, 실리콘과 산화 가스를 함유하는 증착 가스가 바람직하게 사용된다. 실리콘을 함유하는 증착 가스의 전형적인 예들은 실란, 디실란, 트리실란 및 실란 플루오라이드를 포함한다. 산화 가스의 예들은 산소, 오존, 일산화이질소 및 이산화질소를 포함한다.
절연막(26)으로서, 질화물 절연막이 바람직하게 사용되고, 질화물 절연막으로부터 가열에 의해 방출된 수소 분자들의 양은 가능한 많이 감소된다. 이것은 절연막(25)이 절연막(26)으로부터 방출된 질소의 확산을 강하게 억제하지만 절연막(26)으로부터 방출된 수소의 확산을 약하게 억제하기 때문이다. 특히, 절연막(26)으로서, 질화물 절연막이 사용될 수 있고, 질화물 절연막으로부터 가열에 의해 방출된 수소 분자들의 양은 아래 범위 내에 든다. 가열에 의해 방출된 수소 분자들의 양은 5.0×1021분자/㎤ 미만, 바람직하게는 3.0×1021분자/㎤ 미만, 더욱 바람직하게는 1.0×1021분자/㎤ 미만이다. 절연막(26)으로부터 방출된 질소의 진입이 트랜지스터(50) 내의 절연막(25)에 의해 억제되지만, 질소의 소스로서 작용할 수 있는 절연막(26) 내의 암모니아의 양은 가능한 많이 감소되는 것이 바람직하다. 즉, 절연막(26)으로서, 질화물 절연막으로부터 가열에 의해 방출된 암모니아 분자들의 양이 가능한 많이 감소되는 질화물 절연막이 바람직하게 사용된다.
여기에서, 열 흡착 분광법(이후로, TDS)에 의해 방출된 수소 분자들의 양과 암모니아 분자들의 양을 측정하는 방법은 아래에 기술된다.
TDS 분석에서 방출된 가스의 양은 스펙트럼의 적분값에 비례한다. 그러므로, 방출된 가스의 양은 절연막의 스펙트럼의 적분값과 표준 샘플의 기준값 사이의 비율로부터 계산될 수 있다. 표준 샘플의 기준값은 스펙트럼의 적분값에 대한 샘플 내에 함유된 미리 결정된 원자의 밀도의 비율을 언급한다.
예컨대, 절연막으로부터 방출된 수소 분자들(NH2)의 양은, 표준 샘플인 미리 결정된 밀도의 수소를 함유하는 실리콘 웨이퍼의 TDS 분석 결과들과 절연막의 TDS 분석 결과들을 통해 다음의 수학식 1에 따라 계산될 수 있다. 여기에서, TDS 분석에 의해 얻어진 질량수 2를 갖는 모든 스펙트럼은 수소 분자로부터 유래한다고 간주한다. 1이 아닌 질량수를 갖는 수소 원자의 동위체는, 자연계에서 이러한 분자의 비율은 극미량이기 때문에 고려되지 않는다.
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NH2가 방출된 수소 분자들의 양임을 주목해야 한다. NH2(S)는 표준 샘플로부터 방출된 수소 분자들의 양의 밀도들로의 변환에 의해 얻어진 값이다. SH2(S)는 표준 샘플이 TDS 분석을 겪을 때 스펙트럼의 적분값이다. 여기에서, 표준 샘플의 기준값은 NH2(S)/SH2(S)로 설정된다. SH2는 절연막이 TDS 분석을 겪을 때 스펙트럼의 적분값이다. α는 TDS 분석의 스펙트럼의 강도에 영향을 미치는 계수이다. 수학식 1에 대한 세부사항들에 대해 일본공개특허공보 제H6-275697호를 참조하자. 위의 절연막으로부터 방출된 수소 분자들의 양이, 표준 샘플로서 1×1016원자/㎠의 수소 원자들을 함유하는 실리콘 웨이퍼를 사용하여, ESCO Ltd.,가 제작한 열 흡착 분광계, EMD-WA1000S/W를 통해 측정되었음을 주목해야 한다.
또한, 수학식 1에서, 절연막으로부터 방출된 암모니아 분자들의 양에 대한 TDS를 수행함으로써 얻어진 스펙트럼의 적분값은 SH2로 대체되어, 방출된 암모니아 분자들의 양이 얻어질 수 있게 된다.
절연막(26)은 외부로부터 물의 진입이 억제될 수 있는 두께를 갖는다. 예컨대, 두께는 50nm 이상 200nm 이하, 바람직하게는 50nm 이상 150nm 이하, 더욱 바람직하게는 50nm 이상 100nm 이하가 될 수 있다.
절연막(26)으로서, 위의 범위에 있는 두께를 갖는 질화 실리콘막, 등이 사용될 수 있고, 질화 실리콘막, 등으로부터 가열에 의해 방출된 수소 분자들의 양은 위의 범위 내에 든다.
절연막(26)으로 사용될 수 있는 질화 실리콘막은 다음의 형성 조건들을 사용하여 형성될 수 있다. 진공 배기된 플라즈마 CVD 장치의 처리 챔버 내에 놓인 기판은 80℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 370℃ 이하의 온도에서 유지되고, 압력은 소스 가스가 처리 챔버 내로 도입되는 상태에서 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하이고, 고주파수 전력이 처리 챔버 내에 제공된 전극에 공급된다.
절연막(26)의 소스 가스로서, 실리콘, 질소 가스 및 암모니아 가스를 함유하는 증착 가스가 바람직하게 사용된다. 실리콘을 함유하는 증착 가스의 전형적인 예들은 실란, 디실란, 트리실란 및 실란 플루오라이드를 포함한다. 또한 질소의 유량은 바람직하게는 암모니아 유량의 5배 내지 50배, 더욱 바람직하게는 암모니아 유량의 10배 내지 50배이다.
소스 가스로서 암모니아의 사용은 실리콘과 질소를 함유하는 증착 가스의 분해를 촉진한다. 이것은, 암모니아가 플라즈마 에너지 또는 열 에너지에 의해 분해되고, 분해에 의해 생성된 에너지가 실리콘을 함유하는 증착 가스 분자들의 결합 및 질소 분자들의 결합의 분해에 기여하기 때문이다. 이러한 방식으로, 물의 진입은 억제될 수 있고, 산소 차단 특성을 갖는 질화 실리콘막이 형성될 수 있다.
따라서, 절연막들(25 및 26)을 제공함으로써, 전기 특성들의 변화가 억제되는 트랜지스터(50)가 제작될 수 있다.
트랜지스터(50)의 전기 특성들의 변화로서, 시간에 걸친 트랜지스터(50)의 문턱 전압의 변화, 광 조사를 통한 게이트 BT 응력 시험으로 인한 트랜지스터(50)의 문턱 전압의 변화, 등이 주어질 수 있다.
산화물 반도체를 사용하는 트랜지스터는 n-채널 트랜지스터이고; 따라서, 본 명세서에서 게이트 전압이 0V일 때 드레인 전류가 흐르지 않는 것으로 간주될 수 있는 트랜지스터가 정상 오프 특성들을 갖는 트랜지스터로서 한정됨을 주목해야 한다. 대조적으로, 게이트 전압이 0V일 때 드레인 전류가 흐르는 것으로 간주될 수 있는 트랜지스터가 정상 온 특성들을 갖는 트랜지스터로서 한정된다.
다음에 보호막(27)이 기술된다. 보호막(27)은 절연막들(23, 24, 25 및 26)을 포함한다. 즉, 보호막(27)은 상이한 기능들을 갖는 절연막들의 4개 유형들을 포함한다.
트랜지스터(50)에서, 절연막(23)은 산화물 반도체막(20)과 접촉하여 제공되고, 절연막(24)은 산화물 절연막(23)과 접촉하여 제공되고, 절연막(25)은 산화물 절연막(24)과 접촉하여 제공되고, 절연막(26)은 산화물 절연막(25)과 접촉하여 제공된다(도 1의 (B) 및 (C) 참조).
절연막(23)은 산소를 투과시키는 절연막이다. 예컨대, 절연막(23)으로서, 산소를 투과시키는 산화물 절연막이 사용될 수 있다. 절연막(23)에서, 외부로부터 절연막(23)으로 들어오는 모든 산소가 투과하는 것은 아니고, 일부는 절연막(23) 내에 남는다. 또한, 처음부터 절연막(23) 내에 포함되어 절연막(23)으로부터 외부로 이동하는 산소가 존재한다. 따라서, 절연막(23)은 산소의 높은 확산 계수를 갖는 것이 바람직하다.
절연막(23)이 산화물 반도체막(20)과 접촉하기 때문에, 절연막(23)은 산소를 투과시키고, 산화물 반도체막(20)과의 낮은 계면 상태를 갖는 산화물 절연막인 것이 바람직하다. 예컨대, 절연막(23)은 절연막(24)보다 낮은 결함 밀도를 갖는 산화물 절연막인 것이 바람직하다. 특히, 전자 스핀 공명에 의해 얻어진 2.001의 g 값(E'-중심)에서 산화물 절연막의 스핀 밀도는 3.0×1017spins/㎤ 이하, 바람직하게는 5.0×1016spins/㎤ 이하이다. 전자 스핀 공명에 의해 얻어진 2.001의 g 값에서 스핀 밀도는 절연막(23)에 함유된 댕글링(dangling) 결합들의 수에 대응함을 주목해야 한다.
절연막(23)의 두께는 5nm 이상 150nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더욱 바람직하게는 10nm 이상 30nm 이하가 될 수 있다.
예컨대, 절연막(23)으로서, 위의 스핀 밀도와 위의 범위의 두께를 갖는 산화 실리콘막, 산화질화 실리콘막, 등이 사용될 수 있다.
절연막(23)으로 사용될 수 있는 산화 실리콘막 또는 산화질화 실리콘막은 다음의 형성 조건들을 사용하여 형성될 수 있다. 진공 배기된 플라즈마 CVD 장치의 처리 챔버 내에 놓인 기판은 180℃ 이상 400℃ 이하, 바람직하게는 200℃ 이상 370℃ 이하의 온도에서 유지되고, 처리 챔버 내의 압력은 소스 가스가 처리 챔버 내로 도입되는 상태에서 30Pa 이상 250Pa 이하, 바람직하게는 40Pa 이상 200Pa 이하이고, 고주파수 전력이 처리 챔버 내에 제공된 전극에 공급된다.
절연막(23)의 소스 가스로서 절연막(25)에 적용될 수 있는 소스 가스가 사용될 수 있다.
실리콘을 함유하는 증착 가스의 양에 대한 산화 가스의 양의 비율을 100 이상으로 설정함으로써, 절연막(23) 내의 수소 함량은 줄어들 수 있고, 절연막(23) 내에 함유된 댕글링 결합들은 감소될 수 있다. 절연막(24)으로부터 이동하는 산소는 일부 경우들에서 절연막(23) 내에 함유된 댕글링 결합들에 의해 포획되고; 따라서 절연막(23) 내에 함유된 댕글링 결합들이 감소되는 경우, 절연막(24) 내의 산소는 산화물 반도체막(20)으로 이동하여, 산화물 반도체막(20) 내의 산소의 빈자리들을 효과적으로 채울 수 있다. 결과적으로, 산화물 반도체막(20)으로 진입하는 수소의 양은 감소될 수 있고, 산화물 반도체막(20) 내에 함유된 산소의 빈자리들은 감소될 수 있다; 따라서, 트랜지스터(50)의 초기 특성들의 결함들 및 전기 특성들의 변화는 억제될 수 있다.
절연막(24)은 화학량론적 조성보다 더 높은 비율로 산소를 함유하는 절연막이다. 예컨대, 절연막(24)으로서, 화학량론적 조성보다 더 높은 비율로 산소를 함유하는 산화물 절연막이 사용될 수 있다.
산소 부분은 화학량론적 조성보다 더 높은 비율로 산소를 함유하는 산화물 절연막으로부터 가열에 의해 방출된다. 그러므로, 가열에 의해 산소 부분이 방출되는 산화물 절연막이 절연막(24)으로서 절연막(23) 위에 제공될 때, 산소는 산화물 반도체막(20)으로 이동할 수 있고, 산화물 반도체막(20) 내의 산소의 빈자리들은 보상될 수 있다. 대안적으로, 절연막(24)이 가열 도중에 절연막(23) 위에 형성될 때, 산소는 산화물 반도체막(20)으로 이동할 수 있고, 산화물 반도체막(20) 내의 산소의 빈자리들은 보상될 수 있다. 다른 대안으로서, 절연막(24)이 절연막(23) 위에 형성되고, 이후 열처리를 겪을 때, 산소는 산화물 반도체막(20)으로 이동할 수 있고, 산화물 반도체막(20) 내의 산소의 빈자리들은 보상될 수 있다. 결과적으로, 산화물 반도체막 내의 산소의 빈자리들의 수는 줄어들 수 있다. 예컨대, 자계가 막 표면에 평행하게 인가되는 전자 스핀 공명의 1.93의 g 값에서 산화물 반도체막(20)의 스핀 밀도(산화물 반도체막(20) 내의 산소의 빈자리들의 밀도)는 검출 하한 이하로 감소될 수 있다.
화학량론적 조성보다 더 높은 비율로 산소를 함유하는 산화물 절연막(절연막(24))이 산소를 투과시키는 산화물 절연막(절연막(23))을 개재하여 산화물 반도체막(20)의 백 채널 영역(게이트 전극(15)과 마주하는 표면의 반대쪽 산화물 반도체막(20)의 표면) 위에 제공될 때, 산소는 산화물 반도체막(20)의 백 채널 측 상에서 이동할 수 있고, 백 채널 측 상의 산소의 빈자리들은 감소될 수 있다.
절연막(24)에서, 가열에 의해 방출된 산소 분자들의 양은 바람직하게 1.0×1018분자/㎤ 이상이다. 방출된 양을 갖는 산화물 절연막이 산화물 반도체막(20)에 함유된 산소의 빈자리들의 적어도 일부를 채울 수 있음을 주목해야 한다.
더욱이, 산소 부분이 제거되는 산화물 절연막인 절연막(24)은 트랜지스터(50)의 전기 특성들이 낮아지는 만큼 결함 밀도를 증가시키는 경향이 있다. 즉, 산화물 반도체막(20)과 접촉하는 절연막(24)을 제공하는 것은 트랜지스터(50)의 낮은 전기 특성들을 초래한다. 따라서, 절연막(24)보다 낮은 결함 밀도를 갖는 절연막(23)을 제공함으로써, 트랜지스터(50)의 전기 특성들의 감소는 억제될 수 있다. 심지어 절연막(24) 내에서조차 결함 밀도는 가능한 낮은 것이 바람직함을 주목해야 한다. 예컨대, 전자 스핀 공명에 의해 얻어진 2.001의 g 값에서 스핀 밀도는 1.0×1018spins/㎤ 이하인 것이 바람직하다.
절연막(24)은 30nm 이상 500nm 이하, 바람직하게는 150nm 이상 400nm 이하의 두께를 가질 수 있다.
예컨대, 절연막(24)으로서, 위의 범위 내로 가열에 의해 방출된 산소 분자들의 양, 위의 스핀 밀도 및 위의 범위 내의 두께를 갖는, 산화 실리콘막, 산화질화 실리콘막, 등이 사용될 수 있다.
절연막(24)으로 사용될 수 있는 산화 실리콘막 또는 산화질화 실리콘막은 다음의 형성 조건들을 사용하여 형성될 수 있다. 진공 배기된 플라즈마 CVD 장치의 처리 챔버 내에 놓인 기판은 180℃ 이상 250℃ 이하, 바람직하게는 180℃ 이상 230℃ 이하의 온도에서 유지되고, 처리 챔버 내의 압력은 소스 가스가 처리 챔버 내로 도입되는 상태에서 100Pa 이상 250Pa 이하, 바람직하게는 100Pa 이상 200Pa 이하이고, 0.17W/㎠ 이상 0.5W/㎠ 이하, 바람직하게는 0.26W/㎠ 이상 0.35W/㎠ 이하의 고주파수 전력이 처리 챔버 내에 제공된 전극에 공급된다.
절연막(24)의 소스 가스로서, 절연막(25)에 적용될 수 있는 소스 가스가 사용될 수 있다.
절연막(24)의 형성 조건들로서, 위의 전력 밀도를 갖는 고주파수 전력이 위의 압력을 갖는 처리 챔버에 공급되고, 이에 의해 플라즈마 내에서 소스 가스의 분해 효율이 증가하고, 산소 라디칼들은 증가하고, 소스 가스의 산화는 촉진된다; 따라서 절연막(24)의 산소 함량은 화학량론적 조성에서 보다 더 높아진다. 그러나, 실리콘과 산소의 결합 강도는 위의 기판 온도 범위에서 약하고; 따라서 산소 부분은 가열에 의해 방출된다. 이와 같이, 화학량론적 조성보다 더 높은 비율로 산소를 함유하고, 산소 부분이 가열에 의해 방출되는 산화물 절연막을 형성하는 것이 가능하다. 더욱이, 절연막(23)은 산화물 반도체막(20) 위에 제공된다. 따라서, 절연막(24)의 형성 공정에서, 절연막(23)은 산화물 반도체막(20)의 보호막으로서 작용한다. 결과적으로, 절연막(24)은 산화물 반도체막(20)에 대한 손상이 감소되는 동안 높은 전력 밀도를 갖는 고주파수 전력을 사용하여 형성될 수 있다.
절연막(24)의 두께를 증가시킴으로써, 가열에 의해 제거된 산소의 양은 증가할 수 있고; 따라서 절연막(24)은 절연막(23)보다 두껍게 형성되는 것이 바람직하다. 심지어 절연막(24)이 두꺼운 두께를 갖는 경우에도 절연막(23)을 제공함으로써 피복성이 양호해질 수 있고, 따라서 트랜지스터(50)의 전기 특성들의 변화는 억제될 수 있다.
절연막들(25 및 26)에 대해, 위의 설명이 인용될 수 있다. 절연막(25)이 산소 차단 특성을 갖기 때문에, 절연막(24)으로부터 제거된 산소는 산화물 반도체막(20)의 방향을 향해 이동될 수 있고, 따라서 산화물 반도체막(20)에 함유된 산소의 빈자리들은 효과적으로 그리고 충분하게 채워질 수 있다.
따라서, 트랜지스터(50) 내에서, 보호막(27)을 포함함으로써, 산화물 반도체막(20)에 함유된 산소의 빈자리들의 수는 줄어들 수 있다. 또한, 산화물 반도체막(20)에 들어가는 불순물들(물, 수소, 질소, 등)은 감소될 수 있다. 따라서, 트랜지스터(50)의 초기 특성들의 결함들 및 전기 특성들의 변화는 억제될 수 있다.
산화물 반도체막(20) 내의 산소의 빈자리들이 절연막들(23 및 24) 없이 채워질 수 있는 경우, 보호막(27)은 절연막들(25 및 26)로 형성될 수 있다. 예컨대, 산소 분위기 하에서 열처리가 수행될 수 있다. 산화물 반도체막(20)이 절연막(24)의 형성 단계에서 손상되지 않는 경우, 보호막(27)은 절연막(23) 없이 절연막들(24, 25 및 26)로 형성될 수 있다.
트랜지스터(50)의 다른 세부사항들은 아래에 기술된다.
기판(11)의 재료 등의 특성에 대해, 재료가 적어도 이후의 열처리를 견딜만한 충분한 열 저항성을 갖는 한, 특별한 제한은 존재하지 않는다. 예컨대, 유리 기판, 세라믹 기판, 수정 기판, 사파이어 기판, 등이 기판(11)으로 사용될 수 있다. 대안적으로, 실리콘, 탄화 실리콘, 등으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 게르마늄 등으로 만들어진 화합물 반도체 기판, SOI 기판, 등이 기판(11)으로 사용될 수 있다. 더욱이, 반도체 요소를 추가로 구비한 이들 기판들 중 임의의 기판이 기판(11)으로 사용될 수 있다.
다른 대안으로, 유연한 기판이 기판(11)으로 사용될 수 있고, 트랜지스터(50)가 유연한 기판상에 직접 제공될 수 있다. 대안적으로, 기판(11)과 트랜지스터(50) 사이에 분리층이 제공될 수 있다. 분리층 위에 형성된 반도체 장치의 일부 또는 전체가 기판(11)으로부터 분리되어 다른 기판상에 옮겨지는 경우, 이러한 분리층이 사용될 수 있다. 이러한 경우, 트랜지스터(50)는 낮은 열 저항성을 갖는 기판 또는 유연한 기판으로 옮겨질 수 있다.
기저 절연막(13)은 기판(11)과 게이트 전극(15) 사이에 제공될 수 있다. 기저 절연막(13)으로서, 산화 실리콘막, 산화질화 실리콘막, 질화 실리콘막, 질화산화 실리콘막, 산화 갈륨막, 산화 하프늄막, 산화 이트륨막, 산화 알루미늄막, 산화질화 알루미늄막, 등이 예들로서 주어질 수 있다. 질화 실리콘막, 산화 갈륨막, 산화 하프늄막, 산화 이트륨막, 산화 알루미늄막, 등이 기저 절연막(13)으로 사용될 때, 기판(11)으로부터 산화물 반도체막(20)으로 불순물들(전형적으로, 알칼리 금속, 물, 수소, 등)의 확산을 억제하는 것이 가능함을 주목해야 한다. 본 명세서에서, "산화질화 실리콘막"은 질소보다 산소를 많이 포함하는 막을 언급하고, "질화산화 실리콘막"은 산소보다 질소를 많이 함유하는 막을 언급함을 주목해야 한다.
게이트 전극(15)은 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴 및 텅스텐으로부터 선택된 금속 원소; 이들 금속 원소들 중 어느 하나를 구성요소로서 함유하는 합금; 이들 금속 원소들을 조합하여 함유하는 합금; 등을 사용하여 형성될 수 있다. 또한, 망간과 지르코늄으로부터 선택된 하나 이상의 금속 원소들이 사용될 수 있다. 또한, 게이트 전극(15)은 단일층 구조 또는 2이상의 층들로 이루어진 적층 구조를 가질 수 있다. 실리콘을 함유하는 알루미늄막의 단일층 구조; 티타늄막이 알루미늄막 위에 적층된 2층 구조; 티타늄막이 질화 티타늄막 위에 적층된 2층 구조; 텅스텐막이 질화 티타늄막 위에 적층된 2층 구조; 텅스텐막이 질화 탄탈막 또는 질화 텅스텐막 위에 적층된 2층 구조; 및 티타늄막, 알루미늄막 및 티타늄막이 순서대로 적층된 3층 구조가 예들로서 주어질 수 있다. 대안적으로, 알루미늄, 및 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴 및 스칸듐으로부터 선택된 하나 이상의 원소들을 함유하는 막, 함금막, 또는 질화물막이 사용될 수 있다.
게이트 전극(15)은 또한 산화 인듐 주석, 산화 텅스텐을 함유하는 산화 인듐, 산화 텅스텐을 함유하는 산화 인듐 아연, 산화 티타늄을 함유하는 산화 인듐, 산화 티타늄을 함유하는 산화 인듐 주석, 산화 인듐 아연, 또는 산화 실리콘이 첨가된 산화 인듐 주석과 같은 광투과 도전성 재료를 사용하여 형성될 수 있다. 위의 광투과 도전성 재료와 위의 금속 원소를 사용하여 형성된 적층 구조를 갖는 것이 또한 가능하다.
또한, In-Ga-Zn계 산화질화 반도체막, In-Sn계 산화질화 반도체막, In-Ga계 산화질화 반도체막, In-Zn계 산화질화 반도체막, Sn계 산화질화 반도체막, In계 산화질화 반도체막, 질화 금속막(InN막 또는 ZnN막과 같은), 등이 게이트 전극(15)과 게이트 절연막(18) 사이에 제공될 수 있다. 이들 막들은 각각 5eV 이상, 바람직하게는 5.5eV 이상의 일함수를 갖고, 이는 산화물 반도체의 전자 친화도보다 크다; 따라서 산화물 반도체를 포함하는 트랜지스터의 문턱 전압은 양의 방향으로 이동될 수 있다. 따라서, 소위 말하는 정상 오프 특성들이라는 것을 갖는 스위칭 요소가 얻어질 수 있다. 예컨대, In-Ga-Zn계 산화질화 반도체막을 사용하는 경우, 적어도 산화물 반도체막(20)보다 높은 질소 농도를 갖는 In-Ga-Zn계 산화질화 반도체막, 특히 7at.% 이상의 질소 농도를 갖는 In-Ga-Zn계 산화질화 반도체막이 사용된다.
게이트 절연막(18)은, 단일층 구조 또는 예컨대 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 갈륨막, 및 Ga-Zn계 산화 금속막 중 하나 이상을 사용하는 적층 구조를 갖도록 형성될 수 있다.
게이트 절연막(18)은 가열에 의해 산소가 방출되는 산화물 절연체를 사용하여 형성될 수 있다. 게이트 절연막(18)으로서 가열에 의해 산소가 방출되는 산화물 절연막의 사용을 통해, 산화물 반도체막(20)과 게이트 절연막(18) 사이의 계면에서 계면 상태들은 감소될 수 있고; 따라서 양호한 초기 특성들을 갖는 트랜지스터가 얻어질 수 있다.
게이트 절연막(18)을 위해 산소, 수소, 물, 등에 대한 차단 효과를 갖는 절연막을 제공함으로써, 산화물 반도체막(20)으로부터 산소의 외부로의 확산 및 외부로부터 수소, 물, 등의 산화물 반도체막(20)으로의 진입을 억제하는 것이 가능하다. 산소, 수소, 물, 등에 대한 차단 효과를 갖는 절연막에 대해, 산화 알루미늄막, 산화질화 알루미늄막, 산화 갈륨막, 산화질화 갈륨막, 산화 이트륨막, 산화질화 이트륨막, 산화 하프늄막, 및 산화질화 하프늄막이 예들로서 주어질 수 있다. 게이트 절연막(18)을 위해, 수소 및 물에 대한 차단 효과를 갖는 절연막인 질화 실리콘막 또는 질화산화 실리콘막이 사용될 수 있다.
게이트 절연막(18)으로서 질화 실리콘막을 사용함으로써 다음의 효과가 얻어질 수 있다. 질화 실리콘막은 산화 실리콘막보다 더 높은 비유전율을 갖고, 등가 커패시턴스를 위해 더 두꺼운 두께를 필요로 한다. 따라서, 게이트 절연막의 물리적인 두께는 증가할 수 있다. 이것은 트랜지스터(50)의 내전압의 감소를 억제하고, 추가로 내전압을 개선하는 것을 가능케 하여, 반도체 장치에 대한 정전기 방전 손상을 억제한다. 따라서, 트랜지스터(50)의 수율은 개선될 수 있다. 절연막(26)을 위해 사용될 수 있는 질화 실리콘막에서, 수소의 양은 감소된다; 이와 같이, 절연막(26)을 위해 사용될 수 있는 질화 실리콘막이 게이트 절연막(18)을 위해 사용될 수 있어서, 정전기 방전 손상과, 게이트 절연막(18) 아래의 부분으로부터 수소의 진입이 억제될 수 있다.
또한, 구리가 게이트 전극(15)을 위해 사용되고, 질화 실리콘막이 게이트 전극(15)과 접촉하는 게이트 절연막(18)으로서 사용되는 경우, 게이트 절연막(18)으로서 질화 실리콘막이 바람직하게 사용되고, 질화 실리콘막으로부터 가열에 의해 방출된 암모니아 분자들의 양은 가능한 많이 감소된다. 따라서, 질화 실리콘막으로서, 질화물 절연막(25)으로 사용될 수 있는 질화 실리콘막이 사용될 수 있다. 결과적으로, 구리와 암모니아 분자들 사이에 반응은 억제될 수 있다.
게이트 절연막(18)은 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 또는 산화 이트륨과 같은 높은-k 재료를 사용하여 형성될 수 있어서, 트랜지스터의 게이트 누설 전류가 줄어들 수 있다.
게이트 절연막(18)의 두께는 바람직하게는 5nm 이상 400nm 이하, 더욱 바람직하게는 10nm 이상 300nm 이하, 더더욱 바람직하게는 50nm 이상 250nm 이하이다.
산화물 반도체막(20)은 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 대안적으로, 산화물 반도체막(20)은 In과 Zn을 모두 함유하는 것이 바람직하다. 산화물 반도체막을 포함하는 트랜지스터들의 전기 특성들의 변동을 줄이기 위하여, 산화물 반도체는 In 또는 Zn에 부가하여 하나 이상의 안정제들을 함유하는 것이 바람직하다.
안정제들로서, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 등이 주어질 수 있다. 다른 안정제로서, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유러퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 튤륨(Tm), 이테르븀(Yb), 및 루테튬(Lu), 등과 같은 란탄족원소들이 주어질 수 있다.
예컨대, 산화물 반도체로서, 다음의 산화물이 사용될 수 있다: 산화 인듐, 산화 주석; 산화 아연; 2-원소 금속의 산화물인 In-Zn계 금속 산화물, Sn-Zn계 금속 산화물, Al-Zn계 금속 산화물, Zn-Mg계 금속 산화물, Sn-Mg계 금속 산화물, In-Mg계 금속 산화물, In-Ga계 금속 산화물, 또는 In-W계 금속 산화물; 3-원소 금속의 산화물인 In-Ga-Zn계 금속 산화물(IGZO로도 언급됨), In-Al-Zn계 금속 산화물, In-Sn-Zn계 금속 산화물, Sn-Ga-Zn계 금속 산화물, Al-Ga-Zn계 금속 산화물, Sn-Al-Zn계 금속 산화물, In-Hf-Zn계 금속 산화물, In-La-Zn계 금속 산화물, In-Ce-Zn계 금속 산화물, In-Pr-Zn계 금속 산화물, In-Nd-Zn계 금속 산화물, In-Sm-Zn계 금속 산화물, In-Eu-Zn계 금속 산화물, In-Gd-Zn계 금속 산화물, In-Tb-Zn계 금속 산화물, In-Dy-Zn계 금속 산화물, In-Ho-Zn계 금속 산화물, In-Er-Zn계 금속 산화물, In-Tm-Zn계 금속 산화물, In-Yb-Zn계 금속 산화물 또는 In-Lu-Zn계 금속 산화물; 또는 4-원소 금속 산화물인 In-Sn-Ga-Zn계 금속 산화물, In-Hf-Ga-Zn계 금속 산화물, In-Al-Ga-Zn계 금속 산화물, In-Sn-Al-Zn계 금속 산화물, In-Sn-Hf-Zn계 금속 산화물 또는 In-Hf-Al-Zn계 금속 산화물.
예컨대, In-Ga-Zn계 금속 산화물이 주요 원소들로서 In, Ga 및 Zn을 함유하는 산화물을 의미하고, In, Ga 및 Zn의 비율에 대한 어떠한 특별한 제한도 존재하지 않음을 주목해야 한다. In-Ga-Zn계 금속 산화물은 In, Ga 및 Zn 이외의 금속 원소를 함유할 수 있다.
대안적으로, InMO3(ZnO)m(m>0이 충족되고, 여기에서 m은 정수가 아님)으로 표현된 재료가 산화물 반도체로서 사용될 수 있다. M이 Ga, Fe, Mn 및 Co로부터 선택된 하나 이상의 금속 원소들을 나타냄을 주목해야 한다. 대안적으로, 산화물 반도체로서, In2SnO5(ZnO)n(n>0이 충족되고, 여기에서 n은 정수)으로 표현된 재료가 사용될 수 있다.
예컨대, 1:1:1(=1/3:1/3:1/3), 2:2:1(=2/5:2/5:1/5), 또는 3:1:2(=1/2:1/6:1/3)의 원자 비율로 In, Ga 및 Zn을 함유하는 In-Ga-Zn계 금속 산화물 또는 위의 조성들에 근접한 조성을 갖는 임의의 산화물들을 사용할 수 있다. 대안적으로, 1:1:1(=1/3:1/3:1/3), 2:1:3(=1/3:1/6:1/2), 또는 2:1:5(=1/4:1/8:5/8)의 원자 비율로 In, Sn 및 Zn을 함유하는 In-Sn-Zn계 금속 산화물 또는 위의 조성들에 근접한 조성을 갖는 임의의 산화물들이 사용될 수 있다.
그러나, 조성은 상술한 조성들로 국한되지 않고, 적절한 조성을 갖는 재료가 필요한 반도체 특성들 및 전기 특성들(예, 전계-효과 이동도, 문턱 전압, 및 변동)에 의존하여 사용될 수 있다. 필요한 반도체 특성들을 얻기 위하여, 캐리어 밀도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자 비율, 원자간 거리, 밀도, 등이 적절하게 설정되는 것이 바람직하다.
예컨대, 높은 이동도는 In-Sn-Zn계 금속 산화물이 사용되는 경우 상대적으로 쉽게 얻어질 수 있다. 그러나, In-Ga-Zn계 금속 산화물이 사용되는 경우, 부피 내의 결함 밀도를 줄임으로써 이동도는 증가할 수 있다.
또한 산화물 반도체막(20)을 위해 사용될 수 있는 산화물 반도체는 2eV 이상, 바람직하게는 2.5eV 이상, 더욱 바람직하게는 3eV 이상의 에너지 갭을 갖는다. 이러한 방식으로, 트랜지스터의 오프-상태 전류는 넓은 에너지 갭을 갖는 산화물 반도체를 사용함으로써 줄어들 수 있다.
산화물 반도체막(20)이 비정질 구조, 단결정 구조 또는 다결정 구조를 가질 수 있음을 주목해야 한다.
산화물 반도체막(20)으로서, 결정부들을 갖는 c-축 배향 결정 산화물 반도체막(CAAC-OS막으로도 언급됨)이 사용될 수 있다.
CAAC-OS막은, 복수의 결정부들을 포함하고, 대부분의 각 결정부가 한 측면이 100nm 미만인 입방체 내에 들어가는 산화물 반도체막들 중 하나이다. 따라서, CAAC-OS막 내에 포함된 결정부가, 10nm 미만, 5nm 미만, 또는 3nm 미만인 한 측면을 갖는 입방체 내에 들어가는 경우가 존재한다. CAAC-OS막의 결함 상태들의 밀도는 미결정 산화물 반도체막의 것보다 낮다. CAAC-OS막은 아래에서 상세하게 기술된다.
CAAC-OS막의 투과 전자 현미경(TEM) 이미지에서, 결정부들 사이의 경계, 즉 결정입계는 명확하게 관찰되지 않는다. 따라서, CAAC-OS막 내에서, 결정입계로 인한 전자 이동도의 감소는 발생하기 어렵다.
샘플 표면에 실질적으로 평행한 방향에서 관찰된 CAAC-OS막의 TEM 이미지(단면 TEM 이미지)에 따라, 금속 원자들은 결정부들 내에서 층상으로 배열된다. 각 금속 원자 층은 CAAC-OS막이 형성되는 표면(이후로, CAAC-OS막이 형성되는 표면을 피형성면이라 칭한다) 또는 CAAC-OS막의 상부 표면을 반영한 지형을 갖고, CAAC-OS막의 피형성면 또는 상부 표면에 평행하게 배열된다.
다른 한 편으로, 샘플 표면에 실질적으로 수직인 방향에서 관찰된 CAAC-OS막의 TEM 이미지(평면 TEM 이미지)에 따라, 금속 원자들은 결정부들 내에서 삼각형 또는 육각형 구성으로 배열된다. 그러나, 상이한 결정부들 사이에서 금속 원자들의 배열의 규칙성은 존재하지 않는다.
단면 TEM 이미지 및 평면 TEM 이미지의 결과들로부터, CAAC-OS막 내의 결정부들 내에서 배향이 발견된다.
CAAC-OS막은 X선 회절(XRD) 장치를 통한 구조 해석을 받는다. 예컨대, InGaZnO4 결정을 포함하는 CAAC-OS막이 아웃-오브-플레인(out-of-plane)법에 의해 분석될 때, 회절각(2θ)이 대략 31°일 때 피크가 빈번하게 나타난다. 이 피크는, InGaZnO4 결정의 (009)면으로부터 유도되고, 이는 CAAC-OS막 내의 결정들이 c-축 배향을 갖고, c-축들이 CAAC-OS막의 피형성면 또는 상부 표면에 실질적으로 수직인 방향으로 배향되는 것을 나타낸다.
다른 한 편으로, CAAC-OS막이 c-축에 수직인 방향으로 X선이 샘플로 입사하는 인-플레인(in-plane)법을 통해 분석될 때, 2θ가 대략 56°일 때 피크가 빈번하게 나타난다. 이 피크는 InGaZnO4 결정의 (110)면으로부터 유도된다. 여기에서, 2θ가 대략 56°에서 고정된 상태로, 샘플이 샘플 표면의 법선 벡터를 축(φ축)으로 하여 회전하는 조건들 하에서 분석(φ 스캔)이 수행된다. 샘플이 InGaZnO4의 단결정 산화물 반도체막인 경우, 6개의 피크들이 출현한다. 6개의 피크들은 (110)면에 등가인 결정면들로부터 유도된다. 다른 한 편으로, CAAC-OS막의 경우, 2θ가 대략 56°에 고정된 상태에서 φ 스캔이 수행될 때조차, 피크는 명료하게 관찰되지 않는다.
위의 결과들에 따라, c-축 배향을 갖는 CAAC-OS막에서, a-축들 및 b-축들의 방향들이 결정부들 사이에서 상이하지만, c-축들은 피형성면의 법선 벡터 또는 상부 표면의 법선 벡터에 평형한 방향으로 배향된다. 따라서, 단면 TEM 이미지에서 관찰된 층상으로 배열된 각 금속 원자층은 결정의 a-b면에 평행한 면에 대응한다.
결정부가 CAAC-OS막의 증착과 동시에 형성되거나, 또는 열처리와 같은 결정화 처리를 통해 형성됨을 주목해야 한다. 상술한 바와 같이, 결정의 c-축은 CAAC-OS막의 피형성면의 법선 벡터 또는 상부 표면의 법선 벡터에 평행한 방향으로 배향된다. 따라서, 예컨대 CAAC-OS막의 형태가 에칭 등에 의해 변화되는 경우, c-축은 CAAC-OS막의 피형성면의 법선 벡터 또는 상부 표면의 법선 벡터에 반드시 평행한 것은 아닐 수 있다.
더욱이, CAAC-OS막 내의 결정화 정도는 반드시 균일한 것은 아니다. 예컨대, CAAC-OS막을 초래하는 결정 성장이 막의 상부 표면의 근처로부터 발생하는 경우, 상부 표면 근처에서 결정화 정도는 일부 경우들에서 피형성면의 근처에서의 결정화 정도보다 높다. 더욱이, CAAC-OS막에 불순물이 첨가될 때, 불순물이 첨가되는 영역 내의 결정화는 변화되고, CAAC-OS막 내의 결정화 정도는 영역들에 따라 변한다.
InGaZnO4 결정을 갖는 CAAC-OS막이 아웃-오브-플레인 법에 의해 분석될 때, 2θ의 피크가 또한 대략 31°에서 2θ의 피크에 부가하여, 대략 36°에서 관찰될 수 있음을 주목해야 한다. 대략 36°에서 2θ의 피크는 c-축 배향을 갖지 않는 결정이 CAAC-OS막의 부분 내에 포함되는 것을 나타낸다. CAAC-OS막 내에서, 2θ의 피크가 대략 31°에서 출현하고, 2θ의 피크가 대략 36°에서 출현하지 않는 것이 바람직하다.
CAAC-OS막을 사용하는 트랜지스터에서, 가시광 또는 자외광의 조사로 인한 전기 특성들의 변화는 작다. 따라서, 트랜지스터는 높은 신뢰도를 갖는다.
대안적으로, 산화물 반도체막(20)은 복수의 산화물 반도체막들의 적층 구조를 가질 수 있다. 예컨대, 산화물 반도체막(20)은 상이한 조성들을 갖는 금속 산화물들을 사용하여 형성되는 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 적층 구조를 가질 수 있다. 대안적으로, 예컨대 제 1 산화물 반도체막은 2원소 금속 산화물, 3원소 금속 산화물, 및 4원소 금속 산화물 중 어느 하나를 사용하여 형성될 수 있고, 제 2 산화물 반도체막은 이들 중 제 1 산화물 반도체막을 위한 산화물과 상이한 어느 하나를 사용하여 형성될 수 있다.
더욱이, 제 1 산화물 반도체막 및 제 2 산화물 반도체막의 구성 원소들은 동일하게 구성될 수 있고, 제 1 산화물 반도체막과 제 2 산화물 반도체막의 구성 원소들의 조성은 상이하게 구성될 수 있다. 예컨대, 제 1 산화물 반도체막은 3:1:2의 원자 비율로 In, Ga 및 Zn을 함유할 수 있고, 제 2 산화물 반도체막은 1:1:1의 원자 비율로 In, Ga 및 Zn을 함유할 수 있다. 대안적으로, 제 1 산화물 반도체막은 2:1:3의 원자 비율로 In, Ga 및 Zn을 함유할 수 있고, 제 2 산화물 반도체막은 1:3:2의 원자 비율로 In, Ga 및 Zn을 함유할 수 있다. 산화물 반도체의 원자 비율에서 각 원자의 비율이 오차로서 ±20%의 범위 내에서 변함을 주목해야 한다.
이때, 게이트 전극에 더 가까운(채널 측 상의), 제 1 산화물 반도체막과 제 2 산화물 반도체막 중 하나는 In > Ga의 비율로 In 및 Ga를 함유하는 것이 바람직하다. 게이트 전극으로부터 더 먼(백-채널 측 상의), 다른 산화물 반도체막은 In ≤ Ga의 비율로 In 및 Ga를 함유하는 것이 바람직하다.
또한, 산화물 반도체막(20)은 제 1 산화물 반도체막, 제 2 산화물 반도체막 및 제 3 산화물 반도체막으로 이루어진 3층 구조를 가질 수 있고, 이들의 구성 원소들은 동일하게 구성될 수 있고, 제 1 산화물 반도체막, 제 2 산화물 반도체막 및 제 3 산화물 반도체막의 구성 원소들의 조성은 상이하게 구성될 수 있다. 예컨대, 제 1 산화물 반도체막은 1:3:2의 원자 비율로 In, Ga 및 Zn을 함유할 수 있고, 제 2 산화물 반도체막은 3:1:2의 원자 비율로 In, Ga 및 Zn을 함유할 수 있고, 제 3 산화물 반도체막은 1:1:1의 원자 비율로 In, Ga 및 Zn을 함유할 수 있다.
원자 비율에서 Ga 및 Zn보다 In을 더 함유하는 산화물 반도체막, 전형적으로 제 2 산화물 반도체막, 및 동일한 원자 비율로 Ga, Zn 및 In을 함유하는 산화물 반도체막, 전형적으로 제 3 산화물 반도체막과 비교하여, 원자 비율에서 Ga 및 Zn보다 In을 적게 함유하는 산화물 반도체막, 전형적으로 1:3:2의 원자 비율로 In, Ga 및 Zn을 함유하는 제 1 산화물 반도체막은 적은 산소 빈자리들을 갖고, 따라서 캐리어 밀도 증가를 억제할 수 있다. 또한, 1:3:2의 원자 비율로 In, Ga 및 Zn을 함유하는 제 1 산화물 반도체막이 비정질 구조를 가질 때, 제 2 산화물 반도체막은 CAAC-OS막이 되기 쉽다.
제 1 산화물 반도체막, 제 2 산화물 반도체막 및 제 3 산화물 반도체막의 구성 원소들이 동일하기 때문에, 제 1 산화물 반도체막은 제 2 산화물 반도체막과의 계면에서 더 적은 결함 상태들(트랩 레벨들)을 갖는다. 그러므로, 산화물 반도체막(20)이 위의 구조를 가질 때, 시간에 걸친 변화 또는 BT 광응력 시험으로 인한 트랜지스터의 문턱 전압의 변동 양은 줄어들 수 있다.
산화물 반도체에서, 중금속의 s 궤도가 주로 캐리어 전달에 기여하고, 산화물 반도체에서 In 함량이 증가할 때, s 궤도들의 중첩은 증가하기 쉽다. 그러므로, In > Ga의 비율로 In 및 Ga를 함유하는 산화물은 In ≤ Ga의 비율로 In 및 Ga를 함유하는 산화물보다 더 높은 캐리어 이동도를 갖는다. 또한, In내에서 보다 Ga에서 산소 빈자리의 형성 에너지가 더 크고, 따라서 산소 빈자리가 발생하기 어렵다; 그러므로 In ≤ Ga의 비율로 In 및 Ga를 함유하는 산화물은 In > Ga의 비율로 In 및 Ga를 함유하는 산화물보다 더 안정된 특성들을 갖는다.
In > Ga의 비율로 In 및 Ga를 함유하는 산화물 반도체는 채널 측상에서 사용되고, In ≤ Ga의 비율로 In 및 Ga를 함유하는 산화물 반도체는 백-채널 측상에서 사용되어, 트랜지스터의 전계 효과 이동도와 신뢰도는 추가로 개선될 수 있다.
또한, 제 1 산화물 반도체막, 제 2 산화물 반도체막 및 제 3 산화물 반도체막은 상이한 결정도를 갖는 산화물 반도체들을 사용하여 형성될 수 있다. 즉, 산화물 반도체막(20)은 단결정 산화물 반도체, 다결정 산화물 반도체, 비정질 산화물 반도체 및 CAAC-OS 중 어느 하나를 사용하여 적절하게 형성될 수 있다. 비정질 산화물 반도체가 제 1 산화물 반도체막 또는 제 2 산화물 반도체막을 위해 사용될 때, 산화물 반도체막(20)의 내부 응력 또는 외부 응력이 완화되고, 트랜지스터의 특성들의 변동이 감소되어, 트랜지스터의 신뢰도는 추가로 개선될 수 있다.
산화물 반도체막(20)의 두께는 바람직하게는 1nm 이상 100nm 이하, 더욱 바람직하게는 1nm 이상 30nm 이하, 더더욱 바람직하게는 1nm 이상 50nm 이하, 추가로 더더욱 바람직하게는 3nm 이상 20nm 이하이다.
제 2 이온 질량 분광계(SIMS)에 의해 얻어진, 산화물 반도체막(20)에서 알칼리 금속들 또는 알칼리 토금속들의 농도는 바람직하게 1×1018원자/㎤ 이하, 더욱 바람직하게 2×1016원자/㎤ 이하이다. 이것은, 알칼리 금속들 또는 알칼리 토금속들이 산화물 반도체에 결합할 때, 알칼리 금속들 또는 알칼리 토금속들의 일부가 캐리어들을 생성하고, 트랜지스터의 오프-상태 전류의 증가를 야기하기 때문이다.
산화물 반도체막(20)에서, 제 2 이온 질량 분광계에 의해 얻어진, 수소 농도는 바람직하게 5×1018원자/㎤ 미만, 더욱 바람직하게 1×1018원자/㎤ 이하, 더더욱 바람직하게 5×1017원자/㎤ 이하, 추가로 더더욱 바람직하게 1×1016원자/㎤ 이하이다.
산화물 반도체막(20)에 함유된 수소는 금속 원자와 결합한 산소와 반응하여 물을 생성하고, 산소가 방출된 격자(또는 산소가 제거된 부분)에서 결함이 형성된다. 덧붙여, 수소 및 산소 부분의 결합은 캐리어로 작용하는 전자들의 생성을 야기한다. 따라서, 수소를 함유하는 불순물들은 산화물 반도체막을 형성하는 단계에서 가능한 많이 감소되고, 이에 의해 산화물 반도체막 내의 수소 농도는 줄어들 수 있다. 채널 영역으로서 수소가 가능한 많이 제거된 고도로 순화된 산화물 반도체막을 사용함으로써, 음의 방향에서 문턱 전압의 이동이 줄어들 수 있고, 전형적으로 오프-상태 전류인 트랜지스터의 소스와 드레인 사이의 누설 전류가 줄어들 수 있다. 결과적으로, 트랜지스터의 전기 특성들이 개선될 수 있다.
다양한 실험들이 채널 형성 영역으로서 고도로 순화된 산화물 반도체막을 포함하는 트랜지스터의 낮은 오프-상태 전류를 입증할 수 있음을 주목해야 한다. 예컨대, 심지어 소자가 1×106㎛의 채널 폭과 10㎛의 채널 길이를 가질 때에도, 오프-상태 전류는 반도체 파라미터 분석기의 측정 한계 이하, 즉 1V 내지 10V의 소스 전극과 드레인 전극 사이의 전압(드레인 전압)에서 1×10-13A 이하가 될 수 있다. 이 경우, 오프-상태 전류가 100zA/mm 이하인 것을 확인할 수 있다. 또한, 오프-상태 전류는 커패시터와 트랜지스터가 서로 연결되고, 커패시터로 또는 커패시터로부터 흐르는 전하가 트랜지스터에 의해 제어되는 회로의 사용을 통해 측정되었다. 측정시, 순화된 산화물 반도체막은 트랜지스터의 채널 형성 영역을 위해 사용되었고, 트랜지스터의 오프-상태 전류는 단위 시간당 커패시터의 전하 양의 변화로부터 측정되었다. 결과적으로, 트랜지스터의 소스 전극과 드레인 전극 사이의 전압이 3V인 경우, 수십 yA/㎛(마이크로미터당 욕토암페어)의 낮은 오프-상태 전류가 얻어질 수 있는 것이 발견된다. 결과적으로, 채널 형성 영역으로 고도로 순화된 산화물 반도체막을 포함하는 트랜지스터는 극히 낮은 오프-상태 전류를 갖는다.
산화물 반도체막(20)에서 질소의 농도는 바람직하게 5×1018원자/㎤ 이하이다.
전극들(21)의 쌍은 도전성 재료로서 다음의 금속들 중 임의의 금속을 포함하는 단일층 구조 또는 적층 구조를 갖도록 형성된다: 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈 및 텅스텐, 또는 주 구성원소로서 이들 금속들 중 임의의 것을 함유하는 합금. 실리콘을 함유하는 알루미늄막의 단일층 구조; 티타늄막이 알루미늄막 위에 적층된 2층 구조; 티타늄막이 텅스텐막 위에 적층된 2층 구조; 구리막이 구리-망간-알루미늄 합금막 위에 적층된 2층 구조; 티타늄막 또는 질화 티타늄막, 알루미늄막 또는 구리막, 및 티타늄막 또는 질화 티타늄막이 순서대로 적층된 3층 구조; 및 몰리브덴막 또는 질화 몰리브덴막, 알루미늄막 또는 구리막, 및 몰리브덴막 또는 질화 몰리브덴막이 순서대로 적층된 3층 구조가 예들로서 주어질 수 있다. 산화 인듐, 산화 주석, 또는 산화 아연을 함유하는 투명 도전성 재료가 사용될 수 있음을 주목해야 한다.
다음에, 도 1에 도시된 트랜지스터(50)를 제작하는 방법이 도 2를 참조하여 기술된다.
도 2의 (A)에 도시된 바와 같이, 게이트 전극(15)은 기판(11) 위에 형성되고, 게이트 절연막(18)은 게이트 전극(15) 위에 형성된다.
게이트 전극(15)의 형성 방법이 아래에 기술된다. 먼저, 도전막이 스퍼터링 공정, CVD 방법, 증착 방법, 등에 의해 형성되고, 이후 마스크가 포토리소그래피 방법에 의해 도전막 위에 형성된다. 이후, 게이트 전극(15)을 형성하기 위하여 도전막의 부분이 마스크를 사용하여 에칭된다. 이후, 마스크가 제거된다.
위의 형성 방법 대신에, 게이트 전극(15)이 전기도금 방법, 프린팅 방법, 인크젯 방법, 등에 의해 형성될 수 있음을 주목해야 한다.
여기에서, 100nm 두께의 텅스텐막이 스퍼터링 방법에 의해 형성된다. 이후, 마스크가 포토리소그래피 공정에 의해 형성되고, 텅스텐막이 마스크를 사용하여 건식 에칭되어, 게이트 전극(15)을 형성한다.
게이트 절연막(18)은 스퍼터링 방법, CVD 방법, 증착 방법, 등에 의해 형성된다.
게이트 절연막(18)이 산화 실리콘막, 산화질화 실리콘막, 또는 질화산화 실리콘막을 사용하여 형성되는 경우, 실리콘과 산화 가스를 포함하는 증착 가스가 바람직하게 소스 가스로서 사용된다. 증착 가스의 전형적인 예들로서, 실리콘, 실란, 디실란, 트리실란, 및 실란 플루오라이드를 포함하는 것들이 주어질 수 있다. 산화 가스로서, 예컨대, 산소, 오존, 일산화이질소 및 이산화질소, 등이 주어질 수 있다.
질화 실리콘막이 게이트 절연막(18)으로서 형성되는 경우, 절연막(26)으로서 사용될 수 있는 질화 실리콘막의 형성 방법 대신에, 다음의 형성 방법을 사용하는 것이 바람직하다. 이러한 형성 방법은 두 단계를 갖는다. 먼저, 적은 결함들을 갖는 제 1 질화 실리콘막이 소스 가스로서 실란, 질소 및 암모니아의 혼합 가스가 사용되는 플라즈마 CVD 방법에 의해 형성된다. 이후, 수소 농도가 낮고 수소가 차단될 수 있는 제 2 질화 실리콘막이 소스 가스를 실란과 질소의 혼합 가스로 전환함으로써 형성된다. 이러한 형성 방법을 통해, 적은 결함들과, 수소에 대해 차단 효과를 갖는 질화 실리콘막이 게이트 절연막(18)으로서 형성될 수 있다.
더욱이, 산화 갈륨막이 게이트 절연막(18)으로서 형성되는 경우, 금속 유기 화학 증기 증착(MOCVD) 방법이 사용될 수 있다.
다음에, 도 2의 (B)에 도시된 바와 같이, 산화물 반도체막(19)이 게이트 절연막(18) 위에 형성된다.
산화물 반도체막(19)의 형성 방법은 아래에 기술된다. 산화물 반도체막은 스퍼터링 방법, 코팅 방법, 펄스드 레이저 증착 방법, 레이저 제거 방법, 등에 의해 게이트 절연막(18) 위에 형성된다. 이후, 마스크가 포토리소그래피 공정에 의해 산화물 반도체막 위에 형성된 후, 산화물 반도체막이 마스크를 사용하여 부분적으로 에칭된다. 따라서, 게이트 절연막(18) 위에서 소자 분리를 겪어 게이트 전극(15)과 부분적으로 중첩하는 산화물 반도체막(19)은 도 2의 (B)에 도시된 바와 같이 형성된다. 이후, 마스크가 제거된다.
대안적으로, 산화물 반도체막(19)을 형성하기 위한 프린팅 방법을 사용함으로써, 소자 분리를 겪는 산화물 반도체막(19)은 직접 형성될 수 있다.
산화물 반도체막이 스퍼터링 방법에 의해 형성되는 경우, 플라즈마를 생성하기 위한 전원 디바이스는 적절하게 RF 전원 디바이스, AC 전원 디바이스, DC 전원 디바이스, 등이 될 수 있다.
스퍼터링 가스로서, 희가스(전형적으로 아르곤), 산소 가스, 또는 희가스와 산소의 혼합 가스가 적절하게 사용된다. 희가스와 산소의 혼합 가스를 사용하는 경우, 산소의 비율은 희가스의 비율보다 높은 것이 바람직하다.
또한, 형성될 산화물 반도체막의 조성에 따라 타깃이 적절하게 선택될 수 있다.
예컨대, 산화물 반도체막이 150℃ 이상 750℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하, 더욱 바람직하게는 200℃ 이상 350℃ 이하의 기판 온도에서 스퍼터링 방법으로 형성되는 경우, 산화물 반도체막은 CAAC-OS막이 될 수 있다.
CAAC-OS막은 예컨대 다결정 산화물 반도체 스퍼터링 타깃을 사용하는 스퍼터링 방법에 의해 형성된다. 이온들이 스퍼터링 타깃과 충돌할 때, 스퍼터링 타깃 내에 포함된 결정 영역이 a-b 평면을 따라 타깃으로부터 분리될 수 있다; 즉, a-b 평면에 평행한 평면을 갖는 스퍼터링된 입자(평판-형의 스퍼터링된 입자 또는 펠릿-형의 스퍼터링된 입자)는 스퍼터링 타깃으로부터 분리될 수 있다. 이 경우, 평판-형의 스퍼터링된 입자는 그들의 결정 상태를 유지하면서 기판에 도달하고, 이에 의해 CAAC-OS막이 증착될 수 있다.
CAAC-OS막의 증착을 위해, 다음의 조건들이 바람직하게 사용된다.
증착 도중에 CAAC-OS막으로 들어가는 불순물들의 수를 감소시킴으로써, 결정 상태는 불순물들에 의해 파괴되는 것이 방지될 수 있다. 예컨대, 증착 챔버 내에 존재하는 불순물들(예, 수소, 물, 이산화탄소, 및 질소)의 농도를 감소시키는 것이 선호된다. 더욱이, 증착 가스 내의 불순물들의 농도가 감소될 수 있다. 특히, -80℃ 이하, 바람직하게는 -100℃ 이하의 이슬점을 갖는 증착 가스가 사용될 수 있다.
증착 도중에 기판 가열 온도를 증가시킴으로써, 스퍼터링된 입자의 이동은 스퍼터링된 입자가 기판 표면에 도달한 이후 발생하기 쉽다. 특히, 증착 도중의 기판 가열 온도가 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하이다. 증착 도중의 기판 가열 온도를 증가시킴으로써, 평판-형의 스퍼터링된 입자가 기판에 도달할 때, 기판 표면상에서 이동이 발생하여, 평판-형의 스퍼터링된 입자의 평판이 기판에 부착된다.
또한, 증착 가스 내의 산소의 비율이 증가되고, 전력이 최적화되어, 증착시 플라즈마 손상을 줄이는 것이 바람직하다. 증착 가스 내의 산소의 비율은 30vol% 이상, 바람직하게는 100vol%이다.
스퍼터링 타깃의 예로서, In-Ga-Zn계 금속 산화물 타깃이 아래에서 기술된다.
다결정인 In-Ga-Zn계 금속 산화물 타깃은, InOX 분말, GaOY 분말, 및 ZnOZ 분말을 미리 결정된 몰비로 혼합하고, 압력을 가하고, 1000℃ 이상 1500℃ 이하의 온도에서 열처리를 수행함으로써, 만들어진다. 이러한 압력 처리는 냉각이 수행되는 동안 수행될 수 있거나, 또는 가열이 수행되는 동안 수행될 수 있다. X, Y 및 Z가 각각 주어진 양의 수인 것을 주목해야 한다. 여기에서, InOX 분말의 GaOY 분말 및 ZnOZ 분말에 대한 미리 결정된 몰비는 예컨대, 2:2:1, 8:4:3, 3:1:1, 1:1:1, 4:2:3, 또는 3:1:2이다. 분말을 혼합하기 위한 분말의 종류들 및 몰비는 원하는 스퍼터링 타깃에 따라 적절하게 결정될 수 있다.
또한, 산화물 반도체막이 형성된 후, 산화물 반도체막이 탈수화 또는 탈수소화를 겪도록 열처리가 수행될 수 있다. 가열 온도는 전형적으로, 150℃ 이상 기판의 변형점 미만, 바람직하게는 200℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하이다.
열처리는 질소, 또는 헬륨, 네온, 아르곤, 제논, 또는 크립톤과 같은 희가스를 함유하는 불활성 가스 분위기 하에서 수행된다. 대안적으로, 열처리는 먼저 불활성 가스 분위기 하에서 수행될 수 있고, 이후 산소 분위기 하에서 수행될 수 있다. 위의 불활성 가스 분위기와 위의 산소 분위기는 수소, 물, 등을 함유하지 않는 것이 바람직하다. 처리 시간은 3분 내지 24시간이다.
전기로, RTA 장치, 등이 열처리를 위해 사용될 수 있다. RTA 장치의 사용을 통해, 가열 시간이 짧다면, 열처리는 기판의 변형점 이상의 온도에서 수행될 수 있다. 따라서, 가열 처리 시간은 단축될 수 있다.
열 처리는 질소, 산소, 초건조 공기(물 함량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 더욱 바람직하게는 10 ppb 이하인 공기), 또는 희가스(아르곤, 헬륨, 등)의 분위기 하에서 수행될 수 있다. 질소, 산소, 초건조 공기, 또는 희가스의 분위기는 수소, 물, 등을 함유하지 않는 것이 바람직하다.
산화물 반도체막이 형성된 후 열처리를 수행함으로써, 산화물 반도체막(20)에 함유된 수소의 농도는 5×1018원자/㎤ 미만, 바람직하게는 1×1018원자/㎤ 이하, 더욱 바람직하게 5×1017원자/㎤ 이하, 더더욱 바람직하게 1×1016원자/㎤ 이하가 될 수 있다.
여기에서, 35nm 두께의 산화물 반도체막이 스퍼터링 방법에 의해 형성되고, 마스크가 산화물 반도체막 위에 형성되고, 이후 산화물 반도체막의 부분이 선택적으로 에칭된다. 따라서, 산화물 반도체막(19)이 형성된다.
다음에, 도 2의 (C)에 도시된 바와 같이, 전극들(21)의 쌍이 형성된다.
전극들(21)의 쌍의 형성 방법이 아래에 기술된다. 먼저, 도전막이 스퍼터링 방법, CVD 방법, 증착 방법, 등에 의해 형성된다. 이후, 마스크가 포토리소그래피 공정에 의해 도전막 위에 형성된다. 이후, 전극들(21)의 쌍을 형성하기 위하여 도전막은 마스크를 사용하여 에칭된다. 이후, 마스크가 제거된다.
여기에서, 50nm 두께의 텅스텐막, 400nm 두께의 알루미늄막, 및 100nm 두께의 티타늄막이 스퍼터링 방법에 의해 순차적으로 적층된다. 이후, 마스크가 포토리소그래피 공정에 의해 티타늄막 위에 형성되고, 텅스텐막, 알루미늄막 및 티타늄막이 마스크를 사용하여 건식 에칭되어, 전극들(21)의 쌍을 형성한다.
전극들(21)의 쌍이 형성된 후, 에칭 잔류물을 제거하기 위하여 세척 처리가 바람직하게 수행된다. 전극들(21)의 쌍의 단락 회로는 이러한 세척 처리에 의해 억제될 수 있다. 세척 처리는 테트라메틸암모늄 수산화물(TMAH) 용액과 같은 알칼리 용액; 불산 용액 또는 옥살산 용액과 같은 산 용액; 또는 물을 사용하여 수행될 수 있다.
다음에, 산화물 반도체막(19)이 산소 분위기에서 생성된 플라즈마에 노출되어 도 2의 (C)에 도시된 바와 같이 산소(22)를 공급받는 방식으로, 도 2의 (D)에 도시된 산화물 반도체막(20)이 형성될 수 있다. 산소 분위기로서, 산소, 오존, 일산화이질소, 이산화질소, 등의 분위기들이 예들로서 주어질 수 있다. 또한, 플라즈마 처리에서, 산화물 반도체막(19)은 기판(11) 측에 바이어스가 인가되지 않은 상태에서 생성된 플라즈마에 노출되는 것이 바람직하다. 결과적으로, 산화물 반도체막(19)은 손상 없이 산소를 공급받을 수 있고; 따라서 산화물 반도체막(20) 내의 산소의 빈자리들의 수는 줄어들 수 있다.
여기에서, 산화물 반도체막(20)은 산화물 반도체막(19)을 산소 플라즈마에 노출시킴으로써 형성되고, 이러한 산소 플라즈마는, 일산화이질소가 플라즈마 CVD 장치의 처리 챔버 내로 도입되고, 처리 챔버 내에 제공된 상부 전극에 27.12MHz 고주파수 전원을 이용하여 150W의 고주파수 전력이 공급되는 방식으로 생성된다. 여기에서 사용된 플라즈마 CVD 장치가 전극 면적이 6000㎠이고, 공급 전력의 변환된 단위 면적당 전력(전력 밀도)이 2.5×10-2W/㎠인 평행 플레이트 플라즈마 CVD 장치임을 주목해야 한다.
산화물 반도체막(19)의 표면은 산화물 반도체막(19)에 산소를 공급할 수 있도록 산소 분위기 내에 생성된 플라즈마에 노출되고, 이에 의해 산화물 반도체막 내의 산소 빈자리들의 수는 줄어들 수 있다. 더욱이, 에칭 처리로 인해 산화물 반도체막(19)의 표면상에 남아있는 불순물들, 예컨대 플루오르 또는 염소와 같은 할로겐족 원소가 제거될 수 있다.
열처리는 플라즈마 처리 이전에 산화물 반도체막(19) 상에 수행되는 것이 바람직하다. 예컨대, 이러한 열처리는 산화물 반도체막(19)이 형성된 후 수행되는 열처리의 방식과 유사한 방식으로 수행될 수 있다.
다음에, 보호막(27)은 산화물 반도체막(20), 및 전극들(21)의 쌍 위에 형성된다. 특히, 절연막(23), 절연막(24), 절연막(25), 및 절연막(26)은 산화물 반도체막(20), 및 전극들(21)의 쌍 위에 순차적으로 형성된다. 이때, 절연막(23)은, 산화물 반도체막(20)이 위의 플라즈마 처리에 의해 형성된 후, 대기에 노출되지 않고 형성되고, 이에 의해 산화물 반도체막(20)과 절연막(23) 사이의 계면에서 불순물들의 농도는 감소될 수 있다.
절연막(23)이 형성된 직후에, 대기에 노출시키지 않고, 절연막들(24 내지 26)을 연속하여 형성하는 것이 바람직하다. 절연막(23)이 형성된 이후, 절연막(24)은 대기에 노출시키지 않고, 소스 가스의 유동율, 압력, 고주파수 전력 및 기판 온도 중 적어도 하나를 조절함으로써 연속적으로 형성되고, 이에 의해 절연막(23)과 절연막(24) 사이의 계면에서 불순물들의 농도는 줄어들 수 있고, 절연막(24)에 함유된 추가 산소는 산화물 반도체막(20)으로 이동할 수 있고; 따라서 산화물 반도체막(20) 내의 산소의 빈자리들의 수는 줄어들 수 있다.
절연막(24)이 형성된 후, 절연막(25)은 대기에 노출시키지 않고, 소스 가스의 유동율, 압력, 고주파수 전력 및 기판 온도 중 적어도 하나를 조절함으로써 연속적으로 형성되고, 이에 의해 절연막(24)과 절연막(25) 사이의 계면에서 불순물들의 농도는 줄어들 수 있다. 따라서 계면 상태는 줄어들 수 있다.
절연막(25)이 형성된 후, 절연막(26)은 대기에 노출시키지 않고, 소스 가스의 유동율, 압력, 고주파수 전력 및 기판 온도 중 적어도 하나를 조절함으로써 연속적으로 형성되고, 이에 의해 절연막(25)과 절연막(26) 사이의 계면에서 불순물들의 농도는 줄어들 수 있다. 따라서 계면 상태는 줄어들 수 있다.
절연막들(23 내지 26)의 형성 방법들을 위해, 위의 설명이 참조될 수 있다.
본 실시예에 있어서, 산화질화 실리콘막은 플라즈마 CVD 방법에 의해 절연막(23)으로서 50nm의 두께를 갖도록 형성된다. 플라즈마 CVD 방법은 다음의 조건들로 수행된다: 소스 가스는 각각 20sccm의 유동율과 3000sccm의 유동율을 갖는 실란과 일산화이질소이고; 처리 챔버의 압력은 40Pa이고; 기판 온도는 220℃이고; 병렬 플레이트 전극들은 27.12MHz 고주파수 전원을 사용하여 100W의 고주파 전력을 제공받는다. 플라즈마 CVD 장치가 전극 면적이 6000㎠이고, 공급 전력의 변환된 단위 면적당 전력(전력 밀도)이 1.6×10-1W/㎠인 평행 플레이트 플라즈마 CVD 장치임을 주목해야 한다.
본 실시예에 있어서, 산화질화 실리콘막은 플라즈마 CVD 방법에 의해 절연막(24)으로서 400nm의 두께를 갖도록 형성된다. 플라즈마 CVD 방법은 다음의 조건들로 수행된다: 소스 가스는 각각 160sccm의 유동율과 4000sccm의 유동율을 갖는 실란과 일산화이질소이고; 처리 챔버의 압력은 200Pa이고; 기판 온도는 220℃이고; 병렬 플레이트 전극들은 27.12MHz 고주파수 전원을 사용하여 1500W의 고주파 전력을 제공받는다. 플라즈마 CVD 장치가 전극 면적이 6000㎠이고, 공급 전력의 변환된 단위 면적당 전력(전력 밀도)이 2.5×10-1W/㎠인 평행 플레이트 플라즈마 CVD 장치임을 주목해야 한다.
본 실시예에 있어서, 산화질화 실리콘막은 플라즈마 CVD 방법에 의해 절연막(25)으로서 115nm의 두께를 갖도록 형성된다. 플라즈마 CVD 방법은 다음의 조건들로 수행된다: 소스 가스는 각각 20sccm의 유동율과 3000sccm의 유동율을 갖는 실란과 일산화이질소이고; 처리 챔버의 압력은 200Pa이고; 기판 온도는 350℃이고; 병렬 플레이트 전극들은 27.12MHz 고주파수 전원을 사용하여 100W의 고주파 전력을 제공받는다. 플라즈마 CVD 장치가 전극 면적이 6000㎠이고, 공급 전력의 변환된 단위 면적당 전력(전력 밀도)이 1.6×10-1W/㎠인 평행 플레이트 플라즈마 CVD 장치임을 주목해야 한다.
본 실시예에 있어서, 질화 실리콘막은 플라즈마 CVD 방법에 의해 절연막(26)으로서 50nm의 두께를 갖도록 형성된다. 플라즈마 CVD 방법은 다음의 조건들로 수행된다: 소스 가스는 각각 50sccm의 유동율, 5000sccm의 유동율 및 100sccm의 유동율을 갖는 실란, 질소 및 암모니아이고; 처리 챔버의 압력은 200Pa이고; 기판 온도는 220℃이고; 병렬 플레이트 전극들은 27.12MHz 고주파수 전원을 사용하여 1000W의 고주파 전력을 제공받는다. 플라즈마 CVD 장치가 전극 면적이 6000㎠이고, 공급 전력의 변환된 단위 면적당 전력(전력 밀도)이 1.6×10-1W/㎠인 평행 플레이트 플라즈마 CVD 장치임을 주목해야 한다.
열처리는 절연막(26)이 형성되기 전에 수행됨을 주목해야 한다. 열처리에 의해, 절연막들(23 내지 25)에 함유된 물(수소를 포함)은 제거될 수 있고, 적어도 절연막(24)으로부터 제거된 산소는 산화물 반도체막(20)으로 이동하게 되어, 산화물 반도체막(20) 내의 산소의 빈자리들이 채워질 수 있다. 열처리는 산화물 반도체막(19)의 형성 후에 수행된 열처리와 플라즈마 처리 이전에 수행된 열처리와 유사한 방식으로 수행될 수 있다.
여기에서, 열처리는 질소 및 산소 분위기에서 1시간 동안 350℃로 수행된다.
절연막(26)이 형성된 후, 절연막(26)의 형성 이전에 수행된 열처리와 유사한 열처리가 수행될 수 있다.
상술한 공정을 통해, 트랜지스터(50)가 제작될 수 있다.
본 실시예에서 기술된 구조, 방법, 등은 다른 실시예들 및 예시들에서 기술된 구조들, 방법들, 등과 적절하게 조합하여 사용될 수 있다.
(실시예 2)
본 실시예에서, 실시예 1의 구조와 다른 구조를 갖는 트랜지스터가 도 3을 참조하여 기술된다. 본 실시예의 트랜지스터(70)는 산화물 반도체막을 개재하여 서로 대향하는 복수의 게이트 전극들을 포함한다.
트랜지스터(70)는 기판(11) 위에 제공된 게이트 전극(15)을 포함한다. 또한, 트랜지스터(70)에서, 게이트 절연막(18)은 기판(11)과 게이트 전극(15) 위에 제공되고, 산화물 반도체막(20)은 게이트 절연막(18)을 개재하여 게이트 전극(15)과 중첩하도록 제공되고, 전극들(21)의 쌍은 산화물 반도체막(20)과 접촉하여 제공된다. 트랜지스터(70)에서, 적어도 절연막들(25 및 26)은 게이트 절연막(18), 산화물 반도체막(20) 및 전극들(21)의 쌍 위에 제공된다. 게이트 전극(61)은 산화물 반도체막(20)과 중첩하도록 게이트 절연막(26) 위에 제공된다. 트랜지스터(50)뿐만 아니라, 트랜지스터(70)는 바람직하게, 절연막(25)과 산화물 반도체막(20) 사이에 제공된 절연막들(23 및 24), 및 절연막들(25 및 26)로 형성된 보호막(27)을 포함한다(도 3 참조).
게이트 전극(61)은 실시예 1의 게이트 전극(15)의 방식과 유사한 방식으로 형성될 수 있다. 트랜지스터(70)의 다른 구성요소들은 실시예 1의 구성요소들과 동일하다.
트랜지스터(70)는 산화물 반도체막(20)을 개재하여 서로 대향하는 게이트 전극(15)과 게이트 전극(61)을 갖는다. 게이트 전극(15)과 게이트 전극(61)에 상이한 전위들을 인가함으로써 트랜지스터(70)의 문턱 전압은 제어될 수 있다. 대안적으로, 게이트 전극(15)과 게이트 전극(61)에 동일한 전위를 인가함으로써, 트랜지스터(70)의 온-상태 전류는 증가할 수 있다. 더욱이, 트랜지스터(70)는 산화 분위기 내에서 생성된 플라즈마에 노출된 표면을 갖는 산화물 반도체막(20)과, 플라즈마 처리 이후 연속적으로 형성된 보호막(27)을 포함하고, 이에 의해 산화물 반도체막(20)과 게이트 전극(61) 사이의 불순물들은 줄어들 수 있고, 트랜지스터(70)의 전기 특성들의 변화(문턱 전압의 변동)는 억제될 수 있다. 더욱이, 트랜지스터(70)가 산소의 빈자리들의 수가 감소된 산화물 반도체막(20)을 포함하므로, 트랜지스터(70)의 초기 특성들의 결함들은 억제될 수 있다.
본 실시예에서 기술된 구조, 방법, 등은 다른 실시예들 및 예시들에서 기술된 구조들, 방법들, 등과 적절하게 조합하여 사용될 수 있다.
(실시예 3)
디스플레이 기능을 갖는 반도체 장치(디스플레이 디바이스로도 언급됨)는 본 발명의 일 실시예의 트랜지스터를 사용하여 제작될 수 있다. 더욱이, 반도체 장치의 구동기 회로들의 일부 또는 모두는 픽셀부가 형성되는 기판 위에 형성될 수 있고, 이에 의해 시스템-온-패널이 얻어질 수 있다.
도 4의 (A)에서, 밀봉제(905)는 기판(901) 위에 제공된 픽셀부(902)를 둘러싸도록 제공되고, 픽셀부(902)는 기판(906)을 통해 밀봉된다. 도 4의 (A)에서, 신호 라인 구동기 회로(903)와 스캔 라인 구동기 회로(904)는 별도로 준비된 IC칩 또는 기판 위에 각각 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성되고, 기판(901) 위의 밀봉제(905)에 의해 둘러싸인 영역과 다른 영역에 장착된다. 또한, 신호 라인 구동기 회로(903)과 스캔 라인 구동기 회로(904)을 통해 픽셀부(902)에 제공되는 다양한 신호들 및 전위들은 유연한 프린트 회로들(FPCs)(918a 및 918b)로부터 공급된다.
도 4의 (B) 및 (C)에서, 밀봉제(905)는 기판(901) 위에 제공된 픽셀부(902)와 스캔 라인 구동기 회로(904)를 둘러싸도록 제공된다. 기판(906)은 픽셀부(902)와 스캔 라인 구동기 회로(904) 위에 제공된다. 따라서, 픽셀부(902)와 스캔 라인 구동기 회로(904)는 기판(901), 밀봉제(905) 및 기판(906)을 통해 디스플레이 요소와 함께 밀봉된다. 도 4의 (B) 및 (C)에서, 별도로 준비된 IC칩 또는 기판 위에 각각 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 신호 라인 구동기 회로(903)는 기판(901) 위에 밀봉제(905)에 의해 둘러싸인 영역과 다른 영역에 장착된다. 도 4의 (B) 및 (C)에서, 신호 라인 구동기 회로(903)와 스캔 라인 구동기 회로(904)를 통해 픽셀부(902)에 제공되는 다양한 신호들 및 전위들은 FPC(918)로부터 공급된다.
도 4의 (B) 및 (C)가 각각 신호 라인 구동기 회로(903)가 별도로 형성되어 기판(901)에 장착되는 예를 도시하지만, 본 발명의 일 실시예는 이러한 구조에 국한되는 것은 아니다. 스캔 라인 구동기 회로는 별도로 형성되어 이후 장착될 수 있거나, 또는 오로지 신호 라인 구동기 회로의 부분 또는 스캔 라인 구동기 회로의 부분이 별도로 형성되어 이후 장착될 수 있다.
별도로 형성된 구동기 회로를 연결하는 방법에 대한 특별한 제한은 없고, 칩-온-글라스(COG) 방법, 배선 접합(wire bonding) 방법, 테이프 자동 접합(TAB : tape automated bonding) 방법, 등이 사용될 수 있음을 주목해야 한다. 도 4의 (A)는 신호 라인 구동기 회로(903)와 스캔 라인 구동기 회로(904)가 COG 방법에 의해 장착되는 예를 도시한다. 도 4의 (B)는 신호 라인 구동기 회로(903)가 COG 방법에 의해 장착되는 예를 도시한다. 도 4의 (C)는 신호 라인 구동기 회로(903)가 TAB 방법에 의해 장착되는 예를 도시한다.
디스플레이 디바이스는 그 범주 내에 디스플레이 요소가 밀봉되는 패널과, 제어기 등을 포함하는 IC가 패널 상에 장착되는 모듈을 포함한다. 본 명세서에서 디스플레이 디바이스는 이미지 디스플레이 디바이스, 디스플레이 디바이스, 또는 광원(조명 디바이스를 포함)을 언급한다. 더욱이, 디스플레이 디바이스는 또한 그 범주 내의 다음의 모듈들을 포함한다: FPC 또는 TCP와 같은 커넥터가 부착되는 모듈; 단부에 프린트 배선 보드가 제공되는 TCP를 갖는 모듈; 및 집적 회로(IC)가 COG 방법에 의해 디스플레이 요소 상에 직접 장착되는 모듈.
기판(901) 위에 제공된 픽셀부(902)와 스캔 라인 구동기 회로(904)는 복수의 트랜지스터들을 포함하고, 본 발명의 일 실시예의 트랜지스터가 사용될 수 있다.
디스플레이 디바이스에 제공된 디스플레이 요소로서, 액정 요소(액정 디스플레이 요소로도 언급됨) 또는 발광 요소(발광 디스플레이 요소로도 언급됨)가 사용될 수 있다. 발광 요소는 그 범주 내에서 휘도가 전류 또는 전압에 의해 제어되는 요소를 포함하고, 특히 유기 전기발광(EL), 무기 EL, 등을 포함한다. 더욱이, 디스플레이 요소로서, 전자 잉크와 같이, 콘트라스트가 전기 효과에 의해 변경되는 디스플레이 매체가 사용될 수 있다. 디스플레이 매체를 사용하는 디스플레이 디바이스로서, 전자 종이, 등이 주어진다.
디스플레이 디바이스의 일 실시예는 도 4의 (B)의 라인(M-N)을 따른 단면도들에 대응하는 도 5를 참조하여 기술된다. 디스플레이 요소로서 액정 요소를 사용하는 액정 디스플레이 디바이스의 예는 도 5에 도시된다.
수직 전계형 또는 수평 전계형(경사 전계형을 포함)이 액정 디스플레이 디바이스에 적용될 수 있다. 도 5의 (A)는 수직 전계형이 적용되는 예를 도시하고, 도 5의 (B)는 수평 전계형의 예로서 프린지 필드 스위칭(FFS) 모드가 적용되는 예를 도시한다.
디스플레이 패널에서, 픽셀부(902)에 제공되는 트랜지스터(910)가 액정 요소에 전기적으로 연결됨을 주목해야 한다. 디스플레이가 수행될 수 있는 한, 디스플레이 요소의 종류에 대한 특별한 제한은 없고, 디스플레이 요소들의 다양한 종류의 모드들이 사용될 수 있다.
도 4의 (B) 및 도 5에 도시된 바와 같이, 디스플레이 디바이스는 연결 단자 전극(915) 및 단자 전극(916)을 포함한다. 연결 단자 전극(915) 및 단자 전극(916)은 이방성 도전막(919)을 통해 FPC(918)에 포함된 단자에 전기적으로 연결된다.
연결 단자 전극(915)은 픽셀 전극(934)의 형성 단계에서 형성된 도전막을 사용하여 형성되고, 단자 전극(916)은 트랜지스터(910) 및 트랜지스터(911) 내의 게이트 전극들의 형성 단계에서 형성된 도전막을 사용하여 형성된다.
도 5에 도시된 액정 디스플레이 디바이스들에서, 픽셀부(902)와, 기판(901) 위에 제공된 스캔 라인 구동기 회로(904) 각각은 복수의 트랜지스터들을 포함한다. 도 5는 픽셀부(902)에 포함된 트랜지스터(910)와 스캔 라인 구동기 회로(904)에 포함된 트랜지스터(911)를 도시한다.
본 발명의 일 실시예의 트랜지스터는 트랜지스터(910)와 트랜지스터(911)로서 사용될 수 있다. 본 실시예에서, 실시예 2에 기술된 트랜지스터(70)의 구조와 유사한 구조를 갖는 트랜지스터가 트랜지스터(911)로서 사용되고, 실시예 1에 기술된 트랜지스터(50)의 구조와 유사한 구조를 갖는 트랜지스터가 각 트랜지스터(910)로서 사용되는 예가 기술된다.
즉, 픽셀부(902) 내의 트랜지스터(910)는, 채널 형성 영역이 형성되고 산소의 빈자리들이 충분히 채워지는 산화물 반도체막, 산화물 반도체막 위에 있고 물의 진입을 억제하며 적어도 질소를 함유하는 절연막, 및 절연막으로부터 방출된 질소의 진입을 억제하는 절연막을 포함한다. 따라서, 트랜지스터(50)뿐만 아니라, 트랜지스터(910)는 초기 특성들의 결함들 및 전기 특성들의 변화가 억제되는 트랜지스터이다.
스캔 라인 구동기 회로(904)의 트랜지스터(911)는, 절연막(932) 위에 있고 산화물 반도체막의 채널 형성 영역과 중첩하는 부분에 게이트 전극(백 게이트 전극으로도 언급됨)을 포함한다. 따라서, 트랜지스터(70)뿐만 아니라, 트랜지스터(911)는 초기 특성들의 결함들 및 전기 특성들의 변화가 억제되는 트랜지스터이다. 게이트 전극은 또한 외부 전계를 차단하는 기능, 즉 외부 전계가 내부(트랜지스터를 포함하는 회로부)에 영향을 미치는 것을 방지하는 기능(특히, 정전기를 방지하는 기능)을 갖는다. 게이트 전극의 차단 기능은 정전기와 같은 외부 전계의 영향으로 인한 트랜지스터의 전기 특성들의 변화를 방지할 수 있다. 트랜지스터(911)(스캔 라인 구동기 회로(904)) 위에 픽셀 전극(934)의 형성 단계를 통해 도전막을 형성하고, 도전막의 전위를 접지 전위, 등으로 만드는 것은 차단 기능이 될 수 있다.
도 5의 액정 디스플레이 디바이스들 각각에서, 트랜지스터들(910 및 911)은 절연막(932)을 구비한다. 절연막(932)은 트랜지스터들(50 및 70)의 보호막(27)에 대응한다. 따라서, 절연막(932)은 물의 진입을 억제하고, 적어도 질소를 함유하는 절연막(도 1 및 도 3의 절연막(26)) 및 절연막으로부터 방출된 질소의 진입을 억제하는 절연막(도 1 및 도 3의 절연막(25))을 포함한다.
또한, 평탄화 절연막(940)은 절연막(932) 위에 제공된다. 평탄화 절연막(940)을 위해, 아크릴 수지, 폴리이미드, 벤조사이클로부텐계 수지, 폴리아미드, 또는 에폭시 수지와 같은 열저항성 유기 재료가 사용될 수 있다. 이러한 유기 재료들의 대안으로서, 실록산계 수지와 같은 낮은-유전상수 재료(낮은-k 재료)를 사용하는 것이 가능하다. 평탄화 절연막(940)이 이들 재료들로부터 형성된 복수의 절연막들을 적층시켜 형성될 수 있음을 주목해야 한다.
평탄화 절연막(940)을 형성하기 위한 방법에 특별한 제한은 없고, 스퍼터링 방법, 스핀 코팅, 디핑, 스프레이 코팅, 액적 토출법(잉크젯 방법과 같은), 스크린 프린팅, 오프셋 프린팅, 등이 재료에 따라 사용될 수 있다.
평탄화 절연막으로서, 아크릴막과 같은 유기 수지막이 일반적으로 사용된다. 그러나, 유기 수지막은 무기 절연막보다 더 많은 물을 함유하고; 따라서, 외부의 물이 쉽게 유기 수지막에 침투한다. 따라서, 아크릴막과 같은 유기 수지막이 평탄화 절연막(940)으로 사용되는 경우, 물이 액정 디스플레이 디바이스에 포함된 트랜지스터의 전기 특성들의 변화를 야기할 가능이 있고, 따라서 액정 디스플레이 디바이스의 신뢰도는 낮아진다.
따라서, 도 5의 액정 디스플레이 디바이스에 도시된 바와 같이, 평탄화 절연막(940) 위에 물의 진입을 억제하는 기능을 갖는 절연막(942)을 제공하는 것이 바람직하다. 예컨대, 절연막(942)으로서, 질화 실리콘막과 같은 질화 절연막이 사용될 수 있고, 트랜지스터들(50 및 70)의 절연막(26)으로 사용될 수 있는 질화 절연막이 사용될 수 있다.
절연막(932)은 보호막(27)에 대응한다; 따라서 절연막(932)의 가장 바깥쪽 표면은 질화 실리콘막과 같은 질화 절연막을 사용하여 형성된다. 유기 수지막은 산화물 절연막보다 질화 절연막과의 높은 접착성을 갖는다; 따라서 평탄화 절연막(940)과 절연막(932) 사이의 접착성은 높다. 따라서, 액정 디스플레이 디바이스에 포함된 트랜지스터의 전기 특성들의 변화는 억제되고, 액정 디스플레이 디바이스의 신뢰도는 개선될 수 있다.
또한, 도 5에 도시된 바와 같이, 밀봉제(905) 근처에 위치한 평탄화 절연막(940)(특히 평탄화 절연막(940)의 단부)은 절연막(932)과 절연막(942)으로 덮일 수 있다(또는 사이에 삽입될 수 있다). 즉, 평탄화 절연막(940)은 질화 절연막으로 덮일 수 있다.
본 발명의 일 실시예의 액정 디스플레이 디바이스의 구조는 도 5에 도시된 구조들로 국한되지 않는다. 예컨대, 도 6에 도시된 다음의 구조가 사용될 수 있다: 절연막(942)이 제공되지 않고, 절연막(938)(도 1 및 도 3의 절연막들(23 내지 25)에 대응)과, 도 5의 절연막(932)으로서 작용하는 절연막(939)(도 1 및 도 3의 절연막(26)에 대응)이 별도로 형성되고, 물의 진입을 억제하는 절연막(939) 만이 밀봉제(905) 아래에 위치한다. 이러한 구조는, 절연막(938)이 절연막(938)의 단부가 밀봉제(905)보다는 내부 측에 위치하도록 형성된 후, 절연막(938) 위에 절연막(939)을 형성하고, 절연막(939) 위에 평탄화 절연막(940) 및 배향막(935)을 형성함으로써, 형성될 수 있다. 물의 진입을 억제하는 절연막이 밀봉제 아래에 제공되는 구조는 액정 디스플레이 디바이스뿐만 아니라 아래에 기술되는 발광 디바이스와 같은 본 발명의 일 실시예의 디스플레이 디바이스에도 적용될 수 있다.
이러한 방식으로, 심지어 아크릴막과 같은 유기 수지막이 평탄화 절연막(940)으로서 사용되는 경우에도, 물의 진입은 억제될 수 있고, 액정 디스플레이 디바이스에 포함된 트랜지스터의 전기 특성들의 변화가 억제되어, 액정 디스플레이 디바이스의 신뢰도는 개선될 수 있다.
도 5의 각 액정 디스플레이 디바이스들에서, 액정 요소(913)는 픽셀 전극(934), 대향 전극(공통 전극으로도 언급됨)(931) 및 액정(908)을 포함하고, 배향막(935) 및 배향막(936)은 그 사이에 액정(908)을 삽입하도록 제공된다. 기판들(901 및 906)과 밀봉제(905)에 의해 둘러싸인 공간은 액정(908)으로 채워진다. 기판(906) 측 상의 밀봉제(905)의 접합 표면에는 대향 전극(931)(도 5의 (A) 참조)이 제공된다; 그러나 밀봉제(905)는 기판(906)에 직접 접합될 수 있다(도 5의 (B) 참조). 배향막은 밀봉제(905)의 접합 표면상에 제공될 수 있다. 배향막은 연마 처리에 의해 야기된 고르지 못한 표면을 갖고; 따라서 앵커 효과가 야기되고, 밀봉제(905)의 접착성이 개선되어, 액정 디스플레이 디바이스의 신뢰도는 개선될 수 있다.
도 5의 (A)에 도시된 액정 디스플레이 디바이스에서, 대향 전극(931)은 기판(906) 위에 제공되고, 스페이서(926)는 대향 전극(931) 위에 제공되고, 배향막(936)은 스페이서(926) 및 대향 전극(931)을 덮도록 제공된다. 따라서, 도 5의 (A)에 도시된 액정 디스플레이 디바이스의 액정 요소(913)에서, 대향 전극(931)은, 배향막(935), 액정(908) 및 배향막(936)을 개재하여 픽셀 전극(934) 위에 적층된다.
도 5의 (B)에 도시된 액정 디스플레이 디바이스에서, 스페이서(926)는 기판(906) 위에 제공되고, 배향막(936)은 스페이서(926)를 덮도록 제공된다. 절연막(943)은 픽셀 전극(934) 위에 제공되고, 개구부 패턴을 갖는 대향 전극(931)은 절연막(943) 위에 제공되고, 배향막(935)은 대향 전극(931)을 덮도록 제공된다. 대향 전극(931)의 개구부 패턴은 굴곡부 또는 분기된 빗모양부를 포함한다. 픽셀 전극(934)과 대향 전극(931) 사이에서 전계를 생성하기 위하여, 픽셀 전극(934)과 대향 전극(931)은 서로 중첩하지 않는 부분을 갖도록 위치된다. 따라서, 도 5의 (B)에 도시된 액정 디스플레이 디바이스의 액정 요소(913)에서, 픽셀 전극(934)과 대향 전극(931)은 액정(908) 아래에 제공된다. 대안적으로, 픽셀 전극(934)은 개구부 패턴을 가질 수 있고, 대향 전극(931)은 평판 형상을 가질 수 있다.
도 5의 각 액정 디스플레이 디바이스들에서, 기판(901) 측 상의 밀봉제(905)에는 적어도 절연막(923), 단자 전극(916), 절연막(924) 및 절연막(942)이 제공된다. 절연막(923)은 트랜지스터들(910 및 911)의 기저 절연막(트랜지스터들(50 및 70)의 기저 절연막(13))에 대응한다. 절연막(924)은 트랜지스터들(910 및 911)의 게이트 절연막(트랜지스터들(50 및 70)의 게이트 절연막(18))에 대응한다. 단자 전극(916)과 절연막(942)을 위해, 위의 설명이 참조될 수 있다.
픽셀 전극(934) 및 대향 전극(931)은, 산화 텅스텐을 함유하는 산화 인듐, 산화 텅스텐을 함유하는 산화 인듐 아연, 산화 티타늄을 함유하는 산화 인듐, 산화 티타늄을 함유하는 산화 인듐 주석, 산화 인듐 주석, 산화 인듐 아연, 산화 실리콘이 첨가된 산화 인듐 주석, 또는 그라핀과 같은 광투과 도전 재료를 사용하여 형성될 수 있다.
대안적으로, 픽셀 전극(934) 및 대향 전극(931)은, 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 및 은(Ag)과 같은 금속들; 이들 금속들 중 어느 한 금속의 합금; 및 이들 금속들 중 어느 한 금속의 질화물로부터 선택된 하나 이상의 재료들을 사용하여 형성될 수 있다.
픽셀 전극(934) 및 대향 전극(931)은, 도전성 고분자(도전성 폴리머로도 언급됨)를 포함하는 도전성 조성물을 사용하여 형성될 수 있다. π-전자 공액 도전성 고분자로 알려진 도전성 고분자가 사용될 수 있다. 폴리아닐린 또는 이의 유도체, 폴리피롤 또는 이의 유도체, 폴리티오펜 또는 이의 유도체, 아닐린, 피롤, 및 티오펜 중 둘 이상의 공중합체 또는 이의 유도체가 예들로서 주어질 수 있다.
밀봉제(905)는 스크린 프린팅 방법, 잉크젯 장치, 또는 분배 장치를 사용하여 기판(901) 또는 기판(906) 위에 형성될 수 있다. 밀봉제(905)로서, 전형적으로 가시광 경화 수지, 자외선 경화 수지, 또는 열경화성 수지를 포함하는 재료가 사용될 수 있다. 밀봉제(905)를 위해 액정(908) 내에서 불용해성인 밀봉 재료를 선택하는 것이 바람직함을 주목해야 한다. 밀봉제(905)는 밀봉제(905) 아래에서 공통의 연결부(패드부)를 제공하기 위하여 도전성 입자들을 함유할 수 있다.
또한, 스페이서(926)는 절연막을 선택적으로 에칭함으로써 얻어진 기둥형 스페이서이고, 기판(901)과 기판(906) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 대안적으로, 스페이서(926)를 위해 구형 스페이서가 사용될 수 있다.
액정(908)을 위해, 열방성 액정, 강유전성 액정, 반강유전성 액정, 등과 같은 액정 재료가 사용될 수 있다. 이러한 액정 재료는 저분자 액정 또는 고분자 액정일 수 있다. 이러한 액정 재료(액정 조성물)는 조건에 따라, 콜레스테릭 상, 스멕틱 상, 큐빅 상, 키랄 네마틱 상, 등방 상, 등을 나타낸다.
대안적으로, 배향막이 불필요한 블루 상을 나타내는 액정 조성물이 액정 (908)을 위해 사용될 수 있다. 이 경우, 액정(908)은 픽셀 전극(934) 및 대향 전극(931)과 접촉한다. 블루 상은 콜레스테릭 액정의 온도가 상승하는 동안 콜레스테릭 상이 등방 상으로 변화하기 직전에 생성되는 액정 상들 중 하나이다. 블루 상은 액정과 키랄 재료의 혼합물인 액정 조성물을 사용하여 발현될 수 있다. 블루 상이 발현되는 온도 범위를 증가시키기 위하여, 액정 층은 중합성 모노머, 중합 개시제, 등을 블루 상을 발현하는 액정 조성물에 첨가하고, 폴리머 안정화 처리를 수행함으로써 형성될 수 있다. 블루 상을 발현하는 액정 조성물은 짧은 응답 시간을 갖고, 광 등방성을 가지며, 이는 배향 처리를 불필요하게 하고, 시야각 의존성을 작게한다. 덧붙여, 배향막이 제공될 필요가 없고, 연마 처리가 필요하지 않기 때문에, 연마 처리에 의해 야기되는 정전기 방전 손상이 예방될 수 있고, 제조 공정 중에 액정 디스플레이 디바이스의 결함들 및 손상은 줄어들 수 있다. 따라서, 액정 디스플레이 디바이스의 생산성은 증가될 수 있다.
액정 재료의 고유저항은 1×109 Ω·cm 이상, 바람직하게는 1×1011 Ω·cm 이상, 더욱 바람직하게는 1×1012 Ω·cm 이상이다. 본 명세서에서 고유저항은 20℃에서 측정됨을 주목해야 한다.
액정 디스플레이 디바이스 내에 형성된 기억 커패시터의 크기는 전하가 미리 결정된 기간 동안 유지될 수 있도록 픽셀부 등에 제공된 트랜지스터의 누설 전류를 고려하여 설정된다. 기억 커패시터의 크기는 트랜지스터의 오프-상태 전류 등을 고려하여 설정될 수 있다. 본 명세서에서 개시된 산화물 반도체막을 포함하는 트랜지스터를 사용함으로써, 각 픽셀의 액정 커패시턴스의 1/3 이하, 바람직하게는 1/5 이하의 커패시턴스를 갖는 기억 커패시터를 제공하는 것으로 충분하다.
본 발명의 일 실시예의 트랜지스터가 산화물 반도체를 포함하기 때문에, 오프 상태의 전류(오프-상태 전류)가 작게 되도록 제어될 수 있다. 따라서, 이미지 신호와 같은 전기 신호는 장기간 동안 유지될 수 있고, 기록 간격은 더 길게 설정될 수 있다. 따라서 리프레시 동작의 빈도는 줄어들 수 있고, 이는 전력 소비를 억제하는 효과를 초래한다. 기억 커패시터는, 하나의 전극으로서 픽셀 전극(934)의 형성 단계에서 형성된 도전막, 유전체로서 픽셀 전극(934) 위의 절연막(도 5의 (B)의 절연막(943)), 및 다른 전극으로서 다른 도전막을 사용하여 형성될 수 있다.
또한, 본 발명의 일 실시예의 트랜지스터는 높은 전계 효과 이동도를 가질 수 있고, 따라서 높은 속도로 구동될 수 있다. 예컨대, 이러한 트랜지스터가 액정 디스플레이 디바이스를 위해 사용될 때, 픽셀부 내의 스위칭 트랜지스터와 구동기 회로부 내의 구동기 트랜지스터는 하나의 기판 위에 형성될 수 있다. 덧붙여, 픽셀부 내에 이러한 트랜지스터를 사용함으로써, 고품질의 이미지가 제공될 수 있다.
본 실시예의 액정 디스플레이 디바이스를 위해, 트위스트 네마틱(TN) 모드, 인-플레인-스위칭(IPS) 모드, 프린지 필드 스위칭(FFS) 모드, 축 대칭 배향 마이크로-셀(ASM) 모드, 광 보상 복굴절(OCB) 모드, 강유전 액정(FLC) 모드, 반강유전 액정(AFLC) 모드, 등이 사용될 수 있다.
본 실시예에서 기술된 액정 디스플레이 디바이스는 수직 배향(VA) 모드를 사용하는 투과형 액정 디스플레이 디바이스와 같은 정상 블랙 액정 디스플레이 디바이스가 될 수 있다. 일부 예들은 수직 배향 모드로서 주어진다. 예컨대, 멀티-도메인 수직 배향(MVA) 모드, 패턴화된 수직 배향(PVA) 모드, 진보된 슈퍼 뷰(ASV) 모드, 등이 사용될 수 있다. 더욱이, 본 실시예는 VA 액정 디스플레이 디바이스에 적용될 수 있다. VA 액정 디스플레이 디바이스는 액정 디스플레이 패널의 액정 분자들의 배향이 제어되는 형태의 유형을 갖는다. VA 액정 디스플레이 디바이스에서, 액정 분자들은 전압이 인가되지 않을 때 패널 표면에 대해 수직 방향으로 배향된다. 더욱이, 하나의 픽셀이 일부 영역들(하위픽셀들)로 분할되고, 분자들이 각 영역들에서 상이한 방향들로 배향되는, 멀티 도메인화 또는 멀티 도메인 설계로 불리는 방법을 사용할 수 있다.
블랙 매트릭스(광차단 층); 편광 부재, 지연 부재, 또는 반사방지 부재와 같은 광 부재(광 기판); 등이 본 실시예의 액정 디스플레이 디바이스에 적절하게 제공될 수 있다. 예컨대, 원형 편광은 편광 기판 및 지연 기판을 사용하여 얻어질 수 있다. 도시되지는 않았지만, 백라이트, 사이드 라이트, 등이 광원으로서 사용될 수 있다.
픽셀부 내에서 디스플레이 방법으로서, 순차 방법, 비월 방법, 등이 채용될 수 있다. 본 발명의 일 실시예의 액정 디스플레이 디바이스가 단색 디스플레이를 위한 디스플레이 디바이스에 대한 애플리케이션으로 국한되지 않고, 또한, 컬러 디스플레이를 위한 디스플레이 디바이스에 적용될 수 있음을 주목해야 한다. 예컨대, 대향 전극(931)과 배향막(936) 사이에 컬러 필터를 제공함으로써, 액정 디스플레이 디바이스는 컬러를 디스플레이할 수 있게 된다. 또한, 컬러 디스플레이 시에 픽셀 내에서 제어되는 컬러 요소들은 3가지 컬러들: R, G 및 B(적색, 녹색 및 청색에 각각 대응하는)에 국한되지 않는다. 예컨대, R, G, B, 및 W(W는 백색에 대응); R, G, B, 및 노랑, 청록, 자홍, 등 중 하나 이상; 등이 사용될 수 있다. 더욱이, 디스플레이 영역들의 크기들은 컬러 요소들의 각 점들 사이에서 상이하다.
컬러 필터로서, 예컨대 유채색 광 투과 수지가 사용될 수 있다. 이러한 유채색 광 투과 수지로서, 감광성 유기 수지 또는 비감광성 유기 수지가 사용될 수 있다. 감광성 유기 수지층이 사용되는 것이 바람직한데, 왜냐하면 레지스트 마스크들의 수가 줄어들 수 있어서, 공정의 단순화를 초래하기 때문이다.
유채색 컬러들은 흑색, 회색 및 백색과 같은 무색 컬러들을 제외한 컬러들이다. 컬러 필터는 오로지 유채색 컬러의 광을 투과시키는 착색된 재료를 사용하여 형성된다. 유채색 컬러로서, 적색, 녹색, 청색, 등이 사용될 수 있다. 대안적으로, 청록, 자홍, 노랑, 등이 또한 사용될 수 있다. "오로지 유채색 컬러의 광을 투과시킨다는 것"은 컬러 필터층을 통해 투과된 광이 유채색 컬러의 광의 파장에서 피크를 갖는 것을 의미한다. 컬러 필터층의 두께는 포함될 착색 재료의 농도와 광의 투과율 사이의 관계를 고려하여 적절하게 제어될 수 있다. 예컨대, 컬러 필터는 1500nm 이상 2000nm 이하의 두께를 가질 수 있다.
도 7은, 기판(906) 위에 제공된 대향 전극(931)에 전기적으로 연결하기 위한 공통 연결부(패드부)가 기판(901) 위에 형성되는 도 5의 디스플레이 디바이스의 예를 도시한다.
픽셀부 내의 접촉 홀과 공통 연결부 내의 개구부들이 이들의 크기들이 상당히 다르기 때문에 구분하여 기술됨을 주목해야 한다. 도 5 및 도 7에서, 픽셀부(902)와 공통 연결부는 동일한 축적으로 도시되지 않았다. 예컨대, 공통 연결부 내의 체인 라인(G1-G2)의 길이는 대략 500㎛인 반면, 픽셀부(902)의 트랜지스터의 크기는 50㎛ 미만이다; 따라서 공통 연결부의 영역은 트랜지스터의 것보다 10배 이상 크다. 그러나, 픽셀부(902) 및 공통 연결부의 축적들은 단순화를 위해 도 5 및 도 7에서 변경되었다.
공통 연결부는 기판(901)과 기판(906)을 접합하기 위하여 밀봉제(905)와 중첩하는 위치에 제공되고, 밀봉제(905)에 포함된 도전성 입자들을 통해 대향 전극(931)에 전기적으로 연결된다. 대안적으로, 공통 연결부가 밀봉제(905)(픽셀부를 제외)와 중첩하지 않는 위치에 제공되고, 도전성 입자들을 포함하는 페이스트가 공통 연결부에 중첩하도록 밀봉제와 별도로 제공되고, 이에 의해 공통 연결부는 대향 전극(931)에 전기적으로 연결된다.
도전성 입자로서, 절연 구가 얇은 금속막으로 덮인 도전성 입자가 사용될 수 있다. 절연 구는 실리카 유리, 경화 수지, 등을 사용하여 형성된다. 얇은 금속막은 금, 은, 팔라듐, 니켈, 산화 인듐 주석, 및 산화 인듐 아연 중 하나 이상을 사용하는 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예컨대, 각 금속 박막으로서, 금 박막, 니켈 박막과 금 박막의 적층, 등이 사용될 수 있다. 절연 구가 중심에 포함되는 도전성 입자를 사용함으로써, 외부 압력으로 인한 파손이 줄어들 수 있도록 탄성이 개선될 수 있다.
도전성 입자들 주위의 공간은 유기 수지 절연 재료 대신에 도전성 폴리머로 채워질 수 있다. 도전성 폴리머의 전형적인 예들로서, 도전성 폴리아닐린, 도전성 폴리피롤, 도전성 폴리티오펜, 폴리에틸렌디옥시티오펜(PEDOT)과 폴리(스티렌술포닉산)(PSS)의 복합체, 등이 주어질 수 있다. 또한, 픽셀 전극(934)을 위해 사용될 수 있는 도전성 폴리머의 상술한 예들 중 어느 하나가 역시 적절하게 사용될 수 있다. 도전성 폴리머는 잉크젯 장치, 분배 장치, 등을 통해 도전성 폴리머를 도포함으로써 형성될 수 있다. 즉, 도전성 폴리머는 대향 전극 또는 연결 배선과 접촉하고, 이에 의해 도전성 입자와 도전성 폴리머는 대향 전극 또는 연결 배선과 접촉하여, 대향 전극과 연결 배선 사이의 연결 저항이 줄어들 수 있다.
밀봉제(905)가 도전성 입자들을 포함하는 경우, 기판들의 쌍은 밀봉제(905)가 공통 연결부와 중첩하도록 배향된다. 예컨대, 작은 크기의 액정 패널에서, 두 개의 공통 연결부들은 픽셀부(902) 등의 대향 구석들에서 밀봉제와 중첩하도록 배열된다. 대형 액정 패널의 경우, 4개 이상의 공통 연결부들이 밀봉제와 중첩한다.
도 7의 (A)는 도 7의 (B)의 평면도에서 라인(G1-G2)을 따라 취해진 공통 연결부의 단면도이다.
공통 전위 라인(491)은 절연막(923)(트랜지스터(910)의 게이트 절연막) 위에 제공되고, 도 5에서 트랜지스터들(910 및 911)의 소스 전극 및 드레인 전극의 형성 단계에서 형성되는 도전막을 사용하여 형성된다. 도 7의 (A)는 트랜지스터(910)의 소스 전극 및 드레인 전극의 형성 단계에서 형성되는 절연막이 공통 전위 라인(491)으로 사용되는 예를 도시한다.
절연막(932), 절연막(942) 및 공통 전극(492)은 공통 전위 라인(491) 위에 제공된다. 절연막들(932 및 942)은 공통 전위 라인(491)과 중첩하는 위치들에서 복수의 개구부들을 갖고, 공통 전극(492)은 이러한 개구부들을 통해 공통 전위 라인(491)과 접촉한다. 개구부들은 트랜지스터(910)의 소스 전극 및 드레인 전극 중 하나를 픽셀 전극(934)에 연결하는 접촉 홀과 동일한 단계에서 형성된다. 따라서, 절연막(942)은 개구부들 내의 절연막(932)의 측면 표면들과 접촉하여 제공된다.
공통 전극(492)은 절연막(942) 위에 제공되고, 픽셀부 내의 연결 단자 전극(915)과 픽셀 전극(934)의 형성 단계에서 형성되는 도전막을 사용하여 형성된다.
이러한 방식으로, 공통 연결부는 픽셀부(902) 내의 스위칭 요소와 동일한 공정에서 형성될 수 있다.
공통 전극(492)은 밀봉제(905) 내에 포함된 도전성 입자들과 접촉하는 전극이고, 기판(906)의 대향 전극(931)에 전기적으로 연결됨을 주목해야 한다.
또한, 도 7의 (C)에 도시된 바와 같이, 공통 연결부 내의 공통 전위 라인(491)은 트랜지스터들(910 및 911)의 게이트 전극들의 형성 단계에서 형성되는 도전막을 사용하여 형성될 수 있다. 도 7의 (C)는 트랜지스터(910)의 게이트 전극의 형성 단계에서 형성되는 절연막이 공통 전위 라인(491)을 위해 사용되는 예를 도시한다.
절연막(924), 절연막(932), 절연막(942), 및 공통 전극(492)은 공통 전위 라인(491) 위에 제공된다. 절연막들(924, 932 및 942)은 공통 전위 라인(491)과 중첩하는 위치들의 복수의 개구부들을 갖고, 공통 전극(492)은 이러한 개구부들을 통해 공통 전위 라인(491)과 접촉한다. 개구부들은 트랜지스터(910)의 소스 전극 및 드레인 전극 중 하나를 픽셀 전극(934)에 연결하는 접촉 홀과 동일한 단계에서 형성된다. 따라서, 절연막(942)은 개구부들 내의 절연막들(924 및 932)의 측면 표면들과 접촉하여 제공된다.
또한, 본 발명의 일 실시예의 디스플레이 디바이스에 포함된 디스플레이 요소로서, 전기발광을 사용하는 발광 요소가 사용될 수 있다. 전기발광을 사용하는 발광 요소들은 발광 물질이 유기 화합물 또는 무기 화합물인지에 따라 분류된다. 일반적으로, 전자는 유기 EL 요소로서 언급되고, 후자는 무기 EL 요소로 언급된다.
유기 EL 요소에서, 발광 요소에 대한 전압의 인가를 통해, 전자들 및 홀들이 한 쌍의 전극들로부터 발광 유기 화합물을 함유하는 층으로 별도로 주입되어, 전류가 흐른다. 캐리어들(전자들 및 홀들)은 재결합되고, 따라서 발광 유기 화합물은 여기된다. 발광 유기 화합물은 여기 상태로부터 바닥 상태로 되돌아오고, 이에 의해 광을 방출한다. 이러한 메커니즘으로 인해, 이러한 발광 요소는 전류 여기 발광 요소로서 언급된다. 본 실시예에서, 유기 EL 요소가 발광 요소로서 사용되는 예가 기술된다.
무기 EL 요소들은 그들 요소의 구조들에 따라 분산형 무기 EL 요소와 박막 무기 EL 요소로 분류된다. 분산형 무기 EL 요소는 발광 재료의 입자들이 바인더 내에 분산되는 발광 층을 갖고, 발광 메커니즘은 도너 준위와 억셉터 준위를 사용하는 도너-억셉터 재결합 유형의 발광이다. 박막 무기 EL 요소는 발광 층이 유전 층들 사이에 개재되고, 이들이 추가로 전극들 사이에 개재되는 구조를 갖고, 발광 메커니즘은 금속 이온들의 내부 껍질 전자 전이를 사용하는 국한된 유형의 발광이다. 발광 요소로서 유기 EL 요소의 예가 본 명세서에서 기술되었음을 주목해야 한다.
발광 요소로부터 방출된 광을 추출하기 위하여, 전극들의 쌍 중 적어도 하나가 광 투과 특성을 갖는 것이 바람직하다. 트랜지스터 및 발광 요소는 하나의 기판 위에 형성된다. 발광 요소는, 발광이 기판의 반대 표면을 통해 추출되는 상부 방출 구조; 발광이 기판 측의 표면을 통해 추출되는 하부 방출 구조; 또는 발광이 기판의 반대 표면 및 기판 측 표면을 통해 추출되는 이중 방출 구조;를 가질 수 있고, 이들 방출 구조들 중 임의의 것을 갖는 발광 요소가 사용될 수 있다.
디스플레이 요소로서 발광 요소를 사용하는 발광 디바이스의 예는 도 8에 도시된다. 도 8은 도 4의 (B)에서 라인(M-N)을 따라 취해진 단면도에 대응한다. 도 8에 도시된 발광 디바이스를 위해, 도 5에 도시된 발광 디바이스들에 사용된 참조 번호들이 적절하게 사용됨을 주목해야 한다.
디스플레이 요소인 발광 요소(963)는 픽셀부(902)에 제공된 트랜지스터(910)에 전기적으로 연결된다. 발광 요소(963)의 구조가 제 1 전극(929), 발광층(961), 및 제 2 전극(930)의 적층 구조이지만, 구조가 이것으로 국한되지 않음을 주목해야 한다. 발광 요소(963)의 구조는 광이 발광 요소(963)로부터 추출되는 방향, 등에 따라 적절하게 변경될 수 있다.
도 8에 도시된 발광 디바이스에서, 도 5의 액정 디스플레이 디바이스에서와 같이, 평탄화 절연막(940)이 바람직하게 트랜지스터들(910 및 911) 위에 제공된다. 또한 절연막(942)은 바람직하게 평탄화 절연막(940) 위에 제공된다. 더욱이, 밀봉제(937) 근처에 위치한 평탄화 절연막(940)(특히 평탄화 절연막(940)의 단부)은 절연막(932)과 절연막(942)으로 덮일 수 있다(또는 사이에 삽입될 수 있다). 절연막(942)을 제공함으로써, 심지어 아크릴막과 같은 유기 수지막이 평탄화 절연막(940)으로서 사용되는 경우에도, 물의 진입은 억제되고, 발광 디바이스에 포함된 트랜지스터의 전기 특성들의 변화가 억제되어, 발광 디바이스의 신뢰도는 개선될 수 있다.
분할 벽(960)은 유기 절연 재료 또는 무기 절연 재료를 사용하여 형성될 수 있다. 제 1 전극(929) 위에 개구부를 가져 개구부의 측벽이 연속적인 곡률을 갖는 경사 표면을 갖도록 분할 벽(960)이 감광성 수지 재료를 사용하여 형성되는 것이 특히 바람직하다.
발광층(961)은 단층 구조 또는 복수의 층들을 포함하는 적층 구조를 갖도록 형성될 수 있다.
보호막은 산소, 수소, 습기, 일산화탄소, 등이 발광 요소(963)로 들어가는 것을 방지하기 위하여 제 2 전극(930) 및 분할 벽(960) 위에 형성될 수 있다. 보호막으로서, 질화 실리콘막, 질화산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화질화 알루미늄막, 질화산화 알루미늄막, DLC막, 등이 형성될 수 있다. 덧붙여, 기판(901), 기판(906) 및 밀봉제(937)로 밀봉되는 공간 내에, 필러(964)가 제공되어 밀봉된다. 이러한 방식으로, 발광 요소는, 패널이 외부 공기에 노출되지 않도록, 높은 기밀성 및 낮은 탈기성을 갖는 보호 막(적층 막 또는 자외선 경화 수지 막과 같은) 또는 커버 재료로 패키징(밀봉)되는 것이 바람직하다.
밀봉제(937)로서, 도 5에 도시된 액정 디스플레이 디바이스들을 위해 사용될 수 있는 밀봉제(905) 뿐만 아니라 낮은 용융점 유리 등을 포함하는 프릿 유리가 사용될 수 있다. 프릿 유리는 물과 산소와 같은 불순물들에 대한 높은 장벽 특성으로 인해 바람직하다. 프릿 유리가 밀봉제(937)를 위해 사용될 때, 프릿 유리는 바람직하게 도 8에 도시된 바와 같이 절연막(942) 위에 제공된다. 절연막(942)이 질화 실리콘막과 같은 무기 절연막이기 때문에, 절연막(942)은 프릿 유리에 대한 더 높은 접착성을 가질 수 있다.
필러(964)로서, 질소 또는 아르곤과 같은 불활성 가스뿐만 아니라, 자외선 경화 수지 또는 열경화성 수지가 사용될 수 있다: 폴리비닐클로라이드(PVC), 아크릴 수지, 폴리아미드, 에폭시 수지, 실리콘 수지, 폴리비닐 부티랄(PVB), 에틸렌 비닐 아세테이트(EVA), 등이 사용될 수 있다. 예컨대, 질소는 필러로서 사용된다.
필요하다면, 편광 플레이트, 원형 편광 플레이트(타원 편광 플레이트를 포함), 지연 플레이트(1/4파장 플레이트 또는 반파장 플레이트), 또는 컬러 필터와 같은 광 막이 발광 요소의 발광 표면을 위해 적절하게 제공될 수 있다. 더욱이, 편광 플레이트 또는 원형 편광 플레이트는 반사방지 막을 구비할 수 있다. 예컨대, 난반사를 줄이기 위하여 표면상에 요철부들에 의해 반사 광을 확산시킬 수 있는 난반사 방지 처리가 수행될 수 있다.
전압을 디스플레이 요소에 인가하기 위한 제 1 전극 및 제 2 전극(이들 각각은 또한 픽셀 전극, 공통 전극, 대향 전극, 등으로 언급된다)은 광투과 특성들 또는 광반사 특성들을 가질 수 있고, 이는 광이 추출되는 방향, 전극이 제공되는 위치, 및 전극들의 패턴 구조에 좌우된다.
제 1 전극(929) 및 제 2 전극(930)을 위해, 도 5에 도시된 액정 디스플레이 디바이스들의 픽셀 전극(934) 및 대향 전극(931)을 위해 사용될 수 있는 도전성 재료들이 사용될 수 있다. 제 1 전극(929) 및 제 2 전극(930)을 위해, 도 5에 도시된 액정 디스플레이 디바이스들의 픽셀 전극(934) 및 대향 전극(931)을 위해 사용될 수 있는 금속으로부터 선택된 하나 이상, 이들의 합금, 및 이들의 질화 금속이 또한 사용될 수 있다. 제 1 전극(929) 및 제 2 전극(930)을 위해, 도 5에 도시된 액정 디스플레이 디바이스들의 픽셀 전극(934) 및 대향 전극(931)을 위해 사용될 수 있는 도전성 폴리머를 포함하는 도전성 조성물이 또한 사용될 수 있다.
기판(901), 기판(906), 트랜지스터(910), 트랜지스터(911), 연결 단자 전극(915), 단자 전극(916), FPC(918), 이방성 도전막(919), 절연막(923), 절연막(924) 및 절연막(932)과 같은 다른 구성요소들은 도 5에 도시된 액정 디스플레이 디바이스들의 구성요소들과 유사하다. 따라서, 발광 디바이스에 포함된 트랜지스터의 전기 특성들의 변화는 억제되고, 발광 디바이스의 신뢰도는 개선될 수 있다.
트랜지스터가 정전기 등에 의해 쉽게 파손되기 때문에, 구동기 회로를 보호하기 위한 보호 회로가 제공되는 것이 바람직하다. 보호 회로는 비선형 요소를 사용하여 형성되는 것이 바람직하다.
적색 발광 요소, 녹색 발광 요소 및 청색 발광 요소가 적층되어 백색 발광 요소를 형성하고, 컬러 필터가 사용되고, 이에 의해 본 발명의 일 실시예의 발광 디바이스가 컬러 디스플레이를 수행할 수 있다. 또한, 적색 발광 요소, 녹색 발광 요소 및 청색 발광 요소가 별도로 형성되는 경우, 본 발명의 일 실시예의 발광 디바이스는 컬러 필터 등을 사용하지 않고 컬러 디스플레이를 수행할 수 있다.
또한, 전자 잉크가 구동되는 전자 종이가 디스플레이 디바이스로서 제공될 수 있다. 전자 종이는 또한 전기영동 디스플레이 디바이스(전기영동 디스플레이)로 언급되고, 순수한 종이와 동일한 레벨의 가독성을 갖고, 다른 디스플레이 디바이스들보다 낮은 전력 소비를 갖고, 얇고 경량으로 만들어질 수 있다는 점에서 유리하다.
전기영동 디스플레이 디바이스는 다양한 모드들을 가질 수 있다. 전기영동 디스플레이 디바이스는 용매 내에 분산된 복수의 마이크로캡슐들을 포함하고, 각 마이크로캡슐은 양으로 대전된 제 1 입자들과 음으로 대전되는 제 2 입자들을 포함한다. 전계를 마이크로캡슐들에 인가함으로써, 마이크로캡슐들 내의 입자들은 서로 반대 방향으로 이동하고, 한 측에 모아지는 입자들의 컬러만이 디스플레이된다. 제 1 입자들과 제 2 입자들은 각각 색소를 포함하고, 전계 없이는 이동하지 않음을 주목해야 한다. 더욱이, 제 1 입자들 및 제 2 입자들은 상이한 컬러들(무색일 수 있는)을 갖는다.
위의 마이크로캡슐들의 용매 내의 분산은 전자 잉크로서 언급된다. 이러한 전자 잉크는 유리, 플라스틱, 의복, 종이 등의 표면에 인쇄될 수 있다. 더욱이, 색소를 갖는 컬러 필터 또는 입자들을 사용함으로써, 컬러 디스플레이가 또한 가능하다.
마이크로캡슐들 내의 제 1 입자들 및 제 2 입자들이 도전성 재료, 절연 재료, 반도체 재료, 자기 재료, 액정 재료, 강유전성 재료, 전기발광 재료, 전기변색 재료, 및 자기영동 재료 또는 이들 재료들 중 어느 하나의 복합 재료 중 하나로부터 형성될 수 있음을 주목해야 한다.
전자 종이로서, 트위스팅 볼(twisting ball) 디스플레이 시스템을 사용하는 디스플레이 디바이스가 사용될 수 있다. 트위스팅 볼 디스플레이 시스템에서, 각각 흑색 및 백색으로 채색된 구형 입자들이 디스플레이 요소를 위해 사용되는 제 1 전극(예, 픽셀 전극)과 제 2 전극(예, 공통 전극) 사이에 배열되고, 구형 입자들의 배향을 제어하기 위하여 제 1 전극과 제 2 전극 사이에 전위 차이가 생성되어, 디스플레이가 수행된다.
본 실시예에서 기술된 구조, 방법, 등은 다른 실시예들 및 예시들에서 기술된 구조들, 방법들, 등과 적절하게 조합하여 사용될 수 있다.
(실시예 4)
물체의 데이터를 판독하기 위한 이미지 센서 기능을 갖는 반도체 장치가 본 발명의 일 실시예의 트랜지스터를 사용하여 제작될 수 있다. 본 실시예에서, 이미지 센서 기능을 갖는 반도체 장치가 기술된다.
이미지 센서 기능을 갖는 반도체 장치의 일 예가 도 9의 (A)에 도시된다. 도 9의 (A)는 포토 센서의 등가 회로를 도시하고, 도 9의 (B)는 포토 센서의 부분을 도시하는 단면도이다.
광 다이오드(602)에서, 하나의 전극은 광 다이오드 리셋 신호 라인(658)에 전기적으로 연결되고, 다른 전극은 트랜지스터(640)의 게이트에 전기적으로 연결된다. 트랜지스터(640)의 소스 및 드레인 중 하나는 포토 센서 기준 신호 라인(672)에 전기적으로 연결되고, 트랜지스터(640)의 소스 및 드레인 중 다른 하나는 트랜지스터(656)의 소스 및 드레인 중 하나에 전기적으로 연결된다. 트랜지스터(656)의 게이트는 게이트 신호 라인(659)에 전기적으로 연결되고, 트랜지스터(656)의 소스 및 드레인 중 다른 하나는 포토 센서 출력 신호 라인(671)에 전기적으로 연결된다.
본 명세서의 회로도들에서, 산화물 반도체막을 포함하는 트랜지스터로서 식별될 수 있도록, 산화물 반도체막을 포함하는 트랜지스터는 기호 "OS"로 표시됨을 주목해야 한다. 도 9의 (A)에서, 트랜지스터(640)와 트랜지스터(656)는 각각 산화물 반도체를 사용하는 트랜지스터들이고, 여기에 본 발명의 일 실시예의 트랜지스터들 중 어느 하나가 적용될 수 있다.
도 9의 (B)는 포토 센서에서 광 다이오드(602)와 트랜지스터(640)의 단면도이다. 센서로서 작용하는 트랜지스터(640)와 광 다이오드(602)는 절연 표면을 갖는 기판(601)(요소 기판) 위에 제공된다. 기판(613)은 접착 층(608)을 개재하여 광 다이오드(602)와 트랜지스터(640) 위에 제공된다.
절연막(632), 층간 절연막(633), 및 층간 절연막(634)은 트랜지스터(640) 위에 제공된다. 광 다이오드(602)는, 층간 절연막(633) 위에 형성된 전극층(641b); 전극층(641b) 위의 순서대로 적층된 제 1 반도체막(606a), 제 2 반도체막(606b) 및 제 3 반도체막(606c); 층간 절연막(634) 위에 제공되고 제 1 내지 제 3 반도체막들을 통해 전극층(641b)에 전기적으로 연결된 전극층(642); 및 전극층(641b)과 동일한 층에 제공되고 전극층(642)에 전기적으로 연결된 전극층(641a)을 포함한다.
절연막(632)은 트랜지스터(640) 내로 물의 진입을 억제하고, 적어도 질소를 함유하는 절연막(도 1의 절연막(26)에 대응)과, 절연막으로부터 방출된 질소의 진입을 억제하는 절연막(도 1의 절연막(25)에 대응)을 포함한다.
전극층(641b)은 층간 절연막(634) 위에 형성된 도전층(643)에 전기적으로 연결되고, 전극층(642)은 전극층(641a)을 통해 도전막(645)에 전기적으로 연결된다. 도전막(645)은 트랜지스터(640)의 게이트 전극에 전기적으로 연결되고, 따라서 광 다이오드(602)는 트랜지스터(640)에 전기적으로 연결된다.
여기에서, 제 1 반도체막(606a)으로서 p형 도전 유형을 갖는 반도체막, 제 2 반도체막(606b)으로서 높은 저항의 반도체막(i형 반도체막), 및 제 3 반도체막(606c)으로서 n형 도전 유형을 갖는 반도체막이 적층된 pin형 광 다이오드가 일 예로서 도시된다.
제 1 반도체막(606a)은 p형 반도체막이고, p형 도전성을 부가하는 불순물 원소를 함유하는 비정질 실리콘막을 사용하여 형성될 수 있다. 제 1 반도체막(606a)은 13족에 속하는 불순물 원소(예, 붕소(B))를 함유하는 반도체 소스 가스를 사용하여 플라즈마 CVD 방법에 의해 형성된다. 반도체 재료 가스로서, 실란(SiH4)이 사용될 수 있다. 대안적으로, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4, 등이 사용될 수 있다. 추가의 대안으로서, 불순물 원소를 함유하지 않는 비정질 실리콘막이 형성될 수 있고, 이후 불순물 원소가 확산 방법 또는 이온 주입 방법을 사용하여 비정질 실리콘막에 주입될 수 있다. 불순물 원소를 확산시키기 위하여, 이온 주입 방법 등에 의해 불순물 원소를 주입한 이후 가열 등이 수행될 수 있다. 이 경우, 비정질 실리콘막을 형성하는 방법으로서, LPCVD 방법, 화학 증기 증착 방법, 스퍼터링 방법, 등이 사용될 수 있다. 제 1 반도체막(606a)은 10nm 이상 50nm 이하의 두께로 형성되는 것이 바람직하다.
제 2 반도체막(606b)은 i형 반도체막(진성 반도체막)이고, 비정질 실리콘막을 사용하여 형성된다. 제 2 반도체막(606b)의 형성에 대해, 비정질 실리콘막이 반도체 소스 가스를 사용하여 플라즈마 CVD 방법에 의해 형성된다. 반도체 재료 가스로서, 실란(SiH4)이 사용될 수 있다. 대안적으로, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4, 등이 사용될 수 있다. 제 2 반도체막(606b)은 LPCVD 방법, 증기 증착 방법, 스퍼터링 방법, 등에 의해 형성될 수 있다. 제 2 반도체막(606b)은 200nm 이상 1000nm 이하의 두께를 갖도록 형성되는 것이 바람직하다.
제 3 반도체막(606c)은 n형 반도체막이고, n형 도전성을 부가하는 불순물 원소를 함유하는 비정질 실리콘막을 사용하여 형성된다. 제 3 반도체막(606c)은 15족에 속하는 불순물 원소(예, 인(P))를 함유하는 반도체 소스 가스를 사용하여 플라즈마 CVD 방법에 의해 형성된다. 반도체 재료 가스로서, 실란(SiH4)이 사용될 수 있다. 대안적으로, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4, 등이 사용될 수 있다. 추가의 대안으로서, 불순물 원소를 함유하지 않는 비정질 실리콘막이 형성될 수 있고, 이후 불순물 원소가 확산 방법 또는 이온 주입 방법을 사용하여 비정질 실리콘막에 주입될 수 있다. 불순물 원소를 확산시키기 위하여 이온 주입 방법 등에 의해 불순물 원소를 주입한 이후 가열 등이 수행될 수 있다. 이 경우, 비정질 실리콘막을 형성하는 방법으로서, LPCVD 방법, 화학 증기 증착 방법, 스퍼터링 방법, 등이 사용될 수 있다. 제 3 반도체막(606c)은 20nm 이상 200nm 이하의 두께를 갖도록 형성되는 것이 바람직하다.
제 1 반도체막(606a), 제 2 반도체막(606b), 및 제 3 반도체막(606c)은 반드시 비정질 반도체를 사용하여 형성될 필요는 없고, 다결정 반도체 또는 미결정 반도체(반-비정질 반도체: SAS)를 사용하여 형성될 수 있다.
덧붙여, 광전기 효과에 의해 생성된 홀들의 이동도는 전자들의 이동도보다 낮다. 그러므로, PIN형 광 다이오드는 p형 반도체막 측상의 표면이 광 수용 평면으로 사용될 때 더 양호한 특성들을 갖는다. 여기에서, pin형 광 다이오드가 형성되는 기판(601)의 표면으로부터 광 다이오드(602)에 의해 수용된 광이 전기 신호들로 변환되는 예가 기술된다. 광 수용 평면상의 반도체막의 도전 유형과 반대인 도전 유형을 갖는 반도체 막으로부터의 광은 교란 광이다; 따라서 전극은 광 차단 도전막을 사용하여 형성되는 것이 바람직하다. 대안적으로 n형 반도체 막 측이 광 수용 평면이 될 수 있음을 주목해야 한다.
트랜지스터(640)는, 물의 진입을 억제하고 적어도 질소를 함유하는 절연막과, 전류 경로(채널)로서 작용하는 산화물 반도체막 위의 절연막으로부터 방출된 질소의 진입을 억제하는 절연막을 포함한다; 따라서 트랜지스터의 전기 특성들의 변화는 억제될 수 있고, 트랜지스터의 신뢰도는 높다.
절연막(632)은 실시예 1에 기술된 트랜지스터(50)의 보호막(27)에 적용될 수 있는 방법에 의해 형성될 수 있다.
층간 절연막(633) 및 층간 절연막(634)은 재료에 따라, 스퍼터링 방법, 플라즈마 CVD 방법, 스핀 코팅, 디핑, 스프레이 코팅, 액적 토출법(잉크젯 방법과 같은), 스크린 프린팅, 오프셋 프린팅, 등에 의해 절연 재료를 사용하여 형성될 수 있다.
표면 조도의 감소를 위해, 평탄화 절연막으로 작용하는 절연막은 층간 절연막들(633 및 634)의 각각으로 사용되는 것이 바람직하다. 층간 절연막들(633 및 634)을 위해, 평탄화 절연막(940)을 위해 사용될 수 있는 위의 금속 재료들의 단층 또는 적층이 사용될 수 있다.
광 다이오드(602)로 들어오는 광의 검출에 의해, 검출될 물체 상의 정보가 판독될 수 있다. 백라이트와 같은 광원이 물체 상의 정보를 판독할 때 사용될 수 있음을 주목해야 한다. 터치 패널은, 이미지 센서 기능을 갖는 반도체 장치를 본 발명의 일 실시예의 디스플레이 디바이스 위에 적층함으로써 제작될 수 있다.
본 실시예에서 기술된 구조, 방법, 등은 다른 실시예들 및 예시들에서 기술된 구조들, 방법들, 등과 적절하게 조합하여 사용될 수 있다.
(실시예 5)
본 발명의 일 실시예의 반도체 장치는 다양한 전자 디바이스들(게임기들을 포함)에 적용될 수 있다. 전자 디바이스들의 예들은 텔레비전 세트(또한 텔레비전 또는 텔레비전 수신기들로 언급됨), 컴퓨터 등의 모니터, 디지털 카메라 및 디지털 비디오 카메라와 같은 카메라들, 디지털 포토 프레임, 모바일 폰, 휴대용 게임기, 휴대용 정보 단말, 오디오 재생 디바이스, 게임기(예, 파친코 기계 및 슬롯 머신), 게임 콘솔, 등을 포함한다. 이들 전자 디바이스들의 특정 예들은 도 10에 도시된다.
도 10의 (A)는 디스플레이부를 갖는 테이블(9000)을 도시한다. 테이블(9000)에서, 디스플레이부(9003)는 하우징(9001) 내에 통합되고, 이미지는 디스플레이부(9003) 상에 디스플레이될 수 있다. 하우징(9001)이 4개의 다리부들(9002)에 의해 지지됨을 주목해야 한다. 추가로, 전원을 공급하기 위한 전원 코드(9005)가 하우징(9001)에 제공된다.
위의 실시예들 중 어느 하나에서 기술된 반도체 장치는, 전자 디바이스가 높은 신뢰도를 갖도록, 디스플레이부(9003)를 위해 사용될 수 있다.
디스플레이부(9003)는 터치 입력 기능을 갖는다. 사용자가 테이블(9000)의 디스플레이부(9003) 상에 디스플레이되는 디스플레이된 버튼들(9004)을 자신의 손가락 등을 이용하여 터치할 때, 사용자는 스크린의 동작 및 정보의 입력을 수행할 수 있다. 또한, 테이블이 가정용 기기들과 통신할 수 있거나 가정용 기기들을 제어하도록 구성될 수 있을 때, 테이블(9000)은 스크린상의 동작에 의해 가정용 기기들을 제어하는 제어 디바이스로서 기능할 수 있다. 예컨대, 실시예 3에서 기술된 이미지 센서를 갖는 반도체 장치의 사용을 통해, 디스플레이부(9003)는 터치 패널로서 기능할 수 있다.
또한, 디스플레이부(9003)의 스크린은 하우징(9001)에 제공된 경첩을 통해 바닥에 수직으로 놓일 수 있다; 따라서 테이블(9000)은 또한 텔레비전 디바이스로 사용될 수 있다. 대형 스크린을 갖는 텔레비전 디바이스가 작은 방 안에 설치될 때, 개방 공간이 감소된다; 그러나, 디스플레이부가 테이블에 통합될 때, 방안의 공간은 효율적으로 사용될 수 있다.
도 10의 (B)는 텔레비전 세트(9100)를 도시한다. 텔레비전 세트(9100)에서, 디스플레이부(9103)는 하우징(9101) 내에 통합되고, 이미지는 디스플레이부(9103) 상에 디스플레이될 수 있다. 하우징(9101)이 여기에서는 스탠드(9105)에 의해 지지됨을 주목해야 한다.
텔레비전 세트(9100)는 하우징(9101) 또는 별도의 리모컨(9110)의 동작 스위치에 의해 동작될 수 있다. 리모컨(9110)의 동작 키(9109)를 통해, 채널들 및 볼륨이 제어될 수 있어서, 디스플레이부(9103)상에 디스플레이된 이미지가 제어될 수 있다. 또한, 리모컨(9110)은 리모컨(9110)으로부터 출력된 데이터를 디스플레이하기 위한 디스플레이부(9107)를 구비할 수 있다.
도 10의 (B)에 도시된 텔레비전 세트(9100)는 수신기, 모뎀, 등을 구비한다. 수신기의 사용을 통해, 텔레비전 세트(9100)는 일반 텔레비전 방송들을 수신할 수 있다. 더욱이, 텔레비전 세트(9100)가 모뎀을 통한 유선 또는 무선 접속으로 통신 네트워크에 연결될 때, 단방향(송신기로부터 수신기로) 또는 양방향(송신기와 수신기 사이, 수신기들 사이) 정보 통신이 수행될 수 있다.
위의 실시예들 중 어느 한 실시예에서 기술된 반도체 장치는 디스플레이부들(9103 및 9107)에 사용될 수 있어서, 텔레비전 세트 및 리모컨은 높은 신뢰도를 가질 수 있게 된다.
도 10의 (C)는 메인 바디(9201), 하우징(9202), 디스플레이부(9203), 키보드(9204), 외부 연결 포트(9205), 포인팅 디바이스(9206), 등을 포함하는 컴퓨터를 도시한다.
위의 실시예들 중 어느 한 실시예에서 기술된 반도체 장치는 디스플레이부(9203)를 위해 사용될 수 있어서, 컴퓨터는 높은 신뢰도를 가질 수 있게 된다.
도 11의 (A) 및 (B)는 폴더형 태블릿 단말을 도시한다. 도 11의 (A)에서, 태블릿 단말은 개방되고, 하우징(9630), 디스플레이부(9631a), 디스플레이부(9631b), 디스플레이 모드 스위칭 버튼(9034), 전원 버튼(9035), 전원 절감 모드 스위칭 버튼(9036), 걸쇠(9033), 및 동작 버튼(9038)을 포함한다.
위의 실시예들 중 어느 한 실시예에서 기술된 반도체 장치는 디스플레이부(9631a) 및 디스플레이부(9631b)를 위해 사용될 수 있어서, 태블릿 단말은 높은 신뢰도를 가질 수 있게 된다.
디스플레이부(9631a)의 부분은 터치 패널 영역(9632a)이 될 수 있고, 데이터는 디스플레이된 동작 키들(9638)을 터치함으로써 입력될 수 있다. 도 10의 (A)가 일 예로서 디스플레이부(9631a)의 절반 영역이 오로지 디스플레이 기능을 갖고, 다른 절반 영역이 터치 패널의 기능을 갖는 것을 도시함을 주목해야 한다. 그러나, 디스플레이부(9631a)의 구조는 이것으로 국한되는 것은 아니고, 디스플레이부(9631a)의 모든 영역은 터치 패널 기능을 가질 수 있다. 예컨대, 디스플레이부(9631a)의 모든 영역은 키보드 버튼들을 디스플레이할 수 있고, 터치 패널로서 작용할 수 있는 반면, 디스플레이부(9631b)는 디스플레이 스크린으로서 사용될 수 있다.
디스플레이부(9631b)에서, 디스플레이부(9631a)에서와 같이, 디스플레이부(9631b)의 부분이 터치 패널 영역(9632b)이 될 수 있다. 키보드 디스플레이로 스위칭하기 위한 버튼(9639)이 터치 패널 내에서 디스플레이되는 장소를 손가락, 철필, 등이 터치할 때, 키보드 버튼들은 디스플레이부(9631b) 상에 디스플레이될 수 있다.
터치 입력은 터치 패널 영역들(9632a 및 9632b) 상에서 동시에 수행될 수 있다.
디스플레이 모드 스위칭 버튼(9034)은 세로방향 모드와 가로방향 모드 사이, 단색 디스플레이와 컬러 디스플레이 사이, 등의 스위칭을 허용한다. 전원 절감 모드로 스위칭하기 위한 전원 절감 모드 스위칭 버튼(9036)을 통해, 디스플레이의 휘도는 태블릿 내에 통합된 광 센서를 통해 검출된, 태블릿 단말의 사용시 외부 광의 양에 따라 최적화될 수 있다. 태블릿 단말은, 광 센서에 덧붙여, 방위를 검출하기 위한 센서(예, 자이로스코프 또는 가속 센서)와 같은 다른 검출 디바이스를 포함할 수 있다.
디스플레이부(9631a) 및 디스플레이부(9631b)가 도 11의 (A)에서 동일한 디스플레이 면적을 갖지만, 본 발명의 일 실시예는 이 예에 국한되지 않는다. 디스플레이부(9631a) 및 디스플레이부(9631b)는 상이한 면적들 또는 디스플레이 품질을 가질 수 있다. 예컨대, 하나의 디스플레이 패널은 다른 디스플레이 패널보다 더 높은 해상도의 이미지들을 디스플레이할 수 있는 디스플레이 패널이 될 수 있다.
도 11의 (B)는, 하우징(9630), 솔라 전지(9633), 및 충-방전 제어 회로(9634)를 포함하는 접혀진 태블릿 단말을 도시한다. 도 11의 (B)가 충-방전 제어 회로(9634)가 전지(9635)와 DCDC 컨버터(9636)를 포함하는 일 예를 도시함을 주목해야 한다.
태블릿 단말이 폴더형이기 때문에, 하우징(9630)은 태블릿 단말이 사용중이 아닐 때 닫혀질 수 있다. 따라서, 디스플레이부들(9631a 및 9631b)은 보호될 수 있고; 이에 의해 장기간 사용을 위해 높은 내구성과 높은 신뢰도를 갖는 태블릿 단말을 제공한다.
도 11의 (A) 및 (B)에 도시된 태블릿 단말은, 또한 다양한 유형들의 데이터(예, 정지 이미지, 동영상, 및 텍스트 이미지)를 디스플레이하는 기능, 디스플레이부 상에 달력, 날짜, 시간, 등을 디스플레이하는 기능, 터치 입력을 통해 디스플레이부 상에 디스플레이된 데이터를 동작 또는 편집하는 터치-입력 기능, 다양한 유형들의 소프트웨어(프로그램들)에 의한 처리를 제어하는 기능, 등을 가질 수 있다.
태블릿 단말의 표면상에 부착된 솔라 전지(9633)는 터치 패널, 디스플레이부, 이미지 신호 처리기, 등에 전력을 공급한다. 솔라 전지(9633)가 하우징(9630)의 하나 또는 두 개의 표면들에 제공될 수 있어서, 전지(9635)가 효율적으로 충전될 수 있음을 주목해야 한다. 전지(9635)로서 리튬 이온 전지가 사용될 때, 크기 축소 등의 장점이 존재한다.
도 11의 (B)에 도시된 충-방전 제어 회로(9634)의 구조 및 동작은 도 11의 (C)의 블록도를 참조하여 기술된다. 솔라 전지(9633), 전지(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치들(SW1 내지 SW3), 및 디스플레이부(9631)가 도 11의 (C)에 도시되고, 전지(9635), DCDC 컨버터(9636), 컨버터(9637), 및 스위치들(SW1 내지 SW3)은 도 11의 (B)에 도시된 충-방전 제어 회로(9634)에 대응한다.
먼저, 외부 광을 이용하여 솔라 전지(9633)에 의해 전력이 생성되는 경우의 동작 예가 기술된다. 솔라 전지(9633)에 의해 생성된 전력의 전압은, 전지(9635)를 충전하기 위한 전압이 얻어지도록, DCDC 컨버터(9636)에 의해 상승 또는 감소한다. 디스플레이부(9631)가 솔라 전지(9633)로부터의 전력을 통해 동작할 때, 스위치(SW1)는 턴온되고, 전력의 전압은 컨버터(9637)에 의해 디스플레이부(9631)를 동작시키기 위해 필요한 전압으로 상승 또는 감소한다. 덧붙여, 디스플레이부(9631) 상의 디스플레이가 수행되지 않을 때, 전지(9635)의 충전이 수행될 수 있도록, 스위치(SW1)가 턴오프되고, 스위치(SW2)는 턴온된다.
여기에서, 솔라 전지(9633)는 전력 생성 수단의 예로서 도시된다; 그러나 전지(9635)를 충전하는 방식에 대한 특별한 제한은 없고, 전지(9635)는 압전 요소 또는 열전 변환 요소(펠티에 요소)와 같은 다른 전력 생성 수단을 이용하여 충전될 수 있다. 예컨대, 전지(9635)는 전력을 무선(접촉 없이)으로 송수신함으로써 충전할 수 있는 비접촉 전력 송신 모듈을 통해 충전될 수 있거나, 또는 다른 충전 수단이 조합하여 사용될 수 있다.
본 실시예에서 기술된 구조, 방법, 등은 다른 실시예들 및 예시들에서 기술된 구조들, 방법들, 등과 적절하게 조합하여 사용될 수 있다.
[예 1]
본 예에서, 물의 진입을 억제하고, 본 발명의 일 실시예의 트랜지스터를 위해 사용될 수 있는 절연막을 평가하는 결과들이 기술된다. 세부적으로, 가열에 의해 방출되는 수소 분자들, 암모니아 분자들, 및 물 분자들의 양을 평가하는 결과들이 기술된다.
먼저, 평가 샘플들을 형성하는 방법이 기술된다. 형성된 샘플들은 각각 구조 1 또는 구조 2를 갖는다.
실시예 1에 기술된 절연막(26)(도 1을 참조)을 위해 사용될 수 있는 형성 조건들을 사용하여 플라즈마 CVD 방법에 의해 질화 실리콘막(993)이 실리콘 웨이퍼(991) 위에 형성되어, 구조 1을 갖는 샘플이 형성되었다(도 12의 (A) 참조).
질화 실리콘막(993)은 조건 1, 조건 2, 및 조건 3인 3개의 조건들을 사용하여 형성되었다. 조건 1을 사용하여 형성된 샘플은 샘플(A1)로서 언급된다. 조건 2를 사용하여 형성된 샘플은 샘플(A2)로서 언급된다. 조건 3을 사용하여 형성된 샘플은 샘플(A3)로서 언급된다. 샘플들(A1 내지 A3)은 각각 50nm의 두께를 갖는 질화 실리콘막(993)을 갖는다.
조건 1은 다음과 같다: 실리콘 웨이퍼(991)의 온도는 220℃이었고; 소스 가스는 각각 50sccm의 유동율, 5000sccm의 유동율 및 100sccm의 유동율의 실란, 질소 및 암모니아이었고; 처리 챔버의 압력은 200Pa이었고; 평행 플레이트 전극들에 공급된 고주파수 전력은 27.12MHz 및 1000W(전력밀도는 1.6×10-1W/㎠)이었다. 암모니아에 대한 질소의 유동 비율은 50이었다.
조건 2는, 평행 플레이트 전극들에 공급된 고주파수 전력이 150W(전력밀도는 2.5×10-2W/㎠)인 것을 제외하고, 조건 1과 동일하였다.
조건 3은 다음과 같다: 실리콘 웨이퍼(991)의 온도는 220℃이었고; 소스 가스는 각각 30sccm의 유동율, 1500sccm의 유동율 및 1500sccm의 유동율의 실란, 질소 및 암모니아이었고; 처리 챔버의 압력은 200Pa이었고; 평행 플레이트 전극들에 공급된 고주파수 전력은 27.12MHz 및 150W(전력밀도는 2.5×10-2W/㎠)이었다. 암모니아에 대한 질소의 유동 비율은 1이었다.
TDS 분석들이 샘플들(A1 내지 A3)에 대해 수행되었다. 각 샘플들에서, 실리콘 웨이퍼(991)는 65℃ 이상 610℃ 이하로 가열되었다.
TDS로부터 얻어진 결과들에서 도시된 곡선들의 피크들은 분석된 샘플들(본 예에서 샘플들(A1 내지 A3))에 함유된 원자들 또는 분자들의 외부로의 방출에 기인하여 출현한다. 외부로 방출된 원자들 및 분자들의 총 수는 피크의 적분값에 대응한다. 따라서, 피크 강도의 정도를 통해, 질화 실리콘막 내에 함유된 원자들 및 분자들의 수가 평가될 수 있다.
도 13 및 도 14는 구조 1을 갖는 샘플들(A1 내지 A3)에 대한 TDS 분석들의 결과들을 도시한다. 도 13의 (A)는 기판 온도에 대한, 2인 M/z를 갖는 방출된 가스, 전형적으로 수소 분자들의 양의 그래프이다. 도 13의 (B)는 기판 온도에 대한, 18인 M/z를 갖는 방출된 가스, 전형적으로 물 분자들의 양의 그래프이다. 도 13의 (C)는 도 13의 (A)의 곡선의 피크의 적분값으로부터 계산된 방출된 수소 분자들의 양의 그래프이다. 도 14의 (A)는 기판 온도에 대한, 17인 M/z를 갖는 방출된 가스, 전형적으로 암모니아 분자들의 양의 그래프이다. 도 14의 (B)는 도 14의 (A)의 곡선의 피크의 적분값으로부터 계산된 방출된 암모니아 분자들의 양의 그래프이다. 이들 TDS 분석들에서, 수소 분자들의 검출 하한은 1.0×1021분자/㎤이고, 암모니아 분자들의 검출 하한은 2.0×1020분자/㎤이다.
도 13의 (A)에 도시된 바와 같이, 샘플(A2)의 수소 분자들의 TDS 강도는 샘플(A1)의 것과 샘플(A3)의 것보다 더 높다. 도 13의 (C)에 도시된 바와 같이, 기판 온도에 대한 샘플(A2)의 방출된 수소 분자들의 양은 샘플(A1) 및 샘플(A3)의 것보다 대략 5배이다. 도 13의 (B)에 도시된 바와 같이, 샘프들(A1 내지 A3)에서, 물 분자들의 방출을 나타내는 피크는 각 기판의 온도가 100℃ 이상 200℃ 이하의 범위 내에 있을 때 관찰된다. 오로지 샘플(A3)에서 예리한 피크가 이 범위 내에서 관찰되었음을 주목해야 한다.
대조적으로, 도 14의 (A)에 도시된 바와 같이, 샘플(A3)의 암모니아 분자들의 TDS 강도는 샘플(A1) 및 샘플(A2)의 것보다 높다. 도 14의 (B)에 도시된 바와 같이, 기판 온도에 대한 샘플(A3)의 방출된 암모니아 분자들의 양은 샘플(A1) 및 샘플(A2)의 것보다 적어도 대략 16배 이상이다. 샘플(A2)의 방출된 암모니아 분자들의 양은 검출 하한 이하이다.
다음에, 형성된 샘플들의 일부에 채용된 구조 2가 기술된다. 절연막(24)(도 1을 참조)을 위해 사용될 수 있는 형성 조건들을 사용하여 플라즈마 CVD 방법에 의해 산화질화 실리콘막(995)이 실리콘 웨이퍼(991) 위에 형성되었고, 질화 실리콘막(993)이 구조 1과 유사한 방식으로 산화질화 실리콘막(995) 위에 형성되어, 구조 2를 갖는 샘플이 형성되었다(도 12의 (B) 참조).
구조 2를 갖는 각 샘플들에서, 질화 실리콘막(993) 내에서 물의 이동을 억제하는 효과를 평가하기 위하여, 산화질화 실리콘막(995)은 화학량론적 조성보다 더 높은 비율로 산소를 함유하도록 만들어졌다. 도 16은 400nm의 두께를 갖는 오로지 산화질화 실리콘막(995)이 실리콘 웨이퍼 위에 각각 형성된 샘플들에 대한 TDS 분석들의 결과들을 도시한다. 각 샘플들에서, 실리콘 웨이퍼(991)는 70℃ 이상 570℃ 이하로 가열되었다. 도 16의 (A)는 기판 온도에 대한, 32인 M/z를 갖는 방출된 가스, 전형적으로 산소 분자들의 양의 그래프이다. 도 16의 (B)는 기판 온도에 대한, 18인 M/z를 갖는 방출된 가스, 전형적으로 물 분자들의 양의 그래프이다. 화학량론적 조성보다 더 높은 비율로 산소를 함유하는 산화질화 실리콘막은 산소(도 16의 (A) 참조)뿐만 아니라 물(도 16의 (B) 참조)도 포함하고; 따라서 구조 2를 갖는 샘플들(A4 내지 A6)의 기판 온도에 대한 방출된 물 분자들의 양을 평가함으로써, 질화 실리콘막(993)이 물의 이동을 억제하는 효과를 갖는지의 여부가 평가될 수 있다. 도 16은 400nm의 두께를 갖는 산화질화 실리콘막(995)이 실리콘 웨이퍼 위에 각각 형성된 샘플들에 대한 결과들을 도시한다.
산화질화 실리콘막(995)의 형성 조건들은 다음과 같다: 실리콘 웨이퍼(991)의 온도는 220℃이었고; 소스 가스는 각각 160sccm 및 4000sccm의 유동율을 갖는 실란 및 일산화질소이었고; 처리 챔버의 압력은 200Pa이었고; 평행 플레이트 전극들에 공급된 고주파수 전력은 27.12MHz 및 1500W(전력밀도는 2.5×10-1W/㎠)이었다. 산화질화 실리콘막(995)의 두께는 400nm이었다.
구조 2를 갖는 샘플들에서, 질화 실리콘막(993)은 조건 1, 조건 2, 및 조건 3인 3개의 조건들을 사용하여 형성되었다. 구조 2를 갖고 조건 1을 사용하여 형성된 샘플은 샘플(A4)로서 언급된다. 구조 2를 갖고 조건 2를 사용하여 형성된 샘플은 샘플(A5)로서 언급된다. 구조 2를 갖고 조건 3을 사용하여 형성된 샘플은 샘플(A6)로서 언급된다. 샘플들(A4 내지 A6)은 각각 50nm의 두께를 갖는 질화 실리콘막(993)을 갖는다. 조건들 1 내지 3의 세부사항들은 구조 1의 것들과 동일하다.
물의 이동을 억제하는 효과를 평가하기 위하여, TDS 분석들이 샘플들(A4 내지 A6)에 대해 수행되었다. 각 샘플들에서, 실리콘 웨이퍼(991)는 70℃ 이상 580℃ 이하로 가열되었다.
도 15는 구조 2를 갖는 샘플들(A4 내지 A6)에 대한 TDS 분석들의 결과들을 도시한다. 도 15의 (A)는 기판 온도에 대한, 방출된 수소 분자들의 양의 그래프이다. 도 15의 (B)는 기판 온도에 대한, 방출된 물 분자들의 양의 그래프이다.
도 15의 (A)에 도시된 바와 같이, 샘플(A5)의 수소 분자들의 TDS 강도는 샘플(A4) 및 샘플(A6)의 것보다 높다. 도 15의 (B)에 도시된 바와 같이, 물 분자들의 TDS 강도에서 작은 피크가 관찰된다; 그러나 샘플들(A4 내지 A6) 간에 큰 차이는 관찰되지 않는다.
구조 2를 갖는 샘플들(A4 내지 A6)은 각각 산화질화 실리콘막(995)의 존재에도 불구하고 물 분자들의 방출을 나타내는 피크의 매우 낮은 강도를 갖는다. 따라서, 샘플들(A4 내지 A6)의 형성 조건들을 통해, 절연막은 질화 실리콘막(993) 내에서 물의 이동을 억제할 수 있다.
그러나 구조 1을 갖는 샘플(A2)은 많은 양의 방출된 수소 분자들을 갖고, 구조 1을 갖는 샘플(A3)은 많은 양의 방출된 암모니아 분자들을 갖는다. 산화물 반도체를 사용하는 트랜지스터에서, 수소 및 질소는 산화물 반도체막의 도전성을 증가시켜, 트랜지스터를 정상 온으로 만든다. 따라서, 질소의 소스들인 수소 분자들과 암모니아 분자들은 모두 전기 특성들을 변화시키는 불순물들이다. 예컨대, 샘플(A3)에서, 방출된 암모니아 분자들의 양은 크고, 이것은 많은 질소 소스들이 존재하고, 이러한 절연막의 사용이 제작된 트랜지스터를 정상 온으로 만들 가능성이 높음을 의미한다. 본 발명의 일 실시예의 트랜지스터는 질소의 진입을 억제하는 절연막(도 1의 절연막(25))을 포함한다; 그러나, 방출된 암모니아 분자들의 더 적은 양은 트랜지스터의 전기 특성들을 양호하게 만들기 위하여 바람직하다. 따라서, 샘플들(A2 및 A3)의 조건들을 사용하여 형성된 질화 실리콘막은 절연막(26)을 위해 적합하지 않다.
상기 내용은 샘플(A1)의 형성 조건인 조건 1을 사용하여 형성된 질화 실리콘막이 절연막(26)을 위해 가장 적합함을 나타낸다.
따라서, 본 예에서 기술된 조건을 통해, 적은 수의 방출된 수소 분자들을 갖고, 물의 진입을 억제하는 절연막을 형성할 수 있다. 이러한 절연막을 통해, 전기 특성들의 변화가 억제되는 트랜지스터 또는 신뢰도가 개선되는 트랜지스터가 제작될 수 있다.
[예 2]
본 예에서, 예 1에서 기술된 조건들(1 내지 3)을 사용하여 형성된 질화 실리콘막들을 포함하는 트랜지스터들이 제작되고, Vg-Id 특성들의 측정 결과들이 기술된다. 본 예에서 제작된 트랜지스터들은 외부로부터 물의 진입을 억제하는 절연막의 효과를 평가하기 위하여 본 발명의 일 실시예의 트랜지스터의 구조와 부분적으로 다른 구조를 갖는다. 특히, 본 예에서 제작된 트랜지스터들은 절연막(25)이 위의 실시예들에서 기술된 트랜지스터(50) 또는 트랜지스터(70)에 제공되지 않는 구조를 갖는다.
샘플(B1), 샘플(B2) 및 샘플(B3) 각각에 포함된 트랜지스터의 제작 공정이 기술된다. 본 예에서, 단계들은 도 17을 참조하여 기술된다.
먼저, 도 17의 (A)에 도시된 바와 같이, 유리 기판이 기판(11)으로 사용되었고, 게이트 전극(15)이 기판(11) 위에 형성되었다.
100nm 두께의 텅스텐막이 스퍼터링 방법에 의해 형성되었고, 마스크가 포토리소그래피 공정에 의해 텅스텐막 위에 형성되었고, 텅스텐막의 일부가 마스크의 사용을 통해 에칭되어, 게이트 전극(15)이 형성되었다.
다음에, 게이트 절연막(18)이 게이트 전극(15) 위에 형성되었다.
게이트 절연막(18)으로서, 50nm 두께의 질화 실리콘막과 200nm 두께의 산화질화 실리콘막을 포함하는 적층이 적층되었다. 질화 실리콘막은 다음의 조건들로 형성되었다: 실란 및 질소가 각각 50sccm 및 5000sccm으로 플라즈마 CVD 장치의 처리 챔버 내로 공급되었다; 처리 챔버의 압력은 60Pa로 조절되었다; 150W의 전력이 27.12MHz 고주파수 전원을 사용하여 공급되었다. 산화질화 실리콘막은 다음의 조건들로 형성되었다: 실란 및 일산화이질소가 각각 20sccm 및 3000sccm으로 플라즈마 CVD 장치의 처리 챔버 내로 공급되었다; 처리 챔버의 압력은 40Pa로 조절되었다; 100W의 전력이 27.12MHz 고주파수 전원을 사용하여 공급되었다. 질화 실리콘막과 산화질화 실리콘막은 각각 350℃의 기판 온도에서 형성되었음을 주목해야 한다.
다음에, 게이트 절연막(18)을 개재하여 게이트 전극(15)과 중첩하는 산화물 반도체막(19)이 형성되었다.
여기에서, CAAC-OS막인 IGZO막이 스퍼터링 방법에 의해 게이트 절연막(18) 위에 형성되었고, 마스크가 포토리소그래피 공정에 의해 IGZO막 위에 형성되었고, IGZO막은 마스크를 사용하여 부분적으로 에칭되었다. 이후, 에칭된 IGZO막은 열처리를 겪어, 산화물 반도체막(19)이 형성되었다. 이 예에서 형성된 IGZO막이 35nm의 두께를 가짐을 주목해야 한다.
IGZO막은, In:Ga:Zn = 1:1:1(원자 비율)인 스퍼터링 타깃이 사용되었고, 아르곤과 산소가 스퍼터링 가스로서 스퍼터링 장치의 처리 챔버로 각각 50sccm의 유동율로 공급되었고, 처리 챔버의 압력이 0.6Pa로 제어되었고, 5kW의 직류 전력이 공급되는 방식으로 형성되었다. IGZO막이 170℃의 기판 온도에서 형성되었음을 주목해야 한다.
다음에, 산화물 반도체막에 함유된 물, 수소, 등이 열처리에 의해 방출되었다. 여기에서 질소 분위기에서 한 시간 동안 450℃의 열처리가 수행되었고, 이후 질소 및 산소의 분위기에서 한 시간 동안 450℃의 열처리가 수행되었다.
지금까지의 단계들을 통해 얻어진 구조를 위해, 도 17의 (B)가 참조될 수 있다.
다음에, 게이트 절연막(18)(미도시)의 일부를 에칭함으로써 게이트 전극이 노출된 이후, 산화물 반도체막(19)과 접촉하는 전극들(21)의 쌍이 도 17의 (C)에 도시된 바와 같이 형성되었다.
도전막이 게이트 절연막(18)과 산화물 반도체막(19) 위에 형성되었고, 마스크가 포토리소그래피 공정에 의해 도전막 위에 형성되었고, 도전막이 마스크를 사용하여 부분적으로 에칭되어, 전극들(21)의 쌍이 형성되었다. 도전막으로서, 400nm 두께의 알루미늄막이 50nm 두께의 텅스텐막 위에 형성되었고, 100nm 두께의 티타늄막이 알루미늄막 위에 형성되었음을 주목해야 한다.
다음에, 기판이 감소된 압력 하에서 220℃로 가열된 처리 챔버로 이동된 후, 기판은 일산화이질소로 채워진 처리 챔버로 이동되었다. 이후, 산화물 반도체막(19)은, 처리 챔버 내에 제공된 상부 전극이 27.12MHz 고주파수 전원을 사용하여150W의 고주파수 전력을 공급받는 방식으로 생성된 산소 플라즈마에 노출되어, 산소(22)가 공급되었다.
다음에, 절연막들(23 및 24)은 위의 플라즈마 처리 이후 대기에 대한 노출 없이 산화물 반도체막(19)과 전극들(21)의 쌍 위에 연속하여 형성되었다. 50nm 두께의 제 1 산화질화 실리콘막은 절연막(23)으로 형성되었고, 400nm 두께의 제 2 산화질화 실리콘막은 절연막(24)으로 형성되었다.
제 1 산화질화 실리콘막은 다음의 조건들 하에서 플라즈마 CVD 방법에 의해 형성되었다: 30sccm의 유동율을 갖는 실란 및 4000sccm의 유동율을 갖는 일산화이질소가 소스 가스로서 사용되었고, 처리 챔버의 압력은 40Pa이었고, 기판 온도는 220℃이었고, 150W의 고주파수 전력이 평행 플레이트 전극들에 공급되었다.
제 2 산화질화 실리콘막은 다음의 조건들 하에서 플라즈마 CVD 방법에 의해 형성되었다: 160sccm의 유동율을 갖는 실란 및 4000sccm의 유동율을 갖는 일산화이질소가 소스 가스로서 사용되었고, 처리 챔버의 압력은 200Pa이었고, 기판 온도는 220℃이었고, 1500W의 고주파수 전력이 평행 플레이트 전극들에 공급되었다. 위의 조건들 하에서, 화학량론적 조성보다 더 높은 비율로 산소를 함유하는 산화질화 실리콘막을 형성하는 것이 가능하고, 산소 부분은 산화질화 실리콘막으로부터 가열에 의해 방출된다.
다음에, 물, 수소, 등은 열처리에 의해 절연막들(23 및 24)로부터 방출되었다. 여기에서, 열처리는 한 시간 동안 350℃에서 질소 및 산소 분위기 내에서 수행되었다.
다음에, 도 17의 (D)에 도시된 바와 같이, 절연막(26)이 절연막(24) 위에 형성되었다.
샘플(B1)에서, 절연막(26)으로서, 질화 실리콘막이 예 1에서 기술된 샘플(A1)의 조건 1 하에서 형성되었다.
샘플(B2)에서, 절연막(26)으로서, 질화 실리콘막이 예 1에서 기술된 샘플(A2)의 조건 2 하에서 형성되었다.
샘플(B3)에서, 절연막(26)으로서, 질화 실리콘막이 예 1에서 기술된 샘플(A3)의 조건 3 하에서 형성되었다.
다음에, 도시되지는 않았지만, 절연막들(23, 24 및 26)의 부분들이 에칭되고, 전극들의 쌍의 일부를 노출시키는 개구부들이 형성되었다.
다음에, 평탄화막(미도시)이 절연막(26) 위에 형성되었다. 여기에서, 절연막(26)은 조성물로 코팅되었고, 노출 및 현상이 수행되어, 전극들의 쌍이 부분적으로 노출되는 개구부를 갖는 평탄화막이 형성되었다. 평탄화막으로서, 1.5㎛ 두께의 아크릴 수지가 형성되었음을 주목해야 한다. 이후, 열처리가 수행되었다. 열처리는 한 시간 동안 질소 분위기 내에서 250℃의 온도에서 수행되었다.
다음에, 전극들의 쌍의 부분에 연결된 도전막이 형성된다(미도시). 여기에서, 산화 실리콘을 함유하는 100nm 두께의 ITO막이 스퍼터링 방법에 의해 형성되었다.
이들 단계들을 통해, 샘플들(B1 내지 B3) 내의 트랜지스터들이 제작되었다. 또한, 각 샘플들에서, 동일한 구조를 갖는 24개의 트랜지스터들이 기판 위에 제작되었다.
다음에, 샘플들(B1 내지 B3) 내의 트랜지스터들의 Vg-Id 특성들이 측정되었다.
다음에, 습기 저항성을 평가하기 위한 가속 수명 시험으로서 압력 쿠커 시험(PCT : pressure cooker test)이 수행되었다. 본 예의 PCT에서, 샘플들(B1 내지 B3)은 다음의 조건들 하에서 15시간 동안 유지되었다: 온도는 130℃이었고, 습도는 85%이었고, 압력은 0.23MPa이었다.
도 18, 도 19 및 도 20은 샘플들(B1 내지 B3)의 트랜지스터들의 Vg-Id 초기 특성들 및 압력 쿠커 시험 이후 트랜지스터들의 Vg-Id 특성들을 도시한다. 즉, 샘플(B1)의 결과들은 도 18에 도시되었고, 샘플(B2)의 결과들은 도 19에 도시되었고, 샘플(B3)의 결과들은 도 20에 도시되었다.
각 샘플들에서, 채널 길이(L)가 2㎛이고 채널 폭(W)이 50㎛인 트랜지스터(1)와 채널 길이(L)가 6㎛이고 채널 폭(W)이 50㎛인 트랜지스터(2)의 Vg-Id 특성들이 측정되었음을 주목해야 한다. 샘플들(B1 내지 B3)의 트랜지스터들(1)의 초기 특성들은 도 18의 (A), 도 19의 (A) 및 도 20의 (A)에 도시되었고, 샘플들(B1 내지 B3)의 트랜지스터들(2)의 초기 특성들은 도 18의 (B), 도 19의 (B) 및 도 20의 (B)에 도시되었고, 압력 쿠커 시험 이후 샘플들(B1 내지 B3)의 트랜지스터들(2)의 Vg-Id 특성들은 도 18의 (C), 도 19의 (C) 및 도 20의 (C)에 도시되었다.
도 19의 (A)에 도시된 Vg-Id 특성들에 따라, 트랜지스터들은 스위칭 특성들을 갖지 않는다. 또한, 도 20의 (A)에 도시된 Vg-Id 특성들에 따라, 트랜지스터들의 문턱 전압의 변동은 크다. 그러나, 도 18의 (A)에 도시된 Vg-Id 특성들에 따라, 트랜지스터들이 양호한 스위칭 특성들을 갖고, 트랜지스터들의 문턱 전압의 변동이 작은 것이 발견된다.
도 18의 (B) 및 도 20의 (B)에 도시된 Vg-Id 특성들의 초기 특성들에서 트랜지스터의 문턱 전압의 변동이 도 19의 (B)에 도시된 Vg-Id 특성들의 초기 특성들에서의 것보다 더 작은 것이 발견된다.
도 18의 (C)에 도시된 Vg-Id 특성들은 도 19의 (C) 및 도 20의 (C)에 도시된 압력 쿠커 시험 이후의 Vg-Id 특성들보다 더 양호한 스위칭 특성들을 갖는다.
위의 이유들로 인해, 질화 절연막이 트랜지스터 위에 형성되고, 방출된 수소 분자들 및 방출된 암모니아 분자들의 양들은 작고, 이에 의해 문턱 전압의 음의 바향으로의 이동은 줄어들 수 있고, 트랜지스터의 신뢰도는 개선될 수 있다.
다음에, 본 예의 샘플들(B1 내지 B3)과 유사한 공정을 통해, 그리고 조건들(1 내지 3) 이외의 조건 하에서 절연막(26)을 형성함으로써 복수의 샘플들이 제작되었다. 각 샘플들에서, 동일한 구조를 갖는 24개의 트랜지스터들이 기판 위에 형성되었고, 트랜지스터들의 Vg-Id 초기 특성들이 서로 비교되었다. 각 트랜지스터들에서, 채널 길이(L)가 2㎛이고 채널 폭(W)이 50㎛임을 주목해야 한다.
도 21은 절연막(26)으로부터 방출된 수소 분자들 및 방출된 암모니아 분자들의 양들 사이의 관계, 및 절연막(26)이 샘플들(B1 내지 B3)의 조건, 또는 조건들(1 내지 3) 이외의 조건 하에서 형성된 복수의 샘플들 내의 트랜지스터들의 Vg-Id 초기 특성들을 도시한다.
도 21에서, 수평 축은 절연막(26)으로부터 방출된 수소 분자들의 수를 나타내고, 수직 축은 절연막(26)으로부터 방출된 암모니아 분자들의 양을 나타낸다. 또한, 도 21에서, 원들은 기판 상의 24개의 트랜지스터들에서 최대 문턱 전압과 최소 문턱 전압의 차이(Vth_max - Vth_min)가 1V이하인 것을 나타낸다. 또한 삼각형들은 Vth_max - Vth_min가 1V 초과 3V 이하인 것을 나타낸다. 더욱이, 십자가들은 Vth_max - Vth_min가 3V를 초과하는 것을 나타낸다.
도 21에서, 절연막(26)으로부터 방출된 수소 분자들의 양이 5.0×1021분자/㎤보다 작은 영역에서, 트랜지스터의 문턱 전압의 변화는 줄어든다. 따라서, 질화 절연막이 트랜지스터 위에 제공되고, 질화 절연막으로부터 방출된 수소 분자들의 양은 5.0×1021분자/㎤보다 작고, 이에 의해 트랜지스터의 문턱 전압의 변화는 줄어들 수 있다고 말할 수 있다. 더욱이, 문턱 전압의 음의 방향으로의 이동은 억제될 수 있다고 말할 수 있다.
본 발명의 일 실시예의 트랜지스터와 유사한 방식으로, 절연막(26)과 산화물 반도체막(20) 사이에서 질소의 진입을 억제하는 절연막(절연막(25))을 제공함으로써, 트랜지스터의 문턱 전압의 변화는 심지어 절연막(26)의 형성 조건들이 도 21의 십자가들 또는 삼각형들에 의해 표시된 조건들인 경우에도 억제될 수 있다.
11 : 기판 13 : 기저 절연막
15 : 게이트 전극 18 : 게이트 절연막
19 : 산화물 반도체막 20 : 산화물 반도체막
21 : 전극 22 : 산소
23 : 절연막 24 : 절연막
25 : 절연막 26 : 절연막
27 : 보호막 50 : 트랜지스터
61 : 게이트 전극 70 : 트랜지스터
491 : 공통 전위 라인 492 : 공통 전극
601 : 기판 602 : 광 다이오드
606a : 반도체막 606b : 반도체막
606c : 반도체막 608 : 접착층
613 : 기판 632 : 절연막
633 : 층간 절연막 634 : 층간 절연막
640 : 트랜지스터 641a : 전극
641b : 전극 642 : 전극
643 : 도전막 645 : 도전막
656 : 트랜지스터 658 : 광 다이오드 리셋 신호 라인
659 : 게이트 신호 라인 671 : 포토 센서 출력 신호 라인
672 : 포토 센서 기준 신호 라인 901 : 기판
902 : 픽셀부 903 : 신호 라인 구동기 회로
904 : 스캔 라인 구동기 회로 905 : 밀봉제
906 : 기판 908 : 액정
910 : 트랜지스터 911 : 트랜지스터
913 : 액정 요소 915 : 연결 단자 전극
916 : 단자 전극 918 : FPC
918a : FPC 918b : FPC
919 : 이방성 도전막 923 : 절연막
924 : 절연막 926 : 스페이서
929 : 전극 930 : 전극
931 : 대향 전극 932 : 절연막
934 : 픽셀 전극 935 : 배향막
936 : 배향막 937 : 밀봉제
938 : 절연막 939 : 절연막
940 : 평탄화 절연막 942 : 절연막
943 : 절연막 960 : 분할 벽
961 : 발광층 963 : 발광 요소
964 : 필러 991 : 실리콘 웨이퍼
993 : 질화 실리콘막 995 : 산화질화 실리콘막
9000 : 테이블 9001 : 하우징
9002 : 레그부 9003 : 디스플레이부
9004 : 디스플레이된 버튼 9005 : 전원 코드
9033 : 걸쇠 9034 : 스위칭 버튼
9035 : 전력-절감-모드 스위칭 버튼
9036 : 스위치 9038 : 동작 버튼
9100 : 텔레비전 세트 9101 : 하우징
9103 : 디스플레이부 9105 : 스탠드
9107 : 디스플레이부 9109 : 동작 키
9110 : 리모컨 9201 : 메인 바디
9202 : 하우징 9203 : 디스플레이부
9204 : 키보드 9205 : 외부 연결부
9206 : 포인팅 디바이스 9630 : 하우징
9631 : 디스플레이부 9631a : 디스플레이부
9631b : 디스플레이부 9632a : 터치 패널 영역
9632b : 터치 패널 영역 9633 : 솔라 전지
9634 : 충방전 제어 회로 9635 : 전지
9636 : DCDC 컨버터 9637 : 컨버터
9638 : 동작 키 9639 : 버튼
본 출원은 2012년 6월 29일에 일본특허청에 출원된 일본특허출원 제2012-147783호에 기초하고, 이의 전체 내용은 참조로서 본 명세서에 통합된다

Claims (9)

  1. 액정 디스플레이 디바이스에 있어서,
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    산화물 반도체막으로서, 상기 게이트 절연막을 상기 산화물 반도체막과 상기 게이트 전극 사이에 개재하여 상기 게이트 전극과 중첩하는, 상기 산화물 반도체막;
    상기 산화물 반도체막에 전기적으로 연결된 소스 전극 및 드레인 전극;
    상기 산화물 반도체막 위의 제 1 산화물 절연막;
    상기 제 1 산화물 절연막 위의 제 1 질화물 절연막;
    상기 제 1 질화물 절연막 위에서 상기 제 1 질화물 절연막과 접하는 유기 절연막;
    상기 유기 절연막 위에서 상기 유기 절연막과 접하는 제 2 질화물 절연막; 및
    상기 제 2 질화물 절연막 위의 픽셀 전극을 포함하고,
    상기 게이트 절연막은 질화 실리콘을 포함하고,
    상기 제 2 질화물 절연막은 상기 제 1 질화물 절연막과 접하는, 액정 디스플레이 디바이스.
  2. 액정 디스플레이 디바이스에 있어서,
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    산화물 반도체막으로서, 상기 게이트 절연막을 상기 산화물 반도체막과 상기 게이트 전극 사이에 개재하여 상기 게이트 전극과 중첩하는, 상기 산화물 반도체막;
    상기 산화물 반도체막에 전기적으로 연결된 소스 전극 및 드레인 전극;
    상기 산화물 반도체막 위의 제 1 산화물 절연막;
    상기 제 1 산화물 절연막 위의 제 1 질화물 절연막;
    상기 제 1 질화물 절연막 위에서 상기 제 1 질화물 절연막과 접하는 유기 절연막;
    상기 유기 절연막 위에서 상기 유기 절연막과 접하는 제 2 질화물 절연막; 및
    상기 제 2 질화물 절연막 위의 픽셀 전극을 포함하고,
    상기 게이트 절연막은 질화 실리콘을 포함하고,
    상기 픽셀 전극은 상기 제 2 질화물 절연막의 개구부, 상기 유기 절연막의 개구부, 상기 제 1 질화물 절연막 및 상기 제 1 산화물 절연막의 개구부가 서로 중첩되는 영역을 통해 상기 소스 전극 또는 상기 드레인 전극에 전기적으로 연결되고,
    상기 제 2 질화물 절연막은 상기 유기 절연막의 상기 개구부 내에 제공되고 상기 제 1 질화물 절연막과 접하는, 액정 디스플레이 디바이스.
  3. 액정 디스플레이 디바이스에 있어서,
    게이트 전극;
    상기 게이트 전극 위의 게이트 절연막;
    산화물 반도체막으로서, 상기 게이트 절연막을 상기 산화물 반도체막과 상기 게이트 전극 사이에 개재하여 상기 게이트 전극과 중첩하는, 상기 산화물 반도체막;
    상기 산화물 반도체막에 전기적으로 연결된 소스 전극 및 드레인 전극;
    상기 산화물 반도체막, 상기 소스 전극 및 상기 드레인 전극 위의 제 1 산화물 절연막;
    상기 제 1 산화물 절연막 위의 제 2 산화물 절연막;
    상기 제 2 산화물 절연막 위에서 상기 제 2 산화물 절연막과 접하는 제 1 질화물 절연막;
    상기 제 1 질화물 절연막 위에서 상기 제 1 질화물 절연막과 접하는 유기 절연막;
    상기 유기 절연막 위에서 상기 유기 절연막과 접하는 제 2 질화물 절연막; 및
    상기 제 2 질화물 절연막 위의 픽셀 전극을 포함하고,
    상기 제 2 질화물 절연막은 상기 제 1 질화물 절연막과 접하고,
    상기 제 2 산화물 절연막은, 25℃에서 0.5wt%의 불산에 의한 에칭 속도가 상기 제 1 산화물 절연막의 에칭 속도보다 낮은 10 nm/분 이하인 산화물 절연막인, 액정 디스플레이 디바이스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 산화물 반도체막은 인듐, 갈륨, 및 아연을 포함하는, 액정 디스플레이 디바이스.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 절연막 및 상기 제 1 질화물 절연막의 각각은 실리콘을 포함하는, 액정 디스플레이 디바이스.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 산화물 절연막은 산화 실리콘을 포함하는, 액정 디스플레이 디바이스.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체막 위에서 상기 산화물 반도체막과 접하는 제 2 산화물 절연막; 및
    상기 제 2 산화물 절연막 위에서 상기 제 2 산화물 절연막과 접하는 제 3 산화물 절연막을 더 포함하고,
    상기 제 2 산화물 절연막은 산소를 투과시키는 절연막이고,
    상기 제 3 산화물 절연막은 화학량론적 조성보다 더 높은 비율로 산소를 포함하는, 액정 디스플레이 디바이스.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 산화물 절연막은 조밀한 산화물 절연막인, 액정 디스플레이 디바이스.
  9. 제 3 항에 있어서,
    상기 제 2 산화물 절연막은 조밀한 산화물 절연막인, 액정 디스플레이 디바이스.
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