KR101707260B1 - 반도체 장치 - Google Patents

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？뻬이 야마자끼
šœ뻬이 야마자끼
히데아끼 시시도
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

저전력을 소비하고 높은 신뢰성 및 정전기 방전에 대한 내성을 갖는 반도체 장치를 개시한다. 반도체 장치는 제1 기판 위에 화소부 및 구동 회로부를 포함하고, 화소부 및 구동 회로부는 둘다 산화물 반도체층을 갖는 박막 트랜지스터를 갖는다. 반도체 장치는 제1 대향 전극층 및 제2 대향 전극층이 설치된 제2 기판을 더 포함하고, 액정층이 제1 기판과 제2 기판 사이에 개재된다. 화소부와 구동 회로부 위에 각각 제1 대향 전극층과 제2 대향 전극층이 설치되고, 제2 대향 전극층은 제1 대향 전극층과 동일한 전위를 갖는다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 산화물 반도체를 포함하는 반도체 장치 및 그 제작 방법에 관한 것이다.
본 명세서에 있어서, 반도체 장치란, 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미하고, 전기 광학 장치, 반도체 회로, 및 전자 장치는 모두 반도체 장치이다.
최근, 절연 표면을 갖는 기판 위에 형성된 반도체 박막(두께가 수 나노미터 내지 수백 나노미터 정도임)을 이용해서 박막 트랜지스터(TFT)를 형성하는 기술이 주목받고 있다. 박막 트랜지스터는 집적 회로(ICs) 및 전기 광학 장치 등의 전자 장치에 광범위하게 응용되고, 특히 화상 표시 장치용 스위칭 소자로서의 박막 트랜지스터의 개발이 서둘러지고 있다.
금속 산화물은 반도체 특성을 갖는 재료로서 알려져 있다. 그러한 반도체 특성을 갖는 금속 산화물의 예로서는, 산화 텅스텐, 산화 주석, 산화 인듐, 및 산화 아연 등을 포함한다. 그러한 반도체 특성을 갖는 금속 산화물을 이용하여 채널 형성 영역이 형성된 박막 트랜지스터가 이미 알려져 있다(예를 들면, 특허 문헌 1 및 특허 문헌 2).
박막 트랜지스터 등의 반도체 장치에 있어서, 외부로부터의 정전기 방전에 기인한 반도체 장치의 파괴(정전기 파괴)는, 반도체 장치의 제작 공정 및 검사 때부터 제품으로서 사용될 때까지 신뢰성이나 생산성의 저하를 초래하는 심각한 문제이다.
또한, 박막 트랜지스터를 이용하는 전자 장치로서는, 휴대 전화기 또는 노트북 컴퓨터 등의 휴대형 장치 등이 있다. 그러한 휴대용 전자 장치에 있어서, 연속 동작 시간에 영향을 주는 전력 소비가 큰 문제이다. 또한, 대형화가 진행되고 있는 텔레비전 세트 등에 있어서도, 대형화에 수반하는 전력 소비의 증대를 억제하는 것이 중요하다.
[선행 기술 문헌]
[특허 문헌]
[특허 문헌 1] 일본 특개 제2007-123861호 공보
[특허 문헌 2] 일본 특개 제2007-096055호 공보
산화물 반도체층을 갖는 박막 트랜지스터를 포함하는, 저전력 소비의 반도체 장치를 제공하는 것을 과제로 한다.
또한, 산화물 반도체층을 갖는 박막 트랜지스터를 포함하며, 정전기 방전에 내성을 갖는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제로 한다.
본 발명의 실시 형태는 하나의 기판 위에, 화소 전극층을 갖는 화소부 및 구동 회로부를 포함하는 반도체 장치이다. 액정층을 사이에 개재하여 화소 전극층과 대향하는 대향 전극층이 화소부와 구동 회로부에 설치된다. 화소부 위에 대향 전극층의 영역과 구동 회로부 위에 대향 전극층의 영역은 하나의 연속한 도전막을 이용하여 형성될 수 있다. 대안적으로, 화소부 위에 대향 전극층의 영역과 구동 회로부 위에 대향 전극층의 영역은 분리될 수 있고, 그들에 동일한 전위가 인가될 수 있다.
화소부에는 산화물 반도체층을 포함하는 화소용 박막 트랜지스터가 설치된다. 구동 회로부에는 산화물 반도체층을 포함하는 구동 회로용 박막 트랜지스터가 설치된다. 화소용 박막 트랜지스터와 구동 회로용 박막 트랜지스터는 하나의 기판 위에 설치된다.
구동 회로부에 있어서, 구동 회로용 박막 트랜지스터는 산화물 반도체층을 게이트 전극층과 도전층 사이에 끼우고, 도전층이 구동 회로용 박막 트랜지스터 위에 설치되는 구성을 갖는다. 그러한 구성에 의해, 구동 회로용 박막 트랜지스터의 임계값 전압의 변동을 감소시킬 수 있어서, 안정적인 전기 특성을 갖는 구동 회로용 박막 트랜지스터를 포함한 반도체 장치를 제공할 수 있다. 도전층은, 게이트 전극층과 동일한 전위일 수 있거나, 또는 플로팅 전위일 수 있거나, 또는 GND 전위나 0V 등의 고정 전위일 수도 있다. 도전층의 전위를 적절한 값으로 설정함으로써, 박막 트랜지스터의 임계값을 제어할 수 있다.
도전층은 게이트 전극층 및 산화물 반도체층과 중첩하는 영역에 설치되므로, 구동 회로부 위에 영역에 있어서, 대향 전극층은, 도전층과 대략 동일한 형상을 갖도록 그리고 도전층과 중첩하도록 패터닝되는 것이 바람직하다.
대향 전극층을 구동 회로부 위에 설치함으로써, 대향 전극층은 정전기 방전에 의해 인가되는 정전기를 확산시켜서, 국부적인 전하(전하의 국부화)를 방지하여(국부적인 전위차를 방지하여), 반도체 장치의 정전기 파괴를 방지할 수 있다.
대향 전극층은 구동 회로부와 화소부 사이의 영역에 개구를 가짐으로써, 구동 회로부에 있어서 대향 전극층과 도전층 또는 산화물 반도체층 사이에 형성되는 기생 용량을 감소시킬 수 있다. 따라서, 반도체 장치의 전력 소비의 절감을 실현할 수 있다.
구동 회로부에 있어서, 대향 전극은 분지되는 빗살 형상을 가질 수 있다.
구체적으로, 본 명세서에 개시된 발명의 일 실시 형태는, 하나의 기판 위에, 구동 회로용 박막 트랜지스터를 포함하는 구동 회로부, 및 화소용 박막 트랜지스터를 포함하는 화소부를 포함하는 반도체 장치이다. 상기 구동 회로용 박막 트랜지스터와 상기 화소용 박막 트랜지스터는 각각, 게이트 전극층, 상기 게이트 전극층 위에 게이트 절연층, 상기 게이트 절연층 위에 산화물 반도체층, 상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층, 및 상기 산화물 반도체층 위에, 상기 산화물 반도체층의 일부, 상기 소스 전극층, 및 상기 드레인 전극층에 접하는 산화물 절연층을 포함한다. 상기 화소부에 있어서, 상기 소스 전극층 또는 상기 드레인 전극층에 전기적으로 접속된 화소 전극층이 설치된다. 상기 구동 회로부에 있어서, 상기 게이트 전극층 및 상기 산화물 반도체층과 중첩하는 도전층이 상기 산화물 절연층 위에 설치된다. 상기 화소부 및 상기 구동 회로부에 있어서, 상기 화소 전극층 및 상기 도전층 위에 액정층이 설치되고, 상기 화소부 및 상기 구동 회로부와 중첩하는 대향 전극층이 액정층 위에 설치된다.
본 명세서에 개시된 발명의 다른 실시 형태는, 하나의 기판 위에, 구동 회로용 박막 트랜지스터를 포함하는 구동 회로부, 및 화소용 박막 트랜지스터를 포함하는 화소부를 포함하는 반도체 장치이다. 상기 구동 회로용 박막 트랜지스터와 상기 화소용 박막 트랜지스터는 각각, 게이트 전극층, 상기 게이트 전극층 위에 게이트 절연층, 상기 게이트 절연층 위에 산화물 반도체층, 상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층, 및 상기 산화물 반도체층 위에, 상기 산화물 반도체층의 일부, 상기 소스 전극층, 및 상기 드레인 전극층에 접하는 산화물 절연층을 포함한다. 상기 화소부에 있어서, 상기 소스 전극층 또는 상기 드레인 전극층에 전기적으로 접속된 화소 전극층이 설치된다. 상기 구동 회로부에 있어서, 상기 게이트 전극층 및 상기 산화물 반도체층과 중첩하는 도전층이 상기 산화물 절연층 위에 설치된다. 상기 화소부 및 상기 구동 회로부에 있어서, 상기 화소 전극층 및 상기 도전층 위에 액정층이 설치된다. 상기 화소부에 있어서, 제1 대향 전극층이 액정층 위에 설치된다. 상기 구동 회로부에 있어서, 상기 제1 대향 전극층과 동일한 전위의 제2 대향 전극층이 상기 액정층 위에 설치된다. 상기 제2 대향 전극층은 개구를 가질 수 있다.
상기의 구성에서, 화소부에 설치되는 대향 전극층은 평판 형상일 수 있고, 또한, 제3 대향 전극층이 설치될 수도 있다. 본 명세서에서는, 화소부에 설치되는 대향 전극층을 제1 대향 전극층이라고도 부르고, 구동 회로부에 설치되는 대향 전극층을 제2 대향 전극층이라고도 부른다.
대향 전극층들(제1 대향 전극층, 제2 대향 전극층)은 고정 전위일 수 있다. 또한, 제1 대향 전극층과 제2 대향 전극층은 서로 전기적으로 접속될 수 있다.
정전 파괴의 방지 효과와 관련해서, 구동 회로부에 있어서, 제2 대향 전극층의 폭은, 도전층 또는 산화물 반도체층의 폭보다 큰 것이 바람직하다. 이 폭은 산화물 반도체층의 채널 방향의 폭이라는 것을 유의한다.
상기의 각 구성에 의해, 상기의 과제들 중 적어도 하나를 해결한다.
산화물 반도체층으로서, InMO3(ZnO)m (m>0)으로 이루어진 박막이 형성된다. 본 발명의 실시 형태에 있어서, 이 박막을 산화물 반도체층으로서 이용하여 박막 트랜지스터를 제작한다. M은 Ga, Fe, Ni, Mn, 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다는 것을 유의한다. 예를 들면, M은 Ga일 수 있거나, 또는 Ga 외에도 상기의 금속 원소를 함유할 수 있으며, 예를 들어, M은 Ga와 Ni, 또는 Ga와 Fe일 수 있다. 또한, 상기의 산화물 반도체에 있어서, 어떤 경우들에는, M으로서 함유되는 금속 원소 이외에, 불순물 원소로서 Fe 또는 Ni 등의 천이 금속 원소, 또는 천이 금속의 산화물을 함유할 수 있다. 본 명세서에서는, InMO3(ZnO)m (m>0)으로 표기되는 조성식의 산화물 반도체층 중, M으로서 적어도 Ga를 함유하는 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르고, 그의 박막을 In-Ga-Zn-O계 비단결정막이라고도 부른다.
또한, 산화물 반도체층에 적용 가능한 금속 산화물의 다른 예로서, 다음의 금속 산화물, 즉, In-Sn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, In-O계 금속 산화물, Sn-O계 금속 산화물, 및 Zn-O계 금속 산화물 중 임의의 것을 적용할 수 있다. 상기의 금속 산화물 중 임의의 것을 이용하여 형성되는 산화물 반도체층에 산화 규소를 포함시켜도 된다.
본 발명의 실시 형태에 있어서, 산화물 반도체층에 탈수 또는 탈수소화를 행하는 것이 바람직하다. 탈수 또는 탈수소화는, 질소 또는 희 가스(아르곤 또는 헬륨 등) 등의 불활성 기체 분위기에서 400℃ 이상 750℃ 이하인 온도에서, 바람직하게는 425℃ 이상 기판의 왜곡점(strain point) 미만의 온도에서 산화물 반도체층의 가열 처리이므로, 산화물 반도체층에 포함된 수분 등의 불순물을 감소시킨다. 또한, 그 후에 산화물 반도체층에의 물(H2O)의 재유입을 방지할 수 있다.
탈수 또는 탈수소화를 위한 가열 처리는 H2O 농도가 20ppm 이하의 질소 분위기에서 행하는 것이 바람직하다. 대안적으로, H2O 농도가 20ppm 이하인 초건조 공기중에서 가열 처리를 행해도 된다.
탈수 또는 탈수소화를 위한 가열 처리로서, 전기 노를 이용한 가열 방법, 가열한 기체를 이용하는 GRTA(gas rapid thermal annealing) 방법, 또는 램프 광을 이용하는 LRTA(lamp rapid thermal annealing) 방법 등의 순간 가열 방법을 채택할 수 있다.
탈수 또는 탈수소화 후의 산화물 반도체층에 대하여 TDS에 의해 450℃까지 측정을 행하는 경우에도, 물에서 유래한 2개의 피크 또는 2개의 피크 중 적어도 300℃ 부근의 1개의 피크가 검출되지 않도록 하는 가열 처리 조건이 이용된다. 따라서, 탈수 또는 탈수소화가 행해진 산화물 반도체층을 포함한 박막 트랜지스터에 대하여 450℃까지 TDS를 행해도, 적어도 300℃ 부근의 물의 피크는 검출되지 않는다.
산화물 반도체층이 물 또는 수소에 접하지 않도록 하는 것이 중요한데, 이것은 탈수 또는 탈수소화를 위해 이용했던 노에서 산화물 반도체층을 대기에 노출시키지 않으면서 냉각을 행함으로써 달성된다. 산화물 반도체층을 탈수 또는 탈수소화에 의해 저저항의 산화물 반도체층으로 변화시킨 다음, 즉, 탈수 또는 탈수소화에 의해 n형(예를 들면, n-형 또는 n+형) 산화물 반도체층으로 변화시킨 후, 산화물 반도체층을 고저항의 산화물 반도체층으로 변화시켜 i형 산화물 반도체층이 되도록 함으로써 얻은 산화물 반도체층을 이용해서 박막 트랜지스터를 형성하면, 박막 트랜지스터의 임계값 전압이 포지티브 전압이 될 수 있어서, 소위 노멀리 오프 스위칭 소자를 실현할 수 있다. 0V에 가능한 한 가깝고 포지티브 값인 임계값 전압을 갖는 채널이 형성된 표시 장치가 바람직하다. 박막 트랜지스터의 임계값 전압이 네거티브이면, 박막 트랜지스터는 노멀리 온(normally on)으로 되는 경향이 있으며, 다시 말해서, 게이트 전압이 0V일 경우에도, 소스 전극층과 드레인 전극층 사이에 전류가 흐른다. 액티브 매트릭스 표시 장치에서는, 회로에 포함되는 박막 트랜지스터의 전기적 특성이 중요하고, 표시 장치의 성능은 박막 트랜지스터의 전기적 특성에 의존한다. 박막 트랜지스터의 전기적 특성 중, 임계값 전압(Vth)이 특히 중요하다. 전계 효과 이동도가 높더라도 임계값 전압값이 높거나 또는 마이너스측이면, 회로를 제어하기가 곤란하다. 박막 트랜지스터의 임계값 전압값이 높고, 그 임계값 전압의 절대값이 큰 경우, 트랜지스터가 낮은 전압에서 구동될 때, 박막 트랜지스터는 스위칭 기능을 완수할 수 없고, 부하가 될 수 있다. n채널 박막 트랜지스터의 경우, 게이트 전압으로서 포지티브 전압을 인가한 후 채널이 형성되어 드레인 전류가 흐르기 시작하는 것이 바람직하다. 구동 전압을 증가시키지 않으면 채널이 형성되지 않는 트랜지스터, 및 네거티브 전압 상태의 경우에도 채널이 형성되어 드레인 전류가 흐르는 트랜지스터는 회로에 사용될 박막 트랜지스터용으로 부적합하다.
가열 처리 후의 냉각은 가열 처리에서 이용된 가스를 다른 가스로 전환한 후에 실행될 수 있다. 예를 들면, 탈수 또는 탈수소화를 위해 이용된 노를 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 공기(이슬점이 -40℃ 이하, 바람직하게는 -60℃ 이하임)로 채워서 산화물 반도체층을 대기에 노출시키지 않으면서 냉각을 행할 수 있다.
탈수 및 탈수소화를 위한 가열 처리에 의해 막 내에 포함된 수분을 감소시킨 후, 수분을 포함하지 않은 분위기(이슬점이 -40℃ 이하, 바람직하게는 -60℃ 이하임)에서 서냉(또는 냉각)한 산화물 반도체층을 이용하여, 박막 트랜지스터의 전기적 특성을 향상시키고, 양산이 가능한 고성능의 박막 트랜지스터를 실현한다.
본 명세서에서, 전술한 바와 같이, 질소, 또는 희 가스(예를 들면, 아르곤 또는 헬륨)의 불활성 기체 분위기에서의 산화물 반도체층의 가열 처리를 탈수 또는 탈수소화라고 부른다. 본 명세서에서, "탈수소화"란 가열 처리에 의해 H2를 제거하는 것만을 일컫는 것이 아니다. 편의상, H 및 OH 등을 제거하는 것도 "탈수 또는 탈수소화"라고 일컫는다.
전술한 바와 같이, 탈수 또는 탈수소화를 위한 가열 처리가 행해지는 경우에, 산화물 반도체층은 산소 결핍형 산화물 반도체층으로 변화되어 저저항 산화물 반도체층, 즉, n형(예를 들면, n-형) 산화물 반도체층이 된다.
그러므로, 저저항 산화물 반도체층 위에 드레인 전극층의 형성은 드레인 전극층 아래의 영역이 산소 결핍 영역인 고저항 드레인 영역(HRD 영역이라고도 부름)이 되도록 한다. 또한, 저저항 산화물 반도체층 위에 소스 전극층의 형성은 소스 전극층 아래의 영역이 산소 결핍 영역인 고저항 소스 영역(HRS 영역이라고도 부름)이 되도록 한다.
고저항 드레인 영역의 캐리어 농도는, 1×1018/cm3 이상이며, 적어도 채널 형성 영역의 캐리어 농도(1×1018/cm3 미만)보다 높다. 본 명세서에서의 캐리어 농도는, 실온에서 Hall 효과 측정에 의해 구해진 캐리어 농도의 값을 일컫는다는 것을 유의한다.
탈수 또는 탈수소화된 산화물 반도체층의 적어도 일부를 산소 과잉 상태에 둠으로써 고저항을 갖는, 즉, i형 영역으로 되는 채널 형성 영역을 형성한다. 탈수화 또는 탈수소화된 산화물 반도체층을 산소 과잉 상태로 두는 처리로서는, 예를 들면, 다음의 처리들, 즉, 탈수 또는 탈수소화된 산화물 반도체층 위에 그에 접촉하는 산화물 절연막의 스퍼터링에 의한 피착, 탈수 또는 탈수소화된 산화물 반도체층 위에 그에 접촉해서 형성된 산화물 절연막의 가열 처리, 탈수 또는 탈수소화된 산화물 반도체층 위에 그에 접촉해서 형성된 산화물 절연막의 산소를 포함하는 분위기에서의 가열 처리, 탈수 또는 탈수소화된 산화물 반도체층 위에 그에 접촉해서 형성된 산화물 절연막의 불활성 기체 분위기에서의 가열 처리와 이 처리 후에 이어지는 산소 분위기에서의 냉각 처리, 및 탈수 또는 탈수소화된 산화물 반도체층 위에 그에 접촉해서 형성된 산화물 절연막의 불활성 기체 분위기에서의 가열 처리와 이 처리 후에 이어지는 초건조 공기(이슬점이 -40℃ 이하, 바람직하게는 -60℃ 이하)에서의 냉각 처리 중 임의의 것이 주어진다는 것을 유의한다.
또한, 탈수 또는 탈수소화된 산화물 반도체층의 적어도 일부(게이트 전극층과 중첩하는 부분)를 선택적으로 산소 과잉 상태로 할 수 있고, 이것은 상기의 일부가 고저항 산화물 반도체층, 즉, i형 산화물 반도체층이 되도록 한다. 따라서, 채널 형성 영역이 형성될 수 있다. 예를 들면, Ti 등의 금속 전극을 이용하여 형성된 소스 전극층과 드레인 전극층이, 탈수 또는 탈수소화된 산화물 반도체층 위에 그와 접촉하여 형성된 다음, 소스 전극층 및 드레인 전극층 중 적어도 하나와 중첩하지 않는 노광 영역들이 선택적으로 산소 과잉 상태로 되도록 하여, 채널 형성 영역을 형성할 수 있다. 노광 영역들을 선택적으로 산소 과잉 상태로 하는 경우에, 소스 전극층과 중첩하는 고저항 소스 영역 및 드레인 전극층과 중첩하는 고저항 드레인 영역이 형성되고, 고저항 소스 영역과 고저항 드레인 영역 사이에 채널 형성 영역이 형성된다. 즉, 소스 전극층과 드레인 전극층 사이에 채널 형성 영역이 셀프 얼라인 방식으로 형성된다.
이에 의해, 전기적 특성이 양호하고 신뢰성이 높은 박막 트랜지스터를 포함하는 반도체 장치를 제작 및 제공할 수 있다.
드레인 전극층과 중첩하는 산화물 반도체층에 고저항 드레인 영역을 형성함으로써, 구동 회로의 신뢰성을 향상시킬 수 있다는 것을 유의한다. 구체적으로, 고저항 드레인 영역을 형성함으로써, 드레인 전극층으로부터 고저항 드레인 영역 및 채널 형성 영역까지의 도전성을 변화시킬 수 있다. 그 때문에, 고전원 전위 VDD를 공급하는 배선에 접속된 드레인 전극층에 의해 동작하는 경우, 게이트 전극층과 드레인 전극층 사이에 고전계가 인가되어도 고저항 드레인 영역이 버퍼로서 기능하여 국부적으로 고전계가 인가되지 않아서, 박막 트랜지스터의 내압을 증가시킬 수 있다.
또한, 드레인 전극층 및 소스 전극층과 중첩하는 산화물 반도체층에 고저항 드레인 영역 및 고저항 소스 영역을 각각 형성함으로써, 형성된 구동 회로의 채널 형성 영역에 있어서 리크 전류(leakage current)를 감소시킬 수 있다. 특히, 고저항 드레인 영역을 형성함으로써, 트랜지스터의 드레인 전극층과 소스 전극층 사이의 리크 전류가, 드레인 전극층, 드레인 전극층측의 고저항 드레인 영역, 채널 형성 영역, 소스 전극층측의 고저항 소스 영역, 및 소스 전극층을 이 제시된 순서로 통하여 흐른다. 이 경우, 채널 형성 영역에서는, 드레인 전극층측의 고저항 드레인 영역으로부터 채널 영역에 흐르는 리크 전류를, 트랜지스터가 오프된 때에 고저항을 갖는 게이트 절연층과 채널 형성 영역 간의 계면 근방에 국부화시킬 수 있다. 이에 의해, 백 채널부(게이트 전극층으로부터 떨어져 있는 채널 형성 영역의 표면의 일부)에서의 리크 전류의 양을 감소시킬 수 있다.
또한, 소스 전극층과 중첩하는 고저항 소스 영역, 및 드레인 전극층과 중첩하는 고저항 드레인 영역은 게이트 전극층의 일부와 중첩하도록 형성되어, 보다 효과적으로 드레인 전극층의 단부 근방의 전계의 강도를 완화시킬 수 있다.
산화물 반도체층과 소스 및 드레인 전극층들 사이에 산화물 도전층을 형성해도 된다는 것을 유의한다. 산화물 도전층은, 산화 아연을 성분으로서 포함하는 것이 바람직하고, 산화 인듐을 포함하지 않는 것이 바람직하다. 예를 들면, 산화 아연, 산화 아연 알루미늄, 산질화 아연 알루미늄, 또는 산화 갈륨 아연 등을 이용할 수 있다. 산화물 도전층은, 저저항 드레인(LRD, LRN(저저항 n형 도전성)이라고도 부름) 영역으로서도 기능한다. 구체적으로는, 저저항 드레인 영역의 캐리어 농도는 고저항 드레인 영역(HRD 영역)보다 크고, 예를 들면, 1×1020/cm3 이상 1×1021/cm3 이하의 범위인 것이 바람직하다. 산화물 도전층을 산화물 반도체층과 소스 및 드레인 전극층들 사이에 설치함으로써, 콘택트 저항을 감소시킬 수 있어서, 트랜지스터의 고속 동작을 실현한다. 이에 따라, 주변 회로(구동 회로)의 주파수 특성을 향상시킬 수 있다.
산화물 도전층과, 소스 및 드레인 전극층 형성용 금속층은 연속해서 형성될 수 있다.
또한, 전술한 소스 및 드레인 전극층들은, LRN 영역 또는 LRD 영역으로서 기능하는 산화물 도전층과 동일한 재료와 금속 재료를 적층하여 형성된 배선으로서 형성될 수 있다. 금속과 산화물 도전층을 적층함으로써, 배선들의 중첩부 또는 개구 등의 단차에서의 피복성을 개선할 수 있고, 배선 저항을 감소시킬 수 있어서, 배선의 단절을 방지할 수 있다. 또한, 마이그레이션 등에 기인한 배선의 국부적인 고저항화를 방지하는 효과를 기대할 수 있기 때문에, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
산화물 반도체층과, 소스 및 드레인 전극층들 사이의 전술한 접속과 관련하여, 산화물 도전층을 그 사이에 끼우는 경우, 접속부(콘택트부)의 금속 표면 위에 절연성 산화물이 형성되는 것에 의해 유발되는 콘택트 저항의 증가를 방지하는 것을 기대할 수 있고, 이에 따라 신뢰성이 높은 반도체 장치를 제공할 수 있다.
게이트선 또는 소스선과 동일한 기판 위에 화소부의 박막 트랜지스터 보호용 보호 회로를 설치할 수 있다. 보호 회로는 산화물 반도체층을 포함하는 비선형 소자로 형성하는 것이 바람직하다.
본 명세서에 있어서, "제1" 및 "제2" 등의 서수는 편의상 이용하는 것이며, 단계들의 순서 및 층들의 적층 순서를 나타내는 것은 아니라는 것을 유의한다. 또한, 본 명세서에 있어서 서수는 본 발명을 특정하는 고유한 명칭을 나타내는 것은 아니다.
산화물 반도체층을 이용하여 형성된 박막 트랜지스터를 포함하는 반도체 장치에 있어서, 기생 용량을 감소시키고, 따라서 저전력 소비의 반도체 장치를 달성할 수 있다.
산화물 반도체층을 이용하여 형성되는 박막 트랜지스터를 포함하는 반도체 장치는 높은 신뢰성을 가질 수 있다.
도 1의 (a) 내지 도 1의 (c)는 반도체 장치를 도시한다.
도 2는 반도체 장치를 도시한다.
도 3의 (a) 및 도 3의 (b)는 반도체 장치를 도시한다.
도 4의 (a) 내지 도 4의 (e)는 반도체 장치의 제작 방법을 도시한다.
도 5의 (a) 내지 도 5의 (e)는 반도체 장치의 제작 방법을 도시한다.
도 6의 (a) 내지 도 6의 (e)는 반도체 장치의 제작 방법을 도시한다.
도 7은 반도체 장치를 도시한다.
도 8은 반도체 장치를 도시한다.
도 9는 반도체 장치를 도시한다.
도 10의 (a) 내지 도 10의 (e)는 반도체 장치의 제작 방법을 도시한다.
도 11은 반도체 장치를 도시한다.
도 12는 반도체 장치를 도시한다.
도 13은 반도체 장치를 도시한다.
도 14는 반도체 장치를 도시한다.
도 15는 반도체 장치의 화소 등가 회로를 도시한다.
도 16의 (a) 및 도 16의 (b)는 전자 장치를 도시한다.
도 17의 (a) 및 도 17의 (b)는 전자 장치를 도시한다.
도 18은 전자 장치를 도시한다.
도 19는 전자 장치를 도시한다.
도 20의 (a) 내지 도 20의 (d)는 다계조 마스크를 도시한다.
이하에서는, 본 발명의 실시 형태에 대해서 첨부 도면을 참조해서 상세하게 설명한다. 그러나, 본 발명은 하기의 설명에 한정되지 않고, 본 명세서에 개시된 형태 및 상세는, 본 발명의 사상 및 범위를 벗어나지 않으면서 여러 가지 방식으로 변경될 수 있다는 것을, 당업자는 용이하게 이해할 것이다. 그러므로, 본 발명은 실시 형태의 기재 내용에 한정되는 것으로 해석되는 것은 아니다.
(실시 형태 1)
본 실시 형태의 반도체 장치에 대해서 도 1의 (a) 내지 도 1의 (c) 및 도 2를 참조하여 설명한다. 본 실시 형태의 반도체 장치는 액정 표시 장치이다.
도 1의 (a)는 본 발명의 반도체 장치의 평면도이다. 도 1의 (a)는, 제1 기판(1210)에 FPC(flexible printed circuit: 플렉시블 인쇄 회로)를 접합하지 않은 액정 표시 장치의 평면도이다. 도 1의 (b)는, 도전 입자와 접속 배선의 접속 영역을 나타내는 도 1의 (a)의 선 G-H를 따라 절개한 단면도이다. 도 1의 (c)는 화소부와 접속 배선의 접속 영역을 나타내는 도 1의 (a)의 선 E-F를 따라 절개한 단면도이다.
화소 전극층들이 설치된 액티브 매트릭스 기판으로서 기능하는 제1 기판(1210)과, 제1 대향 전극층(1291) 및 제2 대향 전극층(1292)이 설치된 제2 기판(1204)이 시일재(1205)에 의해 서로 접합되고, 시일재(1205)로 둘러싸인 내부 공간에 액정(1280)이 충전된다. 제1 기판(1210) 위에는 신호선 구동 회로부(1200), 주사선 구동 회로부(1201), 및 화소 전극층들이 매트릭스 형태로 형성된 화소부(1202)가 형성되어 있다.
구동 회로부 위에 설치되는 제2 대향 전극층(1292)은, 제1 대향 전극층(1291)과 동일한 전위이다. 화소부(1202) 위에 설치되는 제1 대향 전극층(1291)과 구동 회로부 위에 설치되는 제2 대향 전극층(1292)은 하나의 연속적인 도전막을 이용하여 형성될 수 있다. 대안적으로, 제1 대향 전극층(1291)과 제2 대향 전극층(1292)은 화소부와 구동 회로들에 따로따로 설치될 수 있고, 그들이 동일한 전위로 되도록 제1 대향 전극층과 제2 대향 전극층에 동일한 전위가 인가될 수 있다.
접속 영역(공통 접속부)에 있어서, 동일한 기판(즉, 제2 기판(1204)) 위에 설치되는 제1 대향 전극층(1291) 및 제2 대향 전극층(1292)은, 제1 기판(1210)과 제2 기판(1204) 사이에 배치된 도전 입자(1270)를 통해서 접속 배선(1208)(공통 전위선)에 전기적으로 접속된다.
화소 전극층에 인가되는 전위(전압)는 화소용 박막 트랜지스터를 통해서 제공된다. 그 때문에, 화소 전극층의 전압은 화소용 박막 트랜지스터를 통해서 화소 전극층에 실제로 인가되는 전압보다 몇 볼트 낮을 가능성이 있다. 따라서, 제1 대향 전극층(1291) 및 제2 대향 전극층(1292)에 인가하는 전위(전압)는 그 차분을 고려해서 설정되는 것이 바람직하다.
제1 기판(1210) 위에 설치되는 신호선 구동 회로부(1200)는, 구동 회로용 박막 트랜지스터(1223)를 포함하는 회로를 포함한다.
화소부(1202)는 화소용 박막 트랜지스터(1211)를 포함한다. 또한, 화소용 박막 트랜지스터(1211)에 접속되는 화소 전극층(1250)이 절연층(1214) 위에 그리고 그 안에 형성된다.
화소용 박막 트랜지스터(1211) 및 구동 회로용 박막 트랜지스터(1223)는, 산화물 반도체층, 게이트 절연층, 및 게이트 전극층을 이용하여 형성된다. 구동 회로용 박막 트랜지스터(1223) 위에는, 게이트 전극층 및 산화물 반도체층과 중첩하는 도전층(1293)을 설치하고, 도전층(1293)과, 게이트 전극층 및 산화물 반도체층 사이에 절연층(1214)이 개재된다.
구동 회로용 박막 트랜지스터(1223)에 있어서, 산화물 반도체층을 게이트 전극층과 도전층(1293) 사이에 개재시킨다. 그러한 구조에 의해, 구동 회로용 박막 트랜지스터(1223)의 임계값 전압의 변동을 감소시킬 수 있어서, 안정적인 전기 특성을 갖는 구동 회로용 박막 트랜지스터(1223)를 구비한 반도체 장치를 제공할 수 있다. 도전층(1293)은, 게이트 전극층과 동일한 전위일 수 있거나, 플로팅 전위일 수 있거나, 또는 GND 전위나 0V 등의 고정 전위일 수 있다. 도전층(1293)의 전위를 적절한 값으로 설정함으로써, 구동 회로용 박막 트랜지스터(1223)의 임계값을 제어할 수 있다.
도전층(1293)은, 게이트 전극층 및 반도체층과 중첩하는 영역에 선택적으로 설치된다.
도 2는 구동 회로부를 보다 상세하게 도시하는 평면도이다. 도 2는 박막 트랜지스터(1505a, 1505b, 1505c, 1505d, 1505e, 및 1505f), 게이트 전극층(1501), 소스 배선층(1502), 도전층(1503), 및 반도체층(1504)을 포함하는 구동 회로부의 평면도이다. 도 2에 있어서, 도전층(1503)은 도 1의 (c)에 있어서의 도전층(1293)에 대응한다. 도전층(1503)은 박막 트랜지스터(1505a, 1505b, 1505c, 1505d, 1505e, 1505f)에 있어서 적어도 반도체층(1504)의 채널 형성 영역을 덮도록 형성되어, 게이트 전극층(1501) 및 소스 배선층(1502)의 대부분은 도전층(1503)과 중첩하지 않는다.
구동 회로부에 설치되는 제2 대향 전극층(1292)은, 구동 회로용 박막 트랜지스터(1223)의 반도체층과 중첩하는 도전층(1293)과 대략 동일한 형상을 갖고 도전층(1293)과 중첩하는 것이 바람직하다. 따라서, 제2 대향 전극층(1292)은 도전층(1293)과 마찬가지의 형상을 갖는다.
제2 대향 전극층(1292)을 구동 회로부 위에 설치함으로써, 제2 대향 전극층(1292)은 정전기 방전에 의해 인가되는 정전기를 확산시켜 국부적인 전하(전하의 국부화)를 방지하여(국부적인 전위차를 방지하여), 반도체 장치의 정전기 파괴를 방지할 수 있다.
구동 회로부 위에 설치되는 제2 대향 전극층(1292)은, 제2 대향 전극층과, 구동 회로부의 박막 트랜지스터의 반도체층 및 구동 회로부의 도전층 사이에 형성되는 기생 용량을 감소시킬 수 있다. 따라서, 반도체 장치의 전력 소비의 감소를 실현할 수 있다.
본 명세서에 있어서, 구동 회로부에 있어서의 제2 대향 전극층(1292)은 분지되는 빗살 형상을 가질 수 있다.
제1 기판(1210) 및 제2 기판(1204) 각각으로서는, 알루미노규산 글래스 기판, 알루미노붕소규산 글래스 기판, 또는 바륨 붕소규산 글래스 기판 등의 무알카리 글래스 기판이라고도 불리는, 전자 공업용의 임의의 글래스 기판, 석영 기판, 세라믹 기판, 또는 플라스틱 기판 등을 적절히 이용할 수 있다. 제1 기판(1210) 및 제2 기판(1204)으로서 플렉시블 플라스틱 기판을 이용함으로써, 플렉시블 반도체 장치를 제작할 수 있다.
시일재(1205)는 스크린 인쇄 방법, 또는 잉크제트 장치나 디스펜스 장치에 의해 제1 기판(1210) 또는 제2 기판(1204) 위에 도포된다. 시일재(1205)로서는, 대표적으로, 가시광 경화성 수지, 자외선 경화성 수지, 또는 열화성 수지를 포함하는 재료를 이용할 수 있다. 예를 들면, 비스페놀-A 액상 수지, 비스페놀-A 고형 수지, 브롬함유 에폭시 수지, 비스페놀-F 수지, 비스페놀-AD 수지, 페놀형 에폭시 수지, 크레졸형 에폭시 수지, 노볼락형 에폭시 수지, 고리형지방족 에폭시 수지, 에피택셜 비스형 에폭시 수지, 글리시딜 에스테르 수지, 글리시딜 아민 수지, 복소환식 에폭시 수지, 또는 변성 에폭시 수지 등의 에폭시 수지를 이용할 수 있다. 시일재(1205)로서는 점도 40Paㆍs 내지 400Paㆍs의 재료를 경화하여 이용한다. 또한, 충전재(직경 1㎛ 내지 24㎛)를 포함해도 된다. 시일재로서는, 후에 시일재와 접촉하는 액정에 용해하지 않는 시일재를 선택하는 것이 바람직하다는 것을 유의한다.
도전 입자(1270)로서, 절연성 구체에 금속 박막이 피복된 도전 입자를 이용할 수 있다. 절연성 구체는 실리카 글래스 또는 경질 수지 등을 이용하여 형성된다. 금속 박막은 금, 은, 팔라듐, 니켈, 산화 인듐 주석(ITO), 및/또는 산화 인듐 아연(IZO)의 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들면, 금속 박막으로서, 금 박막, 또는 니켈 박막과 금 박막의 적층 등을 이용할 수 있다. 도전 입자(1270)를 이용함으로써, 탄성이 향상될 수 있어서, 외부의 압력에 기인한 파괴 가능성을 감소시킬 수 있다.
화소 전극층(1250)의 재료는 투과형 액정 표시 장치와 반사형 액정 표시 장치 간에 상이하다. 투과형 액정 표시 장치의 경우, 화소 전극층(1250)은 투광성 재료를 이용해서 형성된다. 투광성 재료의 예로서는, 산화 인듐 주석(ITO), 산화 아연(ZnO), 산화 인듐 아연(IZO), 및 갈륨을 도핑한 산화 아연(GZO) 등을 들 수 있다.
또한, 화소 전극층(1250)은, 도전성 고분자 재료(도전성 폴리머라고도 부름)를 포함하는 도전성 조성물을 이용해서 형성될 수 있다. 도전성 조성물을 이용해서 형성된 화소 전극층은, 시트 저항이 10000Ω/square 이하이고, 파장 550nm에 있어서의 투과율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자 재료의 저항율이 0.1Ωㆍ㎝ 이하인 것이 바람직하다.
도전성 고분자 재료로서는, 소위 π-전자 공액계 도전성 폴리머를 이용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이들 중 2종 이상의 공중합체 등을 들 수 있다.
한편, 반사형 액정 표시 장치의 경우, 화소 전극층(1250)으로서 반사율이 높은 금속 전극이 이용된다. 구체적으로는, 알루미늄 또는 은 등이 이용된다. 또한, 화소 전극층(1250)의 표면을 요철 형상으로 함으로써, 반사율이 높아진다. 이 때문에, 화소 전극층(1250) 아래의 절연층(1214)을 요철 형상으로 만들 수 있다.
또한, 반투과형 액정 표시 장치의 경우에는, 화소 전극층(1250)에 투과형 재료와 반사형 재료가 이용된다.
또한, 제1 기판(1210)의 단부에는 단자부(1240)가 형성된다. 단자부(1240)에는, 접속 배선(1208) 위에 접속 단자(1241)가 형성된다.
도 1의 (b)는 도전 입자(1270)와 접속 단자(1241)가 서로 접속되는 영역의 단면도이다. 제1 기판(1210) 위에 접속 배선(1208)이 형성된다. 접속 배선(1208) 위에는 화소 전극층(1250)과 동시에 형성되는 접속 단자(1241)가 형성된다. 접속 단자(1241)는, 접속 배선(1208) 및 도전 입자(1270)를 통해 제2 대향 전극층(1292)에 전기적으로 접속된다. 또한, 접속 단자(1241)는 FPC(도시되지 않음)에 접속된다. 도 1의 (b)에 있어서, 도전 입자(1270)는 수지층(1235)(도시되지 않음)에 의해 고정된다는 것을 유의한다. 수지층(1235)은, 시일재(1205)에 이용되는 것과 같은 유기 수지 재료 등을 이용하여 형성할 수 있다.
도 1의 (c)는 화소 전극층과 접속 단자가 접속되는 영역의 단면도이다. 제1 기판(1210) 위에 화소용 박막 트랜지스터(1211) 및 구동 회로용 박막 트랜지스터(1223)의 소스 전극층들 및 드레인 전극층들과 동시에 형성되는 접속 배선(1242)이 형성된다. 접속 배선(1242) 위에는 화소 전극층(1250)과 동시에 형성되는 접속 단자(1243)가 형성된다. 접속 단자(1243)는, 접속 배선(1242)을 통해 화소 전극층(1250)에 전기적으로 접속된다. 본 실시 형태에서는, 액티브 매트릭스 액정 표시 장치를 이용하기 때문에, 화소 전극층(1250)과 접속 배선(1242)은 직접 접속되지 않고, 화소용 박막 트랜지스터(1211) 또는 신호선 구동 회로부(1200) 내의 박막 트랜지스터를 통해 접속한다는 것을 유의한다.
화소 전극층(1250) 위에 배향막(1206)이 설치되고, 그 위에 러빙이 행해진다. 배향막(1206) 및 러빙은 액정의 모드에 의존하며, 필수적으로 요구되는 것은 아니다.
대향 기판으로서 기능하는 제2 기판(1204)에는, 신호선 구동 회로부(1200)와 중첩하는 위치에 블랙 매트릭스를 설치할 수 있고, 화소부(1202)와 중첩하는 위치에 컬러 필터와 보호층 등을 설치할 수 있다. 컬러 표시를 "필드 시퀀셜(field sequential)"이라고 불리는 색 순차 방식에 의해 행할 경우에, 컬러 필터를 반드시 설치할 필요는 없다. 또한, 제1 대향 전극층(1291)이 설치되고, 제1 대향 전극층(1291) 위에 배향막(1207)이 설치되고, 그 위에 러빙이 행해진다. 제2 기판(1204)에 대해서도 제1 기판(1210)과 마찬가지로, 배향막 및 러빙은 액정의 모드에 의존하며, 필수적으로 요구되는 것은 아니다.
대안적으로, 배향막이 불필요한 블루 상(blue phase)을 나타내는 액정을 이용해도 된다. 블루 상은 액정 상의 하나이며, 콜레스테릭 액정을 승온하는 동안, 콜레스테릭 상이 등방 상으로 전이하기 직전에 발생된다. 블루 상은 좁은 온도 범위 내에서 나타나기 때문에, 온도 범위를 확대하기 위해서 5wt% 이상의 카이럴제를 포함시킨 액정 조성물을 액정(1280)에 이용한다. 블루 상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은, 응답 속도가 1msec 이하로 짧고, 광학적으로 등방성을 갖기 때문에, 배향 단계가 불필요하고, 시야각 의존성이 작다.
제1 대향 전극층(1291) 및 제2 대향 전극층(1292)이 설치된 제2 기판(1204), 또는 화소 전극층(1250)이 설치된 제1 기판(1210)에 주상 스페이서(1255)가 더 설치된다. 주상 스페이서(1255)는 제1 기판(1210)과 제2 기판(1204) 간의 거리를 유지 하기 위해 설치된다. 본 실시 형태에서는, 제2 기판(1204)측에 주상 스페이서(1255)를 설치하는 예를 설명한다. 주상 스페이서(1255)는 포토리소 스페이서(photolitho spacer), 포스트 스페이서(post spacer), 스칼럽 스페이서(scallop spacer), 또는 컬럼 스페이서(column spacer)라고도 불린다. 대안적으로, 구형의 스페이서를 이용해도 된다. 본 실시 형태에서는, 주상 스페이서를 이용한다. 주상 스페이서(1255)의 형성 방법으로서는, 감광성 아크릴 등의 유기 절연 재료를 기판의 전체 표면에 스핀 코팅 방법에 의해 도포하고, 이것에 일련의 포토리소그래피 단계들을 행함으로써, 기판 위에 남은 감광성 아크릴이 스페이서로서 기능한다. 이 방법에 의해, 노광시의 마스크 패턴에 따라 스페이서의 배치 장소가 노광될 수 있기 때문에, 액정이 구동되지 않는 부분에 주상 스페이서(1255)를 배치함으로써, 상하 기판 사이의 거리를 유지할 뿐만 아니라, 액정의 광 누설도 방지할 수 있다. 또한, 주상 스페이서(1255)는 잉크제트 방법에 의해 유기 절연 재료를 포함하는 조성물을 토출해서 베이킹하여 형성할 수 있다.
도전 입자(1270)의 주위의 공간에는 도전성 폴리머가 수지층(1235)으로서 충전될 수 있다. 도전성 폴리머의 대표적인 예로서는, 도전성 폴리아닐린, 도전성 폴리피롤, 도전성 폴리티오펜, 폴리(에틸렌디옥시티오펜)(PEDOT), 및 폴리(스티렌설폰산)(PSS) 등을 들 수 있다. 또한, 화소 전극층(1250)에 이용 가능한 도전성 폴리머의 전술한 예들 중 임의의 것도 적절히 이용할 수 있다. 도전성 폴리머는 잉크제트 장치, 또는 디스펜스 장치 등으로 도전성 폴리머를 도포해서 형성된다. 제2 대향 전극층(1292) 또는 접속 배선(1208)에 도전성 폴리머가 접하고 있는 경우, 도전 입자(1270)와 도전성 폴리머가 서로 접촉하여, 제2 대향 전극층(1292)과 접속 배선(1208) 사이의 접속 저항을 감소시킬 수 있다.
접속 배선(1208)과, 제2 기판(1204) 위에 형성된 제2 대향 전극층(1292)은 도전 입자(1270)를 통해서 서로 전기적으로 접속된다는 것을 유의한다.
또한, 도전 입자(1270)로서는, 각각이 유기 박막에 의해 피복된 도전성 재료로 구성되는 나노 입자들을 이용할 수 있다. 제1 기판(1210)과 제2 기판(1204)을 서로 접합한 후, 시일재의 경화하고 액정의 재배향을 위한 가열 단계에서 유기 박막이 분해되어, 나노 입자들의 도전성 재료들이 서로 접촉하여 융착함으로써, 도전 입자를 형성할 수 있다.
나노 입자들은 액적 토출 방법에 의해 토출된다. 액적 토출 방법은 소정의 물질을 포함하는 액적을 미세한 구멍을 통해 토출해서 패턴을 형성하는 방법이다. 본 실시 형태에서, 용매에 유기 박막에 의해 피복된 도전성 재료로 각각 구성되는 나노 입자들이 분산되어진 조성물을 액적으로서 토출(분출)하고 건조시켜 해당 용매를 기화시킨다.
나노 입자를 형성하는 도전성 재료는, 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 구리(Cu), 팔라듐(Pd), 탄탈륨(Ta), 이리듐(Ir), 로듐(Rh), 텅스텐(W), 또는 알루미늄(Al) 등으로부터 선택된 금속 원소, 또는 그러한 원소를 주성분으로 포함하는 합금 재료일 수 있다. 또한, 카드뮴(Cd) 또는 아연(Zn)의 금속 황화물, 철(Fe), 티타늄(Ti), 게르마늄(Ge), 규소(Si), 지르코늄(Zr), 또는 바륨(Ba) 등의 산화물, 또는 할로겐화 은의 일종 또는 복수종이 혼합될 수도 있다. 도전성 재료로서 2종 이상의 원소 또는 화합물이 이용될 경우, 그 혼합 형태에 대해서는 특별히 한정되지 않고, 예를 들면, 이들이 균일하게 혼합될 수 있거나, 또는 이들 중 임의의 것이 코어부에 편재될 수 있다는 것을 유의한다. 또한, 유기 박막에 의해 피복된 적어도 나노 입자의 표면이 도전성 재료로 형성되어 있는 한, 나노 입자들의 내부는 절연성 물질로 형성될 수 있다.
나노 입자의 입경은 1nm 이상 200nm 이하, 바람직하게는 1nm 이상 100nm 이하이고, 토출 재료에 포함되는 나노 입자의 입경은 균일한 것이 바람직하다.
나노 입자를 형성하는 도전성 재료(들)의 종류에 따라서는, 전압을 인가할 때, 입자들 사이에 보이드가 발생할 수 있다는 것을 유의한다. 이것은, 도전성 재료의 결정 성장이 매우 빠르게 진행하기 때문이며, 액정 표시 장치에의 인가 전압을 낮게 설정하거나 또는 각각의 나노 입자에 합금 재료를 이용함으로써, 이러한 보이드의 발생을 억제할 수 있다. 따라서, 보다 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.
나노 입자를 피복하는 유기 박막은, 용매 중에 있어서 나노 입자의 응집을 방지하고, 입자들을 안정적으로 분산시키는 기능을 갖는 분산제에 상당하다. 그 때문에, 유기 박막을 형성하는 화합물은, 도전성 재료에 포함되는 금속 원소와 배위 결합을 형성할 수 있는 물질 또는 계면 활성제 등을 이용하여 형성된다. 여기에서, 금속 원소와 배위 결합을 형성하는 물질로서는, 아미노기, 티올기(-SH), 설파이드기(-S-), 히드록시기(-OH), 에테르기(-O-), 카르복실기(-COOH), 또는 시아노기(-CN) 등의 질소, 황, 또는 산소 원자 등의 고립 전자쌍을 갖는 물질을 들 수 있다. 예를 들면, 에탄올아민 등의 히드록시아민류, 폴리에틸렌이민 등의 아민 화합물, 폴리비닐피롤리돈 등의 아미드 화합물, 폴리(비닐 알코올) 등의 알코올류, 알칸 티올류, 디티올류, 에틸렌 글리콜 또는 디에틸렌 글리콜 등의 글리콜류나, 폴리에틸렌 글리콜, 폴리(아크릴산) 또는 카르복시메틸셀룰로오스 등의 에테르 화합물을 이용할 수 있다. 또한, 계면 활성제로서는, 예를 들면, 비스(2-에틸헥실)설포숙신산 나트륨이나 도데실벤젠설폰산 나트륨 등의 음이온성 계면 활성제, 폴리(알킬 글리콜)의 알킬 에스테르, 알킬 페닐 에테르 등의 비이온성 계면 활성제, 불소 계면 활성제, 또는 에틸렌이민과 폴리(에틸렌 옥사이드)의 공중합체 등을 이용할 수 있다. 분산제가 나노 입자에 대하여 30wt% 이상인 경우에는, 토출 재료의 점도가 높아지기 때문에, 1.0wt% 내지 30wt%인 것이 바람직하다.
이와 같은 유기 박막으로 피복된 도전성 재료로 구성되는 각각의 나노 입자들은 용매에 분산되어 토출된다. 용매로서는, 물 또는 유기 용매를 이용할 수 있고, 유기 용매는 수용성 유기 용매이어도 되고, 비수용성 유기 용매이어도 된다. 예를 들면, 수용성 유기 용매로서는, 메탄올, 에탄올, 프로판올, 부틸 알코올, 글리세린, 디프로필렌 글리콜, 또는 에틸렌글리콜 등의 알코올, 아세톤 또는 메틸 에틸 케톤 등의 케톤, 에틸렌 글리콜 모노메틸 에테르, 또는 에틸렌 글리콜 모노에틸 에테르, 에틸렌 글리콜 모노부틸 에테르, 디에틸렌 글리콜 모노부틸 에테르 등의 글리콜 에테르, 2-피롤리돈 또는 N-메틸피롤리돈 등의 수용성 질소 포함 유기 화합물을 들 수 있다. 또한, 비수용성 유기 용매로서는, 아세트산 에틸 등의 에스테르, 또는 옥탄, 노난 또는 데칸 등의 선형 알칸, 시클로헥산 등의 시클로알칸, 톨루엔, 크실렌, 벤젠, 또는 디클로로벤젠 등의 방향족 화합물을 들 수 있다. 물론, 하나의 용매만을 반드시 사용할 필요는 없고, 용매들 간에 상분리가 발생하지 않는 한, 복수의 용매의 혼합물을 이용할 수 있다.
시일재(1205) 및 도전 입자(1270)를, 제1 기판(1210) 또는 제2 기판(1204) 위에 토출하고, 그 후, 시일재(1205)에 의해 둘러싸인 공간에 액정을 토출한다. 그 후, 제1 기판(1210)과 제2 기판(1204)을 감압 하에서 서로 접합하고, UV광을 조사해서 시일재(1205)를 경화한 후, 가열 처리를 행해서 시일재(1205)를 더욱 경화시켜 제1 기판(1210)과 제2 기판(1204)을 고착시킨다. 또한, 가열 처리에 의해, 액정의 배향을 균일하게 한다.
그 결과, 제1 기판(1210)과 제2 기판(1204)이 서로 접합될 수 있다.
그리고, 제1 기판(1210)과 제2 기판(1204)이 패널 형상으로 분단된다. 또한, 콘트라스트를 향상시키기 위해서, 제1 기판(1210)의 외측에 제1 편광판(1290)이 설치되고, 제2 기판(1204)의 외측에 제2 편광판(1295)이 설치된다. 반사형 표시 장치의 경우, 제1 편광판(1290)을 반드시 설치할 필요는 없다는 것을 유의한다.
본 실시 형태에서는 도시되지 않았지만, 블랙 매트릭스(차광층), 위상차 부재 등의 광학 부재(광학 기판) 또는 반사 방지 부재 등이 적절하게 설치된다. 예를 들면, 편광 기판 및 위상차 기판을 이용하여 얻어지는 원편광을 이용할 수 있다. 또한, 광원으로서 백라이트 또는 사이드 라이트 등을 이용할 수 있다.
액티브 매트릭스 액정 표시 장치에서는, 매트릭스 형태로 배치된 화소 전극들을 구동함으로써, 화면 위에 표시 패턴이 형성된다. 구체적으로는, 선택된 화소 전극과 화소 전극에 대응하는 대향 전극 사이에 전압이 인가됨으로써, 화소 전극과 대향 전극 사이에 배치된 액정층의 광학 변조가 행해지고, 이 광학 변조가 표시 패턴으로서 관찰자에 의해 인식된다.
액정 표시 장치는, 동화상 표시에 있어서, 액정 분자 자체의 응답 시간이 길기 때문에, 잔상이 생기거나 또는 동화상의 흐려짐이 생기는 문제가 있다. 액정 표시 장치의 동화상 특성을 개선하기 위해서, 전체면에 블랙의 표시를 1 프레임 기간 걸러 마다 행하는, 소위, 블랙 삽입이라고 불리는 구동 방식이 채택된다.
또한, 소위, 프레임 배속 구동이라고 불리는 구동 기술이 있다. 프레임 배속 구동에 있어서는, 수직 동기화 주파수를 통상의 수직 동기화 주파수의 1.5배 이상, 바람직하게는, 2배 이상으로 설정함으로써, 응답 속도를 증가시키고, 각 프레임 내의 분할된 복수의 필드마다 기입할 계조를 선택한다.
또한, 대안적으로, 액정 표시 장치의 동화상 특성을 개선하기 위해서, 백라이트로서 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원 등을 이용해서 면광원을 형성하고, 면광원의 각 광원을 독립적으로 1 프레임 기간 내에 펄스 방식으로 구동하는 구동 방법이 채택될 수도 있다. 면광원으로서, 3 종류 이상의 LED를 이용할 수 있고, 화이트광을 발광하는 LED를 이용할 수도 있다. 독립적으로 복수의 LED를 제어할 수 있기 때문에, 액정층의 광학 변조의 전환 타이밍에 맞춰서 LED의 발광 타이밍을 동기화시킬 수 있다. 이 구동 방법에 따르면, LED들을 부분적으로 턴 오프할 수 있기 때문에, 특히 블랙 표시 부분이 많은 영상 표시의 경우에는, 전력 소비의 절감 효과를 얻을 수 있다.
이 구동 방법들을 조합함으로써, 액정 표시 장치의 동화상 특성 등의 표시 특성을 종래의 액정 표시 장치에 비해 개선할 수 있다.
본 발명의 실시 형태에 있어서, 구동 회로부 위에 대향 전극층이 설치됨으로써, 박막 트랜지스터 등의 반도체 장치의 정전기 파괴가 방지될 수 있다. 그러나, 보호 회로를 설치할 수도 있다. 보호 회로는, 산화물 반도체층을 포함한 비선형 소자로 형성하는 것이 바람직하다. 예를 들면, 보호 회로는 화소부와 주사선 입력 단자 사이에 그리고 화소부와 신호선 입력 단자 사이에 설치된다. 본 실시 형태에서는 복수의 보호 회로를 설치하여, 주사선, 신호선, 및 용량 버스선에 정전기 등에 기인하여 서지 전압 등이 인가될 때 유발될 수 있는 화소 트랜지스터 등의 파괴 등을 방지한다. 그러므로, 보호 회로는, 서지 전압이 보호 회로에 인가될 때, 공통 배선에 전하를 릴리즈하도록 형성된다. 또한, 보호 회로는, 주사선을 사이에 개재하여 서로 병렬로 배치된 비선형 소자들을 포함한다. 비선형 소자는, 다이오드 등의 2 단자 소자 또는 트랜지스터 등의 3 단자 소자를 포함한다. 예를 들면, 비선형 소자는, 화소부의 박막 트랜지스터와 동일한 단계를 통해 형성될 수도 있고, 비선형 소자의 드레인 단자에 게이트 단자를 접속함으로써 다이오드와 마찬가지의 특성을 갖도록 만들 수도 있다.
이상과 같이, 산화물 반도체층을 포함하는 박막 트랜지스터를 포함하는 반도체 장치에 있어서, 기생 용량을 감소시키고, 따라서 저전력 소비의 반도체 장치를 달성할 수 있다.
(실시 형태 2)
실시 형태 1에서 설명한 바와 같이, 제1 기판과 제2 기판 사이에 액정층을 포함하는 반도체 장치에 있어서, 제2 기판에 설치된 대향 전극층들(제1 대향 전극층 및 제2 대향 전극층)의 전기적 접속을 위한 접속 영역에 공통 접속부를 제1 기판 위에 형성하는 다른 예를 설명한다. 제1 기판 위에 스위칭 소자로서 박막 트랜지스터가 형성되고, 공통 접속부를 화소부의 스위칭 소자와 동일한 공정에서 제작함으로써, 공정의 복잡화를 회피한다는 것을 유의한다.
본 실시 형태에서, 공통 접속부는, 제1 기판과 제2 기판을 접착하기 위한 시일재와 중첩하는 위치에 배치되어, 시일재에 포함되는 도전 입자를 통해서 대향 전극에 전기적으로 접속되는 예를 설명한다. 대안적으로, 시일재와 중첩하지 않는, 화소부의 외부의 위치에 공통 접속부를 설치하고, 공통 접속부와 중첩하도록 도전 입자를 포함하는 페이스트를 시일재와는 별도로 설치함으로써, 공통 접속부가 대향 전극층에 전기적으로 접속된다.
도 3의 (a)는 박막 트랜지스터와 공통 접속부를 하나의 기판(제1 기판(300)) 위에 형성하는 반도체 장치의 단면 구조도이다.
도 3의 (a)에 있어서, 화소 전극층(327)과 전기적으로 접속되는 박막 트랜지스터(320)는, 화소부에 설치되는 채널 에치형 박막 트랜지스터이다.
도 3의 (b)는 공통 접속부의 평면도의 예를 도시하며, 도 3의 (b)의 쇄선 A1-A2은 도 3의 (a)의 공통 접속부의 단면에 대응한다. 도 3의 (b)에 있어서, 도 3의 (a)와 동일한 부분들은 동일한 참조 부호로 지시한다.
공통 전위선(310)은, 게이트 절연층(302) 위에 설치되고, 박막 트랜지스터(320)의 소스 전극층 및 드레인 전극층과 동일한 재료 및 동일한 단계를 이용하여 형성된다.
공통 전위선(310)은 보호 절연층(303)으로 덮여진다. 보호 절연층(303)은, 공통 전위선(310)과 중첩하는 복수의 개구부를 갖고 있다. 이 개구부들은, 박막 트랜지스터(320)의 드레인 전극층을 화소 전극층(327)에 접속하는 콘택트 홀과 동일한 단계를 통해 형성된다.
크기가 상당히 다르기 때문에, 화소부의 콘택트 홀과 공통 접속부의 개구부 간을 구분해서 설명한다는 것을 유의한다. 또한, 도 3의 (a)에서는, 화소부와 공통 접속부가 동일한 축척으로 도시되지 않는다. 예를 들면, 공통 접속부의 쇄선 A1-A2의 길이가 500㎛ 정도이고, 박막 트랜지스터의 폭은 50㎛ 미만이어서, 실제로 공통 접속부의 면적은 박막 트랜지스터의 면적보다 10배 이상 크다. 그러나, 간략함을 위해, 도 3의 (a)에 있어서 화소부와 공통 접속부는 상이한 축척으로 도시된다.
공통 전극층(306)은, 보호 절연층(303) 위에 설치되고, 화소부의 화소 전극층(327)과 동일한 재료 및 동일한 단계를 이용하여 형성된다.
이렇게 하여, 화소부의 스위칭 소자와 동일한 단계에서 공통 접속부를 제작한다.
화소부와 공통 접속부가 설치된 제1 기판과, 대향 전극층을 갖는 제2 기판을 시일재로 고정한다.
시일재가 도전성 입자를 함유하는 경우에는, 시일재가 공통 접속부와 중첩하도록 제1 기판과 제2 기판이 정렬된다. 예를 들면, 소형 액정 패널의 경우에는, 화소부의 대향 코너들에서 2개의 공통 접속부가 시일재와 중첩한다. 대형 액정 패널의 경우에는, 4개 이상의 공통 접속부들이 시일재와 중첩한다.
공통 전극층(306)은, 시일재에 함유된 도전성 입자들과 접촉하는 전극이며, 제2 기판의 대향 전극층에 전기적으로 접속된다.
액정 주입법을 이용하는 경우에는, 시일재에 의해 제1 기판과 제2 기판을 접합한 후, 액정을 제1 기판과 제2 기판 사이에 주입한다. 액정 적하 방법을 이용하는 경우에는, 제2 기판 또는 제1 기판 위에 시일재를 묘화하고, 거기에 액정을 적하시킨 후, 감압 하에서 제1 기판과 제2 기판을 서로 접합한다.
본 실시 형태에서는, 대향 전극층에 전기적으로 접속되는 공통 접속부의 예를 제시했다. 그러나, 본 발명은 대향 전극층의 공통 접속부와의 접속에 특별히 한정되지 않고, 대향 전극층이 다른 배선에 접속되는 접속부나, 대향 전극층이 외부 접속 단자 등에 접속되는 접속부에 응용될 수 있다.
본 실시 형태는 다른 실시 형태들 중 임의의 것과 적절하게 조합하여 실시할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 본 명세서에 개시된 반도체 장치에 적용할 수 있는 박막 트랜지스터의 예를 설명한다. 본 실시 형태의 박막 트랜지스터(410, 420)는, 실시 형태 1의 구동 회로용 박막 트랜지스터(1223)와 화소용 박막 트랜지스터(1211), 및 실시 형태 2의 박막 트랜지스터(320)로서 이용될 수 있다.
본 실시 형태의 반도체 장치 및 반도체 장치의 제작 방법의 실시 형태를 도 4의 (a) 내지 도 4의 (e) 및 도 11을 참조하여 설명한다.
도 4의 (a) 내지 도 4의 (e)는 반도체 장치의 단면 구조를 도시한다. 도 4의 (a) 내지 도 4의 (e)에 도시된 박막 트랜지스터(410, 420)는 각각, 채널 에치형이라고 불리는 바텀 게이트 구조들 중 하나이며, 역스태거형 박막 트랜지스터라고도 부른다. 도 4의 (a) 내지 도 4의 (e)에 있어서, 박막 트랜지스터(410)는 구동 회로용 박막 트랜지스터이며, 박막 트랜지스터(420)는 화소용 박막 트랜지스터이다.
박막 트랜지스터(410, 420)로서 싱글 게이트 박막 트랜지스터를 이용하여 설명하지만, 필요에 따라서, 각각이 복수의 채널 형성 영역을 포함하는 멀티 게이트 박막 트랜지스터들도 형성할 수 있다.
이하, 도 4의 (a) 내지 도 4의 (e)를 참조하여, 기판(400) 위에 박막 트랜지스터(410, 420)를 제작하는 공정을 설명한다.
우선, 절연 표면을 갖는 기판(400) 위에 도전막을 형성한 후, 제1 포토리소그래피 단계에서 게이트 전극층들(411, 421)을 형성한다. 레지스트 마스크를 잉크제트 방법에 의해 형성해도 된다는 것을 유의한다. 레지스트 마스크를 잉크제트 방법에 의해 형성하면, 포토마스크를 사용하지 않기 때문에, 제조 코스트를 감소시킬 수 있다.
절연 표면을 갖는 기판(400)으로서 사용할 수 있는 기판에 대해서는, 적어도 기판이 후에 행해지는 가열 처리를 견딜 수 있는 정도의 내열성을 갖고 있는 한, 특별한 제한은 없다. 바륨 붕소규산 글래스 또는 알루미노붕소규산 글래스 등을 이용하여 형성된 글래스 기판을 이용할 수 있다.
또한, 글래스 기판으로서는, 후에 행해지는 가열 처리의 온도가 높을 경우, 왜곡점이 730℃ 이상인 기판을 이용하는 것이 바람직하다. 글래스 기판의 재료로서는, 예를 들면, 알루미노규산 글래스, 알루미노붕소규산 글래스, 또는 바륨 붕소규산 글래스 등의 글래스 재료를 이용한다. 붕산보다 산화 바륨(BaO)의 양을 더 많이 포함시킴으로써, 글래스 기판은 내열성으로 되고 더 실용적으로 된다는 것을 유의한다. 이 때문에, B2O3보다 BaO의 양을 더 많이 포함하는 글래스 기판을 이용하는 것이 바람직하다.
기판(400)으로서는, 상기의 글래스 기판 대신에, 세라믹 기판, 석영 기판, 또는 사파이어 기판 등의 절연체를 이용하여 형성된 기판을 이용해도 된다. 대안적으로, 결정화 글래스 등을 이용할 수 있다.
기초막으로서 기능하는 절연막을 기판(400)과 게이트 전극층(411) 사이에 그리고 기판(400)과 게이트 전극층(421) 사이에 설치할 수 있다. 기초막은, 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능을 갖고, 질화 규소막, 산화 규소막, 질화 산화 규소막, 및 산화질화 규소막 중의 하나 이상을 이용하여 단일층 또는 적층 구조를 갖도록 형성될 수 있다.
게이트 전극층들(411, 421)은 각각, 몰리브데늄, 티타늄, 크로뮴, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴, 및 스칸듐 등의 금속 재료 중 임의의 것이나, 또는 이 재료들 중 임의의 것을 주성분으로서 함유하는 합금 재료를 이용하여, 단층 또는 적층 구조를 갖도록 형성될 수 있다.
제1 게이트 전극층들(411, 421) 각각의 2층의 적층 구조로서는, 예를 들면, 알루미늄층 위에 몰리브데늄층이 적층된 2층의 적층 구조, 구리층 위에 몰리브데늄층이 적층된 2층 구조, 구리층 위에 질화 티타늄층 또는 질화 탄탈륨층이 적층된 2층 구조, 또는 질화 티타늄층과 몰리브데늄층이 적층된 2층 구조가 바람직하다. 3층의 적층 구조로서는, 텅스텐층 또는 질화 텅스텐층과, 알루미늄과 규소의 합금 또는 알루미늄과 티타늄의 합금과, 질화 티타늄층 또는 티타늄층을 적층한 적층이 바람직하다.
다음으로, 게이트 전극층들(411, 421) 위에 게이트 절연층(402)을 형성한다는 것을 유의한다.
게이트 절연층(402)은, 플라즈마 CVD 방법 또는 스퍼터링 방법 등에 의한, 산화 규소층, 질화 규소층, 산화질화 규소층, 질화 산화 규소층, 또는 산화 알루미늄층을 이용한 단층 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들면, 성막 가스로서, SiH4, 산소, 및 질소를 이용해서 플라즈마 CVD 방법에 의해 산화질화 규소층을 형성할 수 있다. 게이트 절연층(402)의 두께는 100nm 이상 500nm 이하이며, 게이트 절연층(402)이 적층 구조를 갖도록 형성되는 경우, 예를 들면, 두께 50nm 이상 200nm 이하의 제1 게이트 절연층과, 두께 5nm 이상 300nm 이하의 제2 게이트 절연층이 적층된다.
본 실시 형태에서, 게이트 절연층(402)으로서는, 플라즈마 CVD 방법에 의해 두께 100nm인 산화질화 규소층이 형성된다.
다음으로, 게이트 절연층(402) 위에, 두께가 2nm 이상 200nm 이하인 산화물 반도체층(430)이 형성된다. 산화물 반도체층(430)의 탈수 또는 탈수소화를 위한 가열 처리 후에도 비정질 상태를 유지하도록 하기 위해, 산화물 반도체층(430)의 두께를 50nm 이하로 얇게 하는 것이 바람직하다. 산화물 반도체층(430)의 두께를 얇게 함으로써, 산화물 반도체층에 가열 처리를 행하는 경우에도, 결정화를 억제할 수 있다.
산화물 반도체층(430)을 스퍼터링 방법에 의해 형성하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역스퍼터링을 행함으로써, 게이트 절연층(402)의 표면에 부착된 먼지를 제거하는 것이 바람직하다는 것을 유의한다. 역스퍼터링은, 아르곤 분위기에서 기판측에 RF 전원을 이용하여 전압을 인가해서 기판의 표면이 플라즈마에 노출되어 기판 표면을 개질하는 방법이다. 아르곤 분위기 대신에 질소, 헬륨, 또는 산소 등을 이용해도 된다는 것을 유의한다.
산화물 반도체층(430)은, In-Ga-Zn-O계 비단결정층, In-Sn-Zn-O계 산화물 반도체층, In-Al-Zn-O계 산화물 반도체층, Sn-Ga-Zn-O계 산화물 반도체층, Al-Ga-Zn-O계 산화물 반도체층, Sn-Al-Zn-O계 산화물 반도체층, In-Zn-O계 산화물 반도체층, Sn-Zn-O계 산화물 반도체층, Al-Zn-O계 산화물 반도체층, In-O계 산화물 반도체층, Sn-O계 산화물 반도체층, 또는 Zn-O계 산화물 반도체층으로서 형성된다. 본 실시 형태에서, 산화물 반도체층(430)은, In-Ga-Zn-O계 금속 산화물 타겟을 이용해서 스퍼터링 방법에 의해 형성된다. 이 단계의 단면도가 도 4의 (a)에 도시된다. 또한, 산화물 반도체층(430)은, 희 가스(대표적으로 아르곤) 분위기, 산소 분위기, 또는 희 가스(대표적으로 아르곤) 및 산소 분위기에서 스퍼터링 방법에 의해 형성될 수 있다. 스퍼터링 방법을 이용할 경우, SiO2를 2wt% 이상 10wt% 이하 포함하는 타겟을 이용해서 성막을 행하여, 산화물 반도체층(430)에 결정화를 저해하는 SiOx(x>0)를 함유시킨다. 따라서, 후에 행해지는 탈수 또는 탈수소화를 위한 가열 처리 시에 산화물 반도체층(430)의 결정화를 방지하는 것이 바람직하다.
여기에서, In, Ga, 및 Zn을 함유하는 금속 산화물 타겟(In2O3:Ga2O3:ZnO = 1:1:1 [몰%] 및 In:Ga:Zn = 1:1:0.5 [at%])을 이용하여 성막이 행해진다. 성막 조건은 다음과 같이 설정되는데, 즉, 기판(400)과 타겟 사이의 거리가 100mm이고, 압력이 0.2Pa이고, 직류(DC) 전원이 0.5kW이고, 분위기는 아르곤과 산소의 혼합 분위기(아르곤:산소 = 30sccm:20sccm, 산소 유량은 40%임)이다. 펄스 직류(DC) 전원을 이용하면, 먼지를 줄일 수 있고, 막 두께가 균일해질 수 있기 때문에 바람직하다는 것을 유의한다. In-Ga-Zn-O계 비단결정막은 두께 5nm 이상 200nm 이하로 형성한다. 본 실시 형태에서는, 산화물 반도체층으로서, In-Ga-Zn-O계 금속 산화물 타겟을 이용해서 스퍼터링 방법에 의해 두께 20nm의 In-Ga-Zn-O계 비단결정막을 형성한다. In, Ga, 및 Zn을 함유하는 금속 산화물 타겟으로서, In:Ga:Zn = 1:1:1 (at%) 조성비를 갖는 타겟 또는 In:Ga:Zn = 1:1:2 (at%) 조성비를 갖는 타겟을 이용할 수 있다.
스퍼터링 방법의 예로서는, 스퍼터링용 전원으로서 고주파 전원을 이용하는 RF 스퍼터링 방법, DC 스퍼터링 방법, 및 펄스 방식으로 바이어스를 인가하는 펄스 DC 스퍼터링 방법을 포함한다. RF 스퍼터링 방법은 주로 절연막을 형성하는 경우에 이용되고, DC 스퍼터링 방법은 주로 금속막을 형성하는 경우에 이용된다.
또한, 복수의 상이한 재료의 타겟을 세팅할 수 있는 다중-소스 스퍼터링 장치도 있다. 다중-소스 스퍼터링 장치에 의해, 동일한 챔버에서 상이한 재료의 막들을 성막 및 적층할 수 있고, 동일한 챔버에서 복수 종류의 재료를 동시에 방전시켜 막을 성막할 수 있다.
또한, 챔버 내부에 자석 기구를 구비하고 마그네트론 스퍼터링 방법을 이용하는 스퍼터링 장치, 및 글로우(glow) 방전을 이용하지 않고 마이크로파를 이용해서 발생시킨 플라즈마를 이용하는 ECR 스퍼터링 방법을 이용하는 스퍼터링 장치가 있다.
또한, 스퍼터링을 이용하는 성막 방법으로서, 성막 동안 타겟 물질과 스퍼터링 가스 성분을 서로 화학 반응시켜서 그것들의 화합물 박막을 형성하는 반응성 스퍼터링 방법, 및 성막 동안 기판에도 전압을 인가하는 바이어스 스퍼터링 방법도 있다.
다음으로, 제2 포토리소그래피 단계에서, 산화물 반도체층(430)을 섬 형상의 산화물 반도체층들로 가공한다. 섬 형상의 산화물 반도체층들을 형성하기 위한 레지스트 마스크를 잉크제트 방법에 의해 형성할 수 있다. 레지스트 마스크를 잉크제트 방법에 의해 형성하면, 포토마스크를 사용하지 않기 때문에, 제조 코스트를 감소시킬 수 있다.
다음으로, 산화물 반도체층의 탈수 또는 탈수소화를 행한다. 탈수 또는 탈수소화를 위한 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하이고, 바람직하게는, 400℃ 이상 기판의 왜곡점 미만이다. 여기에서, 가열 처리 장치 중 하나인 전기 노에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기에서 450℃에서 1시간 동안 가열 처리를 행한 후, 산화물 반도체층을 대기에 노출시키지 않도록 하여 산화물 반도체층에의 물 및 수소의 유입을 방지함으로써, 산화물 반도체층(431, 432)을 얻는다(도 4의 (b) 참조).
가열 처리용 장치는 전기 노에 한정되지 않고, 저항 발열 소자 등의 발열 소자로부터의 열전도 또는 열 방사를 이용하여, 피처리물을 가열하는 장치를 구비하는 것일 수도 있다. 예를 들면, GRTA(gas rapid thermal anneal) 장치 또는 LRTA(lamp rapid thermal anneal) 장치 등의 RTA(rapid thermal anneal) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 방출되는 광(전자기파)의 래디에이션에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 이용해서 가열 처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희 가스, 또는 질소 등의, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
예를 들면, 제1 가열 처리로서 다음과 같이 GRTA를 행해도 된다. 650℃ 내지 700℃의 고온으로 가열된 불활성 기체 중에 기판을 두고, 몇 분 동안 가열한 후, 기판을 이동시켜서 가열된 불활성 기체 중으로부터 취출한다. GRTA는 단시간에 고온 가열 처리를 행할 수 있다.
제1 가열 처리에서는, 질소, 또는 헬륨, 네온, 또는 아르곤 등의 희 가스에, 물 및 수소 등이 포함되지 않는 것이 바람직하다는 것을 유의한다. 대안적으로, 가열 처리용 장치에 도입되는 질소, 또는 헬륨, 네온, 또는 아르곤 등의 희 가스의 순도는 6N(99.9999%) 이상이거나, 바람직하게는, 7N(99.99999%) 이상이다(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하로 설정됨).
산화물 반도체층은, 제1 가열 처리의 조건 또는 산화물 반도체층의 재료에 따라, 미세결정막 또는 다결정막이 되도록 결정화될 수 있다. 예를 들면, 산화물 반도체층은, 결정화율이 90% 이상 또는 80% 이상인 미세결정 산화물 반도체층이 되도록 결정화될 수 있다. 또한, 제1 가열 처리의 조건 및 산화물 반도체층의 재료에 따라서, 산화물 반도체층은 결정 성분을 포함하지 않는 비정질의 산화물 반도체층이 될 수도 있다. 또한, 산화물 반도체층은, 비정질의 산화물 반도체 중에 미세결정부(입경 1nm 이상 20nm 이하, 대표적으로는, 2nm 이상 4nm 이하)가 혼재하는 산화물 반도체층이 될 수도 있다. RTA(예를 들면, GRTA 또는 LRTA)를 이용해서 고온에서 가열 처리를 행하는 경우, 산화물 반도체층들의 표면측에 세로 방향(막 두께 방향)에 바늘 형상 결정이 생길 수도 있다.
대안적으로, 제1 가열 처리는, 섬 형상의 산화물 반도체층으로 가공하기 전의 산화물 반도체층(430)에 행할 수도 있다. 그 경우, 제1 가열 처리 후에, 가열 장치로부터 기판을 취출하고, 포토리소그래피 단계를 행한다.
산화물 반도체층의 탈수 또는 탈수소화를 위한 가열 처리는 다음의 타이밍들, 즉, 산화물 반도체층을 성막한 후, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성한 후, 및 소스 전극층 및 드레인 전극층 위에 보호 절연막을 형성한 후 중 임의의 타이밍에서 행해도 된다.
또한, 산화물 반도체층(430)에 탈수 또는 탈수소화 처리를 행하기 전 또는 후에 게이트 절연층(402)에 콘택트 홀을 형성하는 단계를 행할 수 있다.
산화물 반도체층의 에칭은 습식 에칭에 한정되지 않고 건식 에칭일 수도 있다는 것을 유의한다.
건식 에칭용 에칭 가스로서는, 염소를 포함하는 가스(염소(Cl2), 염화붕소(BCl3), 염화규소(SiCl4), 또는 사염화탄소(CCl4) 등의 염소계 가스)를 이용하는 것이 바람직하다.
대안적으로, 불소를 포함하는 가스(사불화탄소(CF4), 불화황(SF6), 불화질소(NF3), 또는 트리플루오로메탄(CHF3) 등의 불소계 가스), 브롬화 수소(HBr), 산소(O2), 또는 이 가스들 중 임의의 것에 헬륨(He)이나 아르곤(Ar) 등의 희 가스를 첨가한 가스를 이용할 수 있다.
건식 에칭 방법으로서는, 평행 평판형 RIE(reactive ion etching: 반응성 이온 에칭) 방법이나, ICP(inductively coupled plasma: 유도 결합형 플라즈마) 에칭 방법을 이용할 수 있다. 산화물 반도체층을 원하는 가공 형상으로 에칭하기 위해, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 또는 기판측의 전극의 온도 등)을 적절히 조절한다.
습식 에칭용 에천트로서는, 인산, 아세트산, 및 질산 등의 혼합 용액 등을 이용할 수 있다. 대안적으로, ITO07N(KANTO CHEMICAL CO., INC.제)을 이용해도 된다.
습식 에칭용 에천트는 에칭된 재료와 함께 세정에 의해 제거된다. 에천트 및 에칭된 재료를 포함하는 폐기액을 정제할 수 있어서, 그 재료를 재이용할 수 있다. 에칭 후의 폐기액으로부터 산화물 반도체층에 포함된 인듐 등의 재료를 회수해서 재이용하는 경우, 자원을 효율적으로 재이용할 수 있고 코스트를 절감할 수 있다.
산화물 반도체층을 원하는 형상으로 에칭할 수 있도록, 재료에 따라 에칭 조건(에천트, 에칭 시간, 및 온도 등)을 적절히 조절한다.
다음으로, 게이트 절연층(402) 및 산화물 반도체층(431, 432) 위에 금속 도전막을 형성한다. 금속 도전막을 스퍼터링 방법이나 진공 증착 방법에 의해 형성할 수 있다. 금속 도전막의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, 또는 W로부터 선택된 원소, 전술한 원소들 중 임의의 것을 포함하는 합금, 및 이 원소들의 임의의 조합을 포함하는 합금막 등이 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 및 토륨으로부터 선택된 하나 또는 복수의 재료를 이용할 수 있다. 금속 도전막은, 단층 구조 또는 2층 이상의 적층 구조를 가질 수 있다. 예를 들면, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층한 2층 구조, Ti막과 알루미늄막과 Ti막을 이 제시된 순서로 적층한 3층 구조 등이 주어질 수 있다. 대안적으로, Al에, 다음의 원소들, 즉, 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 몰리브데늄(Mo), 크로뮴(Cr), 네오디뮴(Nd), 및 스칸듐(Sc)으로부터 선택된 하나의 또는 복수의 원소를 조합한 막, 합금막, 또는 질화막을 이용할 수 있다.
금속 도전막의 형성 후에 가열 처리를 행할 경우, 금속 도전막은 가열 처리를 견디기에 충분한 내열성을 갖는 것이 바람직하다.
제3 포토리소그래피 단계를 행한다. 금속 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행해서, 소스 전극층(415a), 드레인 전극층(415b), 소스 전극층(425a), 및 드레인 전극층(425b)을 형성한다. 그 후, 레지스트 마스크를 제거한다(도 4의 (c) 참조).
금속 도전막의 에칭에 의해, 산화물 반도체층(431, 432)이 제거되지 않도록 재료 및 에칭 조건을 적절히 조절한다는 것을 유의한다.
본 실시 형태에서는, 금속 도전막으로서 Ti막을 이용하고, 산화물 반도체층(431, 432)으로서 In-Ga-Zn-O계 산화물을 이용하고, 에천트로서 암모니아 과산화 물 혼합액(과산화수소수 31wt%:암모니아수 28wt%:물 = 5:2:2)을 이용한다.
제3 포토리소그래피 단계에서는, 산화물 반도체층(431, 432)의 일부가 에칭됨으로써, 홈부(오목부)를 갖는 산화물 반도체층들이 형성될 수도 있다는 것을 유의한다. 소스 전극층(415a), 드레인 전극층(415b), 소스 전극층(425a), 및 드레인 전극층(425b)을 형성하기 위해 이용되는 레지스트 마스크를 잉크제트 방법에 의해 형성해도 된다. 레지스트 마스크를 잉크제트 방법에 의해 형성하면, 포토마스크를 사용하지 않기 때문에, 제조 코스트를 감소시킬 수 있다.
포토리소그래피 단계들에서의 포토마스크 및 단계의 수를 감소시키기 위해서, 투과한 광이 복수의 강도를 갖게 되는 노광 마스크인 다계조 마스크를 이용하여 형성된 레지스트 마스크를 이용해서 에칭을 행해도 된다. 다계조 마스크를 이용하여 형성된 레지스트 마스크는 복수의 막 두께를 갖고, 레지스트 마스크에 에칭을 행함으로써 형상이 더 변형될 수 있기 때문에, 그러한 레지스트 마스크는 다른 패턴들로 가공하는 복수의 에칭 단계들에 이용될 수 있다. 따라서, 1개의 다계조 마스크에 의해, 적어도 2종류 이상의 다른 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서, 노광 마스크의 수를 감소시킬 수 있고, 대응하는 포토리소그래피 단계의 수도 감소시킬 수 있기 때문에, 공정의 간략화가 실현될 수 있다.
다음으로, N2O, N2, 또는 Ar 등의 가스에 의해 플라즈마 처리를 행한다. 플라즈마 처리에 의해, 산화물 반도체층의 노출된 부분들의 표면들에 흡착된 물 등을 제거한다. 대안적으로, 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리를 행할 수 있다.
플라즈마 처리 후, 대기에 노출시키지 않으면서, 산화물 반도체층(431, 432)의 일부에 접촉하며 보호 절연막으로서 기능하는 산화물 절연층(416)을 형성한다.
산화물 절연층(416)은, 1nm 이상의 두께를 갖고, 스퍼터링 방법 등을 이용하여, 즉, 산화물 절연층(416)에 물 및 수소 등의 불순물을 혼입시키지 않는 방법을 이용하여 적절하게 형성할 수 있다. 산화물 절연층(416)에 수소가 포함되면, 수소가 산화물 반도체층들(431, 432)에 침입하거나, 또는 수소가 산화물 반도체층 중의 산소를 추출하는 일이 발생하여, 산화물 반도체층들(431, 432)의 백채널이 저저항화(n형화)되어버려, 기생 채널이 형성된다. 따라서, 가능한 한 수소를 포함하지 않는 산화물 절연층(416)을 형성하기 위해, 수소를 이용하지 않는 성막 방법을 채택하는 것이 중요하다.
본 실시 형태에서는, 산화물 절연층(416)으로서 두께 200nm의 산화 규소막을 스퍼터링 방법에 의해 형성한다. 성막시의 기판 온도는, 실온 이상 300℃ 이하일 수 있고, 본 실시 형태에서는 100℃이다. 산화 규소막은 스퍼터링 방법에 의해 희 가스(대표적으로 아르곤) 분위기, 산소 분위기, 또는 희 가스(대표적으로 아르곤) 및 산소를 포함하는 분위기에서 형성될 수 있다. 타겟으로서, 산화 규소 타겟 또는 규소 타겟을 이용할 수 있다. 예를 들면, 규소 타겟을 이용하여, 산소 분위기에서 스퍼터링 방법에 의해 산화 규소막을 형성할 수 있다. 저저항화된 산화물 반도체층들(431, 432)에 접촉해서 형성되는 산화물 절연층(416)에는, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않고, 이 불순물들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용한다. 대표적으로, 산화 규소막, 질화 산화 규소막, 산화 알루미늄막, 또는 산화질화 알루미늄 등을 이용한다.
다음으로, 불활성 기체 분위기, 또는 산소 기체 분위기에서 제2 가열 처리를(바람직하게는 200℃ 이상 400℃ 이하에서, 예를 들면, 250℃ 이상 350℃ 이하에서) 행한다. 예를 들면, 질소 분위기에서 250℃에서 1시간 동안 제2 가열 처리를 행한다. 제2 가열 처리에 있어서, 산화물 절연층들(431, 432)의 일부(채널 형성 영역)가 산화물 절연층(416)에 접촉한 상태에서 가열된다.
이상의 단계들에 의해, 탈수 또는 탈수소화용 가열 처리에 의해 산화물 반도체층들(431, 432)을 저저항화한 후, 산화물 반도체층들(431, 432)의 일부들을 선택적으로 산소 과잉 상태로 변화시킨다. 그 결과, 게이트 전극층(411)과 중첩하는 채널 형성 영역(413)은 i형이 되고, 소스 전극층(415a)과 중첩하는 고저항 소스 영역(414a), 및 드레인 전극층(415b)과 중첩하는 고저항 드레인 영역(414b)이 셀프 얼라인 방식으로 형성된다. 이상의 단계들에 의해 박막 트랜지스터(410)가 형성된다. 마찬가지로, 게이트 전극층(421)과 중첩하는 채널 형성 영역(423)은 i형이 되고, 소스 전극층(425a)과 중첩하는 고저항 소스 영역(424a), 및 드레인 전극층(425b)과 중첩하는 고저항 드레인 영역(424b)이 셀프 얼라인 방식으로 형성된다. 이에 의해 박막 트랜지스터(420)가 형성된다.
또한, 대기 중에서 100℃ 내지 200℃에서 1시간 이상 30시간 이하 동안 가열 처리를 행할 수 있다. 본 실시 형태에서는, 150℃에서 10시간 동안 가열 처리를 행한다. 이 가열 처리는 일정한 가열 온도에서 행할 수 있다. 대안적으로, 다음의 온도 사이클, 즉, 실온으로부터 100℃ 내지 200℃까지의 온도로 승온시킨 다음, 실온까지 강온시키는 사이클을 복수 회 반복해서 적용할 수 있다. 또한, 이러한 가열 처리를, 산화물 절연층(416)의 형성 전에 감압 하에서 행할 수도 있다. 감압 하에서, 가열 시간을 단축할 수 있다. 그러한 가열 처리에 의해, 산화물 반도체층(431, 432)으로부터 산화물 절연층(416)에 수소가 유입됨으로써, 노멀리 오프(normally-off) 박막 트랜지스터를 얻을 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다.
드레인 전극층(415b, 425b)(및 소스 전극층(415a, 425a))과 중첩하는 산화물 반도체층(431, 432)에 있어서 고저항 드레인 영역(414b, 424b)(또는 고저항 소스 영역(414a, 424a))을 형성함으로써, 박막 트랜지스터(410, 420)의 신뢰성을 향상시킬 수 있다는 것을 유의한다. 구체적으로는, 고저항 드레인 영역(414b, 424b)을 형성함으로써, 드레인 전극층(415b, 425b), 고저항 드레인 영역(414b, 424b), 및 채널 형성 영역(413, 423)에 걸쳐서 도전성을 단계적으로 변화시키는 구조를 얻을 수 있다. 그 때문에, 고전원 전위 VDD를 공급하는 배선에 접속된 드레인 전극층(415b, 425b)에 의해 박막 트랜지스터(410, 420)가 동작할 경우, 게이트 전극층(411)과 드레인 전극층(415b) 사이에 그리고 게이트 전극층(421)과 드레인 전극층(425b) 사이에 고전계가 인가되어도, 고저항 드레인 영역(414b, 424b)이 버퍼로서 기능하여 국부적으로 고전계가 인가되지 않고, 따라서, 박막 트랜지스터의 내압을 향상시킬 수 있다.
또한, 고저항 소스 영역(414a, 424a) 또는 고저항 드레인 영역(414b, 424b)은, 산화물 반도체층(431, 432)의 두께가 15nm 이하인 경우에는 두께 방향 전체에 걸쳐 형성된다. 산화물 반도체층의 두께가 30nm 이상 50nm 이하인 경우에는, 산화물 반도체층(431, 432)의 일부, 즉, 소스 전극층(415a, 425a) 또는 드레인 전극층(415b, 425b)과 접촉하는 영역들 및 그 근방이 저저항화되고, 고저항 소스 영역(414a, 424a) 또는 고저항 드레인 영역(414b, 424b)이 되어, 게이트 절연층(402)에 가까운 영역은 i형으로 될 수 있다.
산화물 절연층(416) 위에 보호 절연층(403)을 추가로 형성할 수 있다. 예를 들면, RF 스퍼터링 방법에 의해 질화 규소막을 형성한다. RF 스퍼터링 방법은, 양산성이 높기 때문에, 보호 절연층의 형성 방법으로서 바람직하다. 보호 절연층(403)은, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않고, 이들이 외부로부터 침입하는 것을 차단하는 무기 절연막, 예를 들면, 질화 규소막, 질화 알루미늄막, 질화 산화 규소막, 또는 산화질화 알루미늄막 등을 이용하여 형성된다. 본 실시 형태에서는, 보호 절연층(403)이 질화 규소막을 이용하여 형성된다(도 4의 (d) 참조).
보호 절연층(403) 위에 평탄화를 위한 평탄화 절연층을 설치할 수 있다. 도 4의 (e)에 도시된 바와 같이, 평탄화 절연층(404)을 형성한다.
평탄화 절연층(404)은 폴리이미드, 아크릴 수지, 벤조시클로부텐계 수지, 폴리아미드, 또는 에폭시 수지 등의, 내열성을 갖는 유기 재료를 이용하여 형성할 수 있다. 그러한 유기 재료 이외에, 저유전율 재료(로우-k 재료), 실록산계 수지, PSG(phosphosilicate glass), 또는 BPSG(borophosphosilicate glass) 등을 이용할 수도 있다. 평탄화 절연층(404)은, 이 재료들 중 임의의 것을 이용하여 형성된 복수의 절연막을 적층시킴으로써 형성해도 된다.
실록산계 수지는, 실록산계 재료를 출발 재료로서 이용하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당하다는 것을 유의한다. 실록산계 수지는 치환기로서 유기기(예를 들면, 알킬기나 아릴기) 또는 플루오로기를 포함할 수 있다. 또한, 유기기는 플루오로기를 포함할 수 있다.
평탄화 절연층(404)의 형성 방법은 특별히 한정되지 않고, 평탄화 절연층(404)은, 재료에 따라서, 스퍼터링 방법, SOG 방법, 스핀 코팅, 딥 코팅, 스프레이 코팅, 또는 액적 토출 방법(예를 들면, 잉크제트 방법, 스크린 인쇄, 또는 오프셋 인쇄) 등의 방법에 의해, 또는 닥터 나이프, 롤 코터, 커튼 코터, 또는 나이프 코터 등의 도구(장치)에 의해 형성될 수 있다.
또한, 도 11에 도시된 바와 같이, 평탄화 절연층(404)을 형성하지 않고, 산화물 절연층(416)과 보호 절연층(403) 위에 도전층(417)과 화소 전극층(427)을 형성해도 된다.
제4 포토리소그래피 단계를 행한다. 레지스트 마스크를 형성하고, 선택적인 에칭을 행해서 산화물 절연층(416), 보호 절연층(403), 및 평탄화 절연층(404)의 일부를 제거하여, 드레인 전극층(425b)에 도달하는 개구를 형성한다.
그 다음으로, 투광성 도전막을 형성한다. 투광성 도전막은, 산화 인듐(In2O3) 또는 산화 인듐 산화 주석 혼합 산화물(In2O3-SnO2, 간단하게는 ITO로 표기됨) 등을 이용하여 스퍼터링 방법이나 진공 증착 방법 등에 의해 형성된다. 대안적으로, 질소를 포함하는 Al-Zn-O계 비단결정막, 즉, Al-Zn-O-N계 비단결정막, 질소를 포함하는 Zn-O계 비단결정막, 또는 질소를 포함하는 Sn-Zn-O계 비단결정막을 이용해도 된다. Al-Zn-O-N계 비단결정막의 아연의 조성비(at%)는 47at% 이하이고 비단결정막 내의 알루미늄의 조성비보다 크고, 비단결정막 내의 알루미늄의 조성비(at%)는 비단결정막 내의 질소의 조성비보다 크다는 것을 유의한다. 그러한 재료는 염산계의 용액에 의해 에칭된다. 그러나, 특히 ITO의 에칭에서는 에칭 잔사가 발생하기 쉽고 기판 위에 남기 쉬우므로, 에칭 가공성을 개선하기 위해서 산화 인듐 산화 아연 혼합 산화물(In2O3-ZnO)을 이용해도 된다.
투광성 도전막의 성분의 조성비의 단위는 원자 퍼센트(at%)이고, 성분의 조성비는 전자 프로브 X선 마이크로애널라이저(EPMA: electron probe X-ray microanalyzer)를 이용한 분석에 의해 평가된다는 것을 유의한다.
다음으로, 제5 포토리소그래피 단계를 행한다. 레지스트 마스크를 형성하고, 에칭에 의해 투광성 도전막의 불필요한 부분을 제거해서 화소 전극층(427)과 도전층(417)을 형성한다. 그런 다음, 레지스트 마스크를 제거한다(도 4의 (e) 참조).
본 실시 형태에서, 게이트 절연층에 개구를 형성하는 단계는 도면에 도시되지 않지만, 게이트 절연층에 개구를 형성하는 단계는, 산화물 절연층 및 보호 절연층과 같은 포토리소그래피 단계 또는 별도의 포토리소그래피 단계에서 행해도 된다. 별도의 포토리소그래피 단계에서 개구를 형성하는 경우, 포토리소그래피 단계의 수는 6이 된다.
본 실시 형태는, 다른 실시 형태들 중 임의의 것과 적절히 조합해서 실시할 수 있다.
이상과 같이, 산화물 반도체층을 이용하여 형성된 박막 트랜지스터를 포함하는 반도체 장치에 있어서, 기생 용량을 감소시키고, 저전력 소비의 반도체 장치를 달성할 수 있다.
또한, 산화물 반도체층을 이용하여 형성된 박막 트랜지스터를 포함하는 반도체 장치는 높은 신뢰성을 가질 수 있다.
(실시 형태 4)
본 실시 형태는, 본 명세서에 개시된 반도체 장치에 적용할 수 있는 박막 트랜지스터의 다른 예를 설명한다. 본 실시 형태에서 설명하는 박막 트랜지스터(450, 460)는, 실시 형태 1의 구동 회로용 박막 트랜지스터(1223)와 화소용 박막 트랜지스터(1211), 및 실시 형태 2의 박막 트랜지스터(320)로서 이용될 수 있다.
반도체 장치 및 반도체 장치의 제작 방법의 일 실시 형태를 도 5의 (a) 내지 도 5의 (e)를 참조하여 설명한다.
도 5의 (a) 내지 도 5의 (e)는 반도체 장치의 단면 구조를 도시한다. 도 5의 (a) 내지 도 5의 (e)의 박막 트랜지스터(450, 460)는 각각, 채널 보호형이라고 불리는(채널 스톱형이라고도 부름) 바텀 게이트 구조들 중 하나를 갖고, 역스태거형 박막 트랜지스터라고도 부른다.
박막 트랜지스터(450, 460)로서 싱글 게이트 박막 트랜지스터를 이용하여 설명이 주어지지만, 필요에 따라서, 각각이 복수의 채널 형성 영역을 포함하는 멀티 게이트 박막 트랜지스터들도 형성할 수 있다.
이하, 도 5의 (a) 내지 도 5의 (e)를 참조하여, 기판(400) 위에 박막 트랜지스터(450, 460)를 제작하는 공정을 설명한다.
우선, 절연 표면을 갖는 기판(400) 위에 도전막을 형성한 후, 제1 포토리소그래피 단계에서 게이트 전극층(451, 461)을 형성한다. 레지스트 마스크를 잉크제트 방법에 의해 형성해도 된다는 것을 유의한다. 레지스트 마스크를 잉크제트 방법에 의해 형성하면, 포토마스크를 사용하지 않기 때문에, 제조 코스트를 감소시킬 수 있다.
또한, 게이트 전극층(451, 461)은 몰리브데늄, 티타늄, 크로뮴, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴, 및 스칸듐 등의 금속 재료 중 임의의 것, 또는 이 금속 재료들 중 임의의 것을 주성분으로서 포함하는 합금 재료를 이용하여, 단층 구조 또는 적층 구조로 형성될 수 있다.
다음으로, 게이트 전극층(451, 461) 위에 게이트 절연층(402)을 형성한다.
본 실시 형태에서는, 게이트 절연층(402)으로서 플라즈마 CVD 방법에 의해 두께 100nm의 산화질화 규소층을 형성한다.
다음으로, 게이트 절연층(402) 위에, 두께 2nm 이상 200nm 이하의 산화물 반도체층을 형성하고, 제2 포토리소그래피 단계에서 섬 형상의 산화물 반도체층들로 가공한다. 본 실시 형태에서, 산화물 반도체층은 In-Ga-Zn-O계 금속 산화물 타겟을 이용해서 스퍼터링 방법에 의해 형성된다.
다음으로, 산화물 반도체층의 탈수 또는 탈수소화를 행한다. 탈수 또는 탈수소화를 위한 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하이고, 바람직하게는 400℃ 이상 기판의 왜곡점 미만이다. 여기에서, 가열 처리 장치들 중 하나인 전기 노에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기에서 450℃에서 1시간 동안 가열 처리를 행한 후, 산화물 반도체층을 대기에 노출시키지 않음으로써, 산화물 반도체층에의 물 및 수소의 유입을 방지한다. 이에 의해, 산화물 반도체층(431, 432)을 얻는다(도 5의 (a)).
다음으로, N2O, N2, 또는 Ar 등의 가스를 이용한 플라즈마 처리를 행한다. 이 플라즈마 처리에 의해, 산화물 반도체층의 노출된 부분들의 표면들에 흡착된 물 등을 제거한다. 대안적으로, 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리를 행할 수 있다.
다음으로, 게이트 절연층(402) 및 산화물 반도체층(431, 432) 위에 산화물 절연층을 형성한 후, 제3 포토리소그래피 단계를 행한다. 레지스트 마스크를 형성하고, 선택적으로 에칭을 행함으로써 산화물 절연층(456, 466)을 형성한다. 그 후, 레지스트 마스크를 제거한다.
본 실시 형태에서는, 산화물 절연층(456, 466)용으로 두께 200nm의 산화 규소막을 스퍼터링 방법에 의해 성막한다. 성막시의 기판 온도는 실온 이상 300℃ 이하일 수 있고, 본 실시 형태에서는 100℃이다. 산화 규소막은 스퍼터링 방법에 의해 희 가스(대표적으로 아르곤) 분위기, 산소 분위기, 또는 희 가스(대표적으로 아르곤) 및 산소를 포함하는 분위기에서 형성될 수 있다. 타겟으로서, 산화 규소 타겟 또는 규소 타겟을 이용할 수 있다. 예를 들면, 규소 타겟을 이용하여, 산소 분위기에서 스퍼터링 방법에 의해 산화 규소막을 형성할 수 있다. 저저항화된 산화물 반도체층들(431, 432)에 접촉해서 형성하는 산화물 절연층(456, 466)으로서는, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않고, 그러한 불순물들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용한다. 대표적으로, 산화 규소막, 질화 산화 규소막, 산화 알루미늄막, 또는 산화질화 알루미늄막 등을 이용한다.
다음으로, 불활성 기체 분위기, 또는 산소 분위기에서 제2 가열 처리를(바람직하게는 200℃ 이상 400℃ 이하에서, 예를 들면, 250℃ 이상 350℃ 이하에서) 행할 수 있다. 예를 들면, 질소 분위기에서 250℃에서 1시간 동안 제2 가열 처리를 행한다. 제2 가열 처리에 있어서, 산화물 반도체층(채널 형성 영역)은 산화물 절연층들(456, 466)에 접촉한 상태에서 가열된다.
본 실시 형태에서는, 또한, 위에 산화물 절연층(456, 466)이 설치되고 산화물 반도체층(431, 432)의 일부가 노출되어 있는 산화물 반도체층(431, 432)에 대해 질소 등의 불활성 기체 분위기에서 또는 감압 하에서 가열 처리를 더 행한다. 산화물 절연층(456, 466)에 의해 덮어져 있지 않아서 노출된 산화물 반도체층(431, 432)의 영역은, 질소 등의 불활성 기체 분위기에서 또는 감압 하에서 가열 처리를 행함으로써, 저저항화될 수 있다. 예를 들면, 질소 분위기에서 250℃에서 1시간 동안 가열 처리를 행한다.
산화물 절연층(456, 466)이 설치된 산화물 반도체층(431, 432) 각각에 대한 질소 분위기에서의 가열 처리에 의해, 산화물 반도체층(431, 432)의 노출 영역은 저저항화된다. 따라서, 저항이 상이한 영역들(도 5의 (b)에 있어서는 음영 영역과 화이트 영역으로서 나타냄)을 각각 포함하는 산화물 반도체층(452, 462)이 형성된다.
다음으로, 게이트 절연층(402), 산화물 반도체층(452, 462), 및 산화물 절연층(456, 466) 위에, 금속 도전막을 형성한 후, 제4 포토리소그래피 단계에서 레지스트 마스크를 형성하고, 선택적으로 에칭을 행함으로써, 소스 전극층(455a, 465a)과 드레인 전극층(455b, 465b)을 형성한다. 그 후, 레지스트 마스크를 제거한다(도 5의 (c) 참조). 소스 전극층(455a)과 드레인 전극층(455b)은 산화물 절연층(456)의 일부에 그리고 산화물 반도체층(452)의 일부에 접촉한다. 마찬가지로, 소스 전극층(465a)과 드레인 전극층(465b)은 산화물 절연층(456)의 일부에 그리고 산화물 반도체층(452)의 일부에 접촉한다.
소스 전극층(455a, 465a) 및 드레인 전극층(455b, 465b)의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, 및 W로부터 선택된 원소, 또는 이 원소들 중 임의의 것을 성분으로서 포함하는 합금, 및 이 원소들의 임의의 조합을 포함하는 합금막 등이 있다. 또한, 금속 도전막은 단층 구조 또는 2층 이상의 적층 구조를 가질 수 있다.
이상의 단계를 통해, 산화물 반도체층(431, 432)은 탈수 또는 탈수소화용 가열 처리에 의해 저저항화된 후, 산화물 반도체층(431, 432)의 일부가 선택적으로 산소 과잉 상태로 변화된다. 그 결과, 게이트 전극층(451, 461)과 각각 중첩하는 채널 형성 영역(453, 463)은 i형이 되고, 소스 전극층(455a, 465a)과 각각 중첩하는 고저항 소스 영역(454a, 464a), 및 드레인 전극층(455b, 465b)과 각각 중첩하는 고저항 드레인 영역(454b, 464b)이 각각 셀프 얼라인 방식으로 형성된다. 따라서, 박막 트랜지스터(450, 460)가 형성된다.
또한, 대기 중에서 100℃ 내지 200℃에서 1시간 이상 30시간 이하 동안 가열 처리를 행할 수 있다. 본 실시 형태에서는, 150℃에서 10시간 동안 가열 처리를 행한다. 이 가열 처리는 일정한 가열 온도에서 행할 수 있다. 대안적으로, 다음의 온도 사이클, 즉, 실온으로부터 100℃ 내지 200℃까지의 온도로 승온시킨 다음, 실온까지 강온시키는 사이클을 복수 회 반복해서 적용할 수 있다. 또한, 이 가열 처리를, 산화물 절연층(456, 466)의 형성 전에 감압 하에서 행할 수도 있다. 감압 하에서, 가열 시간을 단축할 수 있다. 그러한 가열 처리에 의해, 산화물 반도체층(452, 462)으로부터 산화물 절연층(456, 466)에 수소가 유입됨으로써, 노멀리 오프 박막 트랜지스터를 얻을 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다.
드레인 전극층(455b, 465b)(및 소스 전극층(455a, 465a))과 중첩하는 산화물 반도체층(452, 462)에 있어서 고저항 드레인 영역(454b, 464b)(또는 고저항 소스 영역(454a, 464a))을 형성함으로써, 박막 트랜지스터(450, 460)의 신뢰성을 향상시킬 수 있다는 것을 유의한다. 구체적으로는, 고저항 드레인 영역(454b, 464b)을 형성함으로써, 드레인 전극층(455b, 465b), 고저항 드레인 영역(454b, 464b), 및 채널 형성 영역(453, 463)에 걸쳐서 도전성을 단계적으로 변화시킬 수 있는 구조를 얻을 수 있다. 그 때문에, 고전원 전위 VDD를 공급하는 배선에 접속된 드레인 전극층(455b, 465b)에 의해 동작이 행해지는 경우, 게이트 전극층(451)과 드레인 전극층(455b) 사이에 그리고 게이트 전극층(461)과 드레인 전극층(465b) 사이에 고전계가 인가되어도, 고저항 드레인 영역(454b, 464b)이 버퍼로서 기능하여 국부적으로 고전계가 인가되지 않고, 따라서, 트랜지스터의 내압을 향상시킬 수 있다.
소스 전극층(455a, 465a), 드레인 전극층(455b, 465b), 및 산화물 절연층(456, 466) 위에 보호 절연층(403)을 형성한다. 본 실시 형태에서는, 보호 절연층(403)을 질화 규소막을 이용해서 형성한다(도 5의 (d) 참조).
대안적으로, 소스 전극층(455a, 465a), 드레인 전극층(455b, 465b), 및 산화물 절연층(456, 466) 위에 산화물 절연층을 더 형성해도 되고, 산화물 절연층 위에 보호 절연층(403)을 적층해도 된다. 본 실시 형태에서는, 보호 절연층(403) 위에 평탄화 절연층(404)을 형성한다.
다음으로, 제5 포토리소그래피 단계를 행한다. 레지스트 마스크를 형성하고, 선택적으로 에칭을 행해서 평탄화 절연층(404) 및 보호 절연층(403)의 일부를 제거하여, 드레인 전극층(465b)에 도달하는 개구를 형성한다.
다음으로, 투광성 도전막을 형성하고, 제6 포토리소그래피 단계를 행한다. 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거함으로써, 화소 전극층(467) 및 도전층(457)을 형성한다. 그런 다음, 레지스트 마스크를 제거한다(도 5의 (e) 참조).
본 실시 형태에서는, 게이트 절연층에 개구를 형성하는 단계는 도면에 도시되지 않지만, 게이트 절연층에 개구를 형성하는 단계는, 산화물 절연층 및 보호 절연층과 같은 포토리소그래피 단계 또는 별도의 포토리소그래피 단계에서 행해도 된다. 별도의 포토리소그래피 단계에서 개구를 형성하는 경우, 포토리소그래피 단계의 수는 7이 된다.
본 실시 형태는, 다른 실시 형태들 중 임의의 것과 적절히 조합해서 실시할 수 있다.
이상과 같이, 산화물 반도체층을 이용하여 형성된 박막 트랜지스터를 포함하는 반도체 장치에 있어서, 기생 용량을 감소시키고, 저전력 소비의 반도체 장치를 달성할 수 있다.
또한, 산화물 반도체층을 이용하여 형성된 박막 트랜지스터를 포함하는 반도체 장치는 높은 신뢰성을 가질 수 있다.
(실시 형태 5)
본 실시 형태는, 본 명세서에 개시된 반도체 장치에 적용할 수 있는 박막 트랜지스터의 다른 예를 설명한다. 본 실시 형태에서 설명하는 박막 트랜지스터(240, 260)는, 실시 형태 1의 구동 회로용 박막 트랜지스터(1223)와 화소용 박막 트랜지스터(1211), 및 실시 형태 2의 박막 트랜지스터(320)로서 이용될 수 있다.
반도체 장치 및 반도체 장치의 제작 방법의 일 실시 형태를 도 6의 (a) 내지 도 6의 (e)를 참조하여 설명한다.
박막 트랜지스터(240, 260)로서 싱글 게이트 박막 트랜지스터를 이용하여 설명이 주어지지만, 필요에 따라서, 각각이 복수의 채널 형성 영역을 포함하는 멀티 게이트 박막 트랜지스터들도 형성할 수 있다.
이하, 도 6의 (a) 내지 도 6의 (e)를 참조하여, 기판(200) 위에 박막 트랜지스터(240, 260)를 제작하는 공정을 설명한다.
우선, 절연 표면을 갖는 기판(200) 위에 도전막을 형성한 후, 제1 포토리소그래피 단계에서 게이트 전극층(241, 261)을 형성한다. 본 실시 형태에서는, 게이트 전극층(241, 261)으로서 두께 150nm의 텅스텐막을 스퍼터링 방법에 의해 형성한다.
다음으로, 게이트 전극층(241, 261) 위에 게이트 절연층(292)을 형성한다. 본 실시 형태에서는, 게이트 절연층(292)으로서 플라즈마 CVD 방법에 의해 두께 100nm의 산화질화 규소층을 형성한다.
다음으로, 게이트 절연층(292) 위에 금속 도전막을 형성하고, 제2 포토리소그래피 단계를 행한다. 금속 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행함으로써, 소스 전극층(245a, 265a) 및 드레인 전극층(245b, 265b)을 형성한다. 그 후, 레지스트 마스크를 제거한다(도 6의 (a) 참조).
다음으로, 산화물 반도체층(295)을 형성한다(도 6의 (b) 참조). 본 실시 형태에서는, 산화물 반도체층(295)은 In-Ga-Zn-O계 금속 산화물 타겟을 이용하여 스퍼터링 방법에 의해 형성된다. 산화물 반도체층(295)을 제3 포토리소그래피 단계에서 섬 형상의 산화물 반도체층들로 가공한다.
다음으로, 산화물 반도체층의 탈수 또는 탈수소화를 행한다. 탈수 또는 탈수소화를 위한 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하이고, 바람직하게는 400℃ 이상 기판의 왜곡점 미만이다. 여기에서, 가열 처리 장치들 중 하나인 전기 노에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기에서 450℃에서 1시간 동안 가열 처리를 행한 후, 산화물 반도체층을 대기에 노출시키지 않음으로써, 산화물 반도체층에의 물 및 수소의 침입을 방지한다. 이에 의해, 산화물 반도체층(296, 297)을 얻는다(도 6의 (c)).
대안적으로, 제1 가열 처리로서 다음과 같이 GRTA를 행할 수 있다. 650℃ 내지 700℃의 고온으로 가열된 불활성 기체 중에 기판을 두고, 몇 분 동안 가열한 후, 기판을 이동시켜서 고온으로 가열된 불활성 기체 중으로부터 취출한다. GRTA는 단시간에 고온 가열 처리를 행할 수 있다.
산화물 반도체층(296, 297)에 접촉하는 보호 절연막이 될 산화물 절연층(246)을 형성한다.
산화물 절연층(246)은, 적어도 1nm의 두께로 스퍼터링 방법 등, 산화물 절연층(246)에 물 및 수소 등의 불순물을 유입시키지 않는 방법에 의해 형성될 수 있다. 산화물 절연층(246)에 수소가 포함되면, 수소가 산화물 반도체층(296, 297)에 침입하거나, 또는 수소가 산화물 반도체층(296, 297) 중의 산소를 추출하는 일이 발생하여, 산화물 반도체층들(296, 297)의 백채널이 저저항화(n형화)되어버려, 기생 채널이 형성된다. 따라서, 가능한 한 수소를 포함하지 않는 산화물 절연층(246)을 형성하기 위해, 수소를 이용하지 않는 성막 방법을 채택하는 것이 중요하다.
본 실시 형태에서는, 산화물 절연층(246)으로서 두께 200nm의 산화 규소막을 스퍼터링 방법에 의해 성막한다. 성막시의 기판 온도는, 실온 이상 300℃ 이하일 수 있고, 본 실시 형태에서는 100℃이다. 산화 규소막은 스퍼터링 방법에 의해 희 가스(대표적으로 아르곤) 분위기, 산소 분위기, 또는 희 가스(대표적으로 아르곤) 및 산소를 포함하는 분위기에서 형성될 수 있다. 타겟으로서, 산화 규소 타겟 또는 규소 타겟을 이용할 수 있다. 예를 들면, 규소 타겟을 이용하여, 산소 및 질소를 포함하는 분위기에서 스퍼터링 방법에 의해 산화 규소막을 형성할 수 있다. 저저항화된 산화물 반도체층들(296, 297)에 접촉해서 형성되는 산화물 절연층(246)으로서는, 수분, 수소 이온, 및 OH- 등의 불순물을 포함하지 않고, 이러한 불순물들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용한다. 대표적으로, 산화 규소막, 질화 산화 규소막, 산화 알루미늄막, 또는 산화질화 알루미늄 등을 이용한다.
다음으로, 불활성 기체 분위기, 또는 산소 분위기에서 제2 가열 처리를(바람직하게는 200℃ 이상 400℃ 이하에서, 예를 들면, 250℃ 이상 350℃ 이하에서) 행한다. 예를 들면, 질소 분위기에서 250℃에서 1시간 동안 제2 가열 처리를 행한다. 제2 가열 처리에 있어서, 산화물 반도체층(296, 297)의 일부(채널 형성 영역)는 산화물 절연층(246)에 접촉한 상태에서 가열된다.
전술한 단계들을 통해, 산화물 반도체층(296, 297)이 탈수 또는 탈수소화용 가열 처리에 의해 저저항된 다음, 산화물 반도체층(296, 297)이 산소 과잉 상태로 변화된다. 그 결과, i형 산화물 반도체층(242, 262)이 형성된다. 이에 의해, 박막 트랜지스터(240, 260)를 형성한다.
또한, 대기 중에서 100℃ 내지 200℃에서 1시간 이상 30시간 이하 동안 가열 처리를 행할 수 있다. 본 실시 형태에서는, 150℃에서 10시간 동안 가열 처리를 행한다. 이 가열 처리는 일정한 가열 온도에서 행할 수 있다. 대안적으로, 다음의 온도 사이클, 즉, 실온으로부터 100℃ 내지 200℃까지의 온도로 승온시킨 다음, 실온까지 강온시키는 사이클을 복수 회 반복해서 적용할 수 있다. 또한, 이 가열 처리를, 산화물 절연막(246)의 형성 전에 감압 하에서 행할 수도 있다. 감압 하에서, 가열 시간을 단축할 수 있다. 그러한 가열 처리에 의해, 산화물 반도체층으로부터 산화물 절연층에 수소가 유입됨으로써, 노멀리 오프 박막 트랜지스터를 얻을 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다.
산화물 절연층(246) 위에 보호 절연층(293)을 더 형성해도 된다. 예를 들면, RF 스퍼터링 방법에 의해 질화 규소막을 형성한다. 본 실시 형태에서는, 보호 절연층(293)을 질화 규소막을 이용해서 형성한다(도 6의 (d) 참조).
보호 절연층(293) 위에 평탄화를 위한 평탄화 절연층(294)을 설치할 수 있다. 본 실시 형태에서는, 보호 절연층(293) 위에 평탄화 절연층(294)을 형성한다.
다음으로, 제4 포토리소그래피 단계를 행한다. 레지스트 마스크를 형성하고, 선택적으로 에칭을 행해서 평탄화 절연층(294), 보호 절연층(293), 및 산화 절연층(246)의 일부를 제거하여, 드레인 전극층(265b)에 도달하는 개구를 형성한다.
다음으로, 투광성 도전막을 형성하고, 제5 포토리소그래피 단계를 행한다. 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서, 화소 전극층(267) 및 도전층(247)을 형성한다. 그런 다음, 레지스트 마스크를 제거한다(도 6의 (e) 참조).
본 실시 형태에서는, 게이트 절연층에 개구를 형성하는 단계는 도면에 도시되지 않지만, 게이트 절연층에 개구를 형성하는 단계는, 산화물 절연층 및 보호 절연층과 같은 포토리소그래피 단계 또는 별도의 포토리소그래피 단계에서 행해도 된다. 별도의 포토리소그래피 단계에서 개구를 형성하는 경우, 포토리소그래피 단계의 수는 6이 된다.
본 실시 형태는, 다른 실시 형태들 중 임의의 것과 적절히 조합해서 실시할 수 있다.
이상과 같이, 산화물 반도체층을 이용하여 형성된 박막 트랜지스터를 포함하는 반도체 장치에 있어서, 기생 용량을 감소시키고, 저전력 소비의 반도체 장치를 달성할 수 있다.
또한, 산화물 반도체층을 이용하여 형성된 박막 트랜지스터를 포함하는 반도체 장치는 높은 신뢰성을 가질 수 있다.
(실시 형태 6)
본 실시 형태는, 본 명세서에 개시된 반도체 장치에 적용할 수 있는 박막 트랜지스터의 다른 예를 설명한다. 본 실시 형태에서 설명하는 박막 트랜지스터(210, 220)는, 실시 형태 1의 구동 회로용 박막 트랜지스터(1223)와 화소용 박막 트랜지스터(1211), 및 실시 형태 2의 박막 트랜지스터(320)로서 이용될 수 있다.
본 실시 형태에서는, 박막 트랜지스터를 갖는 반도체 장치의 제작 공정의 일부가 실시 형태 3과 상이한 예를 도 10의 (a) 내지 도 10의 (e)를 참조하여 설명한다. 도 10의 (a) 내지 도 10의 (e)는, 도 10의 (a) 내지 도 10의 (e)의 공정의 일부가 도 4의 (a) 내지 도 4의 (e)와 상이하다는 점을 제외하고는, 도 4의 (a) 내지 도 4의 (e)와 동일하기 때문에, 도 4의 (a) 내지 도 4의 (e)와 동일한 부분의 상세한 설명은 생략한다. 본 실시 형태에서는, 포토리소그래피 단계들에 있어서, 다계조 마스크를 이용하여 형성된 마스크층을 이용한다.
다계조 마스크를 이용하여 형성된 마스크층은 복수의 막 두께를 갖고, 마스크층에 에칭을 행함으로써 형상이 더 변형될 수 있기 때문에, 마스크층은 다른 패턴들로 가공하는 복수의 에칭 단계들에 이용될 수 있다. 따라서, 1개의 다계조 마스크를 이용하여, 2종류 이상의 다른 패턴들에 대응하는 마스크층을 형성할 수 있다. 따라서, 포토마스크의 수를 감소시킬 수 있고, 대응하는 포토리소그래피 단계의 수도 감소시킬 수 있기 때문에, 공정의 간략화가 실현될 수 있다.
실시 형태 1에 따라서, 기판(200) 위에 제1 포토리소그래피 단계에서 게이트 전극층(211, 221)을 형성한 다음, 그 위에 게이트 절연층(202)을 적층한다. 게이트 절연층(202) 위에 산화물 반도체층을 형성한다. 본 실시 형태에서, 산화물 반도체층은 In-Ga-Zn-O계 금속 산화물 타겟을 이용해서 스퍼터링 방법에 의해 형성된다.
탈수 또는 탈수소화를 행하기 위해, 가열 처리 장치들 중 하나인 전기 노에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기에서 450℃에서 1시간 동안 가열 처리를 행한다. 그 후, 산화물 반도체층을 대기에 노출시키지 않음으로써, 산화물 반도체층에의 물 및 수소의 침입을 방지한다. 이에 의해, 산화물 반도체층(230)을 얻는다(도 10의 (a)).
다음으로, 산화물 반도체층(230) 위에 금속 도전막(237)을 스퍼터링 방법이나 진공 증착 방법에 의해 형성한다(도 10의 (a) 참조).
금속 도전막(237)은 소스 전극층 및 드레인 전극층이 되는 도전막이다. 금속 도전막의 재료로서는, Al, Cr, Cu, Ta, Ti, Mo, 및 W로부터 선택된 원소, 이 원소들 중 임의의 것을 포함하는 합금, 및 이 원소들의 임의의 것이 결합되어 있는 합금막 등이 있다. 대안적으로, 망간, 마그네슘, 지르코늄, 베릴륨, 및 토륨으로부터 선택된 하나 또는 복수의 재료를 이용해도 된다.
제2 포토리소그래피 단계에 있어서, 산화물 반도체층(230) 및 금속 도전막(237) 위에 레지스트 마스크(231a, 231b)를 형성한다.
본 실시 형태에서는, 레지스트 마스크(231a, 231b)를 형성하기 위해서 다계조(고계조) 마스크를 이용한 노광을 행하는 예를 설명한다. 우선, 레지스트 마스크(231a, 231b)를 형성하기 위해서 레지스트를 형성한다. 레지스트로서는, 포지티브형 레지스트 또는 네거티브형 레지스트를 이용할 수 있다. 여기에서는, 포지티브형 레지스트를 이용한다. 레지스트는 스핀 코팅 방법에 의해 형성될 수 있거나, 또는 잉크제트 방법에 의해 선택적으로 형성될 수도 있다. 레지스트를 잉크제트 방법에 의해 선택적으로 형성하면, 의도하지 않은 부분에의 레지스트 형성을 방지할 수 있으므로, 재료의 낭비를 감소시킬 수 있다.
다음으로, 노광 마스크로서 다계조 마스크(81)를 이용하여, 레지스트에 광을 조사하여, 레지스트를 노광한다.
여기에서, 다계조 마스크(81)를 이용한 노광에 대해서 도 20의 (a) 내지 도 20의 (d)를 참조하여 설명한다.
다계조 마스크는 노광 영역, 중간 노광 영역, 및 미노광 영역을 제공하기 위해 3개의 노광 레벨이 가능한 마스크이다. 다계조 마스크는, 투과한 광이 복수의 강도를 갖게 되는 노광 마스크이다. 1회의 노광 및 현상 공정에 의해, 복수의 두께(대표적으로는, 2종류의 두께)를 갖는 레지스트 마스크를 형성하는 것이 가능하다. 이 때문에, 다계조 마스크를 이용함으로써, 노광 마스크의 개수를 감소킬 수 있다.
다계조 마스크의 대표적인 예로서는, 도 20의 (a)에 도시된 그레이-톤(gray-tone) 마스크(81a)와 도 20의 (c)에 도시된 하프-톤(half-tone) 마스크(81b)를 포함한다.
도 20의 (a)에 도시된 바와 같이, 그레이-톤 마스크(81a)는 투광성 기판(83), 및 투광성 기판(83) 위에 형성된 차광부(84) 및 회절 격자(85)를 포함한다. 차광부(84)의 광투과율은 0%이다. 한편, 회절 격자(85)는 슬릿 형태, 도트 형태, 또는 메쉬 형태 등의 광 투과부의 간격을, 노광용 광의 해상도 한계 이하의 간격으로 함으로써, 광투과율을 제어할 수 있다. 회절 격자(85)는, 주기적인 간격의 슬릿 형태, 도트 형태, 또는 메쉬 형태, 또는 비주기적인 간격의 슬릿 형태, 도트 형태, 또는 메쉬 형태일 수 있다는 것을 유의한다.
투광성 기판(83)으로서는, 석영 기판 등의 투광성 기판을 이용할 수 있다. 차광부(84) 및 회절 격자(85)는, 크로뮴이나 산화 크로뮴 등의 광을 흡수하는 차광 재료를 이용해서 형성될 수 있다.
그레이-톤 마스크(81a)에 노광 광을 조사하는 경우, 도 20의 (b)에 도시된 바와 같이, 차광부(84)에서의 광투과율(86)은 0%이며, 차광부(84)도 회절 격자(85)도 설치되지 않은 영역에서의 광투과율(86)은 100%이다. 회절 격자(85)의 광투과율(86)은 10% 내지 70%의 범위에서 제어될 수 있다. 회절 격자(85)에 있어서의 광투과율은 회절 격자의 슬릿, 도트, 또는 메쉬의 간격 또는 피치를 조정함으로써 제어될 수 있다.
도 20의 (c)에 도시된 바와 같이, 하프-톤 마스크(81b)는, 반투광부(87) 및 차광부(88)를 구비한 투광성 기판(83)을 포함한다. 반투광부(87)는 MoSiN, MoSi, MoSiO, MoSiON, 또는 CrSi 등을 이용하여 형성될 수 있다. 차광부(88)는, 크로뮴이나 산화 크로뮴 등의 광을 흡수하는 차광 재료를 이용해서 형성될 수 있다.
하프-톤 마스크(81b)에 노광 광을 조사하는 경우, 도 20의 (d)에 도시된 바와 같이, 차광부(88)의 광투과율(89)은 0%이며, 차광부(88)도 반투광부(87)도 설치되지 않은 영역에서의 광투과율(89)은 100%이다. 반투광부(87)에서의 광투과율(89)은 10% 내지 70%의 범위에서 제어될 수 있다. 반투광부(87)에 있어서의 광투과율은 반투광부(87)의 재료에 의해 조정될 수 있다.
다계조 마스크를 이용한 노광 후에, 현상을 행함으로써, 도 10의 (b)에 도시된 바와 같이 두께가 상이한 영역들을 각각 갖는 레지스트 마스크(231a, 231b)를 형성할 수 있다.
다음으로, 레지스트 마스크(231a, 231b)를 이용해서 제1 에칭 단계를 행하여, 산화물 반도체층(230) 및 금속 도전막(237)을 에칭하여 섬 형상으로 가공한다. 그 결과, 산화물 반도체층(233, 235) 및 금속 도전층(232, 234)을 형성할 수 있다(도 10의 (b) 참조).
다음으로, 레지스트 마스크(231a, 231b)를 애싱(ashing)한다. 그 결과, 레지스트 마스크의 면적(3차원을 고려하면, 체적) 및 두께가 감소된다. 이때, 두께가 얇은 영역들에 있어서의 레지스트 마스크들의 레지스트(게이트 전극층(211)의 일부와 중첩하는 영역, 및 게이트 전극층(221)의 일부와 중첩하는 영역)가 제거되어, 분리된 레지스트 마스크(236a, 236b, 236c, 236d)를 형성할 수 있다.
레지스트 마스크(236a, 236b, 236c, 236d)를 이용하여 에칭에 의해 불필요한 부분들을 제거해서 소스 전극층(215a, 225a) 및 드레인 전극층(215b, 225b)을 형성한다(도 10의 (c) 참조).
금속 도전층(232, 234)의 에칭에 의해, 산화물 반도체층(233, 235)이 제거 되지 않도록 재료 및 에칭 조건을 적절하게 조정한다는 것을 유의한다.
본 실시 형태에서는, 금속 도전층(232, 234)으로서 Ti막을 이용하고, 산화물 반도체층(233, 235)으로서는 In-Ga-Zn-O계 산화물을 이용하고, 에천트로서 암모니아 과산화 수소 용액(암모니아, 물, 과산화수소 용액의 혼합 용액)을 이용한다.
금속 도전층들 및 산화물 반도체층들의 에칭은 습식 에칭에 한정되지 않고, 건식 에칭일 수도 있다는 것을 유의한다.
건식 에칭용 에칭 가스로서는, 염소를 포함하는 가스(염소(Cl2), 염화붕소(BCl3), 염화규소(SiCl4), 또는 사염화탄소(CCl4) 등의 염소계 가스)를 이용하는 것이 바람직하다.
대안적으로, 불소를 포함하는 가스(사불화탄소(CF4), 불화황(SF6), 불화질소(NF3), 또는 트리플루오로메탄(CHF3) 등의 불소계 가스), 브롬화수소(HBr), 산소(O2), 또는 이 가스들 중 임의의 것에 헬륨(He)이나 아르곤(Ar) 등의 희 가스를 첨가한 가스를 이용할 수 있다.
건식 에칭 방법으로서는, 평행 평판형 RIE(reactive ion etching: 반응성 이온 에칭) 방법이나, ICP(inductively coupled plasma: 유도 결합형 플라즈마) 에칭 방법을 이용할 수 있다. 층들을 원하는 형상들로 에칭하기 위해, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 및 기판측의 전극의 온도 등)을 적절히 조절한다.
습식 에칭용 에천트로서는, 인산, 아세트산, 및 질산 등의 혼합 용액 등을 이용할 수 있다. 대안적으로, ITO07N(KANTO CHEMICAL CO., INC.제)을 이용해도 된다.
습식 에칭용 에천트는 에칭된 재료와 함께 세정에 의해 제거된다. 에천트 및 에칭된 재료를 포함하는 폐기액을 정제할 수 있어서, 에칭된 재료를 재이용할 수 있다. 에칭 후의 폐기액으로부터 산화물 반도체층에 포함되는 인듐 등의 재료를 회수해서 재이용하는 경우, 자원을 효율적으로 이용할 수 있고 코스트를 절감할 수 있다.
재료가 원하는 형상으로 에칭될 수 있도록, 재료에 따라 에칭 조건(에천트, 에칭 시간, 및 온도 등)을 적절히 조절한다.
다음으로, 레지스트 마스크(236a, 236b, 236c, 236d)를 제거하고, 산화물 반도체층(233, 235)에 접하는 보호 절연막이 될 산화물 절연층(216)을 형성한다. 본 실시 형태에서는, 산화 절연층(216)으로서 두께 200nm의 산화 규소막을 스퍼터링 방법에 의해 성막한다.
다음으로, 불활성 기체 분위기, 또는 산소 분위기에서 제2 가열 처리를(바람직하게는 200℃ 이상 400℃ 이하에서, 예를 들면, 250℃ 이상 350℃ 이하에서) 행한다. 예를 들면, 질소 분위기에서 250℃에서 1시간 동안 제2 가열 처리를 행한다. 제2 가열 처리에 있어서, 산화물 반도체층의 일부(채널 형성 영역)는 산화물 절연층(216)에 접촉한 상태에서 가열된다.
이상의 단계들을 통해, 산화물 반도체층(233, 235)은 탈수 또는 탈수소화용 가열 처리에 의해 저저항화된 후, 산화물 반도체층(233, 235)의 일부가 선택적으로 산소 과잉 상태로 변화된다. 그 결과, 게이트 전극층(211)과 중첩하는 채널 형성 영역(213)은 i형이 되고, 소스 전극층(215a)과 중첩하는 고저항 소스 영역(214a), 및 드레인 전극층(215b)과 중첩하는 고저항 드레인 영역(214b)이 셀프 얼라인 방식으로 형성된다. 따라서, 박막 트랜지스터(210)가 형성된다. 마찬가지로, 게이트 전극층(221)과 중첩하는 채널 형성 영역(223)은 i형이 되고, 소스 전극층(225a)과 중첩하는 고저항 소스 영역(224a), 및 드레인 전극층(225b)과 중첩하는 고저항 드레인 영역(224b)이 셀프 얼라인 방식으로 형성된다. 따라서, 박막 트랜지스터(220)가 형성된다.
또한, 대기 중에서 100℃ 내지 200℃에서 1시간 이상 30시간 이하 동안 가열 처리를 행할 수 있다. 본 실시 형태에서는, 150℃에서 10시간 동안 가열 처리를 행한다. 이 가열 처리는 일정한 가열 온도에서 행할 수 있다. 대안적으로, 다음의 온도 사이클, 즉, 실온으로부터 100℃ 내지 200℃까지의 온도로 승온시킨 다음, 실온까지 강온시키는 사이클을 복수 회 반복해서 적용할 수 있다. 또한, 이 가열 처리를, 산화물 절연층(216)의 형성 전에 감압 하에서 행할 수도 있다. 감압 하에서, 가열 시간을 단축할 수 있다. 그러한 가열 처리에 의해, 산화물 반도체층(233, 235)으로부터 산화물 절연층(216)에 수소가 유입됨으로써, 노멀리 오프 박막 트랜지스터를 얻을 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다.
산화물 절연층(216) 위에 보호 절연층(203)을 형성한다. 본 실시 형태에서는, 보호 절연층(203)을 질화 규소막을 이용해서 형성한다(도 10의 (d) 참조).
보호 절연층(203) 위에 평탄화를 위한 평탄화 절연층을 설치할 수 있다. 본 실시 형태에서는, 보호 절연층(203) 위에 평탄화 절연층(204)을 형성한다.
다음으로, 제3 포토리소그래피 단계를 행한다. 레지스트 마스크를 형성하고, 선택적으로 에칭을 행해서 평탄화 절연층(204), 보호 절연층(203), 및 산화 절연층(216)의 일부를 제거하여, 드레인 전극층(225b)에 도달하는 개구를 형성한다.
다음으로, 투광성 도전막을 형성하고, 제4 포토리소그래피 단계를 행한다. 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서, 화소 전극층(227) 및 도전층(217)을 형성한다. 그런 다음, 레지스트 마스크를 제거한다(도 10의 (e) 참조).
본 실시 형태에서는, 게이트 절연층에 개구를 형성하는 단계는 도면에 도시되지 않지만, 게이트 절연층에 개구를 형성하는 단계는, 산화물 절연층 및 보호 절연층과 같은 포토리소그래피 단계 또는 별도의 포토리소그래피 단계에서 행해도 된다. 별도의 포토리소그래피 단계에서 개구를 형성하는 경우, 포토리소그래피 단계의 수는 4가 된다.
본 실시 형태는, 다른 실시 형태들 중 임의의 것과 적절히 조합해서 실시할 수 있다.
이상과 같이, 산화물 반도체층을 이용하여 형성된 박막 트랜지스터를 포함하는 반도체 장치에 있어서, 기생 용량을 감소시키고, 저전력 소비의 반도체 장치를 달성할 수 있다.
또한, 산화물 반도체층을 이용하여 형성된 박막 트랜지스터를 포함하는 반도체 장치는 높은 신뢰성을 가질 수 있다.
(실시 형태 7)
본 실시 형태는, 본 명세서에 개시된 반도체 장치에 적용할 수 있는 박막 트랜지스터의 다른 예를 설명한다. 본 실시 형태에서 설명하는 박막 트랜지스터(270, 280)는, 실시 형태 1의 구동 회로용 박막 트랜지스터(1223)와 화소용 박막 트랜지스터(1211), 및 실시 형태 2의 박막 트랜지스터(320)로서 이용될 수 있다.
본 실시 형태에서는, 게이트 전극층, 소스 전극층, 및 드레인 전극층을 투광성 도전 재료를 이용하여 형성하는 예를 도 7을 참조하여 설명한다. 게이트 전극층, 소스 전극층, 및 드레인 전극층을 제외하고는, 본 실시 형태는 상기의 실시 형태들과 마찬가지로 실시할 수 있고, 따라서, 상기의 실시 형태들과 동일한 부분들 또는 상기의 실시 형태들과 마찬가지의 기능을 갖는 부분들에 대한 반복적인 설명, 및 상기의 실시 형태들과 마찬가지의 공정의 반복적인 설명은 생략한다.
도 7에 도시된 박막 트랜지스터(270, 280)는 채널 에치형 박막 트랜지스터이며, 절연 표면을 갖는 기판(250) 위에, 게이트 전극층(271, 281), 게이트 절연층(252), 적어도 채널 형성 영역(273), 고저항 소스 영역(274a), 및 고저항 드레인 영역(274b)을 포함하는 산화물 반도체층(272), 채널 형성 영역(283), 고저항 소스 영역(284a), 및 고저항 드레인 영역(284b)을 포함하는 산화물 반도체층(282), 소스 및 드레인 전극층(275a, 275b, 285a, 285b)을 포함한다. 또한, 박막 트랜지스터(270, 280)를 덮고, 채널 형성 영역(273, 283)에 접촉하도록 산화물 절연층(256)이 설치된다. 또한, 산화물 절연층(256) 위에 보호 절연층(253) 및 평탄화 절연층(254)이 형성된다.
화소부에 있어서, 산화물 절연층(256), 보호 절연층(253), 및 평탄화 절연층(254)을 관통하여 소스 또는 드레인 전극층(285b)에 도달하는 개구(콘택트 홀)가 형성되고, 개구 내에 그리고 그 위에는 화소 전극층(287)이 형성된다. 한편, 구동 회로부에는, 평탄화 절연층(254) 위에 게이트 전극층(271), 및 산화물 반도체층(272)과 중첩하는 도전층(277)이 형성된다.
도 7에 있어서, 박막 트랜지스터(270, 280)의 게이트 전극층(271, 281), 및 소스 및 드레인 전극층(275a, 275b, 285a, 285b)으로서는 투광성 도전막을 이용한다.
게이트 전극층(271, 281), 소스 및 드레인 전극층(275a, 275b, 285a, 285b)의 재료는, 가시광이 투과하는 다음의 도전 재료, 예를 들면, In-Sn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물, In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물, Al-Zn-O계 금속 산화물, In-O계 금속 산화물, Sn-O계 금속 산화물, 및 Zn-O계의 금속 산화물 중 임의의 것을 이용할 수 있다. 게이트 전극층(271, 281), 및 소스 및 드레인 전극층(275a, 275b, 285a, 285b)의 두께는 50nm 이상 300nm 이하의 범위에서 적절히 설정된다. 게이트 전극층(271, 281), 소스 및 드레인 전극층(275a, 275b, 285a, 285b)에 이용하는 투광성 도전 재료의 성막 방법으로서는, 스퍼터링 방법, 진공 증착 방법(전자 빔 증착법 등), 아크 방전 이온 플래이팅 방법, 또는 스프레이 방법을 이용한다. 스퍼터링 방법을 이용할 경우, SiO2를 2wt% 이상 10wt% 이하로 포함하는 타겟을 이용해서 성막을 행하고, 투광성 도전막에는 결정화를 억제하는 SiOx(x>0)를 포함시켜, 후의 단계에서 행하는 탈수 또는 탈수소화용 가열 처리에 의한 결정화를 방지하는 것이 바람직하다.
따라서, 박막 트랜지스터(270, 280)는 투광성을 갖는 박막 트랜지스터가 될 수 있다.
또한, 박막 트랜지스터(280)가 설치된 화소에는, 화소 전극층(287), 다른 전극층(용량 전극층 등), 또는 배선층(용량 배선층 등)에 가시광이 투과하는 도전막을 이용함으로써, 높은 개구율을 갖는 표시 장치를 실현한다. 물론, 게이트 절연층(252), 산화물 절연층(256), 보호 절연층(253), 및 평탄화 절연층(254)도 각각 가시광이 투과하는 막을 이용하여 형성되는 것이 바람직하다.
본 명세서에 있어서, 가시광이 투과하는 막이란 가시광의 투과율이 75% 내지 100%인 막을 의미하고, 그 막이 도전성을 갖는 경우, 그 막은 투명한 도전막이라고 부른다. 또한, 게이트 전극층, 소스 전극층, 드레인 전극층, 화소 전극층, 임의의 다른 전극층, 또는 배선층에 이용되는 재료로서, 가시광에 대하여 반투명한 도전막을 이용해도 된다. 가시광에 대하여 반투명한 것은 가시광의 투과율이 50% 내지 75%인 것을 가리킨다.
박막 트랜지스터(280)가 투광성을 갖기 때문에, 개구율을 향상시킬 수 있다. 특히, 10인치 이하의 소형 액정 표시 패널에 있어서, 게이트 배선의 개수를 증가시킴으로써 표시 화상의 고해상도를 실현하기 위해서 화소 크기를 감소시켜도, 높은 개구율을 달성할 수 있다. 또한, 박막 트랜지스터(280)의 컴포넌트들에 투광성 막을 이용함으로써, 넓은 시야각을 실현할 수 있기 때문에, 하나의 화소를 복수의 부화소로 분할해도 높은 개구율을 달성할 수 있다. 즉, 고밀도로 박막 트랜지스터들을 배치하는 경우에도 높은 개구율을 유지할 수 있고, 표시 영역의 면적을 충분히 확보할 수 있다. 예를 들면, 하나의 화소가 2개 내지 4개의 부화소를 포함하는 경우에도, 박막 트랜지스터가 투광성을 갖기 때문에, 개구율을 증가시킬 수 있다. 박막 트랜지스터와 동일한 단계들 및 동일한 재료를 이용해서 축적 용량을 형성하면, 축적 용량도 투광성을 가질 수 있기 때문에, 개구율을 더 증가시킬 수 있다.
본 실시 형태는 다른 실시 형태들 중 임의의 것과 적절히 조합해서 실시할 수 있다.
(실시 형태 8)
본 실시 형태는, 본 명세서에 개시된 반도체 장치에 적용할 수 있는 박막 트랜지스터의 다른 예를 설명한다. 본 실시 형태에서 설명하는 박막 트랜지스터(470, 480)는, 실시 형태 1의 구동 회로용 박막 트랜지스터(1223)와 화소용 박막 트랜지스터(1211), 및 실시 형태 2의 박막 트랜지스터(320)로서 이용될 수 있다.
본 실시 형태에서는, 박막 트랜지스터의 제작 공정의 일부가 실시 형태 1과 상이한 예를 도 8을 참조하여 설명한다. 도 8은, 도 8의 공정의 일부가 도 4의 (a) 내지 도 4의 (e)와 상이한 점을 제외하고는, 도 4의 (a) 내지 도 4의 (e)와 동일하기 때문에, 동일한 부분은 공통의 참조 부호로 지시하고, 도 4의 (a) 내지 도 4의 (e)와 동일한 부분들의 상세한 설명은 생략한다.
실시 형태 1에 따라서, 기판(400) 위에 게이트 전극층(471, 481)을 형성하고, 그 위에 게이트 절연층(402)을 적층한다.
다음으로, 산화물 반도체층을 형성한 다음, 포토리소그래피 단계에서 섬 형상의 산화물 반도체층들로 가공한다.
다음으로, 산화물 반도체층의 탈수 또는 탈수소화를 행한다. 탈수 또는 탈수소화를 위한 제1 가열 처리의 온도는 400℃ 이상 750℃ 이하이고, 바람직하게는 425℃ 이상이다. 온도가 425℃ 이상인 경우, 가열 처리 시간은 1시간 이하일 수 있지만, 온도가 425℃ 미만인 경우, 가열 처리 시간은 1시간보다 길다는 것을 유의한다. 여기에서는, 가열 처리 장치들 중 하나인 전기 노에 기판을 도입하고, 산화물 반도체층에 대하여 질소 분위기에서 가열 처리를 행한 후, 산화물 반도체층을 대기에 노출시키지 않음으로써, 산화물 반도체층에의 물 및 수소의 침입을 방지한다. 이에 의해, 산화물 반도체층을 얻는다. 그 후, 동일한 노에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 공기(이슬점이 -40℃ 이하, 바람직하게는 -60℃ 이하임)를 도입해서 냉각을 행한다. 산소 가스 또는 N2O 가스에 물 또는 수소 등이 포함되지 않는 것이 바람직하다. 대안적으로, 가열 처리 장치에 도입하는 산소 가스 또는 N2O 가스의 순도는 6N(99.9999%) 이상인 것이 바람직하고, 더 바람직하게는 7N(99.99999%) 이상이다(즉, 산소 가스 또는 N2O 가스의 불순물 농도가 1ppm 이하인 것이 바람직하고, 더 바람직하게는 0.1ppm 이하임).
가열 처리 장치는 전기 노에 한정되지 않고, 예를 들면, GRTA(gas rapid thermal annealing) 장치 또는 LRTA(lamp rapid thermal annealing) 장치 등의 RTA(rapid thermal annealing) 장치일 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 방출되는 광(전자기파)의 방사에 의해, 피처리물을 가열하는 장치이다. LRTA 장치는 램프뿐만 아니라, 저항 발열기 등의 발열기로부터의 열전도 또는 열 방사를 이용하여 피처리물을 가열하는 장치도 구비할 수 있다. GRTA는, 고온의 가스를 이용해서 가열 처리를 행하는 방법이다. 가스로서는, 아르곤 등의 희 가스, 또는 질소 등의, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다. 대안적으로, RTA 방법에 의해, 600℃ 내지 750℃에서 몇 분 동안 가열 처리를 행할 수 있다.
또한, 탈수 또는 탈수소화를 위한 제1 가열 처리 후에, 200℃ 이상 400℃ 이하에서, 바람직하게는 200℃ 이상 300℃ 이하에서 산소 가스 분위기 또는 N2O 가스 분위기에서 가열 처리를 행할 수 있다.
산화물 반도체층의 제1 가열 처리는, 산화물 반도체층을 섬 형상의 산화물 반도체층들로 가공하기 전에 행할 수도 있다. 그 경우, 제1 가열 처리 후에, 가열 장치로부터 기판을 취출하고, 포토리소그래피 단계를 행한다.
이상의 공정을 통해, 산화물 반도체층의 전체 영역을 산소 과잉 상태로 함으로써, 산화물 반도체층이 고저항화되며, 즉, 산화물 반도체층이 i형이 된다. 따라서, 전체 영역들이 i형인 산화물 반도체층(472, 482)을 형성한다.
다음으로, 산화물 반도체층(472, 482) 위에 금속 도전막을 형성하고, 포토리소그래피 단계에 의해 레지스트 마스크를 형성하고, 금속 도전막을 선택적으로 에칭해서 소스 전극층(475a, 485a)과 드레인 전극층(475b, 485b)을 형성한다. 그 후, 스퍼터링 방법에 의해 산화물 절연층(416)을 형성한다. 이에 의해, 박막 트랜지스터(470, 480)를 형성할 수 있다.
다음으로, 박막 트랜지스터의 전기적 특성의 변동을 감소시키기 위해서, 질소 가스 분위기 등의 불활성 기체 분위기에서 가열 처리(바람직하게는 150℃ 이상 350℃ 미만에서)를 행할 수 있다. 예를 들면, 질소 분위기에서 250℃에서 1시간 동안 가열 처리를 행한다.
또한, 대기 중에서 100℃ 내지 200℃에서 1시간 이상 30시간 이하 동안 가열 처리를 행할 수 있다. 본 실시 형태에서는, 150℃에서 10시간 동안 가열 처리를 행한다. 이 가열 처리는 일정한 가열 온도에서 행할 수 있다. 대안적으로, 다음의 온도 사이클, 즉, 실온으로부터 100℃ 내지 200℃까지의 온도로 승온시킨 다음, 실온까지 강온시키는 사이클을 복수 회 반복해서 적용할 수 있다. 또한, 이 가열 처리를, 산화물 절연층(416)의 형성 전에 감압 하에서 행할 수도 있다. 감압 하에서, 가열 시간을 단축할 수 있다. 그러한 가열 처리에 의해, 산화물 반도체층(472, 482)으로부터 산화물 절연층(416)에 수소가 유입됨으로써, 노멀리 오프 박막 트랜지스터를 얻을 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다.
산화물 절연층(416) 위에 보호 절연층(403)을 형성한다. 본 실시 형태에서는, 보호 절연층(403)을 질화 규소막을 이용해서 형성한다.
보호 절연층(403) 위에 평탄화를 위한 평탄화 절연층을 설치할 수 있다. 본 실시 형태에서는, 보호 절연층(403) 위에 평탄화 절연층(404)을 형성한다.
다음으로, 포토리소그래피 단계를 행한다. 레지스트 마스크를 형성하고, 선택적으로 에칭을 행해서 평탄화 절연층(404), 보호 절연층(403), 및 산화 절연층(416)의 일부를 제거하여, 드레인 전극층(485b)에 도달하는 개구를 형성한다.
다음으로, 투광성 도전막을 형성하고, 포토리소그래피 단계를 행한다. 레지스트 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거함으로써, 화소 전극층(487) 및 도전층(477)을 형성한다. 그런 다음, 레지스트 마스크를 제거한다(도 8 참조).
이상과 같이, 산화물 반도체층을 이용하여 형성된 박막 트랜지스터를 포함하는 반도체 장치에 있어서, 기생 용량을 감소시킴으로써, 저전력 소비의 반도체 장치를 달성할 수 있다.
또한, 산화물 반도체층을 이용하여 형성된 박막 트랜지스터를 포함하는 반도체 장치는 높은 신뢰성을 가질 수 있다.
본 실시 형태는, 다른 실시 형태들 중 임의의 것과 적절히 조합해서 실시할 수 있다.
(실시 형태 9)
본 실시 형태는, 본 명세서에 개시된 반도체 장치에 적용할 수 있는 박막 트랜지스터의 다른 예를 설명한다. 본 실시 형태에서 설명하는 박막 트랜지스터(490, 491)는, 실시 형태 1의 구동 회로용 박막 트랜지스터(1223)와 화소용 박막 트랜지스터(1211), 및 실시 형태 2의 박막 트랜지스터(320)로서 이용될 수 있다.
본 실시 형태에서는, 실시 형태 3에 있어서의, 산화물 반도체층과 소스 전극층 및 드레인 전극층 사이에, 소스 영역 및 드레인 영역으로서 산화물 도전층들을 더 설치하는 예를 도 9를 참조하여 설명한다. 따라서, 본 실시 형태는, 소스 영역 및 드레인 영역으로서 산화물 도전층들을 형성하는 단계 외에는 실시 형태 1과 마찬가지로 실시될 수 있고, 따라서, 실시 형태 1과 동일한 부분 또는 실시 형태 1과 마찬가지의 기능을 갖는 부분에 대한 반복적인 설명, 및 실시 형태 1과 마찬가지의 단계에 대한 반복적인 설명은 생략한다. 도 9는 도 4의 (a) 내지 도 4의 (e)와 공정이 일부 다른 점을 제외하고는 동일하다. 그 때문에, 동일한 부분들은 공통의 참조 부호로 지시하고, 동일한 부분들의 상세한 설명은 생략한다.
도 9에 도시된 박막 트랜지스터(490, 491)는 채널 에치형 박막 트랜지스터이며, 절연 표면을 갖는 기판(400) 위에, 게이트 전극층(411, 421), 게이트 절연층(402), 적어도 채널 형성 영역(413), 고저항 소스 영역(414a), 및 고저항 드레인 영역(414b)을 포함하는 산화물 반도체층(412), 적어도 채널 형성 영역(423), 고저항 소스 영역(424a), 및 고저항 드레인 영역(424b)을 포함하는 산화물 반도체층(422), 산화물 도전층(418a, 418b, 428a, 428b), 소스 전극층(415a, 425a), 및 드레인 전극층(415b, 425b)을 포함한다. 또한, 박막 트랜지스터(490, 491)를 덮고, 채널 형성 영역(413, 423)에 접촉하도록 산화물 절연층(416)이 설치된다. 또한, 산화물 절연층(416) 위에 보호 절연층(403)과 평탄화 절연층(404)이 형성된다.
실시 형태 3에 따르면, 기판(400) 위에 게이트 전극층(411, 421)을 형성하고, 그 위에 게이트 절연층(402)을 적층한다. 게이트 절연층(402) 위에 산화물 반도체층을 형성하고, 산화물 반도체층에 탈수 또는 탈수소화를 행한다.
탈수 또는 탈수소화된 산화물 반도체층 위에 산화물 도전층(418a, 418b, 428a, 428b)을 형성한다. 본 실시 형태에서는, 산화물 도전층(418a, 418b, 428a, 428b)을 산화물 반도체층(412, 422)과 같은 포토리소그래피 단계에서 형성하는 예를 설명하지만, 산화물 도전층(418a, 418b, 428a, 428b)은 소스 및 드레인 전극층들(415a, 425a, 415b, 425b)과 같은 포토리소그래피 단계에서 형성할 수도 있다.
산화물 도전층(418a, 418b, 428a, 428b)의 성막 방법으로서는, 스퍼터링 방법, 진공 증착 방법(전자 빔 증착 방법 등), 아크 방전 이온 플래이팅 방법, 또는 스프레이 방법을 이용한다. 산화물 도전층(418a, 418b, 428a, 428b)의 재료로서는, 산화 아연을 성분으로서 포함하는 것이 바람직하고, 산화 인듐을 포함하지 않는 것이 바람직하다. 그러한 산화물 도전층(418a, 418b, 428a, 428b)으로서, 산화 아연, 산화 아연 알루미늄, 산질화 아연 알루미늄, 또는 산화 아연 갈륨 등을 이용할 수 있다. 산화물 도전층(418a, 418b, 428a, 428b)의 두께는 50nm 이상 300nm 이하의 범위에서 적절히 설정한다. 스퍼터링 방법을 이용할 경우, 성막을 위해 SiO2를 2wt% 이상 10wt% 이하로 포함하는 타겟을 이용하고, 산화물 도전층에는 결정화를 억제하는 SiOx(x>0)를 포함시키는 것이 바람직하다.
본 실시 형태에서는, 산화물 도전층(418a, 418b, 428a, 428b)을 산화물 반도체층과 같은 포토리소그래피 단계에서 형성한 후, 소스 전극층(415a, 425a)과 드레인 전극층(415b, 425b)을 마스크로서 이용하여 산화물 도전층을 더 에칭한다. 이에 의해, 산화물 도전층(418a, 418b, 428a, 428b)을 형성한다. 산화 아연을 성분으로서 포함하는 산화물 도전층(418a, 418b, 428a, 428b)은, 예를 들면, 레지스트의 박리액 등의 알카리성 용액을 이용해서 용이하게 에칭할 수 있다.
산화물 반도체층과 산화물 도전층 간의 에칭 속도의 차를 이용하여, 채널 형성 영역을 형성하기 위해, 산화물 도전층을 분할하기 위한 에칭 처리를 행한다. 산화물 도전층의 에칭 속도가 산화물 반도체층에 비해 더 빠른 것을 이용하여, 산화물 반도체층 위의 산화물 도전층을 선택적으로 에칭한다.
따라서, 소스 전극층(415a, 425a) 및 드레인 전극층(415b, 425b)의 형성에 이용되는 레지스트 마스크는 애싱 단계에서 제거하는 것이 바람직하다. 박리액을 이용한 에칭의 경우에는, 산화물 도전층 및 산화물 반도체층이 과잉으로 에칭되지 않도록, 에칭 조건(에천트의 종류, 농도, 및 에칭 시간)을 적절히 조정한다.
산화물 반도체층(412, 422)과 드레인 전극층(415b, 425b) 사이에 설치되는 산화물 도전층(418b, 428b)은 각각 저저항 드레인(LRD) 영역(저저항 n형 도전성(LRN) 영역이라고도 부름)으로서도 기능한다. 마찬가지로, 산화물 반도체층(412, 422)과, 금속 재료를 이용하여 형성된 소스 전극층(415a, 425a) 사이에 설치되는 산화물 도전층(418a, 428a)은 각각 저저항 소스(LRS) 영역(저저항 n형 도전성(LRN) 영역이라고도 부름)으로서도 기능한다. 산화물 반도체층, 저저항 드레인 영역, 및 금속 재료를 이용하여 형성된 드레인 전극층의 구조에 의해, 트랜지스터의 내압을 더 증가시킬 수 있다. 구체적으로, 저저항 드레인 영역의 캐리어 농도는 고저항 드레인 영역(HRD 영역)보다 크고, 1×1020/cm3 이상 1×1021/cm3 이하의 범위인 것이 바람직하다.
산화물 도전층을 산화물 반도체층과 소스 및 드레인 전극층 사이에 소스 영역 및 드레인 영역으로서 설치하는 경우, 소스 영역 및 드레인 영역이 저저항화될 수 있고, 트랜지스터가 고속으로 동작할 수 있다. 주변 회로(구동 회로)의 주파수 특성을 향상시키기 위해, 소스 영역 및 드레인 영역에 산화물 도전층을 이용하는 것이 효과적이다. 이것은, 금속 전극(예를 들면, Ti)과 산화물 반도체층 사이의 콘택트 저항보다, 금속 전극(예를 들면, Ti)과 산화물 도전층 사이의 콘택트 저항이 작기 때문이다.
반도체 장치에서 배선 재료(예를 들면, Mo/Al/Mo)의 일부로서 이용되는 몰리브데늄(Mo)은, 산화물 반도체층과의 콘택트 저항이 높다는 문제가 있었다. 이것은, Ti에 비해 Mo는 산화되기 어렵기 때문에 산화물 반도체층으로부터 산소를 추출해내는 효과가 약하여, Mo와 산화물 반도체층 간의 접촉 계면이 n형 도전성을 갖도록 개질되지 않기 때문이다. 그러나, 그러한 경우에도, 산화물 반도체층과 소스 및 드레인 전극층 사이에 산화물 도전층을 개재시킴으로써 콘택트 저항을 감소시킬 수 있고, 따라서 주변 회로(구동 회로)의 주파수 특성을 향상시킬 수 있다.
박막 트랜지스터의 채널 길이는 산화물 도전층의 에칭 시에 결정되며, 따라서 채널 길이가 더 짧아질 수도 있다. 예를 들면, 채널 길이(L)는 0.1㎛ 이상 2㎛ 이하의 짧은 길이로 설정해서, 동작 속도를 고속화할 수 있다.
실시 형태 3을 예로서 설명하지만, 본 실시 형태는 다른 실시 형태들 중 임의의 것과 적절히 조합해서 실시할 수 있다.
이상과 같이, 산화물 반도체층을 이용하여 형성된 박막 트랜지스터를 포함하는 반도체 장치에 있어서, 기생 용량을 감소시키고, 저전력 소비의 반도체 장치를 달성할 수 있다.
또한, 산화물 반도체층을 이용하여 형성된 박막 트랜지스터를 포함하는 반도체 장치는 높은 신뢰성을 가질 수 있다.
(실시 형태 10)
본 실시 형태에서는, 본 명세서에 개시된 반도체 장치의 예로서 액정 표시 장치를 설명한다.
본 명세서에 개시된 반도체 장치에 대해 특별한 제한은 없고, TN 액정, OCB 액정, STN 액정, VA 액정, ECB 액정, GH 액정, 고분자 분산 액정, 또는 디스코틱 액정 등을 이용할 수 있다. 그 중에서도 수직 배향(VA) 모드를 이용하는 투과형 액정 표시 장치 등의 노멀리 블랙 액정 패널이 바람직하다. 수직 배향 모드로서는, 몇가지 예가 주어진다. 예를 들면, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, 또는 ASV 모드 등을 채택할 수 있다.
하기에서 VA 액정 표시 장치의 예를 설명한다.
수직 배향(VA)은, 액정 표시 패널의 액정 분자들의 배향을 제어하는 모드이다. VA 액정 표시 장치에 있어서는, 전압이 인가되지 않을 때, 패널면에 대하여 액정 분자들이 수직 방향으로 배향된다. 본 실시 형태에서는, 특히, 화소가 몇개의 영역들(부화소들)로 분할되고, 각각의 영역별로 상이한 방향으로 액정 분자들이 배향된다. 이것을 멀티 도메인 또는 멀티 도메인 설계라고 부른다. 하기에서는, 멀티 도메인 설계의 액정 표시 장치에 대해서 설명한다.
도 12와 도 13은 기판(600) 위에 형성된 VA 액정 표시 패널의 화소 구조를 도시한다. 도 13은 기판(600)의 평면도이다. 도 12는 도 13의 절단선 Y-Z을 따라 절개한 단면 구조를 도시한다.
이 화소 구조에 있어서, 하나의 화소에 복수의 화소 전극층이 설치되고, 각각의 화소 전극층에 TFT가 접속된다. 복수의 TFT는, 상이한 게이트 신호에 의해 구동된다. 즉, 멀티 도메인 화소에 있어서, 개개의 화소 전극층들에 인가되는 신호들은 독립적으로 제어된다.
화소 전극층(624)은 콘택트 홀(623)을 통해 TFT(628)의 소스 또는 드레인 전극층(618)에 접속된다. 화소 전극층(626)은 절연층(620), 절연층(620)을 덮는 절연층(621), 및 절연층(621)을 덮는 절연층(622)을 관통하는 콘택트 홀(627)을 통해 TFT(629)의 소스 또는 드레인 전극층(619)에 접속된다. TFT(628)의 게이트 배선(602)과 TFT(629)의 게이트 배선(603)은 분리되어, 상이한 게이트 신호들이 공급될 수 있다. 한편, 데이터선으로서 기능하는 소스 또는 드레인 전극층(616)은, TFT(628)와 TFT(629)에 의해 공유된다. TFT(628)와 TFT(629) 각각으로서 실시 형태 3 내지 실시 형태 9 중 임의의 것에 설명된 박막 트랜지스터를 적절히 이용할 수 있다.
또한, 용량 배선(690), 유전체로서의 게이트 절연층(606), 및 화소 전극층 또는 화소 전극층에 전기적으로 접속된 용량 전극을 이용하여 축적 용량을 형성한다.
화소 전극층(624)의 형상은 화소 전극층(626)의 형상과 상이하고, 화소 전극층(624)과 화소 전극층(626)은 슬릿(625)에 의해 서로 분리된다. V자형으로 넓어지는 화소 전극층(624)의 외측을 둘러싸도록 화소 전극층(626)이 형성된다. 화소 전극층(624)과 화소 전극층(626)에 전압이 인가되는 타이밍을 TFT(628)와 TFT(629)에 의해 서로 상이하게 함으로써, 액정의 배향을 제어한다. 도 15는 이 화소 구조의 등가 회로를 도시한다. TFT(628)는 게이트 배선(602)에 접속되고, TFT(629)는 게이트 배선(603)에 접속된다. 게이트 배선(602)과 게이트 배선(603)에 상이한 게이트 신호를 공급하는 경우, TFT(628)와 TFT(629)의 동작 타이밍을 상이하게 할 수 있다.
대향 기판(601)에는 차광막(632), 착색막(636), 및 대향 전극층(640)이 설치된다. 착색막(636)과 대향 전극층(640) 사이에는 오버코트막이라고도 불리는 평탄화막(637)이 형성되어, 액정의 배향 흐트러짐을 방지한다. 화소 전극층(624, 626) 위에 배향막(648)이 형성되고, 대향 전극층(640) 위에 배향막(646)이 형성된다. 도 14는 대향 기판측의 평탄한 구조를 도시한다. 대향 전극층(640)은 상이한 화소들에 의해 공유되는 전극이고, 슬릿들(641)이 형성된다. 이 슬릿들(641)과, 화소 전극층(624, 626)측의 슬릿들(625)을 서로 중첩하지 않도록 배치하여, 경사 전계가 효과적으로 발생됨으로써, 액정의 배향을 제어할 수 있다. 이에 의해, 액정의 배향 방향을 장소에 따라 상이하게 할 수 있어서, 시야각을 넓힐 수 있다.
대향 전극층(640)은 화소부에 설치되는 제1 대향 전극층이고, 구동 회로부에 설치되는 제2 대향 전극층과 동일한 전위이다. 제2 대향 전극층을 구동 회로부 위에 설치함으로써, 고신뢰성 및 저전력 소비의 반도체 장치를 형성할 수 있다.
화소 전극층(624), 액정층(650), 및 대향 전극층(640)은 서로 중첩함으로써, 제1 액정 소자(651)를 형성한다. 화소 전극층(626), 액정층(650), 및 대향 전극층(640)을 서로 중첩함으로써, 제2 액정 소자(652)를 형성한다. 화소 구조는, 1개의 화소에 제1 액정 소자(651)와 제2 액정 소자(652)가 설치된 멀티 도메인 구조이다.
본 실시 형태는 다른 실시 형태들 중 임의의 것과 적절히 조합해서 실시할 수 있다.
(실시 형태 11)
본 명세서에 개시된 반도체 장치는 다양한 전자 장치들(게임기를 포함함)에 적용할 수 있다. 그러한 전자 장치들의 예들은, 텔레비전 세트(텔레비전 또는 텔레비전 수신기라고도 부름), 컴퓨터 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화 장치라고도 부름), 휴대형 게임기, 휴대형 정보 단말기, 음향 재생 장치, 및 핀볼기 등의 대형 게임기 등이다.
도 16의 (a)는 휴대 전화기의 예를 도시한다. 휴대 전화기(1100)는, 하우징(1101)에 조립된 표시부(1102), 조작 버튼(1103), 외부 접속 포트(1104), 스피커(1105), 및 마이크로폰(1106) 등을 구비한다.
도 16의 (a)에 도시된 휴대 전화기(1100)의 표시부(1102)를 손가락 등으로 접촉하는 경우, 데이터가 휴대 전화기(1100)에 입력될 수 있다. 또한, 전화를 걸거나 메일을 작성하는 등의 조작이, 표시부(1102)를 손가락 등으로 접촉함으로써 행해질 수 있다.
표시부(1102)의 화면은 주로 3개의 모드가 있다. 제1 모드는, 화상의 표시를 주로 하는 표시 모드이며, 제2 모드는, 텍스트 등의 데이터의 입력을 주로 하는 입력 모드이다. 제3 모드는, 표시 모드와 입력 모드의 2개의 모드가 결합된 표시 및 입력 모드이다.
예를 들면, 전화를 걸거나 메일을 작성하는 경우, 표시부(1102)에 대해 텍스트의 입력을 주로 하는 텍스트 입력 모드가 선택되어 화면에 표시되는 텍스트가 입력될 수 있다. 이 경우, 표시부(1102)의 화면의 거의 모든 영역에 키보드 또는 번호 버튼을 표시하는 것이 바람직하다.
또한, 휴대 전화기(1100) 내부에, 자이로스코프 또는 가속도 센서 등의 기울기를 검출하는 센서를 포함하는 검출 장치를 설치함으로써, 휴대 전화기(1100)의 방향(휴대 전화기(1100)가 가로 모드 또는 세로 모드용으로 수평하게 또는 수직하게 배치되는지)을 판단하여, 표시부(1102)의 화면의 표시를 자동적으로 전환할 수 있다.
화면 모드는, 표시부(1102)를 접촉함으로써, 또는 하우징(1101)의 조작 버튼(1103)을 조작함으로써 전환된다. 대안적으로, 표시부(1102)에 표시되는 화상의 종류에 따라 화면 모드가 전환될 수도 있다. 예를 들면, 표시부에 표시되는 화상의 신호가 동화상 데이터의 것이라면, 화면 모드는 표시 모드로 전환된다. 신호가 텍스트 데이터의 것이라면, 화면 모드는 입력 모드로 전환된다.
또한, 입력 모드에 있어서, 표시부(1102)의 광 센서에 의해 검출되는 신호를 검지하는 동안, 표시부(1102)의 터치에 의한 입력이 일정 기간 행해지지 않을 경우에는, 화면 모드를 입력 모드로부터 표시 모드로 전환하도록 제어할 수 있다.
표시부(1102)는 이미지 센서로서 기능할 수 있다. 예를 들면, 표시부(1102)에 손바닥이나 손가락을 접촉함으로써, 장문 또는 지문 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백라이트 또는 센싱용 광원을 설치함으로써, 손가락 정맥 또는 손바닥 정맥 등을 촬상할 수도 있다.
표시부(1102)에는, 화소의 스위칭 소자로서, 다른 실시 형태들 중 임의의 것에서 설명한 복수의 박막 트랜지스터를 설치한다.
도 16의 (b)도 휴대 전화기의 예를 도시한다. 도 16의 (b)에 도시된 예의 휴대형 정보 단말기는 복수의 기능을 가질 수 있다. 예를 들면, 전화 기능 외에도, 컴퓨터를 내장함으로써 다양한 데이터 처리 기능을 갖출 수도 있다.
도 16의 (b)에 도시된 휴대형 정보 단말기는 하우징(1800) 및 하우징(1801)을 포함한다. 하우징(1801)은 표시 패널(1802), 스피커(1803), 마이크로폰(1804), 포인팅 장치(1806), 카메라용 렌즈(1807), 및 외부 접속 단자(1808) 등을 포함한다. 하우징(1800)은 키보드(1810) 및 외부 메모리 슬롯(1811) 등을 포함한다. 또한, 안테나는 하우징(1801) 내부에 내장된다.
표시 패널(1802)은 터치 패널을 구비한다. 도 16의 (b)에는 영상으로서 표시된 복수의 조작 키(1805)를 쇄선으로 나타낸다.
또한, 상기의 구성 외에, 비접촉 IC 칩 또는 소형 메모리 장치 등을 내장할 수 있다.
발광 장치가 표시 패널(1802)에 이용될 수 있고, 응용 모드에 따라서 표시의 방향이 적절히 변화된다. 또한, 휴대형 정보 단말기는, 표시 패널(1802)과 동일면 위에 카메라용 렌즈(1807)를 구비하기 때문에, 영상 전화기(video phone)로서 이용될 수 있다. 스피커(1803) 및 마이크로폰(1804)은 음성 통화뿐만 아니라, 영상 전화, 기록, 음향 재생 등에 이용될 수 있다. 또한, 도 16의 (b)에 도시된 바와 같이 전개된 상태의 하우징(1800)과 하우징(1801)은 슬라이드될 수 있어서, 서로 겹쳐지고, 따라서 휴대형 정보 단말기의 크기가 감소되어 휴대하기에 알맞은 휴대형 정보 단말기가 된다.
외부 접속 단자(1808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속가능해서, 충전 및 퍼스널 컴퓨터와의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(1811)에 저장 매체를 삽입할 수 있어서, 대량의 데이터가 저장될 수 있고 이동될 수 있다.
또한, 상기의 기능 외에도, 적외선 통신 기능, 또는 텔레비전 수신 기능 등을 구비할 수 있다.
도 17의 (a)는 텔레비전 세트의 예를 도시한다. 텔레비전 세트(9600)에 있어서, 표시부(9603)는 하우징(9601)에 조립된다. 표시부(9603)는 영상을 표시할 수 있다. 여기에서, 하우징(9601)은 스탠드(9605)에 의해 지지된다.
텔레비전 세트(9600)는, 하우징(9601)의 조작 스위치 또는 별도의 리모트 콘트롤러(9610)에 의해 조작될 수 있다. 리모트 콘트롤러(9610)의 조작 키(9609)에 의해 채널들이 전환될 수 있고 음량이 제어될 수 있어서, 표시부(9603)에 표시되는 영상을 제어할 수 있다. 또한, 리모트 콘트롤러(9610)는, 해당 리모트 콘트롤러(9610)로부터 출력되는 데이터를 표시하는 표시부(9607)를 구비할 수 있다.
텔레비전 세트(9600)는 수신기 및 모뎀 등을 구비한다는 것을 유의한다. 수신기를 이용하여, 일반적인 TV 방송을 수신할 수 있다. 또한, 표시 장치는 모뎀을 통해 유선 또는 무선으로 통신 네트워크에 접속되어 일 방향(송신자로부터 수신자에게로) 또는 쌍방향(송신자와 수신자 사이에 또는 수신자들 사이에) 정보 통신을 행할 수 있다.
표시부(9603)에는, 화소의 스위칭 소자로서, 다른 실시 형태들 중 임의의 것에서 설명한 복수의 박막 트랜지스터를 설치한다.
도 17의 (b)는 디지털 액자의 예를 도시한다. 예를 들면, 디지털 액자(9700)에 있어서, 표시부(9703)는 하우징(9701)에 조립된다. 표시부(9703)는 각종 화상을 표시할 수 있다. 예를 들면, 표시부(9703)는 디지털 카메라 등으로 촬영한 화상 데이터를 표시할 수 있고, 통상적인 액자와 마찬가지로 기능할 수 있다.
표시부(9703)에는, 화소의 스위칭 소자로서, 다른 실시 형태들 중 임의의 것에서 설명한 복수의 박막 트랜지스터를 설치한다.
또한, 디지털 액자(9700)는 조작부, 외부 접속용 단자(USB 단자, 또는 USB 케이블 등의 각종 케이블에 접속 가능한 단자 등), 기록 매체 삽입부 등을 구비한다. 이 컴포넌트들은 표시부와 동일면에 설치될 수 있지만, 그들을 측면이나 이면에 설치하는 것이 디자인 심미성을 위해서 바람직하다. 예를 들면, 디지털 액자(9700)의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 저장한 메모리를 삽입해서 데이터를 로드함으로써, 화상을 표시부(9703)에 표시시킬 수 있다.
디지털 액자(9700)는, 무선으로 데이터를 송수신하도록 구성될 수 있다. 무선 통신을 통해, 원하는 화상 데이터를 표시하기 위해 로드할 수 있다.
도 18은 휴대형 게임기이며, 휴대형 게임기가 개폐될 수 있도록 연결부(9893)에 의해 연결된 2개의 하우징, 즉, 하우징(9881)과 하우징(9891)에 의해 구성된다. 하우징(9881)에는 표시부(9882)가 조립되고, 하우징(9891)에는 표시부(9883)가 조립된다.
표시부(9883)에는, 화소의 스위칭 소자로서, 다른 실시 형태들 중 임의의 것에서 설명한 복수의 박막 트랜지스터를 설치한다.
또한, 도 18에 도시된 휴대형 게임기는, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음향, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 기울기, 진동, 냄새, 또는 적외선을 측정하는 기능을 구비함), 및 마이크로폰(9889)) 등을 구비한다. 물론, 휴대형 게임기의 구성은 전술한 것에 한정되지 않고, 적어도 본 명세서에 개시된 박막 트랜지스터를 구비한 다른 구성도 채택할 수 있다. 휴대형 게임기는 추가적인 액세서리를 적절히 포함할 수 있다. 도 18에 도시된 휴대형 게임기는, 기록 매체에 저장되어 있는 프로그램 또는 데이터를 판독해서 그것을 표시부에 표시하는 기능, 및 다른 휴대형 게임기와 무선 통신에 의해 데이터를 공유하는 기능을 갖는다. 도 18에 도시된 휴대형 게임기의 기능은 전술한 것에 한정되지 않고, 휴대형 게임기는 다양한 기능을 가질 수 있다.
이상과 같이, 실시 형태 1 내지 실시 형태 10 중 임의의 것에서 설명한 반도체 장치는 다양한 전자 장치의 표시 패널에 적용될 수 있고, 따라서 전자 장치는 높은 신뢰성을 가질 수 있다.
(실시 형태 12)
본 명세서에 개시된 반도체 장치는 이북(e-book) 판독기(전자 서적), 포스터, 전철 등의 차량 내의 광고, 또는 신용 카드 등의 각종 카드에 있어서의 표시 등에 적용될 수 있다. 도 19는 전자 장치의 예를 도시한다.
도 19는 이북 판독기의 예를 도시한다. 예를 들면, 이북 판독기(2700)는 2개의 하우징, 즉, 하우징(2701) 및 하우징(2703)을 포함한다. 하우징(2701) 및 하우징(2703)은 힌지(2711)에 결합되어, 힌지(2711)를 축으로 하여 이북 판독기(2700)를 개폐할 수 있다. 그러한 구성에 의해, 이북 판독기(2700)가 종이 서적과 마찬가지로 동작할 수 있다.
하우징(2701)에는 표시부(2705)가 조립되고, 하우징(2703)에는 표시부(2707)가 조립된다. 표시부(2705)와 표시부(2707)는 하나의 화면 또는 상이한 화면을 표시할 수 있다. 표시부(2705)와 표시부(2707)가 상이한 화상을 표시하는 경우, 예를 들면, 우측의 표시부(도 19에서 표시부(2705))에 텍스트를 표시할 수 있고, 좌측의 표시부(도 19에서 표시부(2707))에 그래픽을 표시할 수 있다.
도 19는 하우징(2701)에 조작부 등을 설치한 예를 도시한다. 예를 들면, 하우징(2701)에, 전원 스위치(2721), 조작 키(2723), 및 스피커(2725) 등을 설치한다. 조작 키(2723)에 의해 페이지를 넘길 수 있다. 하우징의 표시부와 동일면에 키보드 및 포인팅 장치 등을 설치할 수 있다는 것을 유의한다. 또한, 하우징의 이면이나 측면에, 외부 접속 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블에 접속 가능한 단자 등) 및 기록 매체 삽입부 등을 설치할 수도 있다. 또한, 이북 판독기(2700)는 전자 사전의 기능을 가질 수도 있다.
이북 판독기(2700)는 무선으로 데이터를 송수신하도록 구성될 수 있다. 무선 통신을 통해, 전자 서적 서버로부터, 원하는 북 데이터 등을 구입할 수 있고, 다운로드할 수 있다.
본 실시 형태는 다른 실시 형태들 중 임의의 것과 적절히 조합해서 실시할 수 있다.
본 출원은 2009년 9월 24일자로 일본 특허청에 출원된 일본 특허 출원 제2009-218998호에 기초하며, 그 전체 내용이 본 명세서에 참조되어 포괄된다.
81: 다계조 마스크, 81a: 그레이-톤 마스크, 81b: 하프-톤 마스크, 83: 투광성 기판, 84: 차광부, 85: 회절 격자, 86: 광투과율, 87: 반투광부, 88: 차광부, 89: 광투과율, 200: 기판, 202: 게이트 절연층, 203: 보호 절연층, 204: 평탄화 절연층, 210: 박막 트랜지스터, 211: 게이트 전극층, 213: 채널 형성 영역, 214a: 고저항 소스 영역, 214b: 고저항 드레인 영역, 215a: 소스 전극층, 215b: 드레인 전극층, 216: 산화물 절연층; 217: 도전층, 220: 박막 트랜지스터, 221: 게이트 전극층, 223: 채널 형성 영역, 224a: 고저항 소스 영역, 224b: 고저항 드레인 영역, 225a: 소스 전극층, 225b: 드레인 전극층, 227: 화소 전극층, 230: 산화물 반도체층, 231a: 레지스트 마스크, 231b: 레지스트 마스크, 232: 금속 도전층, 233: 산화물 반도체층, 236a: 레지스트 마스크, 236b: 레지스트 마스크, 236d: 레지스트 마스크, 236e: 레지스트 마스크, 237: 금속 도전막, 240: 박막 트랜지스터, 241: 게이트 전극층, 242: 산화물 반도체층, 245a: 소스 전극층, 245b: 드레인 전극층, 246: 산화물 절연층, 247: 도전층, 250: 기판, 252: 게이트 절연층, 253: 보호 절연층, 254: 평탄화 절연층, 256: 산화물 절연층, 261: 게이트 전극층, 265a: 소스 전극층, 265b: 드레인 전극층, 267: 화소 전극층, 270: 박막 트랜지스터, 271: 게이트 전극층, 272: 산화물 반도체층, 273: 채널 형성 영역, 274a: 고저항 소스 영역, 274b: 고저항 드레인 영역, 275a: 소스 전극층, 275b: 드레인 전극층, 284a: 고저항 소스 영역, 284b: 고저항 드레인 영역, 285a: 소스 전극층, 285b: 드레인 전극층, 277: 도전층, 280: 박막 트랜지스터, 282: 산화물 반도체층, 283: 채널 형성 영역, 287: 화소 전극층, 292: 게이트 절연층, 293: 보호 절연층, 294: 평탄화 절연층, 295: 산화물 반도체층, 296: 산화물 반도체층, 302: 게이트 절연층, 303: 보호 절연층, 306 공통 전극층, 310: 공통 전위선, 320: 박막 트랜지스터, 327: 화소 전극층, 400: 기판, 402: 게이트 절연층, 403: 보호 절연층, 404: 평탄화 절연층, 410: 박막 트랜지스터, 411: 게이트 전극층, 412: 산화물 반도체층, 413: 채널 형성 영역, 414a: 고저항 소스 영역, 414b: 고저항 드레인 영역, 415a: 소스 전극층, 415b: 드레인 전극층, 418a: 산화물 도전층, 418b: 산화물 도전층, 424a: 고저항 소스 영역, 424b: 고저항 드레인 영역, 425a: 소스 전극층, 425b: 드레인 전극층, 428a: 산화물 도전층, 428b: 산화물 도전층, 454a: 고저항 소스 영역, 454b: 고저항 드레인 영역, 455a: 소스 전극층, 455b: 드레인 전극층, 465a: 소스 전극층, 465b: 드레인 전극층, 475a: 소스 전극층, 475b: 드레인 전극층, 485a: 소스 전극층, 485b: 드레인 전극층, 416: 산화물 절연층, 417: 도전층, 420: 박막 트랜지스터, 421: 게이트 전극층, 422: 산화물 반도체층, 423: 채널 형성 영역, 427: 화소 전극층, 430: 산화물 반도체층, 431: 산화물 반도체층, 450: 박막 트랜지스터, 451: 게이트 전극층, 452: 산화물 반도체층, 453: 채널 형성 영역, 456: 산화물 절연층, 457: 도전층, 461: 게이트 전극층, 466: 산화물 절연층, 467: 화소 전극층, 470: 박막 트랜지스터, 471: 게이트 전극층, 472: 산화물 반도체층, 487: 화소 전극층, 490: 박막 트랜지스터, 600: 기판, 601: 대향 기판, 602: 게이트 배선, 603: 게이트 배선, 606: 게이트 절연층, 616: 드레인 전극층, 618: 드레인 전극층, 619: 드레인 전극층, 620: 절연층, 621: 절연층, 622: 절연층, 623: 콘택트 홀, 624: 화소 전극층, 625: 슬릿, 626: 화소 전극층, 627: 콘택트 홀, 628: TFT, 629: TFT, 632: 차광막, 636: 착색막, 637: 평탄화막, 640: 대향 전극층, 641: 슬릿, 650: 액정층, 690: 용량 배선, 1100: 휴대 전화기, 1101: 하우징, 1102: 표시부, 1103: 조작 버튼, 1104: 외부 접속 포트, 1105: 스피커, 1106: 마이크로폰, 1200: 신호선 구동 회로부, 1201: 주사선 구동 회로부, 1202: 화소부, 1204 기판, 1205: 시일재, 1206: 배향막, 1207: 배향막, 1208: 접속 배선, 1210: 기판, 1211: 화소용 박막 트랜지스터, 1214: 절연층, 1223: 구동 회로용 박막 트랜지스터, 1235: 수지층, 1240: 단자부, 1241: 접속 단자, 1242: 접속 배선, 1243: 접속 단자, 1250: 화소 전극층, 1255: 주상 스페이서, 1270: 도전 입자, 1280: 액정, 1290: 편광판, 1291: 대향 전극층, 1292: 대향 전극층, 1293: 도전층, 1295: 편광판, 1501: 게이트 전극층, 1502: 소스 배선층, 1503: 도전층, 1504: 반도체층, 1505a: 박막 트랜지스터, 1800: 하우징, 1801: 하우징, 1802: 표시 패널, 1803: 스피커, 1804: 마이크로폰, 1805: 조작 키, 1806: 포인팅 장치, 1807: 카메라용 렌즈, 1808: 외부 접속 단자, 1810: 키보드, 1811: 외부 메모리 슬롯, 2700: 이북 판독기, 2701: 하우징, 2703: 하우징, 2705: 표시부, 2707: 표시부, 2711: 힌지, 2721: 전원 스위치, 2723: 조작 키, 2725: 스피커, 9600: 텔레비전 세트, 9601: 하우징, 9603: 표시부, 9605: 스탠드, 9607: 표시부, 9609: 조작 키, 9610: 리모트 콘트롤러, 9700: 디지털 액자, 9701: 하우징, 9703: 표시부, 9881: 하우징, 9882: 표시부, 9883: 표시부, 9884: 스피커부, 9885: 조작 키, 9886: 기록 매체 삽입부, 9887: 접속 단자, 9888: 센서, 9889: 마이크로폰, 9890: LED 램프, 9891: 하우징, 9893: 연결부

Claims (35)

  1. 반도체 장치로서,
    기판,
    상기 기판 위에 있고, 구동 회로용 박막 트랜지스터를 포함하는 구동 회로부,
    상기 기판 위에 있고, 화소용 박막 트랜지스터를 포함하는 화소부,
    상기 화소부 위에 있고, 상기 화소부와의 사이에 액정층이 개재된 제1 대향 전극층, 및
    상기 구동 회로부 위에 있고, 상기 구동 회로부와의 사이에 상기 액정층이 개재된 제2 대향 전극층을 포함하고,
    상기 제1 대향 전극층은 상기 제2 대향 전극층과 분리되어 있고,
    상기 제2 대향 전극층은 분지되는 빗살 형상(branching comb-like shape)을 포함하고,
    상기 제2 대향 전극층은 상기 구동 회로용 박막 트랜지스터와 중첩되고,
    상기 화소용 박막 트랜지스터와 상기 구동 회로용 박막 트랜지스터는 각각,
    게이트 전극층,
    상기 게이트 전극층 위의 게이트 절연층,
    상기 게이트 절연층 위의 반도체층,
    상기 반도체층 위의 소스 전극층 및 드레인 전극층, 및
    상기 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 있고, 상기 반도체층의 일부와 접하는 산화물 절연층
    을 포함하는, 반도체 장치.
  2. 반도체 장치로서,
    기판,
    상기 기판 위에 있고, 구동 회로용 박막 트랜지스터를 포함하는 구동 회로부,
    상기 기판 위에 있고, 화소용 박막 트랜지스터를 포함하는 화소부,
    상기 화소부 위에 있고, 상기 화소부와의 사이에 액정층이 개재된 제1 대향 전극층, 및
    상기 구동 회로부 위에 있고, 상기 구동 회로부와의 사이에 상기 액정층이 개재된 제2 대향 전극층을 포함하고,
    상기 제1 대향 전극층은 상기 제2 대향 전극층과 분리되어 있고,
    상기 제2 대향 전극층은 분지되는 빗살 형상을 포함하고,
    상기 제2 대향 전극층은 상기 구동 회로용 박막 트랜지스터와 중첩되고,
    상기 화소용 박막 트랜지스터와 상기 구동 회로용 박막 트랜지스터는 각각,
    게이트 전극층,
    상기 게이트 전극층 위의 게이트 절연층,
    상기 게이트 절연층 위의 반도체층,
    상기 반도체층 위에 접하는 산화물 절연층, 및
    상기 반도체층 및 상기 산화물 절연층 위의 소스 전극층 및 드레인 전극층
    을 포함하고,
    상기 소스 전극층 및 상기 드레인 전극층은 상기 반도체층 및 상기 산화물 절연층과 접하는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 화소용 박막 트랜지스터와 상기 구동 회로용 박막 트랜지스터는 상기 반도체층과 상기 소스 전극층 사이에 그리고 상기 반도체층과 상기 드레인 전극층 사이에 산화물 도전층을 더 포함하는, 반도체 장치.
  4. 반도체 장치로서,
    기판,
    상기 기판 위에 있고, 구동 회로용 박막 트랜지스터를 포함하는 구동 회로부,
    상기 기판 위에 있고, 화소용 박막 트랜지스터를 포함하는 화소부,
    상기 화소부 위에 있고, 상기 화소부와의 사이에 액정층이 개재된 제1 대향 전극층, 및
    상기 구동 회로부 위에 있고, 상기 구동 회로부와의 사이에 상기 액정층이 개재된 제2 대향 전극층을 포함하고,
    상기 제1 대향 전극층은 상기 제2 대향 전극층과 분리되어 있고,
    상기 제2 대향 전극층은 분지되는 빗살 형상을 포함하고,
    상기 제2 대향 전극층은 상기 구동 회로용 박막 트랜지스터와 중첩되고,
    상기 화소용 박막 트랜지스터와 상기 구동 회로용 박막 트랜지스터는 각각,
    게이트 전극층,
    상기 게이트 전극층 위의 게이트 절연층,
    상기 게이트 절연층 위의 소스 전극층 및 드레인 전극층,
    상기 게이트 절연층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 접하는 반도체층, 및
    상기 반도체층 위에 접하는 산화물 절연층을 포함하는, 반도체 장치.
  5. 제1항, 제2항 및 제4항 중 어느 한 항에 있어서,
    상기 화소용 박막 트랜지스터와 상기 구동 회로용 박막 트랜지스터는 상기 산화물 절연층 위에 접하는 보호 절연층을 더 포함하는, 반도체 장치.
  6. 제1항, 제2항 및 제4항 중 어느 한 항에 있어서,
    상기 화소용 박막 트랜지스터와 상기 구동 회로용 박막 트랜지스터는 상기 화소용 박막 트랜지스터와 상기 구동 회로용 박막 트랜지스터 위에 평탄화 절연층을 더 포함하는, 반도체 장치.
  7. 제1항, 제2항 및 제4항 중 어느 한 항에 있어서,
    상기 게이트 전극층, 상기 소스 전극층, 및 상기 드레인 전극층은 각각 투명한, 반도체 장치.
  8. 제1항, 제2항 및 제4항 중 어느 한 항에 있어서,
    상기 구동 회로부는, 상기 구동 회로용 박막 트랜지스터 위에, 상기 구동 회로용 박막 트랜지스터의 상기 게이트 전극층 및 상기 반도체층과 중첩하는 도전층을 더 포함하고,
    상기 제2 대향 전극층은 상기 도전층과 중첩하는, 반도체 장치.
  9. 제8항에 있어서,
    상기 화소부는 상기 화소용 박막 트랜지스터의 상기 소스 전극층 및 상기 드레인 전극층 중 하나에 전기적으로 접속된 화소 전극층을 더 포함하고,
    상기 도전층과 상기 화소 전극층은 투명한, 반도체 장치.
  10. 반도체 장치로서,
    제1 기판,
    상기 제1 기판 위에 있고, 구동 회로용 박막 트랜지스터를 포함하는 구동 회로부,
    상기 제1 기판 위에 있고, 화소용 박막 트랜지스터를 포함하는 화소부,
    상기 화소부 및 상기 구동 회로부 위의 액정층,
    상기 화소부 위에 있고, 상기 화소부와의 사이에 상기 액정층이 개재된 제1 대향 전극층, 및
    상기 구동 회로부 위에 있고, 상기 구동 회로부와의 사이에 상기 액정층이 개재된 제2 대향 전극층
    을 포함하고,
    상기 제1 대향 전극층은 상기 제2 대향 전극층과 분리되어 있고,
    상기 제2 대향 전극층은 분지되는 빗살 형상을 포함하고,
    상기 제2 대향 전극층은 상기 구동 회로용 박막 트랜지스터와 중첩되고,
    상기 화소용 박막 트랜지스터와 상기 구동 회로용 박막 트랜지스터는 각각 채널 형성 영역으로서의 반도체층을 포함하는, 반도체 장치.
  11. 제10항에 있어서,
    상기 화소용 박막 트랜지스터와 상기 구동 회로용 박막 트랜지스터 위에 보호 절연층을 더 포함하는, 반도체 장치.
  12. 제10항에 있어서,
    상기 화소용 박막 트랜지스터와 상기 구동 회로용 박막 트랜지스터 위에 평탄화 절연층을 더 포함하는, 반도체 장치.
  13. 제10항에 있어서,
    상기 구동 회로용 박막 트랜지스터와 중첩하는 도전층을 더 포함하고,
    상기 제2 대향 전극층은 상기 도전층과 중첩하는, 반도체 장치.
  14. 제13항에 있어서,
    상기 화소부는 화소 전극층을 더 포함하고,
    상기 도전층과 상기 화소 전극층은 투명한, 반도체 장치.
  15. 제1항, 제2항, 제4항 및 제10항 중 어느 한 항에 있어서,
    상기 제2 대향 전극층은 상기 제1 대향 전극층과 동일한 전위인, 반도체 장치.
  16. 제1항, 제2항, 제4항 및 제10항 중 어느 한 항에 있어서,
    상기 반도체층은 산화물 반도체층인, 반도체 장치.
  17. 제16항에 있어서,
    상기 산화물 반도체층은 InM03(ZnO)m의 식으로 표현되는 금속 산화물을 포함하고, M은 Ga, Fe, Ni, Mn, 및 Co로부터 선택된 금속 원소이고, m은 0보다 큰, 반도체 장치.
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