TWI605590B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法

本發明關於一種使用氧化物半導體的半導體裝置及其製造方法。

另外,在本說明書中,半導體裝置是指能夠藉由利用半導體特性起作用的所有類型的裝置,如電光學裝置、半導體電路及電子裝置都是半導體裝置。

近年來,已對半導體裝置進行開發,將半導體裝置用作LSI、CPU、記憶體。CPU是包括從半導體圓片分開的半導體積體電路(至少包括電晶體及記憶體)且形成有作為連接端子的電極的半導體元件的集合體。

LSI、CPU、記憶體等的半導體電路(IC晶片)安裝在電路基板例如印刷線路板上,並用作各種電子裝置的部件之一。

藉由將氧化物半導體膜用於通道形成區來製造電晶體等的技術引人注目。例如,可以舉出作為氧化物半導體膜使用氧化鋅(ZnO)的電晶體或者使用InGaO3(ZnO)m的電晶體。專利文獻1及專利文獻2公開了在具有透光性的基板上形成上述使用氧化物半導體膜的電晶體並將該電晶體應用於影像顯示裝置的切換元件等的技術。

[專利文獻1]日本專利申請公開第2007-123861號公報

[專利文獻2]日本專利申請公開第2007-96055號公報。

在氧化物半導體中形成通道形成區的電晶體可以實現比使用非晶矽的電晶體更高的場效應遷移率。非晶矽的電晶體的場效應遷移率通常為0.5cm2/Vs左右,與此相比使用氧化物半導體的電晶體的場效應遷移率為10cm2/Vs至20cm2/Vs或更大的值。另外,氧化物半導體藉由濺射法等可以形成活性層,不像使用多晶矽的電晶體那樣,能夠不利用雷射裝置而簡單地製造。

現在對使用上述氧化物半導體在玻璃基板或塑膠基板上形成電晶體並將該電晶體應用於液晶顯示裝置、有機EL顯示裝置、電子紙等進行討論。

另一方面,現在正普及具有大面積的顯示區域的顯示裝置。在家庭用電視中,顯示畫面的對角為40英寸至50英寸的電視也已開始廣泛使用,將來普及更加快。因為如上所說明的那樣,使用氧化物半導體的電晶體得到非晶矽的電晶體的10倍以上的場效應遷移率,所以在具有大面積的顯示區域的顯示裝置中作為像素的切換元件也得到充分的性能。另外,用於顯示裝置的電晶體被求得具有更耐壓性。

本發明的目的之一在於將使用氧化物半導體的電特性良好且可靠性高的電晶體用作切換元件,並且提供可靠性高的顯示裝置及其製造方法。

另外,本發明的目的之一在於提供如下結構及其製造方法,即:在使用氧化物半導體的底閘極型的電晶體中,對閘極電極層施加較高的閘極電壓的情況下,緩和在汲極 電極層的端部近旁(及源極電極的端部近旁)會發生的電場集中且抑制開關特性的劣化,而提高可靠性。

設為將氧化物半導體用於通道形成區,且在通道形成區上重疊地設置絕緣層(也稱為通道停止層)的結構的底閘極型的電晶體。本發明的一個方式之一是探討重疊於通道形成區上的絕緣層的剖面形狀,明確而言研究端部的剖面形狀(錐形角度θ或厚度等),緩和在汲極電極層的端部近旁(及源極電極層的端部近旁)會發生的電場集中,而抑制開關特性的劣化。

明確而言,將重疊於通道形成區上的絕緣層的剖面形狀設定為梯形或三角形,即剖面形狀的下端部的錐形的角度θ為60°以下,較佳為45°以下,更較佳為30°以下。藉由採用上述角度範圍,在對閘極電極層施加較高的閘極電壓的情況下,能夠緩和在汲極電極層的端部近旁(及源極電極層的端部近旁)會發生的電場集中。

另外,將重疊於通道形成區上的絕緣層的厚度設定為0.3μm以下,較佳為5nm以上且0.1μm以下。藉由採用上述厚度範圍,能夠使電場強度的峰值小,或者由於電場集中分散而電場集中的部分成為多個,結果能夠緩和在汲極電極層的端部近旁會發生的電場集中。

在本說明書中公開的本發明的一個方式是一種半導體裝置,包括:在絕緣表面上的閘極電極層;在閘極電極層 上的閘極絕緣膜;在閘極絕緣膜上的包括通道形成區的氧化物半導體膜;與氧化物半導體膜上接觸的絕緣層;在絕緣層上具有端部的源極電極層;以及在絕緣層上具有端部的汲極電極層,其中,源極電極層的端部及汲極電極層的端部隔著絕緣層重疊於通道形成區,並且絕緣層的端部為錐形形狀,該絕緣層的厚度為0.3μm以下,較佳為5nm以上且0.1μm以下。

在本說明書中公開的本發明的另一個方式是一種半導體裝置,包括:在絕緣表面上的閘極電極層;在閘極電極層上的閘極絕緣膜;在閘極絕緣膜上的包括通道形成區的氧化物半導體膜;與氧化物半導體膜上接觸的絕緣層;在絕緣層上具有端部的源極電極層;以及在絕緣層上具有端部的汲極電極層,其中,源極電極層的端部及汲極電極層的端部隔著絕緣層重疊於通道形成區,並且由絕緣層的端部的側面和絕緣表面構成的角度為60°以下,較佳為45°以下,更較佳為30°以下,該絕緣層的厚度為0.3μm以下,較佳為5nm以上且0.1μm以下。

另外,在上述結構中,汲極電極層的端部重疊於絕緣層的上表面。汲極電極層也用作遮斷來自外部的光對於氧化物半導體膜的照射的遮光膜。在將汲極電極層用作遮光膜的情況下,以源極電極層的端部和汲極電極層的端部之間的間隔距離在不短路的範圍內的方式決定源極電極層的端部的位置即可。

另外,在絕緣層的端部的側面和絕緣表面形成的角度 較小的情況下,絕緣層的側面的寬度(也稱為錐形部分的寬度)為較寬,因此減少汲極電極層和閘極電極層重疊的部分的寄生電容是較佳的。在此情況下,汲極電極層的端部重疊於絕緣層的端部的側面。

在絕緣層的端部上錐形角θ是絕緣層的剖面形狀中的下端部的側面和基板主平面形成的角度。另外,在設置有絕緣層的區域的氧化物半導體膜的表面為平面,並且與基板主平面大致平行的情況下,錐形角θ是指剖面形狀中的下端部的側面和氧化物半導體膜平面形成的角度。

此外,重疊於通道形成區上的絕緣層的端部的剖面形狀不侷限於梯形或三角形。也可以採用重疊於通道形成區上的絕緣層的側面的至少一部分具有曲面的形狀。例如,在絕緣層的端部的剖面形狀中,絕緣層的下端部也可以具有根據位於絕緣層的外側的曲率圓的中心決定的一個曲面。此外,絕緣層的端部的剖面形狀也可以具有從絕緣層上表面向基板擴大的剖面形狀。

藉由乾蝕刻或濕蝕刻形成具有如上所述的多種剖面形狀的絕緣層。作為用於乾蝕刻的蝕刻裝置,可以使用如下裝置:使用反應性離子蝕刻法(RIE法)的蝕刻裝置、使用ECR(Electron Cyclotron Resonance:電子迴旋共振)或ICP(Inductively Coupled Plasma:感應耦合電漿)等高密度電漿源的乾蝕刻裝置。此外,作為與ICP蝕刻裝置相比可以在寬廣的區域上獲得均勻的放電的乾蝕刻裝置,存在ECCP(Enhanced Capacitively Coupled Plasma,即增強型電容耦 合電漿)模式的蝕刻裝置,其中上部電極接地,並且下部電極連接到13.56MHz的高頻電源,並且進一步連接到3.2MHz的低頻電源。即使在例如使用尺寸超過3m的第十代基板的基板時仍可以採用該ECCP模式的蝕刻裝置。

此外,當重疊於通道形成區上的絕緣層的剖面形狀採用梯形或三角形時,邊使光阻掩罩縮小邊進行絕緣層的蝕刻,來形成剖面形狀為梯形或三角形狀的絕緣層。注意,在本說明書中,剖面形狀是指沿垂直於基板的主平面的面切斷的剖面形狀。

藉由將絕緣層的剖面形狀設為最適形狀,能夠緩和汲極電極層的端部近旁及源極電極層的端部近旁會發生的電場集中,而抑制開關特性的劣化,來實現提高可靠性的結構。

下面,參照圖式對本發明的實施模式進行詳細說明。但是,本發明不侷限於以下說明,所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。此外,本發明不應該被解釋為僅限定在以下所示的實施模式所記載的內容中。

實施模式1

在重疊於通道形成區上的絕緣層的剖面形狀為梯形的電晶體中,進行當施加閘極偏壓時的汲極近旁的電位分佈 的計算。這裏,在計算中使用Synopsys公司製造的元件模擬軟體(Sentaurus Device)。

將如圖1A所示的電晶體用於計算模型,即在設置於閘極電極層101上的厚度為100nm的閘極絕緣膜102上按順序層疊厚度為20nm的氧化物半導體膜103、厚度為100nm的絕緣層104(通道停止層),並且具有設置在絕緣層104上的源極電極層及汲極電極層106、覆蓋源極電極層及汲極電極層106的保護絕緣膜107的底閘極型結構(通道停止型)的電晶體。將絕緣層104的下端部的錐形角設定為30°。

圖1A是示出對閘極電極層101施加-30V,且將汲極電極層106設定為0V的情況下的等電位線的圖。另外,圖1B是如下圖表,即縱軸表示氧化物半導體膜103的背通道上,即與絕緣層104接觸的氧化物半導體膜103的介面中的電場強度,橫軸表示通道長度方向的長度。另外,通道長度方向的長度X以通道形成區的中心為原點,並且剖面形狀為梯形的絕緣層104的下邊為3μm。

另外,為了進行比較,進行如下情況下的計算,即在絕緣層的剖面形狀不是錐形形狀,明確而言該形狀為矩形(側面和基板的主平面形成的角度為90°的形狀)。圖20A是示出對閘極電極層101施加-30V,且將汲極電極層106設定為0V的情況下的等電位線的圖。另外,圖20B是如下圖表,即縱軸表示與絕緣層104接觸的氧化物半導體膜103的介面中的電場強度,橫軸表示通道長度方向的長度 。這裏可知在氧化物半導體膜中的與絕緣層的下端部接觸的剖面近旁,即X=1.5μm的部分電場集中。

與比較例子進行比較,圖1B所示的電場強度的峰值小。因此,與絕緣層的剖面形狀採用矩形時相比,藉由絕緣層的剖面形狀採用錐形形狀,能夠緩和電場集中。

此外,在對閘極電極層101施加-30V,對汲極電極層106施加20V,並且將源極電極層設定為0V的情況下進行電場強度的計算,而能夠獲得同樣的結果。

另外,圖2A是示出將錐形角θ設定為10°、30°、50°、70°,且對與絕緣層接觸的氧化物半導體膜的介面中的電場強度進行計算的結果的圖表,在此分別計算X=1.5μm的部分的電場強度以及X=1.0μm的部分的電場強度。另外,在圖2A中,白色方形點表示當將汲極電極層設定為20V時的X=1.0μm的部分的電場強度,白色圓點表示當將汲極電極層設定為20V時的X=1.5μm的部分的電場強度。此外,黑色方形點表示當將汲極電極層設定為0V時的X=1.0μm的部分的電場強度,黑色圓點表示當將汲極電極層設定為0V時的X=1.5μm的部分的電場強度。

另外,圖2B是示出採用厚度為20nm的絕緣層(通道停止層),將錐形角θ設定為10°、30°、50°、70°,且對與絕緣層接觸的氧化物半導體膜的介面中的電場強度進行計算的結果的圖表,在此分別計算X=1.5μm的部分的電場強度以及X=1.0μm的部分的電場強度。另外,在圖2B中,白色方形點表示當將汲極電極層設定為20V時的X=1.0μm 的部分的電場強度,白色圓點表示當將汲極電極層設定為20V時的X=1.5μm的部分的電場強度。此外,黑色方形點表示當將汲極電極層設定為0V時的X=1.0μm的部分的電場強度,黑色圓點表示當將汲極電極層設定為0V時的X=1.5μm的部分的電場強度。

另外,將絕緣層的剖面形狀設定為矩形且將其厚度設定為5nm,對閘極電極層101施加-30V,並且將汲極電極層106設定為0V,來算出等電位線,而檢測在與絕緣層接觸的氧化物半導體膜的介面中的電場強度以及電場集中的位置。圖3A是縱軸表示該電場強度,橫軸表示通道長度方向的長度的圖表。注意,在絕緣層的厚度與比較例不同而其他條件都相同的情況下進行計算。與比較例相比,藉由將絕緣層的厚度減薄到5nm,在多個部分中檢測出電場集中的峰值,而且該峰值比比較例的峰值小。因此可知無論絕緣層的剖面形狀,藉由厚度的減薄也能夠緩和電場集中。不用說,加上厚度的減薄,藉由剖面形狀採用錐形形狀,進一步緩和電場集中。

另外,圖3B是示出將絕緣層的剖面形狀設定為矩形且將其厚度設定為5nm、10nm、20nm、30nm、50nm、100nm、200nm,並且對電場強度進行計算的結果的圖表,在此分別計算X=1.5μm的部分的電場強度以及X=1.0μm的部分的電場強度。圖3A是縱軸表示該電場強度,橫軸表示通道長度方向的長度的圖表。另外,在圖3B中,黑色方形點表示當將汲極電極層設定為0V時的X=1.0μm的部 分的電場強度,黑色圓點表示當將汲極電極層設定為0V時的X=1.5μm的部分的電場強度。另外,以對數刻度表示圖3B的剖面結構中的每個部位的厚度。另外,關於每個厚度作出縱軸表示電場強度且橫軸表示通道長度方向的長度的圖表,而觀察到在多個部分中發生電場集中的峰值的絕緣層的厚度範圍是5um以上且50nm以下。

藉由上述計算結果,可知藉由將絕緣層的剖面形狀設定為錐形形狀,將絕緣層的厚度設定為5nm以上且100nm以下,較佳設定為5nm以上且50nm以下,而能夠實現電場集中的緩和。另外,藉由採用錐形形狀,且將錐形角設定為60°以下,即使絕緣層的厚度為300nm,也能夠實現電場集中的緩和,因此可說藉由將絕緣層的端部的錐形角設定為60°以下且將絕緣層的厚度設定為300nm以下,能夠實現電場集中的緩和。

實施模式2

在本實施模式中,下面對絕緣層的剖面形狀的一例進行說明。

實施模式1的計算中所使用的模型示出汲極電極層106近旁的剖面圖,然而圖4A示出包含源極電極層105的電晶體整體的剖面結構圖。

在圖4A中,設有絕緣層104的區域的氧化物半導體膜103的表面為平面,且看作與基板主平面大致平行。在此情況下,如圖所示那樣,錐形角θ是指絕緣層104的下 端部的側面和氧化物半導體膜平面形成的角度。圖4A所示的絕緣層104為藉由通道形成區的中心的線為中心的線對稱形狀,因此在剖面形狀中的兩個下端部的錐形角θ為大致相同。另外,將通道形成區的中心作為橫軸的原點,而決定通道長度方向的長度。注意,在圖4A所示的電晶體的剖面結構中,雖然設定每個部位的尺寸(厚度、長度、寬度等),但是不侷限於此。

另外,雖然圖4A示出絕緣層的剖面形狀為梯形的例子,但是也可以採用如圖4B所示那樣的剖面形狀為三角形的絕緣層114。在絕緣層114的剖面形狀中,接觸於三角形的底邊的內角為錐形角θ。在圖4B中,在絕緣層114的側面上重疊汲極電極層的端部。當然,源極電極層的端部也重疊於絕緣層114的側面上。

另外,也可以採用如圖4C所示那樣的剖面形狀為多角形的絕緣層124。如圖4C所示那樣,將剖面形狀為多角形的絕緣層124除了絕緣層124的下端部的側面和氧化物半導體膜平面形成的角度θ 1之外,還具有以虛線表示的平面(平行於基板主平面的面)和絕緣層104的上端部的側面形成的角度θ 2。在此情況下,採用至少角度θ 1為小於90°,較佳為60°以下,更較佳為30°以下的剖面形狀的絕緣層124。

另外,也可以採用如圖4D所示那樣的剖面形狀為從絕緣層的上表面向絕緣層的下表面擴大的形狀的絕緣層134。絕緣層134的側面具有曲面,絕緣層的下端部具有 根據位於絕緣層的外側的曲率圓的中心而決定的一個曲面。另外,圖示包含以絕緣層的下端為起點的側面的切線133的面和氧化物半導體膜的平面形成的角度(錐形角θ)。

另外,也可以採用如圖4E所示那樣的、側面具有曲面的剖面形狀的絕緣層144。絕緣層144的側面具有曲面,絕緣層的下端部具有根據位於絕緣層的內側的曲率圓的中心而決定的一個曲面。另外,圖示包含以絕緣層的下端為起點的側面的切線143的面和氧化物半導體膜的平面形成的角度(錐形角θ)。為了實現這種剖面形狀的絕緣層144,也可以層疊蝕刻率不同的多個絕緣層。

除了上述的剖面形狀之外還有各種各樣的剖面形狀,但是圖4A至4E所示的形狀的絕緣層用於電晶體是較佳的。藉由將圖4A至4E所示的形狀的絕緣層接觸於氧化物半導體膜而設置,能夠實現電場集中的緩和。

另外,本實施模式可與實施模式1自由組合。例如,採用圖4B所示的剖面形狀,且將絕緣層114的端部的錐形角θ設定為60°以下,以及將絕緣層114的厚度設定為300nm以下,能夠實現電場集中的緩和。

實施模式3

在本實施模式中,參照圖5A至圖6D對半導體裝置及半導體裝置的製造方法的一個方式進行說明。在本實施模式中,作為半導體裝置的一例示出具有氧化物半導體膜的電晶體。

電晶體既可以採用形成有一個通道形成區的單閘結構,又可以採用形成有兩個通道形成區的雙閘結構,還可以採用形成有三個通道形成區的三閘結構。此外,還可以採用在通道形成區的上下隔著閘極絕緣膜設置有兩個閘極電極層的雙閘結構。

圖5A和5B所示的電晶體440是稱為通道保護型(也稱為通道停止型)的底閘極結構的電晶體之一,並且,將該電晶體440也是稱為反交錯型電晶體的電晶體的一例。圖5A是平面圖,圖5A中的單點虛線X1-Y1切斷的剖面相當於圖5B。

如通道長度方向的剖面圖的圖5B所示那樣,包括電晶體440的半導體裝置在設有絕緣膜436的具有絕緣表面的基板400上具有:閘極電極層401、閘極絕緣膜402、氧化物半導體膜403、絕緣層413、源極電極層405a以及汲極電極層405b。

與氧化物半導體膜403接觸的絕緣層413設置在與閘極電極層401重疊的氧化物半導體膜403的通道形成區上,並且它用作通道保護膜。

藉由改進重疊於通道形成區上的絕緣層413的剖面形狀,明確而言端部的剖面形狀(錐形角θ及厚度等),能夠緩和在汲極電極層405b的端部近旁會發生的電場集中,而抑制電晶體440的開關特性的劣化。

明確而言,將重疊於通道形成區上的絕緣層413的剖面形狀設定為梯形或三角形,剖面形狀的下端部的錐形角 θ為60°以下,較佳為45°以下,更較佳為30°以下。藉由採用上述角度範圍,在對閘極電極層401施加較高的閘極電壓的情況下,能夠緩和在汲極電極層405b的端部近旁會發生的電場集中。

在本實施模式中,在剖面形狀中絕緣層413的比中央範圍D靠近外側的端部為錐形形狀,且將該部分稱為錐形部分。在剖面形狀中,絕緣層413的錐形部分在於兩端,將其一方的寬度稱為錐形部分的寬度,並且錐形部分的寬度相當於從通道長度L減去中央的範圍D的大約一半。

另外,將重疊於通道形成區上的絕緣層413的厚度設定為0.3μm以下,較佳為5nm以上且0.1μm以下。藉由採用上述厚度範圍,能夠使電場強度的峰值小,或者由於電場集中分散而電場集中的部分成為多個,結果能夠緩和在汲極電極層405b的端部近旁會發生的電場集中。

用於氧化物半導體膜403的氧化物半導體較佳至少包含銦(In)或鋅(Zn)。特別較佳包含In及Zn。另外,較佳的是,作為用來減少使用該氧化物的電晶體的電特性不均勻的穩定劑,除了包含上述以外,還包含鎵(Ga)。另外,作為穩定劑,較佳包含錫(Sn)。另外,作為穩定劑,較佳包含鉿(Hf)。另外,作為穩定劑,較佳包含鋁(Al)。

另外,作為其他穩定劑,也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)以及鑥(Lu)中的任何一種或多種。

例如,作為氧化物半導體可以使用氧化銦;氧化錫;氧化鋅;二元金屬氧化物如In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物;三元金屬氧化物如In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物;以及四元金屬氧化物如In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。

另外,例如,In-Ga-Zn類氧化物是指包含In、Ga和Zn的氧化物,而對In、Ga、Zn的比率沒有限制。另外,也可以包含In、Ga、Zn以外的金屬元素。In-Ga-Zn類氧化物具有無電場時的電阻足夠高而可以使截止電流足夠低且遷移率高的特徵,因此作為用於半導體裝置的半導體材料十分合適。

例如,可以使用其原子數比為In:Ga:Zn=1:1:1(=1/3:1/3:1/3)或In:Ga:Zn=2:2:1(=2/5:2/5:1/5)的In-Ga-Zn類氧化物或其組成附近的氧化物。或者, 可以使用其原子數比為In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)或In:Sn:Zn=2:1:5(=1/4:1/8:5/8))的In-Sn-Zn氧化物或其組成附近的氧化物。

例如,In-Sn-Zn氧化物比較容易得到高遷移率。但是,即使使用In-Ga-Zn氧化物,也可以藉由降低塊體內缺陷密度而提高遷移率。

另外,藉由減少成為電子給體(施體)的水分或氫等雜質且減少氧缺陷來實現的高度純化的氧化物半導體(purified Oxide Semiconductor)是i型(本質半導體)或無限趨近於i型。因此,使用上述氧化物半導體的電晶體具有截止電流顯著低的特性。另外,氧化物半導體的能隙是2eV以上,較佳是2.5eV以上,更較佳是3eV以上。藉由使用水分或氫等的雜質濃度充分地降低且氧缺陷降低而被高度純化的氧化物半導體膜,可以降低電晶體的截止電流。

明確而言,根據各種實驗可以證明將被高度純化的氧化物半導體膜用作半導體膜的電晶體的截止電流低。例如,即使用具有1×106μm通道寬度和10μm通道長度的元件,在從1V至10V的源極電極和汲極電極之間的電壓(汲極電壓)範圍內,截止態電流可以小於或等於半導體參數分析儀的測量極限,即小於或等於1×10-13A。在此情況下,可知相當於截止電流除以電晶體的通道寬度的數值的截止電流密度為100zA/μm以下。此外,藉由使用使電容元件和電晶體連接,並由該電晶體控制流入到電容元件的電荷 或從電容元件流出的電荷的電路,來進行截止電流密度的測量。在該測量時,將被高度純化的氧化物半導體膜用於上述電晶體的通道形成區,且根據電容元件的每個單位時間的電荷量推移測量該電晶體的截止電流密度。其結果是,可知當電晶體的源極電極和汲極電極之間的電壓為3V時,可以獲得更低的截止電流密度,即幾十yA/μm。由此,以被高度純化的氧化物半導體膜用於通道形成區的電晶體的截止電流比使用具有結晶性的矽的電晶體的截止電流顯著低。

此外,在沒有特別的說明的情況下,在n通道型電晶體中,本說明書所述的截止電流是指如下電流,即:在使汲極電極的電位高於源極電極及閘極電極的電位的狀態下,當以源極電極的電位為基準時的閘極電極的電位為0以下時,流過源極電極和汲極電極之間的電流。或者,在p通道型電晶體中,本說明書所述的截止電流是指如下電流,即:在使汲極電極的電位低於源極電極及閘極電極的電位的狀態下,當以源極電極的電位為基準時的閘極電極的電位為0以上時,流過源極電極和汲極電極之間的電流。

此外,例如,氧化物半導體膜可以藉由使用包含In(銦)、Ga(鎵)和Zn(鋅)的靶材的濺射法形成。在藉由濺射法形成In-Ga-Zn類氧化物半導體膜的情況下,較佳使用原子數比為In:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3或3:1:4的In-Ga-Zn類氧化物的靶材。藉由使用具有上述原子數比的In-Ga-Zn類氧化物的靶 材形成氧化物半導體膜,容易形成多晶或CAAC(C Axis Aligned Crystal)。另外,包含In、Ga及Zn的靶材的填充率為90%以上且100%以下,較佳為95%以上且低於100%。藉由採用填充率高的靶材,可以形成緻密的氧化物半導體膜。

另外,當作為氧化物半導體使用In-Zn類氧化物材料時,將所使用的靶材中的金屬元素的原子數比設定為In:Zn=50:1至1:2(換算為莫耳數比則為In2O3:ZnO=25:1至1:4),較佳為In:Zn=20:1至1:1(換算為莫耳數比則為In2O3:ZnO=10:1至1:2),更較佳為In:Zn=1.5:1至15:1(換算為莫耳數比則為In2O3:ZnO=3:4至15:2)。例如,作為用來形成作為In-Zn類氧化物的氧化物半導體膜的靶材,當原子數比為In:Zn:O=X:Y:Z時,滿足Z>1.5X+Y。藉由將Zn的比率設定為上述範圍內的值,可以實現遷移率的提高。

氧化物半導體膜403有可能處於單晶、多晶(也稱為多晶體)或非晶等狀態。

較佳氧化物半導體膜是C軸配向結晶氧化物半導體(C Axis Aligned Crystalline Oxide Semiconductor:CAAC-OS)膜。

CAAC-OS膜不是完全的單晶,也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部的結晶-非晶混合相結構的氧化物半導體膜。另外,在很多情況下該結晶部為能夠容納於一個邊長小於100nm的立方體的尺寸。另外,在使 用透射電子顯微鏡(TEM:Transmission Electron Microscope)觀察時的影像中,包括在CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外,利用TEM在CAAC-OS膜中觀察不到晶界(grain boundary)。因此,在CAAC-OS膜中,起因於晶界的電子遷移率的降低得到抑制。

包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或平行於表面的法線向量方向上一致,在從垂直於ab面的方向看時具有三角形或六角形的原子排列,且在從垂直於c軸的方向看時,金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外,在不同結晶部之間a軸及b軸的方向可以不同。在本說明書中,當只記載“垂直”時,還包括85°以上且95°以下的範圍。另外,當只記載“平行”時,還包括-5°以上且5°以下的範圍。

另外,在CAAC-OS膜中,結晶部的分佈也可以不均勻。例如,在CAAC-OS膜的形成過程中,在從氧化物半導體膜的表面一側進行結晶生長時,與被形成面近旁相比,有時在表面近旁結晶部所占的比例高。另外,藉由對CAAC-OS膜添加雜質,有時在該雜質添加區中結晶部被非晶化。

因為包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或平行於表面的法線向量的方向上一致,所以根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)有時朝向彼此不同的方 向。另外,結晶部的c軸方向是平行於形成CAAC-OS膜時的被形成面的法線向量或平行於表面的法線向量的方向。結晶部藉由進行成膜或進行成膜後的加熱處理等的晶化處理來形成。

使用CAAC-OS膜的電晶體可以降低因照射可見光或紫外光而產生的電特性變動。因此,這種電晶體的可靠性高。

另外,構成氧化物半導體膜的氧的一部分也可以用氮取代。

此外,如CAAC-OS那樣具有結晶部的氧化物半導體中可以進一步降低塊體內缺陷,藉由提高表面的平坦性,可以得到處於非晶狀態的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性,較佳在平坦的表面上形成氧化物半導體。明確而言,在平均面粗糙度(Ra)為1nm以下,較佳為0.3nm以下,更較佳為0.1nm以下的表面上形成氧化物半導體。

注意,Ra是將JIS B0601:2001(ISO4287:1997)中定義的算術平均粗糙度擴大為三維以使其能夠應用於曲面的度量,可以將它表示為“將從基準面到指定面的偏差的絕對值平均而得的值”,以如下公式(1)定義。

在此,指定面是指成為檢測粗造度的對象的面,且用座標為(x1,y1,f(x1,y1))、(x1,y2,f(x1,y2))、(x2,y1,f(x2,y1))、(x2,y2,f(x2,y2))的4點表示的長方形的區域,S0表示將指定面投影到xy平面上的長方形的面積,Z0表示基準面的高度(指定面的平均高度)。可以利用原子力顯微鏡(AFM:Atomic Force Microscope)來對Ra進行測定。

但是,在本實施模式中說明的電晶體440為底閘極型,因此在氧化物半導體膜的下方存在有基板400、閘極電極層401和閘極絕緣膜402。因此,在為了得到上述平坦的表面而形成閘極電極層401及閘極絕緣膜402之後,進行CMP處理等的平坦化處理。另外,不侷限於基板的全面平坦化,藉由充分分開閘極電極層401的側面和絕緣層413的下端部之間的間隔,能夠至少將成為通道形成區的區域接近於上述平坦面。電晶體440為通道保護型,因此根據絕緣層413的尺寸決定通道形成區的尺寸(L/W)。

將氧化物半導體膜403的厚度設定為1nm以上且30nm以下(較佳為5nm以上且10nm以下),可以適當地利用濺射法、MBE(Molecular Beam Epitaxy:分子束外延)法、CVD法、脈衝雷射沉積法、ALD(Atomic Layer Deposition:原子層沉積)法等。此外,氧化物半導體膜403可以使用濺射裝置形成,該濺射裝置在以大致垂直於濺射靶材表面的方式設置有多個基板表面的狀態下進行成膜。

圖6A至6D示出具有電晶體440的半導體裝置的製造方法的一例。

首先,在具有絕緣表面的基板400上形成絕緣膜436。

對可用作具有絕緣表面的基板400的基板沒有特別的限制,但是基板400需要至少具有能夠承受後面進行的熱處理的程度的耐熱性。例如,可以使用玻璃基板(如硼矽酸鋇玻璃和硼矽酸鋁玻璃等)、陶瓷基板、石英基板、藍寶石基板等。另外,作為基板400,也可以採用由矽或碳化矽等構成的單晶半導體基板、多晶半導體基板、由矽鍺等構成的化合物半導體基板、SOI基板等,並且也可以使用在這些基板上設置有半導體元件的基板。

此外,也可以使用撓性基板作為基板400來製造半導體裝置。為了製造具有撓性的半導體裝置,既可以直接在撓性基板上製造包括氧化物半導體膜403的電晶體440,又可以在其他製造基板上製造包括氧化物半導體膜403的電晶體440,然後將該電晶體剝離且轉置到撓性基板上。另外,為了從製造基板剝離並轉置到撓性基板上,較佳在製造基板與具有氧化物半導體膜的電晶體440之間設置剝離層。

藉由電漿CVD法或濺射法等,並使用氧化矽、氧氮化矽、氧化鋁、氧氮化鋁、氧化鉿、氧化鎵等的氧化絕緣膜,氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等的氮化物絕緣膜,或它們的混合材料,可以形成絕緣膜436。

絕緣膜436可以是單層又可以是疊層。

在本實施模式中,作為絕緣膜436使用藉由電漿CVD法形成的厚度為100nm的氮化矽膜及厚度為150nm的氧 化矽膜的疊層。

接著,在絕緣膜436上形成導電膜,對該導電膜進行蝕刻形成閘極電極層401。

閘極電極層401的材料可以使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬材料或以它們為主要成分的合金材料形成。此外,作為閘極電極層401,可以使用以摻雜有磷等雜質元素的多晶矽膜為代表的半導體膜、鎳矽化物等矽化物膜。閘極電極層401既可以是單層結構,又可以是疊層結構。

另外,閘極電極層401的材料也可以使用氧化銦氧化錫、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、氧化銦氧化鋅以及添加有氧化矽的銦錫氧化物等導電材料。此外,也可以採用上述導電材料與上述金屬材料的疊層結構。

此外,作為與閘極絕緣膜402接觸的閘極電極層401,可以使用包含氮的金屬氧化物,明確地說,包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜以及金屬氮化膜(InN、SnN等)。當這些膜具有5電子伏特,較佳具有5.5電子伏特以上的功函數且將它們用作閘極電極層時,可以使電晶體的電特性的臨界電壓成為正值,而可以實現所謂的常關閉型(normally off)的切換元件。

在本實施模式中,藉由濺射法形成厚度為100nm的鎢 膜。

接著,在閘極電極層401上形成閘極絕緣膜402。

另外,為了提高閘極絕緣膜402的覆蓋性,也可以對閘極電極層401表面進行平坦化處理。尤其是,較佳當作為閘極絕緣膜402使用較薄的絕緣膜時,閘極電極層401的表面具有良好的平坦性。

將閘極絕緣膜402的厚度設定為1nm以上且20nm以下,並可以適當地利用濺射法、MBE法、CVD法、脈衝雷射沉積法、ALD法等。此外,閘極絕緣膜402也可以使用濺射裝置形成,該濺射裝置在以大致垂直於濺射靶材表面的方式設置有多個基板表面的狀態下進行成膜。

閘極絕緣膜402可以使用如下材料形成:氧化矽膜;氧化鎵膜;氧化鋁膜;氮化矽膜;氧氮化矽膜;氧氮化鋁膜;氮氧化矽膜。

此外,藉由作為閘極絕緣膜402的材料使用氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0,y>0))、添加有氮的矽酸鉿HfSiOxNy(x>0、y>0))、鋁酸鉿(HfAlxOy(x>0、y>0))以及氧化鑭等high-k材料,可以降低閘極洩汲電流。另外,閘極絕緣膜402既可以採用單層結構,又可以採用疊層結構。

閘極絕緣膜402較佳在接觸於氧化物半導體膜403的部分含有氧。尤其是,閘極絕緣膜402較佳在其膜中(塊中)至少有超過化學計量成分比的量的氧。例如,當將氧化矽膜用於閘極絕緣膜402時,使用SiO2+α(注意,α>0)。

藉由以與氧化物半導體膜403接觸的方式設置用作氧 的供應源的含多量(過剩)的氧的閘極絕緣膜402,可以將氧從該閘極絕緣膜402供應到氧化物半導體膜403中。也可以藉由在氧化物半導體膜403與閘極絕緣膜402的一部分接觸的狀態下進行加熱處理,向氧化物半導體膜403供應氧。

藉由向氧化物半導體膜403供應氧,可以填補膜中的氧缺損。再者,較佳考慮到所製造的電晶體的尺寸或閘極絕緣膜402的臺階覆蓋性而形成閘極絕緣膜402。

在本實施模式中,藉由高密度電漿CVD法形成厚度為200nm的氧氮化矽膜。

接著,在閘極絕緣膜402上形成氧化物半導體膜403。

在形成氧化物半導體膜403的製程中,為了在氧化物半導體膜403中儘量不包含氫或水,較佳作為形成氧化物半導體膜403的預處理,在濺射裝置的預熱室中對形成有閘極絕緣膜402的基板進行預熱,使附著在基板及閘極絕緣膜402中的氫或水分等雜質脫離而排出。另外,作為設置在預熱室中的排氣單元較佳使用低溫泵。

也可以對在閘極絕緣膜402中以與氧化物半導體膜403接觸的方式形成的區域進行平坦化處理。對平坦化處理沒有特別的限制,而作為平坦化處理可以使用拋光處理(例如,化學機械拋光法(Chemical Mechanical Polishing:CMP))、乾蝕刻處理及電漿處理。

作為電漿處理,例如可以進行引入氬氣來產生電漿的反濺射。反濺射是指使用RF電源在氬氛圍下對基板一側 施加電壓,來在基板附近形成電漿以進行表面改性的方法。另外,也可以使用氮、氦、氧等代替氬氛圍。藉由進行反濺射,可以去除附著在閘極絕緣膜402表面上的粉狀物質(也稱為微粒、塵屑)。

作為平坦化處理,既可以多次進行拋光處理、乾蝕刻處理及電漿處理,又可以組合它們而進行。此外,當組合它們而進行時,對製程順序也沒有特別的限制,可以根據閘極絕緣膜402表面的凹凸狀態適當地設定。

此外,較佳以在成膜時包含較多的氧的條件(例如,在氧為100%的氛圍下利用濺射法進行成膜等)形成膜,使氧化物半導體膜403為包含較多的氧(較佳包含相對於在氧化物半導體為結晶狀態的化學計量的組成而言氧的含有量過剩的區域)的膜。

注意,在本實施模式中,作為氧化物半導體膜403,藉由使用具有AC電源裝置的濺射裝置的濺射法,形成厚度為35nm的In-Ga-Zn類氧化物膜(IGZO膜)。在本實施模式中,In:Ga:Zn=1:1:1(=1/3:1/3:1/3)的原子數比的In-Ga-Zn類氧化物靶材。另外,形成該氧化物半導體膜403的條件為如下:在氧及氬氛圍下(氧流量比為50%)、壓力為0.6Pa、電源功率為5kW、基板溫度為170℃。在該條件下的沈積速度為16nm/min。

此外,在形成氧化物半導體膜403時所使用的濺射裝置中,將成膜處理室的洩漏率設定為1×10-10Pa.m3/秒以下。藉由將成膜處理室的洩漏率設定為較低,能夠減少雜質 混入到藉由濺射法形成的膜中。為了降低成膜處理室內的洩漏率,需要不僅減少外部洩漏而且減少內部洩漏。外部洩漏是指:由於微小的孔或密封不良,氣體從真空系統的外部流入的現象。內部洩漏起因於從真空系統中的閥門等隔板的洩漏的氣體或從內部構件釋放的氣體。在形成氧化物半導體膜403時所使用的濺射裝置中,使用金屬墊片密封成膜處理室的開閉部分。金屬墊片較佳使用由氟化鐵、氧化鋁或氧化鉻等包覆的金屬材料。金屬墊片的密合性比O形環高,因此可以降低外部洩漏。另外,存在於成膜處理室的內側的吸附物由於吸附在內壁因此對沉積室的壓力不造成影響,但是它會成為當對成膜處理室進行排氣時的釋放氣體的原因。因此,雖然洩漏率和排氣速度之間沒有關聯,但是重要的是:使用排氣能力高的泵,儘量使存在於成膜處理室內的吸附物脫離,以預先實現排氣。另外,為了促進吸附物的脫離,也可以焙烤成膜處理室。藉由進行烘烤,可以將吸附物的脫離速度提高到十倍左右。烘烤處理以100℃以上且450℃以下進行,即可。此時,一邊導入惰性氣體一邊去除吸附物,這樣可以使僅靠排氣不容易脫離的水等的脫離速度得到進一步的提高。

作為當形成氧化物半導體膜403時使用的濺射氣體,較佳使用氫、水、羥基或氫化物等的雜質被去除了的高純度氣體。

在保持為減壓狀態的成膜處理室中保持基板。而且,一邊去除成膜處理室中的殘留水分,一邊引入去除了氫及 水分的濺射氣體,並使用上述靶材來在基板400上形成氧化物半導體膜403。另外,為了去除殘留在成膜處理室內的水分,較佳使用吸附型的真空泵,諸如低溫泵、離子泵、鈦昇華泵。另外,作為排氣裝置,也可以使用配備有冷阱的渦輪分子泵。另外,作為排氣裝置,也可以使用配備有冷阱的渦輪分子泵。由於利用低溫泵進行了排氣的沉積室中,例如氫原子、水(H2O)等的包含氫原子的化合物(更較佳還有包含碳原子的化合物)等被排出,因此可以降低在該沉積室中形成的氧化物半導體膜403所含有的雜質濃度。

另外,較佳以不暴露於大氣的方式連續形成閘極絕緣膜402和氧化物半導體膜403。藉由以不暴露於大氣的方式連續形成閘極絕緣膜402和氧化物半導體膜403,可以防止氫或水分等雜質附著於閘極絕緣膜402表面。

可以藉由光微影製程將膜狀的氧化物半導體膜加工成島狀的氧化物半導體膜形成氧化物半導體膜403。

此外,也可以藉由噴墨法形成用來形成島狀的氧化物半導體膜403的光阻掩罩。當利用噴墨法形成光阻掩罩時不需要光掩模,由此可以降低製造成本。

注意,在此進行的對氧化物半導體膜的蝕刻可以是乾蝕刻或濕蝕刻,並且還可以使用乾蝕刻和濕蝕刻的兩者。例如,作為用於氧化物半導體膜的濕蝕刻的蝕刻劑,可以使用磷酸、醋酸以及硝酸的混合溶液等。此外,也可以使用ITO-07N(關東化學株式會社製造)。另外,也可以藉由 ICP(Inductively Coupled Plasma:電感耦合電漿)蝕刻法進行蝕刻加工。

此外,也可以對氧化物半導體膜403進行用來去除(脫水化或脫氫化)過剩的氫(包括水及羥基)的加熱處理。將加熱處理的溫度設定為300℃以上且700℃以下,或小於基板的應變點。加熱處理可以在減壓下或氮氛圍下等進行。

在本實施模式中,將基板放入到作為加熱處理裝置之一的電爐中,對氧化物半導體膜403在氮氛圍下以450℃進行1小時的加熱處理,並且在氮及氧氛圍下以450℃進行1小時的加熱處理。

注意,加熱處理裝置不侷限於電爐,還可以利用電阻發熱體等的發熱體所產生的熱傳導或熱輻射對被處理物進行加熱的裝置。例如,可以使用GRTA(Gas Rapid Thermal Anneal:氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal:燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal:快速熱退火)裝置。LRTA裝置是利用從如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等的燈發出的光(電磁波)的輻射加熱被處理物的裝置。GRTA裝置是使用高溫的氣體進行加熱處理的裝置。作為高溫氣體,使用如氬等的稀有氣體或氮那樣的即使進行加熱處理也不與被處理物產生反應的惰性氣體。

例如,作為加熱處理,也可以進行如下GRTA,即將基板放入加熱為650℃至700℃的高溫的惰性氣體中,在加熱幾分鐘之後,將基板從惰性氣體中取出。

另外,在加熱處理中,較佳氮或氦、氖、氬等的稀有氣體不包含水、氫等。另外,較佳將引入熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上,較佳設定為7N(99.99999%)以上(即,將雜質濃度設定為1ppm以下,較佳設定為0.1ppm以下)。

此外,也可以在藉由加熱處理加熱氧化物半導體膜403之後,對相同的爐中引入高純度的氧氣、高純度的一氧化二氮氣體或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy:光腔衰蕩光譜法)方式的露點儀進行測定時的水分量是20ppm(露點換算,-55℃)以下,較佳的是1ppm以下,更較佳的是10ppb以下的空氣)。氧氣體或一氧化二氮氣體較佳不包含水、氫等。或者,較佳將引入加熱處理裝置中的氧氣或一氧化二氮氣體的純度設定為6N以上,較佳設定為7N以上(即,將氧氣體或一氧化二氮氣體中的雜質濃度設定為1ppm以下,較佳設定為0.1ppm以下)。藉由利用氧氣或一氧化二氮氣體的作用來供應在利用脫水化或脫氫化處理進行雜質排除製程同時減少的構成氧化物半導體的主要成分材料的氧,可以使氧化物半導體膜403高度純化及I型(本質)化。

此外,進行用來脫水化或脫氫化的加熱處理的時序既可以在形成膜狀的氧化物半導體膜之後,又可以在形成島狀的氧化物半導體膜403之後。

另外,用來脫水化或脫氫化的加熱處理可以進行多次,也可以以另一加熱處理兼作上述加熱處理。

藉由在將氧化物半導體膜403加工為島狀之前,在膜狀的氧化物半導體膜覆蓋閘極絕緣膜402的狀態下,進行用來脫水化或脫氫化的加熱處理,可以防止因加熱處理而放出包含在閘極絕緣膜402中的氧,所以是較佳的。

另外,也可以對進行了脫水化或脫氫化處理的氧化物半導體膜403引入氧(至少包含氧自由基、氧原子、氧離子中的任何一個),來將氧供應到膜中。

另外,由於脫水化處理或脫氫化處理有可能導致作為構成氧化物半導體的主要成分材料的氧同時脫離而減少。在氧化物半導體膜中的氧脫離的部分中存在氧缺陷,並且起因於該氧缺陷而產生會導致電晶體的電特性變動的施體能階。

對進行脫水化或脫氫化的氧化物半導體膜403,引入氧來將氧供應到膜中可以使氧化物半導體膜403高度純化及I型(本質)化。具有高度純化且實現了I型(本質)化的氧化物半導體膜403的電晶體的電特性變動被抑制,所以該電晶體在電性上穩定。

作為氧的引入方法,可以使用離子植入法、離子摻雜法、電漿浸沒離子植入法、電漿處理等。

另外,作為引入氧的製程,當將氧引入到氧化物半導體膜403時,既可以直接引入到氧化物半導體膜403,又可以透過閘極絕緣膜402等的其他膜而將氧引入到氧化物半導體膜403。當透過其他膜而將氧引入到氧化物半導體膜403時,可以使用離子植入法、離子摻雜劑法、電漿浸 沒離子植入法等,但是當將氧直接引入到露出的氧化物半導體膜403時,也可以使用電漿處理等。

對氧化物半導體膜403的引入氧的製程較佳在進行脫水化或脫氫化處理之後進行,沒有特別的限制。此外,可以多次進行對已進行上述脫水化或脫氫化處理的氧化物半導體膜403的氧的引入。

接著,在重疊於閘極電極層401的氧化物半導體膜403的通道形成區上形成絕緣層413(參照圖6A)。

可以對藉由電漿CVD法、濺射法形成的絕緣膜進行蝕刻加工而形成絕緣層413。作為絕緣層413,典型地可以使用氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜、氧化鉿膜、或氧化鎵膜、氮化矽膜、氮化鋁膜、氮氧化矽膜、氮氧化鋁膜等無機絕緣膜的單層或疊層。

與氧化物半導體膜403接觸的絕緣層413(當絕緣層413為疊層結構時,與氧化物半導體膜403接觸的膜)包含大量氧時,可以適合用作向所述氧化物半導體膜403供應氧的供應源。

在本實施模式中,作為絕緣層413藉由濺射法形成厚度為200nm的氧化矽膜。對氧化矽膜進行選擇性地蝕刻形成絕緣層413,該絕緣層413的剖面形狀為梯形或三角形狀,並且剖面形狀的下端部的錐形角θ為60°以下,較佳為45°以下,更較佳為30°以下。另外,絕緣層413的平面形狀為矩形。另外,在本實施模式中,藉由光微影製程在氧化矽膜上形成光阻掩罩,並且進行選擇性地蝕刻,而將 絕緣層413的剖面形狀形成為梯形,並且絕緣層413的下端部的錐形角θ設定大約為30°。

在形成絕緣層413之後,也可以進行加熱處理。在本實施模式中在氮氛圍下以300℃進行1小時的加熱處理。

接著,在閘極電極層401、閘極絕緣膜402、氧化物半導體膜403及絕緣層413上形成成為源極電極層及汲極電極層(包括使用與其相同的層形成的佈線)的導電膜445(參照圖6B)。

作為該導電膜445,使用能夠承受後面的加熱處理的材料。作為用作源極電極層及汲極電極層的導電膜445,例如可以使用含有選自Al、Cr、Cu、Ta、Ti、Mo、W中的元素的金屬膜或以上述元素為成分的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)等。此外,還可以採用在Al、Cu等的金屬膜的下側或上側的一者或兩者層疊Ti、Mo、W等的高熔點金屬膜或層疊它們的金屬氮化物膜(氮化鈦膜、氮化鉬膜、氮化鎢膜)的結構。此外,用作源極電極層及汲極電極層的導電膜445也可以由導電金屬氧化物而形成。作為導電金屬氧化物,可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫(In2O3-SnO2;簡寫為ITO)、氧化銦氧化鋅(In2O3-ZnO)或使它們的金屬氧化物材料包含氧化矽的材料。

利用光微影製程在導電膜445上形成光阻掩罩448a、448b,並藉由進行選擇性的蝕刻來形成源極電極層405a及汲極電極層405b(參照圖6C)。在形成源極電極層405a 、汲極電極層405b之後去除光阻掩罩。其結果,汲極電極層405b的端部位於絕緣層413的上表面或側面,源極電極層405a的端部位於絕緣層413的上表面或側面。

當對導電膜445進行蝕刻時使用包含氯的氣體447。作為包含氯的氣體447可以使用如包含氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、四氯化碳(CCl4)等的氣體。

作為乾蝕刻法,可以使用平行平板型RIE(Reactive Ion Etching:反應性離子蝕刻)法或ICP(Inductively Coupled Plasma:感應耦合電漿)蝕刻法。適當地調節蝕刻條件(施加到線圈型電極的功率量、施加到基板一側的電極的功率量、基板一側的電極溫度等),以便可以蝕刻為所希望的加工形狀。

在本實施模式中,作為導電膜445,藉由濺射法形成厚度為100nm的鈦膜、厚度為400nm的鋁膜、厚度為100nm的鈦膜的疊層而使用。導電膜445的蝕刻藉由乾蝕刻法對鈦膜、鋁膜、鈦膜的疊層進行蝕刻,形成源極電極層405a、汲極電極層405b。

在本實施模式中,在以第一蝕刻條件對鈦膜和鋁膜的兩層進行蝕刻之後,以第二蝕刻條件去除殘留的鈦膜的單層。另外,第一蝕刻條件是如下:使用蝕刻氣體(BCL3:Cl2=750sccm:150sccm)、偏置功率為1500w、ICP電源功率為0W、壓力為2.0Pa。第二蝕刻條件是如下:使用蝕刻氣體(BCL3:Cl2=700sccm:100sccm)、偏置功率為750w、ICP電源功率為0W、壓力為2.0Pa。

如上所述那樣,在形成源極電極層405a及汲極電極層405b的蝕刻製程使用包含氯的氣體447。但是,當氧化物半導體膜403暴露於包含氯的氣體447時,包含氯的氣體447和氧化物半導體膜403起反應,有時在絕緣層413表面及該近旁中的源極電極層405a及汲極電極層405b之間會產生殘渣物。在源極電極層405a及汲極電極層405b之間存在的殘渣物成為導致洩汲電流等電晶體440的電特性降低的原因。另外,有時包含氯的氣體所含有的氯(除了氯之外,有時還包括氣體所含有的元素)混入到氧化物半導體膜403中,或者附著到氧化物半導體膜403,而會對電晶體特性造成壞影響。

作為殘渣物包括如包含銦或氯的化合物。另外,作為殘渣物有時包括氧化物半導體膜所含有的其他金屬元素(例如鎵或鋅)、用於包含氯的氣體的其他元素(例如硼)等。

另外,在形成源極電極層405a及汲極電極層405b之後,進行去除在絕緣層413表面及該近旁中的源極電極層405a及汲極電極層405b之間存在的殘渣物的製程。藉由使用稀有氣體的電漿處理等進行去除殘渣物的製程。例如,較佳採用使用氬的電漿處理等。另外,去除殘渣物的製程具有去除附著到氧化物半導體膜403的氯的效果。藉由進行去除殘渣物的製程,能夠使絕緣層413表面上的氯濃度為1×1019/cm3以下(較佳為5×1018/cm3以下),並且使銦濃度為2×1019/cm3以下(較佳為5×1018/cm3以下)。另外,能夠使氧化物半導體膜403的氯濃度為1×1019/cm3以下。

藉由上述製程,製造本實施模式的電晶體440(參照圖6D)。

也可以在源極電極層405a、汲極電極層405b上形成用作保護絕緣膜的絕緣膜。

保護絕緣膜可以藉由與絕緣層413同樣的材料及方法而形成。例如,藉由CVD法形成厚度為400nm的氧氮化矽膜。另外,也可以在形成保護絕緣膜之後進行加熱處理。例如,在氮氛圍下以300℃進行1小時的加熱處理。

此外,也可以設置緻密性高的無機絕緣膜而用作保護絕緣膜。例如,作為保護絕緣膜藉由濺射法形成氧化鋁膜。藉由將氧化鋁膜設為高密度(膜密度為3.2g/cm3以上,較佳為3.6 g/cm3以上),能夠對電晶體440賦予穩定的電特性。藉由利用盧瑟福背散射分析(RBS:Rutherford Backscattering Spectrometry)或X射線反射率測量法(XRR:X-Ray Reflection)可以對膜密度進行測量。

可以用作設置在電晶體440上的保護絕緣膜的氧化鋁膜具有高遮斷效果(阻擋效果),即不使氫、水分等雜質及氧的兩者透過膜的效果。

從而,氧化鋁膜在製造製程中及製造製程之後,具有作為保護膜的功能,該保護膜防止成為變動原因的氫、水分等雜質混入到氧化物半導體膜403中,並且防止構成氧化物半導體的主要成分材料的氧從氧化物半導體膜403釋放。

此外,也可以形成平坦化絕緣膜以減少因電晶體440 產生的表面凹凸。作為平坦化絕緣膜可以使用聚醯亞胺、丙烯酸、苯並環丁烯樹脂等有機材料。此外,除了上述有機材料之外,還可以使用低介電常數材料(low-k材料)等。另外,也可以層疊多個由上述材料形成的絕緣膜來形成平坦化絕緣膜。

例如,作為平坦化絕緣膜,可以形成厚度為1500nm的丙烯酸樹脂膜。丙烯酸樹脂膜藉由塗敷法塗敷之後,進行烤成(例如在氮氛圍下以250℃進行1小時)而形成。

在形成平坦化絕緣膜之後,進行加熱處理。例如,在氮氛圍下以250℃進行1小時的加熱處理。

如此,在形成電晶體440之後,進行加熱處理。另外,加熱處理可以進行多次。

如上所述那樣,藉由形成剖面形狀為梯形或三角形狀,且剖面形狀的下端部的錐形角θ為60°以下,較佳為45°以下,更較佳為30°以下的絕緣層413,並且在重疊於通道形成區的絕緣層413上形成汲極電極層的端部及源極電極層的端部,形成實現電場集中的緩和的電晶體440。

因此,能夠提供包含電晶體440且可靠性高的半導體裝置,該電晶體440使用氧化物半導體膜403且具有穩定的電特性。另外,能夠高生產率地製造可靠性高的半導體裝置,而實現高生產化。

此外,拍攝如下樣本的剖面照片,即藉由上述製造方法製造電晶體440,形成厚度為400nm的氧氮化矽膜的保護絕緣膜460,並且作為平坦化絕緣膜461在保護絕緣膜 上形成厚度為1500nm的丙烯酸樹脂膜。圖7A示出重疊於通道形成區的絕緣層413的下端部(重疊於汲極電極層405b的下端部)周邊的高倍照片(4萬倍放大倍率),這是利用掃描型透射電子顯微鏡(日立公司製造“HD-2300”;STEM)在200kV的加速電壓下觀察到的。另外,圖7B是圖7A的示意圖。如圖7A所示那樣,基板的主平面和絕緣層413的側面形成的角度,即錐形角θ大約為30°。

實施模式4

在本實施模式中,使用圖8A至圖9D對半導體裝置及半導體裝置的製造方法之另外一個方式進行說明。與上述實施模式相同的部分或者具有與上述實施模式類似的功能的部分可以用上述實施模式類似的方法形成。與上述實施模式相同或類似的製程可以用上述實施模式類似的方法進行。因此,省略其反復說明。

圖8A和8B所示的電晶體420是被稱為通道保護型(也稱為通道停止型)的底閘極結構的一種電晶體(也稱為反交錯型電晶體)的一例。圖8A是平面圖,在圖8A中的單點虛線X2-Y2切斷的剖面相當於圖8B。

如通道長度方向的剖面圖的圖8B所示那樣,包括電晶體420的半導體裝置在設有絕緣膜436的具有絕緣表面的基板400上具有:閘極電極層401、閘極絕緣膜402、氧化物半導體膜403、絕緣層423、源極電極層405a以及汲極電極層405b。

而且,絕緣層423設置在至少包括重疊於閘極電極層401的氧化物半導體膜403的通道形成區的氧化物半導體膜403上,並且該絕緣層423用作通道保護膜。絕緣層423具有到達氧化物半導體膜403並以源極電極層405a或汲極電極層405b覆蓋其內壁的方式設置的開口。因此,由絕緣層423覆蓋氧化物半導體膜403的周邊部,且作為層間絕緣膜而起作用。在閘極佈線和源極佈線的交叉部分中,除了閘極絕緣膜402之外,將絕緣層423也用作層間絕緣膜而佈置,由此可以降低寄生電容。

在電晶體420中,由絕緣層423、源極電極層405a及汲極電極層405b覆蓋氧化物半導體膜403。

藉由研究重疊於通道形成區上的絕緣層423的剖面形狀,明確而言剖面形狀(錐形角度θ或膜厚等),緩和在汲極電極層405b的端部近旁會發生的電場集中,而可以抑制電晶體420的開關特性的劣化。

明確而言,將重疊於通道形成區上的絕緣層423的剖面形狀設定為梯形或三角形,即剖面形狀的下端部的錐形的角度θ為60°以下,較佳為45°以下,更較佳為30°以下。藉由採用上述角度範圍,在將較高的閘極電壓施加到閘極電極層401的情況下,能夠緩和在汲極電極層405b的端部近旁會發生的電場集中。

另外,將重疊於通道形成區上的絕緣層423的厚度設定為0.3μm以下,較佳為5nm以上且0.1μm以下。藉由採用上述厚度範圍,能夠使電場強度的峰值小,或者由於電 場集中分散而電場集中的部分成為多個,結果能夠緩和在汲極電極層405b的端部近旁會發生的電場集中。

圖9A至9D示出具有電晶體420的半導體裝置的製造方法的一例。

在具有絕緣表面的基板400上形成絕緣膜436。在本實施模式中,作為絕緣膜436使用藉由電漿CVD法形成的厚度為100nm的氮化矽及厚度為150nm的氧化矽膜的疊層。

在絕緣膜436上形成導電膜,對該導電膜進行蝕刻形成閘極電極層401。在本實施模式中,藉由濺射法形成厚度為100nm的鎢膜。

接著,在閘極電極層401上形成閘極絕緣膜402。在本實施模式中,藉由高密度電漿CVD法形成厚度為200nm的氧氮化矽膜。

接著,在閘極絕緣膜402上形成氧化物半導體膜403。在本實施模式中,作為氧化物半導體膜403,藉由濺射法,形成厚度為35nm的In-Ga-Zn類氧化物膜(IGZO膜)。另外,將形成該氧化物半導體膜403的條件設為如下:在氧及氬氛圍下(氧流量比為50%)、壓力為0.6Pa、電源功率為5kW、基板溫度為170℃。

也可以對氧化物半導體膜403進行用來去除(脫水化或脫氫化)過剩的氫(包括水及羥基)的加熱處理。在本實施模式中,將基板放入到作為加熱處理裝置之一的電爐中,對氧化物半導體膜403在氮氛圍下以450℃進行1小時的 加熱處理,並且在氮及氧氛圍下以450℃進行1小時的加熱處理。

接著,在氧化物半導體膜403上形成具有到達氧化物半導體膜403的開口425a、425b的絕緣層423(參照圖9A)。

對藉由電漿CVD法、濺射法形成的絕緣膜進行蝕刻加工而形成絕緣層423。絕緣層423的開口425a、425b的內壁具有錐形形狀。

絕緣層423設置在至少包括重疊於閘極電極層401的氧化物半導體膜403的通道形成區的氧化物半導體膜403上,並且它一部分用作通道保護膜。

在本實施模式中,在氧化物半導體膜403中,由絕緣層423覆蓋通道形成區。此外,氧化物半導體膜403的端部也被絕緣層423覆蓋。

在本實施模式中,作為絕緣層423藉由濺射法形成厚度為200nm的氧化矽膜。此外,在本實施模式中,將在剖面中的絕緣層423的下端部的錐形角θ設定為30°。

在形成絕緣層423之後,也可以進行加熱處理。在本實施模式中在氮氛圍下以300℃進行1小時的加熱處理。

接著,以覆蓋氧化物半導體膜403及絕緣層423、開口425a、425b的內壁的方式形成成為源極電極層及汲極電極層(包括使用與其相同的層形成的佈線)的導電膜445(參照圖9B)。

利用光微影製程在導電膜445上形成光阻掩罩448a、 448b,並藉由進行選擇性的蝕刻來形成源極電極層405a及汲極電極層405b(參照圖9C)。在形成源極電極層405a、汲極電極層405b之後去除光阻掩罩。

當對導電膜445進行蝕刻時使用包含氯的氣體447。作為包含氯的氣體447可以使用如包含氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、四氯化碳(CCl4)等的氣體。

作為乾蝕刻法,可以使用平行平板型RIE(Reactive Ion Etching:反應性離子蝕刻)法或ICP(Inductively Coupled Plasma:感應耦合電漿)蝕刻法。適當地調節蝕刻條件(施加到線圈型電極的功率量、施加到基板一側的電極的功率量、基板一側的電極溫度等),以便可以蝕刻為所希望的加工形狀。

在本實施模式中,作為導電膜445,藉由濺射法形成厚度為100nm的鈦膜、厚度為400nm的鋁膜、厚度為100nm的鈦膜的疊層而使用。導電膜445的蝕刻藉由乾蝕刻對鈦膜、鋁膜、鈦膜的疊層進行蝕刻,形成源極電極層405a、汲極電極層405b。

在本實施模式中,在以第一蝕刻條件對鈦膜和鋁膜的兩層進行蝕刻之後,以第二蝕刻條件去除殘留的鈦膜的單層。另外,第一蝕刻條件是如下:使用蝕刻氣體(BCL3:Cl2=750sccm:150sccm)、偏置功率為1500w、ICP電源功率為0W、壓力為2.0Pa。第二蝕刻條件是如下:使用蝕刻氣體(BCL3:Cl2=700sccm:100sccm)、偏置功率為750w、ICP電源功率為0W、壓力為2.0Pa。

如上所述那樣,在形成源極電極層405a及汲極電極層405b的蝕刻製程使用包含氯的氣體447。但是,當氧化物半導體膜403暴露於包含氯的氣體447時,包含氯的氣體447和氧化物半導體膜403起反應,有時在絕緣層423表面及該近旁中的源極電極層405a及汲極電極層405b之間會產生殘渣物。在源極電極層405a及汲極電極層405b之間存在的殘渣物成為導致洩汲電流等電晶體420的電特性降低的原因。另外,有時包含氯的氣體所含有的氯(除了氯之外,有時還包括氣體所含有的元素)混入到氧化物半導體膜403中,或者附著到氧化物半導體膜403,而對電晶體特性造成壞影響。

在本實施模式中,當進行使用包含氯的氣體447的蝕刻製程時,因為以覆蓋絕緣層423、開口425a、425b的內壁的方式設置導電膜445,所以氧化物半導體膜403不暴露於包含氯的氣體447。

藉由上述製程,製造本實施模式的電晶體420(參照圖9D)。

也可以在源極電極層405a、汲極電極層405b上形成用作保護絕緣膜的絕緣膜。

保護絕緣膜可以藉由與絕緣層423同樣的材料及方法而形成。例如,藉由CVD法形成厚度為400nm的氧氮化矽膜。另外,也可以在形成保護絕緣膜之後進行加熱處理。例如,在氮氛圍下以300℃進行1小時的加熱處理。

此外,也可以形成平坦化絕緣膜以減少因電晶體420 產生的表面凹凸。

例如,作為平坦化絕緣膜,在保護絕緣膜上形成厚度為1500nm的丙烯酸樹脂膜即可。丙烯酸樹脂膜藉由塗敷法塗敷之後,進行烤成(例如在氮氛圍下以250℃進行1小時的烤成)而形成。

在形成平坦化絕緣膜之後,進行加熱處理。例如,在氮氛圍下以250℃進行1小時的加熱處理。

如上所述那樣,藉由形成絕緣層423的一部分(重疊於通道形成區)的剖面形狀為梯形,且剖面形狀的下端部的錐形角θ為60°以下,較佳為45°以下,更較佳為30°以下的絕緣層423,並且在重疊於絕緣層423的通道形成區的區域上形成汲極電極層的端部及源極電極層的端部,可以製造實現電場集中的緩和的電晶體420。

因此,能夠提供包含電晶體420且可靠性高的半導體裝置,該電晶體420使用氧化物半導體膜403且具有穩定的電特性。另外,能夠高生產率地製造可靠性高的半導體裝置,而實現高生產化。

在此,在圖10A至圖13B示出根據上述步驟實際上所製造的電晶體420的電特性及可靠性的結果。電晶體的尺寸是通道長度L為9μm,通道寬度W為50μm。

作為檢查電晶體的可靠性的方法之一,有偏壓一熱應力試驗(以下,稱為BT測試)。BT測試是加速試驗的一種,它可以在短時間內評價由於使用很長時間而發生的電晶體的特性變化。尤其是,BT測試前後的電晶體的臨界電 壓的變化量是用於檢查可靠性的重要的指標。在BT測試前後,臨界電壓的變化量越少,可靠性越高。

明確而言,將形成有電晶體的基板的溫度(基板溫度)維持為恆定,使電晶體的源極及汲極成為相同的電位,並且在一定期間內對閘極施加與源極及汲極不同的電位。根據試驗的目的而適當地設定基板溫度即可。另外,將施加到閘極的電位比源極及汲極的電位高的情況稱為+BT測試,並且將施加到閘極的電位比源極及汲極的電位低的情況稱為-BT測試。

BT測試的試驗強度可以根據基板溫度、施加到閘極絕緣膜的電場強度、電場施加時間而決定。施加到閘極絕緣膜中的電場強度藉由使閘極、源極及汲極之間的電位差除以閘極絕緣膜的厚度來決定。例如,在想要將施加到厚度為200nm的閘極絕緣膜中的電場強度設定為1.5MV/cm的情況下,將電位差設定為30V,即可。

注意,一般來說,電壓是指兩個點之間的電位差,而電位是指靜電場中的單位電荷在某一個點具有的靜電能(電位能量)。但是,由於在很多情況下,在電子電路中某一個點上的電位和成為基準的電位(例如,接地電位)之間的電位差表示為該某一個點上的電位,因此在本說明書中,當將某一個點上的電位和成為基準的電位(例如,接地電位)之間的差表示為該某一個點上的電位時,除了在特別指定的情況下之外,將該某一個點上的電位也稱為電壓。

在BT測試中,將基板溫度設定為80℃,將施加到閘 極絕緣膜中的電場強度設定為1.5MV/cm,將施加時間設定為2000秒,以分別進行+BT測試及-BT測試。

首先,說明+BT測試。為了測量作為BT測試目標的電晶體的初始特性而測量如下情況時的源極-汲極電流(以下,稱為汲極電流)的變化特性,即Vg-Id特性:將基板溫度設定為40℃,將源極-汲極之間的電壓(以下,稱為汲極電壓)設定為10V,並且將源極-閘極之間的電壓(以下,稱為閘極電壓)在-30V至+30V的範圍內變化。雖然在此作為樣本表面的吸濕對策而將基板溫度設定為40℃,但是如果沒有特別的問題,則也可以在室溫(25℃)下進行測量。

接著,在將基板溫度上升到80℃後,將電晶體的源極及汲極的電位設定為0V。接著,以使施加到閘極絕緣膜中的電場強度成為1.5MV/cm的方式對閘極施加電壓。在此,因為電晶體的閘極絕緣膜的厚度為200nm,所以對閘極施加+30V,並保持2000秒。雖然在此將施加時間設定為2000秒,但是也可以根據目的而適當地改變時間。

接著,在保持對源極、汲極及閘極施加電壓的情況下,將基板溫度降低到40℃。此時,如果在基板溫度的降低結束之前停止電壓的施加,則由於餘熱的影響而會使在BT測試中電晶體所受到的損傷恢復,所以需要在保持電壓施加的情況下降低基板溫度。在基板溫度成為40℃後,結束電壓的施加。

接著,在與初始特性的測量相同的條件下測量Vg-Id特性,以得到+BT測試後的Vg-Id特性。

接著,說明-BT測試。-BT測試也利用與+BT測試相同的程式進行,但是如下點與+BT測試不同:將在使基板溫度上升到80℃後對閘極施加的電壓設定為-30V。

注意,當進行BT測試時利用一次也沒有進行BT測試的電晶體進行試驗是重要的。例如,當利用進行過一次+BT測試的電晶體進行-BT測試時,由於以前進行的+BT測試的影響,而不能正確地評價-BT測試結果。另外,利用進行過一次+BT測試的電晶體再次進行+BT測試的情況等也是同樣的。但是,在考慮到這些影響而反復進行BT測試的情況不侷限於此。

製造基板不同的六個樣本,檢測出每個樣本的初期特性(臨界值及偏移值)及進行BT測試之後的臨界電壓的變化量及偏移值的變化量,而在圖10A及10B中示出在80℃下的結果。圖10A表示+BT測試的資料,且圖10B表示-BT測試的資料。

偏移值(shift 2)表示當Vd=10V時的Vg-Id特性曲線的上升部分的電壓值,且為當汲極電流成為1×10-12A以下時的閘極電壓。在本說明書中,由如下的閘極電壓定義臨界值(Vth),即:在以閘極電壓(Vg[V])為橫軸且以汲極電流的平方根(Id1/2[A])為縱軸而表示的曲線上,當外推具有最大傾斜度的Id1/2的切線時,該切線和Vg軸(即Id1/2為0A)的交點的閘極電壓。注意,在本說明書中,將汲極電壓Vd設定為10V,而算出臨界電壓。

臨界值及偏移值的變化量是用於檢查電晶體的可靠性 的重要的指標。在BT測試前後,臨界值及偏移值的變化量越少,電晶體的可靠性越高。在樣本1至6中,所有臨界值及偏移值都少。

另外,在樣本1及樣本2中,接觸於氧化物半導體膜上的絕緣層的厚度為100nm。在樣本3及樣本4中,接觸於氧化物半導體膜上的絕緣層的厚度為200nm。在樣本5及樣本6中,接觸於氧化物半導體膜上的絕緣層的厚度為300nm。另外,樣本1、樣本3及樣本5是藉由濺射法形成覆蓋電晶體的層間絕緣膜(400nm)的氧化矽膜,並且樣本2、樣本4及樣本6是藉由電漿CVD法形成層間絕緣膜的氧氮化矽膜。

此外,圖11A及11B的圖表示出在25℃下的結果。在樣本3中,與初期特性相比臨界電壓向負值方向變化,然而示出變化量△Vth為0.01V,並且△shift 2為-0.01V,即沒有大的變化的特別良好的特性,因此圖11B中觀察不到。此外,在樣本1及樣本2中也變化量△Vth為0.02V,因此圖11B中觀察不到。

此外,在25℃下的結果中,臨界值及偏移值的變化量最小的樣本是樣本3,因此在圖12A中示出樣本3的+BT測試前後的電晶體的Vg-Id特性,並且在圖12B中示出樣本3的-BT測試前後的電晶體的Vg-Id特性。

在圖12A中,與初期特性相比,臨界電壓向正值方向變化,然而示出變化量△Vth為0.19V,並且△shift 2為0.21V,即沒有大的變化的良好的特性。此外,在圖12B 中,與初期特性相比,臨界電壓向負值方向變化,然而示出變化量△Vth為0.01V,並且△shift 2為-0.01V,即沒有大的變化的良好的特性。

此外,照射光並進行BT測試。當然,使用與上述BT測試中所使用的樣本不同的樣本。除了將3000勒克斯的光從LED光源照射到電晶體之外,試驗方法也與上述BT測試相同。在照射光並進行+BT測試的結果中,在+BT測試前後幾乎都沒有變化,在此省略實驗結果。

此外,在圖13A和13B中示出照射光並進行-BT測試的結果。圖13A是應力條件溫度為80℃的結果,圖13B是應力條件溫度為室溫(25℃)的結果。

在照射光的同時進行的-BT測試中,在應力條件溫度為80℃的結果中,與初期特性相比,樣本3的電晶體的臨界電壓的變化量△Vth可以為-0.36V,△shift 2可以為-0.65V。此外,在應力條件溫度為25℃的結果中,與初期特性相比,樣本3的電晶體的臨界電壓的變化量△Vth可以為-0.36V,△shift 2可以為-0.08V。因此能夠確認這是可靠性高的電晶體。

根據這些可靠性的結果及電特性,可知圖8A和8B所示的結構,即具有接觸於氧化物半導體膜上的絕緣層(厚度為100nm至300nm)的電晶體420的電特性高且可靠性也高,該絕緣層的端部具有錐形形狀(錐形角大約為30°)。

將矽用作半導體的電晶體和使用氧化物半導體的電晶體不同,在使用氧化物半導體的電晶體中,當施加-Vgs(-GBT) 應力時,氧化物半導體膜(通道形成區域)不將電洞用作載子地引起,因此有時電場圍進到背通道一側而引起退化。在將接觸於通道形成區上並設置的絕緣層的端部設定為錐形形狀的情況下,當施加這樣的-Vgs(-GBT)應力時,對電場特別集中的汲極電極層的端部,能夠實現更有效的電場集中的緩和。

實施模式5

可以藉由使用在實施模式3或實施模式4中示出的電晶體來製造具有顯示功能的半導體裝置(也稱為顯示裝置)。此外,藉由將包括電晶體的驅動電路的一部分或全部形成在與該像素部相同的基板上,可以製造系統化面板(system-on-panel)。

在圖14A中,以圍繞設置在第一基板4001上的像素部4002的方式設置密封材料4005,並且,使用第二基板4006進行密封。在圖14A中,在第一基板4001上的與由密封材料4005圍繞的區域不同的區域中安裝有使用單晶半導體膜或多晶半導體膜形成在另行準備的基板上的掃描線驅動電路4004、信號線驅動電路4003。此外,供給到另行形成的信號線驅動電路4003、掃描線驅動電路4004或者像素部4002的各種信號及電位從FPC(Flexible printed circuit:撓性印刷電路)4018a、4018b供給。

在圖14B和14C中,以圍繞設置在第一基板4001上的像素部4002和掃描線驅動電路4004的方式設置有密封 材料4005。此外,在像素部4002和掃描線驅動電路4004上設置有第二基板4006。因此,像素部4002、掃描線驅動電路4004與顯示元件一起由第一基板4001、密封材料4005以及第二基板4006密封。此外,在圖14B及14C中,在第一基板4001上的與由密封材料4005圍繞的區域不同的區域中安裝有信號線驅動電路4003,該信號線驅動電路4003使用單晶半導體膜或多晶半導體膜形成在另外準備的基板上。在圖14B及14C中,由FPC4018向另行形成的信號線驅動電路4003、掃描線驅動電路4004或者像素部4002供應各種信號及電位。

此外,圖14B和14C示出另行形成信號線驅動電路4003並且將該信號線驅動電路4003安裝到第一基板4001的實例,但是不侷限於該結構。既可以另行形成掃描線驅動電路而安裝,又可以另行僅形成信號線驅動電路的一部分或掃描線驅動電路的一部分而安裝。

注意,對另行形成的驅動電路的連接方法沒有特別的限制,而可以採用COG(Chip On Glass,玻璃上晶片)方法、引線接合方法或者TAB(Tape Automated Bonding,卷帶式自動接合)方法等。圖14A是藉由COG方法安裝信號線驅動電路4003、掃描線驅動電路4004的例子,圖14B是藉由COG方法安裝信號線驅動電路4003的例子,而圖14C是藉由TAB方法安裝信號線驅動電路4003的例子。

此外,顯示裝置包括顯示元件處於密封狀態的面板和處於在該面板中安裝有包括控制器的IC等的狀態的模組。

再者,本說明書中的顯示裝置是指影像顯示裝置、顯示裝置或光源(包含照明設備)。另外,顯示裝置還包括以下的全部:安裝有諸如FPC、TAB膠帶或TCP的連接器的模組;在TAB膠帶或TCP的端部上設置有印刷線路板的模組;或藉由COG方式將IC(積體電路)直接安裝到顯示元件的模組。

此外,設置在第一基板上的像素部及掃描線驅動電路具有多個電晶體,可以應用實施模式3或實施模式4中所示的電晶體。

作為設置在顯示裝置中的顯示元件,可以使用液晶元件(也稱為液晶顯示元件)、發光元件(也稱為發光顯示元件)。發光元件的種類包括由電流或電壓控制其亮度的元件,具體地包括無機電致發光(EL)元件、有機EL元件等。此外,電子墨水等利用電作用而使對比度改變的顯示介質也可適用。

參照圖14A至圖16B而說明半導體裝置的一種方式。圖16A和16B相當於沿著圖14B的M-N的剖面圖。

如圖14A和14B及圖16A和16B所示,半導體裝置包括連接端子電極4015及端子電極4016,並且連接端子電極4015及端子電極4016藉由各向異性導電膜4019與FPC4018所具有的端子電連接。

連接端子電極4015由與第一電極層4030相同的導電膜形成,並且,端子電極4016由與電晶體4040、4011的閘極電極層相同的導電膜形成。

此外,設置在第一基板4001上的像素部4002、掃描線驅動電路4004包括多個電晶體,並且,圖16A和16B例示像素部4002所包括的電晶體4040和掃描線驅動電路4004所包括的電晶體4011。在圖16A中,在電晶體4040和電晶體4011上設置有絕緣膜4020,在圖16B中,再加上設置有絕緣膜4021。注意,絕緣膜4023是用作基底膜的絕緣膜。

作為電晶體4010、4011及4040,可以適用實施模式3或實施模式4所示的電晶體。在本實施模式中示出應用具有與實施模式3所示的電晶體440相同的結構的電晶體的例子。電晶體4010、4011是在氧化物半導體膜上設置用作通道保護膜的絕緣層的底閘極結構的電晶體。

在具有與實施模式3所示的電晶體440相同的結構的電晶體4010、4011中,作為設置在通道形成區上的絕緣層使用實施模式1或實施模式2所示的絕緣層即可。藉由使用實施模式1或實施模式2所示的絕緣層,可以在重疊於絕緣層的通道形成區的區域上形成汲極電極層的端部及源極電極層的端部,能夠製造實現電場集中的緩和的電晶體。

此外,也可以對電晶體4010、4011應用與實施模式4所示的電晶體420相同的結構。在實施模式4所示的電晶體中,用作通道保護膜的絕緣層設置在至少包括重疊於閘極電極層的氧化物半導體膜的通道形成區的氧化物半導體膜上,並且具有到達氧化物半導體膜且以覆蓋源極電極層 或汲極電極層的內壁的方式設置的開口。藉由在重疊於絕緣層的通道形成區的區域上形成汲極電極層的端部及源極電極層的端部,實施模式4所示的電晶體也成為實現電場集中的緩和的電晶體。

因此,能夠提供包括電晶體4010、4011的可靠性高的半導體裝置,該電晶體4010、4011使用圖14A和14B及圖16A和16B所示的本實施模式的氧化物半導體膜且具有穩定的電特性。另外,能夠高生產率地製造上述可靠性高的半導體裝置,而實現高生產化。

此外,在本實施模式中,也可以在與驅動電路用電晶體4011的氧化物半導體膜的通道形成區重疊的位置設置導電層。藉由將導電層設置在與氧化物半導體膜的通道形成區重疊的位置,可以進一步降低偏壓-熱應力試驗(BT測試)前後的電晶體4011的臨界電壓的變化量。另外,導電層的電位可以與電晶體4011的閘極電極層相同或不同,也可以用作第二閘極電極層。此外,導電層的電位也可以為GND、0V或者浮動狀態。

此外,該導電層還具有遮蔽外部的電場,即不使外部的電場作用到內部(包括電晶體的電路部)的功能(尤其是,對於靜電的靜電遮蔽功能)。利用導電層的遮蔽功能,可以防止由於靜電等外部的電場的影響而使電晶體的電特性變動。

設置在像素部4002中的電晶體4010電連接到顯示元件,構成顯示面板。只要可以進行顯示就對顯示元件沒有 特別的限制,而可以使用各種各樣的顯示元件。

圖16A示出作為顯示元件使用液晶元件的液晶顯示裝置的例子。在圖16A中,作為顯示元件的液晶元件4013包括第一電極層4030、第二電極層4031以及液晶層4008。注意,以夾持液晶層4008的方式設置有用作對準膜的絕緣膜4032、4033。第二電極層4031設置在第二基板4006一側,並且,第一電極層4030和第二電極層4031夾著液晶層4008而層疊。

此外,間隔物4035是藉由對絕緣膜選擇性地進行蝕刻而獲得的柱狀間隔物,並且它是為控制液晶層4008的厚度(單元間隙)而設置的。另外,還可以使用球狀間隔物。

當作為顯示元件使用液晶元件時,可以使用熱致液晶、低分子液晶、高分子液晶、高分子分散型液晶、鐵電液晶、反鐵電液晶等。這些液晶材料(液晶組合物)根據條件呈現出膽固醇相、近晶相、立方相、手向列相、各向同性相等。

或者,無需對準膜的呈現藍相的液晶組合物可以用於液晶層4008。在此情況下,液晶層4008和第一電極層4030及第二電極層4031接觸。藍相是液晶相的一種,是指當使膽固醇相液晶的溫度上升時即將從膽固醇相轉變到各向同性相之前出現的相。可以使用混合了液晶及手性試劑的液晶組成物使呈現藍相。另外,為了擴大呈現藍相的溫度範圍,對呈現藍相的液晶組成物添加聚合性單體及聚合引發劑等,進行高分子穩定化的處理來可以形成液晶層。包 含呈現藍相的液晶和手性試劑的液晶組成物的回應速度短,並且因為其具有光學各向同性,所以不需要配向處理,且視角依賴性小。另外,由於不需要設置對準膜而不需要摩擦處理,因此可以防止由於摩擦處理而引起的靜電破壞,並可以降低製造製程中的液晶顯示裝置的故障、破損。從而,可以提高液晶顯示裝置的生產率。使用氧化物半導體膜的電晶體有由於靜電的影響而使電晶體的電特性明顯波動而偏離設計範圍的擔憂。由此,將呈現藍相的液晶組合物用於具有使用氧化物半導體膜的電晶體的液晶顯示裝置是更為高效的。

此外,液晶材料的固有電阻為1×109Ω.cm以上,較佳為1×1011Ω.cm以上,更較佳為1×1012Ω.cm以上。另外,本說明書中的固有電阻的值為在20℃測量的值。

考慮到配置在像素部中的電晶體的汲極電流等而以能夠在指定期間中保持電荷的方式設定設置在液晶顯示裝置中的儲存電容器的大小。根據電晶體的截止電流等設定儲存電容器的大小即可。藉由使用本說明書所公開的具有高純度的氧化物半導體膜的電晶體,設置具有各像素中的液晶電容的三分之一以下,較佳為五分之一以下的電容的大小的儲存電容器,就足夠了。

使用本說明書所公開的氧化物半導體膜的電晶體可以將截止狀態下的電流值(截止電流值)控制為低電流。因此,可以延長影像信號等的電信號的保持時間,並且,還可以延長電源導通狀態下的寫入間隔。因此,可以降低更新 工作的頻率,所以具有抑制耗電量的效果。

此外,本說明書所公開的採用氧化物半導體膜的電晶體由於可以得到較高的電場效應遷移率,所以可以進行高速驅動。例如,藉由將這種能夠進行高速驅動的電晶體用於液晶顯示裝置,可以在同一基板上形成像素部的開關電晶體及用於驅動電路部的驅動電晶體。也就是說,因為不需要另行使用利用矽圓片等形成的半導體裝置作為驅動電路,所以可以縮減半導體裝置的部件數。另外,在像素部中也藉由使用能夠進行高速驅動的電晶體,可以提供高品質的影像。

液晶顯示裝置可以採用TN(Twisted Nematic,扭曲向列)模式、IPS(In-Plane-Switching,平面內轉換)模式、FFS(Fringe Field Switching,邊緣電場轉換)模式、ASM(Axially Symmetric aligned Micro-cell,軸對稱排列微單元)模式、OCB(Optical Compensated Birefringence,光學補償彎曲)模式、FLC(Ferroelectric Liquid Crystal,鐵電性液晶)模式、以及AFLC(Anti Ferroelectric Liquid Crystal,反鐵電性液晶)模式等。

此外,也可以使用常黑型液晶顯示裝置,例如採用垂直配向(VA)模式的透過型液晶顯示裝置。作為垂直配向模式,可以舉出幾個例子。另外,也可以用於VA型液晶顯示裝置。VA型液晶顯示裝置是指一種控制液晶顯示面板的液晶分子的排列的方式。VA型液晶顯示裝置是當沒有施加電壓時液晶分子配向垂直於面板表面的方向的方式。 例如可以使用MVA(Multi-Domain Vertical Alignment:多象限垂直配向)模式、PVA(Patterned Vertical Alignment:垂直配向構型)模式、ASV(Advanced Super View)模式等。此外,也可以使用將像素(pixel)分成幾個區域(子像素),並且使分子分別倒向不同方向的稱為多疇化或者多域設計的方法。

此外,在顯示裝置中,適當地設置黑矩陣(遮光層)、偏振構件、相位差構件、抗反射構件等的光學構件(光學基板)等。例如,也可以使用利用偏振基板以及相位差基板的圓偏振。此外,作為光源,也可以使用背光、側光燈等。

此外,作為像素部中的顯示方式,可以採用逐行掃描方式或隔行掃描方式等。此外,當進行彩色顯示時在像素中受到控制的顏色因素不侷限於RGB(R顯示紅色,G顯示綠色,B顯示藍色)的三種顏色。例如,也可以採用RGBW(W顯示白色)、或者對RGB追加黃色(yellow)、青色(cyan)、洋紅色(magenta)等中的一種顏色以上的顏色。注意,也可以按每個顏色因素的點使其顯示區域的大小不同。但是,所公開的發明不侷限於彩色顯示的顯示裝置,而也可以應用於單色顯示的顯示裝置。

此外,作為顯示裝置所包括的顯示元件,可以應用利用電致發光的發光元件。利用電致發光的發光元件根據其發光材料是有機化合物還是無機化合物而被區別,一般來說,前者被稱為有機EL元件,而後者被稱為無機EL元 件。

在有機EL元件中,藉由對發光元件施加電壓,電子和電洞從一對電極分別注入到包含發光有機化合物的層,以產生電流。然後,藉由使這些載子(電子和電洞)重新結合,發光有機化合物達到激發態,並且當該激發態恢復到基態時,獲得發光。根據這種機制,該發光元件被稱為電流激勵型發光元件。在本實施模式中示出有機EL元件作為發光元件的例子。

為了取出發光,使發光元件的一對電極中的至少一個具有透光性即可。並且,在基板上形成電晶體及發光元件;作為發光元件,有從與基板相反一側的表面取出發光的頂部發射結構的發光元件;從基板一側的表面取出發光的底部發射結構的發光元件;從基板一側及與基板相反一側的表面取出發光的雙面發射結構的發光元件,可以適用任一發射結構的發光元件。

圖15A和15B、以及圖16B示出作為顯示元件使用發光元件的發光裝置的一例。

圖15A是發光裝置的平面圖,圖15A中的單點虛線V1-W1、V2-W2及V3-W3切斷的剖面相當於圖15B。另外,在圖15A的平面圖中,省略電致發光層542及第二電極層543而未圖示。

圖15A和15B所示的發光裝置在設置有用作基底膜的絕緣膜501的基板500上具有電晶體510、電容元件520及佈線層交叉部530,電晶體510和發光元件540電連接 。另外,圖15A和15B示出底部發射結構的發光裝置,即取出穿過基板500的來自發光元件540的光。

作為電晶體510,可以適用實施模式3或實施模式4所示的電晶體。在本實施模式中示出應用具有與實施模式4所示的電晶體420相同的結構的電晶體的例子。電晶體510是在氧化物半導體膜上設置用作通道保護膜的絕緣層的底閘極結構的反交錯型電晶體。

電晶體510包含閘極電極層511a、511b、閘極絕緣膜502、氧化物半導體膜512、絕緣層503、用作源極電極層或汲極電極層的導電層513a、513b。

在與實施模式4所示的電晶體420相同的結構的電晶體510中,絕緣層503的一部分(重疊於通道形成區的區域)的剖面形狀為梯形,並且剖面形狀的下端部的錐形角θ為60°以下,較佳為45°以下,更較佳為30°以下。因此用作通道保護膜的絕緣層503設置在至少包括重疊於閘極電極層511a、511b的氧化物半導體膜512的通道形成區的氧化物半導體膜512上,並且具有到達氧化物半導體膜512且以覆蓋用作源極電極層或汲極電極層的導電膜513a、513b的內壁的方式設置的開口。

此外,也可以對電晶體510應用與實施模式3所示的電晶體440相同的結構。絕緣層503的一部分(重疊於通道形成區的區域)的剖面形狀也可以與實施模式1或實施模式2所示的絕緣層的剖面形狀相同。藉由採用實施模式1或實施模式2所示的絕緣層的剖面形狀相同的形狀的絕 緣層503,能夠製造實現電場集中的緩和的電晶體510。

因此,能夠提供包括電晶體510的可靠性高的半導體裝置,該電晶體510使用圖15A和15B所示的本實施模式的氧化物半導體膜512且具有穩定的電特性。另外,能夠高生產率地製造上述可靠性高的半導體裝置,而實現高生產化。

電容元件520包含導電層521a、521b、閘極絕緣膜502、氧化物半導體膜522及導電層523,並且藉由以導電層521a、521b及導電層523夾住閘極絕緣膜502及氧化物半導體膜522來形成電容。

佈線層交叉部530是閘極電極層511a、511b和導電層533的交叉部分,並且閘極電極層511a、511b和導電層533之間隔著閘極絕緣膜502及絕緣層503而交叉。在採用實施模式4所示的結構的情況下,在佈線層交叉部530中在閘極電極層511a、511b和導電層533之間除了閘極絕緣膜502之外,還可以佈置絕緣層503,因此能夠降低閘極電極層511a、511b和導電層533之間發生的寄生電容。

在本實施模式中,作為閘極電極層511a及導電層521a使用厚度為30nm的鈦膜,並且作為閘極電極層511b及導電層521b使用厚度為200nm的銅薄膜。因此,閘極電極層採用鈦膜和銅薄膜的疊層結構。

作為氧化物半導體膜512、522使用厚度為25nm的IGZO膜。

在電晶體510、電容元件520及佈線層交叉部530上形成有層間絕緣膜504,在層間絕緣膜504上的重疊於發光元件540的區域中設有彩色濾光層505。在層間絕緣膜504及彩色濾光層505上設有用作平坦化絕緣膜的絕緣膜506。

在絕緣膜506上設置包括按順序層疊第一電極層541、電致發光層542及第二電極層543的疊層結構的發光元件540。在到達導電層513a的形成在絕緣膜506及層間絕緣膜504中的開口中藉由接觸於第一電極層541及導電層513a,發光元件540和電晶體510電連接。另外,以覆蓋第一電極層541的一部分及該開口的方式設置有隔壁507。

作為層間絕緣膜504可以使用藉由電漿CVD法形成的厚度為200nm以上且600nm以下的氧氮化矽膜。此外,作為絕緣膜506可以使用厚度為1500nm的感光性的丙烯酸樹脂膜,並且作為隔壁507可以使用1500nm的感光性的聚醯亞胺膜。

作為彩色濾光層505,例如可以使用彩色的透光樹脂。作為彩色透光樹脂,可以使用感光性有機樹脂、非感光性有機樹脂。當使用感光性有機樹脂層時,能夠減少光阻掩罩數量而簡化製程,所以是較佳的。

彩色是指除黑色、灰色和白色等無彩色以外的顏色。彩色濾光層由只使被著色的彩色光透過的材料形成。至於彩色,可以使用紅色、綠色、藍色等。另外,還可以使用青色(cyan)、洋紅色(magenta)、黃色(yellow)等。只使被 著色的彩色的光透過意味著:透過彩色濾光層的光在其彩色的光的波長中具有峰值。彩色濾光層考慮所包含的著色材料的濃度與光的透過率的關係以適當地控制最適合的膜厚度即可。例如,將彩色濾光層505的厚度設定為1500nm以上且2000nm以下即可。

在圖16B所示的發光裝置中,作為顯示元件的發光元件4513電連接到設置在像素部4002中的電晶體4010。注意,發光元件4513的結構是由第一電極層4030、電致發光層4511、第二電極層4031構成的疊層結構,但是,不侷限於該結構。根據從發光元件4513取出的光的方向等,可以適當地改變發光元件4513的結構。

隔壁4510、507使用有機絕緣材料或者無機絕緣材料形成。尤其是,較佳使用感光樹脂材料,在第一電極層4030、541上形成開口部,並且將該開口部的側壁形成為具有連續曲率的傾斜面。

電致發光層4511、542可以使用一個層構成,也可以使用多個層的疊層構成。

為了防止氧、氫、水分、二氧化碳等侵入到發光元件4513、540中,也可以在第二電極層4031、543及隔壁4510、507上形成保護膜。作為保護膜,可以形成氮化矽膜、氮氧化矽膜、DLC膜等。

此外,為了防止氧、氫、水分、二氧化碳等侵入到發光元件4513、540中,也可以藉由蒸發法形成包含覆蓋發光元件4513、540的有機化合物的層。

此外,在由第一基板4001、第二基板4006以及密封材料4005密封的空間中設置有填充材料4514並被密封。如此,為了不暴露於外氣,而較佳使用氣密性高且脫氣少的保護薄膜(黏合薄膜、紫外線固化樹脂薄膜等)、覆蓋材料進行封裝(封入)。

作為填充材料4514,除了氮或氬等惰性氣體以外,也可以使用紫外線固化樹脂、熱固性樹脂,並且,可以使用PVC(聚氯乙烯)、丙烯酸樹脂、聚醯亞胺、環氧樹脂、矽酮樹脂、PVB(聚乙烯醇縮丁醛)或EVA(乙烯-醋酸乙烯酯)。例如,作為填充材料而使用氮,即可。

另外,若有需要,也可以在發光元件的射出面上適當地設置諸如偏光板、圓偏光板(包括橢圓偏光板)、相位差板(λ/4片、λ/2片)、彩色濾光片等的光學薄膜。另外,也可以在偏光板或圓偏光板上設置抗反射膜。例如,可以進行抗眩光處理,該處理是利用表面的凹凸來擴散反射光並降低眩光的。

注意,在圖14A至圖16B中,作為第一基板4001、500及第二基板4006,除了玻璃基板以外,還可以使用具有撓性的基板。例如,可以使用具有透光性的塑膠基板等。作為塑膠,可以使用纖維玻璃增強塑膠(FRP)板、聚氟乙烯(PVF)膜、聚酯膜或丙烯酸樹脂膜。此外,若不需要透光性,則也可以使用鋁或不鏽鋼等的金屬基板(金屬薄膜)。例如也可以採用具有由PVF薄膜或聚酯薄膜夾有鋁箔的結構的片。

在本實施模式中,作為絕緣膜4020使用氧化鋁膜。絕緣膜4020可以藉由濺射法或電漿CVD法形成。

作為絕緣膜4020而設置在氧化物半導體膜上的氧化鋁膜具有不透過氫、水分等雜質以及氧的兩者的高遮斷效果(阻擋效果)。

從而,氧化鋁膜在製造製程中及製造製程之後,具有作為保護膜的功能,該保護膜防止成為變動原因的氫、水分等雜質混入到氧化物半導體膜中,並且防止構成氧化物半導體的主要成分材料的氧從氧化物半導體膜釋放。

另外,作為用作平坦化絕緣膜的絕緣膜4021、506可以使用丙烯酸樹脂、聚醯亞胺、苯並環丁烯類樹脂、聚醯胺、環氧樹脂等具有耐熱性的有機材料。另外,除了上述有機樹脂材料之外,還可以使用低介電常數材料(low-k材料)、矽氧烷類樹脂、PSG(磷矽玻璃)、BPSG(硼磷矽玻璃)等。另外,也可以層疊多個由上述材料形成的絕緣膜來形成絕緣膜。

對絕緣膜4021、506的形成方法沒有特別的限制,可以根據其材料而利用諸如濺射法、SOG法、旋塗、浸漬、噴塗、液滴噴射法(噴墨法、絲網印刷、膠版印刷等)等的方法。

顯示裝置藉由透過來自光源或顯示元件的光來進行顯示。因此,設置在透過光的像素部中的基板、絕緣膜、導電膜等的薄膜全都對可見光的波長區域的光具有透光性。

關於對顯示元件施加電壓的第一電極層及第二電極層 (也稱為像素電極層、共用電極層、反電極層等),根據取出光的方向、設置電極層的地方以及電極層的圖案結構而選擇其透光性、反射性,即可。

作為第一電極層4030、541及第二電極層4031、543,可以使用含有氧化鎢的銦氧化物、含有氧化鎢的銦鋅氧化物、含有氧化鈦的銦氧化物、含有氧化鈦的銦錫氧化物、銦錫氧化物(以下表示為ITO)、銦鋅氧化物、添加有氧化矽的銦錫氧化物、石墨烯等具有透光性的導電材料。

此外,第一電極層4030、541及第二電極層4031、543可以使用鎢(W)、鉬(Mo)、鋯(Zr)、鉿(Hf)、釩(V)、鈮(Nb)、鉭(Ta)、鉻(Cr)、鈷(Co)、鎳(Ni)、鈦(Ti)、鉑(Pt)、鋁(Al)、銅(Cu)、銀(Ag)等的金屬、其合金或者其金屬氮化物中的一種或多種來形成。

在本實施模式中,圖15A和15B所示的發光裝置是底部發射結構,因此第一電極層541具有透光性,第二電極層543具有反射性。因此,在作為第一電極層541使用金屬膜的情況下,使厚度變薄到保持透光性的程度,在作為第二電極層543使用具有透光性的導電膜的情況下,層疊具有反射性的導電膜即可。

此外,第一電極層4030、541及第二電極層4031、543可以使用包括導電高分子(也稱為導電聚合體)的導電組成物來形成。作為導電高分子,可使用所謂的π電子共軛類導電高分子。例如,可以舉出:聚苯胺或其衍生物;聚吡咯或其衍生物;聚噻吩或其衍生物;或者由苯胺、吡 咯和噻吩中的兩種以上構成的共聚物或其衍生物等。

此外,由於電晶體容易受到靜電等的破壞,所以較佳設置驅動電路保護用的保護電路。保護電路較佳使用非線性元件構成。

如上所述,藉由應用在實施模式1或實施模式2所示的電晶體,可以提供具有各種各樣的功能的半導體裝置。

本實施模式所述的結構、方法等能夠與其他實施模式所示的結構、方法等適當地組合而使用。

實施模式6

藉由使用由在實施模式3或實施模式4中示出一例的電晶體,可以製造具有讀取目標物的資訊的影像感測器功能的半導體裝置。

圖17A示出具有影像感測器功能的半導體裝置的一例。圖17A是光感測器的等效電路,圖17B是示出光感測器的一部分的剖面圖。

光電二極體602的一個電極電連接到光電二極體重設信號線658,而光電二極體602的另一個電極電連接到電晶體640的閘極。電晶體640的源極和汲極中的一個電連接到光電感測器參考信號線672,而電晶體640的源極和汲極中的另一個電連接到電晶體656的源極和汲極中的一個。電晶體656的閘極電連接到閘極信號線659,電晶體656的源極和汲極中的另一個電連接到光電感測器輸出信號線671。

注意,在本說明書的電路圖中,為了使使用氧化物半導體膜的電晶體一目了然,將使用氧化物半導體膜的電晶體的標號表示為“OS”。在圖17A中,作為電晶體640、電晶體656可以適用實施模式1、實施模式3、或實施模式4所示的電晶體、並且使用氧化物半導體膜的電晶體。在本實施模式中示出應用具有與實施模式3所示的電晶體440相同的結構的電晶體的例子。電晶體640是在氧化物半導體膜上設置用作通道保護膜的絕緣層的底閘極結構的電晶體。

圖17B是示出光電感測器中的光電二極體602和電晶體640的剖面圖,其中在具有絕緣表面的基板601(TFT基板)上設置有用作感測器的光電二極體602和電晶體640。藉由使用黏合層608,在光電二極體602和電晶體640上設置有基板613。

在電晶體640上設置有絕緣膜631、層間絕緣膜633以及層間絕緣膜634。光電二極體602設置在層間絕緣膜633上,並且光電二極體602具有如下結構:在形成於層間絕緣膜633上的電極層641a、641b和設置在層間絕緣膜634上的電極層642之間從層間絕緣膜633一側按順序層疊有第一半導體膜606a、第二半導體膜606b及第三半導體膜606c。

電極層641b與形成在層間絕緣膜634中的導電層643電連接,並且電極層642藉由電極層641a與導電層645電連接。導電層645與電晶體640的閘極電極層電連接, 光電二極體602與電晶體640電連接。

在此,例示一種pin型光電二極體,其中層疊用作第一半導體膜606a的具有p型導電型的半導體膜、用作第二半導體膜606b的高電阻的半導體膜(I型半導體膜)、用作第三半導體膜606c的具有n型導電型的半導體膜。

第一半導體膜606a是p型半導體膜,而可以由包含賦予p型的雜質元素的非晶矽膜形成。使用包含屬於週期表中的第13族的雜質元素(例如,硼(B))的半導體材料氣體藉由電漿CVD法來形成第一半導體膜606a。作為半導體材料氣體,可以使用矽烷(SiH4)。替代地,可以使用Si2H6、SiH2Cl2、SiHCl3、SiCl4或SiF4等。進一步替代地,可以使用如下方法:在形成不包含雜質元素的非晶矽膜之後,使用擴散方法或離子植入方法將雜質元素引入到該非晶矽膜。較佳在使用離子植入方法等引入雜質元素之後進行加熱等來使雜質元素擴散。在此情況下,作為形成非晶矽膜的方法,可以使用LPCVD方法、氣相沉積方法或濺射方法等。較佳將第一半導體膜606a的厚度設定為10nm以上且50nm以下。

第二半導體膜606b是I型半導體膜(本質半導體膜),而可以由非晶矽膜形成。為了形成第二半導體膜606b,藉由電漿CVD法使用半導體材料氣體來形成非晶矽膜。作為半導體材料氣體,可以使用矽烷(SiH4)。替代地,可以使用Si2H6、SiH2Cl2、SiHCl3、SiCl4或SiF4等。也可以藉由LPCVD法、氣相生長法、濺射法等形成第二半導體 膜606b。較佳將第二半導體膜606b的厚度設定為200nm以上且1000nm以下。

第三半導體膜606c是n型半導體膜,而可以由包含賦予n型的雜質元素的非晶矽膜形成。使用包含屬於週期表中的第15族的雜質元素(例如,磷(P))的半導體材料氣體藉由電漿CVD法形成第三半導體膜606c。作為半導體材料氣體,可以使用矽烷(SiH4)。替代地,可以使用Si2H6、SiH2Cl2、SiHCl3、SiCl4或SiF4等。進一步替代地,可以使用如下方法:在形成不包含雜質元素的非晶矽膜之後,使用擴散方法或離子植入方法將雜質元素引入到該非晶矽膜。較佳在使用離子植入方法等引入雜質元素之後進行加熱等來使雜質元素擴散。在此情況下,作為形成非晶矽膜的方法,可以使用LPCVD方法、氣相沉積方法或濺射方法等。較佳將第三半導體膜606c的厚度設定為20nm以上且200nm以下。

此外,第一半導體膜606a、第二半導體膜606b以及第三半導體膜606c也可以不使用非晶半導體形成,而使用多晶半導體或微晶半導體(Semi Amorphous Semiconductor:SAS)形成。

此外,由於光電效應生成的電洞的遷移率低於電子的遷移率,因此當p型半導體膜側的表面用作光接收面時,pin型光電二極體具有較好的特性。這裏示出將光電二極體602從形成有pin型的光電二極體的基板601的面接收的光轉換為電信號的例子。此外,來自其導電型與用作光 接收面的半導體膜一側相反的半導體膜一側的光是干擾光,因此,電極層較佳使用具有遮光性的導電膜。另外,也可以將n型半導體膜側的表面用作光接收面。

藉由使用絕緣材料且根據材料使用濺射法、電漿CVD法、SOG法、旋塗法、浸漬法、噴塗法、液滴噴射法(噴墨法等)、絲網印刷、膠版印刷等,可以形成絕緣膜631、層間絕緣膜633及層間絕緣膜634。

作為絕緣膜631,可以使用無機絕緣材料,諸如氧化矽層、氧氮化矽層、氧化鋁層、氧氮化鋁層等氧化物絕緣膜、氮化矽層、氮氧化矽層、氮化鋁層、氮氧化鋁層等氮化物絕緣膜的單層或疊層。

在本實施模式中,作為絕緣膜631使用氧化鋁膜。絕緣膜631可以藉由濺射法或電漿CVD法形成。

在氧化物半導體膜上作為絕緣膜631設置的氧化鋁膜具有高遮斷效果(阻擋效果),即不使氫、水分等雜質及氧的兩者透過膜的效果。

因此,氧化鋁膜用作保護膜,而防止在製造製程中及之後成為變動原因的氫、水分等雜質混入到氧化物半導體膜,並防止從氧化物半導體膜放出作為構成氧化物半導體的主要成分材料的氧。

作為層間絕緣膜633、層間絕緣膜634,較佳採用用作減少表面凹凸的平坦化絕緣膜的絕緣膜。作為層間絕緣膜633、層間絕緣膜634,例如可以使用聚醯亞胺、丙烯酸樹脂、苯並環丁烯樹脂、聚醯胺或環氧樹脂等具有耐熱 性的有機絕緣材料。除了上述有機絕緣材料之外,還可以使用低介電常數材料(low-k材料)、矽氧烷類樹脂、PSG(磷矽玻璃)、BPSG(硼磷矽玻璃)等的單層或疊層。

藉由檢測入射到光電二極體602的光,可以讀取檢測目標的資訊。另外,在讀取檢測目標的資訊時,可以使用背光等的光源。

在具有與實施模式3所示的電晶體440相同的結構的電晶體640中,作為設置在通道形成區上的絕緣層使用實施模式1或實施模式2所示的絕緣層即可。藉由使用實施模式1或實施模式2所示的絕緣層,可以在重疊於絕緣層的通道形成區的區域上形成汲極電極層的端部及源極電極層的端部,能夠製造實現電場集中的緩和的電晶體。

此外,也可以對電晶體640應用與實施模式4所示的電晶體420相同的結構。在實施模式4所示的電晶體中,用作通道保護膜的絕緣層設置在至少包括重疊於閘極電極層的氧化物半導體膜的通道形成區的氧化物半導體膜上,並且具有到達氧化物半導體膜且以覆蓋源極電極層或汲極電極層的內壁的方式設置的開口。藉由在重疊於絕緣層的通道形成區的區域上形成汲極電極層的端部及源極電極層的端部,實施模式4所示的電晶體也成為實現電場集中的緩和的電晶體。

因此,能夠提供包括電晶體640的可靠性高的半導體裝置,該電晶體640使用本實施模式的氧化物半導體膜且具有穩定的電特性。另外,能夠高生產率地製造上述可靠 性高的半導體裝置,而實現高生產化。

這個實施模式中所述的結構、方法等能夠與其他實施模式所示的結構、方法等適當地組合而使用。

實施模式7

本說明書所公開的半導體裝置可以應用於各種電子裝置(也包括遊戲機)。作為電子裝置,可以舉出電視機(也稱為電視或電視接收機)、用於計算機等的監視器、數位相機、數位攝像機、數位相框、行動電話機、可攜式遊戲機、可攜式資訊終端、音頻再生裝置、遊戲機(彈珠機(pachinko machine)或投幣機(slot machine)等)、外殼遊戲機。圖18A至18C示出上述電子裝置的具體例子。

圖18A示出具有顯示部的桌子9000。在桌子9000中,外殼9001組裝有顯示部9003,並且利用顯示部9003可以顯示影像。另外,示出利用四個腿部9002支撐外殼9001的結構。另外,外殼9001具有用於供應電力的電源供應線9005。

可以將實施模式1至實施模式6的任一所示的半導體裝置用於顯示部9003,對電子裝置可以提供高可靠性。

顯示部9003具有觸屏輸入功能,而藉由用手等接觸顯示於桌子9000的顯示部9003中的顯示按鈕9004來可以進行畫面操作或資訊輸入,並且顯示部9003也可以用作如下控制裝置,即藉由使其具有能夠與其他家電產品進行通訊的功能或能夠控制其他家電產品的功能,而藉由畫 面操作控制其他家電產品。例如,藉由使用實施模式3所示的具有影像感測器功能的半導體裝置,可以使顯示部9003具有觸屏輸入功能。

另外,利用設置於外殼9001的鉸鏈也可以將顯示部9003的畫面以垂直於地板的方式立起來,從而也可以將桌子9000用作電視機。雖然當在小房間裏設置大畫面的電視機時自由使用的空間變小,但是若桌子安裝有顯示部則可以有效地利用房間的空間。

圖18B示出電視機9100的一個例子。在電視機9100中,外殼9101組裝有顯示部9103,並且利用顯示部9103可以顯示影像。此外,在此示出利用支架9105支撐外殼9101的結構。

可以藉由利用外殼9101所具備的操作開關、另外提供的遙控器9110進行電視機9100的操作。藉由利用遙控器9110所具備的操作鍵9109,可以進行頻道及音量的操作,並可以對在顯示部9103上顯示的影像進行操作。此外,也可以採用在遙控器9110中設置顯示從該遙控器9110輸出的資訊的顯示部9107的結構。

圖18B所示的電視機9100具備接收機及數據機等。電視機9100可以利用接收機接收一般的電視廣播。再者,電視機9100藉由數據機連接到有線或無線方式的通信網路,也可以進行單向(從發送者到接收者)或雙向(在發送者和接收者之間或在接收者彼此之間等)的資訊通信。

將實施模式1至實施模式6的任一所示的半導體裝置 可以用於顯示部9103、9107,對電視機及遙控操作可以提供高可靠性。

圖18C示出計算機,該計算機包括主體9201、外殼9202、顯示部9203、鍵盤9204、外部連接埠9205、指向裝置9206等。該計算機藉由將利用本發明的一個方式製造的半導體裝置用於顯示部9203來製造。另外,當使用上述實施模式所示的半導體裝置,可以製造高可靠性的計算機。

圖19A和19B是能夠進行翻蓋的平板型終端。圖19A示出打開狀態下的平板終端,它具有外殼9630、顯示部9631a、顯示部9631b、切換顯示模式的開關9034、電源開關9035、切換省電模式的開關9036、卡子9033及操作開關9038。

可以將實施模式1至實施模式6的任一中所示的半導體裝置用於顯示部9631a、顯示部9631b,可以提供高可靠性的平板型終端。

在顯示部9631a中,可以將其一部分用作觸摸屏的區域9632a,並且可以藉由接觸所顯示的操作鍵9638來輸入資料。此外,作為一個例子,示出顯示部9631a的一半區域只具有顯示的功能,並且另一半區域具有觸摸屏的功能的結構,但是不侷限於該結構。也可以採用顯示部9631a的整個區域具有觸摸屏的功能的結構。例如,可以使顯示部9631a的全面顯示鍵盤按鈕來將其用作觸摸屏,並且將顯示部9631b用作顯示畫面。

此外,在顯示部9631b中與顯示部9631a同樣,也可以將其一部分用作觸摸屏的區域9632b。此外,藉由使用手指或觸控筆等接觸觸摸屏上顯示鍵盤顯示切換按鈕9639的位置,可以在顯示部9631b上顯示鍵盤按鈕。

此外,也可以對觸摸屏的區域9632a和觸摸屏的區域9632b同時進行觸摸輸入。

另外,顯示模式切換開關9034能夠切換豎屏顯示和橫屏顯示等顯示的方向並選擇黑白顯示或彩色顯示等的切換。根據藉由平板終端所內置的光感測器所檢測的使用時的外光的光量,省電模式切換開關9036可以使顯示的亮度設定為最適合的亮度。平板終端除了光感測器以外還可以內置陀螺儀和加速度感測器等檢測傾斜度的感測器等的其他檢測裝置。

此外,圖19A示出顯示部9631b的顯示面積與顯示部9631a的顯示面積相同的例子,但是不侷限於此,既可以一方的尺寸和另一方的尺寸不同又可以它們的顯示品質有差異。例如可以是顯示部9631a和9631b中的一方可以進行比另一方更精細的顯示的顯示面板。

圖19B是合上的狀態,並且平板終端包括外殼9630、太陽能電池9633、充放電控制電路9634、電池9635以及DCDC轉換器9636。此外,在圖19B中,作為充放電控制電路9634的一個例子示出具有電池9635和DCDC轉換器9636的結構。

此外,平板終端能夠進行翻蓋,因此不使用時可以合 上外殼9630。因此,可以保護顯示部9631a和顯示部9631b,而可以提供一種具有良好的耐久性且從長期使用的觀點來看具有良好的可靠性的平板終端。

此外,圖19A和19B所示的平板終端還可以具有如下功能:顯示各種各樣的資訊(靜態影像、動態影像、文本影像等);將日曆、日期或時刻等顯示在顯示部上;對顯示在顯示部上的資訊進行操作或編輯的觸摸輸入;藉由各種各樣的軟體(程式)控制處理等。

藉由利用安裝在平板終端的表面上的太陽能電池9633,可以將功率供應到觸摸屏、顯示部或影像信號處理部等。注意,太陽能電池9633可以設置在外殼9630的一個面或雙面,而可以採用高效地對電池9635進行充電的結構。另外,當作為電池9635使用鋰離子電池時,有可以實現小型化等的優點。

另外,參照圖19C所示的方塊圖而對圖19B所示的充放電控制電路9634的結構和工作進行說明。圖19C示出太陽能電池9633、電池9635、DCDC轉換器9636、轉換器9637、開關SW1至SW3以及顯示部9631,電池9635、DCDC轉換器9636、轉換器9637、開關SW1至SW3對應圖19B所示的充放電控制電路9634。

首先,說明在利用外光使太陽能電池發電時的工作的例子。使用DCDC轉換器9636對太陽能電池9633所產生的電力進行升壓或降壓以使它成為用來對電池9635進行充電的電壓。並且,當利用來自太陽能電池9633的電力 使顯示部9631工作時使開關SW1導通,並且,利用轉換器9637將其升壓或降壓到顯示部9631所需要的電壓。另外,可以採用當不進行顯示部9631中的顯示時,使SW1截止且使SW2導通來對電池9635進行充電的結構。

注意,作為發電單元的一個例子示出太陽能電池9633,但是不侷限於此,也可以使用壓電元件(piezoelectric element)或熱電轉換元件(珀耳帖元件(Peltier element))等其他發電單元進行電池9635的充電。例如,也可以使用以無線(不接觸)的方式能夠收發功率來進行充電的無線功率傳輸模組或組合其他充電方法進行充電。

本實施模式所述的結構、方法等能夠與其他實施模式所示的結構、方法等適當地組合而使用。

101‧‧‧閘極電極層

102‧‧‧閘極絕緣膜

103‧‧‧氧化物半導體膜

104‧‧‧絕緣層

105‧‧‧源極電極層

106‧‧‧汲極電極層

107‧‧‧保護絕緣膜

在圖式中:圖1A和1B是示出本發明的一個方式的剖面結構及其計算結果;圖2A和2B是示出錐形角和電場強度的關係的圖表;圖3A是示出通道長度方向的長度和電場強度的關係的圖表、圖3B是示出膜厚度和電場強度的關係的圖表;圖4A至4E是示出本發明的一個方式的剖面圖的一例;圖5A和5B是示出本發明的一個方式的剖面圖及俯視圖的一例;圖6A至6D是示出本發明的一個方式的製程剖面圖 的一例;圖7A和7B是STEM照片及其示意圖;圖8A和8B是示出本發明的一個方式的剖面圖及俯視圖的一例;圖9A至9D是示出本發明的一個方式的製程剖面圖的一例;圖10A是示出在80℃下的+BT測試前後的電特性的圖表;圖10B是示出在-BT測試前後的電特性的圖表;圖11A是示出在25℃下的+BT測試前後的電特性的圖表;圖11B是示出在-BT測試前後的電特性的圖表;圖12A是示出在+BT測試前後的電晶體的Vg-Id特性的圖表;圖12B是示出在-BT測試前後的電晶體的Vg-Id特性的圖表;圖13A是示出照射光並在80℃下的-BT測試前後的電特性的圖表;圖13B是示出照射光並在25℃下的-BT測試前後的電特性的圖表;圖14A至14C是說明半導體裝置的一個方式的平面圖;圖15A和15B是說明半導體裝置的一個方式的平面圖及剖面圖;圖16A和16B是示出半導體裝置的一個方式的剖面圖;圖17A和17B是示出半導體裝置的一個方式的電路圖及剖面圖;圖18A至18C是示出電子裝置的圖;圖19A至19C是示出電子裝置的圖; 圖20A和20B是示出比較例子的計算結果。

101‧‧‧閘極電極層

102‧‧‧閘極絕緣膜

103‧‧‧氧化物半導體膜

104‧‧‧絕緣層

106‧‧‧汲極電極層

107‧‧‧保護絕緣膜

Claims (11)

  1. 一種半導體裝置,包括:絕緣表面上的閘極電極;該閘極電極上的閘極絕緣膜;在該閘極絕緣膜上包含通道形成區的氧化物半導體膜;在該氧化物半導體膜上並與其接觸的絕緣層;在該絕緣層上具有端部的源極電極;以及在該絕緣層上具有端部的汲極電極,其中該絕緣層包含第一開口及第二開口,其中該源極電極係透過該第一開口電連接到該氧化物半導體膜,其中該汲極電極係透過該第二開口電連接到該氧化物半導體膜,其中該源極電極的該端部及該汲極電極的該端部重疊於該通道形成區,其中該絕緣層、該源極電極和該汲極電極直接接觸於該氧化物半導體膜的第一表面,其中該絕緣層的端部的側面和該絕緣表面形成的角度為60°以下,以及其中該絕緣層的厚度為0.3μm以下。
  2. 一種半導體裝置,包括:絕緣表面上的閘極電極;該閘極電極上的閘極絕緣膜;在該閘極絕緣膜上包含通道形成區的氧化物半導體膜; 在該氧化物半導體膜上並與其接觸的絕緣層;在該絕緣層上具有端部的源極電極;以及在該絕緣層上具有端部的汲極電極,其中該絕緣層包含第一開口及第二開口,其中該源極電極係透過該第一開口電連接到該氧化物半導體膜,其中該汲極電極係透過該第二開口電連接到該氧化物半導體膜,其中該源極電極的該端部及該汲極電極的該端部重疊於該通道形成區,其中該絕緣層、該源極電極和該汲極電極直接接觸於該氧化物半導體膜的第一表面,其中該絕緣層的端部的側面和該絕緣表面形成的角度為30°以下,以及其中該絕緣層的厚度為0.3μm以下。
  3. 根據申請專利範圍第1或2項之半導體裝置,其中該絕緣層的厚度為5nm以上且0.1μm以下。
  4. 根據申請專利範圍第1或2項之半導體裝置,其中該汲極電極的該端部重疊於該絕緣層的上表面。
  5. 根據申請專利範圍第1或2項之半導體裝置,其中該汲極電極的該端部重疊於該絕緣層的該端部的該側面。
  6. 根據申請專利範圍第1或2項之半導體裝置,其中該絕緣層的剖面形狀為梯形。
  7. 根據申請專利範圍第1或2項之半導體裝置,其中 該絕緣層的剖面形狀為三角形。
  8. 根據申請專利範圍第1或2項之半導體裝置,其中該絕緣層的剖面形狀的至少一部分具有曲面的形狀。
  9. 根據申請專利範圍第1或2項之半導體裝置,其中該氧化物半導體膜包括選自銦、鎵及鋅中的至少一種。
  10. 一種包括根據申請專利範圍第1或2項之半導體裝置的顯示模組,包括FPC及外殼中的至少一個。
  11. 一種包括根據申請專利範圍第1或2項之半導體裝置的電子裝置,包括顯示部、電池及操作鍵中的至少一個。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011145468A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
KR101506303B1 (ko) 2011-09-29 2015-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
US8716708B2 (en) 2011-09-29 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20130043063A (ko) 2011-10-19 2013-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US9082861B2 (en) 2011-11-11 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Transistor with oxide semiconductor channel having protective layer
WO2013089115A1 (en) 2011-12-15 2013-06-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5864637B2 (ja) * 2013-03-19 2016-02-17 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、プログラム及び記録媒体
TWI514202B (zh) * 2013-05-01 2015-12-21 Au Optronics Corp 觸控系統、充電系統及觸控指示裝置之充電方法
KR20150041510A (ko) 2013-10-08 2015-04-16 삼성디스플레이 주식회사 표시 기판 및 표시 기판의 제조 방법
US9698176B1 (en) * 2013-11-05 2017-07-04 Ananda H. Kumar Silicon-based backplane structures and methods for display applications
US9590111B2 (en) 2013-11-06 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
KR20150058757A (ko) * 2013-11-21 2015-05-29 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
US9973238B2 (en) 2013-12-30 2018-05-15 Verily Life Sciences, LLC Methods for adjusting the power of an external reader
US9495567B2 (en) 2013-12-30 2016-11-15 Verily Life Sciences Llc Use of a tag and reader antenna for a simulated theremin effect
US9653487B2 (en) 2014-02-05 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, module, and electronic device
TWI669761B (zh) * 2014-05-30 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置、包括該半導體裝置的顯示裝置
KR20160006529A (ko) * 2014-07-09 2016-01-19 동우 화인켐 주식회사 후막 패턴 구조 및 그의 형성 방법
US10324050B2 (en) * 2015-01-14 2019-06-18 Kla-Tencor Corporation Measurement system optimization for X-ray based metrology
KR20160133994A (ko) * 2015-05-14 2016-11-23 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함한 백플레인 기판
US20170025548A1 (en) * 2015-07-24 2017-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor Device and Manufacturing Method Thereof

Family Cites Families (200)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (en) 1984-03-23 1985-10-08 Fujitsu Ltd Thin film transistor
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244259B2 (zh) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS6433971A (en) 1987-07-30 1989-02-03 Asahi Glass Co Ltd Thin film transistor
US5474941A (en) 1990-12-28 1995-12-12 Sharp Kabushiki Kaisha Method for producing an active matrix substrate
DE69125260T2 (de) 1990-12-28 1997-10-02 Sharp Kk Ein Verfahren zum Herstellen eines Dünnfilm-Transistors und eines Aktive-Matrix-Substrates für Flüssig-Kristall-Anzeige-Anordnungen
JP2634505B2 (ja) * 1991-06-17 1997-07-30 シャープ株式会社 薄膜トランジスタ及びその製造方法
JPH0513762A (ja) 1991-07-05 1993-01-22 Sharp Corp 薄膜トランジスタにおけるコンタクトホールの形成方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06168970A (ja) 1992-11-27 1994-06-14 Fuji Xerox Co Ltd 半導体素子の製造方法
CN1033252C (zh) * 1992-12-29 1996-11-06 株式会社金星社 制造薄膜晶体管的方法
JP3537854B2 (ja) * 1992-12-29 2004-06-14 エルジー フィリップス エルシーディー カンパニー リミテッド 薄膜トランジスタの製造方法
US5473168A (en) 1993-04-30 1995-12-05 Sharp Kabushiki Kaisha Thin film transistor
JP3173926B2 (ja) 1993-08-12 2001-06-04 株式会社半導体エネルギー研究所 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置
JP2900229B2 (ja) 1994-12-27 1999-06-02 株式会社半導体エネルギー研究所 半導体装置およびその作製方法および電気光学装置
JPH08201851A (ja) 1995-01-31 1996-08-09 Sharp Corp アクティブマトリクス基板
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとpn接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP2661594B2 (ja) 1995-05-25 1997-10-08 日本電気株式会社 薄膜トランジスタおよびその製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3516424B2 (ja) 1996-03-10 2004-04-05 株式会社半導体エネルギー研究所 薄膜半導体装置
JP3323889B2 (ja) 1996-10-28 2002-09-09 三菱電機株式会社 薄膜トランジスタの製造方法
JPH10209458A (ja) * 1997-01-22 1998-08-07 Mitsubishi Electric Corp 液晶表示装置とこれに用いられる薄膜トランジスタ及びその製造方法
US6197624B1 (en) 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
US6027961A (en) * 1998-06-30 2000-02-22 Motorola, Inc. CMOS semiconductor devices and method of formation
JP4170454B2 (ja) 1998-07-24 2008-10-22 Hoya株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4386978B2 (ja) 1998-08-07 2009-12-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7022556B1 (en) 1998-11-11 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Exposure device, exposure method and method of manufacturing semiconductor device
JP2000150861A (ja) 1998-11-16 2000-05-30 Hiroshi Kawazoe 酸化物薄膜
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3107075B2 (ja) * 1998-12-14 2000-11-06 日本電気株式会社 液晶表示装置
US6362507B1 (en) 1999-04-20 2002-03-26 Semiconductor Energy Laboratory Co., Ltd. Electro-optical devices in which pixel section and the driver circuit are disposed over the same substrate
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US20020020840A1 (en) 2000-03-10 2002-02-21 Setsuo Nakajima Semiconductor device and manufacturing method thereof
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP4678933B2 (ja) 2000-11-07 2011-04-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
US7071037B2 (en) 2001-03-06 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 シャープ株式会社 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 裕道 太田 LnCuO(S,Se,Te)単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 三菱重工業株式会社 有機エレクトロルミネッセント素子
TWI270919B (en) 2002-04-15 2007-01-11 Semiconductor Energy Lab Display device and method of fabricating the same
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
TWI265636B (en) 2002-06-21 2006-11-01 Sanyo Electric Co Method for producing thin film transistor
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP4164562B2 (ja) 2002-09-11 2008-10-15 Hoya株式会社 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Masashi Kawasaki アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7211454B2 (en) 2003-07-25 2007-05-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of a light emitting device including moving the source of the vapor deposition parallel to the substrate
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
WO2005048221A1 (en) 2003-11-14 2005-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method for fabricating the same
CN100533808C (zh) 2004-01-26 2009-08-26 株式会社半导体能源研究所 显示器件及其制造方法以及电视设备
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR20070116888A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US8058652B2 (en) 2004-10-28 2011-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device used as electro-optical device having channel formation region containing first element, and source or drain region containing second element
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051993A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CN101057338B (zh) 2004-11-10 2011-03-16 佳能株式会社;国立大学法人东京工业大学 采用无定形氧化物的场效应晶体管
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7563658B2 (en) 2004-12-27 2009-07-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101090258B1 (ko) 2005-01-03 2011-12-06 삼성전자주식회사 플라스틱 기판을 이용한 박막 트랜지스터 표시판의 제조방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置,電子裝置,和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機el表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577281B (zh) 2005-11-15 2012-01-11 株式会社半导体能源研究所 有源矩阵显示器及包含该显示器的电视机
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社Samsung Electronics Co.,Ltd. ZnOフィルム及びこれを用いたTFTの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ZnO TFT
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Nec液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008124392A (ja) 2006-11-15 2008-05-29 Sharp Corp 半導体装置、その製造方法及び表示装置
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーelディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ZnO 계 박막 트랜지스터 및 그 제조방법
CN101765917B (zh) 2007-08-07 2012-07-18 株式会社半导体能源研究所 显示器件及具有该显示器件的电子设备及其制造方法
JP5395384B2 (ja) 2007-09-07 2014-01-22 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP5377940B2 (ja) 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5704790B2 (ja) 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
US8945981B2 (en) 2008-07-31 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI627757B (zh) 2008-07-31 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
CN103545342B (zh) 2008-09-19 2018-01-26 株式会社半导体能源研究所 半导体装置
KR101408715B1 (ko) 2008-09-19 2014-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
EP2172977A1 (en) 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
CN101719493B (zh) 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101671544B1 (ko) 2008-11-21 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 전자 기기
JP5615540B2 (ja) 2008-12-19 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8174021B2 (en) 2009-02-06 2012-05-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US8247812B2 (en) 2009-02-13 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
TWI617029B (zh) 2009-03-27 2018-03-01 半導體能源研究所股份有限公司 半導體裝置
JP2010263182A (ja) 2009-04-10 2010-11-18 Toppan Printing Co Ltd 薄膜トランジスタおよび画像表示装置
EP2452362B1 (en) 2009-07-10 2017-09-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101460868B1 (ko) 2009-07-10 2014-11-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101857405B1 (ko) 2009-07-10 2018-05-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011007677A1 (en) 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011007675A1 (en) 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011010544A1 (en) 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
WO2011010542A1 (en) 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101967480B1 (ko) 2009-07-31 2019-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102473735B (zh) 2009-07-31 2015-08-12 株式会社半导体能源研究所 半导体装置及其制造方法
KR20180126096A (ko) 2009-07-31 2018-11-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
WO2011013502A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011027649A1 (en) 2009-09-02 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a transistor, and manufacturing method of semiconductor device
KR101269812B1 (ko) 2009-09-04 2013-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 패널, 표시 모듈, 전자 기기 및 표시 장치
KR101707260B1 (ko) 2009-09-24 2017-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP4935963B2 (ja) * 2009-09-28 2012-05-23 凸版印刷株式会社 アクティブマトリクス基板及びその製造方法並びに画像表示装置
CN102648524B (zh) * 2009-10-08 2015-09-23 株式会社半导体能源研究所 半导体器件、显示装置和电子电器
KR101820973B1 (ko) 2009-10-09 2018-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
CN102598278B (zh) 2009-10-09 2015-04-08 株式会社半导体能源研究所 半导体器件
WO2011043194A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN102640293B (zh) 2009-11-27 2015-07-22 株式会社半导体能源研究所 半导体器件
EP2511896B1 (en) 2009-12-09 2019-05-08 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
KR20110066370A (ko) 2009-12-11 2011-06-17 한국전자통신연구원 박막트랜지스터 및 그의 제조방법
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101768433B1 (ko) 2009-12-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
US9391209B2 (en) 2010-02-05 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20120117915A (ko) 2010-02-05 2012-10-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9000438B2 (en) 2010-02-26 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011118509A1 (en) 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101994909B1 (ko) 2010-04-09 2019-07-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102939658B (zh) 2010-06-01 2014-03-26 夏普株式会社 薄膜晶体管
US9209314B2 (en) 2010-06-16 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor
WO2011158704A1 (en) 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101609033B1 (ko) 2010-08-07 2016-04-04 샤프 가부시키가이샤 박막 트랜지스터 기판 및 이를 구비한 액정표시장치
WO2012043338A1 (ja) 2010-09-28 2012-04-05 凸版印刷株式会社 薄膜トランジスタ及びその製造方法、薄膜トランジスタを備える画像表示装置
KR20120065854A (ko) 2010-12-13 2012-06-21 엘지디스플레이 주식회사 산화물 박막 트랜지스터의 제조방법
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8921948B2 (en) 2011-01-12 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9093541B2 (en) 2011-03-01 2015-07-28 Sharp Kabushiki Kaisha Thin film transistor and display device
WO2013005604A1 (ja) 2011-07-07 2013-01-10 シャープ株式会社 半導体装置およびその製造方法
JP2013055080A (ja) 2011-08-31 2013-03-21 Japan Display East Co Ltd 表示装置および表示装置の製造方法
US9082663B2 (en) 2011-09-16 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8716708B2 (en) * 2011-09-29 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
SG10201601757UA (en) 2011-10-14 2016-04-28 Semiconductor Energy Lab Semiconductor device
TWI479224B (zh) 2012-01-05 2015-04-01 Hon Hai Prec Ind Co Ltd 3d眼鏡結構

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