JP4752967B2 - 多層膜の形成方法及び表示パネルの製造方法 - Google Patents

多層膜の形成方法及び表示パネルの製造方法 Download PDF

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Description

本発明は、多層膜の形成方法及び表示パネルの製造方法に関する。
近年、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリクス型の液晶表示パネルが開発されている。
アクティブマトリクス型の液晶表示パネルは、表示領域に、複数の表示画素がマトリクス状に配列されている。即ち、互いに対向するように配置された２枚の基板のうちの一方に、複数の画素電極がマトリクス状に配列されている。そして、複数の画素電極のそれぞれは、それぞれに対応した薄膜トランジスタにおけるソース・ドレイン電極のうちの一方に接続されている。また、薄膜トランジスタにおけるソース・ドレイン電極のうちの他方は、列方向に沿って延伸する信号線に接続されている。さらに、薄膜トランジスタにおけるゲート電極は、列方向に沿って延伸する走査線に接続されている。
ここで、信号線と走査線は、信号線と走査線との間に第１の絶縁層を介した互いに異なる層の導電膜として形成されている。即ち、信号線と走査線とを互いに異なる層の導電膜として形成することにより、信号線と走査線が交差する領域でこれらが短絡することなく、信号線に対して走査線が直交する方向に延伸可能に形成されている。
また、薄膜トランジスタは、逆スタガ型とコプラナ型が知られている。例えば、逆スタガ型の薄膜トランジスタは、ゲート電極が半導体薄膜よりも基板側に配置される第１の導電層として形成されるとともに、ソース・ドレイン電極が半導体薄膜よりも液晶層側に配置される第２の導電層として形成される。このため、薄膜トランジスタに逆スタガ型を用いる場合には、ゲート電極に接続される走査線をゲート電極と同じ第１の導電層として形成し、信号線をソース・ドレイン電極と同じ第２の導電層として形成している。
そして、薄膜トランジスタや信号線は、これらのさらに上層側（液晶層側）に成膜された第２の絶縁層としての平坦化膜によって覆われている。従って、第２の絶縁層上に形成される第３の導電層に対して第１の導電層を電気的に接続するためには、第１の絶縁層と第２の絶縁層にコンタクトホールを形成して第１の導電層の一部を露出させる必要がある。このとき、第１の絶縁層に形成されるコンタクトホールと第２の絶縁層に形成されるコンタクトホールは、互いが連通するように同一のフォトリソ工程により一括形成される（例えば、特許文献１）。
特開２００５−２４２３７２号公報
しかし、第１の絶縁層と第２の絶縁層とを同一の材料で形成した場合であっても、図２０に示すように、コンタクトホール６１において第１の絶縁層６２の断面形状がテーパ形状に形成される一方で、第２の絶縁層６３の断面形状が逆テーパ形状（ひさし状）に形成されてしまうことが確認された。これは、第１の絶縁層６２上に第２の導電層６４を成膜するときや、第２の導電層６４をパターニングするときに、第１の絶縁層６２の表面が変質し、コンタクトホール６１における第１の絶縁層６２及び第２の絶縁層６３を除去する際に、第１の絶縁層６２と第２の絶縁層６３との界面に近いところほど、サイドからのエッチング速度が速くなってしまうためと考えられる。より具体的には、第１の絶縁層６２における変質した層がその端面から先にエッチングされ、これに伴って、第２の絶縁層６３における第１の絶縁層６２との接触面側の表面が順次露出され、この露出された表面からも第２の絶縁層６３がエッチングされていってしまうためと考えられる。そして、このように、第２の絶縁層６３が逆テーパ形状に形成されると、コンタクトホー６１において第２の絶縁層６３に対する第３の導電層６５のカバレッジが悪くなり、第１の導電層６６と第３の導電層６５との間の導電不良が発生しやすくなるという問題があった。
そこで、本発明は、予め定めた形状にパターニングされた導電層の上下に配置されている絶縁層のそれぞれにコンタクトホールを形成し、これらコンタクトホールを介して互いに異なる層として形成された２つの導電層を互いに電気的に接続する場合であっても、導電不良が生じ難い多層膜の形成方法及び表示パネルの製造方法を提供することを目的とする。
上記の目的を達成するために、請求項１に記載の発明に係る多層膜の形成方法は、基板上に第１の導電層を成膜する第１の工程と、前記第１の導電層上に第１の窒化シリコン層を成膜する第２の工程と、前記第１の絶縁層上に第２の導電層を成膜し、前記成膜した第２の導電層をパターニングする第３の工程と、パターニングされた前記第２の導電層を覆うように前記基板上に第２の窒化シリコン層を成膜する第４の工程と、前記第２の絶縁層上に第３の窒化シリコン層を成膜する第５の工程と、ＣＦ 4 またはＳＦ 6 が含まれるエッチングガスにより、前記第１の窒化シリコン層、前記第２の窒化シリコン層及び前記第３の窒化シリコン層に対して前記第１の導電層の少なくとも一部を露出させるコンタクトホールを一括形成する第６の工程と、を有し、前記第２の工程は、窒素の含有量が前記第２の窒化シリコン層と等しくなるように前記第１の窒化シリコン層を成膜し、前記第５の工程は、窒素の含有量が前記第２の窒化シリコン層よりも多くなるように前記第３の窒化シリコン層を成膜することによって、ＣＦ 4 またはＳＦ 6 が含まれるエッチングガスでエッチングされる速度が前記第２の窒化シリコン層よりも速くなるように前記第３の窒化シリコン層を成膜することを特徴とする。
また、請求項２に記載の発明は、請求項１に記載の多層膜の形成方法において、前記第６の工程の後に、前記コンタクトホールが形成された領域に第３の導電層を成膜する第７の工程を有することを特徴とする。
また、請求項３に記載の発明は、請求項１または２に記載の多層膜の形成方法において、前記第２の窒化シリコン層の層厚が１５００Å以上であり、前記第３の窒化シリコン層の層厚が２０〜３００Åであることを特徴とする。
また、請求項４に記載の発明は、請求項１から３の何れかに記載の多層膜の形成方法において、前記第１の窒化シリコン層、前記第２の窒化シリコン層及び前記第３の窒化シリコン層は、少なくともシランとアンモニアを含むプロセスガスを用いたＣＶＤにより成膜することを特徴とする。
また、請求項５に記載の発明に係る表示パネルの製造方法は、基板上に第１の導電層を成膜する第１の工程と、前記第１の導電層をパターニングすることにより少なくとも走査線及びゲート電極を形成する第２の工程と、前記ゲート電極及び前記走査線を覆うように前記基板上に第１の窒化シリコン層を成膜する第３の工程と、前記第１の窒化シリコン層上に第２の導電層を成膜する第４の工程と、前記第２の導電層をパターニングすることにより、少なくとも信号線、ドレイン電極及びソース電極を形成する第５の工程と、前記信号線、前記ドレイン電極及び前記ソース電極を覆うように前記基板上に第２の窒化シリコン層を成膜する第６の工程と、前記第２の窒化シリコン層上に第３の窒化シリコン層を成膜する第７の工程と、ＣＦ 4 またはＳＦ 6 が含まれるエッチングガスにより、前記第１の窒化シリコン層、前記第２の窒化シリコン層及び前記第３の窒化シリコン層に対して前記走査線の一部を露出させるコンタクトホールを一括形成する第８の工程と、を有し、前記第３の工程は、窒素の含有量が前記第２の窒化シリコン層と等しくなるように前記第１の窒化シリコン層を成膜し、前記第７の工程は、窒素の含有量が前記第２の窒化シリコン層よりも多くなるように前記第３の窒化シリコン層を成膜することによって、ＣＦ 4 またはＳＦ 6 が含まれるエッチングガスでエッチングされる速度が前記第２の窒化シリコン層よりも速くなるように前記第３の窒化シリコン層を成膜することを特徴とする。
本発明によれば、予め定めた形状にパターニングされた導電層の上下に配置されている絶縁層のそれぞれにコンタクトホールを形成し、これらコンタクトホールを介して互いに異なる層として形成された２つの導電層を互いに電気的に接続する場合であっても、導電不良が生じ難い多層膜を得ることができる。
液晶表示パネルの説明図であり、（ａ）は概略平面図、（ｂ）概略断面図。 薄膜トランジスタアレイの等価回路的平面図。 第１の基板に形成される多層膜の断面図。 第１の基板に形成する多層膜の形成方法の説明図であり、第１の基板に第１の導電層を成膜した状態。 第１の基板に形成する多層膜の形成方法の説明図であり、第１の導電層をパターニングした状態。 第１の基板に形成する多層膜の形成方法の説明図であり、第１の絶縁層、半導体層及びエッチング防止層を成膜した状態。 第１の基板に形成する多層膜の形成方法の説明図であり、エッチング防止層をパターニングした状態。 第１の基板に形成する多層膜の形成方法の説明図であり、オーミックコンタクト層及び第２の絶縁層を成膜した状態。 第１の基板に形成する多層膜の形成方法の説明図であり、第２の導電膜をパターニングした状態。 第１の基板に形成する多層膜の形成方法の説明図であり、第３の絶縁層上のフォトレジストをパターニングした状態。 第１の基板に形成する多層膜の形成方法の説明図であり、第１の絶縁層、第２の絶縁層及び第３の絶縁層にコンタクトホールを形成した状態。 第１の基板に形成する多層膜の形成方法の説明図であり、第３の導電層を成膜した状態。 コンタクトホールの断面ＳＥＭ写真であり、第２の絶縁層及び第３の絶縁層の成膜時に副原料ガスの流量を０．１７［Ｌ／ｍｉｎ］で等しくした場合である。 コンタクトホールの断面ＳＥＭ写真であり、副原料ガスの流量を、第２の絶縁層の成膜時に０．１７［Ｌ／ｍｉｎ］とし、第３の絶縁層の成膜時に０．１９［Ｌ／ｍｉｎ］とした場合である。 コンタクトホールの断面ＳＥＭ写真であり、副原料ガスの流量を、第２の絶縁層の成膜時に０．１７［Ｌ／ｍｉｎ］とし、第３の絶縁層の成膜時に０．２２［Ｌ／ｍｉｎ］とした場合である。 コンタクトホールの断面ＳＥＭ写真であり、副原料ガスの流量を、第２の絶縁層の成膜時に０．１７［Ｌ／ｍｉｎ］とし、第３の絶縁層の成膜時に０．３４［Ｌ／ｍｉｎ］とした場合である。 副原料の流量比と第２の絶縁層におけるテーパ角との関係の説明図。 コンタクトホールの断面ＳＥＭ写真であり、第２の絶縁層の層厚及び第３の絶縁層の層厚をそれぞれ１０００Åとした場合である。 コンタクトホールの平面形状の変形例である。 カバレッジが悪くなった場合の説明図。
以下、本発明を実施するための形態を、図面を参照して説明する。
図１（ａ）及び図１（ｂ）に示すように、アクティブマトリクス型の液晶表示パネル１は、第１の基板２と第２の基板３とが互いに対向するように配置されている。第１の基板２と第２の基板３は、枠形状に形成されたシール材４により貼りあわされている。また、第１の基板２と第２の基板３との間には、シール材４に囲まれた領域に液晶が充填されることにより、液晶層５が形成されている。そして、液晶表示パネル１は、表示領域６に、複数の表示画素がマトリクス状に配列されている。
図２は、第１の基板２に形成される薄膜トランジスタアレイの等価回路的平面図である。第１の基板２には、１つの表示画素に対して１つの画素電極７が対応するようにして、表示領域６に、複数の画素電極７がマトリクス状に配列されている。そして、複数の画素電極７のそれぞれは、それぞれに対応した薄膜トランジスタ８におけるソース・ドレイン電極のうちの一方、例えば、ソース電極Ｓ１に接続されている。また、薄膜トランジスタ８におけるソース・ドレイン電極のうちの他方、例えばドレイン電極Ｄ１は、列方向に沿って延伸する信号線１０に接続されている。さらに、薄膜トランジスタ８におけるゲート電極Ｇ１は、列方向に沿って延伸する走査線９に接続されている。ここで、薄膜トランジスタ８は、スイッチング素子として機能し、例えばｎＭＯＳ型の薄膜トランジスタを用いることができる。走査線９は、薄膜トランジスタ８のゲート電極Ｇ１に対して薄膜トランジスタ８をオン／オフ制御するための走査信号を供給するためのものである。信号線１０は、薄膜トランジスタ８を介して画素電極７にデータ信号を供給するためのものである。なお、詳細は後述するが、走査線９と信号線１０は、走査線９と信号線１０との間に絶縁層を介在させた互いに異なる導電層として形成されている。
また、表示領域６の周囲には、薄膜トランジスタ８等を静電気から保護するための静電気保護用リング１１が表示領域６を囲むように形成されている。静電気保護用リング１１は、走査線１０に平行に沿うように延伸された第１の配線領域１１ａと、信号線９に平行に沿うように延伸された第２の配線領域１１ｂと、を有している。そして、第１の配線領域１１ａは、走査線１０と同一の導電層として形成され、第２の配線領域１１ｂは、信号線９と同一の導電層として形成されている。そして、第１の配線領域１１ａと第２の配線領域１１ｂは、詳細は後述するように、電気的に接続されている。
走査線９及び信号線１０は、静電気保護用リング１１で囲まれた領域の外側領域１１ｃにまで延出されている。そして、走査線９は、外側領域１１ｃに設けられた第１の外部接続端子１２に接続されるとともに、静電気保護用リング１１との間に配置された第１の静電気保護素子１３に接続されている。また、信号線１０は、外側領域１１ｃに設けられた第２の外部接続端子１４に接続されるとともに、静電気保護用リング１１との間に配置された第２の静電気保護素子１５に接続されている。
第１の外部接続端子１２及び第２の外部接続端子１４は、フレキシブル配線基板などの部材が接続されることにより、外部回路と電気的に接続される。
第１の静電気保護素子１３は、ソース電極Ｓ２が静電気保護用リング１１における第２の配線領域１１ｂに接続され、ゲート電極Ｇ２とドレイン電極Ｄ２が走査線９に接続された２端子型の薄膜トランジスタとして形成されている。そして、第１の静電気保護素子１３は、走査線９に極めて高い電圧の静電気が転移されたときにオフ状態からオン状態に切り換わることで走査線９と静電気保護用リング１１との間を導通状態とし、走査線９に転移された静電気を静電気保護用リング１１を介して分散させる。
また、第２の静電気保護素子１５は、ソース電極Ｓ３が静電気保護用リング１１における第１の配線領域１１ａに接続され、ゲート電極Ｇ３とドレイン電極Ｄ３が信号線９に接続された２端子型の薄膜トランジスタとして形成されている。そして、第２の静電気保護素子１５は、信号線１０に極めて高い電圧の静電気が転移されたときにオフ状態からオン状態に切り換わることで信号線１０と静電気保護用リング１１との間を導通状態とし、信号線１０に転移された静電気を静電気保護用リング１１を介して分散させる。
なお、第２の基板３には、図１（ｂ）に示すように、各表示画素間で等しい電位に設定される共通電極１８が形成されている。そして、共通電極１８と画素電極７との間に液晶層５が形成されるように、シール材４で囲まれた領域に液晶が充填されている。
次に、第１の基板２に成膜される各薄膜の層構成について説明する。図３は、第１の基板２に成膜される各薄膜の層構成を、薄膜トランジスタ８が形成される領域Ｒ１と、第１の静電気保護素子１３が形成される領域Ｒ２と、静電気保護用リング１１における第１の配線領域１１ａと第２の配線領域１１ｂとが接続される領域Ｒ３について示した断面図である。なお、第２の静電気保護素子１５の断面構造または形成方法は、第１の静電気保護素子１３と大凡等しいため以後ではその説明を省略する。
ガラス等の透明な部材からなる第１の基板２上には、第１の導電層として、ゲート電極Ｇ１，Ｇ２、走査線９及び静電気保護用リング１１における第１の配線領域１１ａが形成されている。第１の導電層は、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性金属を材料にして形成されている。そして、第１の導電層は、絶縁性の材料からなる第１の絶縁層２０により覆われている。第１の絶縁層２０は、ゲート絶縁膜としても機能するものであり、例えば、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ3）または酸化シリコン（ＳｉＯ2）等の無機材料で形成されている。
第１の絶縁層２０上には、第２の導電層として、ソース電極Ｓ１，Ｓ２、ドレイン電極Ｄ１，Ｄ２、信号線１０及び静電気保護用リング１１における第２の配線領域１１ｂが形成されている。第２の導電層は、半導体層２１、オーミックコンタクト層２２及び金属層２３が、順に積層された多層構造に形成されている。そして、半導体層２１は、アモルファスシリコンまたはポリシリコンなどの半導体により形成されている。オーミックコンタクト層２２は、アモルファスシリコンまたはポリシリコンに不純物がドープされた比較的低抵抗な半導体により形成されている。金属層２３は、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性金属を材料にして形成されている。
なお、薄膜トランジスタ８や第１の静電気保護素子１３におけるチャネルに対応する領域には、半導体層２１とオーミックコンタクト層２２との間の層として、絶縁性材料からなるエッチング防止層２４が設けられている。
第２の導電層は、絶縁性の材料からなる第２の絶縁層２５により覆われている。第２の絶縁層２５は、薄膜トランジスタ８や第１の静電気保護素子１３によって生じる段差を平坦化する平坦化層としても機能し、例えば、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ3）または酸化シリコン（ＳｉＯ2）等の無機材料で形成されている。
第２の絶縁層２５上には、絶縁性の材料からなる第３の絶縁層２６が第２の絶縁層２５よりも薄い厚さに形成されている。例えば、第２の絶縁層２５の厚さを１５００Åとした場合、第３の絶縁層２６の厚さは１０００Å未満、特に、２０〜３００Åであることが好ましい。
第３の絶縁層２６上には、第３の導電層として、画素電極７及び接続用配線２７，２８が形成されている。第３の導電層は、例えば、ＩＴＯ（Indium Tin Oxide）などの透明な導電性材料により形成されている。
接続用配線２７は、第１の静電気保護素子１３におけるドレイン電極Ｄ２に対して走査線９と第１の静電気保護素子１３におけるゲート電極Ｇ２とを電気的に接続するものであり、第１のコンタクト領域２９でドレイン電極Ｄ２に接触するように且つ第２のコンタクト領域３０で走査線９に接触するように配置されている。即ち、第１のコンタクト領域２９には、第１の静電気保護素子１３におけるドレイン電極Ｄ２の一部が第２の絶縁層２５及び第３の絶縁層２６から露出するように形成された第１のコンタクトホール２９ａ，２９ｂが第２の絶縁層２５及び第３の絶縁層２６に形成されている。また、第２のコンタクト領域３０には、走査線９の一部が第１の絶縁層２０、第２の絶縁層２５及び第３の絶縁層２６から露出するように形成された第２のコンタクトホール３０ａ，３０ｂ，３０ｃが第１の絶縁層２０、第２の絶縁層２５及び第３の絶縁層２６に形成されている。そして、接続用配線２７が第１のコンタクトホール２９ａ，２９ｂ及び第２のコンタクトホール３０ａ，３０ｂ，３０ｃを覆うようにして第１のコンタクトホール２９ａ，２９ｂと第２のコンタクトホール３０ａ，３０ｂ，３０ｃとの間に配置されている。
接続用配線２８は、静電気保護リング１１における第１の配線領域１１ａと第２の配線領域１１ｂとを電気的に接続するものであり、第３のコンタクト領域３１で第１の配線領域１１ａに接触するように且つ第４のコンタクト領域３２で第２の配線領域１１ｂに接触するように配置されている。即ち、第３のコンタクト領域３２には、配線領域１１ａの一部が第１の絶縁層２０、第２の絶縁層２５及び第３の絶縁層２６から露出するように形成された第３のコンタクトホール３１ａ，３１ｂ，３１ｃが第１の絶縁層２０、第２の絶縁層２５及び第３の絶縁層２６に形成されている。また、第４のコンタクト領域３２には、第２の配線領域１１ｂの一部が第２の絶縁層２５及び第３の絶縁層２６から露出するように形成された第４のコンタクトホール３２ａ，３２ｂが第２の絶縁層２５及び第３の絶縁層２６に形成されている。
なお、第２の絶縁層２５及び第３の絶縁層２６は、薄膜トランジスタ８におけるソース電極Ｓ１に対応する領域３３に第５のコンタクトホール３３ａ，３３ｂが形成されている。そして、画素電極７は、第５のコンタクトホール３３ａ，３３ｂを覆うように配置されることによって、薄膜トランジスタ８におけるソース電極Ｓ１と接触し、該ソース電極Ｓ１と電気的に接続される。
次に、上述したように第１の基板２上に形成されている多層膜の形成方法について図３−図１２に基づいて説明する。まず、ガラス等の透明な部材からなる第１の基板２を準備し、図４に示すように、第１の基板２の一面に、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性の金属をスパッタ法またはＣＶＤ（Chemical Vapor Deposition）法により第１の導電層４０として成膜する。なお、第１の導電層は、必ずしも、遮光性の金属に限定するものではなく、例えばＩＴＯ等の透明性の導電材料であってもよい。
次に、第１の導電層４０上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の第１の導電層４０をエッチングし、その後、フォトレジストを剥離することにより、図５に示すように、パターニングされた第１の導電層４０として、ゲート電極Ｇ１，Ｇ２、走査線９及び静電気保護用リング１１における第１の配線領域１１ａが形成される。
次に、パターニングされた第１の導電層４０を覆うようにして、第１の基板２上に、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ3）または酸化シリコン（ＳｉＯ2）等の無機絶縁膜をプラズマＣＶＤ法等により第１の絶縁層２０として成膜する。ここで、例えば、第１の絶縁層２０を窒化シリコンにより形成する場合、プロセスガスは、主原料ガスとしてシラン（ＳｉＨ4）、副原料ガスとしてアンモニア（ＮＨ3）、希釈ガスとして窒素（Ｎ2）が用いられる。
次に、図６に示すように、第１の絶縁層２０上にプラズマＣＶＤ法等によりアモルファスシリコンまたはポリシリコンからなる半導体層２１を成膜し、その後、半導体層２１上に窒化シリコン（ＳｉＮまたはＳｉ3Ｎ3）等の無機絶縁膜をプラズマＣＶＤ法等によりエッチング防止層２４として成膜する。なお、第１の絶縁層２０、半導体層２１及びエッチング防止層２４は、連続的に成膜されることが好ましい。
次に、エッチング防止層２４上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分のエッチング防止層２４をエッチングし、その後、フォトレジストを剥離することにより、チャネルに対応する領域に残存するようにパターニングされたエッチング防止層２４が形成される（図７）。
次に、パターニングされたエッチング防止層２４を覆うようにして、第１の基板２上にアモルファスシリコンまたはポリシリコンに不純物がドープされた比較的低抵抗な半導体をオーミックコンタクト層２２として成膜し、その後、オーミックコンタクト層２２上に、例えば、クロム、アルミニウム、モリブデン、チタン等の遮光性の金属からなる金属層２３をスパッタ法またはＣＶＤ法により成膜する（図８）。なお、金属層２３は、必ずしも、遮光性の金属に限定するものではなく、例えばＩＴＯ等の透明性の導電材料であってもよい。
ここで、上述のように、半導体層２１、オーミックコンタクト層２２及び金属層２３が順次成膜されることによって、半導体層２１、オーミックコンタクト層２２及び金属層２３の積層膜としての第２の導電層４１が形成される。
次に、金属層２３上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の半導体層２１、オーミックコンタクト層２２及び金属層２３を一括的にエッチングし、その後、フォトレジストを剥離することにより、パターニングされた第２の導電層４１として、ソース電極Ｓ１，Ｓ２、ドレイン電極Ｄ１，Ｄ２、信号線１０及び静電気保護用リング１１における第２の配線領域１１ｂが形成される（図９）。なお、エッチング防止層２４により覆われている領域における半導体層２１は、エッチング防止層２４により保護されることによってエッチングされずに残存する。
次に、パターニングされた第２の導電層４１を覆うようにして、第１の基板２上に、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ3）または酸化シリコン（ＳｉＯ2）等の無機絶縁膜をプラズマＣＶＤ法等により第２の絶縁層２５として成膜し、引き続き、第２の絶縁層２５上に、窒化シリコン（ＳｉＮまたはＳｉ3Ｎ3）または酸化シリコン（ＳｉＯ2）等の無機絶縁膜をプラズマＣＶＤ法等により第３の絶縁層２６として成膜する。ここでは、第２の絶縁層２５及び第３の絶縁層２６は、第１の絶縁層２０と同一の材料により成膜するものとして説明する。
ここで、例えば、第１の絶縁層２０を窒化シリコンにより形成する場合、第２の絶縁層２５及び第３の絶縁層２６においても窒化シリコンにより形成する。そして、プロセスガスは、第１の絶縁層２０の成膜時と同様に、主原料ガスとしてシラン（ＳｉＨ4）、副原料ガスとしてアンモニア（ＮＨ3）、希釈ガスとして窒素（Ｎ2）を用いる。このときの各ガスの流量は、第２の絶縁層２５の成膜時には第１の絶縁層２０の成膜時と等しい流量に設定するが、第３の絶縁層２６の成膜時には第２の絶縁層２５の成膜時とは一部異なる流量に設定する。なお、第２の絶縁層２５及び第３の絶縁層２６の成膜条件についての詳細は後述する。
次に、第３の絶縁層２６上に、フォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。このとき、図１０に示すように、パターニングされたフォトレジスト５０は、第１のコンタクト領域２９、第２のコンタクト領域３０、第３のコンタクト領域３１、第４のコンタクト領域３２及び第５のコンタクト領域３３に対応する部分の第３の絶縁層２６を露出するように形成される。
次に、フォトレジスト５０をマスクにしてフォトレジスト５０から露出された部分の第１の絶縁層２０、第２の絶縁層２５及び第３の絶縁層２６をドライエッチングにより一括的にエッチングすることで、図１１に示すように、第１の絶縁層２０、第２の絶縁層２５及び第３の絶縁層２６における各コンタクト領域２９，３０，３１，３２，３３に上述したようなコンタクトホールが形成される。なお、エッチングガスには、例えば、ＣＦ4、ＳＦ6、Ｏ2、Ｈｅ等の混合ガスを用いることができる。そして、このようなドライエッチングでは、金属層２３がエッチングされることがないため、例えば、第１のコンタクト領域２９のように、第２の導電層によって覆われている部分の第１の絶縁層２０は、フォトマスク５０から露出されていてもエッチングされないで残存する。
次に、フォトレジスト５０を剥離し、コンタクトホールが形成された第３の絶縁層２６を覆うようにして、第１の基板２上に、ＩＴＯ等の透明性の導電材料をスパッタ法等により第３の導電層４２として成膜する（図１２）。
次に、第３の導電層４２上にフォトレジストを塗布するとともに、露光及び現像によりこの塗布したフォトレジストをパターニングする。そして、パターニングされたフォトレジストをマスクとしてこのフォトレジストから露出された部分の第３の導電層４２をエッチングし、その後、フォトレジストを剥離することにより、パターニングされた第３の導電層４２として、画素電極７、第１の接続配線２７及び第２の接続配線２８が形成され、図３に示したような多層膜が得られる。
上述したように多層膜を形成することにより、第３の導電層４２としての画素電極７と第２の導電層４１としてのソース電極Ｓ１とを電気的に接続するのと同時に、第１の導電層４０と第２の導電層４１とを電気的に接続することができる。即ち、第２の導電層４１を第１の絶縁層２０上に形成する前に、予め、絶縁層２０に第１の導電層４０と第２の導電層４１とを電気的に接続するためのコンタクトホールを形成しておくことなく、第１の導電層４０と第２の導電層４１とを電気的に接続することができ、製造工程数を削減することができる。
以下、第２の絶縁層２５及び第３の絶縁層２６の成膜条件について説明する。
第１の絶縁層２０は、上述したように第１の絶縁層２０の上に第２の絶縁層２５が成膜されるまでの間に、外部から種々の影響を受けて表面が変質する。このため、第１の絶縁層２０及び第２の絶縁層２５は、コンタクトホールが形成される際に、第１の絶縁層２０と第２の絶縁層２５との界面Ｋ１に近づくほどサイドエッチングされる速度が速くなっている。このため、通常であれば、第２の絶縁層２５におけるコンタクトホールの断面形状が逆テーパ形状になってしまうおそれがある。そこで、本実施の形態では、第３の絶縁層２６のサイドエッチングの速度がこの界面Ｋ１でのエッチング速度に対して同等以上の速度になるように成膜することで、第２の絶縁層２５と第３の絶縁層２６との界面Ｋ２付近において、この界面Ｋ２に近づくほど第２の絶縁層２５のエッチング速度が速くなるように制御して、逆テーパ形状を緩和させる。
具体的には、絶縁層が窒化シリコンである場合、窒化シリコン中に窒素を多く含ませるほどサイドからのエッチング速度を速くすることができる。そして、窒化シリコン中の窒素は、例えば、成膜時に副原料ガスとしてのアンモニアの流量を多くすることにより増加させることができる。
図１３−図１６は、第１の絶縁層２０、第２の絶縁層２５及び第３の絶縁層２６をともに窒化シリコンにより形成し、これら第１の絶縁層２０、第２の絶縁層２５及び第３の絶縁層２６に対してコンタクトホールを形成した場合のＳＥＭ写真である。
ここで、第１の絶縁層２０の成膜条件は各図の間で共通であり、シラン（ＳｉＨ4）の流量が０．１７［Ｌ／ｍｉｎ］、アンモニア（ＮＨ3）の流量が０．１７［Ｌ／ｍｉｎ］、窒素（Ｎ2）の流量が２．５［Ｌ／ｍｉｎ］である。
また、第２の絶縁層２５の成膜条件は各図の間で共通であり、シラン（ＳｉＨ4）の流量は０．１７［Ｌ／ｍｉｎ］、アンモニア（ＮＨ3）の流量は０．１７［Ｌ／ｍｉｎ］、窒素（Ｎ2）の流量は２．５［Ｌ／ｍｉｎ］である。そして、このように得た第２の絶縁層の層厚は、１７００Åである。
また、第３の絶縁層２５の成膜条件はアンモニア（ＮＨ3）の流量が各図の間で異なる。即ち、アンモニア（ＮＨ3）の流量は、図１３では、第１の絶縁層２０及び第２の絶縁層２５に等しい流量であり、０．１７［Ｌ／ｍｉｎ］の場合である。また、図１４は０．１９［Ｌ／ｍｉｎ］、図１５は０．２２［Ｌ／ｍｉｎ］、図１６は０．３４［Ｌ／ｍｉｎ］の場合である。なお、他の条件として、シラン（ＳｉＨ4）の流量及び窒素（Ｎ2）の流量は各図の間で共通であり、シラン（ＳｉＨ4）の流量は０．１７［Ｌ／ｍｉｎ］、窒素（Ｎ2）の流量は２．５［Ｌ／ｍｉｎ］である。そして、このように得た第３の絶縁層の層厚は各図の間で共通であり、３００Åである。
また、図１７は、第３の絶縁層２６の成膜時におけるアンモニア（ＮＨ3）の流量Ｆ２６と第２の絶縁層２５の成膜時におけるアンモニア（ＮＨ3）の流量Ｆ２５との比Ｆ２６／Ｆ２５を横軸にとり、上述したようなＳＥＭ写真に基づいて導出した第２の絶縁層２５におけるテーパ角Ａｎ［ｄｅｇ］を縦軸にとったものである。第３の絶縁層２６の成膜時におけるアンモニア（ＮＨ3）の流量Ｆ２６を第２の絶縁層２５の成膜時におけるアンモニア（ＮＨ3）の流量Ｆ２５よりも多くすることによって、第２の絶縁層２５における断面形状の逆テーパ状態が緩和され、更には、順テーパ形状に制御することができていることがわかる。
これは、第３の絶縁層２６の端面が第２の絶縁層２５の端面よりも速くエッチングされていくため、これに伴って、第２の絶縁層２５における第３の絶縁層２６との接触面側の表面が順次露出され、この露出された表面からも第２の絶縁層２５が順次エッチングされていくためである。
即ち、第３の絶縁層２６の成膜時における副原料の流量が第２の絶縁層２５の成膜時における副原料の流量よりも多くなるように制御して第２の絶縁層２５及び第３の絶縁層２６を成膜すれば、第２の絶縁層２５及び第３の絶縁層２６を覆うようにして成膜される第３の導電層４２における第２の絶縁層２５に対するカバレッジが改善できる。
なお、図１８は、第３の絶縁層２６の成膜時におけるアンモニア（ＮＨ3）の流量を０．３４［Ｌ／ｍｉｎ］にした場合であって、第３の絶縁層２６の層厚を１０００Åと厚くする代わりに、第２の絶縁層２５の層厚を１０００Åと薄く形成した場合である。そして、このような場合であっても、第２の絶縁層２５における断面形状の逆テーパ状態が緩和され、更には、順テーパ形状に制御することができていることがわかる。ただし、窒化シリコンに窒素を多く含ませると絶縁性や耐圧性が低くなることが懸念されるため、第２の絶縁層２５の層厚を、例えば１５００Å以上になるように比較的厚く確保しつつ、第３の絶縁層２６の層厚を、例えば２０〜３００Åになるように比較的薄く形成することが好ましい。
また、上述の実施の形態では、第２の絶縁層２５と第３の絶縁層２６とが同じ材料から形成されている場合について説明したが、第２の絶縁層２５よりも第３の絶縁層２６の方がサイドからのエッチング速度が速いものであれば、第２の絶縁層２５と第３の絶縁層２６とは互いに異なる材料から形成されていてもよい。しかし、第２の絶縁層２５と第３の絶縁層２６とを同じ材料から形成すれば、同一のチャンバーを用いて連続的に成膜することができ好ましい。
また、上述の実施の形態では、第１の絶縁層２０と第２の絶縁層２５とが同じ材料から形成されている場合について説明したが、第１の絶縁層２０と第２の絶縁層２５とは互いに異なる材料から形成されていてもよい。
また、上述の実施の形態では、第１の絶縁層２０、第２の絶縁層２５及び第３の絶縁層２６をドライエッチングする場合について説明したが、サイドからのエッチング速度という観点では同じ作用が生じるので、第１の絶縁層２０、第２の絶縁層２５及び第３の絶縁層２６を、エッチング液を用いたウェットエッチングにも適用することができる。
また、上述の実施の形態では、液晶表示パネルにおける多層膜の形成方法について説明したが有機ＥＬ表示パネルにおける多層膜の形成方法にも適用できる。
また、上述の実施の形態では、薄膜トランジスタを形成する際の多層膜の形成方法について説明したが、薄膜トランジスタを有していない配線回路として多層膜を形成する場合にも適用できる。
また、上述の実施の形態では、第１の絶縁層２０、第２の絶縁層２５及び第３の絶縁層２６にコンタクトホールを形成する場合について説明したが、このコンタクトホールＨｏは、周囲が第１の絶縁層２０、第２の絶縁層２５及び第３の絶縁層２６によって完全に囲まれる形状に形成されるものであってもよいし、図１９に示すように、予め定めた方向が第１の絶縁層２０、第２の絶縁層２５及び第３の絶縁層２６から開放状態に形成されるものであってもよい。
上述した実施の形態は、本発明の一例に過ぎず、多層膜の層構造および配線パターン等を含め、具体的な構成は本発明の作用効果を奏する範囲において適宜設計変更できるものである。
１ 表示パネル
２、３ 基板
５ 液晶層
７ 画素電極
８ 薄膜トランジスタ
９ 走査線
１０ 信号線
１１ 静電気保護用リング
１３、１５ 静電気保護素子
２０、２５、２６ 絶縁層
２９、３０、３１、３２、３３ コンタクト領域
４０、４１、４２ 導電層
Ｇ１、Ｇ２、Ｇ３ ゲート電極
Ｄ１、Ｄ２、Ｄ３ ドレイン電極
Ｓ１、Ｓ２、Ｓ３ ソース電極

Claims (5)

  1. 基板上に第１の導電層を成膜する第１の工程と、
    前記第１の導電層上に第１の窒化シリコン層を成膜する第２の工程と、
    前記第１の絶縁層上に第２の導電層を成膜し、前記成膜した第２の導電層をパターニングする第３の工程と、
    パターニングされた前記第２の導電層を覆うように前記基板上に第２の窒化シリコン層を成膜する第４の工程と、
    前記第２の絶縁層上に第３の窒化シリコン層を成膜する第５の工程と、
    ＣＦ 4 またはＳＦ 6 が含まれるエッチングガスにより、前記第１の窒化シリコン層、前記第２の窒化シリコン層及び前記第３の窒化シリコン層に対して前記第１の導電層の少なくとも一部を露出させるコンタクトホールを一括形成する第６の工程と、
    を有し、
    前記第２の工程は、窒素の含有量が前記第２の窒化シリコン層と等しくなるように前記第１の窒化シリコン層を成膜し、
    前記第５の工程は、窒素の含有量が前記第２の窒化シリコン層よりも多くなるように前記第３の窒化シリコン層を成膜することによって、ＣＦ 4 またはＳＦ 6 が含まれるエッチングガスでエッチングされる速度が前記第２の窒化シリコン層よりも速くなるように前記第３の窒化シリコン層を成膜することを特徴とする多層膜の形成方法。
  2. 前記第６の工程の後に、前記コンタクトホールが形成された領域に第３の導電層を成膜する第７の工程を有することを特徴とする請求項１に記載の多層膜の形成方法。
  3. 前記第２の窒化シリコン層の層厚が１５００Å以上であり、前記第３の窒化シリコン層の層厚が２０〜３００Åであることを特徴とする請求項１または２に記載の多層膜の形成方法。
  4. 前記第１の窒化シリコン層、前記第２の窒化シリコン層及び前記第３の窒化シリコン層は、少なくともシランとアンモニアを含むプロセスガスを用いたＣＶＤにより成膜することを特徴とする請求項１から３の何れかに記載の多層膜の形成方法。
  5. 基板上に第１の導電層を成膜する第１の工程と、
    前記第１の導電層をパターニングすることにより少なくとも走査線及びゲート電極を形成する第２の工程と、
    前記ゲート電極及び前記走査線を覆うように前記基板上に第１の窒化シリコン層を成膜する第３の工程と、
    前記第１の窒化シリコン層上に第２の導電層を成膜する第４の工程と、
    前記第２の導電層をパターニングすることにより、少なくとも信号線、ドレイン電極及びソース電極を形成する第５の工程と、
    前記信号線、前記ドレイン電極及び前記ソース電極を覆うように前記基板上に第２の窒化シリコン層を成膜する第６の工程と、
    前記第２の窒化シリコン層上に第３の窒化シリコン層を成膜する第７の工程と、
    ＣＦ 4 またはＳＦ 6 が含まれるエッチングガスにより、前記第１の窒化シリコン層、前記第２の窒化シリコン層及び前記第３の窒化シリコン層に対して前記走査線の一部を露出させるコンタクトホールを一括形成する第８の工程と、
    を有し、
    前記第３の工程は、窒素の含有量が前記第２の窒化シリコン層と等しくなるように前記第１の窒化シリコン層を成膜し、
    前記第７の工程は、窒素の含有量が前記第２の窒化シリコン層よりも多くなるように前記第３の窒化シリコン層を成膜することによって、ＣＦ 4 またはＳＦ 6 が含まれるエッチングガスでエッチングされる速度が前記第２の窒化シリコン層よりも速くなるように前記第３の窒化シリコン層を成膜することを特徴とする表示パネルの製造方法。
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