JP2001077192A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 比誘電率が６程度以下で、しかも配線工程と
の整合性も良いＣｕの拡散防止層および／またはエッチ
ングストッパー層を有する半導体装置およびその製造方
法を提供する。 【解決手段】 半導体装置において、Ｃｕの拡散防止層
および／またはエッチングストッパー層として、Ｓｉ／
Ｎ組成比が０．７５以下のＰ−ＳｉＮ膜１２またはＰ−
ＳｉＯＮ膜を用いる。ＨＭＤＳ処理などにより表面にＮ
−Ｈ基を生成したＰ−ＳｉＯ膜などの非ＳｉＮ系絶縁膜
をＣｕの拡散防止層および／またはエッチングストッパ
ー層として用いてもよい。
の整合性も良いＣｕの拡散防止層および／またはエッチ
ングストッパー層を有する半導体装置およびその製造方
法を提供する。 【解決手段】 半導体装置において、Ｃｕの拡散防止層
および／またはエッチングストッパー層として、Ｓｉ／
Ｎ組成比が０．７５以下のＰ−ＳｉＮ膜１２またはＰ−
ＳｉＯＮ膜を用いる。ＨＭＤＳ処理などにより表面にＮ
−Ｈ基を生成したＰ−ＳｉＯ膜などの非ＳｉＮ系絶縁膜
をＣｕの拡散防止層および／またはエッチングストッパ
ー層として用いてもよい。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、例えば、Ｃｕ（銅）系の配線を
用いる半導体装置に適用して好適なものである。
びその製造方法に関し、例えば、Ｃｕ（銅）系の配線を
用いる半導体装置に適用して好適なものである。
【０００２】
【従来の技術】近年、ＬＳＩにおける配線としてＣｕ配
線の適用が活発化している。このＣｕ配線の配線構造の
一例としていわゆるデュアルダマシン（dual damascen
e) 構造を図８に示す。図８に示すように、この配線構
造においては、図示省略した基板上に、それぞれプラズ
マＣＶＤ法により、Ｐ−ＳｉＮ膜１０１、Ｐ−ＳｉＯ膜
１０２、Ｐ−ＳｉＮ膜１０３およびＰ−ＳｉＯ膜１０４
を順次形成する。ここで、「Ｐ−」はプラズマＣＶＤ法
により形成された膜であることを意味する。次に、Ｐ−
ＳｉＯ膜１０４の所定部分をドライエッチングによりエ
ッチングして配線溝１０５を形成した後、この配線溝１
０５内のＰ−ＳｉＮ膜１０３およびＰ−ＳｉＯ膜１０２
の所定部分をドライエッチングにより順次エッチングし
て接続孔１０６を形成する。次に、これらの配線溝１０
５および接続孔１０６内にバリア層としてＴａＮ膜１０
７を形成した後、このＴａＮ膜１０７を介して配線溝１
０５および接続孔１０６内にＣｕ配線１０８を埋め込
む。この後、このＣｕ配線１０８の上層にＣｕの拡散防
止層としてＰ−ＳｉＮ膜１０９を形成する。
線の適用が活発化している。このＣｕ配線の配線構造の
一例としていわゆるデュアルダマシン（dual damascen
e) 構造を図８に示す。図８に示すように、この配線構
造においては、図示省略した基板上に、それぞれプラズ
マＣＶＤ法により、Ｐ−ＳｉＮ膜１０１、Ｐ−ＳｉＯ膜
１０２、Ｐ−ＳｉＮ膜１０３およびＰ−ＳｉＯ膜１０４
を順次形成する。ここで、「Ｐ−」はプラズマＣＶＤ法
により形成された膜であることを意味する。次に、Ｐ−
ＳｉＯ膜１０４の所定部分をドライエッチングによりエ
ッチングして配線溝１０５を形成した後、この配線溝１
０５内のＰ−ＳｉＮ膜１０３およびＰ−ＳｉＯ膜１０２
の所定部分をドライエッチングにより順次エッチングし
て接続孔１０６を形成する。次に、これらの配線溝１０
５および接続孔１０６内にバリア層としてＴａＮ膜１０
７を形成した後、このＴａＮ膜１０７を介して配線溝１
０５および接続孔１０６内にＣｕ配線１０８を埋め込
む。この後、このＣｕ配線１０８の上層にＣｕの拡散防
止層としてＰ−ＳｉＮ膜１０９を形成する。
【０００３】
【発明が解決しようとする課題】しかしながら、図８に
示す従来の配線構造においては、Ｃｕの拡散防止層また
はドライエッチング時のエッチングストッパー層として
用いられるＰ−ＳｉＮ膜１０１、１０３、１０９の比誘
電率は、一般に約７〜８と大きいため、ＬＳＩの処理速
度や消費電力に影響を及ぼす配線容量の増加が問題とな
ってきている。一方、従来より層間絶縁膜として用いら
れてきたＰ−ＳｉＯ膜（比誘電率：４．２〜４．３）で
はＣｕの拡散を防止することができないことが分かって
いる（H.Miyazaki,et al,J.Appl.Phys.81(12),15 June
1997) 。さらに、リンガラス（ＰＳＧ）はＰ−ＳｉＮ並
の時間依存性絶縁破壊（ＴＤＤＢ）の寿命を持つことが
報告されているが（上記文献参照）、吸湿性や熱処理の
問題で配線工程との整合性が劣る。
示す従来の配線構造においては、Ｃｕの拡散防止層また
はドライエッチング時のエッチングストッパー層として
用いられるＰ−ＳｉＮ膜１０１、１０３、１０９の比誘
電率は、一般に約７〜８と大きいため、ＬＳＩの処理速
度や消費電力に影響を及ぼす配線容量の増加が問題とな
ってきている。一方、従来より層間絶縁膜として用いら
れてきたＰ−ＳｉＯ膜（比誘電率：４．２〜４．３）で
はＣｕの拡散を防止することができないことが分かって
いる（H.Miyazaki,et al,J.Appl.Phys.81(12),15 June
1997) 。さらに、リンガラス（ＰＳＧ）はＰ−ＳｉＮ並
の時間依存性絶縁破壊（ＴＤＤＢ）の寿命を持つことが
報告されているが（上記文献参照）、吸湿性や熱処理の
問題で配線工程との整合性が劣る。
【０００４】以上のような理由により、Ｃｕの拡散防止
層またはエッチングストッパー層として、比誘電率が６
程度以下で、しかも配線工程との整合性の良い膜が求め
られている。
層またはエッチングストッパー層として、比誘電率が６
程度以下で、しかも配線工程との整合性の良い膜が求め
られている。
【０００５】したがって、この発明の目的は、比誘電率
が６程度以下で、しかも配線工程との整合性の良いＣｕ
の拡散防止層および／またはエッチングストッパー層を
有する半導体装置およびその製造方法を提供することに
ある。
が６程度以下で、しかも配線工程との整合性の良いＣｕ
の拡散防止層および／またはエッチングストッパー層を
有する半導体装置およびその製造方法を提供することに
ある。
【０００６】
【課題を解決するための手段】本発明者は、従来技術が
有する上述の課題を解決するために鋭意検討を行う過程
で、膜中のＳｉ／Ｎ組成比を０．７５以下として、従来
のＰ−ＳｉＮ膜のＳｉ／Ｎ組成比（０．８〜１．０）よ
り低減し、Ｎを膜中に多く導入したＰ−ＳｉＮ膜、ある
いは、Ｓｉ／Ｎ組成比が０．７５以下のＰ−ＳｉＯＮ膜
を用いることにより、Ｃｕの拡散防止効果を維持しつ
つ、比誘電率６程度以下という飛躍的な低誘電率化を達
成することができ、しかも配線工程との整合性も良いこ
とを見い出した。これは次のような理由によると考えら
れる。
有する上述の課題を解決するために鋭意検討を行う過程
で、膜中のＳｉ／Ｎ組成比を０．７５以下として、従来
のＰ−ＳｉＮ膜のＳｉ／Ｎ組成比（０．８〜１．０）よ
り低減し、Ｎを膜中に多く導入したＰ−ＳｉＮ膜、ある
いは、Ｓｉ／Ｎ組成比が０．７５以下のＰ−ＳｉＯＮ膜
を用いることにより、Ｃｕの拡散防止効果を維持しつ
つ、比誘電率６程度以下という飛躍的な低誘電率化を達
成することができ、しかも配線工程との整合性も良いこ
とを見い出した。これは次のような理由によると考えら
れる。
【０００７】プラズマＣＶＤ法により形成したＰ−Ｓｉ
Ｏ膜とＰ−ＳｉＮ膜とを比較した場合、Ｐ−ＳｉＯ膜中
に主に含まれる結合はＳｉ−Ｏ、Ｓｉ−ＯＨ、Ｓｉ−Ｈ
であるのに対し、Ｐ−ＳｉＮ膜中に主に含まれる結合は
Ｓｉ−Ｎ、Ｓｉ−Ｈ、Ｎ−Ｈである。すでに述べたよう
に、Ｐ−ＳｉＯ膜ではＣｕの拡散を防止することができ
ないのに対し、Ｐ−ＳｉＮ膜ではＣｕの拡散を防止する
ことができるため、Ｃｕの拡散を防止する効果がある結
合はＳｉ−ＮやＮ−Ｈであることが分かる。また、Ｐ−
ＳｉＮ膜において膜のＮ含有量を増加させると、膜中の
Ｎ−Ｈ基が増加し、誘電率を下げることが可能となるこ
とを見い出した。この理由は膜中のＮ−Ｈ基が増加する
ことにより、膜密度が減少するためである。このような
Ｓｉ／Ｎ比が高いＰ−ＳｉＮ膜を形成するには、例え
ば、Ｐ−ＳｉＮ膜をプラズマＣＶＤ法により形成する際
に原料ガスとして用いるＮＨ3 ガスとＳｉＨ4 ガスとの
流量比、すなわちＮＨ3 ／ＳｉＨ4 流量比を大きくすれ
ばよく、このようにすることにより、膜中に従来に比べ
て多くのＮ−Ｈ基を導入することが可能となり、Ｓｉ／
Ｎ組成比が０．７５以下のＰ−ＳｉＮ膜を形成すること
が可能となる。
Ｏ膜とＰ−ＳｉＮ膜とを比較した場合、Ｐ−ＳｉＯ膜中
に主に含まれる結合はＳｉ−Ｏ、Ｓｉ−ＯＨ、Ｓｉ−Ｈ
であるのに対し、Ｐ−ＳｉＮ膜中に主に含まれる結合は
Ｓｉ−Ｎ、Ｓｉ−Ｈ、Ｎ−Ｈである。すでに述べたよう
に、Ｐ−ＳｉＯ膜ではＣｕの拡散を防止することができ
ないのに対し、Ｐ−ＳｉＮ膜ではＣｕの拡散を防止する
ことができるため、Ｃｕの拡散を防止する効果がある結
合はＳｉ−ＮやＮ−Ｈであることが分かる。また、Ｐ−
ＳｉＮ膜において膜のＮ含有量を増加させると、膜中の
Ｎ−Ｈ基が増加し、誘電率を下げることが可能となるこ
とを見い出した。この理由は膜中のＮ−Ｈ基が増加する
ことにより、膜密度が減少するためである。このような
Ｓｉ／Ｎ比が高いＰ−ＳｉＮ膜を形成するには、例え
ば、Ｐ−ＳｉＮ膜をプラズマＣＶＤ法により形成する際
に原料ガスとして用いるＮＨ3 ガスとＳｉＨ4 ガスとの
流量比、すなわちＮＨ3 ／ＳｉＨ4 流量比を大きくすれ
ばよく、このようにすることにより、膜中に従来に比べ
て多くのＮ−Ｈ基を導入することが可能となり、Ｓｉ／
Ｎ組成比が０．７５以下のＰ−ＳｉＮ膜を形成すること
が可能となる。
【０００８】また、上述のＳｉ／Ｎ組成比が０．７５以
下のＰ−ＳｉＮ膜は、Ｐ−ＳｉＯ膜などをドライエッチ
ングする際のエッチングストッパー層としても、従来の
Ｐ−ＳｉＮ膜と同等の性能を有することを見い出した。
下のＰ−ＳｉＮ膜は、Ｐ−ＳｉＯ膜などをドライエッチ
ングする際のエッチングストッパー層としても、従来の
Ｐ−ＳｉＮ膜と同等の性能を有することを見い出した。
【０００９】さらに、Ｓｉ／Ｎ組成比が０．７５以下の
Ｐ−ＳｉＯＮ膜も、Ｓｉ／Ｎ組成比が０．７５以下のＰ
−ＳｉＮ膜と同等の性能を有する。
Ｐ−ＳｉＯＮ膜も、Ｓｉ／Ｎ組成比が０．７５以下のＰ
−ＳｉＮ膜と同等の性能を有する。
【００１０】一方、本発明者は、上述の知見に基づいて
さらに検討を進めた結果、Ｃｕの拡散防止効果あるいは
エッチングストップ効果を得るためには、必ずしも膜材
料自体がＰ−ＳｉＮである場合に限られず、Ｐ−ＳｉＯ
膜などの非ＳｉＮ系絶縁膜の表面にＮ−Ｈ基を生成した
ものでもよいという結論に到達した。
さらに検討を進めた結果、Ｃｕの拡散防止効果あるいは
エッチングストップ効果を得るためには、必ずしも膜材
料自体がＰ−ＳｉＮである場合に限られず、Ｐ−ＳｉＯ
膜などの非ＳｉＮ系絶縁膜の表面にＮ−Ｈ基を生成した
ものでもよいという結論に到達した。
【００１１】この発明は、本発明者による上記のような
検討に基づいて案出されたものである。
検討に基づいて案出されたものである。
【００１２】すなわち、上記課題を解決するために、こ
の発明の第１の発明は、Ｃｕの拡散防止層および／また
はエッチングストッパー層としてＳｉＮ膜を用いる半導
体装置において、ＳｉＮ膜のＳｉ／Ｎ組成比が０．７５
以下であることを特徴とするものである。
の発明の第１の発明は、Ｃｕの拡散防止層および／また
はエッチングストッパー層としてＳｉＮ膜を用いる半導
体装置において、ＳｉＮ膜のＳｉ／Ｎ組成比が０．７５
以下であることを特徴とするものである。
【００１３】この発明の第２の発明は、Ｃｕの拡散防止
層および／またはエッチングストッパー層としてＳｉＯ
Ｎ膜を用いる半導体装置において、ＳｉＯＮ膜のＳｉ／
Ｎ組成比が０．７５以下であることを特徴とするもので
ある。
層および／またはエッチングストッパー層としてＳｉＯ
Ｎ膜を用いる半導体装置において、ＳｉＯＮ膜のＳｉ／
Ｎ組成比が０．７５以下であることを特徴とするもので
ある。
【００１４】この発明の第３の発明は、Ｃｕの拡散防止
層および／またはエッチングストッパー層を用いる半導
体装置において、Ｃｕの拡散防止層および／またはエッ
チングストッパー層として、Ｎ−Ｈ基を表面に有する非
ＳｉＮ系絶縁膜を用いたことを特徴とするものである。
層および／またはエッチングストッパー層を用いる半導
体装置において、Ｃｕの拡散防止層および／またはエッ
チングストッパー層として、Ｎ−Ｈ基を表面に有する非
ＳｉＮ系絶縁膜を用いたことを特徴とするものである。
【００１５】この発明の第４の発明は、Ｃｕの拡散防止
層および／またはエッチングストッパー層として、Ｎ−
Ｈ基を表面に有する非ＳｉＮ系絶縁膜を用いる半導体装
置の製造方法であって、非ＳｉＮ系絶縁膜を形成した
後、非ＳｉＮ系絶縁膜の表面を処理することによりＮ−
Ｈ基を表面に生成するようにしたことを特徴とするもの
である。
層および／またはエッチングストッパー層として、Ｎ−
Ｈ基を表面に有する非ＳｉＮ系絶縁膜を用いる半導体装
置の製造方法であって、非ＳｉＮ系絶縁膜を形成した
後、非ＳｉＮ系絶縁膜の表面を処理することによりＮ−
Ｈ基を表面に生成するようにしたことを特徴とするもの
である。
【００１６】この発明において、ＳｉＮ膜、ＳｉＯＮ
膜、非ＳｉＮ系絶縁膜としてのＳｉＯ膜やＳｉＣ膜は、
典型的にはプラズマＣＶＤ法により形成されるが、塗布
形成されるものであってもよい。
膜、非ＳｉＮ系絶縁膜としてのＳｉＯ膜やＳｉＣ膜は、
典型的にはプラズマＣＶＤ法により形成されるが、塗布
形成されるものであってもよい。
【００１７】この発明の第４の発明において、非ＳｉＮ
系絶縁膜の表面にＮ−Ｈ基を生成するための処理として
は、具体的には、例えばいわゆるＨＭＤＳ（ヘキサメチ
ルジシラザン）処理のほか、アンモニア（ＮＨ3 ）ある
いは窒素（Ｎ2 ）を用いたプラズマ処理などが挙げられ
る。
系絶縁膜の表面にＮ−Ｈ基を生成するための処理として
は、具体的には、例えばいわゆるＨＭＤＳ（ヘキサメチ
ルジシラザン）処理のほか、アンモニア（ＮＨ3 ）ある
いは窒素（Ｎ2 ）を用いたプラズマ処理などが挙げられ
る。
【００１８】上述のように構成されたこの発明の第１お
よび第２の発明によれば、Ｃｕの拡散防止層および／ま
たはエッチングストッパー層として、Ｓｉ／Ｎ組成比が
０．７５以下のＳｉＮ膜またはＳｉＯＮ膜を用いている
ことにより、従来のＰ−ＳｉＮ膜と同等の拡散防止効果
またはエッチングストップ効果を維持しつつ、比誘電率
が６程度以下に低誘電率化することができる。しかも、
吸湿性の問題や熱処理の制約の問題もなく、配線工程と
の整合性も優れている。
よび第２の発明によれば、Ｃｕの拡散防止層および／ま
たはエッチングストッパー層として、Ｓｉ／Ｎ組成比が
０．７５以下のＳｉＮ膜またはＳｉＯＮ膜を用いている
ことにより、従来のＰ−ＳｉＮ膜と同等の拡散防止効果
またはエッチングストップ効果を維持しつつ、比誘電率
が６程度以下に低誘電率化することができる。しかも、
吸湿性の問題や熱処理の制約の問題もなく、配線工程と
の整合性も優れている。
【００１９】また、上述のように構成されたこの発明の
第３および第４の発明によれば、非ＳｉＮ系絶縁膜の表
面のＮ−Ｈ基により、Ｃｕの拡散防止効果あるいはエッ
チングストップ効果を得ることができ、しかも非ＳｉＮ
系絶縁膜としてＰ−ＳｉＯ膜などを用いることにより比
誘電率を６程度以下にすることができる。また、配線工
程との整合性も良好とすることができる。
第３および第４の発明によれば、非ＳｉＮ系絶縁膜の表
面のＮ−Ｈ基により、Ｃｕの拡散防止効果あるいはエッ
チングストップ効果を得ることができ、しかも非ＳｉＮ
系絶縁膜としてＰ−ＳｉＯ膜などを用いることにより比
誘電率を６程度以下にすることができる。また、配線工
程との整合性も良好とすることができる。
【００２０】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００２１】まず、以下の実施形態において絶縁膜の形
成に用いる成膜装置について説明する。図１にその成膜
装置を示す。
成に用いる成膜装置について説明する。図１にその成膜
装置を示す。
【００２２】図１に示すように、この成膜装置において
は、図示省略した真空排気系により真空排気された反応
室１内に平行平板電極の下部電極２および上部電極３が
互いに対向して設置されている。成膜を行う基板４は下
部電極２の上に置かれる。下部電極２は接地され、上部
電極３にＲＦ電圧が印加される。基板４が置かれる下部
電極２はヒーター５により加熱することができるように
なっているが、成膜する膜の膜質の劣化がない限り、で
きるだけ低温で成膜が行われる。成膜用のガスおよびプ
ラズマ処理用のガスはガス導入管６より反応室１内に導
入される。ここで、上部電極３はシャワー電極となって
おり、反応室１内へのガスの導入に際して内部にガスを
均一に分散させることができるようになっている。
は、図示省略した真空排気系により真空排気された反応
室１内に平行平板電極の下部電極２および上部電極３が
互いに対向して設置されている。成膜を行う基板４は下
部電極２の上に置かれる。下部電極２は接地され、上部
電極３にＲＦ電圧が印加される。基板４が置かれる下部
電極２はヒーター５により加熱することができるように
なっているが、成膜する膜の膜質の劣化がない限り、で
きるだけ低温で成膜が行われる。成膜用のガスおよびプ
ラズマ処理用のガスはガス導入管６より反応室１内に導
入される。ここで、上部電極３はシャワー電極となって
おり、反応室１内へのガスの導入に際して内部にガスを
均一に分散させることができるようになっている。
【００２３】次に、この発明の第１の実施形態によるＬ
ＳＩの製造方法、特に電極形成工程について説明する。
図２にその方法を示す。
ＳＩの製造方法、特に電極形成工程について説明する。
図２にその方法を示す。
【００２４】この第１の実施形態においては、まず、図
２Ａに示すように、Ｓｉなどからなる半導体基板１１上
にＰ−ＳｉＮ膜１２を形成する。このＰ−ＳｉＮ膜１２
は、図１に示す成膜装置を用いて下記の条件で成膜し
た。
２Ａに示すように、Ｓｉなどからなる半導体基板１１上
にＰ−ＳｉＮ膜１２を形成する。このＰ−ＳｉＮ膜１２
は、図１に示す成膜装置を用いて下記の条件で成膜し
た。
【００２５】 Ｎ2 ガス流量：４０００ｓｃｃｍ ＳｉＨ4 ガス流量：１０ｓｃｃｍ ＮＨ3 ガス流量：３００ｓｃｃｍ 圧力：６６５Ｐａ ＲＦ電力：３５０Ｗ 基板温度：３５０℃ この条件で形成されたＰ−ＳｉＮ膜１２の屈折率（６３
３ｎｍ）は１．８、比誘電率は６．０、Ｓｉ／Ｎ組成比
は０．６５であった。図３にこのＰ−ＳｉＮ膜１２の表
面の原子配列を模式的に示す。
３ｎｍ）は１．８、比誘電率は６．０、Ｓｉ／Ｎ組成比
は０．６５であった。図３にこのＰ−ＳｉＮ膜１２の表
面の原子配列を模式的に示す。
【００２６】次に、図２Ｂに示すように、Ｐ−ＳｉＮ膜
１２上にＣｕ膜を形成した後、このＣｕ膜をエッチング
によりパターニングしてＣｕ電極１３を形成する。
１２上にＣｕ膜を形成した後、このＣｕ膜をエッチング
によりパターニングしてＣｕ電極１３を形成する。
【００２７】このようにしてＣｕ電極１３を形成した後
に、Ｐ−ＳｉＮ膜１２によるＣｕの拡散防止効果を確認
するためにＴＤＤＢ測定を行った結果、電界強度０．２
ＭＶ／ｃｍでＴＤＤＢ寿命が１０年を超えた。このＴＤ
ＤＢ寿命は従来のＰ−ＳｉＮ膜と同等である。
に、Ｐ−ＳｉＮ膜１２によるＣｕの拡散防止効果を確認
するためにＴＤＤＢ測定を行った結果、電界強度０．２
ＭＶ／ｃｍでＴＤＤＢ寿命が１０年を超えた。このＴＤ
ＤＢ寿命は従来のＰ−ＳｉＮ膜と同等である。
【００２８】以上のように、この第１の実施形態によれ
ば、Ｃｕ電極１３の下地絶縁膜としてＳｉ／Ｎ組成比が
０．６５のＰ−ＳｉＮ膜１２を用いていることにより、
従来のＰ−ＳｉＮ膜と同等のレベルのＣｕの拡散防止効
果を維持しつつ、Ｐ−ＳｉＮ膜１２を比誘電率６に低誘
電率化することができる。このため、ＬＳＩの処理速度
の向上および低消費電力化を図ることができる。また、
このＰ−ＳｉＮ膜１２は配線工程との整合性も従来のＰ
−ＳｉＮ膜と同様に良い。
ば、Ｃｕ電極１３の下地絶縁膜としてＳｉ／Ｎ組成比が
０．６５のＰ−ＳｉＮ膜１２を用いていることにより、
従来のＰ−ＳｉＮ膜と同等のレベルのＣｕの拡散防止効
果を維持しつつ、Ｐ−ＳｉＮ膜１２を比誘電率６に低誘
電率化することができる。このため、ＬＳＩの処理速度
の向上および低消費電力化を図ることができる。また、
このＰ−ＳｉＮ膜１２は配線工程との整合性も従来のＰ
−ＳｉＮ膜と同様に良い。
【００２９】次に、この発明の第２の実施形態によるＬ
ＳＩの製造方法、特に配線形成工程について説明する。
図４にその方法を示す。この第２の実施形態は、デュア
ルダマシン配線構造の形成にこの発明を適用した実施形
態である。
ＳＩの製造方法、特に配線形成工程について説明する。
図４にその方法を示す。この第２の実施形態は、デュア
ルダマシン配線構造の形成にこの発明を適用した実施形
態である。
【００３０】この第２の実施形態においては、まず、図
４Ａに示すように、図示省略したＳｉなどからなる半導
体基板上にＰ−ＳｉＮ膜２１、Ｐ−ＳｉＯ膜２２、Ｐ−
ＳｉＮ膜２３、Ｐ−ＳｉＯ膜２４およびＰ−ＳｉＮ膜２
５を順次形成する。
４Ａに示すように、図示省略したＳｉなどからなる半導
体基板上にＰ−ＳｉＮ膜２１、Ｐ−ＳｉＯ膜２２、Ｐ−
ＳｉＮ膜２３、Ｐ−ＳｉＯ膜２４およびＰ−ＳｉＮ膜２
５を順次形成する。
【００３１】Ｐ−ＳｉＮ膜２１、２３、２５は、図１に
示す成膜装置を用いて下記の条件で成膜した。
示す成膜装置を用いて下記の条件で成膜した。
【００３２】 Ｎ2 ガス流量：４０００ｓｃｃｍ ＳｉＨ4 ガス流量：１０ｓｃｃｍ ＮＨ3 ガス流量：５００ｓｃｃｍ 圧力：６６５Ｐａ ＲＦ電力：３５０Ｗ 基板温度：３５０℃ 成膜されたＰ−ＳｉＮ膜２１、２３、２５の屈折率（６
３３ｎｍ）は１．７、比誘電率は５．０、Ｓｉ／Ｎ組成
比は０．５５であった。
３３ｎｍ）は１．７、比誘電率は５．０、Ｓｉ／Ｎ組成
比は０．５５であった。
【００３３】次に、Ｐ−ＳｉＮ膜２５およびＰ−ＳｉＯ
膜２４をドライエッチングにより所定形状にパターニン
グすることにより配線溝２６を形成する。次に、この配
線溝２６内のＰ−ＳｉＮ膜２３の所定部分をエッチング
除去することにより、開口２７を形成する。
膜２４をドライエッチングにより所定形状にパターニン
グすることにより配線溝２６を形成する。次に、この配
線溝２６内のＰ−ＳｉＮ膜２３の所定部分をエッチング
除去することにより、開口２７を形成する。
【００３４】次に、図４Ｂに示すように、Ｐ−ＳｉＮ膜
２３をマスクとしてその開口２７の部分のＰ−ＳｉＯ膜
２２をドライエッチングすることにより接続孔２８を形
成する。このドライエッチングは、マグネトロンエッチ
ング装置を用いて下記の条件で行った。
２３をマスクとしてその開口２７の部分のＰ−ＳｉＯ膜
２２をドライエッチングすることにより接続孔２８を形
成する。このドライエッチングは、マグネトロンエッチ
ング装置を用いて下記の条件で行った。
【００３５】 Ａｒガス流量：１００ｓｃｃｍ Ｃ4 Ｆ8 ガス流量：１０ｓｃｃｍ ＣＯ2 ガス流量：６０ｓｃｃｍ 圧力：５．０Ｐａ ＲＦ電力：１４５０Ｗ 基板温度：１５℃ このドライエッチングにおいては、Ｐ−ＳｉＯ膜２２に
対するＰ−ＳｉＮ膜２３のエッチング選択比が３０％
で、従来のＰ−ＳｉＮ膜と同等であるため、Ｐ−ＳｉＯ
膜２２のドライエッチング時のエッチングストッパー層
としての機能を十分に有していた。したがって、図４Ｂ
に示すようなデュアルダマシン構造を形成することがで
きる。
対するＰ−ＳｉＮ膜２３のエッチング選択比が３０％
で、従来のＰ−ＳｉＮ膜と同等であるため、Ｐ−ＳｉＯ
膜２２のドライエッチング時のエッチングストッパー層
としての機能を十分に有していた。したがって、図４Ｂ
に示すようなデュアルダマシン構造を形成することがで
きる。
【００３６】この後、図示は省略するが、配線溝２６お
よび接続孔２８の内にバリア層として例えばＴａＮ膜を
形成し、さらに配線溝２６および接続孔２８内にＣｕ配
線を埋め込み、その上層にＣｕの拡散防止層としてＳｉ
／Ｎ比が０．７５以下のＰ−ＳｉＮ膜を形成する。
よび接続孔２８の内にバリア層として例えばＴａＮ膜を
形成し、さらに配線溝２６および接続孔２８内にＣｕ配
線を埋め込み、その上層にＣｕの拡散防止層としてＳｉ
／Ｎ比が０．７５以下のＰ−ＳｉＮ膜を形成する。
【００３７】以上のように、この第２の実施形態によれ
ば、ｐ−ＳｉＯ膜２２をドライエッチングする際のエッ
チングストッパー層としてＳｉ／Ｎ組成比が０．５５の
Ｐ−ＳｉＮ膜２１、２３、２５を用いていることによ
り、従来のＰ−ＳｉＮ膜と同等のレベルのエッチングス
トップ効果を維持しつつ、Ｐ−ＳｉＮ膜２１、２３、２
５を比誘電率５に低誘電率化することができる。このた
め、ＬＳＩの処理速度の向上および低消費電力化を図る
ことができる。また、これらのＰ−ＳｉＮ膜２１、２
３、２５は配線工程との整合性も従来のＰ−ＳｉＮ膜と
同様に良い。
ば、ｐ−ＳｉＯ膜２２をドライエッチングする際のエッ
チングストッパー層としてＳｉ／Ｎ組成比が０．５５の
Ｐ−ＳｉＮ膜２１、２３、２５を用いていることによ
り、従来のＰ−ＳｉＮ膜と同等のレベルのエッチングス
トップ効果を維持しつつ、Ｐ−ＳｉＮ膜２１、２３、２
５を比誘電率５に低誘電率化することができる。このた
め、ＬＳＩの処理速度の向上および低消費電力化を図る
ことができる。また、これらのＰ−ＳｉＮ膜２１、２
３、２５は配線工程との整合性も従来のＰ−ＳｉＮ膜と
同様に良い。
【００３８】次に、この発明の第３の実施形態によるＬ
ＳＩの製造方法、特に電極形成工程について説明する。
図５にその方法を示す。
ＳＩの製造方法、特に電極形成工程について説明する。
図５にその方法を示す。
【００３９】この第３の実施形態においては、まず、図
５Ａに示すように、Ｓｉなどからなる半導体基板３１上
にＰ−ＳｉＯＮ膜３２を形成する。このＰ−ＳｉＯＮ膜
３２は、図１に示す成膜装置を用いて下記の条件で成膜
した。
５Ａに示すように、Ｓｉなどからなる半導体基板３１上
にＰ−ＳｉＯＮ膜３２を形成する。このＰ−ＳｉＯＮ膜
３２は、図１に示す成膜装置を用いて下記の条件で成膜
した。
【００４０】 Ｎ2 ガス流量：４０００ｓｃｃｍ ＳｉＨ4 ガス流量：１０ｓｃｃｍ ＮＨ3 ガス流量：３００ｓｃｃｍ Ｎ2 Ｏガス流量：１００ｓｃｃｍ 圧力：６６５Ｐａ ＲＦ電力：３５０Ｗ 基板温度：３５０℃ この条件で形成されたＰ−ＳｉＯＮ膜３２の屈折率（６
３３ｎｍ）は１．７、比誘電率は５．０、Ｓｉ／Ｎ組成
比は０．７であった。
３３ｎｍ）は１．７、比誘電率は５．０、Ｓｉ／Ｎ組成
比は０．７であった。
【００４１】次に、図５Ｂに示すように、Ｐ−ＳｉＯＮ
膜３２上に第１の実施形態と同様にしてＣｕ電極３３を
形成する。
膜３２上に第１の実施形態と同様にしてＣｕ電極３３を
形成する。
【００４２】このようにしてＣｕ電極３３を形成した後
に、Ｐ−ＳｉＯＮ膜３２によるＣｕの拡散防止効果を確
認するためにＴＤＤＢ測定を行った結果、電界強度０．
２ＭＶ／ｃｍでＴＤＤＢ寿命が１０年を超えた。このＴ
ＤＤＢ寿命は従来のＰ−ＳｉＮ膜と同等である。
に、Ｐ−ＳｉＯＮ膜３２によるＣｕの拡散防止効果を確
認するためにＴＤＤＢ測定を行った結果、電界強度０．
２ＭＶ／ｃｍでＴＤＤＢ寿命が１０年を超えた。このＴ
ＤＤＢ寿命は従来のＰ−ＳｉＮ膜と同等である。
【００４３】以上のように、この第３の実施形態によれ
ば、Ｃｕ電極３３の下地絶縁膜としてＳｉ／Ｎ組成比が
０．７のＰ−ＳｉＯＮ膜３２を用いていることにより、
従来のＰ−ＳｉＮ膜と同等のレベルのＣｕの拡散防止効
果を維持しつつ、Ｐ−ＳｉＯＮ膜３２を比誘電率５に低
誘電率化することができる。このため、ＬＳＩの処理速
度の向上および低消費電力化を図ることができる。
ば、Ｃｕ電極３３の下地絶縁膜としてＳｉ／Ｎ組成比が
０．７のＰ−ＳｉＯＮ膜３２を用いていることにより、
従来のＰ−ＳｉＮ膜と同等のレベルのＣｕの拡散防止効
果を維持しつつ、Ｐ−ＳｉＯＮ膜３２を比誘電率５に低
誘電率化することができる。このため、ＬＳＩの処理速
度の向上および低消費電力化を図ることができる。
【００４４】次に、この発明の第４の実施形態によるＬ
ＳＩの製造方法、特に電極形成工程について説明する。
図６にその方法を示す。
ＳＩの製造方法、特に電極形成工程について説明する。
図６にその方法を示す。
【００４５】この第４の実施形態においては、まず、図
６Ａに示すように、Ｓｉなどからなる半導体基板４１上
にＰ−ＳｉＯ膜４２を形成する。次に、このＰ−ＳｉＯ
膜４２の表面にＨＭＤＳ処理やアンモニアプラズマ処理
などを施すことにより、その表面にＮ−Ｈ結合を生成す
る。図７にこのＮ−Ｈ結合が生成されたＰ−ＳｉＯ膜４
２の表面の原子配列を模式的に示す。
６Ａに示すように、Ｓｉなどからなる半導体基板４１上
にＰ−ＳｉＯ膜４２を形成する。次に、このＰ−ＳｉＯ
膜４２の表面にＨＭＤＳ処理やアンモニアプラズマ処理
などを施すことにより、その表面にＮ−Ｈ結合を生成す
る。図７にこのＮ−Ｈ結合が生成されたＰ−ＳｉＯ膜４
２の表面の原子配列を模式的に示す。
【００４６】この後、図６Ｂに示すように、表面にＮ−
Ｈ結合が生成されたＰ−ＳｉＯ膜４２上に第１の実施形
態と同様にしてＣｕ電極４３を形成する。
Ｈ結合が生成されたＰ−ＳｉＯ膜４２上に第１の実施形
態と同様にしてＣｕ電極４３を形成する。
【００４７】この第４の実施形態によれば、Ｃｕ電極４
３の下地絶縁膜として、表面にＮ−Ｈ結合が生成された
Ｐ−ＳｉＯ膜４２を用いていることにより、従来のＰ−
ＳｉＮ膜と同等のレベルのＣｕの拡散防止効果を維持し
つつ、比誘電率４．２程度に低誘電率化することができ
る。このため、ＬＳＩの処理速度の向上および低消費電
力化を図ることができる。
３の下地絶縁膜として、表面にＮ−Ｈ結合が生成された
Ｐ−ＳｉＯ膜４２を用いていることにより、従来のＰ−
ＳｉＮ膜と同等のレベルのＣｕの拡散防止効果を維持し
つつ、比誘電率４．２程度に低誘電率化することができ
る。このため、ＬＳＩの処理速度の向上および低消費電
力化を図ることができる。
【００４８】以上、この発明の実施形態について説明し
たが、この発明は、上述の実施形態に限定されるもので
はなく、この発明の技術的思想に基づく各種の変形が可
能である。
たが、この発明は、上述の実施形態に限定されるもので
はなく、この発明の技術的思想に基づく各種の変形が可
能である。
【００４９】例えば、上述の第１、第２、第３および第
４の実施形態において挙げた数値、構造、形状、材料、
形成方法、プロセスなどはあくまでも例に過ぎず、必要
に応じて、これらと異なる数値、構造、形状、材料、形
成方法、プロセスなどを用いることも可能である。
４の実施形態において挙げた数値、構造、形状、材料、
形成方法、プロセスなどはあくまでも例に過ぎず、必要
に応じて、これらと異なる数値、構造、形状、材料、形
成方法、プロセスなどを用いることも可能である。
【００５０】具体的には、例えば、第３の実施形態にお
いてＰ−ＳｉＯＮ膜３２の形成の際に酸素源として用い
たＮ2 Ｏの代わりにＣＯ2 を用いてもよい。
いてＰ−ＳｉＯＮ膜３２の形成の際に酸素源として用い
たＮ2 Ｏの代わりにＣＯ2 を用いてもよい。
【００５１】
【発明の効果】以上説明したように、この発明によれ
ば、Ｃｕの拡散防止層および／またはエッチングストッ
パー層としてＳｉ／Ｎ組成比が０．７５以下のＳｉＮ膜
またはＳｉＯＮ膜を用いていることにより、Ｃｕの拡散
防止効果あるいはエッチングストップ効果を維持しつ
つ、比誘電率６程度以下という飛躍的な低誘電率化を達
成することができ、しかも配線工程との整合性も良い。
ば、Ｃｕの拡散防止層および／またはエッチングストッ
パー層としてＳｉ／Ｎ組成比が０．７５以下のＳｉＮ膜
またはＳｉＯＮ膜を用いていることにより、Ｃｕの拡散
防止効果あるいはエッチングストップ効果を維持しつ
つ、比誘電率６程度以下という飛躍的な低誘電率化を達
成することができ、しかも配線工程との整合性も良い。
【００５２】また、この発明によれば、Ｃｕの拡散防止
層および／またはエッチングストッパー層として、Ｎ−
Ｈ基を表面に有する非ＳｉＮ系絶縁膜を用いていること
により、Ｃｕの拡散防止効果あるいはエッチングストッ
プ効果を維持しつつ、比誘電率６程度以下という飛躍的
な低誘電率化を達成することができ、しかも配線工程と
の整合性も良い。
層および／またはエッチングストッパー層として、Ｎ−
Ｈ基を表面に有する非ＳｉＮ系絶縁膜を用いていること
により、Ｃｕの拡散防止効果あるいはエッチングストッ
プ効果を維持しつつ、比誘電率６程度以下という飛躍的
な低誘電率化を達成することができ、しかも配線工程と
の整合性も良い。
【図１】この発明の実施形態において絶縁膜の形成に用
いる成膜装置を示す略線図である。
いる成膜装置を示す略線図である。
【図２】この発明の第１の実施形態によるＬＳＩの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図３】この発明の第１の実施形態により形成されたＰ
−ＳｉＮ膜の表面の原子配列を模式的に示す略線図であ
る。
−ＳｉＮ膜の表面の原子配列を模式的に示す略線図であ
る。
【図４】この発明の第２の実施形態によるＬＳＩの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図５】この発明の第３の実施形態によるＬＳＩの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図６】この発明の第４の実施形態によるＬＳＩの製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図７】この発明の第４の実施形態において表面にＮ−
Ｈ基を生成したＰ−ＳｉＯ膜の表面の原子配列を模式的
に示す略線図である。
Ｈ基を生成したＰ−ＳｉＯ膜の表面の原子配列を模式的
に示す略線図である。
【図８】従来のデュアルダマシン配線構造を示す断面図
である。
である。
１２、２１、２３、２５・・・Ｐ−ＳｉＮ膜、１３、３
３、４３・・・Ｃｕ電極、２２、２４、４２・・・Ｐ−
ＳｉＯ膜、２６・・・配線溝、２８・・・接続孔、３２
・・・Ｐ−ＳｉＯＮ膜
３、４３・・・Ｃｕ電極、２２、２４、４２・・・Ｐ−
ＳｉＯ膜、２６・・・配線溝、２８・・・接続孔、３２
・・・Ｐ−ＳｉＯＮ膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH11 HH32 JJ01 JJ11 JJ32 KK01 MM02 MM12 NN06 NN07 QQ09 QQ11 QQ25 QQ28 QQ30 QQ35 QQ37 RR04 RR06 RR08 RR20 SS01 SS02 SS15 TT02 WW00 XX24 XX28 5F058 BA05 BA20 BC02 BC08 BC11 BC20 BF07 BF23 BF29 BF30 BF37 BF39 BF46 BH12 BJ01 BJ02
Claims (9)
- 【請求項１】 Ｃｕの拡散防止層および／またはエッチ
ングストッパー層としてＳｉＮ膜を用いる半導体装置に
おいて、 上記ＳｉＮ膜のＳｉ／Ｎ組成比が０．７５以下であるこ
とを特徴とする半導体装置。 - 【請求項２】 上記ＳｉＮ膜はプラズマＣＶＤ法により
形成されたものであることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 Ｃｕの拡散防止層および／またはエッチ
ングストッパー層としてＳｉＯＮ膜を用いる半導体装置
において、 上記ＳｉＯＮ膜のＳｉ／Ｎ組成比が０．７５以下である
ことを特徴とする半導体装置。 - 【請求項４】 上記ＳｉＯＮ膜はプラズマＣＶＤ法によ
り形成されたものであることを特徴とする請求項３記載
の半導体装置。 - 【請求項５】 上記ＳｉＯＮ膜は塗布膜であることを特
徴とする請求項３記載の半導体装置。 - 【請求項６】 Ｃｕの拡散防止層および／またはエッチ
ングストッパー層を用いる半導体装置において、 上記Ｃｕの拡散防止層および／またはエッチングストッ
パー層として、Ｎ−Ｈ基を表面に有する非ＳｉＮ系絶縁
膜を用いたことを特徴とする半導体装置。 - 【請求項７】 上記非ＳｉＮ系絶縁膜はＳｉＯ膜である
ことを特徴とする請求項６記載の半導体装置。 - 【請求項８】 上記非ＳｉＮ系絶縁膜はＳｉＣ膜である
ことを特徴とする請求項６記載の半導体装置。 - 【請求項９】 Ｃｕの拡散防止層および／またはエッチ
ングストッパー層として、Ｎ−Ｈ基を表面に有する非Ｓ
ｉＮ系絶縁膜を用いる半導体装置の製造方法であって、 上記非ＳｉＮ系絶縁膜を形成した後、上記非ＳｉＮ系絶
縁膜の表面を処理することによりＮ−Ｈ基を表面に生成
するようにしたことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24543999A JP2001077192A (ja) | 1999-08-31 | 1999-08-31 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24543999A JP2001077192A (ja) | 1999-08-31 | 1999-08-31 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001077192A true JP2001077192A (ja) | 2001-03-23 |
Family
ID=17133689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24543999A Pending JP2001077192A (ja) | 1999-08-31 | 1999-08-31 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001077192A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002319551A (ja) * | 2001-04-23 | 2002-10-31 | Nec Corp | 半導体装置およびその製造方法 |
| JP2004133384A (ja) * | 2002-08-14 | 2004-04-30 | Sony Corp | レジスト用剥離剤組成物及び半導体装置の製造方法 |
| JP2007251170A (ja) * | 2007-03-12 | 2007-09-27 | Fujitsu Ltd | 半導体装置 |
| JP2009031791A (ja) * | 2002-08-14 | 2009-02-12 | Sony Corp | レジスト用剥離剤組成物及び半導体装置の製造方法 |
| JP2010199556A (ja) * | 2009-01-27 | 2010-09-09 | Casio Computer Co Ltd | 多層膜の形成方法及び表示パネルの製造方法 |
| JP2012160748A (ja) * | 2001-06-11 | 2012-08-23 | Cree Inc | コンデンサ及びその製造方法 |
| JP2018186174A (ja) * | 2017-04-25 | 2018-11-22 | 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ | 半導体装置の製造方法、基板処理装置およびプログラム |
-
1999
- 1999-08-31 JP JP24543999A patent/JP2001077192A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002319551A (ja) * | 2001-04-23 | 2002-10-31 | Nec Corp | 半導体装置およびその製造方法 |
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| KR101082993B1 (ko) * | 2002-08-14 | 2011-11-11 | 이케이시 테크놀로지 인코퍼레이티드 | 레지스트용 박리제조성물 및 반도체장치의 제조방법 |
| JP2007251170A (ja) * | 2007-03-12 | 2007-09-27 | Fujitsu Ltd | 半導体装置 |
| JP4688832B2 (ja) * | 2007-03-12 | 2011-05-25 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| JP2010199556A (ja) * | 2009-01-27 | 2010-09-09 | Casio Computer Co Ltd | 多層膜の形成方法及び表示パネルの製造方法 |
| JP2018186174A (ja) * | 2017-04-25 | 2018-11-22 | 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ | 半導体装置の製造方法、基板処理装置およびプログラム |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041222 |
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| RD03 | Notification of appointment of power of attorney |
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