JP2002009150A5 - 半導体装置とその製造方法 - Google Patents
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【特許請求の範囲】
【請求項１】 半導体素子を有する半導体基板上の第1の絶縁膜層と、前記基板上の絶縁膜層に形成された第1の溝と、前記第1の溝に形成されたCu配線と、前記基板上の絶縁膜層およびCu配線上に形成されたCu拡散防止絶縁膜層と、前記Cu拡散防止絶縁膜層上に設けられた第２の絶縁膜層とを有し、
前記Cu拡散防止絶縁膜層が２層以上の積層構造であることを特徴とする半導体装置。
【請求項２】 前記Cu拡散防止絶縁膜層は、前記基板上に形成された第１の拡散防止絶縁膜と、前記第１の拡散防止絶縁膜の上部に設けられた第２の拡散防止絶縁膜とを有し、
前記第２の拡散防止絶縁膜は、SiN、SiC、SiCN、SiON、有機膜のいずれか一つの膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】 前記Cu拡散防止絶縁膜層は、前記基板上に形成された第1の拡散防止絶縁膜と、前記第１の拡散防止絶縁膜の上部に設けられた第２の拡散防止絶縁膜とを有し、
前記第１の拡散防止絶縁膜は、SiN、SiC、SiCN、酸素を含まない有機膜のいずれか一つの膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】 前記Cu配線は前記第１の溝内壁部に形成されたCu拡散防止のためのバリヤ金属膜層と、前記バリヤ膜上に形成されたCu膜を有することを特徴とする請求項１に記載の半導体装置。
【請求項５】 前記第１および第２の絶縁膜層は、ＳｉＯ２、ポーラスシリカ、ＨＳＱ、ＭＳＱ，有機膜の少なくともいずれか１つを用いた構造であることを特徴とする請求項１に記載の半導体装置。
【請求項６】 溝配線構造を有する半導体素子の製造方法において、半導体基板上に第1の絶縁膜層を形成する工程と、前記第１の絶縁膜層に溝配線パターンを形成する工程と、前記溝をCuにより埋設し、Cu配線を形成する工程と、前記第１の絶縁膜層およびCu配線上にCu拡散防止絶縁膜層を形成する工程と、前記Cu拡散防止絶縁膜層上に第２の絶縁膜層を形成する工程を有し、
前記Cu拡散防止絶縁膜層が２層以上の積層構造であることを特徴とする半導体装置の製造方法。
【請求項７】 前記請求項６に記載の２層以上のCu拡散防止絶縁膜層を形成する工程において、前記Cu配線表面の酸化層を還元するための工程とＣｕ拡散防止絶縁膜を成膜する工程を有することを特徴とする半導体装置の製造方法。
【請求項８】 前記請求項６に記載の２層のCu拡散防止絶縁膜層において、第１のＣｕ拡散防止絶縁膜膜をＣＶＤ法により３５０℃未満の温度で成膜する工程と、第２のＣｕ拡散防止絶縁膜をＣＶＤ法により３５０℃以上４５０℃以下の範囲の温度で成膜する工程を有することを特徴とする半導体装置の製造方法。
【請求項１】 半導体素子を有する半導体基板上の第1の絶縁膜層と、前記基板上の絶縁膜層に形成された第1の溝と、前記第1の溝に形成されたCu配線と、前記基板上の絶縁膜層およびCu配線上に形成されたCu拡散防止絶縁膜層と、前記Cu拡散防止絶縁膜層上に設けられた第２の絶縁膜層とを有し、
前記Cu拡散防止絶縁膜層が２層以上の積層構造であることを特徴とする半導体装置。
【請求項２】 前記Cu拡散防止絶縁膜層は、前記基板上に形成された第１の拡散防止絶縁膜と、前記第１の拡散防止絶縁膜の上部に設けられた第２の拡散防止絶縁膜とを有し、
前記第２の拡散防止絶縁膜は、SiN、SiC、SiCN、SiON、有機膜のいずれか一つの膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】 前記Cu拡散防止絶縁膜層は、前記基板上に形成された第1の拡散防止絶縁膜と、前記第１の拡散防止絶縁膜の上部に設けられた第２の拡散防止絶縁膜とを有し、
前記第１の拡散防止絶縁膜は、SiN、SiC、SiCN、酸素を含まない有機膜のいずれか一つの膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】 前記Cu配線は前記第１の溝内壁部に形成されたCu拡散防止のためのバリヤ金属膜層と、前記バリヤ膜上に形成されたCu膜を有することを特徴とする請求項１に記載の半導体装置。
【請求項５】 前記第１および第２の絶縁膜層は、ＳｉＯ２、ポーラスシリカ、ＨＳＱ、ＭＳＱ，有機膜の少なくともいずれか１つを用いた構造であることを特徴とする請求項１に記載の半導体装置。
【請求項６】 溝配線構造を有する半導体素子の製造方法において、半導体基板上に第1の絶縁膜層を形成する工程と、前記第１の絶縁膜層に溝配線パターンを形成する工程と、前記溝をCuにより埋設し、Cu配線を形成する工程と、前記第１の絶縁膜層およびCu配線上にCu拡散防止絶縁膜層を形成する工程と、前記Cu拡散防止絶縁膜層上に第２の絶縁膜層を形成する工程を有し、
前記Cu拡散防止絶縁膜層が２層以上の積層構造であることを特徴とする半導体装置の製造方法。
【請求項７】 前記請求項６に記載の２層以上のCu拡散防止絶縁膜層を形成する工程において、前記Cu配線表面の酸化層を還元するための工程とＣｕ拡散防止絶縁膜を成膜する工程を有することを特徴とする半導体装置の製造方法。
【請求項８】 前記請求項６に記載の２層のCu拡散防止絶縁膜層において、第１のＣｕ拡散防止絶縁膜膜をＣＶＤ法により３５０℃未満の温度で成膜する工程と、第２のＣｕ拡散防止絶縁膜をＣＶＤ法により３５０℃以上４５０℃以下の範囲の温度で成膜する工程を有することを特徴とする半導体装置の製造方法。
Ｃｕを配線材料として用いる場合、ドライエッチングによるＣｕの微細加工が困難なことから、通常、図４に示すようなダマシン配線構造が一般的に広く使われている。ダマシン配線の形成方法は、まず、層間膜６に溝を形成し、バリヤメタル１０とＣｕで溝埋め込みをおこなってから、ＣＭＰにより絶縁膜上の余分なＣｕとバリヤメタルを除去してＣｕ配線１２を形成する。
次に、図２（ａ）に示すように、枚葉式の平行平板型ＣＶＤ装置を用いて、成膜温度３００℃、ＳｉＨ４流量５０ｓｃｃｍ、ＮＨ３流量３０ｓｃｃｍ、Ｎ２流量２０００ｓｃｃｍ、成膜圧力４Ｔｏｒｒ、ＲＦパワー４００Ｗの条件で、第１絶縁膜１６としての低温成膜の拡散防止絶縁層ＳｉＮを２０ｎｍ成膜する。次に別の成膜室を用いて、成膜温度４００℃で、ＳｉＨ４流量５０ｓｃｃｍ、ＮＨ３流量３０ｓｃｃｍ、Ｎ２流量２０００ｓｃｃｍ、成膜圧力４Ｔｏｒｒ、ＲＦパワー４００Ｗの条件で、第２絶縁膜１８としての高温成膜の拡散防止絶縁層ＳｉＮを３０ｎｍ成膜する。それから、図２（ｂ）に示すようにプラズマＣＶＤ法によりＳｉＯ２膜を５００ｎｍ成膜し、Ｃｕ配線１２上にその他の絶縁膜としての絶縁膜２０を形成した。第１絶縁膜１６と第２絶縁膜１８と絶縁膜２０で、層間絶縁膜を構成する。
次に、図３（ａ）に示すように、Ｏ２アッシングとウェット剥離液を用いたレジスト剥離技術により、フォトレジスト２２を除去する。この際、第１絶縁膜１６と、第２絶縁膜１８は、Ｃｕ配線１２表面がＯ２プラズマ等に晒されることによる酸化やエッチングを防止する。
それから、図３（ｂ）に示すように、Ｃ４Ｆ８、Ａｒを用いたドライエッチングにより第１絶縁膜１６、第２絶縁膜１８のＣｕ拡散防止絶縁膜層をエッチングし、ビア孔３０を形成する。次に、図３（ｃ）に示すように、ＴｉＮ１１を５０ｎｍ成膜してからＷ（タングステン）３２を７００ｎｍ形成し、ビア孔３０にＷ３２を充填し、層間絶縁膜２０の余剰Ｗ３２とＴｉＮ１１とをＣＭＰ技術により除去し、Ｃｕ配線１２とのビアコンタクトを形成した。
次に別のＣＶＤ装置を用いて、成膜温度４００℃の条件で第２絶縁膜１８としての拡散防止絶縁層としてＳｉＣを３０ｎｍ成膜する。次に絶縁膜２０として平行平板型プラズマＣＶＤ装置によりＳｉＯ２を５００ｎｍ成膜し、Ｃｕ配線１２上に絶縁膜２０を形成した。
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|---|---|---|---|---|
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| JP2004128256A (ja) | 2002-10-03 | 2004-04-22 | Oki Electric Ind Co Ltd | 多層構造半導体素子の製造方法 |
| TW574762B (en) * | 2002-10-16 | 2004-02-01 | Univ Nat Cheng Kung | Method for growing monocrystal GaN on silicon substrate |
| CN100352036C (zh) | 2002-10-17 | 2007-11-28 | 株式会社瑞萨科技 | 半导体器件及其制造方法 |
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| KR100459733B1 (ko) * | 2002-12-30 | 2004-12-03 | 삼성전자주식회사 | 이중 캡핑막을 갖는 반도체 소자의 배선 및 그 형성 방법 |
| JP4086673B2 (ja) | 2003-02-04 | 2008-05-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
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| US6962846B2 (en) * | 2003-11-13 | 2005-11-08 | Micron Technology, Inc. | Methods of forming a double-sided capacitor or a contact using a sacrificial structure |
| US6925000B2 (en) * | 2003-12-12 | 2005-08-02 | Maglabs, Inc. | Method and apparatus for a high density magnetic random access memory (MRAM) with stackable architecture |
| KR100552815B1 (ko) * | 2003-12-31 | 2006-02-22 | 동부아남반도체 주식회사 | 반도체 소자의 듀얼 다마신 배선 형성 방법 |
| KR100515370B1 (ko) * | 2003-12-31 | 2005-09-14 | 동부아남반도체 주식회사 | 반도체 소자의 플러그 제조 방법 |
| US7960838B2 (en) * | 2005-11-18 | 2011-06-14 | United Microelectronics Corp. | Interconnect structure |
| KR100771370B1 (ko) * | 2005-12-29 | 2007-10-30 | 동부일렉트로닉스 주식회사 | 반도체 장치의 금속 배선 및 그 형성 방법 |
| JP4810306B2 (ja) * | 2006-05-16 | 2011-11-09 | 日本電気株式会社 | 銅ダマシン多層配線の形成方法 |
| DE102006025405B4 (de) * | 2006-05-31 | 2018-03-29 | Globalfoundries Inc. | Verfahren zur Herstellung einer Metallisierungsschicht eines Halbleiterbauelements mit unterschiedlich dicken Metallleitungen |
| JP5357401B2 (ja) * | 2007-03-22 | 2013-12-04 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2010010656A (ja) * | 2008-05-26 | 2010-01-14 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP5781720B2 (ja) | 2008-12-15 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP5755471B2 (ja) * | 2011-03-10 | 2015-07-29 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN105336675B (zh) * | 2014-07-29 | 2019-03-12 | 中芯国际集成电路制造(上海)有限公司 | 互连结构及其形成方法 |
| JP6388282B2 (ja) * | 2014-12-01 | 2018-09-12 | 株式会社Ｊｏｌｅｄ | 薄膜トランジスタ基板の製造方法 |
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| CN109300918A (zh) * | 2018-10-08 | 2019-02-01 | 惠科股份有限公司 | 一种导电层绝缘方法、导电层绝缘结构及显示装置 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5335470A (en) * | 1993-01-28 | 1994-08-09 | Alvarez Gustavo O | Adjustable beam holder |
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| JP3333313B2 (ja) | 1994-04-21 | 2002-10-15 | 富士通株式会社 | 半導体装置の製造方法 |
| US5602053A (en) * | 1996-04-08 | 1997-02-11 | Chartered Semidconductor Manufacturing Pte, Ltd. | Method of making a dual damascene antifuse structure |
| JP3304754B2 (ja) * | 1996-04-11 | 2002-07-22 | 三菱電機株式会社 | 集積回路の多段埋め込み配線構造 |
| US5904569A (en) * | 1997-09-03 | 1999-05-18 | National Semiconductor Corporation | Method for forming self-aligned vias in multi-metal integrated circuits |
| JP3660799B2 (ja) * | 1997-09-08 | 2005-06-15 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| US6291891B1 (en) * | 1998-01-13 | 2001-09-18 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method and semiconductor device |
| US5939788A (en) * | 1998-03-11 | 1999-08-17 | Micron Technology, Inc. | Copper diffusion barrier, aluminum wetting layer and improved methods for filling openings in silicon substrates with cooper |
| US6124198A (en) * | 1998-04-22 | 2000-09-26 | Cvc, Inc. | Ultra high-speed chip interconnect using free-space dielectrics |
| US6181012B1 (en) * | 1998-04-27 | 2001-01-30 | International Business Machines Corporation | Copper interconnection structure incorporating a metal seed layer |
| JPH11317446A (ja) * | 1998-05-01 | 1999-11-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6066560A (en) * | 1998-05-05 | 2000-05-23 | Lsi Logic Corporation | Non-linear circuit elements on integrated circuits |
| JP2000012544A (ja) | 1998-06-23 | 2000-01-14 | Toshiba Corp | 半導体装置の製造方法 |
| US6100195A (en) * | 1998-12-28 | 2000-08-08 | Chartered Semiconductor Manu. Ltd. | Passivation of copper interconnect surfaces with a passivating metal layer |
| US6255233B1 (en) * | 1998-12-30 | 2001-07-03 | Intel Corporation | In-situ silicon nitride and silicon based oxide deposition with graded interface for damascene application |
| US6380625B2 (en) * | 1999-01-13 | 2002-04-30 | Advanced Micro Devices, Inc. | Semiconductor interconnect barrier and manufacturing method thereof |
| JP2001077196A (ja) * | 1999-09-08 | 2001-03-23 | Sony Corp | 半導体装置の製造方法 |
| US6420258B1 (en) * | 1999-11-12 | 2002-07-16 | Taiwan Semiconductor Manufacturing Company | Selective growth of copper for advanced metallization |
| KR100390951B1 (ko) * | 1999-12-29 | 2003-07-10 | 주식회사 하이닉스반도체 | 반도체 소자의 구리 배선 형성 방법 |
| US6566258B1 (en) * | 2000-05-10 | 2003-05-20 | Applied Materials, Inc. | Bi-layer etch stop for inter-level via |
-
2000
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