KR102616489B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

플라즈마 공정에 의해 손상된 저유전율 절연막의 막질을 회복(recovery)함으로써, 반도체 장치의 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다. 상기 반도체 장치 제조 방법은 기판 상에, 트렌치를 포함하는 제1 층간 절연막을 형성하고, 상기 트렌치를 채우는 금속 배선을 형성하고, 플라즈마를 이용한 제1 표면처리 공정을 통해, 상기 금속 배선의 표면을 처리하고, 상기 제1 표면처리 공정 후, 메틸기(-CH3)를 포함하는 회복(recovery) 가스를 이용한 제2 표면처리 공정을 통해, 손상된 상기 제1 층간 절연막의 표면을 처리하고, 표면처리된 상기 금속 배선 및 표면처리된 상기 제1 층간 절연막 상에, 식각 방지막을 형성하는 것을 포함하고, 상기 제1 표면 처리 공정, 상기 제2 표면처리 공정 및 상기 식각 방지막을 형성하는 것은 인시츄(in-situ)로 진행된다.

Description

반도체 장치 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 좀 더 구체적으로, 저유전율 물질을 층간 절연막으로 이용하는 반도체 장치 제조 방법에 관한 것이다.
반도체 장치 제조에서 유전 필름의 유전 상수(k)는 반도체 장치의 스케일링이 계속됨에 따라서 계속하여 감소된다. 낮은 유전 상수(low-k)의 유전 필름에 대한 집적 손상(integration damage)을 최소화하는 것은 피쳐 크기(feature size)를 계속해서 감소시킬 수 있게 하는데 중요하다.
따라서, 피쳐 크기가 줄어듦에 따라서, 유전 필름의 저항성 정전 용량(capacitance)과 신뢰성의 개선은 중요한 과제가 될 수 있다.
본 발명이 해결하려는 과제는, 플라즈마 공정에 의해 손상된 저유전율 절연막의 막질을 회복(recovery)함으로써, 반도체 장치의 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 플라즈마 공정에 의해 손상된 저유전율 절연막의 막질을 회복하여, 장치의 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양(aspect)은 기판 상에, 트렌치를 포함하는 제1 층간 절연막을 형성하고, 상기 트렌치를 채우는 금속 배선을 형성하고, 플라즈마를 이용한 제1 표면처리 공정을 통해, 상기 금속 배선의 표면을 처리하고, 상기 제1 표면처리 공정 후, 메틸기(-CH3)를 포함하는 회복(recovery) 가스를 이용한 제2 표면처리 공정을 통해, 손상된 상기 제1 층간 절연막의 표면을 처리하고, 표면처리된 상기 금속 배선 및 표면처리된 상기 제1 층간 절연막 상에, 식각 방지막을 형성하는 것을 포함하고, 상기 제1 표면 처리 공정, 상기 제2 표면처리 공정 및 상기 식각 방지막을 형성하는 것은 인시츄(in-situ)로 진행된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 다른 태양은 기판 상에, 금속 배선과 제1 층간 절연막을 포함하고, 상기 금속 배선의 상면이 노출되는 층간 배선 구조체를 형성하고, 플라즈마를 이용한 제1 표면처리 공정을 통해, 노출된 상기 금속 배선의 상면에 실리콘을 흡착시켜 상기 금속 배선의 표면을 처리하고, 메틸기(-CH3)를 포함하는 회복 가스와 플라즈마를 이용한 제2 표면처리 공정을 통해, 상기 제1 표면처리 공정에 의해 손상된 상기 제1 층간 절연막의 표면을 처리하고, 상기 제1 및 상기 제2 표면처리 공정 후, 상기 층간 배선 구조체 상에 식각 방지막을 형성하는 것을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양은 기판 상에, 트렌치를 포함하는 층간 절연막; 상기 트렌치를 채우는 금속 패턴으로, 상기 금속 패턴의 상면은 상기 층간 절연막의 상면과 동일 평면에 놓이는 금속 패턴; 및 상기 층간 절연막 및 상기 금속 패턴 상에, 상기 층간 절연막과 접하는 식각 방지막을 포함하고, 상기 층간 절연막은 상기 절연막의 상면을 포함하는 회복 영역(recovery region)과, 상기 회복 영역의 하부에 위치하는 손상 영역(damaged region)과, 상기 손상 영역 하부의 비손상 영역 영역을 포함하고, 상기 손상 영역의 탄소의 농도는 상기 회복 영역의 탄소 농도 및 상기 비손상 영역의 탄소 농도보다 작다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
도 10 내지 도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 18 내지 도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 23 내지 도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1 내지 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 4a는 도 3의 P 영역의 표면을 개략적으로 도시한 것이고, 도 4b는 도 3의 Q 영역의 표면을 개략적으로 도시한 도면이다. 도 6a는 도 5의 P 영역의 표면을 개략적으로 도시한 도면이다. 도 6b는 도 3 및 도 5의 제1 하부 층간 절연막의 깊이에 따른 탄소 농도를 개략적으로 도시한 그래프이다. 도 8은 제1 표면처리 공정, 제2 표면처리 공정 및 상부 식각 방지막을 형성하는 공정이 진행되는 장비의 챔버를 개략적으로 도시한 도면이다.
도 1을 참고하면, 하부 패턴(105)을 포함하는 기판(100) 상에, 제1 하부 식각 방지막(110)과 제1 하부 층간 절연막(120)이 형성된다.
제1 하부 층간 절연막(120)은 제1 트렌치(120t)를 포함할 수 있다. 제1 트렌치(120t)는 하부 패턴(105)을 노출시킬 수 있다. 제1 트렌치(120t)는 제1 하부 층간 절연막(120)뿐만 아니라, 제1 하부 식각 방지막(110)까지 연장되어 형성된다.
구체적으로, 기판(100)에 하부 패턴(105)이 형성된다. 기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 한정되는 것은 아니다. 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Silicon On Insulator) 기판 또는 SGOI(Silicon Germanium On Insulator)일 수도 있다. 이하에서는, 예시적으로 실리콘 기판을 예로 든다. 또한, 기판(100)은 실리콘 기판 상에 층간 절연막 등이 형성된 형태일 수도 있다.
본 발명의 실시예들에 따른 반도체 소자 제조 방법에서, 하부 패턴(105)은 금속 배선인 것으로 설명하나, 이는 설명의 편이를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 하부 패턴(105)은 기판(100) 내에 형성되는 트랜지스터, 다이오드 등일 수 있고, 구체적으로, 트랜지스터의 게이트 전극 또는 트랜지스터의 소오스/드레인일 수 있음은 물론이다.
기판(100)에 포함되는 하부 패턴(105)은 도전성 물질을 포함할 수 있다. 하부 패턴(105)은 하부 배리어막(102)과, 하부 배선막(103)을 포함할 수 있다.
하부 배선막(103)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 및 이들의 조합을 포함할 수 있다.
하부 배리어막(102)이 하부 배선막(103)과 기판(100) 사이에 형성될 수 있다. 하부 배리어막(102)은 예를 들어, 기판(100) 내의 리세스를 따라 컨포말하게(conformally) 형성될 수 있다. 하부 배리어막(102)은 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 보론(NiB), 텅스텐 질화물(WN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN) 등의 물질을 포함할 수 있다. 하부 배리어막(102)은 단층으로 도시되었으나, 복수개의 층을 포함할 수 있음은 물론이다.
도 1에 도시되지 않았지만, 하부 배선막(103)의 상면을 따라 연장되는 하부 캡핑 도전막이 더 형성될 수도 있다.
제1 하부 식각 방지막(110)은 하부 패턴(105)을 포함하는 기판(100) 상에 형성된다. 제1 하부 식각 방지막(110)은 하부 패턴(105)을 보호하는 캡핑막의 역할을 할 수 있다. 제1 하부 식각 방지막(110)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN) 중의 적어도 하나를 포함할 수 있다. 제1 하부 식각 방지막(110)은 예를 들어, 화학적 기상 증착법 또는 원자층 증착법 등을 이용하여 형성될 수 있다. 이하에서, 예시적으로 제1 하부 식각 방지막(110)은 실리콘 탄질화물(SiCN)을 포함하는 것으로 설명한다.
제1 하부 층간 절연막(120)은 제1 하부 식각 방지막(110) 상에 형성된다. 제1 하부 층간 절연막(120)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
예를 들어, 제1 하부 층간 절연막(120)은 배선 사이의 커플링 현상을 경감시키기 위해 저유전율 물질을 포함할 수 있다. 저유전율 물질은 예를 들어, 적당히 높은 탄소와 수소를 갖는 실리콘 산화물일 수 있고, SiCOH와 같은 물질일 수 있다.
한편, 탄소가 절연 물질에 포함됨으로써, 절연 물질의 유전 상수는 낮아진다. 하지만, 절연 물질의 유전 상수를 더 낮추기 위해, 절연 물질은 절연 물질 내에 가스가 채워지거나 공기가 채워진 캐비티와 같은 공극(pore)를 포함할 수 있다.
저유전 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 제1 하부 층간 절연막(120)은 저유전율 물질을 포함할 수 있다.
제1 하부 층간 절연막(120)은 예를 들어, 화학적 기상 증착법(Chemical Vapor Deposition), 스핀 코팅, PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD) 등을 이용하여 형성될 수 있다.
제1 하부 층간 절연막(120) 상에 마스크 패턴을 형성한다. 마스크 패턴을 이용하여, 제1 하부 층간 절연막(120) 및 제1 하부 식각 방지막(110)을 식각하여, 제1 하부 층간 절연막(120) 내에 제1 트렌치(120t)가 형성된다.
도 2를 참고하면, 노출된 하부 패턴(105) 상에, 제1 금속 배선(130)이 형성된다. 제1 금속 배선(130)은 제1 트렌치(120t)를 채운다. 제1 트렌치(120t) 내에 형성된 제1 금속 배선(130)은 하부 패턴(105)과 접하여, 전기적으로 연결된다.
이를 통해, 기판(100) 상에, 제1 금속 배선(130)과 제1 하부 층간 절연막(120)을 포함하는 제1 층간 배선 구조체(135)가 형성될 수 있다. 제1 층간 배선 구조체(135)에서, 제1 금속 배선의 상면(130s)은 노출될 수 있다.
제1 금속 배선(130)은 제1 배리어막(132)과, 제1 금속 패턴(131)을 포함할 수 있다. 제1 배리어막(132)은 제1 트렌치(120t)의 측벽 및 바닥면을 따라서 형성될 수 있다.
제1 금속 패턴(131)은 제1 배리어막(132) 상에 형성된다. 제1 금속 패턴(131)은 제1 배리어막(132)이 형성되고 남은 제1 트렌치(120t)를 채워 형성될 수 있다.
제1 금속 배선(130)은 제1 금속 배선의 상면(130s), 즉, 제1 금속 배선(130)의 표면에 형성된 제1 금속 산화막(131a)을 포함할 수 있다. 예를 들어, 제1 금속 산화막(131a)은 제1 금속 패턴(131)의 상면에 형성될 수 있다. 제1 금속 패턴(131)은 제1 금속 산화막(131a)을 포함할 수 있다. 제1 금속 배선의 상면(130s)는 제1 금속 산화막(131a)의 상면과, 제1 배리어막(132)의 최상면을 포함할 수 있다.
제1 금속 산화막(131a)은 예를 들어, 제1 금속 패턴(131)에 포함된 금속의 산화물을 포함할 수 있다.
도 2에서, 제1 금속 산화막(131a)는 제1 금속 패턴(131)의 상면에만 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제1 금속 산화막(131a)은 제1 배리어막(132)의 노출된 표면에도 형성될 수 있다. 이와 같은 경우, 제1 배리어막(132)의 노출된 표면에 형성된 제1 금속 산화막(131a)은 제1 배리어막(132)에 포함되는 금속의 산화물을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 제1 금속 배선의 상면(130s) 및 제1 하부 층간 절연막의 상면(120s)는 동일 평면에 놓일 수 있다.
제1 배리어막(132)은 예를 들어, 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물, 루테늄, 코발트, 니켈, 니켈 보론, 텅스텐 질화물, 지르코늄, 지르코늄 질화물, 바나듐, 바나듐 질화물, 니오븀, 니오븀 질화물 중 적어도 하나를 포함할 수 있다. 제1 배리어막(132)은 예를 들어, 화학적 기상 증착법 또는 스퍼터링 등을 이용하여 형성될 수 있다.
제1 금속 패턴(131)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 및 이들의 조합을 포함할 수 있다. 제1 금속 패턴(131)은 예를 들어, 화학적 기상 증착법, 물리적 기상 증착법 또는 전기 도금(electroplating) 방식 등을 이용하여 형성될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 제1 금속 패턴(131)은 구리를 포함하는 것으로 설명한다. 제1 금속 배선(130)에 포함되는 구리는 예를 들어, 탄소(C), 은(Ag), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 또는 지르코늄(Zr) 중의 적어도 하나를 포함할 수도 있다.
좀 더 구체적으로, 제1 트렌치(120t)의 측벽 및 바닥면과, 제1 하부 층간 절연막의 상면(120s)을 따라 제1 배리어막(132)이 형성된다. 제1 배리어막(132) 상에, 제1 트렌치(120t)를 채우고, 제1 하부 층간 절연막의 상면(120s)을 덮는 금속 배선막이 형성된다.
이어서, 제1 하부 층간 절연막의 상면(120s) 상에 형성된 제1 배리어막(132) 및 금속 배선막을 제거하여, 제1 트렌치(120t)를 채우는 제1 금속 배선(130)이 형성될 수 있다. 제1 금속 배선(130)은 제1 하부 층간 절연막(120) 내의 형성될 수 있다.
이 때, 제1 하부 층간 절연막의 상면(120s) 상에 형성된 제1 배리어막(132) 및 금속 배선막은 평탄화 공정, 예를 들어, 화학적 기계적 연마(chemical mechanical polishing: CMP)를 이용하여 제거될 수 있다.
이를 통해, 제1 금속 배선의 상면(130s)와 제1 하부 층간 절연막의 상면(120s)은 동일 평면에 놓일 수 있다. 즉, 제1 금속 패턴(131)의 상면은 제1 하부 층간 절연막의 상면(120s)과 동일 평면에 놓일 수 있다.
한편, CMP 공정은 화학 물질을 이용하여 진행되고, 제1 금속 배선(130)은 후속 공정으로 이동하기 위해 공기에 노출될 수 있으므로, 제1 금속 배선의 상면(130s)에 제1 금속 산화막(131a)이 형성될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 제1 금속 패턴(131)은 구리를 포함할 수 있으므로, 제1 금속 산화막(131a)는 구리 산화물을 포함할 수 있다.
도 2에서, 제1 하부 층간 절연막(120)은 CMP 공정 등을 통해 유발된 손상 영역을 포함하지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 이에 대한 설명은 도 3 및 도 4a를 이용하여 상술한다.
도 3 내지 도 4b를 참고하면, 플라즈마를 이용한 제1 표면처리 공정(20)을 통해, 제1 금속 배선(130)의 표면을 표면처리할 수 있다.
제1 표면처리 공정(20)은 제1 금속 배선(130)의 표면에 형성된 제1 금속 산화막(131a)을 환원시킬 수 있다. 노출된 제1 금속 배선(130)의 표면에 형성된 제1 금속 산화막(131a)는 환원될 수 있다. 즉, 제1 금속 산화막(131a)에 포함된 금속 산화물을 금속으로 환원시킬 수 있다. 예를 들어, 제1 금속 산화막(131a)에 포함된 구리 산화물을 구리로 환원시킬 수 있다.
제1 금속 산화막(131a)이 환원되어 제거됨으로써, 제1 금속 산화막(131a)에 포함된 금속 산화물의 금속은 제1 금속 패턴(131)에 포함될 수 있다.
제1 표면처리 공정(20)을 통해 제1 금속 산화막(131a)이 제거됨으로써, 제1 금속 배선의 상면(130s)는 제1 금속 패턴(131)의 상면과, 제1 배리어막(132)의 최상면을 포함할 수 있다.
또한, 제1 표면처리 공정(20)은 제1 금속 배선(130)의 표면, 즉, 제1 금속 배선의 상면(130s)에 실리콘을 흡착시킬 수 있다. 제1 표면처리 공정(20)에 의해, 노출된 제1 금속 배선의 상면(130s)에 실리콘이 흡착될 수 있다.
제1 금속 배선(130)의 표면에 실리콘을 흡착시킴으로써, 제1 금속 배선(130)과 제1 금속 배선(130) 상에 형성된 막 사이의 접착력을 향상시킬 수 있다.
도 4b는 제1 금속 배선의 상면(130s)에 실리콘이 흡착되어 있는 형상을 도시하고 있다. 제1 금속 배선의 상면(130s)된 실리콘은 제1 금속 패턴(131)에 포함된 금속 원자들과 결합을 형성하고 있을 수 있다.
제1 표면처리 공정(20)은 제1 금속 배선의 상면(130s)에 실리콘을 공급할 수 있는 가스와, 제1 금속 산화막(131a)을 환원시키는 가스를 이용할 수 있다.
예를 들어, 제1 금속 배선의 상면(130s)에 실리콘을 공급할 수 있는 가스는 실레인(silane, SinH2n + 2)을 포함할 수 있고, 제1 금속 산화막(131a)을 환원시키는 가스는 암모니아(NH3)를 포함할 수 있다. 실리콘을 공급할 수 있는 가스는 예를 들어, 모노 실란(SiH4)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
예를 들어, 제1 표면처리 공정(20)은 암모니아와, 모노 실란을 포함하는 공정 가스와, 플라즈마를 이용하여, 제1 금속 배선(130)의 표면을 표면처리할 수 있다.
한편, 제1 표면처리 공정(20)을 진행하는 동안, 플라즈마에 노출된 제1 하부 층간 절연막(120)은 플라즈마에 의해 손상될 수 있다.
이로 인해, 제1 하부 층간 절연막(120)의 상부에 제1 손상 영역(damaged region)(120dr)이 형성될 수 있다. 따라서, 제1 하부 층간 절연막(120)은 손상된 제1 하부 층간 절연막의 상면(120ds)을 포함할 수 있다.
제1 하부 층간 절연막(120)은 제1 손상 영역(120dr)과, 제1 손상 영역(120dr) 하부에 위치하는 제1 비손상 영역(120b)을 포함할 수 있다. 제1 비손상 영역(120dr)은 제1 표면처리 공정(20)의 플라즈마에 의해 손상되지 않은 영역임을 의미한다.
제1 하부 층간 절연막(120)이 화학적 기계적 연마(CMP) 공정 또는 평탄화(planarization) 공정, 플라즈마를 이용하여 공정과 같은 반도체 장치 제조 단계들에 노출될 때, 이와 같은 공정운 제1 하부 층간 절연막(120)의 결합 구조들에 대해 손상을 입힌다.
예를 들어, 제1 표면처리 공정(20)에 의해, 제1 하부 층간 절연막(120)의 표면은 소수성에서 친수성으로 변할 수 있다. 회복(recovery) 공정 없이, 친수성으로 변한 제1 하부 층간 절연막(120) 상에, 상부막을 형성할 경우, 제1 하부 층간 절연막(120)과 상부막 사이의 경계에 제1 금속 배선(130)에 포함된 금속이 파일업(pile-up)될 수 있다. 이와 같이 파일업된 금속은 인접하는 금속 배선을 전기적으로 연결하는 브릿지(bridge) 역할을 하여, 반도체 장치의 신뢰성을 열화시킬 수 있다.
도 4a는 제1 손상 영역(120dr) 및 손상된 제1 하부 층간 절연막의 상면(120ds)을 도시하고 있다. 손상된 제1 하부 층간 절연막의 상면(120ds)에는 다른 원소들과 결합하지 않은 댕글링 본드(121)가 노출되어 있을 수 있다. 또는, 손상된 제1 하부 층간 절연막의 상면(120ds)에 반응성이 좋거나 친수성이 좋은 작용기(R)가 제1 손상 영역(120dr)에 포함된 원자들과 결합되어 있을 수 있다.
예를 들어, 제1 표면처리 공정(20)은 제1 금속 배선(130)의 표면에 형성된 제1 금속 산화막(131a)을 환원시킨 후, 제1 금속 배선(130)의 표면에 실리콘을 흡착시킬 수 있지만, 이에 제한되는 것은 아니다.
도 5 내지 도 6b를 참고하면, 제2 표면처리 공정(30)을 통해, 손상된 제1 하부 층간 절연막(120)의 표면을 표면처리할 수 있다. 제2 표면처리 공정(30)은 제1 표면처리 공정(20)에 의해 손상된 제1 하부 층간 절연막(120)의 표면을 표면처리할 수 있다.
제2 표면처리 공정(30)은 손상된 제1 하부 층간 절연막(120)의 적어도 일부를 회복시킬 수 있다. 좀 더 구체적으로, 제2 표면처리 공정(30)은 제1 손상 영역(120dr)의 적어도 일부를 치유할 수 있다.
제2 표면처리 공정(30)은 제1 손상 영역(120dr)의 적어도 일부를 제1 회복 영역(recovery region)(120rr)으로 변화시킬 수 있다. 따라서, 제1 하부 층간 절연막(120)은 회복된 제1 하부 층간 절연막의 상면(120rs)을 포함할 수 있다.
제1 하부 층간 절연막(120)은 제1 회복 영역(120rr)과, 제1 회복 영역(120rr) 하부에 위치하는 제1 손상 영역(120dr)과, 제1 손상 영역(120dr) 하부에 위치하는 제1 비손상 영역(120b)을 포함할 수 있다. 제1 회복 영역(120rr)은 제1 표면처리 공정(20)의 플라즈마에 의해 손상된 제1 손상 영역(120dr) 중, 제2 표면처리 공정(30)에 의해 회복된 영역을 의미한다.
제2 표면처리 공정(30)은 메틸기(-CH3)를 포함하는 회복(recovery) 가스와, 플라즈마를 이용하여 수행될 수 있다. 예를 들어, 메틸기(-CH3)를 포함하는 회복(recovery) 가스는 Si(CH3)4를 포함할 수 있지만, 이에 제한되는 것은 아니다.
즉, 메틸기(-CH3)를 포함하는 회복(recovery) 가스는 메틸기(-CH3)를 제1 하부 층간 절연막(120)에 공급하지만, 제1 하부 층간 절연막(120) 및 제1 금속 배선(130) 상에 막의 증착을 피할 수 있는 가스라면 충분하다.
제2 표면처리 공정(30)도 제1 표면처리 공정(20)과 마찬가지로 플라즈마를 이용하지만, 제1 하부 층간 절연막(120)이 손상되지 않고, 회복될 수 있다. 회복(recovery) 가스로부터 분리된 메틸기(-CH3)에 의한 제1 하부 층간 절연막(120)의 회복이 플라즈마에 의한 제1 하부 층간 절연막(120)의 손상보다 우세하기 때문일 수 있다.
도 6a는 제1 회복 영역(120rr) 및 회복된 제1 하부 층간 절연막의 상면(120rs)을 도시하고 있다. 회복된 제1 하부 층간 절연막의 상면(120rs)는 회복(recovery) 가스로부터 분리된 메틸기(-CH3)가 제1 회복 영역(120rr)에 포함된 원자들과 결합되어 있을 수 있다.
또한, 회복된 제1 하부 층간 절연막의 상면(120rs)에 메틸기(-CH3)가 결합함으로써, 제1 하부 층간 절연막의 상면(120rs)은 친수성에서 소수성으로 변할 수 있다. 제1 하부 층간 절연막의 상면(120rs)이 소수성을 가짐으로써, 제1 하부 층간 절연막(120) 상에, 상부막을 형성할 경우, 제1 하부 층간 절연막(120)과 상부막 사이의 경계에 제1 금속 배선(130)에 포함된 금속이 파일업(pile-up)되는 것을 경감 또는 막을 수 있다. 이를 통해, 반도체 장치의 신뢰성을 개선할 수 있다.
도 6b는 제1 및 제2 표면처리 공정(30) 후의 제1 하부 층간 절연막(120)의 깊이에 따른 탄소의 농도를 각각 도시하였다. 그래프 (i)은 제2 표면처리 공정(30) 후 제1 하부 층간 절연막(120)의 깊이에 따른 탄소 농도를 나타내고, 그래프(ii)는 제1 표면처리 공정(20) 후 제1 하부 층간 절연막(120)의 깊이에 따른 탄소 농도를 나타낸다. 참고적으로, 제1 손상 영역(120dr) 및 제1 회복 영역(120rr)은 제1 표면처리 공정(20)과 제2 표면처리 공정(30) 사이의 제1 손상 영역(도 3의 120dr)일 수 있다.
도 6b를 참고하면, 제1 회복 영역(120rr)에서, 제2 표면처리 공정(30) 후의 탄소 농도가 제1 표면처리 공정(20) 후의 탄소 농도보다 증가했음을 할 수 있다.
제1 손상 영역(120dr)의 탄소 농도는 제1 회복 영역(120rr)의 탄소 농도 및 제1 비손상 영역(120b)의 탄소 농도보다 작다.
이와 같은 제1 하부 층간 절연막(120)의 표면 부근의 결합 구조 회복을 통해, 반도체 장치의 항복 전압, 누설 전류 등의 특성이 개선될 수 있다.
도 5에서, 제1 하부 층간 절연막(120)의 중간에 제1 손상 영역(120dr)이 남아 있는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 7을 참고하면, 제1 층간 배선 구조체(135) 상에, 제1 상부 식각 방지막(140)이 형성된다.
제1 상부 식각 방지막(140)은 제1 하부 층간 절연막(120) 및 제1 금속 배선(130) 상에 형성된다. 좀 더 구체적으로, 제1 상부 식각 방지막(140)은 제1 표면처리 공정에 의해 표면처리된 제1 금속 배선(130) 및 제2 표면처리 공정(30)에 의해 표면처리된 제1 하부 층간 절연막(120) 상에 형성된다.
제1 상부 식각 방지막(140)은 제1 금속 배선(130)과 접하고, 제1 하부 층간 절연막(120)과 접할 수 있다. 제1 상부 식각 방지막(140)은 제1 하부 층간 절연막(120)의 제1 회복 영역(120rr)과 접할 수 있다.
제1 상부 식각 방지막(140)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN) 중의 적어도 하나를 포함할 수 있다. 제1 상부 식각 방지막(140)은 실리콘을 공급하는 가스와, 질소를 공급하는 가스를 이용하여 형성될 수 있다.
도 8을 참조하여, 본 발명의 제1 표면처리 공정(20), 제2 표면처리 공정(30) 및 제1 상부 식각 방지막(140)의 형성 공정에 대해 설명한다.
도 8을 참고하면, 웨이퍼가 챔버(300)로 로딩될 수 있다. 웨이퍼가 챔버(300)에 로딩된 후, 웨이퍼에 대해 제1 처리 과정(1st treatment)가 수행될 수 있다. 제1 처리 과정(1st treatment)은 예를 들어, 도 3에서 설명된 제1 표면처리 공정(20)일 수 있다.
제1 처리 과정(1st treatment)이 수행된 후, 웨이퍼에 대해 제2 처리 과정(2nd treatment)가 수행될 수 있다. 제2 처리 과정(2nd treatment)은 예를 들어, 도 5에서 설명된 제2 표면처리 공정(30)일 수 있다.
이어서, 제2 처리 과정(2nd treatment)이 수행된 웨이퍼에 대해 식각 방지막 증착 과정(ESL Deposition)이 수행될 수 있다. 식각 방지막 증착 과정(ESL Deposition)은 예를 들어, 도 7에서 설명된 제1 상부 식각 방지막(140)을 형성하는 공정일 수 있다.
식각 방지막 증착 과정(ESL Deposition)이 수행된 웨이퍼는 챔버(300)에서 언로딩될 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 제1 표면처리 공정(20), 제2 표면처리 공정(30) 및 제1 상부 식각 방지막(140)을 형성하는 공정은 하나의 챔버(300) 내에서 인시츄(in-situ)로 진행될 수 있다.
다르게 설명하면, 제1 표면처리 공정(20), 제2 표면처리 공정(30) 및 제1 상부 식각 방지막(140)을 형성하는 공정은 동일 챔버(300) 내에서 연속적으로 진행될 수 있다.
제1 금속 배선(130)의 표면에 형성된 제1 금속 산화막(131a)을 제거한 후, 동일한 챔버에서 인시츄로 제1 상부 식각 방지막(140)이 형성되므로, 제1 금속 배선(130)은 공기에 노출되지 않을 수 있다.
이를 통해, 제1 금속 배선(130)의 표면에 산화막이 형성되는 것을 방지할 수 있고, 산화막 제거 공정에서 야기되는 제1 하부 층간 절연막(120)의 손상을 방지할 수 있다.
또한, 제1 표면처리 공정(20) 및 제2 표면처리 공정(30)이 진행된 후, 제1 상부 식각 방지막(140)이 인시츄로 형성되므로, 제1 하부 층간 절연막(120)과 제1 상부 식각 방지막(140)의 경계면에서 야기될 수 있는 신뢰성 문제를 방지할 수 있다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
참고적으로, 도 9는 도 2의 이후에 진행되는 과정일 수 있다.
도 2 및 도 9를 참고하면, 제1 금속 패턴(131)의 표면에 형성된 제1 금속 산화막(131a)을 환원시켜, 제1 금속 산화막(131a)가 제거될 수 있다.
예를 들어, 제1 금속 산화막(131a)는 암모니아 가스와 플라즈마를 이용하여, 제거될 수 있다.
제1 금속 산화막(131a)를 제거하는 동안, 플라즈마에 노출된 제1 하부 층간 절연막(120)은 손상될 수 있다. 이를 통해, 제1 하부 층간 절연막(120)의 상부에 제1 손상 영역(120dr)이 형성될 수 있다.
제1 금속 산화막(131a)을 환원한 후, 제1 금속 패턴(131)의 상면을 따라 연장되는 제1 캡핑 도전 패턴(133)이 형성될 수 있다. 제1 캡핑 도전 패턴(133)은 손상된 제1 하부 층간 절연막의 상면(120ds) 상에 증착되지 않고, 제1 제1 금속 패턴(131) 상에 선택적으로 증착될 수 있다.
도 9에서, 제1 캡핑 도전 패턴(133)은 제1 배리어막(132)의 최상면 상에 증착되지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 캡핑 도전 패턴(133)은 예를 들어, 코발트(Co), 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 니켈(Ni), 루테늄(Ru) 또는 알루미늄 질화물(AlN) 중 적어도 하나를 포함할 수 있다.
제1 캡핑 도전 패턴(133)은 예를 들어, 화학적 기상 증착법 또는 원자층 증착법 등을 이용하여 형성될 수 있다.
제1 캡핑 도전 패턴(133)을 형성한 후, 제1 캡핑 도전 패턴(133)이 공기와 접함으로써, 제1 캡핑 도전 패턴(133)의 표면에 제1 캡핑 산화막(133a)이 형성될 수 있다.
제1 금속 배선(130)은 제1 캡핑 도전 패턴(133)과, 제1 하부 층간 절연막(120) 내에 형성된 제1 배리어막(132) 및 제1 금속 패턴(131)을 포함할 수 있다. 또한, 제1 금속 배선(130)은 제1 금속 배선의 상면(130s), 즉, 제1 금속 배선(130)의 표면에 형성된 제1 캡핑 산화막(133a)을 더 포함할 수 있다.
제1 캡핑 산화막(133a)은 예를 들어, 제1 캡핑 도전 패턴(133)에 포함된 금속의 산화물을 포함할 수 있다.
도 9에서, 제1 금속 패턴(131) 상에 제1 캡핑 도전 패턴(133)이 형성되므로, 제1 금속 배선의 상면(130s)은 제1 하부 층간 절연막의 상면(120ds)보다 돌출되어 있을 수 있다.
또한, 제1 금속 배선의 상면(130s)는 제1 캡핑 산화막(133a)의 상면을 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 제1 금속 배선(130)을 형성하는 것은 제1 트렌치(120t)의 측벽 및 바닥면을 따라 연장되는 제1 배리어막(132)을 형성하는 것과, 제1 트렌치(120t)를 채우는 제1 금속 패턴(131)을 형성하는 것과, 제1 금속 패턴(131)의 상면을 따라 연장되는 제1 캡핑 도전 패턴(133)을 형성하는 것을 포함할 수 있다.
이어서, 도 3의 제1 표면처리 공정(20)이 진행될 수 있다. 제1 표면처리 공정(20)은 예를 들어, 제1 캡핑 도전 패턴(133)의 표면을 표면처리할 수 있다. 예를 들어, 제1 표면처리 공정(20)은 제1 캡핑 도전 패턴(133)의 표면에 형성된 제1 캡핑 산화막(133a)를 환원시키고, 제1 캡핑 도전 패턴(133)의 표면에 실리콘을 흡착시킬 수 있다.
도 10 내지 도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 1 내지 도 9를 이용하여 설명한 것과 중복되는 내용은 간략히 설명하거나 생략한다.
도 10을 참고하면, 제1 영역(I)과 제2 영역(II)을 포함하는 기판(100) 상에, 제2 하부 식각 방지막(210)과 제2 하부 층간 절연막(220)이 형성된다.
하부 패턴(105)은 기판(100)의 제1 영역(I) 및 제2 영역(II)에 포함될 수 있다. 제2 하부 층간 절연막(220)은 제2 트렌치(220t)를 포함할 수 있다. 제2 트렌치(220t)는 제1 영역(I)의 제2 하부 층간 절연막(220)과, 제2 영역(II)의 제2 하부 층간 절연막(220)에 포함될 수 있다.
제2 트렌치(220t)에 의해, 제1 영역(I)의 하부 패턴(105) 및 제2 영역(II)의 하부 패턴(105)은 노출될 수 있다.
제2 하부 식각 방지막(210)은 제1 영역(I) 및 제2 영역(II)의 기판(100) 상에 형성된다. 제2 하부 식각 방지막(210)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN) 중의 적어도 하나를 포함할 수 있다.
제2 하부 층간 절연막(220)은 제2 하부 식각 방지막(210) 상에 형성된다. 제2 하부 층간 절연막(220)은 제1 영역(I) 및 제2 영역(II)의 기판(100) 상에 형성되므로, 제2 하부 층간 절연막(220)도 제1 영역(I)과 제2 영역(II)을 포함할 수 있다.
제2 하부 층간 절연막(220)은 예를 들어, 저유전율 물질을 포함할 수 있다.
도 11을 참고하면, 기판(100) 상에, 제2 금속 배선(230-1, 230-2) 및 제2 하부 층간 절연막(220)을 포함하는 제2 층간 배선 구조체(235-1, 235-2)가 형성된다. 제2 층간 배선 구조체(235-1, 235-2)에서, 제2 금속 배선(230-1, 230-2)의 상면은 노출될 수 있다.
제2 층간 배선 구조체(235-1, 235-2)는 기판(100)의 제1 영역(I)에 형성된 제1 부분(235-1)과, 기판(100)의 제2 영역(II)에 형성된 제2 부분(235-2)를 포함할 수 있다.
제2 층간 배선 구조체의 제1 부분(235-1)은 제2 하부 층간 절연막(220)과, 제2 금속 배선의 제1 부분(230-1)을 포함한다. 제2 층간 배선 구조체의 제2 부분(235-2)은 제2 하부 층간 절연막(220)과, 제2 금속 배선의 제2 부분(230-2)을 포함한다.
제2 금속 배선의 제1 부분(230-1) 및 제2 금속 배선의 제2 부분(230-2)은 각각 제2 배리어막(232-1, 232-2)과, 제2 금속 패턴(231-1, 231-2)과, 제2 캡핑 도전 패턴(233-1, 233-2)을 포함할 수 있다. 제2 금속 배선의 제1 부분(230-1) 및 제2 금속 배선의 제2 부분(230-2) 중 제2 배리어막(232-1, 232-2)과, 제2 금속 패턴(231-1, 231-2)은 제2 하부 층간 절연막(220) 내에 형성될 수 있다.
덧붙여, 제2 금속 배선의 제1 부분(230-1) 및 제2 금속 배선의 제2 부분(230-2)은 제2 금속 배선의 제1 부분(230-1)의 표면 및 제2 금속 배선의 제2 부분(230-2)의 표면에 형성된 제2 금속 산화막(233a)를 포함할 수 있다.
제2 배리어막(232-1, 232-2)은 제2 트렌치(220t)의 측벽 및 바닥면을 따라 연장될 수 있다. 제2 금속 패턴(231-1, 231-2)은 제2 배리어막(232-1, 232-2) 상에서 제2 트렌치(220t)를 채울 수 있다. 제2 캡핑 도전 패턴(233-1, 233-2)은 제2 금속 패턴(231-1, 231-2)의 상면을 따라 연장되어 형성될 수 있다.
제2 금속 산화막(233a)은 제2 금속 배선의 제1 부분(230-1)의 제2 캡핑 도전 패턴(233-1) 및 제2 금속 배선의 제2 부분(230-2)의 제2 캡핑 도전 패턴(233-2)의 일부가 산화된 금속 산화물을 포함할 수 있다.
도 11에서, 제2 금속 산화막(133a)는 제2 캡핑 도전 패턴(233-1, 233-2)의 상면에만 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 배리어막(232-1, 232-2)은 예를 들어, 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물, 루테늄, 코발트, 니켈, 니켈 보론, 텅스텐 질화물, 지르코늄, 지르코늄 질화물, 바나듐, 바나듐 질화물, 니오븀, 니오븀 질화물 중 적어도 하나를 포함할 수 있다.
제2 금속 패턴(231-1, 231-2)은 예를 들어, 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 및 이들의 조합을 포함할 수 있다.
제2 캡핑 도전 패턴(233-1, 233-2)은 예를 들어, 코발트(Co), 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta), 티타늄(Ti), 니켈(Ni), 루테늄(Ru) 또는 알루미늄 질화물(AlN) 중 적어도 하나를 포함할 수 있다.
제2 하부 층간 절연막(220)은 제2 하부 층간 절연막(220)의 상부에 형성된 제2 손상 영역(220dr)과, 제2 손상 영역(220dr)의 하부에 위치하는 제2 비손상 영역(220b)을 포함할 수 있다.
좀 더 구체적으로, CMP 공정을 이용하여, 제2 트렌치(220t) 내에 제2 배리어막(232-1, 232-2) 및 제2 금속 패턴(231-1, 231-2)이 형성될 수 있다.
CMP 공정은 화학 물질을 이용하여 진행되고, 제2 금속 패턴(231-1, 231-2)은 후속 공정으로 이동하기 위해 공기에 노출될 수 있으므로, 제2 금속 패턴(231-1, 231-2)의 상면에 제2 금속 패턴(231-1, 231-2)의 일부가 산화된 금속 산화막이 형성될 수 있다.
이어서, 제2 금속 패턴(231-1, 231-2)의 상면에 형성된 금속 산화막을 환원시켜, 제2 금속 패턴(231-1, 231-2)의 상면에 형성된 금속 산화물이 제거될 수 있다.
제2 금속 패턴(231-1, 231-2)의 상면의 금속 산화물을 제거하는 동안, 플라즈마에 노출된 제2 하부 층간 절연막(220)은 손상될 수 있다. 이를 통해, 제2 하부 층간 절연막(220)의 상부에 제2 손상 영역(220dr)이 형성될 수 있다. 제2 손상 영역(220dr)은 제1 영역(I) 및 제2 영역(II)에 걸쳐 형성될 수 있다.
이어서, 제2 금속 패턴(231-1, 231-2)의 상면을 따라 연장되는 제2 캡핑 도전 패턴(233-1, 233-2)이 형성될 수 있다. 제2 캡핑 도전 패턴(233-1, 233-2)은 제2 하부 층간 절연막(220)의 상면 상에 증착되지 않는다.
제2 캡핑 도전 패턴(233-1, 233-2)을 형성한 후, 제2 캡핑 도전 패턴(233-1, 233-2)과 공기와 접함으로써, 제2 캡핑 도전 패턴(233-1, 233-2)의 표면에 제2 금속 산화막(233a)이 형성될 수 있다.
도 12를 참고하면, 플라즈마를 이용한 제1 표면처리 공정(20)을 통해, 제2 금속 배선의 제1 부분(230-1)의 표면 및 제2 금속 배선의 제2 부분(230-2)의 표면을 표면처리할 수 있다.
제1 표면처리 공정(20)은 제2 금속 배선의 제1 부분(230-1)의 표면 및 제2 금속 배선의 제2 부분(230-2)의 표면에 형성된 제2 금속 산화막(133a)을 환원시킬 수 있다.
또한, 제1 표면처리 공정(20)은 제2 금속 배선의 제1 부분(230-1)의 표면 및 제2 금속 배선의 제2 부분(230-2)의 표면에 실리콘을 흡착시킬 수 있다.
제1 표면처리 공정(20)을 진행하는 동안, 플라즈마에 노출된 제2 하부 층간 절연막(220)은 플라즈마에 의해 좀 더 손상될 수 있지만, 이에 제한되는 것은 아니다.
도 13을 참고하면, 제2 표면처리 공정(30)을 통해, 손상된 제2 하부 층간 절연막(220)의 표면을 표면처리할 수 있다. 제2 표면처리 공정(30)은 제1 표면처리 공정(20)에 의해 손상된 제2 하부 층간 절연막(220)의 표면을 표면처리할 수 있다.
제2 표면처리 공정(30)은 손상된 제2 하부 층간 절연막(220)의 적어도 일부를 회복시킬 수 있다. 좀 더 구체적으로, 제2 표면처리 공정(30)은 제2 손상 영역(220dr)의 적어도 일부를 치유할 수 있다.
제2 표면처리 공정(30)은 제2 손상 영역(220dr)의 적어도 일부를 제2 회복 영역(220rr)으로 변화시킬 수 있다. 따라서, 제2 하부 층간 절연막(220)은 회복된 제2 하부 층간 절연막(220)의 상면을 포함할 수 있다.
도 14를 참고하면, 제2 층간 배선 구조체(235-1, 235-2) 상에, 제2 상부 식각 방지막(240)이 형성된다.
제2 상부 식각 방지막(240)은 제2 금속 배선의 제1 부분(230-1) 및 제2 금속 배선의 제2 부분(230-2)과 접하고, 제2 하부 층간 절연막(220)과 접할 수 있다. 제2 상부 식각 방지막(240)은 제2 하부 층간 절연막(220)의 제2 회복 영역(220rr)과 접할 수 있다.
제2 상부 식각 방지막(240)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN) 중 적어도 하나를 포함할 수 있다.
본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법에서, 제1 표면처리 공정(20), 제2 표면처리 공정(30) 및 제2 상부 식각 방지막(240)을 형성하는 공정은 하나의 챔버 내에서 인시츄(in-situ)로 진행될 수 있다.
도 15를 참고하면, 기판(100)의 제2 영역(II)에 마스크 패턴(50)이 형성된다. 마스크 패턴(50)은 제2 층간 배선 구조체의 제2 부분(235-2) 상에 형성된 제2 상부 식각 방지막(240) 상에 형성된다.
이로 인해, 제2 층간 배선 구조체의 제1 부분(235-1) 상에 형성된 제2 상부 식각 방지막(240)은 마스크 패턴(50)에 의해 노출될 수 있다.
도 16을 참고하면, 마스크 패턴(50)을 이용하여, 제1 영역(I)의 제2 하부 층간 절연막(220)의 일부가 제거될 수 있다.
제1 영역(I)의 제2 하부 층간 절연막(220)의 일부를 제거하여, 제2 층간 배선 구조체(235-1, 235-2) 내에 리세스(235r)이 형성될 수 있다. 좀 더 구체적으로, 리세스(235r)은 제2 층간 배선 구조체의 제1 부분(235-1) 내에 형성될 수 있다.
제2 층간 배선 구조체의 제1 부분(235-1) 내에 리세스(235r)이 형성됨으로써, 제2 금속 배선의 제1 부분(230-1)의 일부는 제1 영역(I)의 제2 하부 층간 절연막(220)의 상면보다 위로 돌출될 수 있다.
또한, 리세스(235r)이 형성되는 동안, 제1 영역(I)의 제2 하부 층간 절연막(220)에 포함된 제2 손상 영역(220dr) 및 제2 회복 영역(220rr)은 제거될 수 있다.
제2 리세스(235r)를 형성한 후, 마스크 패턴(50)은 제거될 수 있다.
도 16에서, 제1 영역(I)의 제2 하부 층간 절연막(220)의 일부를 제거하는 동안, 제2 금속 배선의 제1 부분(230-1)에 포함된 제2 캡핑 도전 패턴(233-1)이 제거되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
또한, 도 16에서, 제2 층간 배선 구조체의 제2 부분(235-2) 상의 마스크 패턴(50)은 남아 있는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
즉, 마스크 패턴(50)을 이용하여, 제2 층간 배선 구조체의 제1 부분(235-1) 상에 형성된 제2 상부 식각 방지막(240)을 제거한 후, 마스크 패턴(50)은 제거될 수 있다. 이어서, 제2 층간 배선 구조체의 제2 부분(235-2) 상에 남아있는 제2 상부 식각 방지막(240)을 마스크로 이용하여, 제1 영역(I)의 제2 하부 층간 절연막(220)의 일부가 제거될 수 있다.
도 17을 참고하면, 돌출된 제2 금속 배선의 제1 부분(230-1)의 프로파일과, 제1 영역(I)의 제2 하부 층간 절연막(220)의 상면과, 제2 영역(II)의 제2 상부 식각 방지막(240)의 프로파일을 따라서, 제3 식각 방지막(245)이 형성될 수 있다.
제3 식각 방지막(245)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN) 중의 적어도 하나를 포함할 수 있다.
제3 식각 방지막(245) 상에, 제2 상부 층간 절연막(270)이 형성될 수 있다. 제2 상부 층간 절연막(270)은 제2 하부 층간 절연막(220) 즉, 제2 층간 배선 구조체(235-1, 235-2) 상에 형성될 수 있다.
좀 더 구체적으로, 리세스(235r)을 포함하는 제2 층간 배선 구조체(235-1, 235-2) 상에 제2 상부 층간 절연막(270)이 형성될 수 있다.
제2 상부 층간 절연막(270)이 형성됨으로써, 리세스(235r)에 대응되는 위치에 에어갭(270g)가 형성될 수 있다.
제2 층간 배선 구조체의 제1 부분(235-1)에 형성된 리세스(235r)은 제2 금속 배선의 제1 부분(230-1) 사이에 형성되므로, 에어갭(270g)는 제2 금속 배선의 제1 부분(230-1) 사이에 형성된다.
제2 상부 층간 절연막(270)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 제2 상부 층간 절연막(270)은 예를 들어, 화학적 기상 증착법(Chemical Vapor Deposition), 스핀 코팅, PECVD(Plasma Enhanced CVD), HDP-CVD(High Density Plasma CVD) 등을 이용하여 형성될 수 있다.
도 18 내지 도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 18는 도 11의 이후에 진행되는 과정일 수 있다.
도 18을 참고하면, 기판(100)의 제2 영역(II)에 마스크 패턴(50)이 형성된다. 마스크 패턴(50)은 제2 층간 배선 구조체의 제2 부분(235-2) 상에 형성될 수 있다.
이로 인해, 제2 층간 배선 구조체의 제1 부분(235-1)은 마스크 패턴(50)에 의해 노출될 수 있다.
도 18에서 도시된 것과 달리, 마스크 패턴(50)과 제2 층간 배선 구조체(235-1, 235-2) 사이에 삽입막이 더 형성될 수도 있다.
도 19를 참고하면, 마스크 패턴(50)을 이용하여, 제1 영역(I)의 제2 하부 층간 절연막(220)의 일부가 제거될 수 있다.
제1 영역(I)의 제2 하부 층간 절연막(220)의 일부를 제거하여, 제2 층간 배선 구조체(235-1, 235-2) 내에 리세스(235r)이 형성될 수 있다.
리세스(235r)이 형성되는 동안, 제1 영역(I)의 제2 하부 층간 절연막(220)에 포함된 제2 손상 영역(220dr)은 제거될 수 있다.
제2 리세스(235r)을 형성한 후, 마스크 패턴(50)은 제거될 수 있다.
도 19에 도시되지 않았지만, 리세스(235r)을 형성한 후, 제2 금속 배선의 제1 부분(230-1)의 표면이 공기 중에 노출됨으로써, 제2 금속 배선의 제1 부분(230-1)의 표면, 예를 들어, 제2 상부 패턴(231-1)의 표면에 금속 산화막이 형성될 수 있다.
도 20을 참고하면, 플라즈마를 이용한 제1 표면처리 공정(20)을 통해, 제2 금속 배선의 제1 부분(230-1)의 표면 및 제2 금속 배선의 제2 부분(230-2)의 표면을 표면처리할 수 있다.
제1 표면처리 공정(20)은 제2 금속 배선의 제1 부분(230-1)의 표면에 형성된 금속 산화막과, 제2 금속 배선의 제2 부분(230-2)의 표면에 형성된 제2 금속 산화막(133a)을 환원시킬 수 있다.
또한, 제1 표면처리 공정(20)은 제2 금속 배선의 제1 부분(230-1)의 표면 및 제2 금속 배선의 제2 부분(230-2)의 표면에 실리콘을 흡착시킬 수 있다. 예를 들어, 제2 금속 배선의 제1 부분(230-1) 중 제2 금속 패턴(231-1)의 상면과, 제2 금속 배선의 제2 부분(230-2) 중 제2 캡핑 도전 패턴(233-1, 233-2)의 상면에 실리콘이 흡착될 수 있지만, 이에 제한되는 것은 아니다.
제1 표면처리 공정(20)을 진행하는 동안, 플라즈마에 노출된 제2 영역(II)의 제2 하부 층간 절연막(220)은 플라즈마에 의해 좀 더 손상될 수 있지만, 이에 제한되는 것은 아니다.
또한, 제1 표면처리 공정(20)을 진행하는 동안, 제1 영역(I)의 제2 하부 층간 절연막(220)의 일부는 손상될 수 있다. 이로 인해, 제1 영역(I)의 제2 하부 층간 절연막(220)에 제2 손상 영역(220dr)이 형성될 수 있다.
도 21을 참고하면, 제2 표면처리 공정(30)을 통해, 손상된 제2 하부 층간 절연막(220)의 표면을 표면처리할 수 있다. 제2 표면처리 공정(30)은 제1 표면처리 공정(20)에 의해 손상된 제2 하부 층간 절연막(220)의 표면을 표면처리할 수 있다.
제2 표면처리 공정(30)은 제2 손상 영역(220dr)의 적어도 일부를 제2 회복 영역(220rr)으로 변화시킬 수 있다.
도 22를 참고하면, 돌출된 제2 금속 배선의 제1 부분(230-1)의 프로파일과, 제2 영역(II)의 제2 하부 층간 절연막(220)의 상면과, 제2 영역(II)의 제2 하부 층간 절연막(220)의 상면을 따라서, 제2 상부 식각 방지막(240)이 형성된다.
이어서, 도 17과 같이, 제2 상부 층간 절연막(270)을 제2 상부 식각 방지막(240) 상에 형성하여, 제2 금속 배선의 제1 부분(230-1) 사이에 에어갭(270g)이 형성될 수 있다.
도 23 내지 도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
참고적으로, 도 23는 도 10의 이후에 진행되는 과정일 수 있다.
도 23을 참고하면, 제2 트렌치(220t)의 측벽 및 바닥면을 따라서, 제2 배리어막(232-1, 232-2)이 형성된다.
제2 금속 패턴(231-1, 231-2)은 제2 배리어막(232-1, 232-2) 상에, 제2 트렌치(220t)를 채우도록 형성된다.
제2 하부 층간 절연막(220) 내에 형성된 제2 금속 패턴(231-1, 231-2)의 상면은 노출된다.
이어서, 기판(100)의 제2 영역(II)에 마스크 패턴(50)이 형성된다. 마스크 패턴(50)은 제2 영역(II)의 제2 하부 층간 절연막(220) 상에 형성될 수 있다.
도 23에 도시되지 않았지만, 제2 금속 패턴(231-1, 231-2)의 상면에 제2 금속 패턴(231-1, 231-2)이 산화되어 형성되는 금속 산화막이 형성될 수 있다.
도 24를 참고하면, 마스크 패턴(50)을 이용하여, 제1 영역(I)의 제2 하부 층간 절연막(220)의 일부가 제거될 수 있다.
제1 영역(I)의 제2 하부 층간 절연막(220)의 일부를 제거하여, 제2 하부 층간 절연막(220) 내에 리세스(235r)이 형성될 수 있다.
다르게 설명하면, 제1 영역(I)의 제2 금속 패턴(231-1) 사이의 제2 하부 층간 절연막(220)의 일부를 제거하여, 리세스(235r)가 형성될 수 있다.
리세스(235r)이 형성됨으로써, 제1 영역(I)의 제2 금속 패턴(231-1)의 일부 및 제2 배리어막(232-1)의 일부는 제1 영역(I)의 제2 하부 층간 절연막(220)의 상면보다 위로 돌출될 수 있다.
제2 리세스(235r)를 형성한 후, 마스크 패턴(50)은 제거될 수 있다.
도 25를 참고하면, 제1 영역(I) 및 제2 영역(II)의 제2 금속 패턴(231-1, 231-2) 상에 제2 캡핑 도전 패턴(233-1, 233-2)이 형성된다. .
이를 통해, 기판(100) 상에, 제2 금속 배선(230-1, 230-2) 및 제2 하부 층간 절연막(220)을 포함하는 제2 층간 배선 구조체(235-1, 235-2)가 형성된다.
제2 금속 배선의 제1 부분(230-1)의 일부는 제2 하부 층간 절연막(220)의 상면보다 위로 돌출될 수 있다. 또한, 제2 금속 배선의 제1 부분(230-1) 사이에, 리세스(235r)가 위치할 수 있다.
좀 더 구체적으로, 제2 금속 패턴(231-1, 231-2) 상에 형성된 금속 산화막을 환원시켜, 제2 금속 패턴(231-1, 231-2)의 상면에 형성된 금속 산화물이 제거될 수 있다.
제2 금속 패턴(231-1, 231-2)의 상면의 금속 산화물을 제거하는 동안, 플라즈마에 노출된 제2 하부 층간 절연막(220)은 손상될 수 있다. 이를 통해, 제2 하부 층간 절연막(220)의 상부에 제2 손상 영역(220dr)이 형성될 수 있다. 제2 손상 영역(220dr)은 제1 영역(I) 및 제2 영역(II)에 걸쳐 형성될 수 있다.
도 25에서, 제2 금속 배선의 제1 부분(230-1)의 제2 캡핑 도전 패턴(233-1)은 제2 하부 층간 절연막(220)보다 돌출된 제2 배리어막(232-2)를 따라 기판(100)의 수직 방향으로 연장되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제2 금속 배선의 제1 부분(230-1)의 제2 캡핑 도전 패턴(233-1)은 돌출된 제2 금속 패턴(231-1) 및 제2 배리어막(232-1)의 프로파일을 따라 증착될 수도 있다.
제2 캡핑 도전 패턴(233-1, 233-2)을 형성한 후, 제2 캡핑 도전 패턴(233-1, 233-2)과 공기와 접함으로써, 제2 캡핑 도전 패턴(233-1, 233-2)의 표면에 제2 금속 산화막(233a)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
20: 제1 표면처리 공정 30: 제2 표면처리 공정
100: 기판 120, 220: 하부 층간 절연막
120dr, 220dr: 손상 영역 120rr, 220rr: 손상에서 회복된 영역
130, 230-1, 230-2: 금속 배선 140, 240: 상부 식각 방지막
135, 235-1, 235-2: 층간 배선 구조체

Claims (10)

  1. 기판 상에, 트렌치를 포함하는 제1 층간 절연막을 형성하고,
    상기 트렌치의 적어도 일부를 금속 배선 영역으로 채우고,
    제1 표면 처리 공정에서, 상기 금속 배선 영역의 표면과 상기 제1 층간 절연막의 표면을 플라즈마에 노출시키고,
    이어서 제2 표면 처리 공정에서, 상기 제1 층간 절연막의 표면을 메틸기(-CH3)를 포함하는 회복(recovery) 가스에 노출시키고,
    이어서, 상기 금속 배선 영역 및 상기 제1 층간 절연막 상에, 식각 방지막을 형성하는 것을 포함하되,
    상기 제1 표면 처리 공정은,
    실레인을 포함하는 가스를 이용하여, 상기 금속 배선 영역의 표면에 실리콘을 흡착시키고,
    상기 금속 배선 영역의 표면의 금속 산화물을 환원하는 것을 포함하고,
    상기 제1 층간 절연막은 상기 제1 층간 절연막의 상면을 포함하는 회복 영역과, 상기 회복 영역의 하부에 위치하는 손상 영역을 포함하고,
    상기 손상 영역의 탄소 농도는 상기 회복 영역의 탄소 농도보다 작은 반도체 장치 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 표면 처리 공정, 상기 제2 표면 처리 공정 및 상기 식각 방지막을 형성하는 것은 인시츄(in-situ)로 진행되는 반도체 장치 제조 방법.
  3. 삭제
  4. 제1 항에 있어서,
    상기 금속 배선 영역을 형성하는 것은 상기 트렌치 내에 금속 패턴을 형성하고, 상기 금속 패턴의 상면을 따라 연장되는 캡핑 도전 패턴을 형성하는 것을 포함하고,
    상기 제1 표면 처리 공정은 상기 캡핑 도전 패턴의 표면을 처리하는 반도체 장치 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 층간 절연막은 제1 영역과 제2 영역을 포함하고,
    상기 금속 배선 영역은 상기 제1 영역 및 제2 영역의 상기 제1 층간 절연막 내에 있는 복수의 금속 배선 영역을 포함하고,
    상기 제2 영역 상에, 마스크 패턴을 형성하고,
    상기 마스크 패턴을 이용하여, 상기 제1 영역의 상기 제1 층간 절연막의 일부를 제거한 후, 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.
  6. 제5 항에 있어서,
    상기 제2 층간 절연막을 형성하는 것은 상기 제1 영역의 상기 복수의 금속 배선 영역 중 어느 하나 사이에 에어갭을 형성하는 것을 포함하는 반도체 장치 제조 방법.
  7. 제1 항에 있어서,
    상기 제1 층간 절연막은 제1 영역과 제2 영역을 포함하고,
    상기 금속 배선 영역은 상기 제1 영역 및 제2 영역의 상기 제1 층간 절연막 내에 있는 복수의 금속 배선 영역을 포함하고,
    상기 제1 표면 처리 공정 전에, 상기 제2 영역의 상기 제1 층간 절연막 상에, 마스크 패턴을 형성하고,
    상기 마스크 패턴을 이용하여, 상기 제1 영역의 상기 제1 층간 절연막의 일부를 제거하는 것을 더 포함하는 반도체 장치 제조 방법.
  8. 기판 상에, 금속 배선 영역과 제1 층간 절연막을 포함하고, 상기 금속 배선 영역의 상면이 노출되는 층간 배선 구조체를 형성하고,
    플라즈마를 이용한 제1 표면 처리 공정을 통해, 노출된 상기 금속 배선 영역의 상면에 실리콘을 흡착시켜 상기 금속 배선 영역의 표면의 금속 산화물을 환원 처리하고 상기 제1 층간 절연막의 표면을 손상시키고,
    메틸기(-CH3)를 포함하는 회복 가스와 플라즈마를 이용한 제2 표면 처리 공정을 통해, 손상된 상기 제1 층간 절연막의 표면을 처리하고,
    상기 제1 및 상기 제2 표면 처리 공정 후, 상기 층간 배선 구조체 상에 식각 방지막을 형성하는 것을 포함하고,
    상기 금속 배선 영역은 상기 제1 층간 절연막 내에 형성된 금속 패턴과, 상기 금속 패턴의 상면을 따라 연장되는 캡핑 도전 패턴을 포함하고,
    상기 제1 표면처리 공정은 상기 캡핑 도전 패턴의 표면을 처리하는 반도체 장치 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 표면 처리 공정 및 상기 제2 표면 처리 공정은 챔버 내에서 연속적으로 진행되는 반도체 장치 제조 방법.
  10. 제8 항에 있어서,
    상기 제1 층간 절연막은 제1 영역 및 제2 영역을 포함하고,
    상기 제1 영역의 제1 층간 절연막의 일부를 제거하여, 상기 층간 배선 구조체 내에 리세스를 형성하고,
    상기 층간 배선 구조체 상에 제2 층간 절연막을 형성하는 것을 더 포함하고,
    상기 층간 배선 구조체 내에 상기 리세스에 대응되는 위치에 에어갭이 형성되는 반도체 장치 제조 방법.

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