KR20090130030A - 무공극 콘택트 플러그 - Google Patents

무공극 콘택트 플러그 Download PDF

Info

Publication number
KR20090130030A
KR20090130030A KR1020097020946A KR20097020946A KR20090130030A KR 20090130030 A KR20090130030 A KR 20090130030A KR 1020097020946 A KR1020097020946 A KR 1020097020946A KR 20097020946 A KR20097020946 A KR 20097020946A KR 20090130030 A KR20090130030 A KR 20090130030A
Authority
KR
South Korea
Prior art keywords
layer
contact
contact opening
depositing
tungsten
Prior art date
Application number
KR1020097020946A
Other languages
English (en)
Inventor
올루분미 오. 아데투투
엘시 디. 뱅크스
제프리 더블유. 토마스
Original Assignee
프리스케일 세미컨덕터, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프리스케일 세미컨덕터, 인크. filed Critical 프리스케일 세미컨덕터, 인크.
Publication of KR20090130030A publication Critical patent/KR20090130030A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

콘택트 플러그를 형성하기 위한 반도체 소자 제조 공정은 콘택트 개구(24)에 티타늄 또는 탄탈 콘택트 층(30), 질화 티타늄 배리어 층(40), 및 텅스텐 시드 층(50)을 순차적으로 증착하는 단계를 포함한다. 콘택트 홀(24)은 이후 콘택트 개구(24)에 공극들이 전혀 형성되지 않도록 구리 층(60)을 전기도금함으로써 콘택트 개구의 바닥면으로부터 상향 충진된다. CMP 공정에 의해 임의의 과잉 금속이 제거됨으로써 콘택트 플러그(70)가 형성되며, CMP 공정은 또한 콘택트 층/시드 층/배리어 층(30, 40, 50) 중 하나 이상을 얇게하거나 제거하는데에도 사용될 수 있다.
유전체층, 콘택트 개구, 금속 재료, 초기 콘택트 층, 배리어 층, 텅스텐 시드 층, 물리 기상 증착, 화학 기상 증착, 전기도금, 화학 기계적 연마

Description

무공극 콘택트 플러그{A VOID-FREE CONTACT PLUG}
본 발명은 일반적으로 반도체 소자 분야에 관한 것이다. 일 양태에서, 본 발명은 콘택트 플러그(contact plug)들의 형성에 관한 것이다.
반도체 소자들은 통상, FEOL(front end of line: 전처리) 공정의 일부로서 기판 상에 또는 기판 내에 형성되는 소자 부품들(예를 들면, 트랜지스터 및 커패시터들)을 포함한다. 또한, 소자 부품들을 외부 세계에 연결하는 상호접속 피처들(interconnect features)(예를 들면, 접점들, 금속선들, 및 비아들(via))은 BEOL(back end of line: 후처리) 집적 공정의 일부로서 포함되며, 따라서 상호접속 피처들 내에 및 상호접속 피처들 사이에는 상호접속 피처들과 소자 부품들을 전기적으로 절연시키기 위한 하나 이상의 유전체층들이 형성된다. 최근까지, 종래의 금속 증착 공정들은 하나 이상의 기저 하위층들(underlying sub-layer) 위에 텅스텐 또는 구리층을 증착함으로써 콘택트 플러그 개구들을 충진하는 것이다. 그러나, 비휘발성 메모리(NVM: non-volatile memory) 소자들과 같은 보다 소형화된 소자일수록 종횡비가 증가하므로, 콘택트 플러그를 형성하기 위한 기존의 공정들은, 내부에 공극들(void) 또는 코어들이 형성되는 콘택트 플러그들을 만들어내는 경우가 종종 있다. 공극들은, 종래의 증착 공정들이 콘택트 플러그 개구 내부에 금속 층을 균일하게 형성하지 못하고 대신에 콘택트 플러그 개구의 상부 영역들에 금속(예를 들면, 텅스텐)을 보다 두껍게 형성하여 하부 영역에 공극 또는 코어가 남는 사실에 기인한다. 이러한 종래의 플러그 형성 공정의 일 예가 도 1에 도시되어 있는 바, 이는 콘택트 개구(12)의 상부에 텅스텐이 보다 두껍게 형성되도록 하나 이상의 하위층(13, 14)(예를 들면, 티타늄 및 TiN) 위에 텅스텐 층(15)을 증착하여 텅스텐 중에 공극 영역(16)을 형성함으로써 소자 구조물(10)(예를 들면, 게이트 또는 소스/드레인) 상의 유전체층(11)의 개구(12)에 콘택트 플러그가 형성되는 반도체 소자(19)를 도시한다. 콘택트 플러그들 내에서의 공극들의 존재는 콘택트 저항을 대폭 증가시킬 수 있고, 후속 처리 단계들에서 CMP 슬러리 물질들을 포획할 수 있으며, 소자 수율을 현저히 감소시킬 수 있다. 텅스텐을 ALD(atomic layer deposition: 원자층 증착) 공정으로 정합 증착시킴으로써 공극들을 없애려는 종래의 시도들은, ALD 공정들이 콘택트 플러그를 충진하기 위해 필요한 두께를 제공하기 위해 너무 많은 시간을 필요로 하기 때문에 달성될 수 없다. 공극들을 없애기 위한 다른 시도들에는 질화 금속(예를 들면, 질화 탄탈)과 같은 하나 이상의 배리어 층 재료들 위에 다른 도전성 재료(예를 들면, 구리)를 전기도금하는 것이 포함되어 있다. 그러나, 이러한 시도들은 추가적인 가공 단계들을 필요로 하고, 전기적 성능을 저하시켰다(예를 들면, 보다 높은 콘택트 저항). 또한, 구리로 콘택트 플러그들을 형성하기 위한 종래의 시도들과 관련해서는, 활성 영역 또는 층간 유전체층 내로의 구리 확산 및/또는 구리와 기저들층 사이의 층간 접착의 손상을 포함하는 다른 결점이 존재한다.
따라서, 공극이 없는 콘택트 플러그들을 제조하기 위한 개선된 방법이 요구되고 있다. 또한, 전처리 공정에 효과적이고, 효율적이며, 신뢰성있게 집적될 수 있는 무공극 콘택트 플러그도 요구되고 있다. 콘택트 저항을 감소시키고 구리 확산을 저감시키는 개선된 콘택트 플러그 형성 방법도 요구되고 있다. 전술한 종래 기술에서의 문제점들을 해결하기 위한 개선된 반도체 소자들 및 그 제조 방법들도 요구되고 있다. 종래의 방법들 및 기술들의 추가적인 한계들 및 단점들은 첨부도면들 및 이하의 상세한 설명을 참조한 본원의 나머지 내용을 통해서 당업자에게 명백해질 것이다.
하기 도면들을 참조하여 이하의 상세한 설명을 검토함으로써, 본 발명이 이해될 수 있고 그 여러가지 목적들, 특징들 및 장점들이 얻어질 수 있을 것이다.
도 1은 공극을 갖는 콘택트 플러그가 형성되는 반도체 소자의 부분 단면도.
도 2는 소자 부품을 노출시키기 위해 층간 유전체층에 콘택트 개구가 형성되는 반도체 소자의 부분 단면도.
도 3은 콘택트 개구에 티타늄 층을 증착한 후의 도 2에 이어지는 공정의 도시도.
도 4는 콘택트 개구에 질화 티타늄 배리어 층을 증착한 후의 도 3에 이어지는 공정의 도시도.
도 5는 콘택트 개구에 텅스텐 층을 증착한 후의 도 4에 이어지는 공정의 도 시도.
도 6은 텅스텐 층에 콘택트 금속 플러그 재료를 전기도금함으로써 콘택트 개구가 충진된 후의 도 5에 이어지는 공정의 도시도.
도 7은 과잉 콘택트 금속과 하나 이상의 기저 배리어 층의 적어도 일부를 화학 기계적 연마(chemical mechanical polish: CMP) 공정으로 제거한 후의 도 6에 이어지는 공정의 도시도.
도 8은 무공극 콘택트 플러그 형성 방법을 도시하는 흐름도.
도시의 간명함을 위해 도면에 도시한 요소들을 반드시 실척으로 도시하지는 않았음을 알아야 할 것이다. 예를 들어, 일부 요소들의 치수는 명료한 이해를 촉진 및 향상시키기 위해 다른 요소에 비해 과장하여 도시되었다. 또한, 적절하다고 판단되는 경우, 동일하거나 유사한 구성요소들을 나타내기 위해 여러 도면들에서 동일한 도면부호들이 반복되었다.
플러그를 전기도금된 구리로 충진하기 전에 콘택트 플러그 개구에, 콘택트 층(예를 들면, Ti)과, 텅스텐 층을 포함하는 하나 이상의 확산 배리어 층들을 순차적으로 증착함으로써 무공극 콘택트 플러그를 갖는 반도체 소자를 형성하기 위한 방법 및 장치에 대해 설명한다. 선택된 실시예에서, 초기 콘택트 층은 기저 실리사이드 층 위에 자연 산화물의 형성을 감소시키는 작용을 하는 티타늄을 증착함으로써 형성된다. 콘택트 층 위에 질화 티타늄 층을 증착함으로써, 이어지는 텅스텐 배리어 층의 형성 중에 휘발성 불소 반응의 발생을 방지하기 위한 불소 배리어가 형성된다. 질화 티타늄은 또한, 후속 형성되는 구리가 질화 티타늄 층을 통해서 확산되는 것을 방지하기 위해 콘택트 플러그에 대해 구리 확산 배리어 기능을 제공할 수도 있다. 얇은 텅스텐 배리어 층을 증착함으로써, 후속되는 구리 전기도금 단계를 위한 시드(seed) 층이 형성된다. 각종 실시예들에서, 텅스텐 배리어 층은, 후속 형성되는 구리가 기저층(들)을 통해서 확산되는 것을 방지하기 위한 구리 확산 배리어로서 작용하도록 비정질 또는 소립자 구조로 형성될 수도 있다. 예를 들어, 텅스텐 배리어 층은 실리콘 소스 분해 공정(예를 들어, WF6 + SiH4)을 사용하여 비정질 또는 소립자 구조로 형성될 수도 있다. 배리어 층이 소립자 나노결정 구조(예를 들면, 대략 50 옹스트롬 이하의 입자)를 갖는 비정질 재료로 형성되면, 그 결정 구조는 금속 이온들이 기저층(들)을 통해서 확산되는 것을 방지하는데 효과적이지 못한 대립자(large grain) 재료들의 확산 차단 특성들에 비해 후속 증착되는 금속 이온의 확산을 감소하거나 방지한다. 구리층 및 배리어 층(들)을 연마 처리한 후, 표준 CMOS 후처리 공정과 같은 임의의 소정 BEOL 공정이 사용되어 소자를 완성할 수 있다. 본 발명의 방법 및 장치에 의하면, 플러그 공극들이 감소되거나 제거됨으로써, 특히 공격적인 콘택트 플러그 종횡비를 갖는 NVM 제품들에 대한 제조 수율이 증가되지만, 개시된 기술들은 플러그 내의 공극이 수율을 제한하는 임의의 제품 또는 기술에 사용될 수 있다.
이제 본 발명의 각종 예시적인 실시예들을 첨부도면들을 참조하여 상세히 설명할 것이다. 이하의 설명에서는 다양한 세부내용들이 기술되지만, 본 발명은 이 들 특정한 세부내용들 없이 실시될 수도 있고, 실시예마다 달라질 공정 기술 또는 설계-관련 요건들에 대한 부합과 같은 소자 설계자의 특정 목표들을 달성하기 위해 본 명세서에 기재된 발명에 대해 여러가지 실시예 특정 결정이 이루어질 수 있음을 알 것이다. 이러한 개발 노력이 복잡하고 시간 소모적일 수 있지만, 그럼에도 불구하고 본 명세서의 이점을 갖는 당업자에게는 일상적인 작업일 것이다. 예를 들어, 본 상세한 설명 전체에 걸쳐서, 기술된 반도체 구조들을 형성하기 위해 특정한 재료층들이 증착되고 제거될 것임을 알아야 한다. 이러한 층들을 증착 또는 제거하기 위한 특정 공정들에 대해서 상세히 후술하지는 않지만, 이러한 층들을 적절한 두께로 증착, 제거 또는 형성하기 위해 당업자에 대한 종래 기술들이 사용될 것이다. 이러한 세부내용들은 주지되어 있으며, 본 발명을 제조 또는 사용하는 방법을 당업자에게 가르칠 필요가 있다고는 생각되지 않는다. 또한, 선택된 양태들은 본 발명을 제한하거나 불명료하게 만드는 것을 방지하기 위해 모든 소자 특징부 또는 형태를 포함하지 않은 반도체 소자의 간단한 단면도들을 참조하여 설명된다. 이러한 설명들 및 도시들은 당업자가 자신의 연구의 요지를 다른 당업자에게 설명 및 전달하는데 사용된다. 본 상세한 설명의 전체에 걸쳐서 도면 속의 특정한 요소들은 간명하게 도시되어 있으며 반드시 실척으로 도시되지는 않는다는 점도 유의해야 한다. 예를 들어, 도면들에서의 일부 요소의 치수들은 본 발명의 실시예의 이해를 돕기 위해 다른 요소에 비해 과장될 수도 있다.
먼저 도 2에는, 기판(20)과 하나 이상의 소자 부품들(21, 22) 위에 형성된 층간 유전체층(ILD: inter-level dielectric layer)(23)에 콘택트 개구(24)가 형성 되어 있는 반도체 소자(29)의 부분 단면도가 도시되어 있다. 제조되는 트랜지스터 소자들(21, 22)의 형태에 따라서, 기판(20)은 벌크 실리콘 기판, 단결정 실리콘(도핑 또는 비도핑), 또는 예를 들어 Si, SiC, SiGe, SiGeC, Ge, GaAs, InAs, InP 뿐 아니라 다른 Ⅲ-Ⅳ족 화합물 반도체들 또는 그 임의의 조합을 포함하는 임의의 반도체 재료로서 실시될 수도 있으며, 경우에 따라서는 벌크 취급 웨이퍼로서 형성될 수도 있다. 또한, 기판(20)은 SOI(semiconductor-on-insulator) 구조물 또는 결정 방위가 상이한 벌크 및/또는 SOI 영역으로 구성되는 하이브리드 기판의 최상위 반도체 층으로서 실시될 수도 있다.
임의의 소정 전처리 공정을 사용하여, 소자 부품들(21, 22)의 각각은 기판(11)에 형성되는 MOSFET 트랜지스터, 더블 게이트 FDSOI(fully depleted semiconductor-on-insulator) 트랜지스터, NVM 트랜지스터, 커패시터, 다이오드 또는 임의의 기타 집적 회로 부품으로서 형성될 수 있다. 도 2에 도시된 간단한 소자 예에서, 제 1 소자 부품(21)은, 기판(20) 내의 채널 영역 위에 형성되고 게이트 절연체에 의해 상기 영역으로부터 절연되며 그 위에는 기판(20)에 소스/드레인 영역을 주입하는 중에 사용되는 하나 이상의 측벽 스페이서들이 형성되는 게이트 전극 층으로 부분 형성되는 MOSFET 트랜지스터이다. 제 2 소자 부품(22)은 역시 MOSFET 트랜지스터일 수 있거나, 또는 그 위에 제 1 유전체층 또는 터널 유전체가 형성되는 채널 영역, 및 플로팅(floating) 게이트, 상기 플로팅 게이트 위에 형성되는 제어 유전체층, 상기 제어 유전체층 위에 형성되는 제어 게이트(별도로 도시되지 않음)를 포함하는 NVM 게이트 스택을 갖는 비휘발성 메모리(NVM) 소자와 같은 다른 부품일 수도 있다. 인식되는 바와 같이, 플로팅 게이트 소자 외에, 나노클러스터 소자 및 SONOS(silicon-oxide-nitride-oxide-silicon) 소자들을 포함하는 다른 형태의 NVM 소자들이 존재한다.
기판(20) 상에 형성되는 소자 부품들(21, 22)의 특정 형태에 관계없이, 부품들은 소자 부품들(21, 22) 위에 등각 또는 거의 등각 에칭 정지(near conformal etch stop)층(도시되지 않음) 및 하나 이상의 사전-금속(pre-metal) 층간 유전체층(23)을 화학 기상 증착(CVD), PECVD(plasma-enhanced chemical vapor deposition), 물리 기상 증착(PVD), 원자층 증착(ALD) 또는 그 임의의 조합에 의해 대략 500 내지 10000 옹스트롬의 두께로 블랭킷 증착함으로써 전기적으로 절연되지만, 다른 두께도 사용될 수 있다. 인식되는 바와 같이, 층간 유전체층(23)은 유전 재료의 층을 증착하는 등에 의해 하나 이상의 구성 층들로 형성될 수도 있다. 기판(20) 위에 층간 유전체층(23)을 형성하기 위해서는, 증착 또는 테트라에틸오소실리케이트(TEOS), 보로포스포실리케이트 글래스(BPSG) 등으로 형성된 산화물 층의 형성 등에 의해 다른 부품 층 재료들 및/또는 공정들이 사용될 수도 있다. 층간 유전체층(23)은 소자 부품들(21, 22)의 상부와 측부를 완전히 덮도록 형성된 후, 층(23)은 도 2에 도시하듯이 평탄한 유전체층으로 연마된다. 특히, 유전체층(23)을 평탄화하기 위해 다른 에칭 공정들이 사용될 수도 있지만, 층간 유전체층(23)을 연마하기 위해 화학 기계적 연마(CMP) 단계가 사용될 수 있다.
기판(20)에 형성된 소스/드레인 영역과 같은 기저 소자 부품을 노출시키기 위해 ILD(23)를 통해서 콘택트 개구(24)가 에칭된다. 콘택트 개구(24a)는 소자 부 품(21, 22) 내의 게이트 전극을 노출시키기 위해 ILD(23)에 형성될 수도 있음을 알지만, 본 명세서에 제공되는 설명은 기판(20)의 활성 영역을 노출시키는 콘택트 개구(24)에 초점을 둘 것이다. 현재의 최첨단 회로 설계에서, 콘택트 개구(24)는 대략 1000 내지 3000 옹스트롬의 폭, 보다 바람직하게는 대략 1500 옹스트롬 미만의 폭을 가지며, 그 결과 플로팅 게이트 NVM 소자들에서의 종횡비(높이:폭)는 약 3:1보다 크고, 보다 바람직하게는 적어도 약 6:1이지만, 미래의 제조 공정 기술에서의 종횡비는 더 클 것이다. 기판(20) 내의 소스/드레인 영역 위에 있는 선택된 콘택트 영역을 노출시키는 콘택트 개구(24)를 형성하기 위해 임의의 소정의 포토리소그래피 및/또는 선택적 에칭 기술들이 사용될 수 있지만, 콘택트 영역(24a)이 게이트 전극 위에 설치될 수도 있다. 예를 들어, 콘택트 개구(24)는, 콘택트 홀이 규정되는 ILD(23) 위에 보호 마스크층(도시되지 않음)을 증착 및 패터닝하고, 이후 콘택트 개구 측벽들을 제조하는 에칭 공정으로 콘택트 개구(24)를 형성하기 위해 노출된 ILD(23)를 이방성 에칭(예를 들면, 반응성 이온 에칭)함으로써 형성될 수 있다. 다른 실시예에서는, ILD(23) 위에 형성된 보호 마스크 층(도시되지 않음), 평탄화된 ILD(23), 및 선택된 콘택트 영역(및/또는 게이트 전극) 위에 형성된 에칭 정지층(etch stop layer)(도시되지 않음)의 선택된 부분들을 제거하는 3단 에칭 공정이 사용된다. 예비 단계로서, 보호 캡 층의 바로 위에 포토레지스트 층(도시되지 않음)이 도포되고 패터닝될 수 있지만, 콘택트 개구(24)의 위치를 규정하기 위해 다층 마스킹 기술들이 또한 사용될 수 있다. 보호 캡 층, ILD 층(23), 및 에칭 정지 층의 노출된 부분들은 이후, O2, N2 또는 불소-함유 가스를 사용하는 이방성 RIE(reactive ion etching) 공정과 같은, 콘택트 개구(24)를 에칭하기 위한 적절한 에칭 공정들을 사용함으로써 제거된다. 예를 들어, ILD(23)의 재료(예를 들면, 탄소-도핑된 산화물 막을 에칭하기 위해 사용되는 아르곤, CHF3 또는 CF4 화학물)에 대해 선택적인 에칭 공정이 사용되어 ILD(23)의 노출된 부분을 관통 에칭한다. 임의의 잔여 층들을 제거하기 위해 하나 이상의 추가적인 에칭 및/또는 애쉬(ash) 공정들이 사용될 수 있다.
도 3은 적어도 콘택트 개구(24)에 초기 콘택트 층(30)이 일체로 형성된 후의 도 2에 이어지는 반도체 소자(39)의 공정을 도시한다. 선택된 실시예에서, 초기 콘택트 층(30)은 탄탈 또는 티타늄 층을 증착함으로써 형성된다. 증착된 콘택트 층(30)은 기저 실리사이드 층 상에 형성되는 자연 산화물을 감소시킴으로써 콘택트 저항을 낮추는 역할을 한다. 초기 콘택트 층(30)은 스퍼터링 세정 공정 이후 물리 기상 증착(PVD) 공정을 사용하여 반도체 소자(39) 위에 및 콘택트 개구(24)의 측벽 및 플로어 상에 증착될 수 있지만, CVD, PECVD, ALD 또는 그 임의의 조합과 같은 다른 증착 공정들이 사용될 수도 있다. 선택된 실시예에서, 초기 콘택트 층(30)은 티타늄 또는 탄탈을 대략 10 내지 1000 옹스트롬, 및 보다 바람직하게는 약 50 내지 300 옹스트롬의 두께로 증착함으로써 형성되지만, 다른 두께가 사용될 수도 있다. 인식되는 바와 같이, 초기 콘택트 층(30)의 측벽 두께는 콘택트 개구(24)의 상면에서 측정되는 초기 콘택트 층의 두께보다 얇을 것이다. 초기 콘택트 층(30) 은 티타늄으로 형성될 수 있지만, 기저 실리사이드 층의 콘택트 저항을 감소시키고 및/또는 기저 실리사이드 층에 형성된 자연 산화물을 감소시키는 재료가 기저 실리사이드 층 및 후속 형성되는 질화 티타늄 층 사이에 접착성 콘택트 기능을 제공하기에 적합한 조성을 갖는 한 임의의 적절한 재료가 사용될 수 있다.
도 4는 적어도 콘택트 개구(24)에서 초기 콘택트 층(30) 위에 제 1 확산 배리어 층(40)이 일체로 형성된 후의 도 3에 이어지는 반도체 소자(49)의 공정을 도시한다. 선택된 실시예에서, 제 1 확산 배리어 층(40)은 질화 티타늄 층을 증착함으로써 형성된다. 증착된 질화 티타늄은 구리가 기저 콘택트 층(30)과 실리사이드를 통해서 확산되는 것을 방지하기 위한 구리 확산 배리어로서 작용하며, 후속되는 텅스텐 배리어 층 형성(후술됨) 중에 휘발성 불소 반응이 발생하는 것을 방지하기 위한 불소 배리어로도 작용할 수 있다. 질화 티타늄 층(40)은 초기 콘택트 층(30) 위에 및 콘택트 개구(24)의 측벽과 플로어 상에 CVD, PECVD, PVD, ALD, 또는 그 임의의 조합에 의해 대략 25 내지 1000 옹스트롬, 보다 바람직하게는 약 50 내지 100 옹스트롬의 측벽 두께로 증착될 수 있지만, 다른 두께가 사용될 수도 있다. 다시, 제 1 확산 배리어 층(40)의 측벽 두께는 콘택트 개구(24)의 상면에서 측정되는 제 1 확산 배리어 층(40)의 두께보다 얇을 것이다. 또한 제 1 확산 배리어 층(40)은 질화 티타늄으로 형성될 수 있지만, 구리 및/또는 불소 배리어로서 작용하는 재료가 기저 콘택트 층(30)과 후속 형성되는 텅스텐 층 사이에 접착 기능을 제공하기에 적합한 조성을 갖는 한 임의의 적절한 재료가 사용될 수 있다.
도 5는 적어도 콘택트 개구(24)에서 제 1 확산 배리어 층(40) 위에 시드 층(50)이 일체로 형성된 후의 도 4에 이어지는 반도체 소자(59)의 공정을 도시한다. 선택된 실시예에서, 시드 층(50)은 후속되는 직접 구리 전기도금 단계 중에 금속 시드층으로서 작용하는 고전도성 금속(예를 들면 텅스텐의 핵형성 층)이다. 그러나, 금속 시드 층(50)은 질소를 포함한 불순물들을 미량 포함할 수도 있다. 각종 실시예들에서, 텅스텐 시드 층(50)은 후속 형성되는 구리가 기저층(들)을 통해서 확산되는 것을 방지하기 위한 구리 확산 배리어로서 작용하도록 비정질 또는 소립자 구조로 형성될 수 있다. 예를 들어, 텅스텐 배리어 층은 물리 기상 증착(PVD) 공정과 같은 임의의 증착 공정(예를 들면, 반응성 스퍼터링)을 사용하여 콘택트 개구(24)의 측벽들 및 플로어에 텅스텐을 증착함으로써 비정질 또는 소립자 구조로 형성될 수 있다. 인식되는 바와 같이, 텅스텐-함유 소스(예를 들면, WF6)를 수소(예를 들면, WF6 + SiH4)의 유무와 더불어 분해하는 실리콘-함유 가스(예를 들면, 실란 또는 디클로로실란)와 같은 텅스텐 배리어 층을 형성하기 위해 다른 증착 공정들이 사용될 수도 있다. 인식되는 바와 같이, 텅스텐 형성 공정에서 실란의 양이 증가할수록, 텅스텐의 결정 구조는 보다 비정질화되며, 따라서 비정질 또는 소립자 텅스텐 층의 보다 작은 입계를 통해서 쉽게 확산될 수 없는 구리와 같은 금속 이온들에 대해 보다 효과적인 확산 배리어를 제공한다. 그러나, 증착된 텅스텐 시드/배리어 층(50)은 질화 티타늄 층(40) 위에 및 콘택트 개구(24)의 측벽들과 플로어 상에 대략 25 내지 1000 옹스트롬의 측벽 두께로 증착될 수 있지만, 텅스텐이 콘택트 개구를 충진하지 않는다면 다른 두께가 사용될 수도 있다. 인식되는 바와 같이, 텅스텐 시드/배리어 층(50)의 측벽 두께는 콘택트 개구(24)의 상면에서 측정되는 텅스텐 시드/배리어 층(50)의 두께보다 얇을 것이다. 시드/배리어 층(50)은 텅스텐으로 형성될 수 있지만, 후속되는 금속 전기도금 공정을 위한 시드 층을 제공하고 및/또는 후속 형성되는 금속이 기저층들(30, 40)로 확산되는 것을 감소 또는 방지하기 위한 배리어 기능을 제공하기에 적합한 조성을 갖는 한 임의의 적절한 재료가 사용될 수도 있다.
도 6은 시드 층(50) 상에 콘택트 금속 플러그 재료(60)를 전기도금함으로써 콘택트 개구(24)가 상향(bottom up) 충진된 후의 도 5에 이어지는 반도체 소자(69)의 공정을 도시한다. 종횡비가 높은 콘택트 충진(contact fill)을 위해서는, 콘택트 충진의 벌크가 플러그 내의 코어 또는 공극들을 제거하도록 상향 충진이 바람직하다. 스퍼터링 챔버 내에 시드 층(50)이 형성되면, 반도체 소자(69)는 스퍼터링 챔버로부터 제거되어 시드 층(50) 상에 금속을 전기도금할 준비를 한다. 시드 층(50)이 실질적으로 순수한 텅스텐으로 형성되는 경우, 대기 산화제들에 대한 노출을 통해서 텅스텐 상에 쉽게 형성되는 자연 산화물은, 종래의 사전-세정 공정(예를 들면 희석 불화수소산(HF))을 사용함으로써 또는 자연 산화물을 제거하기 위한 전기도금 용액을 도포함으로써(예를 들면 전기도금 용액에 반대 극성 전위를 인가함으로써) 전기도금 전에 사전-세정될 수 있다. 시드 층(50)으로부터 자연 산화물을 제거한 후, 구리 층(60a 내지 60f)이 증착되어 콘택트 개구(24)를 전기도금된 구리(60)로 상향 충진한다. 구리 전기도금 공정을 사용함으로써, 콘택트 개구(24)의 바닥에 제 1 구리 층(60a)이 형성되고, 후속 구리 층(60b 내지 60f)이 이어진 다. 선택된 실시예에서, 구리 도금은 임의의 소정 구리 전기도금 공정을 사용하여 이루어진다. 구리 전기도금 공정은 전체 콘택트 개구(24)가 구리(60)로 충진되거나 흘러넘칠때까지 계속되며, 이 시점이 되면 전기도금된 구리(60)는 어닐링될 수도 있다. 콘택트 개구(24)를 상향 충진하기 위해 전기도금 공정을 사용함으로써, 층(60a 내지 60f) 내의 공극이나 코어는 제거되거나 적어도 감소되며, 따라서 저저항의 콘택트 플러그 층(60)이 제공된다. 또한, 전기도금 공정은, 배리어 층들(40, 50)이 구리 이온이 기저 콘택트 층(30), ILD(23) 및/또는 실리사이드/기판(20)을 통해서 쉽게 확산되는 것을 방지하도록 구리 이온이 콘택트 개구(24)의 내표면을 도금하게 만든다.
초기 콘택트 층(30), 확산 배리어 층(40), 및 시드/배리어 층(50)은, 콘택트 접착 기능을 제공하고 기저 실리사이드 표면에서 자연 산화물을 감소시키는 배리어/시드 층을 함께 형성한다. 또한, 배리어/시드 층은 콘택트 플러그에 대해 하나 이상의 확산 배리어 기능을 제공한다. 또 다른 기능에서, 배리어/시드 층은 전기도금된 구리(60)에 대해 시드 층 기능을 제공한다. 초기 콘택트 층(30), 확산 배리어 층(40) 및 시드/배리어 층(50)은 바람직하게는 연속 공정에서 공정 효율을 증가시키기 위해 단일 공정 챔버에 형성될 수 있지만, 둘 이상의 공정 챔버들에 형성될 수도 있다.
도 7은 화학 기계적 연마 공정을 사용하여 콘택트 금속 층(60)으로부터의 과잉 도전성 재료 및/또는 ILD(23) 위에 형성된 기저 배리어 층들(30, 40, 50)의 적어도 일부를 제거하여 콘택트 플러그(70)를 형성한 후의 도 6에 이어지는 반도체 소자(79)의 공정을 도시한다. 선택된 실시예에서, 화학 기계적 연마(CMP) 공정은 콘택트 금속 층(60)을 ILD(23) 위에 형성된 기저 배리어 층들(30, 40, 50)과 거의 동일한 평면에 놓일 때까지 연마하는데 사용된다. 타이밍 조절식 또는 종점식 CMP 공정을 사용함으로써, 과잉 금속이 제거되어 콘택트 개구(24)에는 금속 플러그(70) 만이 남게 된다. 인식되는 바와 같이, CMP 공정은 ILD(23) 위에 형성된 기저 배리어 층들(30, 40, 50)의 하나 이상을 제거하여 콘택트 개구(24) 내에 격리된 콘택트 플러그(70)를 남길 수도 있다. 선택된 실시예에서, 구리 층(60), 텅스텐 시드 층(50), 및 글루(glue) 층들(30, 40)의 상측 부분들은 필드 영역에서 연마된다. 추가적으로 또는 대안적으로, 콘택트 플러그(70)를 평탄화시키기 위해서 다른 에치백 공정이 사용될 수도 있다.
인식되는 바와 같이, 반도체 소자(79)를 기능적 소자로 제조하는 것을 완료하기 위해 추가 공정 단계들이 사용될 수도 있다. 각종 전단 공정 단계들(예를 들면, 희생 산화물 형성, 스트리핑, 절연 영역 형성, 게이트 전극 형성, 연장 주입, 할로 주입(halo implant), 스페이서 형성, 소스/드레인 주입, 어닐링, 실리사이드 형성, 및 연마 단계들)에 더하여, 소자 부품들을 소정 방식으로 접속하여 소정의 기능을 달성하기 위해 사용되는 다중 레벨들의 상호접속(들)을 형성하는 등의 추가적인 후단 공정 단계들이 수행될 수도 있다. 따라서, 소자 부품들의 제조를 완료하기 위해 사용되는 단계들의 특정한 순서는 공정 및/또는 설계 요건에 따라 달라질 수 있다.
도 8은 무공극 콘택트 플러그를 형성하기 위한 공정(80)을 도시하는 흐름도 이다. 도시하듯이, 이 공정은 유전체층을 통해서 콘택트 개구를 형성 또는 에칭하여(단계 81) 기저 기판, 게이트 또는 전극 콘택트 영역을 노출시키는 단계로 시작한다. 콘택트 개구 형성(단계 81)에 이어서, 콘택트 개구 내에 콘택트 층, 확산 배리어 층 및 시드 층을 순차적으로 증착함으로써 배리어/시드 층이 형성된다. 먼저, 콘택트 개구 내에 티타늄 층이 증착되는 바(단계 82), 이는 기저 실리사이드 상의 자연 산화물을 감소시켜 콘택트 플러그에서의 콘택트 저항을 감소시키기 위해 사용되는 것이다. 이어서, 콘택트 개구에서 티타늄 층 위에 질화 티타늄 층이 증착되는 바(단계 83), 이는 기저층을 불소 및/또는 구리 확산으로부터 보호하기 위한 배리어 층으로서 작용한다. 이어서, 콘택트 개구에서 질화 티타늄 층 위에 금속 층(예를 들면, 텅스텐)이 증착되는 바(단계 84), 이는 후속 구리 전기도금 층을 위한 금속 시드 층으로서 작용한다. 비정질 또는 소립자 결정 구조를 갖는 텅스텐 층을 증착함으로써 금속 시드 층이 형성될 때, 텅스텐 층은 기저 층들을 구리 확산으로부터 보호하기 위한 배리어 층으로서 작용한다. 따라서, 배리어/시드 층은 동일한 공정 챔버에서 원위치에서 이루어지는 단일 제조 공정으로 형성될 수 있지만, 배리어/시드 층이 별도의 공정 단계들로 형성될 수도 있음을 알 것이다. 하위층들 위에 금속 시드 층이 형성된 후(84), 구조물은 경우에 따라 사전 세정될 수 있고(도시되지 않음), 이후 상기 플러그는 적절한 금속을 전기도금하여 콘택트 개구를 충진함으로써(단계 85) 형성되고, 따라서 무공극 콘택트 플러그가 형성된다. 예를 들어, 플러그는 텅스텐 층에 직접 전기도금된 후 어닐링되는 구리 또는 기타 금속으로 형성될 수 있다. 이어서, 구리 및 시드/배리어 층들은 연마 단계(단계 86)에 서 평탄화되며, 이후 표준 BEOL 공정이 사용되어 소자를 완성할 수 있다.
이제까지 반도체 구조물에 콘택트 플러그를 형성하기 위한 방법이 제공됨을 알아야 할 것이다. 이 방법의 한 형태에서는, 그 위에 유전체층(예를 들면, 층간 유전체층)이 형성되는 반도체 구조물이 제공된다. 기저 반도체 소자의 콘택트 영역을 노출시키기 위해 유전체층을 관통하여 콘택트 개구가 형성된 후에, 콘택트 개구 내에는 초기 콘택트 층(예를 들면, 티타늄 또는 탄탈)이 증착된다. 이어서, 초기 콘택트 층 상에 및 콘택트 개구 내에 배리어 층(예를 들면, 질화 티타늄)이 증착되고, 이어서 배리어 층 상에 및 콘택트 개구 내에 금속 시드 층(예를 들면, 텅스텐)이 증착되며, 금속 시드 층은 실질적으로 비정질이거나 소립자 결정성인 구조물(예를 들면, 대략 50 옹스트롬 이하인 나노결정들)을 가질 수 있다. 금속 시드 층은 텅스텐 층을 배리어 층 상에 및 콘택트 개구 내에 스퍼터 증착하기 위해 물리 기상 증착 공정을 사용하여 텅스텐 층을 증착하는 것에 의해 또는 텅스텐 층을 배리어 층 상에 및 콘택트 개구 내에 증착하기 위해 텅스텐-함유 소스(예를 들면, WF6)의 실란 또는 디클로로실란 분해를 사용하는 CVD에 의해 형성될 수 있다. 콘택트 이후에, 콘택트 개구에는 배리어 층 및 시드 층이 형성되고, 콘택트 개구는 공극 형성 없이 콘택트 개구를 충진하도록 금속 시드 층 상에 구리를 전기도금하는 등에 의해 금속 재료로 콘택트 개구의 바닥면으로부터 상향 충진된다. 콘택트 개구가 충진되면, 유전체층 위에 및 콘택트 개구 외부에 형성되는 제 2 금속 재료, 금속 시드 층, 배리어 층 및 초기 콘택트 층의 임의의 부분을 제거하기 위해 CMP 공정을 사용하는 등에 의해 반도체 구조물을 적어도 금속 시드 층까지 하향 연마함으로써 임의의 과잉 도전성 재료가 콘택트 개구의 외부로부터 제거될 수 있다.
다른 형태에서는, 부분 제조된 집적 회로의 개구에 도전성 구조물을 형성하는 방법이 제공된다. 전술했듯이, 기저 반도체 소자의 콘택트 영역을 노출시키기 위해 유전체층을 관통하여 콘택트 개구가 형성된다. 콘택트 개구에서는, 물리 기상 증착 공정을 사용하여(예를 들면, 티타늄 또는 탄탈의 스퍼터링에 의해) 초기 금속 층이 증착되어, 초기 금속 층이 콘택트 개구의 측면과 바닥면 위에 놓이고 콘택트 개구는 실질적으로 개방 상태로 남겨두게 된다. 이어서, 콘택트 개구에서 초기 금속 층 위에 질화 금속 층이 (예를 들면, CVD에 의해 질화 티타늄을 증착함으로써) 증착되어, 질화 금속 층이 콘택트 개구의 측면과 바닥면 위에 놓이고 콘택트 개구는 실질적으로 개방 상태로 남겨두게 된다. 콘택트 개구에서 질화 금속 층 위에는 비정질 또는 소립자 금속 시드 층이 증착되어, 상기 비정질 또는 소립자 금속 시드 층이 콘택트 개구의 측면과 바닥면 위에 놓이고 콘택트 개구는 실질적으로 개방 상태로 남겨두게 된다. 상기 비정질 또는 소립자 금속 시드 층은 물리 기상 증착 공정을 사용하여 콘택트 개구에 텅스텐 층을 증착하거나 WF6의 실란 또는 디클로로실란 분해를 사용하여 콘택트 개구에 텅스텐 층을 증착함으로써 형성될 수도 있다. 이들 층이 제자리에 배치된 상태에서, 콘택트 개구의 적어도 측면 및 바닥면에 구리가 전기도금되어 콘택트 개구를 충진한다. 이어서, 화학 기계적 연마 공정이 적용되어 콘택트 개구의 외부에 형성되는 전기도금된 구리, 비정질 또는 소립자 금속 시드 층, 질화 금속 층 및 초기 금속 층의 임의의 부분을 제거한다.
또 다른 형태에서는, 먼저 기저 반도체 소자의 콘택트 영역을 노출시키기 위해 유전체층을 관통하여 콘택트 개구를 형성함으로써 반도체 구조물에 콘택트 플러그를 형성하는 방법이 제공된다. 콘택트 개구에 티타늄 콘택트 층이 증착되고, 이어서 티타늄 콘택트 층 상에 및 콘택트 개구 내에 배리어 층이 증착된다. 이어서, 배리어 층 상에 및 콘택트 개구 내에 금속 시드 층이 증착된다. 일 실시예에서, 금속 시드 층은 배리어 층 상에 및 콘택트 개구 내에 비정질 텅스텐 층을 증착하기 위해 텅스텐-함유 소스를 분해하는 실리콘-함유 가스를 사용하여 형성된다. 이들 층이 제자리에 배치된 상태에서, 콘택트 개구는 공극 형성 없이 콘택트 개구를 충진하도록 금속 시드 층 상에 구리를 전기도금하는 등에 의해 금속 재료로 콘택트 개구의 바닥면으로부터 상향 충진된다. 반도체 구조물을 적어도 금속 시드 층까지 하향 연마함으로써 콘택트 개구의 외부로부터 임의의 과잉 도전성 재료가 제거된다.
본 명세서에 개시된 전술한 예시적인 실시예들은 각종 반도체 소자 구조물들 및 그 제조 방법들에 관한 것이지만, 본 발명은 광범위한 반도체 공정들 및/또는 소자들에 적용될 수 있는 본 발명의 여러 양태를 예시하는 상기 예시적 실시예들에 반드시 제한되지는 않는다. 따라서, 전술한 특정 실시예들은 단지 예시적인 것일 뿐이며, 본 발명에 대한 제한으로 간주되어서는 안되는 바, 본 발명은 본 명세서에 기재된 교시의 이점을 갖는 당업자에게 명백한 상이하지만 동등한 방식으로 수정 및 실시될 수 있기 때문이다. 예를 들어, 본 발명의 방법은 본 명세서에 표현 기 재된 것 이외의 재료들을 사용하여 적용될 수도 있다. 또한, 본 발명은 본 명세서에 기재된 집적 회로의 특정 형태에 제한되지 않는다. 따라서, 이상의 설명은 본 발명을 기재된 특정 형태로 제한하려는 것이 아니라, 오히려 당업자가 본 발명의 취지 및 범위로부터 벗어남이 없이 가장 넓은 형태로 다양한 변경, 치환 및 대체가 이루어질 수 있음을 이해하도록 청구범위에 의해 한정되는 본 발명의 취지 및 범위 내에 포함될 수 있는 대체예, 수정예 및 균등예를 망라하기 위한 것이다.
이상에서는 특정 실시예에 관하여, 이점, 기타 장점, 및 문제 해결책이 기술되었다. 그러나, 이점, 장점, 문제 해결책, 및 임의의 이점, 장점 또는 해결책이 발생하거나 보다 명백해지게 할 수 있는 임의의 요소(들)은 청구항들의 일부 또는 전체 청구항의 중요, 필요 또는 필수 특징 또는 요소로 간주되지 않아야 한다. 본 명세서에 사용되는 "포함한다", "포함하는" 또는 그 임의의 기타 변형 표현은 비배타적 포함(non-exclusive inclusion)을 망라하도록 의도된 것이며, 따라서 각종 구성요소들을 포함하는 공정, 방법, 물품 또는 장치는 이들 구성요소만 포함하는 것이 아니라, 이러한 공정, 방법, 물품 또는 장치에 명시되지 않거나 고유하지 않은 다른 요소들도 포함할 수 있다.

Claims (20)

  1. 반도체 구조물에 콘택트 플러그를 형성하는 방법으로서,
    반도체 구조물을 제공하는 단계;
    상기 반도체 구조물 위에 유전체층을 형성하는 단계;
    기저 반도체 소자의 콘택트 영역을 노출시키기 위해 상기 유전체층을 관통하여 콘택트 개구를 형성하는 단계;
    상기 콘택트 개구 내에 초기 콘택트 층을 증착하는 단계;
    상기 초기 콘택트 층 상에 및 상기 콘택트 개구 내에 배리어 층을 증착하는 단계;
    상기 배리어 층 상에 및 상기 콘택트 개구 내에 텅스텐 시드 층을 증착하는 단계;
    상기 콘택트 개구를 금속 재료로 콘택트 개구의 바닥면으로부터 상향 충진하는 단계; 및
    상기 반도체 구조물을 적어도 텅스텐 시드 층까지 하향 연마함으로써 상기 콘택트 개구 외부로부터 임의의 과잉 도전성 재료를 제거하는 단계를 포함하는, 콘택트 플러그 형성 방법.
  2. 제 1 항에 있어서, 상기 초기 콘택트 층을 증착하는 단계는 상기 콘택트 개구 내에 티타늄 또는 탄탈 층을 증착하는 단계를 포함하는, 콘택트 플러그 형성 방 법.
  3. 제 1 항에 있어서, 상기 배리어 층을 증착하는 단계는 상기 초기 콘택트 층 상에 및 상기 콘택트 개구 내에 질화 티타늄 층을 증착하는 단계를 포함하는, 콘택트 플러그 형성 방법.
  4. 제 1 항에 있어서, 상기 텅스텐 시드 층을 증착하는 단계는 상기 배리어 층 상에 및 상기 콘택트 개구 내에 비정질 또는 소립자 텅스텐 층을 증착하는 단계를 포함하는, 콘택트 플러그 형성 방법.
  5. 제 4 항에 있어서, 상기 비정질 또는 소립자 텅스텐 층을 증착하는 단계는 물리 기상 증착 공정을 사용하여 상기 배리어 층 상에 및 상기 콘택트 개구 내에 비정질 또는 소립자 텅스텐 층을 스퍼터 증착하는 단계를 포함하는, 콘택트 플러그 형성 방법.
  6. 제 4 항에 있어서, 상기 비정질 또는 소립자 텅스텐 층을 증착하는 단계는 텅스텐-함유 소스를 분해하는 실리콘-함유 가스를 사용하여 상기 배리어 층 상에 및 상기 콘택트 개구 내에 비정질 또는 소립자 텅스텐 층을 증착하는 단계를 포함하는, 콘택트 플러그 형성 방법.
  7. 제 1 항에 있어서, 상기 텅스텐 시드 층은 비정질 또는 소립자 결정 구조를 갖는, 콘택트 플러그 형성 방법.
  8. 제 1 항에 있어서, 상기 콘택트 개구를 충진하는 단계는 공극 형성 없이 콘택트 개구를 충진하도록 상기 텅스텐 시드 층 상에 구리를 전기도금하는 단계를 포함하는, 콘택트 플러그 형성 방법.
  9. 제 1 항에 있어서, 상기 반도체 구조물을 연마하는 단계는 화학 기계적 연마 공정을 사용하여 상기 유전체층 위에 및 상기 콘택트 개구의 외부에 형성되는 금속 재료, 텅스텐 시드 층, 배리어 층 및 초기 콘택트 층의 임의의 부분을 제거하는 단계를 포함하는, 콘택트 플러그 형성 방법.
  10. 부분 제조된 집적 회로의 개구 내에 도전성 구조물을 형성하는 방법으로서,
    기저 반도체 소자의 콘택트 영역을 노출시키기 위해 유전체층을 관통하여 콘택트 개구를 형성하는 단계;
    물리 기상 증착 공정을 사용하여 상기 콘택트 개구 내에 초기 금속 층을 증착하는 단계로서, 초기 금속 층이 콘택트 개구의 측면과 바닥면 위에 놓이고 콘택트 개구는 실질적으로 개방 상태로 남겨두는, 상기 초기 금속층 증착 단계;
    상기 콘택트 개구 내의 초기 금속 층 위에 질화 금속 층을 증착하는 단계로서, 질화 금속 층이 콘택트 개구의 측면과 바닥면 위에 놓이고 콘택트 개구는 실질 적으로 개방 상태로 남겨두는, 상기 질화 금속층 증착 단계;
    상기 콘택트 개구 내의 질화 금속 층 위에 비정질 금속 시드 층을 증착하는 단계로서, 비정질 금속 시드 층이 콘택트 개구의 측면과 바닥면 위에 놓이고 콘택트 개구는 실질적으로 개방 상태로 남겨두는, 상기 비정질 금속 시드 층 증착 단계; 및
    상기 콘택트 개구를 충진하도록 콘택트 개구의 적어도 측면과 바닥면 상에 구리를 전기도금하는 단계를 포함하는, 도전성 구조물 형성 방법.
  11. 제 10 항에 있어서, 상기 초기 금속 층을 증착하는 단계는 티타늄 또는 탄탈을 스퍼터링하는 단계를 포함하는, 도전성 구조물 형성 방법.
  12. 제 10 항에 있어서, 상기 질화 금속 층을 증착하는 단계는 질화 티타늄을 증착하는 단계를 포함하는, 도전성 구조물 형성 방법.
  13. 제 10 항에 있어서, 상기 질화 금속 층을 증착하는 단계는 화학 기상 증착에 의해 질화 티타늄을 증착하는 단계를 포함하는, 도전성 구조물 형성 방법.
  14. 제 10 항에 있어서, 상기 비정질 금속 시드 층을 증착하는 단계는 물리 기상 증착 공정을 사용하여 상기 콘택트 개구 내에 텅스텐 층을 증착하는 단계를 포함하는, 도전성 구조물 형성 방법.
  15. 제 10 항에 있어서, 상기 비정질 금속 시드 층을 증착하는 단계는 WF6의 실란 분해를 사용하여 상기 콘택트 개구 내에 텅스텐 층을 증착하는 단계를 포함하는, 도전성 구조물 형성 방법.
  16. 제 10 항에 있어서, 상기 비정질 금속 시드 층을 증착하는 단계는 WF6의 디클로로실란 분해를 사용하여 상기 콘택트 개구 내에 텅스텐 층을 증착하는 단계를 포함하는, 도전성 구조물 형성 방법.
  17. 제 10 항에 있어서, 화학 기계적 연마 공정을 적용하여 상기 콘택트 개구의 외부에 형성되는 전기도금된 구리, 비정질 금속 시드 층, 질화 금속 층 및 초기 금속 층의 임의의 부분을 제거하는 단계를 추가로 포함하는, 도전성 구조물 형성 방법.
  18. 반도체 구조물 내에 콘택트 플러그를 형성하는 방법으로서,
    기저 반도체 소자의 콘택트 영역을 노출시키기 위해 유전체층을 관통하여 콘택트 개구를 형성하는 단계;
    상기 콘택트 개구 내에 티타늄 콘택트 층을 증착하는 단계;
    상기 티타늄 콘택트 층 상에 및 상기 콘택트 개구 내에 배리어 층을 증착하 는 단계;
    상기 배리어 층 상에 및 상기 콘택트 개구 내에 금속 시드 층을 증착하는 단계;
    상기 콘택트 개구를 금속 재료로 콘택트 개구의 바닥면으로부터 상향 충진하는 단계; 및
    상기 반도체 구조물을 적어도 금속 시드 층까지 하향 연마함으로써 콘택트 개구 외부로부터 임의의 과잉 도전성 재료를 제거하는 단계를 포함하는, 콘택트 플러그 형성 방법.
  19. 제 18 항에 있어서, 상기 금속 시드 층을 증착하는 단계는 텅스텐-함유 소스를 분해하는 실리콘-함유 가스를 사용하여 상기 배리어 층 상에 및 상기 콘택트 개구 내에 비정질 텅스텐 층을 증착하는 단계를 포함하는, 콘택트 플러그 형성 방법.
  20. 제 18 항에 있어서, 상기 콘택트 개구를 충진하는 단계는 공극 형성 없이 콘택트 개구를 충진하도록 상기 금속 시드 층 상에 구리를 전기도금하는 단계를 포함하는, 콘택트 플러그 형성 방법.
KR1020097020946A 2007-04-10 2008-03-12 무공극 콘택트 플러그 KR20090130030A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/733,519 US20080254617A1 (en) 2007-04-10 2007-04-10 Void-free contact plug
US11/733,519 2007-04-10

Publications (1)

Publication Number Publication Date
KR20090130030A true KR20090130030A (ko) 2009-12-17

Family

ID=39831309

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097020946A KR20090130030A (ko) 2007-04-10 2008-03-12 무공극 콘택트 플러그

Country Status (7)

Country Link
US (1) US20080254617A1 (ko)
EP (1) EP2137756A1 (ko)
JP (1) JP2010524261A (ko)
KR (1) KR20090130030A (ko)
CN (1) CN101647094A (ko)
TW (1) TW200849471A (ko)
WO (1) WO2008124242A1 (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7579282B2 (en) * 2006-01-13 2009-08-25 Freescale Semiconductor, Inc. Method for removing metal foot during high-k dielectric/metal gate etching
US20090022958A1 (en) * 2007-07-19 2009-01-22 Plombon John J Amorphous metal-metalloid alloy barrier layer for ic devices
US8049336B2 (en) * 2008-09-30 2011-11-01 Infineon Technologies, Ag Interconnect structure
US8193089B2 (en) * 2009-07-13 2012-06-05 Seagate Technology Llc Conductive via plug formation
US7832090B1 (en) 2010-02-25 2010-11-16 Unity Semiconductor Corporation Method of making a planar electrode
US8835308B2 (en) * 2010-12-21 2014-09-16 Applied Materials, Inc. Methods for depositing materials in high aspect ratio features
CN102437142A (zh) * 2011-08-17 2012-05-02 上海华力微电子有限公司 一种降低通孔电阻的金属互联结构及其形成方法
US8519482B2 (en) * 2011-09-28 2013-08-27 Globalfoundries Singapore Pte. Ltd. Reliable contacts
US9224773B2 (en) * 2011-11-30 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal shielding layer in backside illumination image sensor chips and methods for forming the same
CN102569182B (zh) * 2012-03-01 2016-07-06 上海华虹宏力半导体制造有限公司 接触孔及其制作方法、半导体器件
CN103972149B (zh) * 2013-01-30 2016-08-10 中芯国际集成电路制造(上海)有限公司 金属填充沟槽的方法
CN104157562A (zh) * 2014-08-26 2014-11-19 上海华虹宏力半导体制造有限公司 半导体结构的形成方法
US20170309490A1 (en) * 2014-09-24 2017-10-26 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device
KR102298605B1 (ko) 2015-01-14 2021-09-06 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
JP6560112B2 (ja) * 2015-12-09 2019-08-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9640482B1 (en) * 2016-04-13 2017-05-02 United Microelectronics Corp. Semiconductor device with a contact plug and method of fabricating the same
US9721889B1 (en) 2016-07-26 2017-08-01 Globalfoundries Inc. Middle of the line (MOL) metal contacts
CN108735741B (zh) * 2017-04-13 2020-10-09 联华电子股份有限公司 存储器元件中的存储点接触结构与其制作方法
CN108987347B (zh) * 2017-05-31 2020-10-09 联华电子股份有限公司 半导体结构的制作方法
CN109148455A (zh) * 2017-06-16 2019-01-04 旺宏电子股份有限公司 存储器元件及其制造方法
CN107871755A (zh) * 2017-11-08 2018-04-03 德淮半导体有限公司 图像传感器及其制造方法
US11251261B2 (en) * 2019-05-17 2022-02-15 Micron Technology, Inc. Forming a barrier material on an electrode
CN114121806A (zh) * 2020-08-27 2022-03-01 上海华力集成电路制造有限公司 一种改善fdsoi器件接触孔大小的方法
US11575017B2 (en) * 2021-06-14 2023-02-07 Nanya Technology Corporation Semiconductor device with void-free contact and method for preparing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5804249A (en) * 1997-02-07 1998-09-08 Lsi Logic Corporation Multistep tungsten CVD process with amorphization step
US5770517A (en) * 1997-03-21 1998-06-23 Advanced Micro Devices, Inc. Semiconductor fabrication employing copper plug formation within a contact area
KR100493013B1 (ko) * 1998-11-30 2005-08-01 삼성전자주식회사 반도체소자의 금속 배선층 형성방법_
KR100301057B1 (ko) * 1999-07-07 2001-11-01 윤종용 구리 배선층을 갖는 반도체 소자 및 그 제조방법
US6413858B1 (en) * 1999-08-27 2002-07-02 Micron Technology, Inc. Barrier and electroplating seed layer
US6524956B1 (en) * 1999-09-24 2003-02-25 Novelius Systems, Inc. Method for controlling the grain size of tungsten films
SG87187A1 (en) * 1999-10-18 2002-03-19 Applied Materials Inc Pvd-imp tungsten and tungsten nitride as a liner, barrier and/or seed layer for tungsten, aluminium and copper applications
US6841466B1 (en) * 2003-09-26 2005-01-11 Taiwan Semiconductor Manufacturing Company Method of selectively making copper using plating technology

Also Published As

Publication number Publication date
TW200849471A (en) 2008-12-16
JP2010524261A (ja) 2010-07-15
WO2008124242A1 (en) 2008-10-16
US20080254617A1 (en) 2008-10-16
EP2137756A1 (en) 2009-12-30
CN101647094A (zh) 2010-02-10

Similar Documents

Publication Publication Date Title
KR20090130030A (ko) 무공극 콘택트 플러그
US11031337B2 (en) Forming dual metallization interconnect structures in single metallization level
US7049702B2 (en) Damascene structure at semiconductor substrate level
US7902581B2 (en) Semiconductor device comprising a contact structure based on copper and tungsten
US7224068B2 (en) Stable metal structure with tungsten plug
US7670946B2 (en) Methods to eliminate contact plug sidewall slit
US7189615B2 (en) Single mask MIM capacitor and resistor with in trench copper drift barrier
US10903116B2 (en) Void-free metallic interconnect structures with self-formed diffusion barrier layers
US7741191B2 (en) Method for preventing the formation of electrical shorts via contact ILD voids
CN108538712B (zh) 接触孔的制造方法
JP2005340808A (ja) 半導体装置のバリア構造
US7569429B2 (en) Antifuse having uniform dielectric thickness and method for fabricating the same
CN114823494A (zh) 互连结构及其形成方法
US7485574B2 (en) Methods of forming a metal line in a semiconductor device
US7679192B2 (en) Semiconductor device including cover layer
US7687392B2 (en) Semiconductor device having metal wiring and method for fabricating the same
US7115467B2 (en) Metal insulator metal (MIM) capacitor fabrication with sidewall barrier removal aspect
WO2022041981A1 (zh) 半导体结构及半导体结构的制造方法
US9202758B1 (en) Method for manufacturing a contact for a semiconductor component and related structure
CN110571189A (zh) 导电插塞及其形成方法、集成电路
US11664308B2 (en) Interconnect structure and method of forming the same
CN113594134A (zh) 半导体结构及其形成方法
US7407884B2 (en) Method for forming an aluminum contact
KR100770533B1 (ko) 반도체 소자 및 이를 제조하는 방법
US20060292859A1 (en) Damascene process using dielectic layer containing fluorine and nitrogen

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid