CN114823494A - 互连结构及其形成方法 - Google Patents

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CN114823494A
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China
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conductive
liner
forming
conductive feature
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CN202110737821.3A
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English (en)
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金书正
高铭远
牛振仪
林彦均
彭馨莹
张智翔
李佩璇
林其锋
纪志坚
苏鸿文
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本申请涉及互连结构及其形成方法。一种制造互连结构的方法包括穿过电介质层形成开口。开口暴露第一导电特征的顶表面。该方法还包括在开口的侧壁上形成阻挡层，利用处理工艺钝化第一导电特征的暴露顶表面，在阻挡层之上形成衬里层，以及用导电材料填充开口。该衬里层可以包括钌。

Description

互连结构及其形成方法
技术领域
本公开总体上涉及半导体制造领域，具体地涉及互连结构及其形成方法。
背景技术
半导体集成电路(IC)行业经历了指数增长。IC材料和设计的技术进步已产生了几代IC，其中每一代都比前一代具有更小且更复杂的电路。在IC发展的过程中，功能密度(例如，每芯片面积的互连器件的数量)通常增加，而几何尺寸(例如，可以使用制造工艺产生的最小部件(或线))减小。这种缩小过程通常通过提高生产效率和降低相关成本来提供益处。
随着器件的缩小，制造商已经开始使用新的和不同的材料和/或材料组合来促进器件的缩小。该缩小单独地以及与新的和不同的材料相结合地还导致了处于较大几何尺寸的前几代可能没有遇到的挑战。
发明内容
根据本公开的第一方面，提供了一种制造结构的方法，所述包括：穿过电介质层形成开口，该开口暴露第一导电特征的顶表面；在所述开口的侧壁上形成阻挡层；利用处理工艺钝化所述第一导电特征的暴露顶表面；在所述阻挡层之上形成衬里层，该衬里层包括钌；以及用导电材料填充所述开口。
根据本公开的第二方面，提供了一种制造结构的方法，所述方法包括：在互连层上形成蚀刻停止层(ESL)，该互连层包括第一导电特征；在所述ESL上沉积电介质层；在所述电介质层中形成沟槽；形成孔，该孔穿过所述电介质层和所述ESL进入所述第一导电特征中，其中，所述孔的底表面暴露所述第一导电特征的导电填充层；以及形成第二导电特征，形成所述第二导电特征包括：在所述孔的侧壁上以及在所述沟槽的侧壁和底表面上沉积阻挡层；在沉积所述阻挡层之后，对所述导电填充层的暴露顶表面执行等离子体处理；在所述孔和所述沟槽中共形地形成外部衬里，该外部衬里包括钌；在所述外部衬里上形成内部衬里；以及在所述内部衬里上形成导电填充层。
根据本公开的第三方面，提供了一种半导体结构，包括：第一导电特征；电介质层，在所述第一导电特征上；以及第二导电特征，在所述电介质层中，所述第二导电特征包括：阻挡层，该阻挡层的至少一部分是所述第二导电特征的侧壁；衬里层，在所述阻挡层上，该衬里层与所述第一导电特征的至少一部分接触；以及导电填充层，在所述衬里层上。
附图说明
在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1A示出了根据一些实施例的集成电路的半导体衬底和互连结构的截面图。
图1B示出了根据一些实施例的中间制造阶段的互连结构的透视图。
图2A至图10B示出了根据一些实施例的中间制造阶段的互连结构的截面图。
图11A、图11B和图11C示出了根据一些实施例的集成电路的半导体衬底和互连结构的截面图。
图12示出了根据一些实施例的中间制造阶段的互连结构的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
本公开例如包括具有导电特征的互连结构的实施例，这些导电特征具有阻挡层、多个衬里层、以及导电填充材料。阻挡层被形成为未覆盖导电特征的底表面，这减小了器件电阻。处理工艺钝化了未被阻挡层覆盖的暴露底表面，这减少了可能由于随后形成的衬里层与暴露底表面之间的反应而产生的腐蚀。该多个衬里层可以在导电特征的侧壁上混合，这可以改善导电填充材料的粘附性。
图1A示出了根据一些实施例的半导体结构100的截面图，该半导体结构100包括可在其中形成各种电子器件的衬底50，以及形成在衬底50之上的多层互连系统(例如，互连层102)的一部分。图1B示出了如图1A所示的区域101的详细透视图。通常，如下面将更详细讨论的，图1A示出了形成在衬底50上的FinFET器件60，在其上形成有多个互连层。
通常，图1A所示的衬底50可包括体半导体衬底或绝缘体上硅(SOI)衬底。SOI衬底包括在薄半导体层下方的绝缘体层，该薄半导体层是SOI衬底的有效层。该有效层的半导体和体半导体通常包括晶体半导体材料硅，但可以包括一种或多种其他半导体材料，例如，锗、硅锗合金、化合物半导体(例如，GaAs、AlAs、InAs、GaN、AlN等)、或它们的合金(例如，GaxAl1-xAs、GaxAl1-xN、InxGa1-xAs等)、氧化物半导体(例如，ZnO、SnO2、TiO2、Ga2O3等)、或其组合。半导体材料可以被掺杂或不被掺杂。可以使用的其他衬底包括多层衬底、梯度衬底、或混合定向衬底。
图1A所示的FinFET器件60是在半导体突起58的鳍状条带(称为鳍)中形成的三维MOSFET结构。图1A所示的截面是在与源极和漏极区域54之间的电流流动方向平行的方向上沿着鳍的纵轴截取的。鳍58可以通过使用光刻和蚀刻技术对衬底进行图案化来形成。例如，可以使用间隔件图像转印(SIT)图案化技术。在该方法中，使用合适的光刻和蚀刻工艺在衬底之上形成牺牲层并对其进行图案化以形成芯轴。使用自对准工艺在芯轴旁边形成间隔件。然后通过适当的选择性蚀刻工艺去除牺牲层。然后，每个剩余的间隔件可被用作硬掩模，以通过使用例如反应离子蚀刻(RIE)在衬底50中蚀刻沟槽来图案化各个鳍58。图1A示出了单个鳍58，但衬底50可以包括任何数量的鳍。
图1A示出了沿着鳍58的相反侧壁形成的浅沟槽隔离(STI)区域62。STI区域62可如下形成：沉积一种或多种电介质材料(例如，氧化硅)以完全填充鳍周围的沟槽，然后使电介质材料的顶表面凹陷。STI区域62的电介质材料可以使用高密度等离子体化学气相沉积(HDP-CVD)、低压CVD(LPCVD)、低于大气压的CVD(SACVD)、可流动CVD(FCVD)、旋涂等、或其组合来沉积。在沉积之后，可以执行退火工艺或固化工艺。在一些情况下，STI区域62可以包括衬里(未示出)，例如，通过氧化硅表面而生长的热氧化物衬里。凹陷工艺可以使用例如平坦化工艺(例如，化学机械抛光(CMP))，随后是选择性蚀刻工艺(例如，湿法蚀刻或干法蚀刻、或其组合)，该选择性蚀刻工艺可以使STI区域62中的电介质材料的顶表面凹陷，使得鳍58的上部从周围的绝缘STI区域62突出。在一些情况下，还可以通过该平坦化工艺来去除用于形成鳍58的图案化硬掩模。
在一些实施例中，图1A所示的FinFET器件60的栅极结构68是可以使用后栅极工艺流程形成的高k金属栅极(HKMG)栅极结构。在后栅极工艺流程中，在形成STI区域62之后形成牺牲虚设栅极结构(未示出)。虚设栅极结构可以包括虚设栅极电介质、虚设栅极电极和硬掩模。首先，可以沉积虚设栅极电介质材料(例如，氧化硅、氮化硅等)。接下来，可以在虚设栅极电介质之上沉积虚设栅极材料(例如，非晶硅、多晶硅等)，然后将其平坦化(例如，通过CMP)。可以在虚设栅极材料之上形成硬掩模层(例如，氮化硅、碳化硅等)。然后，如下形成虚设栅极结构：使用适当的光刻和蚀刻技术对硬掩模进行图案化，并将该图案转移到虚设栅极电介质和虚设栅极材料。虚设栅极结构可以沿着突出的鳍的多个侧延伸，并且在鳍之间在STI区域62的表面之上延伸。如下面更详细地描述的，虚设栅极结构可被高k金属栅极(HKMG)栅极结构68代替，如图1A所示。图1A的右侧所示的HKMG栅极结构68(在鳍58的顶部可见)是有效HKMG栅极结构的示例，其例如沿着鳍58的突出高于STI区域62的一部分的侧壁并在该部分之上延伸，以及图1A左侧的HKMG栅极结构68是在STI区域62之上(例如，在相邻的鳍之间)延伸的示例栅极结构。用于形成虚设栅极结构和硬掩模的材料可以使用任何合适的方法(例如，CVD、等离子体增强CVD(PECVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)等)来沉积、或通过半导体表面的热氧化来沉积、或其组合。
图1A所示的FinFET 60的源极和漏极区域54和间隔件72被形成为例如与虚设栅极结构自对准。可以通过在虚设栅极图案化完成之后执行的间隔件电介质层的沉积和各向异性蚀刻来形成间隔件72。间隔件电介质层可以包括一种或多种电介质，例如，氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅等、或其组合。该各向异性蚀刻工艺从虚设栅极结构的顶部之上去除电介质间隔件层，从而使沿着虚设栅极结构的侧壁的间隔件72横向延伸到鳍的表面的一部分上(如图1A右侧所示)或STI电介质的表面上(如图1A左侧所示)。
源极和漏极区域54是与半导体鳍58接触的半导体区域。在一些实施例中，源极和漏极区域54可以包括重掺杂区域和相对轻掺杂的漏极延伸部或LDD区域。通常，重掺杂区域使用间隔件72而与虚设栅极结构间隔开，而LDD区域可以在形成间隔件72之前形成，并因此在间隔件72下方延伸，并且在一些实施例中，进一步延伸至半导体在虚设栅极结构下方的一部分中。LDD区域可以例如通过使用离子注入工艺注入掺杂剂(例如，As、P、B、In等)来形成。
源极和漏极区域54可以包括外延生长区域。例如，在形成LDD区域之后，可以形成间隔件72，随后，重掺杂源极和漏极区域可如下形成为与间隔件72自对准：首先蚀刻鳍以形成凹部，然后通过选择性外延生长(SEG)工艺在凹部中沉积晶体半导体材料，其填充凹部并通常延伸到鳍的原始表面之外而形成凸起源极-漏极结构，如图1A所示。晶体半导体材料可以是元素的(例如，Si或Ge等)或合金的(例如，Si1-xCx或Si1-xGex等)。SEG工艺可以使用任何合适的外延生长方法，例如，气相/固相/液相外延(VPE、SPE、LPE)、或金属有机CVD(MOCVD)、或分子束外延(MBE)等。高剂量(例如，约1014cm-2至1016cm-2)的掺杂剂可以在SEG期间被原位引入到重掺杂源极和漏极区域54中、或通过在SEG之后执行的离子注入工艺引入、或其组合。
层间电介质(ILD)层76(在图1A中可见)被沉积在结构之上。在一些实施例中，可以在沉积ILD材料之前沉积合适的电介质(例如，氮化硅、碳化硅等、或其组合)的接触蚀刻停止层(CESL)(未示出)。可以执行平坦化工艺(例如，CMP)来从虚设栅极之上去除过量的ILD材料和任何剩余的硬掩模材料以形成顶表面，其中，虚设栅极材料的顶表面被暴露并且可以与ILD层76的顶表面基本上共面。图1A所示的HKMG栅极结构68可然后如下形成：首先使用一个或多个蚀刻技术去除虚设栅极结构，从而在相应的间隔件72之间形成凹部。
接下来，沉积包括一种或多种电介质的替换栅极电介质层66，随后沉积包括一种或多种导电材料的替换导电栅极层64，以完全填充凹部。栅极电介质层66包括例如高k电介质材料，例如，金属的氧化物和/或硅酸盐(例如，Hf、Al、Zr、La、Mg、Ba、Ti、以及其他金属的氧化物和/或硅酸盐)、氮化硅、氧化硅等、或其组合、或其多层。在一些实施例中，导电栅极层64可以是多层金属栅极堆叠，其包括相继形成在栅极电介质层66的顶部上的阻挡层、功函数层和栅极填充层。阻挡层的示例材料包括TiN、TaN，Ti、Ta等、或其多层组合。对于p型FET，功函数层可以包括TiN、TaN、Ru、Mo、Al，并且对于n型FET，功函数层可以包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr。可以使用其他合适的功函数材料、或其组合、或其多层。填充凹部的其余部分的栅极填充层可以包括诸如Cu、Al、W、Co、Ru等之类的金属、或其组合、或其多层。可以通过任何合适的方法来沉积用于形成栅极结构的材料，例如，CVD、PECVD、PVD、ALD、PEALD、电化学镀(ECP)、化学镀等。可以使用例如CMP工艺来从ILD层76的顶表面之上去除栅极结构层64和66的多余部分。如图1A所示的所得结构可以是基本上共面的表面，包括下列项的的暴露顶表面：ILD层76、间隔件72、以及嵌入在相应的间隔件72之间的HKMG栅极层66和64的其余部分。
如图1A所示，可以在ILD层76之上沉积ILD层78。在一些实施例中，用于形成ILD层76和ILD层78的绝缘材料可以包括氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、多孔或致密的低介电常数(低k)电介质，例如，氟硅酸盐玻璃(FSG)、碳氧化硅(SiOCH)、掺杂碳的氧化物(CDO)、可流动氧化物、或多孔氧化物(例如，干凝胶/气凝胶)等、或其组合。可以使用任何合适的方法来沉积用于形成ILD层76和ILD层78的电介质材料，例如，CVD、物理气相沉积(PVD)、ALD、PEALD、PECVD、SACVD、FCVD、旋涂等、或其组合。
如图1A所示，在衬底50中形成的电子器件的电极可以使用在电介质层中形成的导电连接器(例如，接触件74)而电连接至互连层102的导电特征。在图1A所示的示例中，接触件74电连接到FinFET 60的源极和漏极区域54。对于栅极电极的接触件74通常形成在STI区域62之上。单独的栅极电极64(在图1A的左侧示出)示出了这种接触件。可以使用光刻技术来形成接触件。例如，图案化掩模可形成在ILD层78之上并用于蚀刻开口，这些开口延伸穿过ILD层78而暴露栅极电极在STI区域62之上的一部分，以及在鳍58之上蚀刻开口，这些开口进一步延伸穿过ILD层76以及ILD层76下方的CESL(未示出)衬里而暴露源极和漏极区域54的一些部分。在一些实施例中，可使用各向异性干法刻蚀工艺，其中，该刻蚀在两个连续步骤中执行。相对于在栅极电极64和CESL中使用的材料的蚀刻速率，用于该蚀刻工艺的第一步骤的蚀刻剂对ILD层76和78的材料具有更高的蚀刻速率，其可以内衬(lining)源极和漏极区域54的重掺杂区域的顶表面。一旦该蚀刻工艺的第一步骤暴露CESL，就可以执行该蚀刻工艺的第二步骤，其中，可以切换蚀刻剂以选择性地去除CESL。
在一些实施例中，可以在ILD层76和ILD层78中的开口中形成导电衬里。随后，用导电填充材料填充开口。衬里包括阻挡金属，这些阻挡金属用于减少导电材料从接触件74向外扩散到周围的电介质材料中。在一些实施例中，衬里可包括两个阻挡金属层。第一阻挡金属层与源极和漏极区域54中的半导体材料接触，并且随后可以与源极和漏极区域54中的重掺杂半导体进行化学反应而形成低电阻欧姆接触件，此后，未反应的金属可被去除。例如，如果源极和漏极区域54中的重掺杂半导体是硅或硅锗合金半导体，则第一阻挡金属层可以包括Ti、Ni、Pt、Co、其他合适的金属、或其合金。导电衬里的第二阻挡金属层可以另外包括其他金属(例如，TiN、TaN、Ta、或其他合适的金属、或其合金)。可以使用任何可接受的沉积技术(例如CVD、ALD、PEALD、PECVD、PVD、ECP、化学镀等、或其任何组合)来将导电填充材料(例如，W、Al、Cu、Ru、Ni、Co、其合金、其组合等)沉积在导电衬里之上，以填充接触开口。接下来，可以使用平坦化工艺(例如，CMP)来从ILD层78的表面之上去除导电材料的多余部分。所得的导电插塞延伸到ILD层76和78中，并且构成实体连接并电连接到电子器件(例如，图1A所示的三栅极FinFET 60)的电极的接触件74。在该示例中，使用相同的处理步骤同时形成对于STI区域62之上的电极以及对于鳍58之上的电极的接触件。然而，在其他实施例中，这两种类型的接触件可单独地形成。
在一些实施例中，穿过ILD层76和78至STI区域62或衬底50的顶表面形成导电插塞75。导电插塞75形成密封环80的底部，密封环80可以包括位于半导体结构100的每个后续形成的层上的互连金属部件。密封环80可以是在集成电路周围形成的应力保护结构，并且可以保护半导体芯片的内部电路(例如，包括FinFET 60的电路)免受湿气或免受由于诸如从晶圆分离半导体芯片之类的工艺而引起的损坏。导电插塞75可以使用与上述接触件74类似的方法和材料来形成。然而，可以使用任何合适的方法和材料来形成导电插塞75。
图1B图示了图1A的区域101的详细透视图，示出了互连层102的顶部。如图1A和图1B所示，根据一些实施例，根据集成电路设计所采用的后端线(BEOL)方案，互连层102被形成、堆叠在形成于ILD层76和78中的接触件74的垂直上方。在图1A所示的BEOL方案中，各个互连层具有类似的特征。然而，应理解，其他实施例可以采用替代的集成方案，其中各个互连层可以使用不同的特征。例如，被示为垂直连接器的接触件74可被延伸以形成横向传输电流的导电线，并且导电插塞75也可被延伸以形成作为密封环80的部分的导电线。
互连层(例如，互连层102)包括嵌入在金属间电介质(IMD)层中的导电过孔和导电线。除了在各种导电元件之间提供绝缘之外，IMD层还可包括一个或多个电介质蚀刻停止层以控制在IMD层中形成开口的蚀刻工艺。通常，过孔垂直地传导电流并用于电连接位于垂直相邻的层的两个导电特征，而线横向地传导电流并用于在一个层内分配电信号和功率。在根据图1A和图1B示出的实施例中，导电线105将接触件74连接至随后形成的导电过孔，并且在后续层处，过孔将位于过孔下方的层的线连接至过孔上方的线(例如，一对线可由过孔连接)。其他实施例可以采用不同的方案。例如，导电过孔可以在接触件74和导电线105之间的互连层102中。
仍参考图1A和图1B，互连层102可以使用例如镶嵌工艺流程来形成。首先，可以使用在ILD层76和78的描述中列出的一层或多层电介质材料来沉积用于形成IMD层110的电介质堆叠。在一些实施例中，IMD层110包括位于电介质堆叠的底部的蚀刻停止层(未示出)。蚀刻停止层包括具有与上面的材料的蚀刻速率不同的蚀刻速率的一个或多个绝缘体层(例如，SiOx、SiOC、SiCN、SiOxNy、SiN、CN、AlOx、AlN、AlYOx、ZrOx、YOx、其组合等)。用于沉积用于IMD的电介质堆叠的技术可以与用于形成ILD层76和78的技术相同。
可以使用适当的光刻和蚀刻技术(例如，采用碳氟化合物的各向异性RIE)来图案化IMD层110以形成用于线的开口。用于线的开口可以是在IMD层110中形成的纵向沟槽。蚀刻技术可以采用多个步骤。例如，第一主蚀刻步骤可以去除IMD层110的电介质材料的一部分，并且在蚀刻停止电介质层上停止。然后，可以切换蚀刻剂以去除蚀刻停止层电介质材料。可以调节各个蚀刻步骤的参数(例如，气体的化学成分、流速和压力、反应器功率等)以产生具有期望的内部锥角的渐缩侧壁轮廓。
可以沉积若干导电材料以填充沟槽，形成互连层102的导电线105。开口可被首先内衬一个或多个衬里，然后填充导电填充层104，其可以被帽盖层覆盖。
可以在沟槽的侧壁和底表面之上形成导电扩散阻挡衬里。导电扩散阻挡衬里可以包括一层或多层TaN、Ta、TiN、Ti、Co等、或其组合，例如，外部衬里108和下部内部衬里106A。导电扩散阻挡衬里可以通过任何合适的方法来沉积，例如，CVD、PECVD、PVD、ALD、PEALD、电化学镀(ECP)、化学镀等。在一些实施例中，外部衬里108包括TaN，并且下部内部衬里106A包括Co。
接下来，在导电扩散阻挡衬里之上形成导电填充层104以填充沟槽，形成导电线105。导电填充层104可以包括诸如W、Cu、Co、Ru、CuMn、Mo、Al等之类的金属、或其组合、或其多层。在一些实施例中，导电填充层104是铜。可以通过任何合适的方法来沉积用于形成导电填充层104的导电材料，例如，CVD、PECVD、PVD、ALD、PEALD、电化学镀(ECP)、化学镀等。在一些实施例中，可以在导电扩散阻挡衬里之上沉积薄的导电种子层以辅助发起ECP沉积步骤，该ECP沉积步骤用导电填充材料来完全填充开口。导电种子层可以是与导电填充层相同的导电材料，并且可以使用适当的沉积技术(例如，CVD、PECVD、ALD、PEALD或PVD等)来沉积。
在形成导电填充层104之后，可以在导电填充层104之上形成帽盖层106B。在沉积用于帽盖层106B的材料之后，可利用任何合适的方法(例如，使用光刻)来去除多余部分。这样，可以在帽盖层106B的材料之上形成光致抗蚀剂(未具体示出)，并对其进行图案化以暴露帽盖层106B的材料的不在导电填充层104和下部内部衬里106A正上方的部分。这些暴露的部分然后可以通过蚀刻或任何合适的方法来去除。在一些实施例中，帽盖层106B是使用诸如ALD工艺之类的选择性沉积工艺来形成的，该选择性沉积工艺将帽盖层106B沉积在导电填充层104、外部衬里108和下部内部衬里106A的金属表面上，但未显著地沉积在IMD层110的电介质表面上。在一些实施例中，帽盖层106B是与下部内部衬里106A相同的材料，并且下部内部衬里106A和帽盖层106B一起形成同一材料(例如，Co)的内部衬里106。
可以在导电插塞75之上形成导电线107来作为密封环80的部分。导电线107可以使用与导电线105类似的材料和方法来形成。在一些实施例中，导电线107形成有比导电线105更大的宽度。
可以通过平坦化工艺(例如，CMP)来去除IMD层110之上的和/或外部衬里108的顶表面上的在开口外部的任何多余的导电材料，从而形成这样的顶表面，该顶表面包括与线105的导电区域基本上共面的IMD层110的电介质区域。该平坦化步骤完成了包括嵌入在IMD层110中的导电线105和107的互连层102的制造，如图1A和图1B所示。
图1B进一步示出了在后面的图中使用的参考截面。截面A-A’沿着导电线105的纵轴，并且截面B-B’垂直于截面A-A’。
图2A至图10B是根据一些实施例的制造互连结构的中间阶段的截面图和透视图。图2A、图3A、图4A、图4C、图5A、图6B、图7A和图8A沿图1B所示的截面A-A’示出。图2B、图3B、图4B、图4D、图5B、图6A、图6C、图6D、图7B、图7C、图8B、图9A、图9B、图10A和图10B沿图1B所示的截面B-B’示出。
图2A和图2B示出了形成包括位于互连层102之上的蚀刻停止层(ESL)116和电介质层120的电介质堆叠。该电介质堆叠可用于在形成于互连层102上的互连层140中后续形成导电通孔和导电线(参见下面的图8A和图8B)。ESL 116被形成在互连层102上。ESL 116可用于控制后续蚀刻工艺以形成用于过孔的开口(参见下面的图3A和图3B)。ESL 116包括具有与下面的IMD 110以及后续形成的上面的材料的蚀刻速率不同的蚀刻速率的一个或多个绝缘体层，例如，SiN、SiC、AlOx、AlN、AlYOx、ZrOx、YOx、其组合等。ESL 116可以使用PECVD、ALD、CVD等来形成。
接下来，在ESL 116上形成电介质层120。电介质层120包括一个或多个绝缘体层，例如，SiOx、SiOC、SiCN、SiOxNy、SiN等。根据一些实施例，电介质层120使用PECVD、FCVD、旋涂等来形成。
在图3A和图3B中，利用适当的光刻和蚀刻技术(例如，采用碳氟化合物的各向异性RIE)来在电介质层120中形成用于过孔的开口124和用于线的开口126。用于过孔的开口124可以是延伸穿过电介质层120和ESL116而暴露导电线105的顶部导电表面的垂直孔，并且用于线的开口126可以是形成在电介质层120的上部中的纵向沟槽。在一些实施例中，用于在电介质层120中图案化孔和沟槽的方法利用过孔优先(via-first)方案，其中，第一光刻和蚀刻工艺形成用于过孔的孔，并且第二光刻和蚀刻工艺形成用于线的沟槽。其他实施例可以使用不同的方法，例如，沟槽优先方案、或不完全的过孔优先方案、或掩埋蚀刻停止层方案。这些蚀刻技术可以采用多个步骤。例如，第一主蚀刻步骤可以去除电介质层120的电介质材料的一部分，并在ESL 116上停止。然后，可以切换蚀刻剂以去除ESL 116的电介质材料。可以调节各个蚀刻步骤的参数(例如，气体的化学成分、流速和压力、反应器功率等)以产生具有期望的内部锥角的渐缩侧壁轮廓。在其中导电线105的内部衬里106的顶部覆盖导电填充层104的顶表面的一些实施例中，开口124可延伸穿过内部衬里106的顶部而暴露导电填充层104的顶表面。
在图4A和图4B中，在开口124的侧壁上以及在开口126的侧壁和底表面上执行阻挡层132的选择性沉积。阻挡层132可以减少原子从随后沉积的导电材料(参见下面的图6A和图6B)到电介质层120的扩散。在一些实施例中，阻挡层132的选择性沉积减少了沉积在开口124的底表面上的阻挡材料的量，使得很少或没有阻挡层132被形成在导电填充层104上。这可以减小导电填充层104与随后沉积的外部衬里134(参见下面的图6A和图6B)之间的电阻。
作为阻挡层132的选择性沉积的示例，可以在导电填充层104的暴露部分上形成牺牲层(未示出)，以阻挡、防止、或以其他方式抑制阻挡层132后续形成在导电填充层104上。牺牲层可被沉积为使得很少或没有牺牲层的材料被形成在ESL 116或电介质层120上。牺牲层包括粘附或键合至导电填充层104，并且不粘附或键合至电介质层120和/或ESL 116的材料。例如，该材料可以与导电填充层104的金属(例如，铜)形成螯合键，但不与电介质层120或ESL 116形成键。在一些实施例中，牺牲层包括有机分子，例如，苯并三唑(BTA)，化学式为C6H4N3H。BTA分子具有带有三个氮原子(可键合至诸如铜之类的金属)的第一侧以及具有疏水性苯并环的第二侧，阻挡层132的一些前体不能键合至该疏水性苯并环。BTA分子的第一侧可以键合到导电填充层104，而第二侧突出并阻止前体键合到导电填充层104。以这种方式，包括BTA单层或多个BTA单层的牺牲层可以防止阻挡层132形成在导电填充层104上或牺牲层上。
在形成牺牲层之后，在开口124的侧壁上以及在开口126的侧壁和底表面上形成阻挡层132。阻挡层132可以包括阻挡材料，例如，钽、氮化钽、钛、氮化钛等、或其组合。阻挡层132可以使用诸如ALD工艺和/或CVD工艺之类的合适的工艺来形成。阻挡层132被形成在电介质层120和ESL 116的暴露表面之上，但是被牺牲层阻止形成在开口124内的导电填充层104上。此外，如前所述，阻挡层132未显著地形成在牺牲层的暴露表面上。在形成阻挡层132之后，可以通过诸如热处理或等离子体处理(例如，原位H2或Ar等离子体处理)之类的合适的工艺来去除牺牲层。电介质层120之上的阻挡层132的多余部分可以利用诸如CMP之类的平坦化来去除。
在一些实施例中，阻挡层132在开口124的侧壁上以及在开口126的侧壁和底表面上被形成为
Figure BDA0003137189230000131
到
Figure BDA0003137189230000132
的厚度，这可通过减少了原子从随后沉积的导电材料(参见下面的图6A和图6B)扩散到电介质层120中而是有利的。将阻挡层132形成为小于
Figure BDA0003137189230000133
的厚度可能是不利的，因为这允许原子从随后沉积的导电材料不期望地扩散到电介质层120中。将阻挡层132形成为大于
Figure BDA0003137189230000134
的厚度可能是不利的，因为这还将阻挡层132的材料形成在开口124的底表面上至不期望的厚度，这可能增加器件电阻。
图4C和图4D示出了其中在开口124的底表面上形成底部阻挡层132A的实施例。可以在开口124的侧壁上以及在开口126的侧壁和底表面上形成阻挡层132期间形成底部阻挡层132A。底部阻挡层132A可以是不连续的，并且可以覆盖开口124的底表面的10％至90％的范围内的百分比。底部阻挡层132A的厚度可以在
Figure BDA0003137189230000141
至
Figure BDA0003137189230000142
的范围内，这对于减小导电填充层104和随后沉积的导电材料之间的电阻可能是有利的(参见下面的图6A和图6B)。底部阻挡层132A被形成为大于
Figure BDA0003137189230000143
的厚度可能是不利的，因为它可能增加导电填充层104和随后沉积的导电材料之间的电阻。
在图5A和图5B中，分别在图4A和图4B之后，对通过开口124暴露的导电填充层104的顶表面执行处理工艺150。处理工艺150可以利用随后形成的外部衬里134(参见下面的图6A和图6B)来钝化导电填充层104的暴露的下面的表面，这可以减少可由反应(例如，氧化还原反应)引起的导电填充层104的顶表面的腐蚀。在一些实施例中，随后形成的外部衬里134包括钌(Ru)，其具有比Cu和Co更高的还原电势。因此，随后形成的包括Ru的外部衬里134实体接触包括例如Cu或Co的导电填充层104可能提高触发氧化还原反应的可能性，这些氧化还原反应可能腐蚀导电填充层104的顶表面并降低器件性能。处理工艺150可以通过钝化导电填充层104来降低导电填充层104的顶表面的腐蚀的可能性。
处理工艺150可以是对导电填充层104的暴露表面(可以是例如铜或钴)的清洁处理，例如，等离子体或轰击处理。处理工艺150可以降低导电填充层104的暴露表面上的杂质水平，例如，C、N、O和F杂质。在一些实施例中，该处理工艺是使用H2、Ar、N2、NH3、O2等、或其组合的等离子体处理。该等离子体处理可以以在电源处测量的100W至800W的范围内的功率执行，这可以减少杂质以及随后对导电填充层104的顶表面的腐蚀。以小于100W执行该等离子体处理可能是不利的，因为会导致杂质的去除不充分以及对导电填充层104的顶表面的腐蚀增加。以大于800W执行该等离子体处理可能是不利的，因为会导致对导电填充层104的顶表面的损坏。该等离子体处理可被执行10秒至2分钟的范围内的持续时间，这可以减少杂质以及随后对导电填充层104的顶表面的腐蚀。执行该等离子体处理少于10秒可能是不利的，因为会导致杂质的去除不充分以及对导电填充层104的顶表面的腐蚀增加。执行该等离子体处理多于2分钟可能是不利的，因为会导致对导电填充层104的顶表面的损坏。
在图6A至图6D中，穿过电介质层120形成导电特征130和170。图6A示出了包括互连层102和140的半导体结构100的截面图。图6B和图6C分别沿着截面A-A’和B-B’示出了图6A所示的区域101的截面图。图6D沿着截面B-B’示出了图6A所示的区域201的截面图。导电特征130可以包括填充开口124的过孔部分以及填充开口126的线部分，并且导电特征170可以使用与导电特征130类似的方法和材料来形成，但具有比导电特征130更宽的尺寸。在一些实施例中，导电特征130和170包括外部衬里134、内部衬里136和导电填充材料138。
外部衬里134在开口124和126中被形成在阻挡层132和导电填充层104的暴露表面之上。外部衬里134可以由钌、钼、铑等形成，并且可以通过诸如CVD、PVD、ALD等、或其组合之类的沉积工艺来形成。根据一些实施例，外部衬里134可以通过流动前体分子来利用CVD工艺形成，该前体分子包含连接到一个或多个烷基(例如，己二烯、吡啶、丁二烯和环庚二烯)、一个或多个羰基、一个或多个其他官能团、或其组合的钌(Ru)。例如，可以使用三羰基-己二烯钌作为前体分子来通过CVD形成外部衬里134。用钌形成外部衬里134的益处是铜对钌的粘附性弱于阻挡层132(例如，TaN)对铜的粘附性，这可以改善导电填充层138(例如，铜)的填充工艺，因为铜更容易在钌基表面上流动。电介质层120之上的外部衬里134的多余部分可以用诸如CMP之类的平坦化来去除。
在一些实施例中，外部衬里134在开口124的侧壁和底表面上以及在开口126的侧壁和底表面上被共形地形成为
Figure BDA0003137189230000151
至
Figure BDA0003137189230000152
的厚度，这可通过改善随后沉积的导电材料(例如，内部衬里136和导电填充层138)对阻挡层132的间隙填充而是有利的。将外部衬里134形成为小于
Figure BDA0003137189230000153
的厚度可能是不利的，因为会导致随后沉积的导电材料到阻挡层132的较差流动。将外部衬里134形成为大于
Figure BDA0003137189230000154
的厚度可能是不利的，因为会导致对下面的导电填充层104的腐蚀增加，这可能增加器件电阻。
在形成外部衬里134之后，可以形成内部衬里136和导电填充层138以填充开口124和126。内部衬里136可以改善外部衬里134和导电填充层138之间的粘附性。内部衬里136和导电填充层138可以分别使用与内部衬里106和导电填充层104类似的材料和方法来形成，如以上关于图1A和图1B所述。例如，可以首先使用与下部内部衬里106A(参见上面的图1B)类似的方法和材料来形成内部衬里136的下部内部衬里部分。可以在内部衬里136的下部内部衬里部分之上形成导电填充层138，然后使用与帽盖层106B(参见上面的图1B)类似的方法和材料在导电填充层138之上形成内部衬里136的帽盖部分，使得内部衬里136覆盖导电填充层138的底表面、侧壁和顶表面。在一些实施例中，内部衬里136包括钴，导电填充层138包括铜，并且内部衬里136的钴可以改善导电填充层138的铜对外部衬里134的钌的后续粘附性。
在一些实施例中，内部衬里136被形成为
Figure BDA0003137189230000161
到
Figure BDA0003137189230000162
的厚度，这可以改善外部衬里134和导电填充层138之间的粘附性。将内部衬里136形成为小于
Figure BDA0003137189230000163
的厚度可能是不利的，因为会导致外部衬里134与导电填充层138之间的较差粘附性。将内部衬里136形成为大于
Figure BDA0003137189230000164
的厚度可能是不利的，因为会增加外部衬里134与导电填充层138之间的电阻。
图6D示出了可以形成在导电线107之上来作为密封环80(参见上面的图1A)的部分的导电特征170。导电特征170可以使用与导电特征130类似的材料和方法来形成。在一些实施例中，导电特征170被形成为具有比导电特征130更大的宽度。例如，导电特征130可具有跨导电特征130的底表面测量的宽度W1，该宽度W1在10nm至22nm的范围内，并且导电特征170可具有跨导电特征170的底表面测量的宽度W2，该宽度W2在100nm至180nm的范围内。导电特征170的底表面可以与导电线107的顶表面的外边缘分开最大间隔长度L1和最小间隔长度L2，其中，最大间隔长度L1和最小间隔长度L2之间的差在0.5nm至5nm的范围内。
可以通过平坦化工艺(例如，CMP)来去除电介质层120之上的和/或外部衬里134的顶表面上的在开口124和126外部的任何多余的导电材料，从而形成这样的顶表面，该顶表面包括与导电特征130的导电区域基本上共面的电介质层120的电介质区域。该平坦化步骤完成了包括嵌入在电介质层120中的导电特征130和/或170的互连层140的制造。
在图7A、图7B和图7C中，在互连层140之上形成ESL 142。ESL 142可用于控制后续蚀刻工艺以在随后形成在互连层140之上的互连层(参见下面的图12)中形成用于过孔的开口。ESL 142可以使用与以上关于图2A和图2B所述的ESL 116类似的方法和材料来形成。
图8A和图8B示出了在图4C和图4D之后的实施例。导电特征130的底部阻挡层132A介于外部衬里134的底表面和导电填充层104的顶表面之间。底部阻挡层132A可以是不连续的，这可以减小外部衬里134和导电填充层104之间的电阻。
图9A和图9B示出了一个实施例，其中，通过沿阻挡层132的侧壁的外部衬里134和内部衬里136的混合而在导电特征130和170中形成组合衬里135。在其中外部衬里134包括钌并且内部衬里136包括钴的实施例中，组合衬里135包括混合的钌和钴。具有混合的钌和钴的组合衬里135可以提高用导电填充层138填充开口124和126的效率和良率。具体地，在其中导电填充层138包括Cu的一些实施例中，在结合衬里135的表面上存在钌通过具有经提高的从结合衬里135的Cu去湿性(dewettability)，而提供了改善的导电填充层138的沉积和回流。通过例如在能量色散X射线光谱扫描中具有重叠的强度峰值，沿着阻挡层132的侧壁的结合衬里135可被测量为具有完全混合的钌和钴。
在一些实施例中，组合衬里135是在形成外部衬里134和内部衬里136之后并且在形成导电填充层138之前，通过对半导体结构100执行诸如氢浸泡处理和/或氢等离子体处理之类的氢处理(参见上面的图6A)来形成的。在氢浸泡处理期间，氢气扩散到组合衬里135中以修复变形并重新定向分子，这促进了外部衬里134和内部衬里136之间的混合。氢浸泡处理可以在200℃至500℃的范围内的高温，以及10Torr至50Torr的范围内的高压下执行。氢等离子体处理也可以促进外部衬里134和内部衬里136之间的混合。此外，氢离子与外部衬里134和内部衬里136反应以从这些层中去除碳和氧杂质，同时还提高了金属扩散性。根据一些实施例，氢等离子体处理包括用氢等离子体轰击半导体结构100达10秒至120秒的范围内的时间段。氢等离子体处理可以在150℃至400℃的范围内的温度，以及1Torr至10Torr的范围内压力下执行。氢等离子体的流速可以在1000sccm(标准立方厘米每分钟)至6000sccm的范围内，并且持续10秒至2分钟的范围内的持续时间。
如图9A和图9B所示，可以在导电特征130和170中在阻挡层132的侧壁上形成组合衬里135。外部衬里134和内部衬里136的沿着导电特征130和170的底表面的部分可以被部分地混合，或者可以保持未混合。通过例如在能量色散X射线光谱扫描中具有部分重叠的强度峰值，外部衬里134和内部衬里136的沿着导电特征130和170的底表面的部分可被测量为具有部分地混合的钌和钴。在一些实施例中，组合衬里135在导电特征130和170的侧壁上的厚度在
Figure BDA0003137189230000181
到
Figure BDA0003137189230000182
范围内，并且在导电特征130和170的底表面上的厚度在
Figure BDA0003137189230000183
到
Figure BDA0003137189230000184
范围内。在形成于开口124中的导电特征130的过孔部分的底部(参见上面的图5A和图5B)，导电填充层138可以实体接触内部衬里136的一部分，内部衬里136的该部分可以实体接触外部衬里134的一部分，并且外部衬里134的该部分可以实体接触导电填充层104。
图10A和图10B示出了一个实施例，其中，导电填充层138直接形成在导电特征130和170中的外部衬里134上。在开口124的侧壁和底表面上以及在开口126的侧壁和底表面上，外部衬里134可被形成为
Figure BDA0003137189230000185
至
Figure BDA0003137189230000186
Figure BDA0003137189230000187
的厚度的材料，例如，钌，这可以通过改善随后沉积的导电填充层138对阻挡层132的粘附性而是有利的。将外部衬里134形成为小于
Figure BDA0003137189230000188
的厚度可能是不利的，因为会导致导电填充层138对阻挡层132的较差粘附性。将外部衬里134形成为大于
Figure BDA0003137189230000189
的厚度可能是不利的，因为会导致对下面的导电填充层104的腐蚀增加，这可能增加器件电阻。
图11A、图11B和图11C示出了其中互连层102和140被形成在不同的电子器件之上的实施例的剖视图。提供图1A和图6A所示的示例电子器件(FinFET 60)仅出于说明性目的，以进一步解释对所公开的实施例的应用，并不意味着以任何方式限制所公开的实施例。图11A示出了FinFET器件60’的另一配置，其中双鳍58’被栅极结构68覆盖。所公开的FinFET实施例还可应用于纳米结构器件，例如，纳米结构(例如，纳米片、纳米线、栅极全环绕等)场效应晶体管(nano-FET)。在纳米结构FET实施例中，鳍被纳米结构代替，纳米结构是通过对沟道层和牺牲层的交替层的堆叠进行图案化而形成的。以与上述实施例类似的方式形成虚设栅极堆叠和源极/漏极区域。在去除虚设栅极堆叠之后，可以在沟道区域中部分地或完全去除牺牲层。以与上述实施例类似的方式形成替换栅极结构，替换栅极结构可以部分地或完全填充由去除牺牲层而留下的开口，并且替换栅极结构可部分地或完全围绕纳米结构FET器件的沟道区域中的沟道层。图11B示出了纳米片沟道区域158被栅极结构68覆盖的纳米片器件160，以及图11C示出了纳米线沟道区域258被栅极结构68覆盖的纳米线器件260。可以以与上述实施例类似的方式形成ILD以及对替代栅极结构和源极/漏极区域的接触件。可以如美国专利申请公开号2016/0365414中所公开的来形成纳米结构器件，该专利申请通过引用整体并入本文。
图12示出了根据一些实施例的互连层140的截面图，其中更高的互连层240和340沿着图1B的截面B-B’形成在互连层140上。在根据图12示出的实施例中，各个互连层具有类似的特征并且可以使用类似的方法和材料来形成。互连层240和340的电介质层220和230可分别使用与电介质层120类似的方法和材料来形成，并且互连层240的导电特征230和270以及互连层340的导电特征330和370可使用与导电特征130和170类似的方法和材料来形成，如以上关于图2A至图6D所述。然而，应理解，其他实施例可采用其中各个互连层可使用不同特征的替代集成方案。例如，互连层140和340的导电特征130和330被分别示出为具有垂直于截面B-B’延伸的导电线部分，而互连层240的导电特征240被示出为具有沿着截面B-B’延伸的导电线部分。在其他实施例中，互连层140和340的导电特征130和330可具有沿着截面B-B’延伸的导电线部分，并且互连层240的导电特征230可具有垂直于截面B-B’延伸的导电线部分。尽管被示出为形成在同一截面中，但应理解，导电特征130、230和330中的每一个可形成在不同的截面中，这可以避免导电特征的短路。
如图12所示的各个互连层的导电特征可具有不同的尺寸。例如，在一些实施例中，互连层140的导电特征130具有跨底表面测量的10nm至15nm范围内的宽度W3，互连层240的导电特征230具有跨底表面测量的14nm至22nm范围内的宽度W4，并且互连层340的导电特征330具有跨底表面测量的12nm至16nm范围内的宽度W5。
实施例可以提供优点。互连结构可形成有导电特征，这些导电特征具有被形成为未覆盖导电特征的底表面的阻挡层，以降低器件电阻。未被阻挡层覆盖的暴露底表面可以被钝化，这可以减少由于随后形成的衬里层与暴露底表面之间的反应而引起的腐蚀。可以在阻挡层之上形成多个衬里层。该多个衬里层可以在导电特征的侧壁上混合，以改善随后形成以填充导电特征的导电填充材料的粘附性。
根据一个实施例，一种制造结构的方法包括：穿过电介质层形成开口，该开口暴露第一导电特征的顶表面；在开口的侧壁上形成阻挡层；利用处理工艺钝化第一导电特征的暴露顶表面；在阻挡层之上形成衬里层，该衬里层包括钌；以及用导电材料填充开口。在一个实施例中，处理工艺是包括H2的等离子体处理。在一个实施例中，等离子体处理被执行10秒至2分钟范围内的时间。在一个实施例中，等离子体处理使用在100W至800W范围内的电源功率。在一个实施例中，形成衬里层包括：在阻挡层和第一导电特征的暴露顶表面之上形成外部衬里层，该外部衬里层是钌；以及在外部衬里之上形成内部衬里层，该内部衬里层是钴。在一个实施例中，该方法还包括：在导电材料之上形成帽盖层，该帽盖层是钴。在一个实施例中，形成衬里层包括：在阻挡层的侧壁上形成组合衬里层，该组合衬里层包括混合的钌和钴。在一个实施例中，形成组合衬里层包括：对钌层和钴层执行氢浸泡处理，钴层位于钌层上。
根据另一个实施例，一种制造结构的方法包括：在互连层上形成蚀刻停止层(ESL)，该互连层包括第一导电特征；在ESL上沉积电介质层；在电介质层中形成沟槽；形成孔，该孔穿过电介质层和ESL进入第一导电特征中，其中，孔的底表面暴露第一导电特征的导电填充层；以及形成第二导电特征。形成第二导电特征包括：在孔的侧壁上以及在沟槽的侧壁和底表面上沉积阻挡层；在沉积阻挡层之后，对导电填充层的暴露顶表面执行等离子体处理；在孔和沟槽中共形地形成外部衬里，该外部衬里包括钌；在外部衬里上形成内部衬里；以及在内部衬里上形成导电填充层。在一个实施例中，形成内部衬里还包括：在导电填充层的顶表面上形成内部衬里的上部。在一个实施例中，等离子体处理包括H2。在一个实施例中，等离子体处理以100W至800W范围内的功率被执行。在一个实施例中，等离子体处理被执行10秒至2分钟范围内的持续时间。在一个实施例中，形成阻挡层还包括：在第二导电特征的底表面上形成阻挡层的底部，该阻挡层的底部是不连续的。在一个实施例中，阻挡层的底部的厚度在
Figure BDA0003137189230000211
至
Figure BDA0003137189230000212
的范围内。在一个实施例中，外部衬里的厚度在
Figure BDA0003137189230000213
至
Figure BDA0003137189230000214
的范围内。在一个实施例中，内部衬里的厚度在
Figure BDA0003137189230000215
至
Figure BDA0003137189230000216
的范围内。
根据又一个实施例，一种半导体结构包括：第一导电特征；电介质层，在第一导电特征上；以及第二导电特征，在电介质层中，第二导电特征包括：阻挡层，该阻挡层的至少一部分是第二导电特征的侧壁；衬里层，在阻挡层上，该衬里层与第一导电特征的至少一部分接触；以及导电填充层，在衬里层上。在一个实施例中，阻挡层的底部在第二导电特征的底表面上，阻挡层的底部是不连续的。在一个实施例中，衬里层包括：组合衬里层，沿着阻挡层的侧壁，该组合衬里层包括混合的钌和钴；外部衬里部分，在第二导电特征的底表面上，该外部衬里部分是钌；以及内部衬里部分，在外部衬里部分上，该内部衬里部分是钴。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例
示例1.一种制造结构的方法，所述包括：穿过电介质层形成开口，该开口暴露第一导电特征的顶表面；在所述开口的侧壁上形成阻挡层；利用处理工艺钝化所述第一导电特征的暴露顶表面；在所述阻挡层之上形成衬里层，该衬里层包括钌；以及用导电材料填充所述开口。
示例2.根据示例1所述的方法，其中，所述处理工艺是包括H2的等离子体处理。
示例3.根据示例2所述的方法，其中，所述等离子体处理被执行10秒至2分钟范围内的时间。
示例4.根据示例2所述的方法，其中，所述等离子体处理使用在100W至800W范围内的电源功率。
示例5.根据示例1所述的方法，其中，形成所述衬里层包括：在所述阻挡层和所述第一导电特征的暴露顶表面之上形成外部衬里层，该外部衬里层是钌；以及在所述外部衬里之上形成内部衬里层，该内部衬里层是钴。
示例6.根据示例5所述的方法，还包括：在所述导电材料之上形成帽盖层，该帽盖层是钴。
示例7.根据示例1所述的方法，其中，形成所述衬里层包括：在所述阻挡层的侧壁上形成组合衬里层，该组合衬里层包括混合的钌和钴。
示例8.根据示例7所述的方法，其中，形成所述组合衬里层包括：对钌层和钴层执行氢浸泡处理，所述钴层位于所述钌层上。
示例9.一种制造结构的方法，所述方法包括：在互连层上形成蚀刻停止层(ESL)，该互连层包括第一导电特征；在所述ESL上沉积电介质层；在所述电介质层中形成沟槽；形成孔，该孔穿过所述电介质层和所述ESL进入所述第一导电特征中，其中，所述孔的底表面暴露所述第一导电特征的导电填充层；以及形成第二导电特征，形成所述第二导电特征包括：在所述孔的侧壁上以及在所述沟槽的侧壁和底表面上沉积阻挡层；在沉积所述阻挡层之后，对所述导电填充层的暴露顶表面执行等离子体处理；在所述孔和所述沟槽中共形地形成外部衬里，该外部衬里包括钌；在所述外部衬里上形成内部衬里；以及在所述内部衬里上形成导电填充层。
示例10.根据示例9所述的方法，其中，形成所述内部衬里还包括：在所述导电填充层的顶表面上形成所述内部衬里的上部。
示例11.根据示例9所述的方法，其中，所述等离子体处理包括H2。
示例12.根据示例9所述的方法，其中，所述等离子体处理以100W至800W范围内的功率被执行。
示例13.根据示例9所述的方法，其中，所述等离子体处理被执行10秒至2分钟范围内的持续时间。
示例14.根据示例9所述的方法，其中，形成所述阻挡层还包括：在所述第二导电特征的底表面上形成所述阻挡层的底部，所述阻挡层的底部是不连续的。
示例15.根据示例14所述的方法，其中，所述阻挡层的底部的厚度在
Figure BDA0003137189230000231
至
Figure BDA0003137189230000232
的范围内。
示例16.根据示例9所述的方法，其中，所述外部衬里的厚度在
Figure BDA0003137189230000233
至
Figure BDA0003137189230000234
的范围内。
示例17.根据示例9所述的方法，其中，所述内部衬里的厚度在
Figure BDA0003137189230000235
至
Figure BDA0003137189230000236
的范围内。
示例18.一种半导体结构，包括：第一导电特征；电介质层，在所述第一导电特征上；以及第二导电特征，在所述电介质层中，所述第二导电特征包括：阻挡层，该阻挡层的至少一部分是所述第二导电特征的侧壁；衬里层，在所述阻挡层上，该衬里层与所述第一导电特征的至少一部分接触；以及导电填充层，在所述衬里层上。
示例19.根据示例18所述的半导体结构，其中，所述阻挡层的底部在所述第二导电特征的底表面上，所述阻挡层的底部是不连续的。
示例20.根据示例18所述的半导体结构，其中，所述衬里层包括：组合衬里层，沿着所述阻挡层的侧壁，该组合衬里层包括混合的钌和钴；外部衬里部分，在所述第二导电特征的底表面上，该外部衬里部分是钌；以及内部衬里部分，在所述外部衬里部分上，该内部衬里部分是钴。

Claims (10)

1.一种制造结构的方法，所述包括：
穿过电介质层形成开口，该开口暴露第一导电特征的顶表面；
在所述开口的侧壁上形成阻挡层；
利用处理工艺钝化所述第一导电特征的暴露顶表面；
在所述阻挡层之上形成衬里层，该衬里层包括钌；以及
用导电材料填充所述开口。
2.根据权利要求1所述的方法，其中，所述处理工艺是包括H2的等离子体处理。
3.根据权利要求2所述的方法，其中，所述等离子体处理被执行10秒至2分钟范围内的时间。
4.根据权利要求2所述的方法，其中，所述等离子体处理使用在100W至800W范围内的电源功率。
5.根据权利要求1所述的方法，其中，形成所述衬里层包括：
在所述阻挡层和所述第一导电特征的暴露顶表面之上形成外部衬里层，该外部衬里层是钌；以及
在所述外部衬里之上形成内部衬里层，该内部衬里层是钴。
6.根据权利要求5所述的方法，还包括：在所述导电材料之上形成帽盖层，该帽盖层是钴。
7.根据权利要求1所述的方法，其中，形成所述衬里层包括：在所述阻挡层的侧壁上形成组合衬里层，该组合衬里层包括混合的钌和钴。
8.根据权利要求7所述的方法，其中，形成所述组合衬里层包括：对钌层和钴层执行氢浸泡处理，所述钴层位于所述钌层上。
9.一种制造结构的方法，所述方法包括：
在互连层上形成蚀刻停止层(ESL)，该互连层包括第一导电特征；
在所述ESL上沉积电介质层；
在所述电介质层中形成沟槽；
形成孔，该孔穿过所述电介质层和所述ESL进入所述第一导电特征中，其中，所述孔的底表面暴露所述第一导电特征的导电填充层；以及
形成第二导电特征，形成所述第二导电特征包括：
在所述孔的侧壁上以及在所述沟槽的侧壁和底表面上沉积阻挡层；
在沉积所述阻挡层之后，对所述导电填充层的暴露顶表面执行等离子体处理；
在所述孔和所述沟槽中共形地形成外部衬里，该外部衬里包括钌；
在所述外部衬里上形成内部衬里；以及
在所述内部衬里上形成导电填充层。
10.一种半导体结构，包括：
第一导电特征；
电介质层，在所述第一导电特征上；以及
第二导电特征，在所述电介质层中，所述第二导电特征包括：
阻挡层，该阻挡层的至少一部分是所述第二导电特征的侧壁；
衬里层，在所述阻挡层上，该衬里层与所述第一导电特征的至少一部分接触；以及
导电填充层，在所述衬里层上。
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