KR102587403B1 - 금속화를 위한 이중층 라이너 - Google Patents

금속화를 위한 이중층 라이너 Download PDF

Info

Publication number
KR102587403B1
KR102587403B1 KR1020200161382A KR20200161382A KR102587403B1 KR 102587403 B1 KR102587403 B1 KR 102587403B1 KR 1020200161382 A KR1020200161382 A KR 1020200161382A KR 20200161382 A KR20200161382 A KR 20200161382A KR 102587403 B1 KR102587403 B1 KR 102587403B1
Authority
KR
South Korea
Prior art keywords
layer
liner layer
forming
liner
over
Prior art date
Application number
KR1020200161382A
Other languages
English (en)
Other versions
KR20210086471A (ko
Inventor
후에이-웬 시에
카이-시앙 쿠오
쳉-후이 웽
춘-쉥 첸
웬-수안 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210086471A publication Critical patent/KR20210086471A/ko
Application granted granted Critical
Publication of KR102587403B1 publication Critical patent/KR102587403B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76858—After-treatment introducing at least one additional element into the layer by diffusing alloying elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 디바이스를 형성하는 방법은 유전체 층에 개구를 형성하는 것, 및 개구에 장벽 층을 형성하는 것을 포함한다. 먼저 장벽 층 위에 제 1 라이너 층을 형성하고, 제 1 라이너 층 위에 제 2 라이너 층을 형성함으로써 장벽 층 위에 조합된 라이너 층이 형성되어, 제 1 라이너 층 및 제 2 라이너 층이 상호혼합된다. 전도성 재료 층이 조합된 라이너 층 위에 형성되고, 전도성 재료 층을 리플로우하기 위하여 열적 프로세스가 수행된다.

Description

금속화를 위한 이중층 라이너{A BI-LAYER LINER FOR METALLIZATION}
우선권 주장 및 상호-참조
이 출원은 2019년 12월 27일자로 출원된 미국 가출원 제62/954,240호의 이익을 주장하고, 이 미국 가출원은 이로써 참조로 본원에 편입된다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험하고 있다. IC 재료들 및 설계에서의 기술적인 진전들은 IC들의 세대들을 생산하였고, 여기서, 각각의 세대는 이전의 세대보다 더 작고 더 복잡한 회로들을 가진다. IC 진화의 과정에서, 기능적인 밀도(예컨대, 칩 면적 당 상호접속된 디바이스들의 수)는 일반적으로 증가한 반면, 기하구조 크기(예컨대, 제조 프로세스를 이용하여 생성될 수 있는 가장 작은 컴포넌트( 또는 라인))는 감소하였다. 이 스케일링 다운 프로세스는 일반적으로, 생산 효율을 증가시키고 연관된 비용들을 저하시킴으로써 이익들을 제공한다.
디바이스들의 스케일링 다운과 동반하여, 제조자들은 디바이스들의 스케일링 다운을 용이하게 하기 위하여 새롭고 상이한 재료들 및/또는 재료들의 조합을 이용하기 시작하였다. 스케일링 다운은 단독으로 그리고 새롭고 상이한 재료들과의 조합으로, 더 큰 기하구조들에서의 이전의 세대들에 의해 제시되지 않았을 수 있는 과제들을 또한 야기하고 있다.
본 개시내용의 양태들은 동반 도면들과 함께 판독될 때에 다음의 상세한 설명으로부터 최상으로 이해된다. 산업에서의 표준 관례에 따르면, 다양한 피쳐(feature)들은 축척에 맞게 그려진 것이 아니라는 것이 주목된다. 실제로, 다양한 피쳐들의 치수들은 논의의 명료함을 위하여 임의적으로 증가될 수 있거나 감소될 수 있다.
도 1, 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 및 도 18은 일부 실시예들에 따라, 집적 회로들의 상호접속 구조체들의 형성에서의 중간 스테이지들의 단면도들을 예시한다.
다음의 개시내용은 발명의 상이한 피쳐들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들 및 배열체들의 특정 예들은 본 개시내용을 단순화하기 위하여 이하에서 설명된다. 물론, 이것들은 단지 예들이고, 제한적인 것으로 의도되지는 않는다. 예를 들어, 뒤따르는 설명에서 제 2 피쳐 위에서의 또는 그 상에서의 제 1 피쳐의 형성은, 제 1 및 제 2 피쳐들이 직접 접촉하도록 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피쳐들이 직접 접촉하지 않을 수 있도록, 추가적인 피쳐들이 제 1 및 제 2 피쳐들 사이에서 형성될 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순화 및 명확함을 위한 것이고, 그 자체적으로 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 기술하지는 않는다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같이 또 다른 엘리먼트(element)(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하기 위한 설명의 용이함을 위하여 본원에서 이용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 추가적으로, 이용 또는 동작 시에 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 이와 다르게 배향(90 도 또는 다른 배향들로 회전)될 수 있고, 본원에서 이용된 공간적으로 상대적인 설명어(descriptor)들은 이에 따라 마찬가지로 해석될 수 있다.
상호접속 구조체에서의 전도성 라인들 및 금속화 층들과 같은 전도성 피쳐들, 및 이를 형성하는 방법들이 일부 실시예들에 따라 제공된다. 특히, 장벽 층, (조합된 라이너 층(liner layer)을 형성하는) 다수의 라이너 층들, 및 전도성 피쳐들을 충전하기 위한 전도성 재료를 가지는 전도성 피쳐들이 형성된다. 조합된 라이너 층은 개구들의 하부 부분들을 충전하고 개구들의 상부 부분들에서의 핀치-오프(pinch-off)들을 회피하기 위하여 조합된 라이너 층 위에서 유동하기 위한 (예컨대, 퇴적 동안 그리고 퇴적 후의) 전도성 재료의 능력을 또한 개선시키면서, 장벽 층에 대한 강력한 접착력을 가진다. 추가적으로, 다수의 라이너 층들 중의 적어도 하나는 전도성 재료 및 조합된 라이너 층 위에 추후에 형성되는 캡핑 층(capping layer)의 재료와 유사한 재료를 포함할 수 있다. 조합된 라이너 층에서의 그 재료의 존재는 완성된 반도체 디바이스의 이용 동안의 캡핑 층으로부터 조합된 라이너 층으로의 그 유사한 재료의 전자이동(electromigration)을 감소시킨다. 이러한 그리고 다른 이익들을 달성하기 위하여, 다수의 라이너 층들은 또한, 인근 및 이웃하는 층들과의 상호작용들과 같은, 다수의 라이너 층들의 각각의 어떤 성질들로부터 이익을 얻으면서, 하나의 연속 층(예컨대, 조합된 라이너 층)을 형성하기 위하여 서로 상호혼합하기 위한 그 능력을 위하여 선택된다. 조합된 라이너 층과 장벽 층 사이의 더 강력한 접착력, 조합된 라이너 층 위에서의 전도성 재료의 개선된 유동성(flowability), 및 캡핑 층으로부터 조합된 라이너 층으로의 재료의 전자이동의 감소의 결과에 따라, 결과적인 전도성 피쳐들이 더 큰 수율로 형성될 수 있고 더 큰 신뢰성으로 작동할 것이다.
도 1 내지 도 18은 일부 실시예들에 따라, 집적 회로들의 전도성 피쳐들 및 상호접속 구조체들의 형성에서의 중간 스테이지들의 단면도들을 예시한다. 도 1 내지 도 13은 단일 다마신 프로세스(single damascene process)를 이용하여 상호접속 구조체의 전도성 라인들의 형성을 예시할 수 있다. 도 14 내지 도 18은 이중 다마신 프로세스(dual damascene process)를 이용하여 상호접속 구조체의 (금속화 라인들 및 전도성 비아(via)들을 포함하는) 금속화 층의 형성을 예시할 수 있다.
도 1은 일부 실시예들에 따라, 다양한 전자 디바이스들이 기판(50) 위에 형성될 수 있는 기판(50)(예컨대, 반도체 기판)을 포함하는 웨이퍼(100) 상의 반도체 구조체의 단면도를 예시한다. 추후의 도면들에서, 멀티레벨 상호접속 시스템은 다양한 전자 디바이스들 및 기판(50) 위에 형성될 수 있다. 일반적으로, 이하에서 더 상세하게 논의되는 바와 같이, 도 1은 기판(50) 상에 형성되는 핀 전계 효과 트랜지스터(Fin field effect transistor; FinFET) 디바이스(60)를 예시하고, 다수의 상호접속 층들은 더 이후의 도면들에서 그 위에 형성된다. 그러나, 평면형 트랜지스터들, 게이트-올-어라운드(gate-all-around; GAA) 트랜지스터들, 및 다른 유형들의 디바이스들은 이 개시내용의 고려된 범위 내에 있다.
일반적으로, 도 1에서 예시된 기판(50)은 벌크 반도체 기판(bulk semiconductor substrate) 또는 SOI(silicon-on-insulator) 기판을 포함할 수 있다. SOI 기판은 SOI 기판의 활성 층인 얇은 반도체 층 아래에 절연체 층을 포함한다. 활성 층 반도체 및 벌크 반도체는 일반적으로, 결정질 반도체 재료 실리콘(crystalline semiconductor material silicon)을 포함하지만, 게르마늄(germanium), 실리콘-게르마늄(silicon-germanium) 합금들, 화합물 반도체들(예컨대, GaAs, AlAs, InAs, GaN, AlN 등), 또는 그 합금들(예컨대, GaxAl1 - xAs, GaxAl1 -xN, InxGa1 - xAs 등), 옥사이드 반도체들(예컨대, ZnO, SnO2, TiO2, Ga2O3 등), 또는 그 조합들과 같은 하나 이상의 다른 반도체 재료들을 포함할 수 있다. 반도체 재료들은 도핑(dope)될 수 있거나 비도핑(undope)될 수 있다. 이용될 수 있는 다른 기판들은 다층 기판들, 경사 기판들, 또는 하이브리드 배향 기판들을 포함한다.
도 1에서 예시된 FinFET 디바이스(60)는 핀(fin)들(58)로서 지칭된 반도체 돌출부들의 핀-유사 스트립(fin-like strip)들에 형성되는 3 차원 MOSFET(metal-on-semiconductor field effect transistor) 구조체이다. 도 1에서 도시된 단면은 소스 및 드레인 영역들(54) 사이의 전류 흐름의 방향에 평행한 방향으로 핀의 종방향 축을 따라 취해진다. 핀(58)은 포토리소그래피(photolithography) 및 에칭 기법들을 이용하여 기판을 패턴화함으로써 형성될 수 있다. 예를 들어, 스페이서 이미지 전사(spacer image transfer; SIT) 패턴화 기법이 이용될 수 있다. 이 방법에서, 희생 층(sacrificial layer)이 기판 위에 형성되고, 적당한 포토리소그래피 및 에칭 프로세스들을 이용하여 맨드릴(mandrel)들을 형성하기 위하여 패턴화된다. 스페이서들은 자기-정렬된 프로세스를 이용하여 맨드릴들과 함께 형성된다. 희생 층은 그 다음으로, 적절한 선택적 에칭 프로세스에 의해 제거된다. 각각의 남아 있는 스페이서는 그 다음으로, 예를 들어, 반응성 이온 에칭(reactive ion etching; RIE)을 이용하여 트렌치(trench)를 기판(50) 내로 에칭함으로써 개개의 핀(58)을 패턴화하기 위하여 하드 마스크로서 이용될 수 있다. 기판(50)은 임의의 수의 핀들을 포함할 수 있지만, 도 1은 단일 핀(58)을 예시한다.
핀(58)의 양쪽 측벽들을 따라 형성된 얕은 트렌치 격리(shallow trench isolation; STI) 영역들(62)이 도 1에서 예시된다. STI 영역들(62)은 핀들 주위의 트렌치들을 완전히 충전하기 위하여 하나 이상의 유전체 재료들(예컨대, 실리콘 옥사이드(silicon oxide))을 퇴적함으로써, 그리고 그 다음으로, 유전체 재료들의 상단 표면을 리세싱(recessing)함으로써 형성될 수 있다. STI 영역들(62)의 유전체 재료들은 고밀도 플라즈마 화학적 기상 퇴적(high density plasma chemical vapor deposition; HDP-CVD), 저압 CVD(low-pressure CVD; LPCVD), 대기압-미만 CVD(sub-atmospheric CVD; SACVD), 유동가능한 CVD(flowable CVD; FCVD), 스핀-온(spin-on) 및/또는 등, 또는 그 조합을 이용하여 퇴적될 수 있다. 퇴적 후에, 어닐 프로세스(anneal process) 또는 경화 프로세스(curing process)가 수행될 수 있다. 일부 경우들에는, STI 영역들(62)은 예를 들어, 실리콘 표면을 산화시킴으로써 성장된 열적 옥사이드 라이너(thermal oxide liner)와 같은 라이너를 포함할 수 있다. 리세스 프로세스(recess process)는 예를 들어, 평탄화 프로세스(예컨대, 화학적 기계적 연마(chemical mechanical polish; CMP))와, 그 다음으로, 핀들(58)의 상부 부분이 주변 절연 STI 영역들(62)로부터 돌출하도록, STI 영역(62)에서의 유전체 재료들의 상단 표면을 리세싱할 수 있는 선택적 에칭 프로세스(예컨대, 습식 에칭, 또는 건식 에칭, 또는 그 조합)를 이용할 수 있다. 일부 경우들에는, 핀들(58)을 형성하기 위하여 이용된 패턴화된 하드 마스크가 또한, 평탄화 프로세스에 의해 제거될 수 있다.
일부 실시예들에서, 도 1에서 예시된 FinFET 디바이스(60)의 게이트 구조체(68)는 게이트-라스트(gate-last) 프로세스 흐름을 이용하여 형성될 수 있는 하이-k 금속 게이트(high-k metal gate; HKMG) 게이트 구조체이다. 게이트 라스트 프로세스 흐름에서, 희생 더미 게이트 구조체(도시되지 않음)는 STI 영역들(62)을 형성한 후에 형성된다. 더미 게이트 구조체는 더미 게이트 유전체, 더미 게이트 전극, 및 하드 마스크를 포함할 수 있다. 먼저, 더미 게이트 유전체 재료(예컨대, 실리콘 옥사이드, 실리콘 나이트라이드(silicon nitride), 실리콘 옥시나이트라이드(silicon oxynitride) 등)가 퇴적될 수 있다. 다음으로, 더미 게이트 재료(예컨대, 비정질 실리콘(amorphous silicon), 다결정질 실리콘(polycrystalline silicon) 등)는 더미 게이트 유전체 위에 퇴적될 수 있고, 그 다음으로, (예컨대, CMP에 의해) 평탄화될 수 있다. 하드 마스크 층(예컨대, 실리콘 나이트라이드, 실리콘 카바이드(silicon carbide) 등)이 더미 게이트 재료 위에 형성될 수 있다. 더미 게이트 구조체는 그 다음으로, 하드 마스크를 패턴화함으로써, 그리고 적당한 포토리소그래피 및 에칭 기법들을 이용하여 그 패턴을 더미 게이트 유전체 및 더미 게이트 재료로 전사함으로써 형성된다. 더미 게이트 구조체는 돌출 핀들(58)의 다수의 측부들을 따라 연장될 수 있고, STI 영역들(62)의 표면 상부의 핀들(58) 사이에서 연장될 수 있다. 이하에서 더 상세하게 설명된 바와 같이, 더미 게이트 구조체는 도 1에서 예시된 바와 같은 게이트 구조체(68)에 의해 대체될 수 있다. (핀(58)의 상단 상에서 보여진) 도 1에서의 우측 측부에서 예시된 게이트 구조체(68)는 예컨대, STI 영역(62) 위로 돌출하는 핀(58)의 부분의 측벽들을 따라 그리고 핀(58)의 부분 위로 연장되는 활성 게이트 구조체의 예이다. 도 1에서의 좌측 측부에서의 게이트 구조체(68)는 인접한 핀들(58) 사이와 같은, STI 영역(62) 위로 연장되는 일 예의 게이트 구조체이다. 더미 게이트 구조체 및 하드 마스크를 형성하기 위하여 이용된 재료들은 CVD, 플라즈마-강화된 CVD(plasma-enhanced CVD; PECVD), 원자 층 퇴적(atomic layer deposition; ALD), 플라즈마-강화된 ALD(plasma-enhanced ALD; PEALD) 등, 또는 반도체 표면의 열적 산화에 의한 것, 또는 그 조합들과 같은 임의의 적당한 방법을 이용하여 퇴적될 수 있다.
도 1에서 예시된, FinFET(60)의 소스 및 드레인 영역들(54) 및 스페이서들(72)은 예를 들어, 더미 게이트 구조체들로 자기-정렬되어 형성된다. 스페이서들(72)은 더미 게이트 패턴화가 완료된 후에 수행된 스페이서 유전체 층의 퇴적 및 이방성 에칭(anisotropic etch)에 의해 형성될 수 있다. 스페이서 유전체 층은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카바이드, 실리콘 카보나이트라이드(silicon carbonitride) 등, 또는 그 조합과 같은 하나 이상의 유전체들을 포함할 수 있다. 이방성 에칭 프로세스는 더미 게이트 구조체들의 상단 상부로부터 스페이서 유전체 층을 제거하여, (도 1의 우측 측부에서 예시된 바와 같은) 핀(58)의 표면 또는 (도 1의 좌측 측부에서 예시된 바와 같은) STI 영역(62)의 표면의 부분 상으로 횡방향으로 연장되는 더미 게이트 구조체들의 측벽들을 따라 스페이서들(72)을 남긴다.
소스 및 드레인 영역들(54)은 핀(58)과 접촉하는 반도체 영역들이다. 일부 실시예들에서, 소스 및 드레인 영역들(54)은 고농도-도핑된(heavily-doped) 영역들 및 상대적으로 저농도-도핑된 드레인(lightly-doped drain; LDD) 연장부들을 포함할 수 있다. 일반적으로, 고농도-도핑된 영역들은 스페이서들(72)을 이용하여 더미 게이트 구조체들로부터 멀어지도록 이격되는 반면, LDD 영역들은 스페이서들(72)을 형성하기 이전에 형성될 수 있고, 이 때문에, 스페이서들(72) 하부에서 연장될 수 있고, 일부 실시예들에서, 더미 게이트 구조체 아래의 반도체의 부분으로 더욱 연장될 수 있다. LDD 영역들은 예를 들어, 이온 주입 프로세스(ion implantatioin process)를 이용하여 도펀트(dopant)들(예컨대, As, P, B, In 등)을 주입함으로써 형성될 수 있다.
소스 및 드레인 영역들(54)은 에피택셜 성장된 영역을 포함할 수 있다. 예를 들어, LDD 영역들을 형성한 후에, 스페이서들(72)이 형성될 수 있고, 추후에, 고농도-도핑된 소스 및 드레인 영역들이 스페이서들(72)에 자기-정렬되도록 형성될 수 있다. 특히, 고농도-도핑된 소스 및 드레인 영역들은 리세스(recess)들을 형성하기 위하여 핀들을 먼저 에칭함으로써, 그리고 그 다음으로, 리세스를 충전할 수 있는 선택적 에피택셜 성장(selective epitaxial growth; SEG) 프로세스에 의해 리세스에서 결정질 반도체 재료를 퇴적함으로써 형성될 수 있고, 전형적으로, 도 1에서 예시된 바와 같이, 융기된 소스-드레인 구조체를 형성하기 위하여 핀의 원래의 표면을 넘어서 그리고 핀의 원래의 표면 위에서 연장될 수 있다. 결정질 반도체 재료는 원소(예컨대, Si, 또는 Ge 등) 또는 합금(예컨대, Si1 - xCx, 또는 Si1 - xGex, Si1 -x-yGexCy 등)일 수 있다. SEG 프로세스는 예컨대, 증기/고체/액체 상 에피택시(VPE, SPE, LPE), 또는 금속-유기 CVD(metal-organic CVD; MOCVD), 또는 분자 빔 에피택시(molecular beam epitaxy; MBE) 등과 같은 임의의 적당한 에피택셜 성장 방법을 이용할 수 있다. 도펀트들의 높은 도우즈(dose)(예컨대, 약 1014 cm-2로부터 1016 cm-2까지)는 SEG 동안에 인 시츄(in situ)로, 또는 SEG 후에 수행된 이온 주입 프로세스에 의한 것 중의 어느 하나, 또는 그 조합에 의해 고농도-도핑된 소스 및 드레인 영역들(54) 내로 도입될 수 있다. 소스 및 드레인 영역들(54)은 도펀트들의 이온 주입 등과 같은 다른 프로세스들에 의해 형성될 수 있다.
도 1을 여전히 참조하면, 제 1 층간 절연체(interlayer dielectric; ILD) 층(76)이 구조체 위에 퇴적된다. 일부 실시예들에서, 적당한 유전체(예컨대, 실리콘 나이트라이드, 실리콘 카바이드 등, 또는 그 조합)의 컨택 에칭 정지 층(contact etch stop layer; CESL)(도시되지 않음)은 ILD 재료를 퇴적하기 이전에 퇴적될 수 있다. 평탄화 프로세스(예컨대, CMP)는 더미 게이트 재료의 상단 표면이 노출되는 상단 표면을 형성하기 위하여 더미 게이트들 상부로부터 과잉 ILD 재료 및 임의의 남아 있는 하드 마스크 재료를 제거하기 위하여 수행될 수 있고, 제 1 ILD 층(76)의 상단 표면과 실질적으로 동일평면(coplanar)일 수 있다.
도 1에서 예시된 HKMG 게이트 구조체들(68)은 다음으로, 하나 이상의 에칭 기법들을 이용하여 더미 게이트 구조체들을 먼저 제거함으로써 형성될 수 있고, 이에 의하여, 개개의 스페이서들(72) 사이의 리세스들을 생성할 수 있다. 다음으로, 하나 이상의 유전체들을 포함하는 대체 게이트 유전체 층(66)과, 그 다음으로, 하나 이상의 전도성 재료들을 포함하는 대체 전도성 게이트 층(64)은 리세스들을 완전히 충전하기 위하여 퇴적될 수 있다. 게이트 유전체 층(66)은 예를 들어, 금속들의 옥사이드들 및/또는 실리케이트(silicate)들(예컨대, Hf, Al, Zr, La, Mg, Ba, Ti, 및 다른 금속들의 옥사이드들 및/또는 실리케이트들), 실리콘 나이트라이드, 실리콘 옥사이드 등, 그 조합들, 또는 그 다층들과 같은 하이-k 유전체 재료를 포함한다. 일부 실시예들에서, 전도성 게이트 층(64)은 게이트 유전체 층(66)의 상단 상에 연속적으로 형성된 장벽 층, 일함수 층(work function layer), 및 게이트-충전 층(gate-fill layer)을 포함하는 다층화된 금속 게이트 적층체(stack)일 수 있다. 장벽 층을 위한 일 예의 재료들은 TiN, TaN, Ti, Ta, TiSiN, TaSiN 등, 또는 그 다층화된 조합을 포함한다. 일함수 층은 p-형 FET를 위한 TiN, TaN, Ru, Mo, Al, 및 n-형 FET를 위한 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr을 포함할 수 있다. 다른 적당한 일함수 재료들, 또는 조합들, 또는 그 다층들이 이용될 수 있다. 리세스의 나머지를 충전하는 게이트-충전 층은 Cu, Al, W, Co, Ru 등, 또는 그 조합, 또는 그 다층들과 같은 금속들을 포함할 수 있다. 게이트 구조체를 형성할 시에 이용된 재료들은 임의의 적당한 방법, 예컨대, CVD, PECVD, 물리적 기상 퇴적(physical vapor deposition; PVD), ALD, PEALD, 전기화학적 도금(electrochemical plating; ECP), 무전해 도금(electroless plating), 및/또는 등에 의해 퇴적될 수 있다. 게이트 구조체 층들(64 및 66)의 과잉 부분들은 예를 들어, CMP 프로세스를 이용하여 제 1 ILD 층(76)의 상단 표면 상부로부터 제거될 수 있다. 도 1에서 예시된 바와 같은 결과적인 구조체는 제 1 ILD 층(76)의 노출된 상단 표면, 스페이서들(72), 및 HKMG 게이트 층들(즉, 게이트 구조체 층들(64 및 66))의 남아 있는 부분들을 포함하는 실질적으로 동일평면인 표면일 수 있고, 개개의 스페이서들(72) 사이에 상감(inlay)될 수 있다.
제 2 ILD 층(78)이 도 1에서 예시된 바와 같이, 제 1 ILD 층(76) 위에 퇴적될 수 있다. 일부 실시예들에서, 제 1 ILD 층(76) 및 제 2 ILD 층(78)을 형성하기 위한 절연 재료들은 실리콘 옥사이드, 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로실리케이트 유리(borosilicate glass; BSG), 붕소-도핑된 포스포실리케이트 유리(boron-doped phosphosilicate glass; BPSG), 비도핑된 실리케이트 유리(undoped silicate glass; USG), 낮은 유전 상수(low dielectric constant)(로우-k; low-k) 유전체, 예컨대, 플루오로실리케이트 유리(fluorosilicate glass; FSG), 실리콘 옥시카바이드(silicon oxycarbide; SiOCH), 탄소-도핑된 옥사이드(carbon-doped oxide; CDO), 유동가능한 옥사이드, 또는 다공성 옥사이드들(예컨대, 제로겔(xerogel)들/에어로겔(aerogel)들) 등, 또는 그 조합을 포함할 수 있다. 제 1 ILD 층(76) 및 제 2 ILD 층(78)을 형성하기 위하여 이용된 유전체 재료들은 CVD, PVD, ALD, PEALD, PECVD, SACVD, FCVD, 스핀-온, 및/또는 등, 또는 그 조합과 같은 임의의 적당한 방법을 이용하여 퇴적될 수 있다. 일부 실시예들에서, 하나 이상의 에칭 정지 층들(구체적으로 예시되지 않음)은 또한, 예시된 ILD 층들 위 또/또는 아래의 구조체 위에 형성된다.
도 1에서 예시된 바와 같이, 기판(50)에 형성되는 전자 디바이스들의 전극들은 개재하는(intervening) 유전체 층들을 통해 형성된 전도성 커넥터들(예컨대, 컨택 플러그들(74))을 이용하여 (더 이후의 도면들에서 추후에 형성된) 제 1 상호접속 레벨의 전도성 피쳐들에 전기적으로 접속될 수 있다. 도 1에서 예시된 예에서, 컨택 플러그들(74)은 FinFET(60)의 소스 및 드레인 영역들(54)로의 전기적 접속을 행한다. 게이트 전극들로의 컨택 플러그들(74)은 전형적으로, STI 영역들(62) 위에 형성된다. 별도의 게이트 전극들(64)(도 1에서의 좌측에서 도시됨)은 이러한 컨택들을 예시한다. 컨택 플러그들(74)은 포토리소그래피 기법들을 이용하여 형성될 수 있다. 예를 들어, 패턴화된 마스크는 제 2 ILD 층(78) 위에 형성될 수 있고, STI 영역들(62) 위의 게이트 전극들(64)의 부분을 노출시키기 위하여 제 2 ILD 층(78)을 통해 연장되는 개구들을 에칭하는 것 뿐만 아니라, 소스 및 드레인 영역들(54)의 부분들을 노출시키기 위하여 제 1 ILD 층(76) 및 제 1 ILD 층(76) 아래의 CESL(도시되지 않음) 라이너를 통해 더욱 연장되는 핀들(58) 위의 개구들을 에칭하기 위하여 이용될 수 있다. 일부 실시예들에서, 이방성 건식 에칭 프로세스가 이용될 수 있고, 여기서, 에칭은 2 개의 연속적인 단계들로 수행된다. 에칭 프로세스의 제 1 단계에서 이용된 에칭제(etchant)들은 전도성 게이트 층(64) 및 CESL에서 이용된 재료들을 위한 에치 레이트(etch rate)에 비해, 제 1 및 제 2 ILD 층들(76 및 78)의 재료들을 위한 더 높은 에치 레이트를 가지고, 이것은 소스 및 드레인 영역들(54)의 고농도-도핑된 영역들의 상단 표면을 라이닝(lining)하는 것일 수 있다. 일단 에칭 프로세스의 제 1 단계가 CESL을 노출시키면, 에칭 프로세스의 제 2 단계가 수행될 수 있고, 여기서, 에칭제들은 CESL을 선택적으로 제거하기 위하여 교체될 수 있다. 2 개의 ILD 층들(예컨대, 제 1 ILD 층(76) 및 제 2 ILD 층(78))이 예시되지만, 오직 단일 ILD 층을 가지거나, 3 개 이상의 ILD 층들을 가지는 실시예들은 이 개시내용의 고려된 범위 내에 있다.
일부 실시예들에서, 전도성 라이너(conductive liner)가 제 1 ILD 층(76) 및 제 2 ILD 층(78) 내의 개구들에 형성될 수 있다. 추후에, 개구들은 전도성 충전 재료로 충전된다. 라이너는 컨택 플러그들(74)로부터 주변 유전체 재료들로의 전도성 재료들의 외부-확산(out-diffusion)을 감소시키기 위하여 이용된 장벽 금속들을 포함한다. 일부 실시예들에서, 라이너는 2 개의 장벽 금속 층들을 포함할 수 있다. 제 1 장벽 금속은 소스 및 드레인 영역들(54)의 반도체 재료와 접촉하고, 낮은 저항의 오믹 컨택(ohmic contact)을 형성하기 위하여 소스 및 드레인 영역들(54)의 고농도-도핑된 반도체와 추후에 화학적으로 반응될 수 있고, 그 후에, 미반응된 금속은 제거될 수 있다. 예를 들어, 소스 및 드레인 영역들(54)의 고농도-도핑된 반도체가 실리콘 또는 실리콘-게르마늄 합금 반도체일 경우에, 제 1 장벽 금속은 Ti, Ni, Pt, Co, 다른 적당한 금속들, 또는 그 합금들을 포함할 수 있다. 전도성 라이너의 제 2 장벽 금속 층은 추가적으로, 다른 금속들(예컨대, TiN, TaN, Ta, 또는 다른 적당한 금속들, 또는 그 합금들)을 포함할 수 있다. 전도성 충전 재료(예컨대, W, Al, Cu, Ru, Ni, Co, 이들의 합금들 등, 또는 그 임의의 조합)는 임의의 허용가능한 퇴적 기법(예컨대, CVD, ALD, PEALD, PECVD, PVD, ECP, 무전해 도금 등, 또는 그 임의의 조합)을 이용하여 컨택 개구들을 충전하기 위하여 전도성 라이너 층 위에 퇴적될 수 있다. 다음으로, 평탄화 프로세스(예컨대, CMP)는 제 2 ILD 층(78)의 표면 상부에서 모든 전도성 재료들의 과잉 부분들을 제거하기 위하여 이용될 수 있다. 결과적인 전도성 플러그들은 제 1 및 제 2 ILD 층들(76 및 78)로 연장되고, 도 1에서 예시된 바와 같이, 트리-게이트(tri-gate) FinFET과 같은 전자 디바이스들의 전극들로의 물리적 및 전기적 접속을 행하는 컨택 플러그들(74)을 구성한다. 이 예에서, STI 영역(62) 상부의 전극들 및 핀들(58) 상부의 전극들로의 컨택들은 동일한 프로세싱 단계들을 이용하여 동시에 형성된다. 그러나, 다른 실시예들에서는, 이 2 개의 유형들의 컨택들이 별도로 형성될 수 있다.
도 2에서, 에칭 정지 층(108)은 FinFET들(60) 및 다른 전자 디바이스들, 제 2 ILD 층(78), 및 컨택 플러그들(74) 위에 형성된다. 에칭 정지 층(108)은 실리콘 카바이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카보나이트라이드 등으로 형성될 수 있다. 에칭 정지 층(108)은 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자 층 퇴적(ALD), 스핀-온-유전체(spin-on-dielectric) 프로세스 등, 또는 그 조합에 의해 형성될 수 있다. 에칭 정지 층(108)은 약 100 Å과 같은, 약 20 Å 내지 약 200 Å의 두께로 형성될 수 있다.
도 2를 여전히 참조하면, 금속간 유전체(inter-metal dielectric; IMD) 층(110)이 에칭 정지 층(108) 위에 형성된다. IMD 층(110)은 약 3.0보다 더 낮은 k-값을 가지는 로우-k 유전체 재료로 형성된 층일 수 있다. IMD 층(110)은 2.5 미만의 k-값을 가지는 극도로-로우-k(extra-low-k; ELK) 유전체 재료로 형성된 층일 수 있다. 일부 실시예들에서, IMD 층(110)은 산소-함유 및/또는 탄소 함유 로우-k 유전체 재료, 수소 실세스퀴옥산(Hydrogen SilsesQuioxane; HSQ), 메틸실세스퀴옥산(MethylSilsesQuioxane; MSQ) 등으로 형성될 수 있다. 에칭 정지 층(108)의 재료는 IMD 층(110)과의 높은 에칭 선택성을 가지고, 이 때문에, 에칭 정지 층(108)은 추후의 프로세싱 단계들에서 IMD 층(110)의 에칭을 정지시키기 위하여 이용될 수 있다.
일부 실시예들에서, IMD 층(110)은 SiOCN, SiCN, SiOC, SiOCH 등과 같은 다공성 재료로 형성되고, 에칭 정지 층(108) 상부에서 전구체 층(precursor layer)을 초기에 형성함으로써 형성될 수 있다. 전구체 층은 매트릭스 재료(matrix material) 및 매트릭스 재료 내에 산재된 포로젠(porogen)의 양자 모두를 포함할 수 있거나, 대안적으로, 포로젠을 갖지 않는 매트릭스 재료를 포함할 수 있다. 일부 실시예들에서, 전구체 층은 예를 들어, 매트릭스 재료가 포로젠과 동시에 퇴적되는 플라즈마 강화된 화학적 기상 퇴적(PECVD)와 같은 프로세스를 이용하여 매트릭스 및 포로젠을 공동-퇴적함으로써 형성될 수 있고, 이에 의하여, 함께 혼합된 매트릭스 재료 및 포로젠을 갖는 전구체 층을 형성할 수 있다. 그러나, 당해 분야에서의 당업자가 인식하는 바와 같이, 동시 PECVD 프로세스를 이용하는 공동-퇴적은 전구체 층을 형성하기 위하여 이용될 수 있는 유일한 프로세스가 아니다. 매트릭스 재료 및 포로젠 재료를 액체로서 사전혼합(premix)하고, 그 다음으로, 혼합물을 에칭 정지 층(108) 상으로 스핀-코팅하는 것과 같은 임의의 적당한 프로세스가 또한 사용될 수 있다.
CVD, PVD, 또는 심지어 스핀-온 코팅과 같은 임의의 적당한 프로세스가 대안적으로 사용될 수 있지만, 매트릭스 재료, 또는 기저 유전체 재료는 PECVD와 같은 프로세스를 이용하여 형성될 수 있다. 다른 실란(silane)들, 알킬실란들(예컨대, 트리메틸실란 및 테트라메틸실란), 알콕시실란들(예컨대, 메틸트리에톡시실란(methyltriethoxysilane; MTEOS), 메틸트리메톡시실란(methyltrimethoxysilane; MTMOS), 메틸디메톡시실란(methyldimethoxysilane; MDMOS), 트리메틸메톡시실란(trimethylmethoxysilane; TMMOS), 및 디메틸디메톡시실란(dimethyldimethoxysilane; DMDMOS)), 선형 실록산(linear siloxane)들 및 사이클릭 실록산(cyclic siloxane)들(예컨대, 옥타메틸사이클로테트라실록산(octamethylcyclotetrasiloxane; OMCTS) 및 테트라메틸사이클로테트라실록산(tetramethylcyclotetrasiloxane; TMCTS)), 이들의 조합들 등과 같은 다른 전구체들이 대안적으로 사용될 수 있지만, PECVD 프로세스는 메틸디에톡시실란(methyldiethoxysilane; DEMS)과 같은 전구체들을 사용할 수 있다. 그러나, 당해 분야에서의 당업자가 인식하는 바와 같이, 본원에서 열거된 재료들 및 프로세스들은 단지 예시적이고, 임의의 다른 적당한 매트릭스 전구체들이 대안적으로 사용될 수 있으므로, 실시예들로 제한하는 것으로 의도되지는 않는다.
포로젠은 매트릭스 내에서 기공(pore)들을 형성하고, 이에 의하여, IMD 층(110)의 유전 상수의 전체적인 값을 감소시키기 위하여, 매트릭스 재료가 설정된 후에 매트릭스 재료로부터 제거될 수 있는 분자일 수 있다. 포로젠은 개별적인 기공들의 크기가 매트릭스 재료를 과다하게 변위시키지 않도록 충분히 작게 남기면서 또한 기공들을 형성하기에 충분히 큰 재료일 수 있다. 이와 같이, 포로젠은 알파-테르피넨(alpha-terpinene; ATRP)(1-이소프로필-4메틸-1,3-사이클로헥사디엔) 또는 사이클로옥탄(보트 형상) 또는 1,2-비스(트리에톡시실릴) 에탄 실리콘과 같은 유기 분자를 포함할 수 있다.
전구체 층이 매트릭스 재료 내에 산재된 포로젠으로 형성된 후에, 포로젠은 매트릭스 재료 내에서 기공들을 형성하기 위하여 매트릭스 재료로부터 제거된다. 실시예에서, 포로젠의 제거는 포로젠 재료를 깨뜨릴 수 있고 기화시킬 수 있는 어닐링 프로세스에 의해 수행되고, 이에 의하여, 포로젠 재료가 매트릭스 재료를 확산시키고 남기는 것을 허용하고, 이에 의하여, 구조적으로 온전한 다공성 유전체 재료를 IMD 층(110)으로서 나중에 남긴다. 예를 들어, 약 200 초와 같은, 약 10 초로부터 약 600 초까지의 범위 동안, 약 400 ℃와 같은, 약 200 ℃로부터 약 500 ℃까지의 범위에서의 어닐이 사용될 수 있다. 대안적으로, 포로젠을 분해하기 위하여 자외(UV) 방사선을 포로젠에 조사하는 것, 또는 포로젠을 분해하기 위하여 마이크로파들을 사용하는 것과 같은, 다른 적당한 프로세스들이 포로젠을 제거하기 위하여 이용될 수 있다.
도 3에서, 막 적층체가 IMD 층(110) 위에 형성된다. 일부 실시예들에 따르면, 막 적층체는 컨택 플러그들(74) 및 기판(50)에 전기적으로 접속되는 전도성 라인들을 형성하기 위하여 이용된다. 막 적층체는 버퍼 층(124) 및 마스크 층(126)을 포함한다. 일부 실시예들에서, 막 적층체는 교대로 형성될 수 있는 복수의 버퍼 층 및 마스크 층을 포함한다.
버퍼 층(124)은 IMD 층(110) 위에 형성되고, 마스크 층(126)은 버퍼 층(124) 위에 형성된다. 버퍼 층(124)은 실리콘 옥사이드와 같은 유전체로 형성될 수 있고, CVD, PVD, ALD, 스핀-온-유전체 프로세스 등에 의해 형성될 수 있다. 마스크 층(126)은 티타늄 나이트라이드, 티타늄, 탄탈륨 나이트라이드, 탄탈륨 등과 같은 금속을 포함하는 재료로 형성될 수 있고, PVD, 라디오 주파수 PVD(Radio Frequency PVD; RFPVD), ALD 등에 의해 형성될 수 있다. 추후의 프로세싱 단계들에서, 패턴이 마스크 층(126) 상에 형성된다. 마스크 층(126)은 그 다음으로, 에칭 마스크로서 이용되고, 여기서, 마스크 층(126)의 패턴은 IMD 층(110)을 에칭하기 위하여 이용된다. 버퍼 층(124)은 IMD 층(110)과 마스크 층(126) 사이의 응력 감소를 제공한다.
도 4에서, 개구들(130)이 마스크 층(126)에 형성된다. 개구들(130)의 형성은 초기 개구들을 형성하기 위하여 마스크 층(126)을 에칭하기 위한 포토리소그래피 프로세스를 수행하는 것을 포함할 수 있다. 포토리소그래피 프로세스는 마스크 층(126) 위에 포토레지스트(photoresist)(구체적으로 예시되지 않음)를 형성하는 것, 마스크 층(126)을 통해 개구들(130)을 연장시키는 개구들(130)에 대응하는 개구들로 포토레지스트를 패턴화하는 것, 및 그 다음으로, 포토레지스트를 제거하는 것을 포함할 수 있다.
도 5에서, 개구들(130)은 버퍼 층(124) 및 IMD 층(110)을 통해 연장된다. 개구들(130)은 허용가능한 에칭 기법들을 이용함으로써 연장될 수 있다. 실시예에서, 개구들(130)은 이방성 건식 에칭 프로세스에 의해 형성된다. 예를 들어, 에칭 프로세스는 마스크 층(126)을 상당히 에칭하지 않으면서 IMD 층(110)을 선택적으로 에칭하는, 반응 가스를 이용하는 건식 에칭 프로세스를 포함할 수 있다. 에칭 프로세스는 개구들(130)이 에칭 정지 층(108)을 노출시킬 때까지 수행된다. 예를 들어, 에칭 프로세스는 플라즈마를 이용한 에칭제 가스로부터의 반응종(reactive species)의 형성을 포함할 수 있다. 일부 실시예들에서, 플라즈마는 원격 플라즈마(remote plasma)일 수 있다. 에칭제 가스는 C4F6/CF4/C5F 및 NF3/O2/N2/Ar/H3/H2 등, 또는 그 조합과 같은 플루오르카본(fluorocarbon) 화학물을 포함할 수 있다. 일부 실시예들에서, 에칭제는 캐리어 가스(carrier gas)로서의 O2 또는 Ar을 갖는 플루오르카본 화학물을 이용한다.
도 6에서, 개구들(130) 내의 에칭 정지 층(108)의 부분들은 하부에 놓인 타겟 컨택 플러그들(74)을 노출시키기 위하여 제거된다. 에칭 정지 층(108)은 에칭 정지 층(108)의 재료에 선택적인 이방성 습식 또는 건식 에칭을 이용하여 제거될 수 있다. 예를 들어, 에칭 정지 층(108)은 H2O2와 같은 에칭제 반응물들을 이용하는 이방성 습식 에칭을 이용하여 제거될 수 있다. 에칭 정지 층(108)을 제거하기 위하여 이용된 에칭 프로세스는 개구들(130)을 형성하기 위하여 이용된 에칭 프로세스들과는 상이할 수 있다(예컨대, 상이한 에칭제들 및/또는 다른 에칭 프로세스 파라미터들이 이용될 수 있음).
도 7에서, 장벽 층(140)이 웨이퍼(100)의 노출된 표면 상에 그리고 개구들(130) 내에 형성된다. 일부 실시예들에 따르면, 장벽 층(140)의 형성은 PVD, ALD, 또는 그 조합을 포함할 수 있다. 일부 예시적인 퇴적 프로세스에서는, PVD에서 이용된 개개의 타겟(도시되지 않음)으로부터의 (티타늄(Ti+) 또는 탄탈륨(Ta+)과 같은) 금속 이온들 또는 (티타늄(Ti) 또는 탄탈륨(Ta)과 같은) 전하들을 갖지 않는 원자들을 스퍼터링하기 위하여, Ar은 웨이퍼(100)가 배치되는 개개의 퇴적 챔버(도시되지 않음) 내로 도입된다. 질소는 프로세스 가스들로 추가될 수 있다. 스퍼터링된 금속 이온들은 웨이퍼(100) 상으로 퇴적되어, 전도성인 장벽 층(140)을 형성한다. 장벽 층(140)의 퇴적에서는, DC 전력 및/또는 고주파(RF) 전력이 적용될 수 있다. 퇴적 후에, 장벽 층(140)은 IMD 층(110) 바로 상부의 부분들, 개구들(130)의 측벽들(예컨대, 마스크 층(126), 버퍼 층(124), IMD 층(110), 및 에칭 정지 층(108)의 측벽들) 상의 부분들, 및 개구들(130)의 하단에서의 부분들을 포함한다.
도 8에서, 제 1 라이너 층(142)이 웨이퍼(100)의 노출된 표면 상에 그리고 개구들(130) 내에 형성된다. 제 1 라이너 층(142)은 루테늄, 몰리브덴, 로듐 등으로 형성될 수 있고, CVD, PVD, ALD 등, 또는 그 조합과 같은 퇴적 프로세스에 의해 형성될 수 있다. 일부 실시예들에 따르면, 제 1 라이너 층(142)은 하나 이상의 알킬기(alkyl group)들(예컨대, 헥사디엔, 피리딘, 부타디엔, 및 사이클로헵타디엔), 하나 이상의 카르보닐기(carbonyl group)들, 하나 이상의 다른 작용기들, 또는 그 조합들에 부착된 루테늄을 함유하는 전구체 분자를 유동시킴으로써 CVD 프로세스에 의해 형성될 수 있다. 예를 들어, 제 1 라이너 층(142)은 트리카르보닐-헥사디엔 루테늄을 전구체 분자로서 이용하는 CVD에 의해 형성될 수 있다. 제 1 라이너 층(142)은 약 12 Å과 같은, 약 5 또는 6 Å 내지 약 20 Å의 두께로 형성될 수 있다. 형성 방법에 따라, 약 5 또는 6 Å의 최소 두께는 제 1 라이너 층(142)의 커버리지(coverage)의 적어도 전체 단층(monolayer)을 허용할 수 있다.
도 9에서, 제 2 라이너 층(144)이 웨이퍼(100)의 노출된 표면 상의 제 1 라이너 층(142) 위에 형성된다. 제 2 라이너 층(144)은 코발트, 탄탈륨, 망간 등으로 형성될 수 있고, CVD, PVD, ALD 등과 같은 퇴적 프로세스에 의해 형성될 수 있다. 일부 실시예들에 따르면, 제 2 라이너 층(144)은 하나 이상의 알킬기들, 하나 이상의 카르보닐기들, 하나 이상의 다른 작용기들, 또는 그 조합들에 부착된 코발트를 함유하는 분자를 유동시킴으로써 CVD 프로세스에 의해 형성될 수 있다. 제 1 라이너 층의 루테늄 위에 제 2 라이너 층(144)의 코발트를 형성하는 것의 이익은 코발트가 장벽 층(140)(예컨대, TaN)에 접착하는 것보다 더 양호하게 루테늄에 접착할 수 있다는 것이다. 제 2 라이너 층(144)은 약 18 Å과 같은, 약 10 Å 내지 약 30 Å, 또는 약 10 Å 내지 약 25 Å의 두께로 형성될 수 있다. 이하에서 더 상세하게 논의된 바와 같이, 전형적으로, 5 내지 6 Å의 최소 퇴적이 커버리지의 전체 단층을 허용할 수 있지만, 약 10 Å 또는 그 초과인 제 2 라이너 층(144)의 두께는 이하에서 더 상세하게 논의된 바와 같이, 완성된 디바이스의 이용 동안에 상부에 놓인 층들(예컨대, 이하에서 논의된 코발트 캡핑 층)로부터의 전자이동을 감소시키기 위하여, 조합된 라이너 층의 결과적인 상단 표면이 제 2 라이너 층(144)의 재료(예컨대, 코발트)의 충분한 비율을 가지도록, 제 1 라이너 층(142) 및 제 2 라이너 층(144)의 상호혼합을 제어하는 것을 도울 수 있다. 추가적으로, 약 30 Å 또는 그 미만인 제 2 라이너 층(144)의 두께는 이하에서 더 상세하게 논의된 바와 같이, 상부에 놓인 층(예컨대, 전도성 재료)의 탈습식성(dewettability)에 관련된 이익을 달성하기 위하여, 조합된 라이너 층의 상단 표면을 따르는 제 1 라이너 층(142)의 충분한 양의 재료(예컨대, 루테늄)로 귀착되는, 제 1 라이너 층(142)과 제 2 라이너 층(144) 사이의 상호혼합의 정도를 개선시킬 수 있다. 일부 실시예들에서, 제 1 라이너 층(142) 및 제 2 라이너 층(144)의 두께들은 제 1 라이너 층(142) 및 제 2 라이너 층(144)을 위한 전술한 바람직한 범위들 내에서 유지되면서, 두께들의 합이 약 20 Å 내지 약 40 Å이 되도록 선택될 수 있다.
제 2 라이너 층(144)(예컨대, 코발트)을 형성하기 전에 장벽 층(140)(예컨대, TaN) 바로 위에 제 1 라이너 층(142)(예컨대, 루테늄)을 형성하는 것에 대한 이익은 제 1 라이너 층(142)이 제 2 라이너 층(144)이 장벽 층(140)에 대해 가지는 것보다, 장벽 층(140)에 대한 더 강력한 접착력을 가질 수 있다는 것이다. 이와 같이, 제 1 라이너 층(142) 및 제 2 라이너 층(144)은 함께, 더 강인한 커버리지를 나타낸다. 실제로, 장벽 층(140) 바로 위에 퇴적된, 예를 들어, 코발트의 제 2 라이너 층(144)은 약 70 % 이상의 커버리지를 나타낼 수 있지만, (위에서 설명된 바와 같이) 장벽 층(140) 바로 위에 퇴적된, 예를 들어, 루테늄의 제 1 라이너 층(142)은 약 90 % 이상의 커버리지를 나타낼 수 있다.
도 10에서, 조합된 라이너 층(148)은 웨이퍼(100)에 대해 수소 침지 처리(hydrogen soak treatment) 및/또는 수소 플라즈마 처리(hydrogen plasma treatment)를 수행함으로써 형성될 수 있다. 수소 침지 처리 동안에, 수소 가스는 조합된 라이너 층(148) 내로 확산되어 변형(deformity)을 복원하고 분자들을 재배향하며, 이에 제 1 라이너 층(142)과 제 2 라이너 층(144) 사이의 상호혼합을 `용이하게 한다. 수소 침지 처리는 약 200 ℃와 같은, 약 100 ℃ 내지 약 400 ℃ 사이의 상승된 온도에서, 그리고 약 35 Torr와 같은, 약 10 Torr 내지 약 50 Torr 사이의 상승된 압력에서 수행될 수 있다. 수소 플라즈마 처리는 또한, 제 1 라이너 층(142)과 제 2 라이너 층(144) 사이의 상호혼합을 용이하게 할 수 있다. 추가적으로, 수소 이온들은 금속 확산성을 또한 증가시키면서, 그 층들 내부로부터 탄소 및 산소 불순물들을 제거하기 위하여 제 1 라이너 층(142) 및 제 2 라이너 층(144)에 충격을 가한다. 일부 실시예들에 따르면, 수소 플라즈마 처리는 약 10 초 내지 약 60 초, 또는 약 30 초의 기간 동안에 수소 플라즈마로 웨이퍼(100)에 충격을 가하는 것을 포함한다. 수소 플라즈마 처리는 약 100 ℃ 내지 약 400 ℃ 사이에서, 그리고 약 3 내지 5 Torr와 같은, 약 1 내지 약 15 Torr 사이에서 수행될 수 있다. 수소 플라즈마의 유량(flowrate)은 약 1000 sccm(standard cubic centimeters per minute; 표준 분당 입방 센티미터) 내지 12000 sccm 사이일 수 있고, 약 5 초 내지 약 5 분 사이, 또는 약 24 초 지속될 수 있다.
수소 침지 처리 및 수소 플라즈마 처리는 몇몇 목적에 도움이 된다. 예를 들어, 처리들 중의 하나 또는 양자의 결과로서, 제 1 라이너 층(142) 및 제 2 라이너 층(144)의 상호혼합이 용이하게 되고, 이에 의하여, 조합된 라이너 층(148)의 노출된 상단 표면이 약 5 % 내지 약 20 %의 루테늄을 포함하게 한다. 이 비율들은 마찬가지로 최종적인 구조체에서 발견될 수 있다. 추가적으로, 상호혼합의 정도는 개구들(130)의 하부 부분들 근처의 조합된 라이너 층의 하부 부분과 비교하여, 개구들(130)의 상부 부분들 근처의 조합된 라이너 층의 상부 부분에서 상이할 수 있다. 조합된 라이너 층(148)은 (즉, 장벽 층(140)에 인접한) 하부 표면으로부터 상부 표면까지, 코발트 농도가 일반적으로 감소하는 반면, 루테늄 농도는 일반적으로 증가하도록, 두께를 통한 루테늄 및 코발트 농도의 구배(gradient)를 포함할 수 있다. 상호혼합은 제 1 라이너 층(142) 및 제 2 라이너 층(144)이 모두 합쳐서 약 9 개 이하의 총 단층들을 포함할 때에 보다 효과적이다.
도 11에서, 전도성 재료(150)가 개구들(130)에 충전된다. 과잉 전도성 재료(150)는 또한, 조합된 라이너 층(148)의 상단 표면들을 따라 형성될 수 있다. 전도성 재료(150)는 구리, 은, 금, 텅스텐, 코발트, 알루미늄, 또는 합금들과 같은 금속 또는 금속 합금을 포함하는 금속성 재료일 수 있다. 일부 실시예들에서, 전도성 재료(150)의 형성은, 구리 또는 구리 합금을 포함할 수 있는 얇은 시드 층(seed layer)(도시되지 않음)을 퇴적하는 것, 및 고전압 ECP 또는 무전해 도금과 같이, CVD, PVD, ALD, ECP를 이용하여 개구들(130)의 나머지를 충전하는 것을 포함한다.
일부 실시예들에 따르면, PVD와 같은 퇴적 방법은 개구들(130)에 전도성 재료(150)를 형성하기 위하여 이용될 수 있다. 예를 들어, 구리의 제 1 퇴적은 실온에서 수행될 수 있고, 약 1 분 내지 약 5 분 동안에 약 150 ℃ 내지 약 300 ℃에서의 리플로우 프로세스(reflow process)가 뒤따를 수 있다. 구리의 1 회 이상의 퇴적 및 리플로우 프로세스가 제 1 사이클을 뒤따를 수 있다. 총합하여, 퇴적 및 리플로우 프로세스의 1 회 내지 5 회 이상의 교번 사이클이 있을 수 있다.
이전의 단계에서의 수소 플라즈마 처리의 이익은 약 5 % 내지 약 20 %의 루테늄을 가지는 조합된 라이너 층(148)의 결과적인 상부 표면이 전도성 재료(150)에 의한 개구들(130)의 충전 효율 및 수율을 개선시킨다는 것이다. 특히, 조합된 라이너 층(148)의 표면 상에서의 루테늄의 존재는 조합된 라이너 층(148)으로부터의 증가된 Cu 탈습식성을 가짐으로써 전도성 재료(150)의 개선된 퇴적 및 리플로우를 제공한다. 다시 말해서, 전도성 재료(150)(예컨대, 구리)는 접착 시에 조합된 라이너 층(148)에 즉각적으로 그리고 강력하게 접착할 가능성이 적다. 이와 같이, 전도성 재료(150)는 개구들(130)의 상부 부분들에 누적될 가능성이 적고, 이것은 그렇지 않을 경우에, 그 상부 부분들에 걸쳐 핀칭(pinching)하는 것으로 귀착될 수 있다. 그 대신에, 개구들(130)의 상부 부분들을 다 충전하기 전에, 더 많은 전도성 재료(150)가 개구들(130)의 하부 부분들에 도달하고 이 하부 부분들을 충전할 것이다. 추가적으로, 전도성 재료(150)의 누적 및/또는 핀칭이 개구들(130)의 상부 부분들에서 발생할 정도로, 그 발생들은 조합된 라이너 층(148)의 루테늄 위에서의 전도성 재료(150)의 개선된 이동성으로 인해, 즉, 층들 사이의 강화된 탈습식성으로 인해, 리플로우 프로세스(들)에 의해 감소되거나 완화될 것이다. 어느 한 경우에, 개구들(130)이 전도성 재료(150)에 의해 더 효과적으로 충전될 수 있고, 이에 의하여, 공극(void)들이 더 적거나 전혀 없는 것으로 귀착될 수 있다. 실제로, 조합된 라이너 층(148)의 상부 표면에서의 루테늄의 약 5 % 미만의 농도는 조합된 라이너 층(148)으로부터의 구리의 탈습식성에서의 큰 축소로 귀착될 수 있고, 이것은 탈습식성에 관련된 전술된 이익들을 감소시키거나 실질적으로 없앨 것이다. 또한, 조합된 라이너 층(148)의 상부 표면에서의 루테늄의 약 20 % 초과의 농도는 조합된 라이너 층(148)에서의 코발트의 낮은 전체 농도에 상관될 수 있고, 이것은 이하에서 상세하게 논의된 바와 같이, 전자이동 쟁점들로 귀착될 수 있다.
도 12에서, 평탄화 프로세스는 전도성 재료(150), 조합된 라이너 층(148), 및 장벽 층(140)의 과잉을 제거하기 위하여 수행될 수 있고, 이에 의하여, 개구들(130)에 전도성 라인들(160)을 형성할 수 있다. 추가적으로, 평탄화 프로세스는 마스크 층(126) 및 버퍼 층(124)의 남아 있는 부분들을 제거할 수 있고, 이에 의하여, IMD 층(110)을 노출시킬 수 있다. 평탄화 프로세스는 그라인딩(grinding) 또는 CMP일 수 있고, 전도성 재료(150), 조합된 라이너 층(148), 장벽 층(140), 및 IMD 층(110)의 상단 표면들이 수평 또는 실질적으로 수평이 되도록 수행될 수 있다. 전도성 라인들(160)은 전도성 재료(150)의 남아 있는 부분들, 및 전도성 재료(150)의 측벽들 및 하단들을 따라 연장되는 조합된 라이너 층(148) 및 장벽 층(140)의 남아 있는 부분들을 포함한다. 전도성 라인들(160)은 그러므로, 컨택 플러그들(74)에 물리적으로 그리고 전기적으로 접속된다.
도 13에서, 캡핑 층(170)은 CVD, PECVD, PVD, ALD, PEALD, ECP, 무전해 도금, 및/또는 등을 이용하여 IMD 층(110), 장벽 층(140), 조합된 라이너 층(148), 및 전도성 재료(150) 위에 퇴적될 수 있다. 캡핑 층(170)은 코발트, 루테늄 등, 또는 그 임의의 조합을 포함할 수 있다. 캡핑 층(170)은 전도성 라인들(160)의 일부로 고려될 수 있다. 일부 실시예들에 따르면, 캡핑 층(170)은 CVD를 이용하여 퇴적된다. 퇴적은 탄소, 산소, 수소, 또는 그 조합들에 부착된 코발트를 포함하는 분자를 포함하는 코발트 전구체를 이용할 수 있다. 캡핑 층(170)을 위한 재료를 퇴적한 후에, 과잉 부분들은 리소그래피(lithography)를 이용하는 것과 같은 임의의 적당한 방법으로 제거될 수 있다. 이와 같이, 포토레지스트(구체적으로 예시되지 않음)는 캡핑 층(170)의 재료 위에 형성될 수 있고, 전도성 라인들(160)(예컨대, 조합된 라이너 층(148) 및 전도성 재료(150)) 바로 위에 있지 않은 캡핑 층(170)의 재료의 부분들을 노출시키기 위하여 패턴화될 수 있다. 노출된 부분들은 그 다음으로, 에칭 또는 임의의 적당한 방법에 의해 제거될 수 있다. 일부 실시예들에서, 캡핑 층(170)은 전도성 재료(150) 위에 선택적으로 퇴적된다. 추가적으로, 캡핑 층(170)의 부분들은 또한, 조합된 라이너 층(148) 및 아마도, 장벽 층(140) 위에 퇴적될 수 있다. 캡핑 층(170)은 장벽 층(140), 제 1 라이너 층(142), 제 2 라이너 층(144), 또는 전도성 재료(150)에 대하여 식별된 기법들 중의 임의의 것을 이용하여 퇴적될 수 있다. 캡핑 층(170)은 일부 실시예들에 따르면, 약 15 Å 내지 약 50 Å 사이의 두께를 가질 수 있다.
구체적으로 예시되지 않은 일부 실시예들에 따르면, 캡핑 층(170)을 퇴적하기 전에, 전도성 라인들(160)의 상부 부분들(예컨대, 전도성 재료(150) 및 조합된 라이너 층(148))은 에칭될 수 있고, 약 0 Å 내지 약 50 Å만큼 리세싱될 수 있다. 다음으로, 캡핑 층의 재료는 위에서 열거된 방법들 중의 하나에 의해 구조체 위에, 그리고 리세스 내로 선택적으로 퇴적될 수 있다.
제 2 라이너 층(144)의 이익은 완성된 반도체 디바이스의 이용 동안의 조합된 라이너 층(148) 내로의 캡핑 층(170)의 재료 및 전도성 재료(150)의 재료의 전자이동의 감소에 의한 캡핑 층(170)의 존재로 실현될 수 있다. 예를 들어, 캡핑 층(170)에서 코발트를 이용하는 것은 구리와의 강력한 접착을 가지는 코발트로 인해, 전도성 재료(150)로부터 조합된 라이너 층(148) 내로의 구리의 확산을 감소시키는 것을 도울 수 있다. 추가적으로, 조합된 라이너 층(148)에서 코발트를 이용하는 것은 코발트의 더 적은 확산 구배뿐만 아니라, 코발트와 구리 사이의 강력한 접착으로 인해, 캡핑 층(170)으로부터 조합된 라이너 층(148) 내로의 코발트의 확산을 감소시키는 것을 도울 수 있다. 실제로, 매 칩 또는 웨이퍼가 테스팅될 필요가 있는 것은 아니지만, 신뢰성 있는 반도체 디바이스들을 생산하기 위한 프로세스의 일부로서, 칩들 또는 웨이퍼들의 서브세트(subset)가 테스팅될 필요가 있다. 이와 같이, 전자이동 테스팅은 디바이스들이 조합된 라이너 층(148) 내로의 캡핑 층(170)의 재료의 충분히 낮은 전자이동과 같은, 어떤 전자이동 사양들을 충족시킨다는 것을 보여주기 위하여 포함될 수 있다. 즉, 양쪽 층들에 재료가 존재하는 것(그리고 효과적으로, 양쪽 층들 사이의 재료의 감소된 농도 구배)만으로도 반도체 디바이스의 확장된 사용 중에 캡핑 층(170)으로부터 조합된 라이너 층(148) 내로의 그 재료의 확산을 감소시킨다.
도 14에서, 에칭 정지 층(208)이 IMD 층(110) 및 전도성 라인들(160) 위에 형성된다. 에칭 정지 층(208)은 에칭 정지 층(108)과 관련하여 위에서 설명된 것과 유사한 재료들로 그리고 유사한 프로세스에 의해 형성될 수 있다. 에칭 정지 층(208)은 약 100 Å과 같은, 약 20 Å 내지 약 200 Å의 두께로 형성될 수 있다.
도 14를 여전히 참조하면, IMD 층(210)이 에칭 정지 층(208) 위에 형성된다. IMD 층(210)은 IMD 층(110)과 관련하여 위에서 설명된 것과 유사한 재료들로 그리고 유사한 프로세스에 의해 형성될 수 있다. 에칭 정지 층(208)의 재료는 IMD 층(210)과의 높은 에칭 선택성을 가지고, 이에, 에칭 정지 층(208)은 추후의 프로세싱 단계들에서 IMD 층(210)의 에칭을 정지시키기 위하여 이용될 수 있다.
도 15에서, 막 적층체가 IMD 층(210) 위에 형성된다. 일부 실시예들에 따르면, 막 적층체는 전도성 라인들(160)에 전기적으로 접속되는 금속화 라인들 및 비아들을 형성하기 위하여 이용된다. 막 적층체는 버퍼 층(224) 및 마스크 층(226)을 포함한다. 일부 실시예들에서, 막 적층체는 교대로 형성될 수 있는 복수의 버퍼 층 및 마스크 층을 포함한다. 버퍼 층(224) 및 마스크 층(226)은 버퍼 층(124) 및 마스크 층(126)과 관련하여 위에서 설명된 것과 유사한 재료들로 그리고 유사한 프로세스들에 의해 형성될 수 있다.
도 15를 여전히 참조하면, 개구들(230)이 그 다음으로, 마스크 층(226)에 형성되고, 개구들(230)은 버퍼 층(224), IMD 층(210), 및 에칭 정지 층(208)을 통해 연장된다. 개구들(230)은 개구들(130)과 관련하여 위에서 설명된 허용가능한 에칭 기법들 및 에칭제들에 의해 형성되고 연장될 수 있다. 개구들(230)은 하부에 놓인 전도성 라인들(160)(특히, 이용될 경우에, 캡핑 층(170))을 노출시킨다. 에칭 정지 층(108)은 에칭 정지 층(108)의 재료에 선택적인 이방성 습식 또는 건식 에칭을 이용하여 제거될 수 있다. 예를 들어, 에칭 정지 층(108)은 H2O2와 같은 에칭제 반응물들을 이용하는 이방성 습식 에칭을 이용하여 제거될 수 있다. 에칭 정지 층(108)을 제거하기 위하여 이용된 에칭 프로세스는 개구들(130)을 형성하기 위하여 이용된 에칭 프로세스들과는 상이할 수 있다(예컨대, 상이한 에칭제들 및/또는 다른 에칭 프로세스 파라미터들이 이용될 수 있음).
예시된 바와 같이, 개구들(230)은 이중 다마신 프로세스를 이용하여 패턴화될 수 있다. 이와 같이, 개구들(230)의 상부 부분들은 금속화 라인들(이하의 도 18 참조)을 하우징할 것이고, 개구들(230)의 하부 부분들은 금속화 라인들을 이하의 전도성 라인들(160)과 전기적으로 접속하기 위하여 전도성 비아들(이하의 도 18 참조)을 하우징할 것이다.
도 16에서, 장벽 층(240), 제 3 라이너 층(242), 및 제 4 라이너 층(244)이 개구들(230)에 형성된다. 장벽 층(240)은 장벽 층(140)과 관련하여 위에서 설명된 것과 유사한 재료들로 그리고 유사한 프로세스에 의해 형성될 수 있다. 제 3 라이너 층(242)은 제 1 라이너 층(142)과 관련하여 위에서 설명된 것과 유사한 재료들로 그리고 유사한 프로세스에 의해 형성될 수 있다. 제 4 라이너 층)은 제 2 라이너 층(144)과 관련하여 위에서 설명된 것과 유사한 재료들로 그리고 유사한 프로세스에 의해 형성될 수 있다.
도 17에서, 조합된 라이너 층(248)은 웨이퍼(100)에 대해 수소 플라즈마 처리를 수행함으로써 형성될 수 있다. 수소 플라즈마 처리는 제 3 라이너 층(242)과 제 4 라이너 층(244) 사이의 상호혼합을 용이하게 할 수 있다. 일부 실시예들에 따르면, 수소 플라즈마 처리는 약 10 초 내지 약 60 초, 또는 약 30 초의 기간 동안에 수소 플라즈마로 웨이퍼(100)에 충격을 가하는 것을 포함한다. 수소 플라즈마 처리의 결과로서, 조합된 라이너 층(248)의 노출된 표면은 약 5 % 내지 약 20 %의 루테늄을 포함할 수 있다. 조합된 라이너 층(248)은 약 30 Å과 같은, 약 15 Å 내지 약 50 Å, 또는 약 20 Å 내지 약 40 Å의 두께를 가질 수 있다.
도 18에서, 전도성 재료(250)는 개구들(230) 내로 그리고 조합된 라이너 층(248)의 상단 표면들을 따라 충전되고, 평탄화 프로세스는 전도성 재료(250), 조합된 라이너 층(248), 및 장벽 층(240)의 과잉을 제거하여 금속화 라인들(260)을 형성하기 위하여 수행된다. 전도성 재료(250)는 전도성 재료(150)와 관련하여 위에서 설명된 것과 유사한 재료들로 그리고 유사한 프로세스에 의해 형성될 수 있다.
일부 실시예들에 따르면, PVD와 같은 퇴적 방법은 개구들(230)에 전도성 재료(250)를 형성하기 위하여 이용될 수 있다. 예를 들어, 구리의 제 1 퇴적은 실온에서 수행될 수 있고, 약 1 분 내지 약 10 분 동안에 약 150 ℃ 내지 약 300 ℃에서의 리플로우 프로세스가 뒤따를 수 있다. 구리의 1 회 이상의 퇴적 및 리플로우 프로세스가 제 1 사이클을 뒤따를 수 있다. 총합하여, 퇴적 및 리플로우 프로세스의 1 회 내지 5 회 이상의 교번 사이클이 있을 수 있다. 위에서 논의된 바와 같이, 이전 단계에서의 수소 플라즈마 처리의 이익은 약 5 % 내지 약 20 %의 루테늄을 가지는 조합된 라이너 층(148)의 상부 표면이 조합된 라이너 층(148)으로부터의 강화된 탈습식성을 가짐으로써 전도성 재료(150)의 개선된 퇴적 및 리플로우를 제공한다는 것이다. 이와 같이, 전도성 재료(250)는 개구들(230)의 상부 부분에, 또는 개구들(230)의 전도성 비아 부분들의 상부 부분에 누적될 가능성이 적고, 이것은 그렇지 않을 경우에, 그 상부 부분들에 걸쳐 핀칭하는 것으로 귀착될 수 있다. 추가적으로, 누적 및/또는 핀칭이 발생할 정도로, 그 발생들은 층들 사이의 강화된 탈습식성으로 인해 리플로우 프로세스(들)에 의해 감소되거나 완화될 것이다.
도 18을 여전히 참조하면, 평탄화 프로세스는 전도성 재료(250), 조합된 라이너 층(248), 및 장벽 층(240)의 과잉을 제거하기 위하여 수행될 수 있고, 이에 의하여, 개구들(230)에 금속화 라인들(260) 및 전도성 비아들(262)을 형성할 수 있다. 추가적으로, 평탄화 프로세스는 마스크 층(226) 및 버퍼 층(224)의 남아 있는 부분들을 제거할 수 있고, 이에 의하여, IMD 층(210)을 노출시킬 수 있다. 평탄화 프로세스는 그라인딩 또는 CMP일 수 있고, 전도성 재료(250), 조합된 라이너 층(248), 장벽 층(240), 및 IMD 층(210)의 상단 표면들이 수평 또는 실질적으로 수평이 되도록 수행될 수 있다. 금속화 라인들(260) 및 전도성 비아들(262)은 전도성 재료(250)의 남아 있는 부분들, 및 전도성 재료(250)의 측벽들 및 하단들을 따라 연장되는 조합된 라이너 층(248) 및 장벽 층(240)의 남아 있는 부분들을 포함한다. 금속화 라인들(260)은 전도성 비아들(262)에 의해 전도성 라인들(160)에 전기적으로 접속된다.
또한, 캡핑 층(270)이 금속화 라인들(260)의 전도성 재료(250) 및 조합된 라이너 층(248) 위에 형성될 수 있다. 캡핑 층(270)은 캡핑 층(170)과 관련하여 위에서 설명된 것과 유사한 재료들(예컨대, 코발트)로 그리고 유사한 프로세스에 의해 형성될 수 있다. 캡핑 층(270)은 금속화 라인들(260)의 일부로 고려될 수 있다. 캡핑 층(270)은 약 15 Å 내지 약 50 Å 사이의 두께를 가질 수 있다. 추가적으로, 위에서 논의된 바와 같은 칩들 또는 웨이퍼들의 서브세트의 테스팅의 일부로서, 전자이동 테스팅은 디바이스들이 조합된 라이너 층(248) 내로의 캡핑 층(270)의 재료의 충분히 낮은 전자이동과 같은 전자이동 사양들을 충족시킨다는 것을 보여주기 위하여 포함될 수 있다.
금속화 라인들(260) 및 전도성 비아들(262)의 완성에 후속하여, 추가적인 금속화 라인들은 전도성 라인들(160) 또는 금속화 라인들(260)의 어느 하나로 위에서 설명된 것과 유사한 재료들 및 유사한 프로세스들을 이용하여 금속화 라인들(260) 위에 형성될 수 있다.
위의 실시예들에서, 동일하거나 유사한 재료들 및 프로세스들은 (조합된 라이너 층(148)을 포함하는) 전도성 라인들(160) 및 (조합된 라이너 층(248)을 포함하는) 전도성 비아들(262)을 갖는 금속화 라인들(260)을 형성하기 위하여 설명되었다. 추가적으로, 전도성 비아들(262)을 갖는 금속화 라인들(260)을 형성하는 하나 이상의 단계들은 전도성 라인들(160)을 형성하는 대응하는 단계들과 비교하여, 상이한 재료들 및/또는 프로세스들을 이용하여 수행될 수 있다.
위에서 논의된 바와 같이, 라이너 층들 및 다른 관련된 프로세싱 단계들의 특정한 선택은 더 높은 수율로 그리고 더 큰 성능 신뢰성으로 전도성 피쳐들을 형성하는 것을 돕는다. 전도성 피쳐들은 형성의 순서로, 장벽 층, 제 1 라이너 층, 제 2 라이너 층, (제 1 라이너 층 및 제 2 라이너 층을 대체하는) 조합된 라이너 층, 전도성 재료, 및 캡핑 층을 포함할 수 있다. 제 1 이익은 제 1 라이너 층의 제 1 재료가 하부에 놓인 장벽 층에 대한 제 1 라이너 층의 더 강력한 접착력 및 더 철저한 커버리지를 제공하기 위하여 선택된다는 것이다. 제 2 이익은 제 1 라이너 층의 제 1 재료 및 상부에 놓인 제 2 라이너 층의 제 2 재료가 결과적인 조합된 라이너 층의 상단 표면이 제 1 라이너 층의 제 1 재료로부터의 어떤 유익한 성질들을 나타내는 것을 허용하기 위하여 상호혼합된다는 것이다. 예를 들어, 조합된 라이너 층의 표면을 따르는 제 1 재료는 전도성 재료가 그 동일한 개구들의 상부 부분들을 충전하기 전에, 개구들의 하부 부분들을 충전하는 것을 허용한다. 그 결과, 개구들의 상부 부분들에서의 전도성 재료의 핀치 오프(pinch off)는 감소되거나 방지된다. 또한, 핀치-오프들이 발생할 정도로, 제 1 재료 상부에서의 전도성 재료의 탈습식성은 전도성 재료를 리플로우시킴으로써 그 핀치-오프들이 완화되는 것을 허용한다. 제 3 이익은 제 2 라이너 층의 제 2 재료가 완성된 반도체 디바이스의 이용 동안에 캡핑 층으로부터 조합된 라이너 층으로의 그 제 3 재료의 전자동을 감소시키기 위하여 캡핑 층의 제 3 재료를 포함한다는 것이다. 루테늄 및 코발트 라이너 층들의 조합이 위에서 논의되었지만, 대응하는 라이너 층들에 대하여 위에서 논의된 다른 재료들의 조합들과 같은, 재료들의 다른 조합들은 이 개시내용의 고려된 범위 내에 있는 유사한 이익들을 제공할 수 있다.
실시예에서, 반도체 디바이스를 형성하는 방법은 유전체 층에 개구를 형성하는 것, 및 개구에 장벽 층을 형성하는 것을 포함한다. 조합된 라이너 층은, 장벽 층 위에 루테늄을 포함하는 제 1 라이너 층을 먼저 형성함으로써, 그 다음으로, 제 1 라이너 층 위에 코발트를 포함하는 제 2 라이너 층을 형성함으로써, 장벽 층 위에 형성된다. 구리를 포함하는 전도성 재료 층은 조합된 라이너 층 위에 형성되고, 열적 프로세스는 전도성 재료 층을 리플로우하기 위하여 수행된다.
또 다른 실시예에서, 반도체 디바이스를 형성하는 방법은 기판 위에 유전체 층을 퇴적하는 것, 및 측벽들 및 하단 표면을 가지는 개구를 형성하기 위하여 유전체 층을 패턴화하는 것을 포함한다. 장벽 층은 유전체 층 위에 그리고 개구 내에 퇴적된다. 루테늄 층은 장벽 층 위에 퇴적되고, 코발트 층은 루테늄 층 위에 퇴적된다. 수소 플라즈마 처리는 그 다음으로, 루테늄 및 코발트를 포함하는 상호혼합된 바이너리 층(intermixed binary layer)을 형성하기 위하여 수행된다. 제 1 구리 층은 상호혼합된 바이너리 층 위에 퇴적된다.
또 다른 실시예에서, 구조체는 트렌치를 포함하는 유전체 층; 트렌치 내에 그리고 유전체 층의 측벽 위에 배치된 장벽 층; 트렌치 내에 배치된 라이너 층 - 라이너 층의 측벽은 장벽 층의 측벽 위에 배치되고, 라이너 층의 하단 부분은 장벽 층의 하단 부분 위에 배치되고, 라이너 층은 상단 표면 및 하단 표면을 포함하고, 상단 표면 상의 제 1 위치에서의 라이너 층의 제 1 조성은 하단 표면 상의 제 2 위치에서의 라이너 층의 제 2 조성과는 상이함 -; 및 트렌치 내에, 그리고 라이너 층의 측벽 및 하단 부분 위에 배치된 전도성 충전 재료를 포함한다.
상기한 것은 몇몇 실시예들의 피쳐들의 개요를 기술하여, 당해 분야에서의 당업자들은 본 개시내용의 양태들을 더 양호하게 이해할 수 있다. 당해 분야에서의 당업자들은 본원에서 도입된 실시예들의 동일한 목적들을 수행하고 및/또는 그 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조체들을 설계하거나 수정하기 위한 기초로서, 당업자들이 본 개시내용을 용이하게 이용할 수 있다는 것을 인식해야 한다. 당해 분야에서의 당업자들은 또한, 이러한 등가의 구성들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으며, 이들이 본 개시내용의 사상 및 범위로부터 이탈하지 않으면서 본원에서의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 것을 인식해야 한다.
1. 반도체 디바이스를 형성하는 방법으로서,
유전체 층에 개구를 형성하는 단계;
상기 개구에 장벽 층을 형성하는 단계;
상기 장벽 층 위에 조합된 라이너 층을 형성하는 단계 - 상기 조합된 라이너 층을 형성하는 단계는,
상기 장벽 층 위에 루테늄(ruthenium)을 포함하는 제 1 라이너 층을 형성하는 단계; 및
상기 제 1 라이너 층 위에 코발트(cobalt)를 포함하는 제 2 라이너 층을 형성하는 단계를 포함함 -;
상기 조합된 라이너 층 위에 구리(copper)를 포함하는 전도성 재료 층을 형성하는 단계; 및
상기 전도성 재료 층을 리플로우(reflow)하기 위하여 열적 프로세스를 수행하는 단계
를 포함하는, 반도체 디바이스 형성 방법.
2. 제 1 항에 있어서,
상기 장벽 층 위에 조합된 라이너 층을 형성하는 단계는, 수소 플라즈마 처리(hydrogen plasma treatment)를 수행하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
3. 제 2 항에 있어서,
상기 수소 플라즈마 처리 동안에, 상기 제 1 라이너 층의 루테늄이 상기 제 2 라이너 층의 코발트와 상호혼합하여, 상기 조합된 라이너 층은 5 내지 20 %의 루테늄을 포함하는 노출된 표면을 갖게 되는, 반도체 디바이스 형성 방법.
4. 제 1 항에 있어서,
상기 전도성 재료 층 위에 코발트를 포함하는 캡핑 층을 형성하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
5. 제 4 항에 있어서,
상기 캡핑 층을 형성하는 단계는,
트렌치(trench)를 형성하기 위하여 상기 전도성 재료 층 및 상기 조합된 라이너 층의 부분들을 에칭하는 단계;
상기 트렌치 내에, 그리고 상기 전도성 재료 층, 상기 조합된 라이너 층, 및 상기 장벽 층 위에 코발트를 퇴적하는 단계; 및
상기 캡핑 층의 상단 표면이 상기 장벽 층의 상단 표면과 수평이 되도록 상기 코발트를 평탄화하는 단계를 포함하는, 반도체 디바이스 형성 방법.
6. 제 1 항에 있어서,
상기 장벽 층은 컨택 플러그에 물리적으로 그리고 전기적으로 결합되는, 반도체 디바이스 형성 방법.
7. 제 6 항에 있어서,
상기 전도성 재료 층 위에 배치되고 상기 전도성 재료 층에 전기적으로 결합되는 금속화 피쳐를 형성하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
8. 제 7 항에 있어서,
상기 전도성 재료 층을 형성한 후에, 상기 전도성 재료 층을 평탄화하는 단계를 더 포함하고, 상기 전도성 재료 층의 상단 표면은 상기 조합된 라이너 층의 상단 표면 및 상기 유전체 층의 상단 표면과 수평인, 반도체 디바이스 형성 방법.
9. 반도체 디바이스를 형성하는 방법으로서,
기판 위에 유전체 층을 퇴적하는 단계;
개구 - 상기 개구는 측벽 및 하단 표면을 포함함 - 를 형성하기 위하여 상기 유전체 층을 패턴화하는 단계;
상기 유전체 층 위에 그리고 상기 개구 내에 장벽 층을 퇴적하는 단계;
상기 장벽 층 위에 루테늄 층을 퇴적하는 단계;
상기 루테늄 층 위에 코발트 층을 퇴적하는 단계;
수소 플라즈마 처리를 수행하여, 루테늄 및 코발트를 포함하는 상호혼합된 바이너리 층(intermixed binary layer)을 형성하는 단계; 및
상기 상호혼합된 바이너리 층 위에 제 1 구리 층을 퇴적하는 단계
를 포함하는, 반도체 디바이스 형성 방법.
10. 제 9 항에 있어서,
상기 루테늄 층은 약 5 Å 이상인 제 1 두께를 갖는, 반도체 디바이스 형성 방법.
11. 제 10 항에 있어서,
상기 코발트 층은 약 10 Å 이상인 제 2 두께를 갖고, 상기 제 1 두께 및 상기 제 2 두께의 합은 약 20 Å 내지 약 40 Å 사이인, 반도체 디바이스 형성 방법.
12. 제 9 항에 있어서,
상기 수소 플라즈마 처리 후에, 상기 기판의 반대편인 상기 상호혼합된 바이너리 층의 표면은 약 5 % 내지 약 20 % 사이의 루테늄을 포함하는, 반도체 디바이스 형성 방법.
13. 제 9 항에 있어서,
상기 제 1 구리 층을 리플로우하기 위하여 제 1 열적 프로세스를 수행하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
14. 제 9 항에 있어서,
상기 제 1 구리 층 위에 제 2 구리 층을 퇴적하는 단계; 및
상기 제 1 구리 층 및 상기 제 2 구리 층을 리플로우하기 위하여 제 2 열적 프로세스를 수행하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
15. 제 9 항에 있어서,
상기 제 1 구리 층 위에 코발트를 포함하는 캡핑 층을 형성하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
16. 제 15 항에 있어서,상기 캡핑 층으로부터 상기 상호혼합된 바이너리 층으로의 코발트 원자들의 전자이동(electromigration)을 측정하기 위하여 전자이동 테스트를 수행하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
17. 구조체로서,
트렌치를 포함하는 유전체 층;상기 트렌치 내에 그리고 상기 유전체 층의 측벽 위에 배치되는 장벽 층;
상기 트렌치 내에 배치되는 라이너 층 - 상기 라이너 층의 측벽은 상기 장벽 층의 측벽 위에 배치되고, 상기 라이너 층의 하단 부분은 상기 장벽 층의 하단 부분 위에 배치되고, 상기 라이너 층은 상단 표면 및 하단 표면을 포함하고, 상기 상단 표면 상의 제 1 위치에서의 상기 라이너 층의 제 1 조성은 상기 하단 표면 상의 제 2 위치에서의 상기 라이너 층의 제 2 조성과는 상이함 -; 및
상기 트렌치 내에 그리고 상기 라이너 층의 측벽 및 하단 부분 위에 배치되는 전도성 충전 재료를 포함하는, 구조체.
18. 제 17 항에 있어서,
상기 제 1 위치 및 상기 제 2 위치 각각은 상기 라이너 층의 하단 부분을 따라 있는, 구조체.
19. 제 18 항에 있어서,
상기 라이너 층의 측벽의 상부 부분에서의 상기 라이너 층의 상단 표면 상의 제 3 위치, 및 상기 라이너 층의 측벽의 상부 부분에서의 상기 라이너 층의 하단 표면 상의 제 4 위치를 더 포함하고, 상기 제 3 위치에서의 상기 라이너 층의 제 3 조성은 상기 제 4 위치에서의 상기 라이너 층의 제 4 조성과는 상이한, 구조체.
20. 제 17 항에 있어서,
상기 라이너 층은 상기 상단 표면부터 상기 하단 표면까지 조성의 제 1 구배(gradient)를 포함하고, 상기 라이너 층은 상기 측벽의 상부 부분부터 상기 측벽의 하부 부분까지 조성의 제 2 구배를 포함하는, 구조체.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법으로서,
    유전체 층에 개구를 형성하는 단계;
    상기 개구에 장벽 층을 형성하는 단계;
    상기 장벽 층 위에 조합된 라이너 층을 형성하는 단계 - 상기 조합된 라이너 층을 형성하는 단계는,
    상기 장벽 층 위에 루테늄(ruthenium)을 포함하는 제 1 라이너 층을 형성하는 단계로서, 상기 장벽 층은 코발트(cobalt)를 함유하지 않는 것인, 상기 제 1 라이너 층을 형성하는 단계;
    상기 제 1 라이너 층을 형성하는 단계 이후, 상기 제 1 라이너 층 위에 코발트(cobalt)를 포함하는 제 2 라이너 층을 형성하는 단계; 및
    상기 제 2 라이너 층을 형성하는 단계 이후, 상기 제 1 라이너 층과 상기 제 2 라이너 층을 상호혼합한 상기 조합된 라이너 층을 형성하도록, 수소 플라즈마 처리를 수행하는 단계를 포함하고, 상기 수소 플라즈마 처리는 상기 조합된 라이너 층의 노출된 표면이 루테늄을 포함하도록 함 -;
    상기 조합된 라이너 층 위에 구리(copper)를 포함하는 전도성 재료 층을 형성하는 단계; 및
    상기 전도성 재료 층을 리플로우(reflow)하기 위하여 열적 프로세스를 수행하는 단계
    를 포함하는, 반도체 디바이스 형성 방법.
  2. 제 1 항에 있어서,
    상기 전도성 재료 층 위에 코발트를 포함하는 캡핑 층을 형성하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
  3. 제 1 항에 있어서,
    상기 장벽 층은 컨택 플러그에 물리적으로 그리고 전기적으로 결합되는, 반도체 디바이스 형성 방법.
  4. 제 3 항에 있어서,
    상기 전도성 재료 층 위에 배치되고 상기 전도성 재료 층에 전기적으로 결합되는 금속화 피쳐를 형성하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
  5. 제 4 항에 있어서,
    상기 전도성 재료 층을 형성한 후에, 상기 전도성 재료 층을 평탄화하는 단계를 더 포함하고, 상기 전도성 재료 층의 상단 표면은 상기 조합된 라이너 층의 상단 표면 및 상기 유전체 층의 상단 표면과 수평인, 반도체 디바이스 형성 방법.
  6. 반도체 디바이스를 형성하는 방법으로서,
    기판 위에 유전체 층을 퇴적하는 단계;
    개구 - 상기 개구는 측벽 및 하단 표면을 포함함 - 를 형성하기 위하여 상기 유전체 층을 패턴화하는 단계;
    상기 유전체 층 위에 그리고 상기 개구 내에 장벽 층을 퇴적하는 단계;
    상기 장벽 층 위에 루테늄 층을 퇴적하는 단계;
    상기 루테늄 층 위에 코발트 층을 퇴적하는 단계;
    수소 플라즈마 처리를 수행하여, 루테늄 및 코발트를 포함하는 상호혼합된 바이너리 층(intermixed binary layer)을 형성하는 단계; 및
    상기 상호혼합된 바이너리 층 위에 제 1 구리 층을 퇴적하는 단계
    를 포함하는, 반도체 디바이스 형성 방법.
  7. 구조체로서,
    트렌치를 포함하는 유전체 층;
    상기 트렌치 내에 그리고 상기 유전체 층의 측벽 위에 배치되는 장벽 층;
    상기 트렌치 내에 배치되는 라이너 층 - 상기 라이너 층의 측벽은 상기 장벽 층의 측벽 위에 배치되고, 상기 라이너 층의 하단 부분은 상기 장벽 층의 하단 부분 위에 배치되고, 상기 라이너 층은 상단 표면 및 하단 표면을 포함하고, 상기 상단 표면 상의 제 1 위치에서의 상기 라이너 층의 제 1 조성은 상기 하단 표면 상의 제 2 위치에서의 상기 라이너 층의 제 2 조성과는 상이함 -; 및
    상기 트렌치 내에 그리고 상기 라이너 층의 측벽 및 하단 부분 위에 배치되는 전도성 충전 재료
    를 포함하고,
    상기 라이너 층은 상기 상단 표면부터 상기 하단 표면까지 조성의 제 1 구배(gradient)를 포함하고, 상기 라이너 층은 상기 측벽의 상부 부분부터 상기 측벽의 하부 부분까지 조성의 제 2 구배를 포함하는, 구조체.
  8. 제 7 항에 있어서,
    상기 제 1 위치 및 상기 제 2 위치 각각은 상기 라이너 층의 하단 부분을 따라 있는, 구조체.
  9. 제 8 항에 있어서,
    상기 라이너 층의 측벽의 상부 부분에서의 상기 라이너 층의 상단 표면 상의 제 3 위치, 및 상기 라이너 층의 측벽의 상부 부분에서의 상기 라이너 층의 하단 표면 상의 제 4 위치를 더 포함하고, 상기 제 3 위치에서의 상기 라이너 층의 제 3 조성은 상기 제 4 위치에서의 상기 라이너 층의 제 4 조성과는 상이한, 구조체.
  10. 삭제
KR1020200161382A 2019-12-27 2020-11-26 금속화를 위한 이중층 라이너 KR102587403B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962954240P 2019-12-27 2019-12-27
US62/954,240 2019-12-27
US17/066,706 2020-10-09
US17/066,706 US11854878B2 (en) 2019-12-27 2020-10-09 Bi-layer alloy liner for interconnect metallization and methods of forming the same

Publications (2)

Publication Number Publication Date
KR20210086471A KR20210086471A (ko) 2021-07-08
KR102587403B1 true KR102587403B1 (ko) 2023-10-10

Family

ID=76546671

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200161382A KR102587403B1 (ko) 2019-12-27 2020-11-26 금속화를 위한 이중층 라이너

Country Status (2)

Country Link
US (1) US11854878B2 (ko)
KR (1) KR102587403B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257755B2 (en) * 2020-06-15 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Metal loss prevention in conductive structures

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150203961A1 (en) * 2014-01-21 2015-07-23 Applied Materials, Inc. Methods for forming a cobalt-ruthenium liner layer for interconnect structures
US20180053725A1 (en) * 2016-08-17 2018-02-22 International Business Machines Corporation Formation of advanced interconnects

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5603075A (en) * 1995-03-03 1997-02-11 Kennametal Inc. Corrosion resistant cermet wear parts
US20040065540A1 (en) * 2002-06-28 2004-04-08 Novellus Systems, Inc. Liquid treatment using thin liquid layer
US6153935A (en) * 1999-09-30 2000-11-28 International Business Machines Corporation Dual etch stop/diffusion barrier for damascene interconnects
US7030016B2 (en) * 2004-03-30 2006-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Post ECP multi-step anneal/H2 treatment to reduce film impurity
US20070059502A1 (en) * 2005-05-05 2007-03-15 Applied Materials, Inc. Integrated process for sputter deposition of a conductive barrier layer, especially an alloy of ruthenium and tantalum, underlying copper or copper alloy seed layer
US7713876B2 (en) * 2005-09-28 2010-05-11 Tokyo Electron Limited Method for integrating a ruthenium layer with bulk copper in copper metallization
US20120141667A1 (en) 2010-07-16 2012-06-07 Applied Materials, Inc. Methods for forming barrier/seed layers for copper interconnect structures
TW201403782A (zh) * 2012-07-04 2014-01-16 Ind Tech Res Inst 基底穿孔的製造方法、矽穿孔結構及其電容控制方法
US20150228585A1 (en) * 2014-02-10 2015-08-13 Globalfoundries Inc. Self-forming barrier integrated with self-aligned cap
US9177858B1 (en) * 2014-05-08 2015-11-03 GlobalFoundries, Inc. Methods for fabricating integrated circuits including barrier layers for interconnect structures
US9437484B2 (en) 2014-10-17 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Etch stop layer in integrated circuits
US9777386B2 (en) * 2015-03-19 2017-10-03 Lam Research Corporation Chemistry additives and process for cobalt film electrodeposition
US10600685B2 (en) * 2016-11-27 2020-03-24 Applied Materials, Inc. Methods to fill high aspect ratio features on semiconductor substrates with MOCVD cobalt film
US10290547B2 (en) * 2016-12-15 2019-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device with metal gate etch selectivity control
TWI809712B (zh) 2017-01-24 2023-07-21 美商應用材料股份有限公司 用於在基板上形成鈷層的方法
US20190013240A1 (en) * 2017-07-07 2019-01-10 Globalfoundries Inc. Interconnects formed with structurally-modified caps
US10741748B2 (en) * 2018-06-25 2020-08-11 International Business Machines Corporation Back end of line metallization structures

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150203961A1 (en) * 2014-01-21 2015-07-23 Applied Materials, Inc. Methods for forming a cobalt-ruthenium liner layer for interconnect structures
US20180053725A1 (en) * 2016-08-17 2018-02-22 International Business Machines Corporation Formation of advanced interconnects

Also Published As

Publication number Publication date
US11854878B2 (en) 2023-12-26
US20210202310A1 (en) 2021-07-01
KR20210086471A (ko) 2021-07-08

Similar Documents

Publication Publication Date Title
US10269627B2 (en) Interconnect structure and method
JP2022140451A (ja) 半導体デバイスの空隙スペーサを形成する方法および半導体デバイス
US11855154B2 (en) Vertical interconnect features and methods of forming
US20200043721A1 (en) Interconnect system with improved low-k dielectrics
US20240079270A1 (en) Bl-LAYER ALLOY LINER FOR INTERCONNECT METALLIZATION AND METHODS OF FORMING THE SAME
US20230361039A1 (en) Interconnect Structure and Method of Forming Thereof
US20240170397A1 (en) Interconnect level with high resistance layer and method of forming the same
TW202018832A (zh) 半導體結構的製造方法
CN220439613U (zh) 半导体装置
US20220392803A1 (en) Conductive Feature of a Semiconductor Device
KR102587403B1 (ko) 금속화를 위한 이중층 라이너
KR102545432B1 (ko) 인터커넥트 구조 및 방법
US11652049B2 (en) Semiconductor device and method of forming thereof
US11901228B2 (en) Self-aligned scheme for semiconductor device and method of forming the same
US20180102279A1 (en) Methods of forming an interconnect structure
US20230395393A1 (en) Oxide Removal for Contact Plugs
US20220359376A1 (en) Integrated circuit structure and method for forming the same
US20220384334A1 (en) Interconnect structure and method

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant