CN109148455A - 存储器元件及其制造方法 - Google Patents
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Abstract
一种存储器元件及其制造方法。所述存储器元件包括基底、浮置栅极、栅极绝缘层、栅间介电层以及控制栅极，所述控制栅极为三层以上的多层结构，且所述多层结构的至少一层为金属硅化物层。
Description
技术领域
本发明是涉及一种半导体技术，且特别涉及一种存储器元件及其制造方法。
背景技术
非易失性存储器由于具有可多次进行数据写入、读取、擦除等动作，并且写入的数据在断电后也不会消失等优点，因此已成为个人计算机和电子设备所广泛采用的一种存储器元件。
非易失性存储器中的字线(word line)通常是形成于控制栅极上的金属硅化物层。其中，为了去除金属硅化物层中的不纯物，在形成金属硅化物层后通常会对金属硅化物层进行热处理。然而金属硅化物层中的金属硅化物可能因为这道热处理而扩散至控制栅极中，甚至使金属硅化物接触栅间介电层(IPD)，并导致栅间介电层电容失效、栅间介电层的崩溃电压降低、元件可靠性降低等缺点。
图1是现有的一种存储器元件的透射电子显微镜(transmission electronmicroscope，TEM)照片。
请参照图1，存储器元件包括基底100、基底100内的隔离结构102、浮置栅极104、栅极绝缘层106、栅间介电层108、控制栅极110。其中，控制栅极110一般为双层结构，包括填入浮置栅极104之间的第一层1101与其上的第二层1102，第一层1101为多晶硅，第二层1102为金属硅化物。在图1的存储器元件中，第二层1102的金属硅化物会因为热处理而扩散至第一层1101中，甚至在圈起来的部位，金属硅化物已直接接触到栅间介电层108，导致栅间介电层108电容失效、栅间介电层108的崩溃电压降低、元件可靠性降低等缺点。
发明内容
有鉴于此，本发明提供一种存储器元件及其制造方法，能够防止金属硅化物层中的金属硅化物因为热处理导致的扩散接触栅间介电层，并且使半导体元件具有良好的可靠度。
本发明提供一种存储器元件，包括浮置栅极、栅极绝缘层、栅间介电层以及控制栅极。浮置栅极位于基底上。栅极绝缘层位于浮置栅极与基底之间。栅间介电层位于浮置栅极上。控制栅极位于栅间介电层上，并且为三层以上的多层结构，多层结构的至少一层为金属硅化物层。
在本发明的一实施例中，控制栅极包括第一层、第二层以及第三层。第二层位于第一层与第三层之间。
在本发明的一实施例中，控制栅极的第一层与第二层的厚度小于第三层的厚度。
在本发明的一实施例中，控制栅极的第一层的晶粒大小小于第二层与第三层的晶粒大小。
在本发明的一实施例中，控制栅极的至少一层为碳掺杂的多晶硅。
本发明又提供一种存储器元件的制造方法，包括在基底上依序形成栅极绝缘层与浮置栅极。图案化所述浮置栅极与所述栅极绝缘层，并且在基底中形成多个隔离结构，隔离结构的表面低于浮置栅极的表面。在浮置栅极与隔离结构上形成栅间介电层。在栅间介电层上形成控制栅极，控制栅极为三层以上的多层结构，其中至少一层为金属硅化物层。
在本发明的又一实施例中，形成所述控制栅极的方法包括：在栅间介电层上依序形成第一层、第二层以及第三层。
在本发明的又一实施例中，形成上述第一层的期间可掺杂碳。
在本发明的又一实施例中，形成上述第二层的期间可掺杂碳。
在本发明的又一实施例中，形成上述金属硅化物层之后还可进行热处理。
基于上述，本发明通过使存储器元件的控制栅极为三层以上的多层结构，因此能够防止金属硅化物层因为热处理而扩散接触栅间介电层的情形发生，并且使半导体元件具有良好的可靠度。
为让本发明的上述特征和优点能更明显易懂，下文特列举实施例，并配合所附附图作详细说明如下。
附图说明
图1是现有的一种存储器元件的透射电子显微镜(transmission electronmicroscope，TEM)照片。
图2A至图2H是依照本发明一实施例所绘示的存储器元件的制造流程的剖面示意图。
图3是实例中的存储器元件的透射电子显微镜照片。
【附图标记说明】
20：存储器元件
100、200、200a：基底
102、208b：隔离结构
104、204a：浮置栅极
106、202、202a：栅极绝缘层
108、210、310：栅间介电层
110、212a、312：控制栅极
1101、2121、3121：第一层
1102、2122a、3122：第二层
204：导体层
204s：浮置栅极204a的表面
205：图案化掩模层
206：沟道
208、208a：绝缘材料层
208s：隔离结构208b的表面
2101、2102、2103：介电层
212：叠层结构
2122：第二材料层
2123：第三材料层
2123a、3123：第三层
具体实施方式
图2A至图2H是依照本发明一实施例所绘示的存储器元件的制造流程的剖面示意图。
请参照图2A，在基底200上形成栅极绝缘层202。在本实施例中，基底200例如为半导体基底、半导体化合物基底或是绝缘层上有硅(silicon on insulator，SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成的半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成的半导体化合物，例如是砷化镓。基底200可以具有掺杂，基底200的掺杂可以是P型或N型。P型的掺杂可以是IIIA族离子，例如是硼离子。N型掺杂可以是VA族离子，例如是砷或是磷。
在本实施例中，栅极绝缘层202可以由单一材料层构成。单一材料层例如是低介电常数材料或是高介电常数材料。低介电常数材料为介电常数低于4的介电材料，例如是氧化硅或氮氧化硅。高介电常数材料为介电常数高于4的介电材料，例如是HfAlO、HfO2、Al2O3或Si3N4。栅极绝缘层202也可以依据能隙工程理论(band-gap engineering(BE)theory)选择可以提高注入电流的双层叠层结构或是多层叠层结构。双层叠层结构例如是低介电常数材料与高介电常数材料所组成的双层叠层结构(以低介电常数材料/高介电常数材料表示)，例如是氧化硅/HfSiO、氧化硅/HfO2或是氧化硅/氮化硅。多层叠层结构例如是低介电常数材料、高介电常数材料以及低介电常数材料所组成的多层叠层结构(以低介电常数材料/高介电常数材料/低介电常数材料表示)，例如是氧化硅/氮化硅/氧化硅或是氧化硅/Al2O3/氧化硅。栅极绝缘层202的形成方法例如是热氧化法或是化学气相沉积法。
请继续参照图2A，在栅极绝缘层202上再形成导体层204。导体层204的材质例如是多晶硅(包括掺杂多晶硅)、多晶硅化金属或其组合的叠层层、金属层或可应用的导体，导体层204的形成方法例如是利用化学气相沉积法或是物理气相沉积法。接着，在导体层204上形成图案化掩模层205。图案化掩模层205可以是单一材料层或是双层材料层。在一实施例中，图案化掩模层205例如是图案化的光刻胶层。
然后，请参照图2B，以图案化掩模层205为掩模，进行刻蚀工艺，以图案化导体层204以与门极绝缘层202，形成浮置栅极204a以与门极绝缘层202a，并且在基底200a中形成多个沟道206。刻蚀工艺例如是非等向性刻蚀法，如干式刻蚀法。
接着，请参照图2C，移除图案化掩模层205，然后在基底200a上形成绝缘材料层208，使绝缘材料填入沟道206中，并覆盖浮置栅极204a。上述移除图案化掩模层205的方法例如是干式移除法、湿式移除法或其组合。绝缘材料层208的材料例如是氧化硅或是硼磷硅玻璃，其形成的方法例如是化学气相沉积法。
接着，请参照图2D，移除浮置栅极204a上的绝缘材料层208，并形成位于沟道206中的绝缘材料层208a。移除的方法可以采用化学机械研磨工艺来实施，但不以此为限。在另一个实施例中，也可以采用湿式刻蚀法来实施。
然后，请参照图2E，移除沟道206中部分的绝缘材料层208a，形成隔离结构208b。隔离结构208b的表面208s低于浮置栅极204a的表面204s。移除部分绝缘材料层208a的方法例如是湿式刻蚀法或干式刻蚀法。
然后，请参照图2F，在浮置栅极204a以及隔离结构208b上形成栅间介电层210。栅间介电层210可以为单一层或者具有如ONO结构的多层。在本实施例中，栅间介电层210是以三层结构为例，其中，栅间介电层210包括介电层2101、介电层2102及介电层2103，介电层2103位于介电层2102上，介电层2102位于介电层2101上。介电层2101与介电层2103的材料例如二氧化硅或其他绝缘材料，形成的方法例如是化学气相沉积法或热氧化法。介电层2102的材料例如氮化硅或其他绝缘材料，形成的方法例如是化学气相沉积法或热氮化法。
接着，请参考图2G，在栅间介电层210上形成叠层结构212，所述叠层结构212为三层以上的多晶硅结构。在本实施例中，叠层结构212的形成是在栅间介电层210上依序形成第一层2121、第二材料层2122以及第三材料层2123，且形成方法例如是利用化学气相沉积法或是物理气相沉积法；然后，图案化这三层2121、2122以及2123而得到叠层结构212。
在本发明的另一实施例中，可在形成第一层2121的期间掺杂碳，以使第一层2121的晶粒控制在10nm～20nm，有助于填入浮置栅极204a之间的空间。在本发明的另一实施例中，在形成第二材料层2122的期间也可掺杂碳。通过在第一层2121及第二材料层2122中的至少一层为碳掺杂的多晶硅，可使第一层2121及第二材料层2122中的至少一层中多晶硅的晶粒大小变小，也能加强对金属硅化物的阻挡能力。
在本发明的另一实施例中，叠层结构212中各层具有不同的的晶粒大小。通过使叠层结构212中各层具有不同的晶粒大小，可加强对金属硅化物的阻挡能力。在本发明的一实施例中，第一层2121的晶粒大小小于第二材料层2122与第三材料层2123的晶粒大小。
在本发明的一实施例中，叠层结构212中各层具有不同的厚度，其中，第一层2121的厚度例如为第二材料层2122的厚度例如为第三材料层2123的厚度例如为通过将叠层结构212中各层的厚度控制在上述范围中，能够在防止金属硅化物接触栅间介电层的同时维持控制栅极的厚度，使控制栅极不至于过厚，进而避免控制栅极的厚度不均或刻蚀不均等问题。
在本发明的另一实施例中，叠层结构212中各层具有不同的厚度。通过使叠层结构212中各层具有不同的厚度，可进一步控制叠层结构212中各层多晶硅的晶粒大小，使叠层结构212中各层多晶硅的晶粒大小不同，而加强对金属硅化物的阻挡能力。在本发明的一实施例中，第一层2121与第二材料层2122的厚度小于第三材料层2123的厚度。
本发明中例示了形成具有三层多晶硅的叠层结构212，然而本发明不限于此。叠层结构只要形成为具有三层以上的多层结构即可，也可形成为具有四层或更多。
之后，请参照图2H，在叠层结构212上沉积可形成金属硅化物的金属层(未绘示)，例如钴或镍。金属层的沉积方法例如是利用化学气相沉积法或是物理气相沉积法。在沉积金属层之后，进行热处理，使金属层与第二材料层2122及第三材料层2123反应，以形成第二层2122a及第三层2123a，进而形成控制栅极212a。第二层2122a及第三层2123a的材料例如是钴化硅、镍化硅或其他可应用的材料。在本发明的一实施例中，第二层2122a及第三层2123a为钴化硅。在本发明的一实施例中，热处理为快速升温处理(RTP)。本实施例是通过使控制栅极212a形成为具有三层以上的多层结构，故可有效防止第二层2122a及第三层2123a中的金属硅化物因为后续工艺中的热处理所导致的扩散而接触栅间介电层210，并且使半导体元件具有良好的可靠度。
在形成第二层2122a及第三层2123a之后，可进一步进行热处理。所述热处理例如是在800℃至900℃的温度下进行60秒至120秒，以移除栅间介电层中(如氧化硅或氮化硅)的不纯物或杂质。
请再次参照图2H，本发明实施例的存储器元件包括浮置栅极204a、栅极绝缘层202a、隔离结构208b、介电层2101、介电层2102、介电层2103以及控制栅极212a。
浮置栅极204a的材料例如是多晶硅(包括掺杂多晶硅)、多晶硅化金属或其组合的叠层层、金属层或可应用的导体。
栅极绝缘层202a可以由单一材料层构成。单一材料层例如是低介电常数材料或是高介电常数材料。栅极绝缘层202a位于浮置栅极204a与基底200之间。栅极绝缘层202a也可以依据能隙工程理论选择可以提高注入电流的双层叠层结构或是多层叠层结构。
隔离结构208b用以隔离相邻的两个存储器元件20。隔离结构208b的材料可以是绝缘材料，例如是氧化硅或是硼磷硅玻璃。隔离结构208b位在相邻的两个浮置栅极204a间的基底200之中。
栅间介电层210可包括介电层2101、介电层2102与介电层2103。介电层2101与介电层2103的材料包括二氧化硅或其他绝缘材料，介电层2102的材料包括氮化硅或其他绝缘材料。
控制栅极212a覆盖多个存储器元件20的浮置栅极204a，并且覆盖隔离相邻两个存储器元件20的隔离结构208b。控制栅极212a包括第一层2121、第二层2122a与第三层2123a，第二层2122a位于第一层2121与第三层2123a之间，其中，第一层2121为多晶硅，第二层2122a与第三层2123a为金属硅化物。在另一实施例中，第一层2121可为碳掺杂的多晶硅。另外，在一实施例中，控制栅极212a中各层可具有不同的晶粒大小。举例来说，第一层2121的晶粒大小可小于第二层2122a与第三层2123a的晶粒大小。在另一实施例中，控制栅极212a中各层可具有不同的厚度。举例来说，第一层2121与第二层2122a的厚度可小于第三层2123a的厚度。第二层2122a与第三层2123a的材料例如是钴化硅、镍化硅或其他可应用的材料。在本发明的一实施例中，第二层2122a与第三层2123a为钴化硅。
以上实施例例示了具有三层结构的控制栅极212a，然而本发明不限于此。控制栅极只要是三层以上的多层结构即可，也可具有四层或更多。通过使控制栅极212a具有三层以上的多层结构，可有效防止第二层2122a与第三层2123a中的金属硅化物因为热处理导致的扩散接触栅间介电层210，并且使半导体元件具有良好的可靠度。
以下列举一实例来确认本发明的功效，但本发明的范围并不局限于以下内容。
<实例>
制作一个如图2H所示的存储器元件，在经过2分钟850℃的快速热工艺(RTP)后，观察其结构并显示于图3。其中，栅间介电层310上的控制栅极312中，第一层3121的厚度为第二层3122的厚度为且第三层3123的厚度为并且第一层3121的晶粒大小为15nm～20nm，第二层3122的晶粒大小为10nm～20nm，第三层3123的晶粒大小为30nm～40nm，并且第二层3122与第三层2123为钴化硅(CoSi2)。
图3是实例中的存储器元件的透射电子显微镜(transmission electronmicroscope，TEM)照片。
请参照图3，本实例中，第二层3122与第三层3123中的金属硅化物不会因为热处理而接触栅间介电层310，因此可以避免栅间介电层310电容失效、栅间介电层310的崩溃电压降低、元件可靠性降低等问题。
综上所述，本发明通过使用三层以上的多层结构的导体层作为栅极结构，并可将其应用于各种半导体元件中，例如作为存储器元件的控制栅极，因此能够防止金属硅化物层因为热处理而扩散接触栅间介电层的情形发生，并且使半导体元件具有良好的可靠度。并且本发明的工艺能够与现有工艺整合。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种存储器元件，包括：
浮置栅极，位于基底上；
栅极绝缘层，位于所述浮置栅极与所述基底之间；
栅间介电层，位于所述浮置栅极上；以及
控制栅极，位于所述栅间介电层上，所述控制栅极为三层以上的多层结构，所述多层结构的至少一层为金属硅化物层。
2.如权利要求1所述的存储器元件，其中所述控制栅极包括第一层、第二层以及第三层，所述第二层位于所述第一层与所述第三层之间。
3.如权利要求2所述的存储器元件，其中所述控制栅极的所述第一层与所述控制栅极的所述第二层的厚度小于所述控制栅极的所述第三层的厚度。
4.如权利要求2所述的存储器元件，其中所述控制栅极的所述第一层的晶粒大小小于所述控制栅极的所述第二层与所述控制栅极的所述第三层的晶粒大小。
5.如权利要求1所述的存储器元件，其中所述控制栅极的至少一层为碳掺杂的多晶硅。
6.一种存储器元件的制造方法，包括：
在基底上依序形成栅极绝缘层与浮置栅极；
图案化所述浮置栅极与所述栅极绝缘层；
在所述基底中形成多个隔离结构，所述隔离结构的表面低于所述浮置栅极的表面；
在所述浮置栅极与所述隔离结构上形成栅间介电层；以及
在所述栅间介电层上形成控制栅极，所述控制栅极为三层以上的多层结构，所述多层结构的至少一层为金属硅化物层。
7.如权利要求6所述的存储器元件的制造方法，其中形成所述控制栅极的方法包括：在所述栅间介电层上依序形成第一层、第二层以及第三层。
8.如权利要求7所述的存储器元件的制造方法，其中形成所述第一层的期间包括掺杂碳。
9.如权利要求7所述的存储器元件的制造方法，其中形成所述第二层的期间包括掺杂碳。
10.如权利要求6所述的存储器元件的制造方法，其中形成所述金属硅化物层之后还包括进行热处理。
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