TWI424571B - 包含在不同高度之通道區域之電子裝置及其形成方法 - Google Patents

包含在不同高度之通道區域之電子裝置及其形成方法 Download PDF

Info

Publication number
TWI424571B
TWI424571B TW097106322A TW97106322A TWI424571B TW I424571 B TWI424571 B TW I424571B TW 097106322 A TW097106322 A TW 097106322A TW 97106322 A TW97106322 A TW 97106322A TW I424571 B TWI424571 B TW I424571B
Authority
TW
Taiwan
Prior art keywords
forming
gate electrode
layer
control gate
substrate
Prior art date
Application number
TW097106322A
Other languages
English (en)
Other versions
TW200901483A (en
Inventor
Rajesh A Rao
Ramachandran Muralidhar
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of TW200901483A publication Critical patent/TW200901483A/zh
Application granted granted Critical
Publication of TWI424571B publication Critical patent/TWI424571B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42352—Gate electrodes for transistors with charge trapping gate insulator with the gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

包含在不同高度之通道區域之電子裝置及其形成方法
本揭示內容係關於電子裝置與方法，且更特定言之係關於包含與在控制閘極電極下面之相鄰通道區域相比較處於更高高度的在選擇閘極電極下面之通道區域的電子裝置及其製造方法。
本申請案為已於2007年3月13日在美國申請之專利申請案第11/685,297號。
可形成分離閘極非揮發性記憶體單元使得與該控制閘極電極之下的另一區域相比較該基板之表面於該選擇閘極電極之下的一區域更高。高度差異有助於提供電荷載子向用於該等非揮發性記憶體單元之電荷儲存媒體(例如矽奈米晶體)的彈道注入。
在此一記憶體單元的形成期間，在形成一電荷儲存堆疊與一控制閘極電極之前，一選擇閘極介電層與一選擇閘極電極係形成。該電荷儲存堆疊可包含一閘極介電層、矽奈米晶體及一覆蓋介電層。形成於該基板中的段差係藉由從未藉由該選擇閘極電極覆蓋之一曝露區域移除該選擇閘極介電層並接著藉由熱氧化該基板以形成該控制閘極介電層所引起。在形成該電荷儲存堆疊之其餘部分與該控制閘極電極之後，一矽奈米晶體集位於該控制閘極電極與該基板之間("基板集")，而該等矽奈米晶體之另一部分位於該控制閘極電極與該選擇閘極電極之間("選擇閘極集")。
該等矽奈米晶體之選擇閘極集存在問題。該些矽奈米晶體可累積電荷但難以抹除。與該基板相鄰的選擇閘極集內 之矽奈米晶體影響該等記憶體單元的臨限電壓，並因此即使其抹除較為困難其仍需要係抹除。
一電子裝置可包含在一非揮發性記憶體單元之選擇閘極電極與控制閘極電極之間具有一高度變化之一基板以在程式化該記憶體單元時利用電荷載子之彈道注入。該電荷儲存堆疊並不位於該選擇閘極電極與該控制閘極電極之間。因而，如前所說明，先前技術之非揮發性記憶體單元之抹除問題之一或多個問題可以係改良。
在一態樣中，一形成包含一非揮發性記憶體單元之一電子裝置的方法可包含在一基板上形成一電荷儲存堆疊與在該電荷儲存堆疊上形成一控制閘極電極。該方法還可包含在形成該控制閘極電極之後在該基板上形成一半導體層，其中該半導體層係從該控制閘極電極隔開。該方法可進一步包含在該半導體層上形成一選擇閘極電極。
在說明下述具體實施例的細節之前，一些術語係定義或闡明。術語"高度"旨在表示至一參考平面之一最短距離。在一具體實施例中，在形成覆蓋基板的任何特徵之前，該參考平面係基板之一主要平面。
如本文所使用，術語"包括"、"包含"、"具有"或其任何其他變更旨在涵蓋一非專有內含項。例如，包括元件列表之方法、方式、物品或設備不必僅限於該些元件，而可包含未明確列出或此類方法、方式、物品或設備固有的其他元件。此外，除非明確表明相反的意思，"或"表示一包含 的或而非一排他的或。例如，一條件A或B係藉由以下任一者來滿足：A為真(或存在)及B為假(或不存在)；A為假(或不存在)及B為真(或存在)；以及A與B兩者都為真(或存在)。
此外，為清楚起見並給出本文所說明具體實施例之範疇之一般意義，"一"或"一個"的使用係用以說明"一"或"一個"所指的一或多個物品。因此，無論何時使用"一"或"一個"都應將該說明理解為包含一或至少一個，且單數亦包含複數個，除非很明顯以其他方式表示相反情況。
除非另外定義，本文所使用的全部技術與科學術語具有本發明所屬並且熟習此項技術者之一一般瞭解的相同意義。由以下詳細說明並由申請專利範圍將明白本發明的其他特徵與優點。
對於本文中未說明的範圍，關於特定材料、處理動作及電路的許多細節皆係傳統的並可在半導體及微電子技術內的教科書或其他來源中找到。
圖1包含一電子裝置10(例如一積體電路)之一部分的斷面圖。該積體電路可以係一獨立記憶體、一微控制器或包含一記憶體的其他積體電路。在一具體實施例中，該電子裝置10可包含一非揮發性記憶體("NVM")陣列19，其一部分係在圖1中加以解說。一基板10可包含一單晶半導體晶圓、一絕緣物上半導體晶圓、一平板顯示器(例如，一玻璃板上之一矽層)或其他傳統上用以形成電子裝置的基 板。雖然未解說，可在該記憶體陣列19內部的作用區域之間與該NVM陣列19外部的周邊區中的基板10之部分上形成淺溝渠場隔離。基板10之最上部表面係一主要表面13。視需要地，可使用一傳統或專屬摻雜操作來增加沿該NVM陣列19內之主要表面13的基板10之摻雜濃度以減低可能不覆蓋該主要表面13之部分的隨後形成閘極電極之間的洩漏電流。
接著，如圖1所解說，可在該基板10之主要表面13上形成一電荷儲存堆疊12，其包含一閘極介電層122、不連續儲存元件124及另一介電層126。該閘極介電層122可使用一氧化或氮化環境進行熱生長，或使用一傳統或專屬化學汽相沈積技術、物理汽相沈積技術、原子層沈積技術或其一組合進行沈積。該閘極介電質122可包含二氧化矽、氮化矽、氮氧化矽、一高介電常數("高k")材料(例如，介電常數大於8)或其任何組合的一或多個膜。該高k材料可包含Hfa Ob Nc 、Hfa Sib Oc 、Hfa Sib Oc Nd 、Hfa Zrb Oc Nd 、Hfa Zrb Sic Od Ne 、Hfa Zrb Oc 、Zra Sib Oc 、Zra Sib Oc Nd 、ZrO2 、其他含Hf或含Zr之介電材料、前述材料中之任一者的摻雜形式(摻雜鑭、摻雜鈮等)或其任何組合。該閘極介電層122的厚度在大約3至大約10 nm之一範圍內。該介電層122的厚度與材料選擇將實質上決定其電特性。在一具體實施例中，該厚度與材料係選擇使得該介電層122具有一大約10 nm的二氧化矽等效厚度。
接著，在NVM陣列19上形成該等不連續儲存元件124。 該等個別不連續儲存元件124係實質上彼此實體分離。該等不連續儲存元件124可包含一能夠儲存一電荷的材料，例如矽、氮化物、含金屬材料、其他能夠儲存電荷的適合材料或其任何組合。例如，該等不連續儲存元件124可包含矽奈米晶體或金屬奈米簇。在一特定具體實施例中，可在該基板10之曝露表面上形成一非晶矽的實質上連續層。可將該實質上連續層曝露於熱或其他可引起該層"起球"或否則形成矽奈米晶體的處理條件。該等不連續儲存元件124可在沈積期間係不摻雜、摻雜或在沈積之後係摻雜。在一具體實施例中，該等不連續儲存元件124可由一或多個材料形成，其特性在一熱氧化方法期間並不受到顯著的不利影響。此一材料可包含鉑、鈀、銥、鋨、釕、錸、銦錫、銦鋅、鋁錫或其任何組合。除了鉑與鈀，此類材料之各材料可形成一導電金屬氧化物。在一具體實施例中，該等不連續儲存元件124之各不連續儲存元件在任何尺寸上都不大於大約10 nm。在另一具體實施例中，該等不連續儲存元件124可更大，然而該等不連續儲存元件124係不形成足夠大以致於形成一連續結構(即，所有不連續儲存元件124係不熔合在一起)。
接著，在該等不連續儲存元件124上形成該介電層126。該介電層126可包含一或多個介電膜，並通常係熱生長或沈積。該介電層126可包含任何一或多個材料或係使用如針對該閘極介電層122說明的具體實施例之任一者來形成。該介電層126可具有與該介電層122比較的相同或不同 的組成物並可使用與該介電層122相同或不同的形成技術加以形成。
接著，在該電荷儲存堆疊12上面形成一控制閘極電極層14。該控制閘極電極層14可包含一含半導體膜、一含金屬膜或其任何組合。在一具體實施例中，該控制閘極電極層14包含多晶矽或非晶矽。在另一具體實施例中，該控制閘極電極層14可包含一或多個其他材料。在一特定具體實施例中，控制閘極電極層14的厚度係不大於大約200 nm，而在另一特定具體實施例中係不大於90 nm。在另一具體實施例中，控制閘極電極層14的厚度係至少大約20 nm，而在另一特定具體實施例中係至少50 nm。在一完成裝置中，當控制閘極電極層14包含多晶矽或非晶矽時該控制閘極電極層14可具有一至少1E19原子/cm3 的摻雜物濃度。可藉由化學汽相沈積、物理汽相沈積或其一組合來沈積該控制閘極電極層14。在一特定具體實施例中，該控制閘極電極層14係在進行沈積時進行摻雜，而在另一特定具體實施例中，係在其係沈積之後進行摻雜。
在該控制閘極電極層14上形成一絕緣層16。該絕緣層16有助於在隨後處理期間保護該控制閘極電極層14。該絕緣層16可包含一氧化物、一氮化物或一氮氧化物。該絕緣層16之材料係選擇以包含一不同於隨後形成的絕緣間隔物的材料。在一特定具體實施例中，該絕緣層16包含一氮化物。該絕緣層16的厚度可以係如針對該控制閘極電極層14說明的厚度之任一者。該絕緣層16具有與該控制閘極電極 層14相同厚度或不同的厚度。在如圖1所解說的具體實施例中，該絕緣層16係使用一傳統或專屬化學汽相沈積技術、物理汽相沈積技術或其一組合進行沈積。
接著，在該絕緣層16上形成一圖案化遮罩層，其中該圖案化遮罩層包含處於要形成閘極結構之位置處的遮罩部件18。該遮罩部件18包含不同於下部絕緣層16與控制閘極電極層14之一有機光阻材料或一無機材料。可藉由一傳統或專屬微影技術來形成該層。
圖2包含在形成閘極結構28(包含控制閘極電極24)與移除該等遮罩部件18之後的工件之一解說。更特定言之，該絕緣層16、該控制閘極電極層14及該電荷儲存堆疊12之曝露部分係移除以形成包含該等控制閘極電極24的閘極結構28。在一具體實施例中，該絕緣層16、該控制閘極電極層14及該電荷儲存堆疊12係藉由傳統或專屬蝕刻技術來移除。可藉由一傳統或專屬灰化技術來移除該等遮罩部件18。可改變用於該等遮罩部件18之移除的時序。在一具體實施例中，在曝露該基板10之部分之後移除該等遮罩部件18。在另一具體實施例中，在圖案化該絕緣層16與該控制閘極電極層14之後並在移除該等閘極結構28外部的所有電荷儲存堆疊12之前移除該等遮罩部件18。在另一具體實施例中，在圖案化該絕緣層16之後並在移除該等閘極結構28外部的所有閘極電極層14之前移除該等遮罩部件18。在閱讀此說明書之後，熟習此項技術者將能夠決定最佳滿足其需要或需求的特定圖案化方案。
圖3包含在形成與該等閘極結構28相鄰的絕緣間隔物32之後的工件之一解說。該等絕緣間隔物32有助於在具有一相對較高電場之通道內形成一區域以在該等非揮發性記憶體單元之程式化期間進行輔助。該等絕緣間隔物32可包含一氧化物、一氮化物、一氮氧化物或其任何組合。在一具體實施例中，該等絕緣間隔物32包含不同於該絕緣層16之一材料。該等絕緣間隔物32之各絕緣間隔物於其基底處的寬度在大約15至大約25nm之一範圍內。可藉由在該等閘極結構28(包含該等控制閘極電極24)與該基板10之曝露部分上實質上保形地沈積一絕緣層來形成該等絕緣間隔物32。可非等向性地蝕刻該絕緣層以形成該等側壁間隔物32。在如圖3解說的具體實施例中，該等絕緣間隔物32具有一弧形外部表面。在另一具體實施例(未圖解)中，該等絕緣間隔物32可具有一三角形或方形形狀。該絕緣層用以形成該等絕緣間隔物32的沈積與蝕刻係使用傳統或專屬技術來執行並且不要求使用一遮罩。
圖4包含在該基板10之曝露部分上形成一半導體層40之後的工件之一解說。該半導體層40允許位於隨後形成的選擇閘極電極下面的通道區域係形成於一相對較高的高度以有助於在程式化期間電荷載子至該等離散儲存元件124的彈道注入。該半導體層40可包含矽、鍺、碳或其一組合。在一完成電子裝置中，該半導體層40之上部表面位於至少與該閘極介電層122之上部表面一樣高並且不高於與該半導體層40相鄰的控制閘極電極24之下部表面的高度處。在 一具體實施例中，該半導體層40具有一不大於大約15 nm的厚度，而在另一具體實施例中不大於大約ll nm，而在另一具體實施例中不大於大約9 nm。在另一具體實施例中，該半導體層40具有一至少大約2 nm的厚度，而在另一具體實施例中係至少大約3 nm。在一特定具體實施例中，該半導體層40具有一在大約4 nm至大約6 nm之範圍內的厚度。可使用一傳統或專屬選擇性沈積或生長技術來形成該半導體層40。在一特定具體實施例中，該半導體層40係使用一選擇性磊晶生長技術來形成。在此具體實施例中，該半導體層40實質上均不形成於該閘極結構28上。在另一具體實施例中，可將該基板10用作一樣板來沈積並隨後結晶化一非晶半導體層以形成一實質上單晶半導體層40。
該半導體層40在形成時係可摻雜或不摻雜，可藉由離子植入隨後加以摻雜，可藉由將摻雜物從該基板10擴散於該半導體層40中加以摻雜，或其任何組合。可使該半導體層40經受進一步處理以改變或改良其品質。此類處理係視需要的並可包含一犧牲氧化物之形成與移除、凝聚(若該半導體層40包含不同於該基板10之一半導體元件)、其他適合的處理或其任何組合。
圖5包含在該半導體層40上形成一閘極介電層52之後的工件之一解說。該閘極介電層52可包含如針對該閘極介電層122說明的材料、厚度及形成方法之任一者。與該閘極介電層122相比較，該閘極介電層52可具有相同的組成物或不同的組成物，藉由重複相同的方法技術或不同的方法 技術來形成，或其任何組合。在一特定具體實施例中，該閘極介電層52係一邏輯閘極介電質並且顯著薄於該閘極介電層122。在一特定具體實施例中，該閘極介電層52係少於該閘極介電層122之厚度的一半。
圖6包含在形成一覆蓋閘極介電層52、絕緣間隔物32及閘極結構28的選擇閘極電極層64之後之一解說。該選擇閘極電極層64可包含如針對該等控制閘極電極24說明的材料、厚度及形成方法之任一者。與該等控制閘極電極24相比較，該選擇閘極電極層64可具有相同的組成物或不同的組成物、相同的厚度或不同的厚度，藉由重複相同的方法技術或不同的方法技術來形成，或其任何組合。在一特定具體實施例中，該選擇閘極電極層64係實質上保形地沈積於該工件之曝露表面上。
圖7包含在形成間隔物74之後的工件之一解說。可非等向性地蝕刻該選擇閘極電極層64以形成該等間隔物74。在如圖7解說的具體實施例中，該等間隔物74具有一弧形外部表面。在另一具體實施例(未解說)中，該等間隔物74可具有一三角形或方形形狀。該選擇閘極電極層用以形成該等間隔物74之蝕刻係使用一傳統或專屬技術來執行並且不要求使用一遮罩。
圖8包含在形成一包含一遮罩部件84與一開口82的圖案化遮罩層之後的工件之一解說。該圖案化遮罩層係結合一隨後蝕刻來使用以移除不作為該等非揮發性記憶體單元之部分的間隔物74之部分。在形成時，該等間隔物74包圍該 等閘極結構28。在一具體實施例中，各選擇閘極電極要與其對應控制閘極電極24相鄰。該遮罩部件84保護要保留的間隔物74之部分，其中一開口82曝露要移除的間隔物74之其他部分。可使用如針對該等遮罩部件18說明之一具體實施例來形成該圖案化遮罩層。
圖9包含在由該等間隔物74形成該等選擇閘極電極94之後的圖8之工件之一解說。簡要參考圖8，該開口82內的間隔物74之部分係使用一傳統或專屬蝕刻技術來移除。在一具體實施例中，額外蝕刻係用於移除該閘極介電層52、該半導體層40及該等絕緣間隔物32之曝露部分(在該等閘極結構28之間)。或者，絕緣間隔物32、半導體層40、閘極介電層52或其任何組合之曝露部分保留於該等閘極結構28之間。在如圖9所解說的特定具體實施例中，該半導體層40之一部分保留於該等閘極結構之間。可藉由一傳統或專屬灰化技術來移除該遮罩部件84。因而，該等選擇閘極電極94包含該等間隔物74之其餘部分。此時，該絕緣層16係藉由對其他曝露材料具有選擇性之一濕式蝕刻來移除。
圖10包含在形成絕緣層102、間隔物104及摻雜區域106與108之後的工件之一解說。更詳細地說明用以形成如圖10所解說之工件的處理序列。植入源極/汲極延伸部分(摻雜區域106與108之部分)。在該植入期間，還摻雜該等選擇閘極電極94與該等控制閘極電極24。植入的摻雜物可以係一p型摻雜物(例如，硼)或一n型摻雜物(例如，磷或砷)。該植入係使用一傳統或專屬技術來執行。
接著，該絕緣層102係形成並可包含一氧化物、一氮化物、一氮氧化物或其任何組合。當形成源極/汲極("S/D")區域時該等絕緣層102的厚度在一隨後離子植入期間用作一植入幕。在一具體實施例中，該絕緣層102係藉由將一氧化物層沈積至一大約5至大約15nm的厚度來形成。該絕緣層102覆蓋該工件的實質上所有曝露表面。接著，一氮化物層係沈積至一大約50至大約90nm的厚度並係非等向性地蝕刻以在該等記憶體單元周圍以及與選擇閘極電極94相鄰的控制閘極電極24之頂部上形成該等間隔物104。覆蓋該等控制閘極電極24之頂部的間隔物104有助於在一隨後矽化物形成期間實質上防止電短路形成於該等選擇閘極電極94與控制閘極電極24之間。
一摻雜物係植入未藉由該等閘極結構28或該等選擇閘極電極94或該等間隔物104覆蓋的半導體層40與基板10之部分中以完成該等摻雜區域106與108之形成，其係來自此植入與該源極/汲極延伸部分植入的摻雜物之組合。該等摻雜區域106與108包含該半導體層40與該基板10之部分，其中在圖10中以一虛線解說該基板10與該半導體層40之間的邊界。在一具體實施例中，該等摻雜區域106與108可用作S/D區域。在該摻雜方法期間，還摻雜未藉由該等間隔物104覆蓋的選擇閘極電極94與控制閘極電極24之部分。該摻雜物係一p型摻雜物(例如，硼)或一n型摻雜物(例如，磷或砷)。在一具體實施例中，該植入的摻雜物係藉由一或多個隨後的熱循環來活化，其可以用作或可以不用作一不 同的主要目的，例如氧化、沈積、退火、驅動或一不同植入摻雜物的活化。在一具體實施例中，該等摻雜區域106與108之各摻雜區域具有一至少大約1E19原子/cm3 的摻雜物濃度。用以形成該等摻雜區域106與108的植入係使用傳統或專屬技術來執行。
在一具體實施例中，該工件之部分可以係矽化但未在圖式中加以解說。參考圖10，未藉由該等間隔物104覆蓋的閘極介電層52與絕緣層102之部分係移除。一含金屬層係沈積並與控制閘極電極24、選擇閘極電極94及摻雜區域106與108之曝露部分反應以形成含金屬矽化物區域。該等含金屬矽化物區域係使用一傳統或專屬材料與一傳統或專屬處理技術來形成。
在一具體實施例中，除該等電連接之形成外，該NVM陣列19現在實質上係完成的。可使用一或多個傳統或專屬技術來執行該電子裝置之周邊區(未解說)內的組件製造。參考圖10，解說兩個記憶體單元，其共用該摻雜區域108。各記憶體單元包含一控制閘極電極24、一選擇閘極電極94及一不連續儲存元件集。
圖11包含一實質上完成的電子裝置之一斷面圖之一解說。如圖11所解說，一複合基板110表示該基板10與該半導體層40之組合。該複合基板110包含一第一主要表面111，其對應於該基板10之主要表面13；以及一第二主要表面113，其對應於該完成電子裝置中該半導體層40之上部表面。一壁112位於第一主要表面111與該第二主要表面 113之間。不同主要表面與其間的壁112之組合有助於形成一區域，由其電荷載子至該電荷儲存堆疊12之彈道注入可發生。
參考該電子裝置之其他部分及其形成，一層間介電層114係藉由一傳統或專屬技術形成於該工件上。該層間介電層114係圖案化以形成延伸至該摻雜區域108之一接觸開口。雖然未在圖11中解說，但針對該等摻雜區域106、該等控制閘極電極24、該等選擇閘極電極94及針對該NVM陣列19內與外部的其他部分製造其他接觸開口。該層間介電層114可包含一絕緣材料，例如一氧化物、一氮化物、一氮氧化物或其一組合。在一特定具體實施例中，可將一非等向性蝕刻用於形成接觸開口。
接著形成一導電插塞116與一導電線118。其他導電插塞與導電線係形成但未在圖11中加以解說。該導電插塞116與該導電線118可包含相同或不同的導電材料。該導電插塞116與該導電線118之各元件可包含摻雜矽、鎢、鈦、鉭、氮化鈦、氮化鉭、鋁、銅、其他適合導電材料或其任何組合。在一特定具體實施例中，該導電插塞116包含鎢，而該導電線118包含銅。可在該等對應導電層(例如，該導電插塞116之鎢與該導電線118之銅)之前形成一可選阻障層、黏合層或其任何組合。可將一可選覆蓋層(例如，一含金屬氮化物)用於將銅囊封於該導電線118內。
在一具體實施例中，在該導電線118之前形成該導電插塞116。在一特定具體實施例中，一導電層(未解說)係形成 於層間介電層114之上並實質上填充其中的接觸開口。位於該等接觸開口外部的導電層之部分係移除以形成該等導電插塞116。可執行一傳統或專屬化學機械拋光操作或一傳統或專屬蝕刻方法。
接著另一絕緣層(未解說)係沈積並圖案化以形成互連溝渠，其中形成該導電線118。可於該NVM陣列19內、該NVM陣列19外部或其任何組合的位置處形成其他互連溝渠。在一具體實施例中，另一導電層係形成於該層間介電層114之上並實質上填充該絕緣層中的互連溝渠。位於該絕緣層內的互連溝渠外部的導電層之部分係移除以形成該導電線118。在一具體實施例中，可執行一傳統或專屬化學機械拋光操作，而在另一具體實施例中，可執行一傳統或專屬蝕刻方法。該絕緣層位於實質上與該導電線118及其他未解說的導電線相同的高度及在該導電線118與其他未解說的導電線之間。在另一具體實施例(未解說)中，該導電插塞116與該導電線118係使用一傳統或專屬雙內嵌方法來同時形成。
在另一具體實施例(未解說)中，額外絕緣與導電層可以係形成與圖案化以形成一或多個額外層級的互連。在已形成最後的互連層級之後，一囊封層120係形成於基板11(包含該NVM陣列19與周邊區)之上。該囊封層120可包含一或多個絕緣膜，例如一氧化物、一氮化物、一氮氧化物或其一組合。
可使用傳統或專屬偏壓條件來程式化、讀取及抹除該 NVM 19內的記憶體單元。該NVM陣列19內之各記憶體單元可儲存高達兩位元的資料。該等位元之一者與該選擇閘極電極94及該壁112相鄰。可使用源極側注入來程式化該特定位元。另一位元與該摻雜區域108相鄰並可使用汲極側熱載子注入或Fowler－Nordheim穿隧進行程式化。
在另一具體實施例(未解說)中，可使用一不同的電荷儲存堆疊。與其中電荷可在浮動閘極電極內更自由地遷移之一浮動閘極電極相反，如相關技術部分中說明的問題在其中電荷係捕獲或否則區域化的非揮發性記憶體中尤其有問題。在此另一具體實施例中，該等不連續儲存元件124可藉由一氮化物層所取代或結合一氮化物層來使用。在一特定具體實施例中，該電荷儲存堆疊包含一ONO(氧化物－氮化物－氧化物)堆疊。
本文所說明的具體實施例仍可獲得彈道注入的好處。該電荷儲存堆疊內的不連續儲存元件或氮化物層實質上均不位於相同記憶體單元內的控制閘極電極24與選擇閘極電極94之間。因而，如相關技術所說明的抹除問題係實質上消除。形成該電子裝置的方法不要求任何額外遮罩層，並因此可以係整合於一現有方法流程中而不實質上增加製造成本。
可以有許多不同的態樣與具體實施例。下面說明該些態樣與具體實施例之一些態樣與具體實施例。在閱讀此說明書之後，熟習此項技術者將明白，該些態樣與具體實施例僅係說明性，而不會限制本發明之範疇。
在一第一態樣中，一形成包含一非揮發性記憶體單元之一電子裝置的方法可包含在一基板上形成一電荷儲存堆疊與在該電荷儲存堆疊上形成一控制閘極電極。該方法還可包含在形成該控制閘極電極之後在該基板上形成一半導體層，其中該半導體層係從該控制閘極電極隔開。該方法可進一步包含在該半導體層上形成一選擇閘極電極。
在該第一態樣之一具體實施例中，該方法進一步包含在形成該控制閘極電極之後並在該基板上形成該半導體層之前形成一絕緣間隔物。在一特定具體實施例中，形成該絕緣間隔物包含在該控制閘極電極與該基板上形成一絕緣層並非等向性地蝕刻該絕緣層以形成該絕緣間隔物。在另一特定具體實施例中，形成該選擇閘極電極包含在該控制閘極電極、該絕緣間隔物及該半導體層上形成一選擇閘極電極層，非等向性地蝕刻該選擇閘極電極層以形成一側壁間隔物，及移除該側壁間隔物之一部分以形成該選擇閘極電極。在另一具體實施例中，形成該半導體層包括在該基板上選擇性地形成該半導體層。在一特定具體實施例中，形成該半導體層包括由該基板選擇性地磊晶生長該半導體層。
在該第一態樣之另一具體實施例中，形成該電荷儲存堆疊包含在該基板上形成一第一閘極介電層及在該第一閘極介電層上形成不連續儲存元件。在一特定具體實施例中，該方法進一步包含在形成該選擇閘極電極之前在該半導體層上形成一第二閘極介電層，其中該第二閘極介電層比該 第一閘極介電層薄。在另一特定具體實施例中，形成該半導體層包含形成包含與該基板相鄰之一第一表面及與該第一表面相對之一第二表面的半導體層，其中該第二表面位於一第一高度。同樣，形成該控制閘極電極包含形成包含與該基板相鄰之一第三表面及與該第三表面相對之一第四表面的控制閘極電極，其中該第三表面位於至少與該第一高度一樣高之一第二高度。在一更特定具體實施例中，形成該第一閘極介電層包含形成包含與該基板相鄰之一第五表面及與該第五表面相對之一第六表面的第一閘極介電層，其中該第六表面位於一第三高度，其中該第一高度位於該第二高度與該第三高度之間。
在一第二態樣中，一形成包含一非揮發性記憶體單元之一電子裝置的方法包含在一基板上形成一第一閘極介電層，在該第一閘極介電層上形成不連續儲存元件及在該不連續儲存元件上形成一控制閘極電極。該方法還可包含在形成該控制閘極電極之後移除該不連續儲存元件之一曝露部分。該方法可進一步包含形成與該控制閘極電極相鄰之一絕緣間隔物及在形成該絕緣間隔物之後由該基板之一曝露部分選擇性生長一半導體層。該方法仍可進一步包含在該半導體層上形成一第二閘極介電層與在該第二閘極介電層上形成一選擇閘極電極。在一具體實施例中，該半導體層具有最遠離該基板之一第一表面，其中該第一表面位於一第一高度，該控制閘極電極具有最接近該基板之一第二表面，其中該第二表面位於一第二高度，該第一閘極介電 層具有最遠離該基板之一第三表面，其中該第三表面位於一第三高度，並且該第一高度位於該第二高度與該第三高度之間。
在該第二態樣之另一具體實施例中，形成該控制閘極電極包含在該等不連續儲存元件上形成一控制閘極電極層，在該控制閘極電極層上形成一含氮層，在該含氮層上形成一遮罩，圖案化該含氮層，及圖案化該控制閘極電極層以形成該控制閘極電極。形成該選擇閘極電極包含在該控制閘極電極、該絕緣間隔物及該半導體層上形成一選擇閘極電極層，及非等向性地蝕刻該選擇閘極電極層以形成該選擇閘極電極，其中不使用一遮罩來執行非等向性地蝕刻。
在該第二態樣之另一具體實施例中，該第一閘極介電層比該第二閘極介電層厚。在一特定具體實施例中，移除該電荷儲存堆疊之曝露部分包含使該電荷儲存堆疊之曝露部分內的不連續儲存元件反應以形成一絕緣材料，及蝕刻該電荷儲存堆疊之曝露部分內的絕緣材料與第一閘極介電層。
在一第三態樣中，一包含一非揮發性記憶體單元的電子裝置可包含一基板，其包含一第一部分與一第二部分，其中該第一部分內之一第一主要表面位於低於該第二部分內之一第二主要表面之一高度。該電子裝置還可包含：一電荷儲存堆疊，其覆蓋該第一部分，其中該電荷儲存堆疊包含不連續儲存元件；一控制閘極電極，其覆蓋該第一部分；以及一選擇閘極電極，其覆蓋該第二部分，其中該選 擇閘極電極包含一側壁間隔物。
在該第三態樣之一具體實施例中，該電子裝置進一步包含一絕緣間隔物，其位於該控制閘極電極與該選擇閘極電極之間。在另一具體實施例中，該電子裝置進一步包含一第一閘極介電層，其位於該控制閘極電極與該基板之第一部分之間；以及一第二閘極介電層，其位於該選擇閘極電極與該基板之第二部分之間，其中該第二閘極介電層比該第一閘極介電層薄。
在該第三態樣之另一具體實施例中，該電子裝置進一步包含一第一源極/汲極區域，其與該控制閘極電極相鄰，以及一第二源極/汲極區域，其與該選擇閘極電極相鄰。在另一具體實施例中，該等不連續儲存元件實質上均不位於該控制閘極電極與該選擇閘極電極之間。在一特定具體實施例中，該等不連續儲存元件實質上均不覆蓋該基板之第二部分。
應注意，並不要求上面在一般說明或範例中說明的所有活動，可不要求一特定活動之一部分，並且除所說明的該些活動之外，還可執行一或多個進一步活動。此外，列舉活動的順序不必係執行活動的順序。
本文說明的具體實施例之解說旨在提供各種具體實施例之結構的一般瞭解。該等解說並不旨在用作完整地說明利用本文說明之結構或方法的設備與系統之所有元件與特徵。熟習此項技術者在檢視該揭示內容之後可旋即明白許多其他具體實施例。其他具體實施例可以係利用及從該揭 示內容衍生，使得可以進行結構替代、邏輯替代或其他改變而不脫離本揭示內容之範疇。此外，該等解說僅係代表性並且可不按比例繪製。該等解說內的特定比例可以係過度放大，而其他比例可以係最小化。因此，本揭示內容及圖式應係視為解說性而非限制性。
僅基於方便而非旨在自動地將此申請案之範疇限於任何特定發明或發明概念，可藉由術語"發明"在本文中個別或共同參考本揭示內容之一或多個具體實施例。此外，雖然本文已解說與說明特定具體實施例，但應明白可將設計以實現相同或相似目的之任何隨後配置替代所示的特定具體實施例。本揭示內容旨在涵蓋各種具體實施例之任何及所有隨後調適或變更。在檢視該說明之後，熟習此項技術者將明白以上具體實施例的組合及本文未明確說明的其他具體實施例。
以上已針對特定具體實施例說明好處、其他優點及問題的解決方式。然而，好處、優點、問題的解決方式及發生或彰顯任何好處、優點或解決方式的任何特徵均不應視為任何或所有請求項之一關鍵、要求或基本特徵。
應明白，本文中為清楚起見在分離具體實施例之背景下說明的特定特徵亦可以係組合提供於一單一具體實施例中。相反，在一單一具體實施例之背景下為清楚起見說明的各種特徵亦可分別或以任何組合提供。此外，對表述為範圍的值之參考包含該範圍內的各值及每一值。
應將上面揭示之標的視為解說性而非限制性，且隨附申 請專利範圍旨在涵蓋本發明之範疇內的任何及所有此類修改、增強及其他具體實施例。因此，在法律所允許的最大範圍內，本發明之範疇係藉由以下申請專利範圍及其等效物之最廣泛的可允許解釋所決定，而不受以上詳細說明的約束或限制。
10‧‧‧電子裝置/基板
12‧‧‧電荷儲存堆疊
13‧‧‧主要表面
14‧‧‧控制閘極電極層
16‧‧‧絕緣層
18‧‧‧遮罩部件
19‧‧‧非揮發性記憶體("NVM")陣列
24‧‧‧控制閘極電極
28‧‧‧閘極結構
32‧‧‧絕緣間隔物
40‧‧‧半導體層
52‧‧‧閘極介電層
64‧‧‧選擇閘極電極層
74‧‧‧間隔物
82‧‧‧開口
84‧‧‧遮罩部件
94‧‧‧選擇閘極電極
102‧‧‧絕緣層
104‧‧‧間隔物
106‧‧‧摻雜區域
108‧‧‧摻雜區域
110‧‧‧複合基板
111‧‧‧第一主要表面
112‧‧‧壁
113‧‧‧第二主要表面
114‧‧‧層間介電層
116‧‧‧導電插塞
118‧‧‧導電線
120‧‧‧囊封層
122‧‧‧閘極介電層
124‧‧‧不連續儲存元件
126‧‧‧介電層
具體實施例係藉由範例來解說並且不限於附圖。
圖1包含在形成複數個層與遮罩部件之後的一基板之一部分之一斷面圖的解說。
圖2包含在形成閘極結構之後的圖1之工件之一斷面圖的解說。
圖3包含在形成與該閘極結構相鄰的側壁間隔物之後的圖2之工件之一斷面圖的解說。
圖4包含在該基板之曝露部分上形成一半導體層之後的圖3之工件之一斷面圖的解說。
圖5包含在該半導體層上形成一閘極介電層之後的圖4之工件之一斷面圖的解說。
圖6包含在形成一選擇閘極電極層之後的圖5之工件之一斷面圖的解說。
圖7包含在形成側壁間隔物之後的圖6之工件之一斷面圖的解說。
圖8包含在形成一圖案化遮罩層之後的圖7之工件之一斷面圖的解說。
圖9包含在移除該等側壁間隔物之部分以形成選擇閘極 電極之後的圖10之工件之一斷面圖的解說。
圖10包含在半導體層與基板之部分內形成絕緣層與摻雜區域之後的圖9之工件之一斷面圖的解說。
圖11包含在形成一實質上完整積體電路之後的圖10之工件之一斷面圖的解說。
熟習此項技術者應明白，圖式中的元件係基於簡單及清楚目的而解說且不必按比例繪製。例如，相對於其他元件，圖式中某些元件的尺寸可過度放大以有助於改良本發明之具體實施例之瞭解。
10‧‧‧電子裝置/基板
24‧‧‧控制閘極電極
32‧‧‧絕緣間隔物
40‧‧‧半導體層
52‧‧‧閘極介電層
94‧‧‧選擇閘極電極
102‧‧‧絕緣層
104‧‧‧間隔物
106‧‧‧摻雜區域
108‧‧‧摻雜區域

Claims (10)

  1. 一種形成包含一非揮發性記憶體單元之一電子裝置的方法，其包括：在一基板上形成一電荷儲存堆疊；在該電荷儲存堆疊上形成一控制閘極電極；在形成該控制閘極電極之後，在該基板上形成一半導體層，其中該半導體層係從該控制閘極電極隔開；以及在該半導體層上形成一選擇閘極電極。
  2. 如請求項1之方法，其進一步包括在形成該控制閘極電極之後並在該基板上形成該半導體層之前，形成一絕緣間隔物。
  3. 如請求項2之方法，其中形成該絕緣間隔物包括：在該控制閘極電極與該基板上形成一絕緣層；以及非等向性地蝕刻該絕緣層以形成該絕緣間隔物。
  4. 如請求項2之方法，其中形成該選擇閘極電極包括：在該控制閘極電極、該絕緣間隔物及該半導體層上形成一選擇閘極電極層；非等向性地蝕刻該選擇閘極電極層以形成一側壁間隔物；以及移除該側壁間隔物之一部分以形成該選擇閘極電極。
  5. 如請求項1之方法，其中形成該電荷儲存堆疊包括：在該基板上形成一第一閘極介電層；以及在該第一閘極介電層上形成不連續儲存元件。
  6. 如請求項5之方法，其進一步包括在形成該選擇閘極電 極之前，在該半導體層上形成一第二閘極介電層，其中該第二閘極介電層比該第一閘極介電層薄。
  7. 如請求項5之方法，其中：形成該半導體層包括形成包含與該基板相鄰之一第一表面及與該第一表面相對之一第二表面的該半導體層，其中該第二表面位於一第一高度；以及形成該控制閘極電極包括形成包含與該基板相鄰之一第三表面及與該第三表面相對之一第四表面的該控制閘極電極，其中該第三表面位於至少與該第一高度一樣高之一第二高度。
  8. 如請求項7之方法，其中形成該第一閘極介電層包括形成包含與該基板相鄰之一第五表面及與該第五表面相對之一第六表面的該第一閘極介電層，其中該第六表面位於一第三高度，其中該第一高度位於該第二高度與該第三高度之間。
  9. 一種形成包含一非揮發性記憶體單元之一電子裝置的方法，其包含：在一基板上形成一第一閘極介電層；在該第一閘極介電層上形成不連續儲存元件；在該等不連續儲存元件上形成一控制閘極電極；在形成該控制閘極電極之後，移除該等不連續儲存元件之一曝露部分；形成與該控制閘極電極相鄰之一絕緣間隔物；在形成該絕緣間隔物之後，由該基板之一曝露部分選 擇性生長一半導體層；在該半導體層上形成一第二閘極介電層；以及在該第二閘極介電層上形成一選擇閘極電極；其中：該半導體層具有最遠離該基板之一第一表面，其中該第一表面位於一第一高度；該控制閘極電極具有最接近該基板之一第二表面，其中該第二表面位於一第二高度；該第一閘極介電層具有最遠離該基板之一第三表面，其中該第三表面位於一第三高度；以及該第一高度位於該第二高度與該第三高度之間。
  10. 如請求項9之方法，其中：形成該控制閘極電極包括：在該等不連續儲存元件上形成一控制閘極電極層；在該控制閘極電極層上形成一含氮層；在該含氮層上形成一遮罩；圖案化該含氮層；以及圖案化該控制閘極電極層以形成該控制閘極電極；以及形成該選擇閘極電極包括：在該控制閘極電極、該絕緣間隔物及該半導體層上形成一選擇閘極電極層；以及非等向性地蝕刻該選擇閘極電極層以形成該選擇閘極電極，其中不使用一遮罩執行非等向性地蝕刻。
TW097106322A 2007-03-13 2008-02-22 包含在不同高度之通道區域之電子裝置及其形成方法 TWI424571B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/685,297 US8803217B2 (en) 2007-03-13 2007-03-13 Process of forming an electronic device including a control gate electrode, a semiconductor layer, and a select gate electrode

Publications (2)

Publication Number Publication Date
TW200901483A TW200901483A (en) 2009-01-01
TWI424571B true TWI424571B (zh) 2014-01-21

Family

ID=39759885

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097106322A TWI424571B (zh) 2007-03-13 2008-02-22 包含在不同高度之通道區域之電子裝置及其形成方法

Country Status (7)

Country Link
US (1) US8803217B2 (zh)
EP (1) EP2126977A4 (zh)
JP (1) JP2010521817A (zh)
KR (1) KR20090128413A (zh)
CN (1) CN101647122B (zh)
TW (1) TWI424571B (zh)
WO (1) WO2008112370A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009010104A (ja) * 2007-06-27 2009-01-15 Renesas Technology Corp 半導体装置およびその製造方法
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US20120074485A1 (en) * 2009-12-30 2012-03-29 Hynix Semiconductor Inc. Nonvolatile Memory Device and Manufacturing Method Thereof
US9484261B2 (en) * 2013-07-05 2016-11-01 Silicon Storage Technology, Inc. Formation of self-aligned source for split-gate non-volatile memory cell
JP6297430B2 (ja) * 2014-06-30 2018-03-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9356106B2 (en) 2014-09-04 2016-05-31 Freescale Semiconductor, Inc. Method to form self-aligned high density nanocrystals
US9472645B1 (en) * 2015-06-08 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Dual control gate spacer structure for embedded flash memory
US9960176B2 (en) 2015-11-05 2018-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Nitride-free spacer or oxide spacer for embedded flash memory
US9929167B2 (en) 2016-07-13 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11309324B2 (en) * 2020-07-28 2022-04-19 Globalfoundries Singapore Pte. Ltd. Compact memory cell with a shared conductive word line and methods of making such a memory cell
US11437392B2 (en) * 2020-07-28 2022-09-06 Globalfoundries Singapore Pte. Ltd. Compact memory cell with a shared conductive select gate and methods of making such a memory cell

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5824584A (en) * 1997-06-16 1998-10-20 Motorola, Inc. Method of making and accessing split gate memory device
US6570213B1 (en) * 2002-02-08 2003-05-27 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell and its contactless NOR-type memory array
US20030218203A1 (en) * 2002-05-21 2003-11-27 Taiwan Semiconductor Manufacturing Company Split gate flash with strong source side injection and method of fabrication thereof
US6939767B2 (en) * 2003-11-19 2005-09-06 Freescale Semiconductor, Inc. Multi-bit non-volatile integrated circuit memory and method therefor
US20060060915A1 (en) * 2004-09-21 2006-03-23 Bohumil Lojek Non-volatile nanocrystal memory transistors using low voltage impact ionization

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60246677A (ja) 1984-05-22 1985-12-06 Seiko Instr & Electronics Ltd 不揮発性半導体メモリ
US5780341A (en) * 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method
JP3303789B2 (ja) * 1998-09-01 2002-07-22 日本電気株式会社 フラッシュメモリ、その書き込み・消去方法
TW546840B (en) 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
JP3993438B2 (ja) 2002-01-25 2007-10-17 株式会社ルネサステクノロジ 半導体装置
US6828618B2 (en) * 2002-10-30 2004-12-07 Freescale Semiconductor, Inc. Split-gate thin-film storage NVM cell
US6706599B1 (en) 2003-03-20 2004-03-16 Motorola, Inc. Multi-bit non-volatile memory device and method therefor
US7119396B2 (en) * 2004-10-08 2006-10-10 Silicon Storage Technology, Inc. NROM device
US7060594B2 (en) * 2004-10-19 2006-06-13 Macronix International Co., Ltd. Memory device and method of manufacturing including deuterated oxynitride charge trapping structure
KR100632461B1 (ko) * 2005-02-03 2006-10-11 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US7112490B1 (en) * 2005-07-25 2006-09-26 Freescale Semiconductor, Inc. Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench
US7479429B2 (en) * 2007-01-31 2009-01-20 Freescale Semiconductor, Inc. Split game memory cell method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5824584A (en) * 1997-06-16 1998-10-20 Motorola, Inc. Method of making and accessing split gate memory device
US6570213B1 (en) * 2002-02-08 2003-05-27 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell and its contactless NOR-type memory array
US20030218203A1 (en) * 2002-05-21 2003-11-27 Taiwan Semiconductor Manufacturing Company Split gate flash with strong source side injection and method of fabrication thereof
US6939767B2 (en) * 2003-11-19 2005-09-06 Freescale Semiconductor, Inc. Multi-bit non-volatile integrated circuit memory and method therefor
US20060060915A1 (en) * 2004-09-21 2006-03-23 Bohumil Lojek Non-volatile nanocrystal memory transistors using low voltage impact ionization

Also Published As

Publication number Publication date
US20080227254A1 (en) 2008-09-18
TW200901483A (en) 2009-01-01
KR20090128413A (ko) 2009-12-15
WO2008112370A1 (en) 2008-09-18
JP2010521817A (ja) 2010-06-24
EP2126977A4 (en) 2010-09-29
EP2126977A1 (en) 2009-12-02
US8803217B2 (en) 2014-08-12
CN101647122B (zh) 2011-09-28
CN101647122A (zh) 2010-02-10

Similar Documents

Publication Publication Date Title
TWI424571B (zh) 包含在不同高度之通道區域之電子裝置及其形成方法
US10388665B1 (en) Methods of forming an array of elevationally-extending strings of memory cells having a stack comprising vertically-alternating insulative tiers and wordline tiers and horizontally-elongated trenches in the stack
JP5288877B2 (ja) 不揮発性半導体記憶装置
TWI413218B (zh) 非揮發性半導體記憶體裝置及其製造方法
JP4897009B2 (ja) 不揮発性半導体記憶装置の製造方法
TWI440035B (zh) 包含不連續儲存元件之電子裝置
US8198667B2 (en) Semiconductor memory device and method for manufacturing same
US10312257B2 (en) Semiconductor device and method for manufacturing the same
TWI404172B (zh) 包含閘極線、位元線或其組合之電子裝置
US10553611B2 (en) Memory arrays and methods of fabricating integrated structure
US8654592B2 (en) Memory devices with isolation structures
US20080272434A1 (en) Non-volatile memory device and method of manufacturing the same
CN1870249A (zh) 电荷捕获存储器件及其制造方法
TWI743784B (zh) 形成三維水平ｎｏｒ記憶陣列之製程
US8072018B2 (en) Semiconductor device and method for fabricating the same
US7847333B2 (en) Structured, electrically-formed floating gate for flash memories
TWI306670B (en) Memory device
JP2008028257A (ja) 半導体装置及びその製造方法
TWI396257B (zh) 包括不連續儲存單元之電子裝置
US20240081052A1 (en) Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US20150179818A1 (en) Method of manufacturing nonvolatile semiconductor storage device and nonvolatile semiconductor storage device
JP2015035547A (ja) 不揮発性半導体記憶装置及びその製造方法
US20090140319A1 (en) Semiconductor memory device and method of fabricating the same
TW202243258A (zh) 包括主動區的電晶體及其形成方法
JP2010272750A (ja) 不揮発性半導体記憶装置