TWI440035B - 包含不連續儲存元件之電子裝置 - Google Patents

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Craig T Swift
Paul A Ingersoll
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Freescale Semiconductor Inc
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Description

包含不連續儲存元件之電子裝置
本發明係關於電子裝置，且更特定言之，本發明係關於包含不連續儲存元件之電子裝置。
浮閘非揮發性記憶體("FG NVM")係習知的且通常用於許多應用中。用於FGNVM之三個最常見類型之程式化機制包含Fowler－Nordheim穿隧、習知熱載流子注入及源極端注入。Fowler－Nordheim穿隧係有效的但非常慢。可藉由劃分進入一浮閘或一或多個其他儲存元件中之載流子的數目或藉由劃分進入一具有該浮閘或該(等)其他儲存元件之記憶體單元之載流子的數目來量測效率。可藉由使用程式化電流與程式化時間之乘積來近似後一數目。
熱載流子注入可包含習知熱載流子注入及源極端注入。兩者皆包含產生熱載流子，其中將某些熱載流子注入該浮閘或該(等)其他儲存元件中。在習知熱載流子注入中，當使用浮閘時，沿著記憶體單元之通道區產生電場。在通道區內，電場在靠近汲極區處最高。電場對流動於通道區內之載流子進行加速，以使得在通道區內，該等載流子在靠近汲極區處行進最快。小部分載流子與通道區內之矽或一或多個其他原子碰撞，從而將高能載流子重定向至浮閘或其他電荷儲存元件。藉由控制閘電極產生之電場可有助於將該小部分熱載流子中之某些熱載流子注入浮閘中。習知熱載流子注入係低效的且具有高程式化電流。
相對於效率及程式化電流，源極端注入為Fowler－Nordheim穿隧與習知熱載流子注入之間的通用折衷方法。在使用源極端注入的情況下，仍產生熱載流子，然而，大部分熱載流子係在與汲極區間隔開之通道區之一部分內產生。經設計為藉由源極端注入進行程式化之記憶體單元並非沒有問題。通常，該等記憶體單元要求一或多個額外臨界微影序列且導致較大記憶體單元。
在工業體積中製造高密度浮閘記憶體正變得日益困難。隨著閘極介電層之厚度減少，通過閘極介電層之厚度而譯審之針孔或其他缺陷的可能性增加。該缺陷可導致基板與浮閘之間的電短路或漏電路徑。該電短路或漏電路徑可影響浮閘上之電壓，且因此，記憶體單元可能不能夠保留資料。可使用一或多個材料代替二氧化矽用於閘極介電層，然而，該(等)材料可具有其他問題，諸如與記憶體單元中所使用之其他材料之材料相容性、要求新設備、增加製造成本等。
電子裝置可包含位於一渠溝內之不連續儲存元件。該電子裝置可包含一基板，該基板包含彼此間隔開之第一渠溝及第二渠溝。該第一渠溝及該第二渠溝中每一者包含一壁及一底部且自該基板之一主要表面延伸。該電子裝置亦可包含不連續儲存元件，其中該等不連續儲存元件之第一部分至少位於該第一渠溝內，且該等不連續儲存元件之第二部分至少位於該第二渠溝內。該電子裝置可進一步包含上覆不連續儲存元件之第一部分的第一閘電極，其中該第一閘電極之上部表面位於基板之主要表面下方。該電子裝置可再進一步包含上覆不連續儲存元件之第二部分的第二閘電極，其中該第二閘電極之上部表面位於基板之主要表面下方。該電子裝置亦可包含上覆第一閘電極、第二閘電極或其之組合的第三閘電極。本文所述之實施例亦包含用於形成電子裝置之過程。
電子裝置可包含一記憶體陣列，在該記憶體陣列中，位元線、閘極線或其任何組合可利用渠溝設計及內埋式位元線。在一實施例中，與控制閘極線相比，可將選擇閘極線電連接至不同數目之列或行之記憶體單元。在特定實施例中，可將選擇閘極線電連接至一列或一行記憶體單元，且可將控制閘極線電連接至兩列或兩行記憶體單元。在另一實施例中，對於位元線可存在類似關係。在再一實施例中，選擇閘極線與控制閘極線可大體上彼此垂直。與控制閘極線相比，可將選擇閘極線電連接至不同數目列或行之記憶體單元。在特定實施例中，可將選擇閘極線電連接至一列或一行記憶體單元，且可將控制閘極線電連接至兩行或兩列記憶體單元。
在處理以下所述實施例之細節之前，界定或闡明某些術語。術語"不連續儲存元件"係用以意味著能夠儲存電荷之間隔分離式物體。在一實施例中，大體上所有不連續儲存元件可為最初地形成且保持彼此分離。在另一實施例中，形成大體上連續層之材料且隨後將其分離成不連續儲存元件。在另一實施例中，大體上所有不連續儲存元件可為最初地形成為彼此分離，且稍後在形成期間，某些而非所有不連續儲存元件可聚結。
術語"主要表面"係用以意味著基板之一表面，自該基板表面隨後形成記憶體陣列內之記憶體單元。該主要表面可為在形成任何介電組件之前的基板原始表面，或可為記憶體陣列內之渠溝或其他永久性結構形成自的表面。舉例而言，可在上覆基底材料之磊晶層內至少部分地形成記憶體陣列，且可自該基底材料形成周邊區域內(記憶體陣列外部)之電子組件。在此實例中，主要表面係指磊晶層之上部表面，且並非基底材料之原始表面。
術語"堆疊"係用以意味著複數個層或複數個至少一層及至少一結構(如奈米晶體)，其中該複數個層或複數個層及結構提供電子功能。舉例而言，非揮發性記憶體堆疊可包含用於形成非揮發性記憶體單元之至少一部分的層。堆疊可為較大堆疊之部分。舉例而言，非揮發性記憶體堆疊可包含用於在非揮發性記憶體單元內儲存電荷之電荷儲存堆疊。
如本文所使用的，術語"包括(comprises或comprising)"、"包含(includes或including)"、"具有(has或having)"或其之任何其他變化係用以涵蓋非詳盡之包含。舉例而言，過程、方法、物件或包括一列元件之設備不必限於僅彼等元件而可包含未經明顯列出之其他元件或該過程、方法、物件或設備所固有的其他元件。另外，除非明顯規定為相反的，否則"或"係指包含或且並非指互斥或。舉例而言，以下中任一者滿足條件A或B：A為真(或存在)且B為假(或不存在)，A為假(或不存在)且B為真(或存在)，及A與B皆為真(或存在)。
此外，出於清晰之目的且為了給出本文所述實施例的一般意義之範疇，採用"一(a或an)"之用途來描述"一(a或an)"所指之一或多個物件。因此，除非清楚看出意味著相反的，否則應在無論何時使用"一(a或an)"時將描述理解為包含一或至少一個，且單數亦包含複數。
除非另外界定，否則本文所使用之所有技術及科學術語具有與一般熟習本發明所屬之技術者所通常瞭解之意義相同的意義。本文所論述之所有公開案、專利申請案、專利及其他參考之全文皆以引用的方式併入本文中。在衝突狀況下，包含界定之說明書將進行控制。此外，材料、方法及實例僅為說明性的且並非用以限制。
自以下詳細描述及申請專利範圍可明顯看出本發明之其他特徵及優點。
對於本文未描述之內容，關於特殊材料、處理行為及電路之許多細節為習知的且可在半導體及微電子技術內之教科書及其他來源中發現。
圖1包含電子裝置10(如積體電路)之一部分之橫截面圖。積體電路可為獨立記憶體、微控制器或包含記憶體之其他積體電路。在一實施例中，電子裝置10可包含非揮發性記憶體("NVM")陣列18，該陣列18之一部分在圖1中加以繪示。基板12可包含奈米晶體半導體晶圓、絕緣體上覆半導體(semiconductor－on－insulator)晶圓、平板顯示器(如，玻璃板上之矽層)，或習知用於形成電子裝置之其他基板。雖然未進行繪示，但可在周邊區域中基板12之在NVM陣列18外部的部分上形成淺渠溝場隔離(shallow trench field isolation)。視情況，使用習知摻雜操作來增加NVM陣列18內沿主要表面13之基板12的摻雜濃度，以潛在地減少可上覆主要表面13之部分的隨後形成之閘電極之間的漏電流。可在基板12上形成保護層110。保護層110可包含上覆基板12之襯墊層14，及位於襯墊層14上之抗氧化層16。保護層110可具有比所繪示之保護層更多或更少的層。基板12之最上部表面(圖中繪示為接觸襯墊層14)為主要表面13。保護層110可保持在周邊區域上直至大體上完成NVM陣列18之製造為止。在一實施例中，襯墊層14包含氧化物，且抗氧化層16包含氮化物。
藉由習知技術在基板12上形成一圖案化抗蝕劑層(未繪示)，其包含NVM陣列18內將形成渠溝之位置處的開口。可接著藉由習知技術移除保護層110之曝露部分以曝露主要表面13。在一實施例中，如圖2中所繪示的，在移除圖案化抗蝕劑層之前形成渠溝22及23。在另一實施例中，接著移除圖案化抗蝕劑層，且可接著藉由習知技術形成渠溝22及23。渠溝22及23係彼此間隔開，自主要表面13延伸且包含壁及底部。渠溝22及23之深度可至少部分地判定鄰近渠溝22及23所形成之記憶體單元中一或多者的通道長度。在一實施例中，渠溝22及23之深度係在約50 nm至約500 nm之範圍內。在一特定實施例中，使用定時各向異性蝕刻形成渠溝22及23以產生大體上垂直之壁。在一實施例中，渠溝22及23具有大體上均一之深度。
如圖3中所繪示的，沿著渠溝22及23之曝露表面形成絕緣層32。絕緣層32可為或可不為大體上等形的。在一實施例中，絕緣層32可包含氧化物、氮化物、氮氧化物或其之組合。在一實施例中，絕緣層32可用作植入物屏蔽(implant screen)。在一特定實施例中，藉由熱氧化基板12之在渠溝22及23內的曝露部分來形成絕緣層32。熱氧化對移除諸如由蝕刻所誘發之彼等缺陷可為有益的，有助於使渠溝22及23或其組合之角變圓。在另一實施例(未繪示)中，可沈積絕緣層32。所沈積之絕緣層32將大體上覆蓋工件之所有曝露表面。
將摻雜物引入基板12在渠溝22及23之底部處的部分中以形成摻雜區52及53，分別如圖4及5中之俯視圖及橫截面圖所繪示的。摻雜區52位於基板12內且在渠溝22下方，且摻雜區53位於基板12內且在渠溝23下方。摻雜區52及53可為源極/汲極("S/D")區且充當內埋式位元線。摻雜物可為p型摻雜物(如硼)或n型摻雜物(如磷或砷)。在一實施例中，可使用離子植入來引入摻雜物。可執行可選熱循環以活化摻雜物。在另一實施例中，隨後之處理可具有能夠活化摻雜物之一或多個熱循環。在渠溝22及23之底部，摻雜區52及53之摻雜濃度為至少約1E19原子/公分3 。
如圖6中所繪示的，可接著形成包含介電層62、不連續儲存元件64及介電層66之電荷儲存堆疊68。在一實施例中，可在於渠溝22及23之曝露表面(包含渠溝22及23之壁及底部)上形成介電層62之前移除絕緣層32。在另一實施例中，使用絕緣層32代替介電層62或連同介電層62一起使用。可使用氧化或氮化環境使介電層62熱生長，或使用習知化學氣體沈積技術、物理氣體沈積技術、原子層沈積技術或其之組合來沈積介電層62。若熱生長介電層62，則其並不形成於NVM陣列18中之渠溝的外部。若沈積介電層62(未繪示)，則其可沈積於工件之大體上所有曝露表面上。介電層62可包含二氧化矽、氮化矽、氮氧化矽、高介電常數("高k")材料(如，介電常數大於8)或其之任何組合的一或多個膜。高k材料可包含Hfa Ob Nc 、Hfa Sib Oc 、Hfa Sib Oc Nd 、Hfa Zrb Oc Nd 、Hfa Zrb Sic Od Ne 、Hfa Zrb Oc 、Zra Sib Oc 、Zra Sib Oc Nd 、ZrO2 、其他含Hf或含Zr介電材料、上述材料中任一者之摻雜型式(摻雜有鑭、鈮等)，或其任何組合。介電層62具有約1 nm至約10 nm範圍內之厚度。介電層62之厚度及材料選擇將大體上判定其電特性。在一實施例中，選擇厚度及材料，以使得介電層62具有小於10 nm之二氧化矽等效厚度。
接著，在NVM陣列18上形成不連續儲存元件64。在一實施例中，不連續儲存元件64之一部分至少位於渠溝22內，且不連續儲存元件64之另一部分至少位於渠溝23內。個別不連續儲存元件64係大體上彼此實體地分離。不連續儲存元件64可包含能夠儲存電荷之材料，諸如矽、氮化物、含金屬材料、能夠儲存電荷之另一合適材料，或其任何組合。舉例而言，不連續儲存元件64可包含矽奈米晶體或金屬奈米簇。在一特定實施例中，可在基板12之曝露表面上形成大體上連續之非晶矽層。可將該大體上連續層曝露至熱或可導致該層"呈團狀(ballup)"或形成矽奈米晶體之其他處理條件。不連續儲存元件64可為未經摻雜的、於沈積期間摻雜的或在沈積之後摻雜的。在一實施例中，可由一或多個材料來形成不連續儲存元件64，該等材料之特性在熱氧化過程中不會受到顯著不利影響。該材料可包含鉑、鈀、銥、鋨、釕、錸、銦錫、銦鋅、鋁錫，或其任何組合。該等材料中除鉑及鈀之外的每一者可形成導電金屬氧化物。在一實施例中，不連續儲存元件64中每一者的任何尺寸不大於約10 nm。在另一實施例中，不連續儲存元件64可較大，然而，不連續儲存元件64並不形成得足夠大以形成連續結構(意即，所有不連續儲存元件64並非融合在一起)。
接著，在不連續儲存元件64上形成介電層66。介電層66可包含一或多個介電薄膜，其任一者可熱生長或沈積。介電層66可包含任何一或多個材料或可使用如關於介電層62所述之實施例中的任一者加以形成。介電層66可具有與介電層62相比之相同或不同組合物，且可使用與介電層62相比之相同或不同形成技術形成介電層66。
如圖7中所繪示的，接著將導電層72形成為上覆工件。導電層72可包含一或多個含半導體或含金屬薄膜。在一實施例中，導電層72包含藉由化學氣體沈積過程沈積之多晶矽或非晶矽。在另一實施例中，導電層72可包含一或多個其他材料或可藉由另一過程加以沈積。在一特定實施例中，在沈積導電層72時對其進行摻雜，且在另一特定實施例中，在沈積導電層72之後對其進行摻雜。導電層72之厚度足以至少大體上填充NVM陣列18內之渠溝。在一實施例中，導電層72之厚度在約50 nm至約500 nm之範圍內，且在完成之裝置中，當導電層72包含多晶矽或非晶矽時，導電層72之剩餘部分具有至少1E19原子/公分3 之摻雜物濃度。
如圖8及9中所繪示的，可移除上覆主要表面13且位於渠溝22及23外部的導電層72之部分。在圖8及其他俯視圖中，未對某些介電或絕緣層進行繪示，以簡化對NVM陣列18內之特徵之間的位置關係之理解。移除導電層72之額外部分以使得剩餘材料凹陷於主要表面13下方且包含於渠溝22及23內，從而形成閘電極92及93，該等閘電極中每一者具有一位於主要表面13下方之上部表面。閘電極92上覆不連續儲存元件64在渠溝22內之一部分，且閘電極93上覆不連續儲存元件64在渠溝23內之另一部分。在一實施例中，閘電極92及93中每一者具有大體上矩形之形狀，如自橫截面圖可見的。在一特定實施例中，如最初所沈積的，導電層72係未經摻雜之多晶矽。接著藉由習知技術摻雜閘電極92及93，以使得在完成之裝置中，閘電極92及93具有至少1E19原子/公分3 之濃度。在另一實施例中，在閘電極92及93上形成能夠與矽反應以形成矽化物且包含Ti、Ta、Co、W、Mo、Zr、Pt、其他合適材料或其任何組合之材料，且使該材料反應以形成金屬矽化物。
在一特定實施例中，藉由以習知技術進行拋光來完成對導電層72之一部分的移除，以曝露抗氧化層16，隨後進行定時蝕刻。在另一實施例(未繪示)中，藉由蝕刻過程而不進行拋光來完成該移除。在另一實施例中，凹座(主要表面13與閘電極92及93之頂部之間的高程差(elevational difference))在渠溝22及23之深度的20%與80%之間。
如圖10中所繪示的，藉由習知技術移除NVM陣列18內保護層110之剩餘部分。在一實施例中，襯墊層14為藉由濕蝕刻移除之氧化物層，該濕式蝕刻底切不連續儲存元件64，從而允許沖洗掉不連續儲存元件64。在另一實施例(未繪示)中，移除介電層66之曝露部分，從而曝露不連續儲存元件64，該等不連續儲存元件64可接著經受額外處理以使其自導電變為電絕緣。在一特定實施例中，不連續儲存元件64為矽晶體，其經氧化以形成二氧化矽。在一實施例中，在過程中之此時，大體上無不連續儲存元件64上覆主要表面13或沿著位於閘電極92及93之頂部上的渠溝22及23之壁。
如圖11中所繪示的，接著在NVM陣列18上形成包含閘極介電部分112及閘極間介電部分114及115之絕緣層。該絕緣層可包含一或多個介電薄膜，其任一者可熱生長或沈積。該絕緣層可包含任何一或多個材料或可使用如關於介電層62所述之實施例中的任一者加以形成。該絕緣層可具有與介電層62相比之相同或不同組合物，且可使用與介電層62相比之相同或不同形成技術形成該絕緣層。閘極間介電部分114及115之厚度可影響記憶體單元之通道區內的電場。該電場經設計以提供每一記憶體單元之通道區內之電場中的最高改變，以允許源極端注入。在一實施例中，閘極間介電部分114及115之厚度在約10 nm至約30 nm之範圍內。
如圖12中所繪示的，在NVM陣列18上形成導電層122。導電層122可包含一或多個含半導體或含金屬薄膜。在一實施例中，導電層122為摻雜多晶矽。在另一實施例中，導電層122由含金屬材料形成。在一實施例中，導電層122之厚度在約20至約300 nm之範圍內。在另一實施例中，當導電層122包含多晶矽或非晶矽時，導電層122具有至少約1E19原子/公分3 之摻雜物濃度。
如圖13中所繪示的，藉由使用習知技術之蝕刻對導電層122進行圖案化以形成包含閘電極之導電線132及133。導電線132及133可至少部分位於NVM陣列18內之渠溝22、渠溝23、一或多個其他渠溝(未繪示)，或其任何組合內。在一實施例中，導電線132及133之長度大體上垂直於NVM陣列18內之渠溝22及23的長度。視情況，在導電線132及133上形成能夠與矽反應以形成矽化物之材料(例如，Ti、Ta、Co、W、Mo、Zr、Pt、其他合適材料，或其任何組合)，且使該材料進行反應以形成金屬矽化物。在另一實施例中，導電線132及133可用作NVM陣列18之字線，其中導電線132及133之部分充當複數個位單元之閘電極。視情況，可在鄰近導電線132及133處形成側壁間隔片。
在一實施例中，大體上完成NVM陣列18。在一實施例中，進行周邊電連接(未繪示)以接近NVM陣列18之導電部分。可移除上覆基板12之周邊區域的保護層110，且可在NVM陣列18上形成另一保護層(未繪示)，其可在於周邊區域內之組件製造期間保護NVM陣列18。可繼續處理以形成大體上完成之電子裝置。使用一或多個習知技術形成一或多個絕緣層、一或多個導電層及一或多個密封層。
在另一實施例中，可使用不同NVM陣列18布局及互連機制。在此實施例中，可使用如前所述之任何實施例執行在所有NVM陣列18(圖12)上之導電層122的整個形成中之過程。
如圖14中所繪示的，可圖案化及蝕刻導電層122以形成導電線142至145。該等導電線142至145可充當NVM陣列18中之字線。導電線142至145之長度大體上平行於渠溝22及23之長度。在一實施例中，導電線142至145之部分可位於渠溝22及23之凹座內。形成導電線142至145之組合物及方法可為關於導電線132及133之形成所述之彼等組合物及方法中的任一者。視情況，可在鄰近導電線142至145處形成側壁間隔片146。
如圖15中所繪示的，在工件上形成圖案化抗蝕劑層156以曝露導電線142至145之部分及閘極介電部分112之部分(圖15中未加以繪示)。在一實施例中，圖案化抗蝕劑層156中之開口大體上對應於隨後形成有位元線之位置。如圖15中所繪示的，將摻雜物引入基板12之部分中以形成摻雜區154。摻雜物可為p型摻雜物(如硼)或n型摻雜物(例如，磷或砷)。在一實施例中，可使用離子植入引入摻雜物。接著藉由習知技術移除圖案化抗蝕劑層156。在一實施例中，藉由一或多個隨後之熱循環來活化所植入之摻雜物，其可或可不適合不同之主要目的，諸如不同植入式摻雜物之氧化、沈積、退火、驅動或活化。在一實施例中，摻雜區154中每一者具有至少約1E19原子/公分3 之摻雜物濃度。在一特定實施例中，於完成之裝置中，摻雜區154充當S/D區。
在一實施例中，現大體上完成除電連接之外的NVM陣列18。移除保護層110之上覆基板12之周邊區域的剩餘部分(圖15中未加以繪示)，且可在NVM陣列18上形成另一保護層(未繪示)，其可在於周邊區域內之組件製造期間保護NVM陣列18。可使用一或多個習知技術執行周邊區域內之組件製造。在大體上完成周邊區域內之組件製造之後，可移除上覆NVM陣列18之保護層。
如圖16及17中所繪示的，繼續處理以形成大體上完成之電子裝置。參看圖17，藉由習知技術在工件上形成層間介電層體152。對層間介電層體152圖案化以形成延伸至摻雜區154及延伸至圖16及17中未加以繪示的NVM陣列18之其他部分的接觸開口。層間介電層體152可包含絕緣材料，諸如氧化物、氮化物、氮氧化物，或其組合。在一特殊實施例中，可使用各向異性蝕刻來形成接觸開口。
接著形成導電插塞162及導電線164及165。如圖16中所繪示的，導電線164及165之長度大體上垂直於導電線142至145之長度。在一實施例中，導電線164及165為NVM陣列18之位元線，且導電插塞162為位元線接點。參看圖16，其繪示位於導電線164與165之間的基板12之部分。雖然未在圖16中加以繪示，但摻雜區154位於基板12之部分之間的導電線164及165之下方。
在一實施例中，在形成導電線164及165之前形成導電插塞162。在一特定實施例中，在層間介電層體152上形成導電層(未繪示)且該導電層大體上填充其中之接觸開口。移除導電層位於接觸開口外部之部分以形成導電插塞162。在一實施例中，可執行習知化學機械拋光操作，且在另一實施例中，可執行習知蝕刻過程。
接著沈積及圖案化另一絕緣層(未繪示)，以形成隨後將形成有導電線164及165之渠溝。可在NVM陣列18內、NVM陣列18外部或其組合之位置處形成其他渠溝。在一實施例中，於層間介電層體152上形成另一導電層，且該導電層大體上填充絕緣層中之渠溝。移除導電層位於絕緣層內之渠溝外部的部分以形成導電線164及165。在一實施例中，可執行習知化學機械拋光操作，且在另一實施例中，可執行習知蝕刻過程。雖然在圖16及17中未加以繪示，但絕緣層可位於導電線164與165之間的大體上相同高程處。在另一實施例(未繪示)中，使用習知雙鑲嵌方法(dual－inlaid process)同時形成導電插塞162及導電線164及165。
導電插塞162及導電線164及165可包含相同或不同導電材料。導電插塞162及導電線164及165中每一者可包含經摻雜之矽、鎢、鈦、鉭、氮化鈦、氮化鉭、鋁、銅、另一合適導電材料或其任何組合。在一特定實施例中，導電插塞162包含鎢，且導電線164及165包含銅。可在形成相應導電層(例如，用於導電插塞162之鎢及用於導電線164及165之銅)之前形成可選障壁層、黏著層或其之組合。可使用可選覆蓋層(例如，含金屬氮化物)將銅密封於導電線164及165內。
在另一實施例(未繪示)中，可形成額外之絕緣及導電層且可對其進行圖案化以形成一或多個額外互連位準。在已形成最末互連位準之後，在基板12上形成鈍化層172，其包含NVM陣列18及周邊區域。鈍化層172可包含一或多個絕緣薄膜，諸如氧化物、氮化物、氮氧化物，或其組合。
在另一實施例中，可使用另一NVM陣列18布局及互連機制。在此實施例中，可使用如先前關於圖1至13所述之任何實施例來執行在導電線132及133(圖13)之整個形成中的過程。在一實施例中，移除保護層110之上覆基板12之周邊區域的剩餘部分(未繪示)，且可在NVM陣列18上形成另一保護層(未繪示)，其可在於周邊區域內之組件製造中保護NVM陣列18。可使用一或多個習知技術執行周邊區域內之組件製造。在大體上完成周邊區域內之組件製造之後，可移除上覆NVM陣列18之保護層。
在一實施例中，用於周邊區域及NVM陣列18之剩餘處理可大體上同時出現。如圖18中所繪示的，在形成導電線132及133及包含NVM陣列18及周邊區域中之閘電極的其他導電線之後，將摻雜物引入基板12中以在導電線132與133之間及外部及鄰近渠溝22及23的位置處形成摻雜區182。摻雜區182可包含任何一或多個材料，或可使用如關於摻雜區154所述之實施例中的任一者來形成該摻雜區182。摻雜區182可具有與摻雜區154相比之相同或不同組合物，且可使用與摻雜區154相比之相同或不同形成技術來形成該摻雜區182。視情況，可在用於形成摻雜區182之個別作用之前、之後或之間於鄰近導電線132及133處形成間隔片(未繪示)。在一特殊實施例中，可如先前關於其他實施例所述形成可選側壁間隔片。在一實施例中，摻雜區182可充當已完成裝置中之S/D區。在一特定實施例中，摻雜區182中每一者具有至少約1E19原子/公分3 之摻雜物濃度。視情況，可使用習知技術由導電線132及133之部分及摻雜區182形成金屬矽化物。
如圖19及20中所繪示的，接著使用如先前關於層間介電層體152之形成及圖案化所述的實施例中任一者來形成層間介電層體152且對其進行圖案化，從而形成接觸開口。與先前實施例相比，接觸開口位置之改變之處在於接觸開口延伸至摻雜區182。
參看圖19及20，可如先前所述形成層間介電層體152。接著使用如先前關於導電插塞162所述之任何實施例形成導電插塞192。導電插塞192之位置不同於關於導電插塞162所述之彼等插塞位置。
參看圖19及20，接著在層間介電層體152及導電插塞192上沈積絕緣層193且對絕緣層193進行圖案化以形成隨後將在其中形成有導電線194至196的渠溝。可在NVM陣列18內、NVM陣列18外部或其組合之位置處形成其他渠溝。接著使用如先前關於導電線164及165所述之任何實施例形成導電線194至196。導電線194至196可充當NVM陣列18內之位元線。導電插塞192及導電線194至196之位置分別不同於關於導電插塞162及導電線164及165所繪示的彼等位置。導電線194至196之定向不同於導電線164及165之定向。如圖19中所繪示的，導電線194至196之長度大體上垂直於導電線132及133之長度。
在另一實施例(未繪示)中，可形成額外之絕緣及導電層且可對其進行圖案化以形成額外互連位準。在已形成最末互連位準之後，於基板12上形成鈍化層172，其包含NVM陣列18及周邊區域。鈍化層172可包含一或多個絕緣薄膜，諸如氧化物、氮化物、氮氧化物、或其之組合。
在另一實施例中，可使用再一NVM陣列18布局及互連機制。該布局及互連機制類似於如圖1至13及18至20中所繪示的實施例，除使用虛擬接地陣列架構而非導電線194至196之外。在閱讀關於圖21至25之以下描述之後，該布局及組織將變得更顯而易見。
如在分別類似於圖4及5之圖21及22中所繪示的，在過程之相對早期，於保護層110內形成開口210，且在渠溝22及23外部沿基板12之主要表面13形成摻雜區214、215及216。可使用一或多個習知技術形成開口210及摻雜區214、215及216。可在形成渠溝22及23之前或之後形成開口210。舉例而言，可大體上同時形成保護層110內之所有開口。可在開口210上形成遮罩(未繪示)以大體上防止在開口210下方形成渠溝。可在形成渠溝22及23之後移除該遮罩。在另一實施例中，可在已形成渠溝22及23之後於開口210上形成一不同遮罩(未繪示)，且可在形成開口210之後移除該不同遮罩。可以類似於關於圖3所述之實施例的方式沿開口210之底部形成絕緣層32。
可使用如關於摻雜區52及53所述之實施例中任何一或多者形成摻雜區214、215及216。摻雜物物質、濃度及分佈及摻雜區214、215及216之形成與摻雜區52及53相比可為相同或不同的。在一實施例中，可與摻雜區52及53大體上同時地形成摻雜區214、215及216。摻雜區52、53、214、215及216中每一者具有大體上彼此平行之長度且可充當內埋式位元線。與摻雜區214、215及216相比，摻雜區52及53位於基板12內更深之高程處。
在再一實施例(未繪示)中，未形成開口210。實情為，在形成渠溝22及23之後，於形成絕緣層32之前移除NVM陣列18內保護層110之剩餘部分。當形成摻雜區52及53時，可形成摻雜區214、215及216。摻雜區214、215及216可延伸至渠溝22及23之壁。
在使用上述實施例中之任一者或組合形成摻雜區52、53、214、215及216之後，使用如關於圖6至13所述之實施例中任何一或多者繼續處理。圖23及24包含在大體上完成NVM陣列之形成時對NVM陣列18之一部分的繪示。與圖19及20中之導電線194至196相比，可使用摻雜區214至216代替導電線194至196。
在一實施例中，進行周邊電連接(未繪示)以接近NVM陣列18之導電部分。可移除上覆基板12之周邊區域的保護層110，且可在NVM陣列18上形成另一保護層(未繪示)，其可在於周邊區域內之組件製造期間保護NVM陣列18。可繼續處理以形成大體上完成之電子裝置。使用一或多個習知技術形成一或多個絕緣層、一或多個導電層及一或多個密封層。
在另一實施例中，可使用再一NVM陣列18布局及互連機制。該布局及互連機制類似於如圖1至13及18至20中所繪示的實施例，除了複數個位元線位於渠溝22與23之間且在位元線與位元線下方之僅某些摻雜區之間進行電連接之外。在閱讀關於圖25至29之以下描述之後，該布局及組織將變得更顯而易見。
在此實施例中，可使用如先前關於圖1至13所述之任何實施例執行在導電線132及133(圖13)之整個形成中的過程。在一實施例中，如圖25中所繪示的，可增加渠溝22與23之間的間隔以允許適當地形成符合設計規則之位元線及接點。在另一實施例中，移除保護層110之上覆基板12之周邊區域的剩餘部分(未繪示)，且可在NVM陣列18上形成另一保護層(未繪示)，其可在於周邊區域內之組件製造期間保護NVM陣列18。可使用一或多個習知技術執行周邊區域內之組件製造。在大體上完成周邊區域內之組件製造之後，可移除上覆NVM陣列18之保護層。
可使用如圖18中所繪示的如關於導電線132及133及摻雜區182所述的實施例中任一者執行如圖26中所繪示之導電線132及133及摻雜區222之形成。如圖27及28中所繪示的，使用如先前關於層間介電層體152之形成及圖案化所述的實施例中任一者接著形成層間介電層體152且對其進行圖案化以形成接觸開口。接觸開口位置之改變之處在於該等接觸開口延伸至摻雜區222。
參看圖27及28，接著使用先前關於導電插塞192及導電線194至196所述的任何實施例來形成導電插塞232及導電線234至237。導電線234至237可充當NVM陣列18內之位元線。導電插塞232及導電線234至237之位置分別不同於關於導電插塞192及導電線194至196所述之彼等插塞位置。導電線234至237之定向大體上與導電線194至196之定向相同。如圖27中所繪示的，導電線234至237之長度大體上垂直於導電線132及133之長度。不同於導電線194至196，導電線234至237中每一者具有經由導電插塞232至僅某些下伏摻雜區222之電連接。在一特定實施例中，至下伏摻雜區222之電連接在導電線235與236之間交替。參看圖27，導電線235電連接至摻雜區222之中間列，且導電線236電連接至摻雜區222之頂部及底部列。
在另一實施例(未繪示)中，可形成額外之絕緣及導電層且可對其圖案化以形成額外互連位準。在已形成最末互連位準之後，於基板12上形成鈍化層172，其包含NVM陣列18及周邊區域。鈍化層172可包含一或多個絕緣薄膜，諸如氧化物、氮化物、氮氧化物，或其之組合。
在另一替代實施例中，渠溝22及23內之閘電極可具有類似於側壁間隔片之形狀。過程可以如圖6中所繪示之工件開始。可如圖29中所繪示沈積導電層252。在一實施例中，導電層252為相對較薄、大體等形之層。可使用如關於導電層72所述之任何一或多個實施例形成導電層252。導電層252之厚度不足以填充NVM陣列18內之渠溝結構22及23。在一實施例中，導電層252之厚度在約10 nm至約100 nm之範圍內。
導電層252之各向異性蝕刻可接著形成圖30中所繪示之閘電極262及263。當已形成閘電極262及263時，閘電極262及263可具有渠溝22及23內之大體上側壁間隔片形狀。雖然未繪示俯視圖，但閘電極262及263為環形的，其在於閘電極262及263中每一者位於沿渠溝22及23之周邊處。因此，渠溝22及23中每一者內之閘電極262及263中每一者的具有面向彎曲表面之間隔分離式左部分及右部分彼此連接。接著可如先前對於其他實施例所述的完成NVM陣列18之處理。在一實施例中，當形成導電線132及133時，可將一額外各向同性蝕刻部分用於減少在隨後形成之導電線132與133之間形成無意電連接或漏電路徑的可能性。
在閱讀本說明書之後，熟習此項技術者將瞭解，可使用關於基板12之摻雜部分的許多變化。至少為NVM陣列18內之記憶體單元的源極/汲極區域之部分的摻雜區具有與基板12相比之相反傳導率類型。如諸圖中所繪示之基板12之部分可或可不位於一或多個井區內。該(等)井區可不同於周邊區域內(NVM陣列18外部)之一或多個其他井區。可執行可影響擊穿電壓、電阻率、臨限電壓、熱載流子產生、一或多個其他電特性或其任何組合的其他摻雜。熟習此項技術者將能夠形成具有滿足其需要或願望之摻雜特性的電子裝置。
NVM陣列18可包含使用如前所述之任一布局的記憶體單元。描述電路示意圖及對實體實施例之交叉參考以更佳地說明可如何電學地組態及程式化NVM陣列18內的記憶體單元。
圖31包含如關於如圖32中所繪示之實施例所述的實施例之電路示意圖。如圖31中所繪示的，記憶體單元2711、2712、2721及2722係定向於NVM陣列18內。在諸圖中，"BL"係指位元線、"GL"係指閘極線、"CG"係指控制閘極線，且"SG"係指選擇閘極線。視偏壓條件而定，GL可為CG或SG。
參看圖31，BL1 2762電連接至記憶體單元2711之S/D區及記憶體單元2721之S/D區。BL2 2764電連接至記憶體單元2711及2721之其他S/D區以及記憶體單元2712之S/D區及記憶體單元2722之S/D區。BL3 2766電連接至記憶體單元2712及2722之其他S/D區。GL1 2742電連接至記憶體單元2711之閘電極及記憶體單元2721之閘電極。GL2 2744電連接至記憶體單元2711及2721之其他閘電極以及記憶體單元2712之閘電極及記憶體單元2722之閘電極。GL3 2746電連接至記憶體單元2712及2722之其他閘電極。SG1 2702電連接至記憶體單元2711之選擇閘電極及記憶體單元2712之選擇閘電極。SG2 2704電連接至記憶體單元2721之選擇閘電極及記憶體單元2722之選擇閘電極。記憶體單元2711包含電荷儲存區27110及27111。記憶體單元2712包含電荷儲存區27120及27121。記憶體單元2713包含電荷儲存區27130及27131。記憶體單元2714包含電荷儲存區27140及27141。
圖32繪示NVM陣列18中對應於包含記憶體單元2711及2712之列之一部分的實體實施例。圖32大體上與圖12相同，除了圖32中使用如用於電路示意圖中之參考數字之外。
圖31及32中繪示記憶體單元2711及2712之電荷儲存區。記憶體單元2711包含電荷儲存區27110及27111，且記憶體單元2712包含電荷儲存區27120及27121。記憶體單元2721及2722包含類似電荷儲存區，但該等電荷儲存區並未在圖31中加以特定地識別。在閱讀如下所述之相應的關於電子裝置之操作之後，電荷儲存區之意義對於熟習此項技術者而言將變得顯而易見。
圖33包含一表格，其具有用於如圖31中所繪示之記憶體單元之一些操作電壓。"Pgm"意味著程式。對電荷儲存區27110及27111之參考係指記憶體單元2711，且更特定言之係指分別在記憶體單元2711之左手閘電極及右手閘電極下程式化或讀取不連續儲存元件。雖然在圖33之表中及本說明書內之其他表中給出許多電壓，但可使用其他電壓。電壓之間的相對值及比率而非其絕對值係更為相關的，此係因為電壓之絕對值隨實體參數之改變而改變。
可藉由在基板12與如圖31中所繪示之所有記憶體單元之閘電極之間建立約12至16伏特範圍內的電位差來擦除該等記憶體單元。在一實施例中，可藉由將基板12(或其中之井區)置於約＋7伏特、將閘極線置於－7伏特且允許位元線電浮動而執行擦除。可將SG1及SG2置於－7伏特或允許其電浮動。在另一實施例中，可藉由將基板12(或其中之井區)置於約－7伏特、將閘極線置於＋7伏特且允許位元線電浮動而執行擦除。應注意：用於基板12及閘極線之電壓不需要相對於0伏特對稱。舉例而言，可使用＋5伏特與－9伏特之組合。在閱讀本說明書之後，熟習此項技術者將能夠判定待用於滿足其需要或願望之擦除的一組電壓。
圖34包含如關於如圖35中所繪示之實施例所述的實施例之電路示意圖。如圖34中所繪示的，記憶體單元3011、3012、3013、3014、3021、3022、3023及3024係定向於NVM陣列18內。
參看圖34，BL1 3062電連接至記憶體單元3011、3012、3013及3014之S/D區。BL2 3064電連接至記憶體單元3021、3022、3023及3024之S/D區。BL3 3066電連接至記憶體單元3011、3012、3021及3022之其他S/D區。BL4 3068電連接至記憶體單元3013、3014、3023及3024之其他S/D區。CG1 3082電連接至記憶體單元3011、3012、3021及3022之控制閘電極。CG2 3084電連接至記憶體單元3013、3014、3023及3024之控制閘電極。SG1 3002電連接至記憶體單元3011及3021之選擇閘電極，且SG2電連接至記憶體單元3012及3022之選擇閘電極。SG3電連接至記憶體單元3013及3023之選擇閘電極，且SG4 3008電連接至記憶體單元3014及3024之選擇閘電極。位單元3011包含電荷儲存區30111。位單元3012含有電荷儲存區30121。位單元3013包含電荷儲存區30131。位單元3014包含電荷儲存區30141。位單元3021包含電荷儲存區30211。位單元3022包含電荷儲存區30221。位單元3023包含電荷儲存區30231。位單元3024包含電荷儲存區30241。
如圖34中所繪示的，SG1 3002、SG2 3004、SG3 3006及SG4 3008中每一者電連接至僅一行記憶體單元。CG1 3082及CG2 3084中每一者電連接至一行以上記憶體單元，且更特定言之，CG1 3082及CG2 3084中每一者電連接至兩行記憶體單元。
圖35繪示NVM陣列18中對應於包含記憶體單元3011、3012、3013及3014之列之一部分的實體實施例。圖35大體上與圖17相同，除了圖35中使用如用於電路示意圖中之參考數字之外。圖36包含一表格，其具有用於如圖34中所繪示之記憶體單元之一些操作電壓。在一例示性實施例中，對記憶體單元3012之電荷儲存區30121進行程式化。
可藉由在基板12與如圖34中所繪示之所有記憶體單元之閘電極之間建立約12至16伏特範圍內的電位差來擦除該等記憶體單元。在一實施例中，可藉由將基板12(或其中之井區)置於約＋7伏特、將閘極線置於－7伏特且允許位元線電浮動而執行擦除。可將SG1及SG2置於－7伏特或允許其電浮動。在另一實施例中，可藉由將基板12(或其中之井區)置於約－7伏特、將閘極線置於＋7伏特且允許位元線電浮動而執行擦除。應注意：用於基板12及閘極線之電壓不需要相對於0伏特對稱。舉例而言，可使用＋5伏特與－9伏特之組合。在閱讀本說明書之後，熟習此項技術者將能夠判定待用於滿足其需要或願望之擦除的一組電壓。
圖37包含如關於如圖38中所繪示之實施例所述的實施例之電路示意圖。如圖37中所繪示的，記憶體單元3311、3312、3313、3314、3321、3322、3323及3324係定位於NVM陣列18內。
參看圖37，BL1 3362電連接至記憶體單元3311之S/D區及記憶體單元3321之S/D區。BL2 3364電連接至記憶體單元3311及3321之其他S/D區以及記憶體單元3312及3322之S/D區。BL3 3366電連接至記憶體單元3312及3322之其他S/D區以及記憶體單元3313及3323之S/D區。BL4 3368電連接至記憶體單元3313及3323之其他S/D區以及記憶體單元3314及3324之S/D區。BL5 3369電連接至記憶體單元3314及3324之其他S/D區。CG1 3382電連接至記憶體單元3311、3312、3321及3322之控制閘電極。CG2 3384電連接至記憶體單元3313、3314、3323及3324之控制閘電極。SG1 3302電連接至記憶體單元3311、3312、3313及3314之選擇閘電極。SG2 3304電連接至記憶體單元3321、3322、3323及3324之選擇閘電極。位單元3311包含電荷儲存區33111。位單元3312包含電荷儲存區33121。位單元3313包含電荷儲存區33131。位單元3314包含電荷儲存區33141。位單元3321包含電荷儲存區33211。位單元3322包含電荷儲存區33221。位單元3323包含電荷儲存區33231。位單元3324包含電荷儲存區33241。
如圖37中所繪示的，SG1 3302及SG2 3304中每一者電連接至僅一列記憶體單元。CG1 3382及CG2 3384中每一者電連接至一行以上記憶體單元，且更特定言之，CG1 3082及CG2 3084中每一者電連接至兩行記憶體單元。
圖38繪示NVM陣列18中對應於包含記憶體單元3311、3312、3313及3314之列之一部分的實體實施例。圖38大體上與圖20之實施例相同，除了圖38中使用如電路示意圖中所使用之參考數字之外。圖39包含一表格，其具有用於如圖37中所繪示之記憶體單元之一些操作電壓。
可藉由在基板12(或其中之井區)與如圖37中所繪示之所有記憶體單元之閘電極之間建立約12至16伏特範圍內的電位差來擦除該等記憶體單元。在一實施例中，可藉由將基板12(或其中之井區)置於約＋7伏特、將閘極線置於－7伏特且允許位元線電浮動而執行擦除。可將SG1及SG2置於－7伏特或允許其電浮動。在另一實施例中，可藉由將基板12(或其中之井區)置於約－7伏特、將閘極線置於＋7伏特且允許位元線電浮動而執行擦除。應注意：用於基板12及閘極線之電壓不需要相對於0伏特對稱。舉例而言，可使用＋5伏特與－9伏特之組合。在閱讀本說明書之後，熟習此項技術者將能夠判定待用於滿足其需要或願望之擦除的一組電壓。
可藉由如圖37中所繪示之電路示意圖來表示如關於圖21至24所述的實施例且可使用如圖39中所列之電壓對該等實施例進行操作。
圖40包含如關於如圖41中所繪示之實施例所述的實施例之電路示意圖。如圖40中所繪示的，記憶體單元3611、3612、3613、3614、3621、3622、3623及3624係定向於NVM陣列18內。
參看圖40，BL1 3662電連接至記憶體單元3611之S/D區及記憶體單元3621之S/D區。BL2 3664電連接至記憶體單元3611及3621之其他S/D區以及記憶體單元3612及3622之S/D區。BL3 3666電連接至記憶體單元3612及3622之其他S/D區。BL4 3668電連接至記憶體單元3613及3623之S/D區。BL5 3670電連接至記憶體單元3613及3623之其他S/D區以及記憶體單元3614及3624之S/D區。BL6 3672電連接至記憶體單元3614及3624之其他S/D區。CG1 3682電連接至記憶體單元3611、3612、3621及3622之控制閘電極。CG2 3684電連接至記憶體單元3613、3614、3623及3624之控制閘電極。SG1 3602電連接至記憶體單元3611、3612、3613及3614之選擇閘電極。SG2 3604電連接至記憶體單元3621、3622、3623及3624之選擇閘電極。位單元3611包含電荷儲存區36111。位單元3612包含電荷儲存區36121。位單元3613包含電荷儲存區36131。位單元3614包含電荷儲存區36141。位單元3621包含電荷儲存區36211。位單元3622包含電荷儲存區36221。位單元3623包含電荷儲存區36231。位單元3624包含電荷儲存區36241。
如圖40中所繪示的，BL1 3662、BL3 3666、BL4 3668及BL6 3672中每一者電連接至僅一行記憶體單元。BL2 3664及BL5 3670中每一者電連接至一行以上記憶體單元，且更特定言之，BL2 3664及BL5 3670中每一者電連接至兩行記憶體單元。
圖41繪示NVM陣列18中對應於包含記憶體單元3611、3612、3613及3614之列之一部分的實體實施例。圖41大體上與圖28相同，惟圖41中使用如電路示意圖中所使用之參考數字除外。圖42包含一表格，其具有用於如圖40中所繪示之記憶體單元之一些操作電壓。
可藉由在基板12與如圖40中所繪示之所有記憶體單元之閘電極之間建立約12至16伏特範圍內的電位差來擦除該等記憶體單元。在一實施例中，可藉由將基板12(或其中之井區)置於約＋7伏特、將閘極線置於－7伏特且允許位元線電浮動而執行擦除。可將SG1及SG2置於－7伏特或允許其電浮動。在另一實施例中，可藉由將基板12(或其中之井區)置於約－7伏特、將閘極線置於＋7伏特且允許位元線電浮動而執行擦除。應注意：用於基板12及閘極線之電壓不需要相對於0伏特對稱。舉例而言，可使用＋5伏特與－9伏特之組合。在閱讀本說明書之後，熟習此項技術者將能夠判定待用於滿足其需要或願望之擦除的一組電壓。
已關於NVM陣列18、其記憶體單元、位元線及閘極線描述了許多細節。在閱讀本說明書之後，熟習此項技術者將瞭解，可顛倒列與行之定向。可將記憶體單元與其相關聯位元線、閘極線或其任何組合之間的沿一或多個列之電連接改變成沿一或多個行之電連接。類似地，可將記憶體單元與其相關聯位元線、閘極線或其任何組合之間的沿一或多個行之電連接改變成沿一或多個列之電連接。
如本文所述之實施例適用於形成NVM陣列或其之一部分。對基板中渠溝內之不連續儲存元件的使用允許形成較小記憶體單元並增加記憶體密度。與習知浮閘結構相反，該等不連續儲存元件亦可允許在記憶體單元內儲存更多位元。可使用現有材料及設備建構NVM陣列之製造。因此，過程整合將不要求開發用於新設備之新過程或不要求必須解決材料不相容問題。可形成記憶體單元以使得形成選擇閘極線，以致記憶體單元至少部分地凹陷於渠溝內。
可使用源極端注入來程式化記憶體單元。可選擇閘極間介電部分114及115之厚度及程式化電壓，以允許在靠近閘極間介電部分114及115處產生與靠近電連接至位元線的S/D區相比，相對較大的電場。源極端注入允許程式化時間類似於習知熱電子注入且具有比習知熱電子注入更高之電子效率。
許多不同態樣及實施例係可能的。下文描述某些彼等態樣及實施例。在閱讀本說明書之後，熟習此項技術者將瞭解彼等態樣及實施例僅為說明性的且並不限制本發明之範疇。
在第一態樣中，電子裝置可包含一包含第一渠溝之基板，該第一渠溝包含一壁及一底部且自該基板之一主要表面延伸。該電子裝置亦可包含不連續儲存元件，其中該等不連續儲存元件之第一部分至少位於該第一渠溝內。該電子裝置可進一步包含第一閘電極，其中該等不連續儲存元件之該第一部分之至少一部分位於該第一閘電極與該第一渠溝之該壁之間。該電子裝置可再進一步包含第二閘電極，其上覆該第一閘電極及該基板之該主要表面。
在第一態樣之一實施例中，第一閘電極具有一位於基板之主要表面下方的上部表面。在一特定實施例中，第二閘電極至少部分延伸入第一渠溝中。在另一特定實施例中，電子裝置進一步包含第三閘電極。基板進一步包含與第一渠溝間隔開之第二渠溝，其中該第二渠溝包含一壁及一底部且自基板之主要表面延伸，且不連續儲存元件之第二部分至少位於第二渠溝內。第三閘電極具有一位於基板之主要表面下方的上部表面，其中該等不連續儲存元件之該第二部分之至少一部分位於該第三閘電極與該第二渠溝之該壁之間。
在第一態樣之一更特定實施例中，電子裝置進一步包含位於第一渠溝下方之基板內的第一摻雜區及位於第二渠溝下方之基板內的第二摻雜區。在一更特定實施例中，電子裝置進一步包含位於沿第一與第二渠溝之間的基板之主要表面處的第三摻雜區。在再一更特定實施例中，第三摻雜區延伸至第一及第二渠溝之壁。在另一更特定實施例中，第三摻雜區與第一及第二渠溝之壁間隔開。
在第一態樣之另一更特定實施例中，電子裝置進一步包含第一電荷儲存區，其包含不連續儲存元件之第一部分內的第一不連續儲存元件，其中該第一不連續儲存元件位於與離第一摻雜區域相比較靠近第一閘電極之上部表面處。該電子裝置亦包含第二電荷儲存區，其包含不連續儲存元件之第二部分內的第二不連續儲存元件，其中該第二不連續儲存元件位於與離第二摻雜區域相比較靠近第三閘電極之上部表面處，且其中第二電荷儲存區與第一電荷儲存區間隔開。
在第一態樣之又一特定實施例中，第二閘電極上覆第一閘電極、第三閘電極及第一與第二渠溝之間的基板之一部分。在又一特定實施例中，電子裝置進一步包含第四閘電極，其中該第二閘電極上覆第一閘電極及第一與第二渠溝之間的基板之一部分，且第四閘電極上覆第三閘電極及第一與第二渠溝之間的基板之第二部分。
在第一態樣之另一實施例中，電子裝置進一步包含位於沿第一渠溝之壁及底部處的第一介電層，及位於不連續儲存元件之第一部分與第一閘電極之間的第二介電層。在另一實施例中，不連續儲存元件包含矽奈米晶體或金屬奈米簇。在另一實施例中，電子裝置進一步包含一陣列，其中基板包含複數個渠溝(包含第一渠溝)，且在該陣列內，不連續儲存元件位於基板之該等渠溝內。在一特定實施例中，電子裝置進一步包含上覆第一閘電極之第一介電層且包含第一渠溝內之上部表面，其中不連續儲存元件之第一部分與基板之主要表面間隔開，且該等不連續儲存元件中大體上無不連續儲存元件上覆陣列內渠溝之間的基板之主要表面。
在第一態樣之又另一實施例中，自橫截面圖可見，第一閘電極具有大體上矩形之形狀。在又一實施例中，自橫截面圖可見，第一閘電極包含多個部分，且第一閘電極之該等部分包含面向彼此之彎曲外表面。
在第二態樣中，電子裝置可包含一基板，其包含彼此間隔開之第一渠溝及第二渠溝，其中該第一及該第二渠溝中每一者包含一壁及一底部且自該基板之主要表面延伸。該電子裝置亦可包含不連續儲存元件，其中該等不連續儲存元件之第一部分位於第一渠溝內，且該等不連續儲存元件之第二部分至少位於第二渠溝內。電子裝置亦可包含第一閘電極，其位於第一渠溝內且具有一位於基板之主要表面下方的上部表面，其中不連續儲存元件之該第一部分的至少一部分位於第一閘電極與第一渠溝的壁之間。電子裝置可進一步包含：第二閘電極，其位於第二渠溝內且具有一位於基板之主要表面下方的上部表面，其中不連續儲存元件之該第二部分的至少一部分位於第二閘電極與第二渠溝之壁之間；及第三閘電極，其上覆第一閘電極或第二閘電極中至少一者。
在第二態樣之一實施例中，電子裝置進一步包含位於基板內沿第一渠溝之底部處的第一摻雜區、位於基板內沿第二渠溝之底部處的第二摻雜區，及位於沿第一與第二渠溝之間的基板之主要表面處的第三摻雜區。
在第三態樣中，電子裝置可包含一基板，其包含彼此間隔開之第一渠溝及第二渠溝，其中該第一及該第二渠溝中每一者包含一壁及一底部且自該基板之主要表面延伸。該電子裝置亦可包含位於基板內沿第一渠溝之底部處的第一摻雜區、位於基板內沿第二渠溝之底部處的第二摻雜區，及位於沿第一及第二渠溝之壁及底部處的第一介電層。電子裝置可進一步包含不連續儲存元件，其中該等不連續儲存元件之第一部分位於第一渠溝內，且該等不連續儲存元件之第二部分位於第二渠溝內，該等不連續儲存元件之該第一及該第二部分與基板之主要表面間隔開，且該等不連續儲存元件中大體上無不連續儲存元件上覆第一與第二渠溝之間的基板之主要表面。電子裝置可又進一步包含鄰近於第一及第二渠溝內之不連續儲存元件的第二介電層。電子裝置可仍進一步包含第一閘電極，其位於第一渠溝內且具有一位於基板之主要表面下方的上部表面，其中該等不連續儲存元件之第一部分的至少一部分位於第一閘電極與第一渠溝之壁之間。電子裝置亦可包含第二閘電極，其位於第二渠溝內且具有一位於基板之主要表面下方的上部表面，其中不連續儲存元件之第二部分的至少一部分位於第二閘電極與第二渠溝之壁之間。電子裝置可進一步包含第三介電層，其包含上覆第一渠溝內之第一閘電極的第一部分及上覆第二渠溝內之第二閘電極的第二部分。電子裝置可又進一步包含上覆第三介電層及第一閘電極或第二閘電極中至少一者的第三閘電極，其中該第三閘電極至少部分位於第一渠溝及第二渠溝內。
在第四態樣中，用於形成電子裝置之過程可包含在基板內形成第一渠溝，其中該第一渠溝包含一壁及一底部且自該基板之主要表面延伸；及在該基板之該主要表面上及在該第一渠溝內形成不連續儲存元件。該過程亦可包含在形成不連續儲存元件之後於第一渠溝內形成第一閘電極，其中該等不連續儲存元件之第一不連續儲存元件位於第一閘電極與第一渠溝的壁之間。該過程可進一步包含移除上覆基板之主要表面的不連續儲存元件，其中該等不連續儲存元件之第一部分保留在第一渠溝內。該過程可再進一步包含在移除該等不連續儲存元件之後形成第二閘電極，其中該第二閘電極上覆第一閘電極及基板之主要表面。
在第四態樣之一實施例中，形成第一閘電極包含形成第一閘電極以使得該第一閘電極之上部表面位於基板之主要表面下方。形成第二閘電極包含形成該第二閘電極以使得該第二閘電極之一部分延伸入第一渠溝中。在另一實施例中，該過程進一步包含在第二渠溝內形成第三閘電極。形成第一渠溝進一步包含形成與該第一渠溝間隔開之第二渠溝，其中該第二渠溝包含一壁及一底部且自基板之主要表面延伸。形成不連續儲存元件進一步包含在第二渠溝內形成該等不連續儲存元件。形成第三閘電極包含形成該第三閘電極以使得不連續儲存元件之第二不連續儲存元件位於該第三閘電極與第二渠溝的壁之間。移除不連續儲存元件包含移除上覆基板之主要表面的不連續儲存元件，其中該等不連續儲存元件之第二部分保留在第二渠溝內。
在一特定實施例中，過程進一步包含分別沿第一及第二渠溝之底部形成第一摻雜區及第二摻雜區。在一更特定實施例中，該過程進一步包含形成位於沿第一與第二渠溝之間的基板之主要表面處的第三摻雜區。在一更特定實施例中，在形成第二閘電極之前形成第三摻雜區。在另一更特定實施例中，在形成第二閘電極之後形成第三摻雜區。
在另一特定實施例中，移除不連續儲存元件包含移除該等不連續儲存元件以使得第一不連續儲存元件為第一電荷儲存區之部分且位於與離第一摻雜區域相比較靠近第一閘電極之上部表面處，且第二不連續儲存元件為第二電荷儲存區之部分且位於與離第二摻雜區域相比較靠近第三閘電極之上部表面處，其中該第二電荷儲存區與該第一電荷儲存區間隔開。
在另一特定實施例中，形成第二閘電極包含形成該第二閘電極以使得該第二閘電極上覆第一及第三閘電極，且自俯視圖可見，第一及第二渠溝之長度大體上垂直於第二閘電極之長度。在再一特定實施例中，該過程進一步包含形成第四閘電極。形成第二閘電極包含形成該第二閘電極以使得第二閘電極上覆第一閘電極，且形成第四閘電極包含形成該第四閘電極以使得該第四閘電極上覆第三閘電極。自俯視圖可見，第一渠溝之長度大體上平行於第二閘電極之長度，且第二渠溝之長度大體上平行於第四閘電極之長度。
在第四態樣之又一實施例中，該過程進一步包含形成位於沿第一渠溝之壁及底部處的第一介電層；在形成不連續儲存元件之後形成第二介電層；及在形成第一閘電極之後形成第三介電層。在一更特定實施例中，形成第三介電層及移除上覆基板之主要表面的不連續儲存元件包含氧化第一閘電極及位於該第一閘電極與基板之主要表面之間的高程處之不連續儲存元件之曝露部分。
在第四態樣之另一實施例中，形成第一閘電極包含在形成不連續儲存元件之後形成一導電層，對該導電層進行拋光以移除該導電層之上覆基板之主要表面的一部分，及使該導電層凹陷於第一渠溝內以形成第一閘電極，以使得第一閘電極之上部表面位於主要表面下方。在再一實施例中，形成第一閘電極包含在形成不連續儲存元件之後形成一導電層，及各向異性地蝕刻該導電層以形成第一閘電極，自橫截面圖可見，該第一閘電極具有一側壁間隔片形狀。在又一實施例中，形成不連續儲存元件包含形成矽奈米晶體或形成金屬奈米簇。
在第五態樣中，用於形成電子裝置之過程可包含在一基板內形成第一渠溝及第二渠溝，其中該第一及該第二渠溝彼此間隔開，且該第一及該第二渠溝中每一者包含一壁及一底部且自該基板之主要表面延伸。該過程亦可包含在基板之主要表面上及第一及第二渠溝內形成不連續儲存元件。該過程亦可包含在形成不連續儲存元件之後形成第一導電層及移除該第一導電層之上覆基板主要表面的一部分以在第一渠溝內形成第一閘電極且在第二渠溝內形成第二閘電極。不連續儲存元件之第一部分位於第一閘電極與第一渠溝的壁之間，且不連續儲存元件之第二部分位於第二閘電極與第二渠溝的壁之間。該過程可再進一步包含移除上覆基板之主要表面的不連續儲存元件；在移除上覆基板主要表面的不連續儲存元件之後形成第二導電層；及圖案化該第二導電層以形成上覆基板主要表面及第一閘電極或第二閘電極中至少一者的第三閘電極。
在第五態樣之一實施例中，過程進一步包含分別沿第一及第二渠溝之底部形成第一摻雜區及第二摻雜區。在又一實施例中，該過程進一步包含形成位於沿第一與第二渠溝之間的基板之主要表面處的第三摻雜區。在另一實施例中，移除第一導電層之一部分包含使第一導電層凹陷於第一及第二渠溝內以形成第一及第二閘電極，從而使得第一及第二閘電極之上部表面位於主要表面下方。
在第六態樣中，用於形成電子裝置之過程可包含在一基板內形成第一渠溝及第二渠溝，其中該第一及該第二渠溝彼此間隔開，且第一及第二渠溝中每一者包含一壁及一底部且自該基板之主要表面延伸。該過程亦可包含形成第一摻雜區及第二摻雜區，其中該第一摻雜區位於基板內沿第一渠溝之底部處，且該第二摻雜區位於基板內沿第二渠溝之底部處。該過程可進一步包含形成位於沿第一及第二渠溝之壁及底部處的第一介電層；在形成第一介電層之後形成不連續儲存元件；及在形成該等不連續儲存元件之後形成第二介電層。該過程可再進一步包含在形成第二介電層之後形成第一導電層及圖案化該第一導電層以在第一渠溝內形成第一閘電極且在第二渠溝內形成第二閘電極。第一閘電極具有一位於基板之主要表面下方的上部表面，其中不連續儲存元件之第一部分位於該第一閘電極與第一渠溝的壁之間，且第二閘電極具有一位於基板之主要表面下方的上部表面，其中不連續儲存元件之第二部分位於第二閘電極與第二渠溝的壁之間。該過程可更進一步包含移除不連續儲存元件之第三部分以留下該等不連續儲存元件之剩餘部分，該等剩餘部分包含不連續儲存元件之第一部分及不連續儲存元件之第二部分。不連續儲存元件之第一部分位於第一渠溝內，且不連續儲存元件之第二部分位於第二渠溝內，不連續儲存元件之第一及第二部分與基板主要表面間隔開，且該等不連續儲存元件中大體上無不連續儲存元件上覆第一與第二渠溝之間的基板主要表面。該過程亦可包含形成第三介電層，其中該第三介電層之第一部分上覆第一渠溝內之第一閘電極，且第三介電層之第二部分上覆第二渠溝內之第二閘電極。該過程亦可包含在形成第三介電層之後形成第二導電層，及圖案化該第二導電層以形成上覆第三介電層之第三閘電極，其中該第三閘電極至少部分位於第一渠溝及第二渠溝內。
在第七態樣中，電子裝置可包含大體上沿第一方向定向之第一組記憶體單元及大體上沿該第一方向定向之第二組記憶體單元。該電子裝置亦可包含電連接至第一組記憶體單元之第一閘極線，及電連接至第二組記憶體單元之第二閘極線，其中，當與第一閘極線相比時，第二閘極線係電連接至位於沿第一方向處的更多組記憶體單元。
在第七態樣之一實施例中，第一閘極線為選擇閘極線，且第二閘極線為控制閘極線。在一特定實施例中，第一及第二組記憶體單元內之每一記憶體單元包含一非揮發性記憶體單元，其包含一選擇閘電極及一控制閘電極。第一閘極線電連接至第一組記憶體單元之選擇閘電極，且第二閘極線電連接至第二組記憶體單元之控制閘電極。在一更特定實施例中，不連續儲存元件位於第一及第二組記憶體單元之通道區與控制閘電極之間，且大體上無不連續儲存元件位於第一及第二組記憶體單元之通道區與選擇閘電極之間。
在第七態樣之另一實施例中，第一方向與一列或一行相關聯。在另一實施例中，第一閘極線電連接至一列或一行記憶體單元，且第二閘極線電連接至兩列或兩行記憶體單元。在又一實施例中，電子裝置進一步包含大體上沿第一方向定向之第三組記憶體單元，其中第一、第二及第三組記憶體單元彼此相比位於不同列或不同行內。第三組記憶體單元內之每一記憶體單元包含一控制閘電極及一選擇閘電極，且第二閘極線電連接至第二及第三組記憶體單元之控制閘電極。
在第七態樣之一特定實施例中，電子裝置進一步包含第一位元線、第二位元線及第三位元線，其中第一位元線電連接至第一組記憶體單元，且第二位元線電連接至第二及第三組記憶體單元。第三位元線電連接至作為第一組記憶體單元之一部分而非第二組記憶體單元之一部分的第一記憶體單元，且該第三位元線電連接至作為第二組記憶體單元之一部分而非第一組記憶體單元之一部分的第二記憶體單元。在又一特定實施例中，第一及第二位元線電連接至大體上沿第一方向定向之記憶體單元，且第三位元線電連接至大體上沿第二方向定向之記憶體單元，該第二方向大體上垂直於該第一方向。
在第八態樣中，電子裝置可包含大體上沿第一方向定向之第一組記憶體單元及大體上沿垂直於該第一方向之第二方向定向的第二組記憶體單元。該電子裝置亦可包含電連接至該第一組記憶體單元之第一閘極線，其中該第一組記憶體單元包含並非第二組記憶體單元之一部分的第一記憶體單元及為第二組記憶體單元之一部分的第二記憶體單元。該電子裝置可進一步包含電連接至第二組記憶體單元之第二閘極線，其中，與電連接至大體上沿第一方向定向之記憶體單元的第一閘極線相比，該第二閘極線係電連接至大體上沿第二方向定向之更多組記憶體單元。
在第九態樣中，電子裝置可包含大體上沿第一方向定向之第一組記憶體單元及大體上沿第一方向定向之第二組記憶體單元。該電子裝置亦可包含電連接至第一組記憶體單元之第一位元線，及電連接至第二組記憶體單元之第二位元線，其中，當與第一位元線相比時，該第二位元線係電連接至沿第一方向之更多組記憶體單元。
在第九態樣之一實施例中，第一及第二組記憶體單元內之每一記憶體單元包含一非揮發性記憶體單元，其包含一選擇閘電極及一控制閘電極。在一特定實施例中，不連續儲存元件位於第一及第二組記憶體單元之通道區與控制閘電極之間，且大體上無不連續儲存元件位於第一及第二組記憶體單元之通道區與選擇閘電極之間。在另一實施例中，第一方向與一列或一行相關聯。
在第九態樣之又一實施例中，電子裝置進一步包含第三組記憶體單元，其中第一、第二及第三組記憶體單元彼此相比位於不同列或不同行內，第三組記憶體單元大體上沿第一方向而定向，且第二位元線電連接至第三組記憶體單元。在另一實施例中，第一位元線電連接至一列或一行記憶體單元，且第二位元線電連接至兩列或兩行記憶體單元。
在第九態樣之再一實施例中，電子裝置進一步包含第一閘極線、第二閘極線及第三閘極線。第一閘極線電連接至第一組記憶體單元，且第二閘極線電連接至第二組記憶體單元。第三閘極線電連接至作為第一組記憶體單元之一部分而非第二組記憶體單元之一部分的第一記憶體單元，且第三閘極線電連接至作為第二組記憶體單元之一部分而非第一組記憶體單元之一部分的第二記憶體單元。在一更特定實施例中，第一及第二閘極線中每一者為控制閘極線，且第三閘極線為選擇閘極線。
在另一更特定實施例中，第一及第二閘極線電連接至大體上沿第一方向定向之記憶體單元，且第三閘極線電連接至大體上沿第二方向定向之記憶體單元，該第二方向大體上垂直於該第一方向。在一更特定實施例中，不連續儲存元件位於第二及第三組記憶體單元之控制閘電極與通道區之間，且大體上無不連續儲存元件位於第一組記憶體單元之選擇閘電極與通道區之間。
應注意：並不要求上文在一般描述或實例中所描述的所有活動，可不要求特殊活動之一部分，且可執行除所述之彼等活動之外的一或多個進一步活動。再進一步地，其中列出活動之次序不必為執行活動之次序。在閱讀本說明書之後，熟習此項技術者將能夠判定哪些活動可用於其特殊需要或願望。
上文已關於一或多個特殊實施例對任何一或多個益處、一或多個其他優點、對一或多個問題之一或多個解決過程，或其任何組合進行了描述。然而，不應將該(等)益處、該(等)優點、對該(等)問題之該(等)解決方法或可導致任何益處、優點或解決方法出現或變得更顯著之任何元件解釋為任何或所有申請專利範圍之臨界的、所需的或基本的特徵或元件。
應將上述主旨視為說明性的，且非限制性的，且附加申請專利範圍係用以涵蓋所有修正、增強及屬於本發明範疇內之其他實施例。因此，對於法律所允許的最大範圍，本發明之範疇將由以下申請專利範圍及其等效物之最廣泛可容許的解釋加以判定，且不應受到上述詳細描述之約束或限制。
10．．．電子裝置
12．．．基板
13．．．主要表面
14．．．襯墊層
16．．．抗氧化層
18．．．非揮發性記憶體陣列
22．．．渠溝
23．．．渠溝
32．．．絕緣層
52．．．摻雜區
53．．．摻雜區
62．．．介電層
64．．．儲存元件
66．．．介電層
68．．．電荷儲存堆疊
72．．．導電層
92．．．閘電極
93．．．閘電極
110．．．保護層
112．．．閘極介電部分
114．．．閘極間介電部分
115．．．閘極間介電部分
122．．．導電層
132．．．導電線
133．．．導電線
142．．．導電線
143．．．導電線
144．．．導電線
145．．．導電線
146．．．側壁間隔片
152．．．層間介電層體
154．．．摻雜區
156．．．圖案化抗蝕劑層
162．．．導電插塞
164．．．導電線
165．．．導電線
172．．．鈍化層
182．．．摻雜區
192．．．導電插塞
193．．．絕緣層
194．．．導電線
195．．．導電線
196．．．導電線
210．．．開口
214．．．摻雜區
215．．．摻雜區
216．．．摻雜區
222．．．摻雜區
232．．．導電插塞
234．．．導電線
235．．．導電線
236．．．導電線
237．．．導電線
252．．．導電層
262．．．閘電極
263．．．閘電極
2702．．．選擇閘極線
2704．．．選擇閘極線
2711．．．記憶體單元
2712．．．記憶體單元
2721．．．記憶體單元
2722．．．記憶體單元
2742．．．閘極線
2744．．．閘極線
2746．．．閘極線
2762．．．位元線
2764．．．位元線
2766．．．位元線
3002．．．選擇閘極線
3004．．．選擇閘極線
3006．．．選擇閘極線
3008．．．選擇閘極線
3011．．．記憶體單元/位單元
3012．．．記憶體單元/位單元
3013．．．記憶體單元/位單元
3014．．．記憶體單元/位單元
3021．．．記憶體單元/位單元
3022．．．記憶體單元/位單元
3023．．．記憶體單元/位單元
3024．．．記憶體單元/位單元
3062．．．位元線
3064．．．位元線
3066．．．位元線
3068．．．位元線
3082．．．控制閘極線
3084．．．控制閘極線
3302．．．選擇閘極線
3304．．．選擇閘極線
3311．．．記憶體單元/位單元
3312．．．記憶體單元/位單元
3313．．．記憶體單元/位單元
3314．．．記憶體單元/位單元
3321．．．記憶體單元/位單元
3322．．．記憶體單元/位單元
3323．．．記憶體單元/位單元
3324．．．記憶體單元/位單元
3362．．．位元線
3364．．．位元線
3366．．．位元線
3368．．．位元線
3369．．．位元線
3382．．．控制閘極線
3384．．．控制閘極線
3602．．．選擇閘極線
3604．．．選擇閘極線
3611．．．記憶體單元/位單元
3612．．．記憶體單元/位單元
3613．．．記憶體單元/位單元
3614．．．記憶體單元/位單元
3621．．．記憶體單元/位單元
3622．．．記憶體單元/位單元
3623．．．記憶體單元/位單元
3624．．．記憶體單元/位單元
3662．．．位元線
3664．．．位元線
3666．．．位元線
3668．．．位元線
3670．．．位元線
3672．．．位元線
3682．．．控制閘極線
3684．．．控制閘極線
27110．．．電荷儲存區
27111．．．電荷儲存區
27120．．．電荷儲存區
27121．．．電荷儲存區
27130．．．電荷儲存區
27131．．．電荷儲存區
27140．．．電荷儲存區
27141．．．電荷儲存區
30111．．．電荷儲存區
30121．．．電荷儲存區
30131．．．電荷儲存區
30141．．．電荷儲存區
30211．．．電荷儲存區
30221．．．電荷儲存區
30231．．．電荷儲存區
30241．．．電荷儲存區
33111．．．電荷儲存區
33121．．．電荷儲存區
33131．．．電荷儲存區
33141．．．電荷儲存區
33211．．．電荷儲存區
33221．．．電荷儲存區
33231．．．電荷儲存區
33241．．．電荷儲存區
36111．．．電荷儲存區
36121．．．電荷儲存區
36131．．．電荷儲存區
36141．．．電荷儲存區
36211．．．電荷儲存區
36221．．．電荷儲存區
36231．．．電荷儲存區
36241．．．電荷儲存區
BL．．．位元線
GL．．．閘極線
CG．．．控制閘極線
SG．．．選擇閘極線
圖1包含在形成保護層之後，對工件之一部分的橫截面圖之說明。
圖2包含在形成渠溝之後，對圖1工件之橫截面圖的說明。
圖3包含在於渠溝內形成絕緣層之後，對圖2工件之橫截面圖的說明。
圖4及圖5分別包含在於渠溝底部形成摻雜區之後，對圖3工件之俯視圖及橫截面圖的說明。
圖6包含在形成包含不連續儲存元件之電荷儲存堆疊之後，對圖5工件之橫截面圖的說明。
圖7包含在於基板上形成導電層之後，對圖6工件之橫截面圖的說明。
圖8及9分別包含在形成閘電極之後，對圖7工件之俯視圖及橫截面圖的說明。
圖10包含在移除陣列內保護層之剩餘部分及移除電荷儲存堆疊之曝露部分之後，對圖9工件之橫截面圖的說明。
圖11包含在形成絕緣層之後對圖10工件之橫截面圖的說明。
圖12包含在形成導電層之後對圖11工件之橫截面圖的說明。
圖13包含在形成導電線之後對圖12工件之俯視圖的說明。
圖14包含根據另一實施例在形成導電線之後對圖11工件之橫截面圖的說明。
圖15包含在形成圖案化抗蝕劑層之後對圖14工件之俯視圖的說明。
圖16及圖17分別包含在大體上完成電子裝置製造之後對圖15工件之俯視圖及橫截面圖的說明。
圖18包含在於基板內形成摻雜區之後對圖13工件之俯視圖的說明。
圖19及圖20分別包含在大體上完成電子裝置製造之後對圖18工件之俯視圖及橫截面圖的說明。
圖21及圖22分別包含在於基板內形成摻雜區之後對圖13工件之俯視圖及橫截面圖的說明。
圖23及24分別包含在大體上完成電子裝置製造之後對圖21及圖22工件之俯視圖及橫截面圖的說明。
圖25包含對圖12工件之橫截面圖的說明，除渠溝彼此相隔更寬之外。
圖26包含在形成上覆導電線之後對圖25工件之俯視圖的說明。
圖27及28包含在大體上完成電子裝置製造之後對圖26工件之俯視圖及橫截面圖的說明。
圖29包含在形成導電層之後對圖6工件之橫截面圖的說明。
圖30包含在形成閘電極之後對圖29工件之橫截面圖的說明。
圖31至42包含電路示意圖、該等電路示意圖之例示性實體實施例之橫截面圖，及用於記憶體單元之沿NVM陣列內之一列的操作電壓表。
熟習此項技術者瞭解：出於簡單及清晰起見而說明諸圖中之元件且不必按比例對其進行繪製。舉例而言，可相對於其他元件誇示諸圖中某些元件之尺寸以有助於改良對本發明實施例之理解。
12．．．基板
52．．．摻雜區
53．．．摻雜區
62．．．介電層
92．．．閘電極
93．．．閘電極
112．．．閘極介電部分
114．．．閘極間介電部分
115．．．閘極間介電部分
142．．．導電線
143．．．導電線
144．．．導電線
145．．．導電線
146．．．側壁間隔片

Claims (20)

  1. 一種電子裝置，其包括：一基板，該基板包含一第一渠溝，該第一渠溝包含一第一壁、一第二壁及一底部，該底部位於該第一壁及該第二壁之間，其中該第一壁及該第二壁自該基板之一主要表面延伸；一第一介電層，該第一介電層位於沿該第一渠溝之該第一壁及該第二壁處；不連續儲存元件，其中：該等不連續儲存元件之一第一部分至少位於該第一渠溝內；且該第一介電層位於介於該等不連續儲存元件之該第一部分與該第一渠溝之該第一壁及該第二壁之間；一第二介電層；一第一閘電極，其中該等不連續儲存元件之該第一部分之至少一部分位於該第一閘電極與該第一渠溝的該壁之間，其中：該第二介電層位於該等不連續儲存元件之該第一部分及該第一閘電極之間；該第一閘電極包括一第一表面及一第二表面，其中該第一表面對該第一渠溝之該底部係最遠的，且該第二表面背對該第一表面；且該第一閘電極之該第二表面上覆沿該第一渠溝之該 底部之該等不連續儲存元件之該第一部分內之複數個不連續儲存元件處；及一第二閘電極，該第二閘電極上覆該第一閘電極及該基板之該主要表面。
  2. 如請求項1之電子裝置，其中該第一閘電極之該第一表面位於該基板之該主要表面下方。
  3. 如請求項2之電子裝置，其中該第二閘電極至少部分地延伸入該第一渠溝中。
  4. 如請求項2之電子裝置，其進一步包括一第三閘電極，其中：該基板進一步包含一與該第一渠溝間隔開之第二渠溝，其中該第二渠溝包含一壁及一底部且自該基板之該主要表面延伸；一第三介電層，該第三介電層位於沿著該第二渠溝之該壁及該底部；該等不連續儲存元件之一第二部分至少位於該第二渠溝內，其中該第三介電層位於該等不連續儲存元件之該第二部分及該第二渠溝之該壁之間；一第四介電層；及該第三閘電極具有一位於該基板之該主要表面下方的上部表面，其中該第四介電層位於該等不連續儲存元件之該第二部分及該第三閘電極之間，且該等不連續儲存元件之該第二部分的至少一部分位於該第三閘電極與該第二渠溝之該壁之間。
  5. 如請求項4之電子裝置，其進一步包括：一第一摻雜區，該第一摻雜區位於該第一渠溝下方之該基板內；及一第二摻雜區，該第二摻雜區位於該第二渠溝下方之該基板內。
  6. 如請求項5之電子裝置，其進一步包括一位於沿該第一渠溝與該第二渠溝之間的該基板之該主要表面處的第三摻雜區。
  7. 如請求項6之電子裝置，其中該第三摻雜區延伸至該第一渠溝及該第二渠溝之該等壁。
  8. 如請求項6之電子裝置，其中該第三摻雜區與該第一渠溝及該第二渠溝之該等壁間隔開。
  9. 如請求項5之電子裝置，其進一步包括：一第一電荷儲存區，該第一電荷儲存區包含一在該等不連續儲存元件之該第一部分內的第一不連續儲存元件，其中該第一不連續儲存元件位於與離該第一摻雜區域相比較靠近該第一閘電極之該上部表面處；及一第二電荷儲存區，該第二電荷儲存區包含一在該等不連續儲存元件之該第二部分內的第二不連續儲存元件，其中該第二不連續儲存元件位於與離該第二摻雜區域相比較靠近該第三閘電極之該上部表面處，且其中該第二電荷儲存區與該第一電荷儲存區間隔開。
  10. 如請求項4之電子裝置，其中該第二閘電極上覆該第一閘電極、該第三閘電極，及該第一渠溝與該第二渠溝之間 的該基板之一部分。
  11. 如請求項4之電子裝置，其進一步包括一第四閘電極，其中：該第二閘電極上覆該第一閘電極及該第一渠溝與該第二渠溝之間的該基板之一第一部分；且該第四閘電極上覆該第三閘電極及該第一渠溝與該第二渠溝之間的該基板之一第二部分。
  12. 如請求項1之電子裝置，其進一步包括一第三閘電極，該第三閘電極上覆該第一閘電極及該基板之該主要表面，其中：該第一閘電極、該第二閘電極及該第三閘電極具有實質上彼此平行之長度；一第一記憶體單元，該第一記憶體單元包括在該等不連續儲存元件之該第一部分內的第一複數個不連續儲存元件、該第一閘電極及該第二閘電極；且一第二記憶體單元，該第二記憶體單元包括在該等不連續儲存元件之該第一部分內的第二複數個不連續儲存元件、該第一閘電極及該第三閘電極。
  13. 如請求項1之電子裝置，其中該等不連續儲存元件包括矽奈米晶體或金屬奈米簇。
  14. 如請求項1之電子裝置，其進一步包括一陣列，其中：該基板包含複數個渠溝，其中包含該第一渠溝；且在該陣列內，該等不連續儲存元件僅位於該基板之該等渠溝內。
  15. 如請求項14之電子裝置，其進一步包括一第一介電層，該第一介電層上覆該第一閘電極且包括一在該第一渠溝內之上部表面，其中：該等不連續儲存元件之該第一部分與該基板之該主要表面間隔開；且該等不連續儲存元件之該第一部分實質上無不連續儲存元件位於高於該第三介電層之該上部表面之一最低高度之一高度。
  16. 如請求項1之電子裝置，其中自一橫截面圖可見，該第一閘電極具有一大體上矩形之形狀。
  17. 如請求項1之電子裝置，其中自一橫截面圖可見：該第一閘電極包含若干部分；且該第一閘電極之該等部分包含面向彼此之彎曲外表面。
  18. 一種電子裝置，其包括：一基板，該基板包含彼此間隔開之一第一渠溝及一第二渠溝，其中該第一渠溝及該第二渠溝中每一者包含一第一壁、一第二壁及一底部，該底部位於該第一壁及該第二壁之間，且其中該第一壁及該第二壁該基板之一主要表面延伸；一第一介電層，該第一介電層位於沿該第一渠溝及該第二渠溝之該第一壁及該第二壁處；不連續儲存元件，其中該等不連續儲存元件之一第一部分位於該第一渠溝內，且該等不連續儲存元件之一第 二部分至少位於該第二渠溝內；一第二介電層；一第一閘電極，該第一閘電極位於該第一渠溝內且具有一位於該基板之該主要表面下方的上部表面，其中該等不連續儲存元件之該第一部分的至少一部分位於該第一閘電極與該第一渠溝之該第一壁及該第二壁之間，且其中該第二介電層位於該等不連續儲存元件之該第一部分及該第一閘電極之間；一第二閘電極，該第二閘電極位於該第二渠溝內且具有一位於該基板之該主要表面下方的上部表面，其中該等不連續儲存元件之該第二部分的至少一部分位於該第二閘電極與該第二渠溝之該壁之間，且其中該第二介電層位於該等不連續儲存元件之該第二部分與該第二閘電極之間；一第三閘電極，該第三閘電極上覆該第一閘電極、該第二閘電極及在該第一渠溝及該第二渠溝之間的該基板之該主要表面；一第四閘電極，該第四閘電極與該第三閘電極間隔開且該第四閘電極上覆該第一閘電極、該第二閘電極及在該第一渠溝及該第二渠溝之間的該基板之該主要表面；其中：該電子裝置內之一第一記憶體單元包含在該等不連續儲存元件之該第一部分內的第一複數個不連續儲存元件、該第一閘電極及該第三閘電極； 該電子裝置內之一第二記憶體單元包含在該等不連續儲存元件之該第一部分內的第二複數個不連續儲存元件、該第一閘電極及該第四閘電極；該第一記憶體單元與該第二記憶體單元在不具有位於該第一記憶體單元與該第二記憶體單元之間的另一記憶體單元的情況下彼此間隔開；在該等不連續儲存元件之該第一部分內之第三複數個不連續儲存元件位於沿在該第三閘電極及該第四閘電極之間的該第一渠溝之該第一壁及該第二壁及該底部處，其中該第三複數個不連續儲存元件與該第一記憶體單元及該第二記憶體單元間隔開；該電子裝置內之一第三記憶體單元包含在該等不連續儲存元件之該第二部分內的第四複數個不連續儲存元件、該第二閘電極及該第三閘電極；該電子裝置內之一第四記憶體單元包含在該等不連續儲存元件之該第二部分內的第五複數個不連續儲存元件、該第二閘電極及該第四閘電極；該第三記憶體單元與該第四記憶體單元在不具有位於該第三記憶體單元與該第四記憶體單元之間的另一記憶體單元的情況下彼此間隔開；且在該等不連續儲存元件之該第二部分內之第六複數個不連續儲存元件位於沿在該第三閘電極及該第四閘電極之間的該第二渠溝之該第一壁及該第二壁及該底部處，其中該第六複數個不連續儲存元件與該第三記 憶體單元及該第四記憶體單元間隔開。
  19. 如請求項18之電子裝置，其進一步包括：一第一摻雜區，該第一摻雜區位於該基板內沿該第一渠溝之該底部處；一第二摻雜區，該第二摻雜區位於該基板內沿該第二渠溝之該底部處；及一第三摻雜區，該第三摻雜區位於沿該第一渠溝與該第二渠溝之間的該基板之該主要表面處。
  20. 一種記憶體單元，其包括：一基板，該基板包含彼此間隔開之一第一渠溝及一第二渠溝，其中該第一渠溝及該第二渠溝中每一者包含一壁及一底部且自該基板之一主要表面延伸；一第一摻雜區，該第一摻雜區位於該基板內沿該第一渠溝之該底部處；一第二摻雜區，該第二摻雜區位於該基板內沿該第二渠溝之該底部處；一第一介電層，該第一介電層位於沿該第一渠溝及該第二渠溝之該等壁及該等底部處；不連續儲存元件，其中：該等不連續儲存元件之一第一部分位於該第一渠溝內；該等不連續儲存元件之一第二部分位於該第二渠溝內；該等不連續儲存元件之該第一部分及該第二部分與 該基板之該主要表面彼此間隔開；且該等不連續儲存元件中大體上無不連續儲存元件上覆該第一渠溝與該第二渠溝之間的該基板之該主要表面；一第二介電層，該第二介電層鄰近該第一渠溝及該第二渠溝內之該等不連續儲存元件；一第一閘電極，該第一閘電極位於該第一渠溝內且具有一位於該基板之該主要表面下方的上部表面，其中：在該等不連續儲存元件之該第一部分內的第一複數個不連續儲存元件位於該第一閘電極與該第一渠溝之該壁之間；該第一複數個不連續儲存元件包括該記憶體單元之一第一電荷儲存區域；且該第二介電層之一第一部分位於該第一複數個不連續儲存元件及該第一閘電極之間；一第二閘電極，該第二閘電極位於該第二渠溝內且具有一位於該基板之該主要表面下方的上部表面，其中：在該等不連續儲存元件之該第二部分內的第二複數個不連續儲存元件位於該第二閘電極與該第二渠溝之該壁之間；該第二複數個不連續儲存元件包括該記憶體單元之一第二電荷儲存區域；且該第二介電層之一第二部分位於該第二複數個不連續儲存元件與該第二閘電極之間； 一第三介電層，該第三介電層包含一上覆該第一渠溝內之該第一閘電極的第一部分及一上覆該第二渠溝內之該第二閘電極的第二部分；及一第三閘電極，該第三閘電極上覆該第三介電層及該第一閘電極或該第二閘電極中的至少一者，其中該第三閘電極至少部分地位於該第一渠溝及該第二渠溝內。
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